KR100451510B1 - 적층 칩 패키지의 제조 방법 - Google Patents

적층 칩 패키지의 제조 방법 Download PDF

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KR100451510B1 KR10-2002-0013614A KR20020013614A KR100451510B1 KR 100451510 B1 KR100451510 B1 KR 100451510B1 KR 20020013614 A KR20020013614 A KR 20020013614A KR 100451510 B1 KR100451510 B1 KR 100451510B1
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Abstract

본 발명은 다수의 반도체 칩이 적층된 구조를 가진 적층 칩 패키지의 제조 방법에 관해 개시한다.
개시된 본 발명의 적층 칩 패키지의 제조 방법은 센터 부분에 다수개의 제 1및 제 2본딩 패드를 가진 각각의 제 1및 제 2반도체 칩을 제공하는 단계와, 제 1본딩패드가 형성된 제 1반도체 칩 상에 제 1본딩패드를 노출시키는 기판을 부착하는 단계와, 제 1본딩패드가 형성된 제 1반도체 칩의 이면에 제 2본딩패드가 형성된 제 2반도체 칩의 이면을 부착하는 단계와, 제 1및 제 2본딩패드와 기판을 연결하는 각각의 제 1및 제 2본딩와이어를 형성하는 단계와, 제 1및 제 2본딩와이어를 덮는 몰딩체를 형성하는 단계와, 기판에 도전성 볼을 형성하는 단계를 포함한다.

Description

적층 칩 패키지의 제조 방법{method for manufacturing stacked chip package}
본 발명은 반도체 패키지 제조 방법에 관한 것으로, 보다 상세하게는 다수의반도체 칩이 적층된 구조를 가진 적층 칩 패키지의 제조 방법에 관한 것이다.
전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory ; RAM) 및 프레쉬 메모리(Flash Memory)와 같이 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구되고 있다.
여기서, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안 예를 들면, 복수개의 칩 또는 패키지를 실장된 적층 칩 패키지(Multi Chip Package ; MCP), 적층 칩 모듈(Multi Chip Module ; MCM) 등이 있으며, 주로 반도체 칩 및 패키지가 기판 상에 평면적인 배열 방법으로 실장되기 때문에 제작에 한계가 있었다.
이러한 한계를 극복하기 위해서 동일한 기억 용량의 칩을 일체적으로 복수개 적층한 패키지 기술이 제안된 바 있으며, 이것을 통상 적층 칩 패키지(stacked chip package)라 통칭된다.
현재 전술된 적층 칩 패키지의 기술은 단순화된 공정으로 적층 칩 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산등의 이점이 있는 반면, 칩의 크기증가에 따른 패키지의 내부 리드를 설계하는데 있어서 공간이 부족한 단점이 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 단면도이다.
종래 기술에 따른 적층 칩 패키지(100)는, 도 1에 도시된 바와 같이, 기판(110)을 이용하여 복수개의 반도체 칩(120,130,140)이 평면적으로 실장되어 패키징된 구조를 갖는다.
상기 기판(110)의 상부면의 실장 영역에 접착제(114)에 의해 상기 각각의 반도체 칩(120,130,140)이 부착되어 있으며, 기판(110)에 부착된 면에 대하여 반대되는 면에 복수개의 본딩 패드(122,132,142)가 형성된 구조를 갖는다. 이때, 상기 각각의 반도체 칩(120,130,140)을 적층하게 되면 계단 형상으로 배열된다. 또한, 상기 본딩 패드(122,132,142)는 상기 반도체 칩(120,130,140) 상면의 가장자리 부분에 다수개 형성된다.
상기 본딩 패드(122,132,142)는 기판(110)의 상부면에 형성된 전도성 패턴(112)와 각각 대응되어 본딩 와이어(124,134,144)에 의해 전기적으로 연결된다.
그리고, 반도체 칩(120,130,140) 및 기판(110) 상부면에 형성된 전기적 연결 부분을 보호하기 위하여 에폭시 계열의 봉지 수지를 봉지하여 패키지 몸체(150)가 형성된다.
상기 기판(110)의 전도성 패턴(112)은 반도체 칩(120,130,140)과 솔더 볼(160)을 전기적으로 연결시키기 위한 배선층이다.
반도체 칩(120,130,140)은 기판(110) 상부면에 형성된 회로 패턴에 의해 서로 전기적으로 연결되거나, 전도성 패턴(112)에 반도체 칩의 본딩 패드(12,22,32)가 동시에 본딩 와이어(124,134,144)와 본딩됨으로써 전기적으로 연결될 수도 있다.
그러나, 종래 기술에서는 적층된 반도체 칩들의 사이즈가 각기 다르고, 본딩 패드가 가장자리 부분에 배열된 반도체 칩들을 페이스-업(face-up)방향으로만 적층시킴으로써, 반도체 칩의 사이즈가 동일한다든지 본딩 패드가 반도체 칩의 센터 부분에 배열된 경우에는 적용하지 못하였다.
또한, 종래 기술에서는 적층된 반도체 칩 리드 수는 증가시킬 수 없기 때문에 탑 부분의 반도체 칩과 바텀 부분의 반도체 칩의 CS핀(chip select pin)을 슬릿(slit)하여 하나는 CS핀에 연결하고 다른 하나는 NC핀에 연결하여 사용함으로써, NC핀이 존재하여야 한다는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 센터 부분에 본딩 패드가 각각 형성되고, 또한 사이즈가 동일한 반도체 칩들을 페이스 업 및 페이스 다운(face down) 방식으로 적층시킬 수 있는 적층 칩 패키지의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 제 1실시예에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3d는 본 발명의 제 2실시예에 따른 적층 칩 패키지의 제조 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명에 따른 제 1반도체 칩의 평면도.
도면의 주요부분에 대한 부호의 설명
200, 210. 반도체 칩 220. 기판
221. 센터 윈도우 222, 224. 본딩와이어
226. 몰딩체 228. 도전성 볼
상기 목적을 달성하기 위한 본 발명의 적층 칩 패키지의 제조 방법은 센터 부분에 다수개의 제 1및 제 2본딩 패드를 가진 각각의 제 1및 제 2반도체 칩을 제공하는 단계와, 제 1본딩패드가 형성된 제 1반도체 칩 상에 제 1본딩패드를 노출시키는 기판을 부착하는 단계와, 제 1본딩패드가 형성된 제 1반도체 칩의 이면에 제 2본딩패드가 형성된 제 2반도체 칩의 이면을 부착하는 단계와, 제 1및 제 2본딩패드와 기판을 연결하는 각각의 제 1및 제 2본딩와이어를 형성하는 단계와, 제 1및 제 2본딩와이어를 덮는 몰딩체를 형성하는 단계와, 기판에 도전성 볼을 형성하는단계를 포함한 것을 특징으로 한다.
상기 도전성 볼은 Sn을 주성분으로 하고, Pb, In, Bi, Au, Zn, Cu 및 Sb 중 어느 하나를 추가하는 것을 포함한다.
상기 제 1반도체 칩을 상기 기판을 부착하기 이전에, 상기 제 1본딩패드가 형성된 제 1반도체칩의 이면을 백그라인드하는 단계를 추가한다.
한편, 본 발명의 적층 칩 패키지 제조 방법은 센터 부분에 다수개의 제 1및 제 2본딩 패드를 가진 각각의 제 1및 제 2반도체 칩을 제공하는 단계와, 제 1반도체 칩에 제 1본딩패드와 연결되는 각각의 재배열라인을 형성하는 단계와, 재배열라인이 형성된 제 1반도체 칩의 이면과 제 2본딩패드가 형성된 제 2반도체 칩의 이면을 부착하는 단계와, 재배열라인 및 제 2본딩패드와 기판을 연결하는 각각의 제 1및 제 2본딩와이어를 형성하는 단계와, 제 1및 제 2본딩와이어를 덮는 몰딩체를 형성하는 단계와, 기판에 도전성 볼을 형성하는 단계를 포함한 것을 특징으로 한다. 상기 재배열라인의 재질로는 Cu를 이용하는 것을 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 제 1실시예로, 센터부분에 본딩패드를 가진 반도체 칩들을 적층하여 패키지를 제조하는 방법을 설명하기 위한 공정 단면도이다.
본 발명의 제 1실시예에 따른 적층 칩 패키지의 제조 방법은, 도 2a에 도시된 바와 같이, 먼저 센터 부분에 다수개의 제 1본딩 패드(미도시)가 배열된 제 1반도체 칩(200)의 이면을 적정 두께로 백그라인드(back grind)한 후, 상기 백그라인드 공정이 완료된 제 1반도체 칩(200)의 제 1본딩 패드가 배열된 면에 센터 윈도우(221)가 형성된 기판(220)을 부착시킨다. 이 때, 제 1반도체 칩(200)의 제 1본딩 패드가 상기 기판의 센터 윈도우(221)에 의해 노출된 상태에 있다. 또한, 상기 기판(220)의 상기 제 1반도체 칩(200)과 부착된 이면에는 이후의 공정에서 도전성 볼이 부착되는 볼랜드(미도시)가 다수개 배열되어져 있다.
이어서, 도 2b에 도시된 바와 같이, 상기 백그라인드된 제 1반도체 칩(200)의 제 2면에 제 2반도체 칩(210)의 제 2본딩 패드(미도시)가 배열된 이면이 맞닿게 부착시킨다. 이때, 상기 제 2반도체 칩(210) 센터 부분에는 제 2본딩패드가 배열되어져 있다. 또한, 상기 제 1및 제 2본딩 패드는 가로×세로가 15㎛×15㎛15㎛ 에서 500㎛×500㎛ 범위를 가진다.
그 다음, 도 2c에 도시된 바와 같이, 제 2반도체 칩(210)과 기판(220)을 연결시키는 제 1본딩와이어(222) 형성 및 제 1반도체 칩(200)과 기판(200)을 연결시키는 제 2본딩와이어(224)를 형성한다. 이때, 상기 제 1및 제 2본딩와이어(222)(224)의 재질로는 골드(gold) 또는 알루미늄(aluminum)을 사용한다.
그 후, 도 2d에 도시된 바와 같이, 상기 제 1및 제 2본딩와이어(222)(224)를 감싸는 몰딩체(226)을 형성한다.
이어, 도 2e에 도시된 바와 같이, 기판(220)의 이면에 도전성 볼(228)을 마운팅한다. 이때, 상기 도전성 볼(228)은 주석(Sn)을 주성분으로 하고 선택적으로Pb, Ag, In, Bi, Au, Zn, Cu 및 Sb을 추가할 수 있으며, 지름은 100㎛∼1mm 범위를 가진다.
도 3a 내지 도 3d는 본 발명의 제 2실시예로, 센터 부분에 본딩패드를 가진 반도체 칩들을 적층하여 패키지를 제조하는 방법을 설명하기 위한 공정 단면도이다. 또한, 도 4는 본 발명에 따른 제 1반도체 칩의 평면도이다.
본 발명의 제 2실시예에 따른 적층 칩 패키지의 제조 방법은, 도 3a 및 도 4에 도시된 바와 같이, 센터부분에 다수개의 제 1본딩 패드(미도시)가 배열된 제 1반도체 칩(310)의 이면을 적정 두께로 백그라인드(back grind)한 후, 상기 백그라인드 공정이 완료된 제 1반도체 칩(200)의 제 1본딩 패드가 배열된 면에 구리(Cu)재질의 재배열라인(312)을 형성한다. 이때, 센터 부분에 형성된 다수개의 제 1본딩패드가 상기 재배열라인(312)을 통해 가장자리 부분까지 연결된다. 또한, 상기 제 1반도체 칩(310)의 제 1본딩패드에는 금(Au) 또는 니켈(Ni) 등의 도전 물질을 이용하여 범프(미도시)를 형성할 수도 있으며, 상기 범프 크기는 제 1본딩패드에 준하고 높이는 1∼100㎛ 로 한다. 상기 재배열라인(312)은, 도면에는 도시되지 않았지만, 접착층, 확산방지층 및 솔더층이 차례로 적층된 구조로, 상기 접착층으로는 Al, Ti, W, Cr 또는 Cu 등 접착력이 우수한 금속을 이용하고, 확산방지층으로는 Ni, NiV 등의 확산력이 낮은 금속을 이용하고, 상기 솔더층으로는 Cu, Au 또는 Ni 등의 금속을 이용한다. 상기 재배열라인(312)의 일단에 1∼10㎛ 직경을 가진 범프를 부착여 접착력을 증가시킬 수도 있다.
이어, 도 3b에 도시된 바와 같이, 상기 제 1반도체 칩(310)의 이면에 센터부분에 제 2본딩패드(미도시)를 가진 제 2반도체 칩(300)을 부착시키고 나서, 상기 제 2반도체 칩(300)의 제 2본딩 패드가 형성된 면에 센터 윈도우(미도시) 기판(320)을 부착시킨다. 이때, 상기 기판(320)의 상기 제 2반도체 칩(300)과 부착된 이면에는 이후의 공정에서 도전성 볼이 부착되는 볼랜드(미도시)가 다수개 배열되어져 있다. 또한, 상기 볼랜드의 지름은 150∼700㎛ 범위를 가진다.
그 다음, 도 3c에 도시된 바와 같이, 제 1반도체 칩(312)의 재배열라인(312)과 기판(320) 및 제 2반도체 칩(300)의 제 2본딩패드와 기판(320)을 연결시키는 제 1및 제 2본딩와이어(322)(324)를 각각 형성한다. 이때, 상기 제 1및 제 2본딩와이어(322)(324)의 재질로는 골드(gold) 또는 알루미늄(aluminum)을 사용한다.
이 후, 도 3d에 도시된 바와 같이, 에폭시수지 등을 이용하여 상기 제 1및 제 2본딩와이어(322)(324)를 감싸는 몰딩체(326)을 형성한다.
이어, 도 3e에 도시된 바와 같이, 상기 구조를 가진 기판(220)에 도전성 볼(328)을 마운팅한다.
이상에서 설명한 바와 같이, 본 발명에서는 센터 부분에 본딩 패드가 형성된 각각의 반도체 칩들을 상기 본딩 패드가 형성된 이면이 서로 맞닿게 적층시킴으로써, 최소면적에서 메모리 밀도를 확장할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 센터 부분에 다수개의 제 1및 제 2본딩 패드가 배열된 각각의 제 1및 제 2반도체 칩을 적층시켜 적층 칩 패키지를 제조하는 방법에 있어서,
    상기 제 1반도체 칩의 제 1본딩패드가 배열된 면에 상기 제 1본딩패드와 연결되어 상기 제 1반도체 칩의 가장자리 부분까지 배열되도록 재배열라인을 형성하는 단계와,
    상기 제 1반도체 칩의 재배열라인이 배열되지 않은 면에 상기 제 2반도체 칩의 제 2본딩패드가 배열되지 않은 면을 부착시키는 단계와,
    상기 결과의 제 2반도체 칩 위에 상기 제 2본딩패드를 노출시키는 센터 윈도우를 가진 기판을 부착시키는 단계와,
    상기 제 2본딩패드와 기판 및 상기 재배열라인과 기판을 연결시키는 각각의 제 1및 제 2본딩와이어를 형성하는 단계와,
    상기 제 1및 제 2본딩와이어를 덮는 몰딩체를 형성하는 단계와,
    상기 기판에 도전성 볼을 형성하는 단계를 포함한 것을 특징으로 하는 적층 칩 패키지 제조 방법.
  5. 제 4항에 있어서, 상기 재배열라인의 재질로는 Cu를 이용하는 것을 특징으로 하는 적층 칩 패키지 제조 방법.
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