KR19990026494A - 듀얼 적층패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 상, 하측의 반도체칩을 후면 접착, 적층하여 실장밀도를 향상시키도록 한 듀얼 적층패키지 및 그 제조방법에 관한 것이다.

본 발명의 목적은 적층패키지의 전체 높이를 낮추고 전기적 접속불량을 방지하도록 한 듀얼 적층패키지 및 그 제조방법을 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명에 의한 듀얼 적층패키지 및 그 제조방법은 패키지들을 적층하지 않는 대신에 상, 하측 반도체칩을 후면 접착, 적층하여 리드프레임의 수직리드들 사이에 위치하도록 상기 수직리드들에 각각 일체로 연결된 수평리드들 사이에 접착시키며 상측 반도체칩의 센터패드를 리드프레임의 수직리드에 와이어본딩하고, 하측 반도체칩의 센터패드를 상기 수직리드에 리드프레임의 수평리드에 와이어본딩하는 것을 특징으로 한다.

따라서, 본 발명은 듀얼 적층패키지의 전체 높이를 낮추어 실장밀도를 향상시킬 수 있다. 또한, 솔더 균열과 같은 불량 현상의 발생을 근본적으로 방지하여 제품 신뢰도를 향상시킬 수 있다.

Description

듀얼 적층패키지 및 그 제조방법

본 발명은 듀얼 적층패키지에 관한 것으로, 더욱 상세하게는 상, 하측의 반도체칩을 후면 접착, 적층하여 실장밀도를 향상시키도록 한 듀얼 적층패키지 및 그 제조방법에 관한 것이다.

일반적으로 널리 알려진 바와 같이, 최근에 전자기기와 정보기기의 메모리 용량이 대용량화함에 따라 DRAM과 SRAM과 같은 반도체 메모리소자는 고집적화되면서 칩사이즈가 점차 증대하고 있다. 반면에 상기 반도체칩을 내장하는 플라스틱 반도체칩 패키지는 전자기기와 정보기기의 경량화 추세로 인하여 경박단소화되고 있다.

상기 반도체칩 패키지는 구조적인 측면에서 볼 때 리드프레임의 다이패드를 사용하는 전형적인 타입과, 상기 다이패드들 사용하지 않고 접착테이프를 이용하여 반도체칩과 내부리드를 접착시키는 LOC타입으로 대별된다.

상기 전형적인 타입 패키지 경우, 패키지 이전에는 반도체칩 패키지의 사이즈 대비 반도체칩의 사이즈가 최대 50% 정도였으나, 최근 반도체칩의 다기능화, 고집적화로 인하여 반도체칩의 점유율이 70 - 80%까지 증가함에 따라 반도체칩의 점유 영역을 제외한 나머지 영역에 내부리드를 평면 배치할 수 있는 공간적 여유가 없는 한계점에 직면하고 있다. 또한, IR(infrared) 리플로우 공정을 진행할 때 내열성이 취약한 단점이 있다.

LOC타입 패키지의 경우, 제한된 사이즈의 패키지 내부에 보다 큰 사이즈의 반도체칩을 탑재할 수 있고, 반도체칩과 봉지체인 성형수지가 직접 접착하는 계면이 넓어 전형적인 타입 패키지보다 신뢰성이 높다. 따라서, LOC타입의 패키지가 현재 고밀도 패키지에 널리 적용되고 있다.

한편, 종래에는 메모리모듈의 실장밀도를 향상시키기 위해 LOC 패키지 자체의 사이즈를 감소시키는데 주력하여 왔는데 최근에는 한계에 직면하게 되었다. 그래서, 그 대안으로 여러 개의 패키지를 좌 ,우측의 평면적인 실장뿐만 아니라 상측으로도 실장하는 적층패키지가 개발되어 왔다.

그러나, 종래에는 적층패키지들의 적층 수가 증가함에 따라 전체 높이가 증가하여 실장밀도를 향상시키는데 한계가 있었다. 또한 이웃한 상, 하 패키지들의 대응하는 외부리드들이 솔더페이스트(solder paste)에 의해 전기적, 기계적으로 연결되어 있으므로 솔더페이스트 균열이 빈번하고 이에 따른 전기적 접속불량이 자주 있었다.

따라서, 본 발명의 목적은 적층패키지의 전체 높이를 낮추고 전기적 접속불량을 방지하도록 한 듀얼 적층패키지를 제공하는데 있다.

도 1은 본 발명에 의한 듀얼 적층패키지의 구조를 나타낸 단면도.

도 2a 내지 도 2e는 본 발명에 의한 듀얼 적층패키지의 제조방법을 나타낸 단면공정도.

* 도면의 주요부분에 대한 부호의 설명

1,3: 반도체칩 5,20: 접착제

10: 리드프레임 11: 수평리드

13: 수직리드 15,17: 도금층

31,33: 본딩와이어 40: 봉지체

이와 같은 목적을 달성하기 위한 본 발명에 의한 듀얼 적층패키지는

일정 거리를 두고 대향하며 수평 배열되는 수평리드들과, 일정 거리를 두고 대향하며 상기 수평리드들에 각각 일체로 수직 돌출하는 수직리드들을 갖는 리드프레임; 전면에 센터패드들이 형성되고 제 1 접착제에 의해 후면 접착된 상, 하측 반도체칩들; 상기 접착된 상, 하측 반도체칩들을 상기 대향하는 수직리드들 사이에 위치시키기 위해 상기 하측 반도체칩의 전면을 상기 수평리드들의 상부면에 접착시키는 제 2 접착제; 상기 하측 반도체칩의 센터패드들을 상기 수평리드들에 각각 대응하여 전기적 연결하는 제 1 본딩와이어; 상기 상측 반도체칩의 센터패드들을 상기 수직리드들에 각각 대응하여 전기적 연결하는 제 2 본딩와이어; 그리고 상기 수평리드들의 외측단부를 제외한 상기 각부를 봉지한 봉지체를 포함하는 것을 특징으로 한다.

또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 듀얼 적층패키지의 제조방법은

일정 거리를 두고 대향하며 수평 배열되는 수평리드들과, 일정 거리를 두고 대향하며 상기 수평리드들에 각각 일체로 수직 돌출하는 수직리드들을 갖는 리드프레임을 준비하는 단계; 전면에 센터패드들이 각각 형성된 상 ,하측 반도체칩들을 제 1 접착제에 의해 후면 접착하는 단계; 상기 접착된 상, 하측 반도체칩들을 상기 대향하는 수직리드들 사이에 위치시키기 위해 상기 하측 반도체칩의 전면을 제 2 접착제에 의해 상기 수평리드들의 상부면에 접착하는 단계; 상기 하측 반도체칩의 센터패드들을 제 1 본딩와이어에 의해 상기 수평리드들에 각각 대응하여 전기적 연결하는 단계; 상기 상측 반도체칩의 센터패드들을 상기 수직리드들에 제 2 본딩와이어에 의해 각각 대응하여 전기적 연결하는 단계; 그리고 상기 수평리드들의 외측단부를 제외한 상기 각부를 봉지체에 의해 봉지하는 단계를 포함하는 것을 특징으로 한다.

따라서, 본 발명은 패키지들을 적층하지 않는 대신에 반도체칩을 적층하므로 듀얼 적층패키지의 전체 높이를 낮추어 실장밀도를 향상시킬 수 있다. 또한, 솔더 균열과 같은 불량 현상의 발생을 근본적으로 방지하여 제품 신뢰도를 향상시킬 수 있다.

이하, 본 발명에 따른 듀얼 적층패키지를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 1은 본 발명에 의한 듀얼 적층패키지를 나타낸 단면구조도이다.

도 1에 도시된 바와 같이, 듀얼 적층패키지는 리드프레임(10)의 수평리드들(11)이 일정 거리를 두고 좌, 우 대향하며 수평 배열되고, 수직리드들(13)이 일정 거리를 두고 좌, 우 대향하며 수평리드들(11)에 각각 일체로 수직 돌출하고, 전면에 센터패드들이 형성된, 동일한 반도체칩들(1),(3)이 제 1 접착제(5)에 의해 후면 접착되며 반도체칩(3)이 대향하는 수직리드들(13) 사이에 위치하며 제 2 접착제(20)에 의해 수평리드들(11)의 상부면에 접착되고, 제 1 본딩와이어(31)가 반도체칩(3)의 센터패드들을 수평리드들(11)의 하부면 내측단부 상의 도금층들(15)에 각각 대응하여 전기적으로 연결하고, 제 2 본딩와이어(33)가 반도체칩(1)의 센터패드들을 수직리드들(13)의 상측부(13a)의 상부면 상의 도금층들(17)에 각각 대응하여 전기적으로 연결하고, 봉지체(40)가 수평리드들(11)의 외측단부를 제외하고 상기 각부를 봉지하는 구조로 이루어져 있다. 여기서, 수직리드들(13)의 하측부가 제 1 본딩와이어(31)의 높이 이상으로 하향 돌출되어 있다.

이와 같이 구성된 듀얼 적층패키지의 제조방법을 도 2a 내지 도 2e를 참조하여 설명하기로 한다. 도 2a 내지 도 2e는 본 발명에 의한 듀얼 적층패키지의 제조방법을 나타낸 단면공정도이다.

먼저, 도 2a에 도시된 바와 같이, 동일한 반도체칩(1),(3)을 적층하기 위해 반도체칩(1),(3)의 후면을 절연성 제 1 접착제(5), 예를 들어 접착수지에 의해 접착하여 놓는다. 여기서, 반도체칩(1),(3)의 전면 중앙부에 센터패드들(도시 안됨)이 형성되어 있다.

이와는 별도로 도 2b에 도시된 바와 같이, 수평리드들(11)이 일정 거리를 두고 좌, 우 대향하며 수평 배열되고, 수직리드들(13)이 일정 거리를 두고 좌, 우 대향하며 수평리드들(11)에 각각 일체로 수직 돌출하는 구조를 갖는 리드프레임(10)을 에칭법에 의해 제작한다. 여기서, 수직리드들(13)의 상측부(13a)가 수평리드들(11)의 상측으로 일체로 수직 돌출하여 있으며 상기 후면 접합된 반도체칩(1),(3)의 전체 높이 보다 높다. 하측부(13b)가 도 1에 도시된 바와 같이, 수평리드들(11)의 하측으로 일체로 수직 돌출되어 있으며 본딩와이어(31)의 높이 보다 높다.

상기 수평리드들(11)의 하부면 내측단부와 상기 수직리드들(13)의 상측부(13a)의 상부면에 도금층(15),(17), 예를 들어 은 도금층을 형성한다.

이어서, 도 2b에 도시된 바와 같이, 다이본더(도시 안됨)를 이용하여 상기 접합된 반도체칩들(1),(3)을 리드프레임(10)의 수직리드들(13)의 상측부(13a) 사이에 위치시키며 반도체칩(3)의 전면을 절연성 제 2 접착제(20), 예를 들어 접착테이프에 의해 수평리드들(11)의 상부면에 접착한다. 여기서, 상측부(13a)의 높이가 상기 접합된 반도체칩들(1),(3)의 전체 높이보다 높다.

그런 다음, 도 2c에 도시된 바와 같이, 반도체칩(3)의 전면에 형성된 센터패드들(도시 안됨)을 제 1 본딩와이어(31)에 의해 수평리드들(11)의 도금층(15)에 대응하여 전기적 연결한다. 또한, 도 2d에 도시된 바와 같이, 반도체칩(1)의 전면에 형성된 센터패드들(도시 안됨)을 제 2 본딩와이어(33)에 의해 수직리드들(13)의 도금층(17)에 대응하여 전기적 연결한다.

한편, 제 1 본딩와이어(31)와 제 2 본딩와이어(33)의 와이어본딩 순서를 서로 변경하여도 무방하다.

계속하여, 도 2e에 도시된 바와 같이, 통상적인 트랜스퍼 몰딩법을 이용하여 수평리드들(11)의 외측단부를 제외한 상기 각부들을 성형수지에 의해 봉지한 봉지체(40)를 형성한다. 이후, 통상적인 패키지 제조공정을 실시하여 듀얼 적층패키지를 완성한다.

이상에서 살펴본 바와 같이, 본 발명에 의한 듀얼 적층패키지 및 제조방법에서는 반도체칩들을 접착제에 의해 상하로 접착하고 나서 하측 반도체칩을 접착제에 의해 리드프레임의 수평리드들의 상부면에 접착하고 하측 반도체칩의 센터패드들을 수평리드들의 하부면 내측단부 상의 도금층에 와이어본딩하고 상측 반도체칩의 센터패드들을 수직리드들의 상부면 상의 도금층에 와이어본딩한다.

따라서, 본 발명은 패키지들을 적층하지 않는 대신에 반도체칩을 적층하므로 듀얼 적층패키지의 전체 높이를 낮추어 실장밀도를 향상시킬 수 있다. 또한, 솔더 균열과 같은 불량 현상의 발생을 근본적으로 방지하여 제품 신뢰도를 향상시킬 수 있다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 적용 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (16)

1. 일정 거리를 두고 대향하며 수평 배열되는 수평리드들과, 일정 거리를 두고 대향하며 상기 수평리드들에 각각 일체로 수직 돌출하는 수직리드들을 갖는 리드프레임;

   전면에 센터패드들이 형성되고 제 1 접착제에 의해 후면 접착된 상, 하측 반도체칩들;

   상기 접착된 상, 하측 반도체칩들을 상기 대향하는 수직리드들 사이에 위치시키기 위해 상기 하측 반도체칩의 전면을 상기 수평리드들의 상부면에 접착시키는 제 2 접착제;

   상기 하측 반도체칩의 센터패드들을 상기 수평리드들에 각각 대응하여 전기적 연결하는 제 1 본딩와이어;

   상기 상측 반도체칩의 센터패드들을 상기 수직리드들에 각각 대응하여 전기적 연결하는 제 2 본딩와이어; 그리고

   상기 수평리드들의 외측단부를 제외한 상기 각부를 봉지한 봉지체를 포함하는 듀얼 적층패키지.
2. 제 1 항에 있어서, 상기 제 1 접착제가 절연성 접착수지인 것을 특징으로 하는 듀얼 적층패키지.
3. 제 1 항에 있어서, 상기 제 2 접착제가 절연성 접착테이프인 것을 특징으로 하는 듀얼 적층패키지.
4. 제 1 항에 있어서, 상기 수직리드들의 높이가 상기 접합된 상, 하측 반도체칩들의 전체 높이보다 높은 것을 특징으로 하는 듀얼 적층패키지.
5. 제 4 항에 있어서, 상기 수직리드들의 상측부 상부면 상에 상기 제 2 본딩와이어와 전기적 연결을 위한 도금층이 형성되어 있는 것을 특징으로 하는 듀얼 적층패키지.
6. 제 1 항에 있어서, 상기 수평리드들의 하부면 내측단부 상에 상기 제 2 본딩와이어와 전기적 연결을 위한 도금층이 형성되어 있는 것을 특징으로 하는 듀얼 적층패키지.
7. 제 5 항 또는 제 6 항에 있어서, 상기 도금층이 은 도금층인 것을 특징으로 하는 듀얼 적층패키지.
8. 제 1 항에 있어서, 상기 수직리드들의 하측부가 상기 제 1 본딩와이어의 높이보다 높게 형성된 것을 특징으로 하는 듀얼 적층패키지.
9. 일정 거리를 두고 대향하며 수평 배열되는 수평리드들과, 일정 거리를 두고 대향하며 상기 수평리드들에 각각 일체로 수직 돌출하는 수직리드들을 갖는 리드프레임을 준비하는 단계;

   전면에 센터패드들이 각각 형성된 상 ,하측 반도체칩들을 제 1 접착제에 의해 후면 접착하는 단계;

   상기 접착된 상, 하측 반도체칩들을 상기 대향하는 수직리드들 사이에 위치시키기 위해 상기 하측 반도체칩의 전면을 제 2 접착제에 의해 상기 수평리드들의 상부면에 접착하는 단계;

   상기 하측 반도체칩의 센터패드들을 제 1 본딩와이어에 의해 상기 수평리드들에 각각 대응하여 전기적 연결하는 단계;

   상기 상측 반도체칩의 센터패드들을 상기 수직리드들에 제 2 본딩와이어에 의해 각각 대응하여 전기적 연결하는 단계; 그리고

   상기 수평리드들의 외측단부를 제외한 상기 각부를 봉지체에 의해 봉지하는 단계를 포함하는 듀얼 적층패키지의 제조방법.
10. 제 9 항에 있어서, 상기 제 1 접착제로서 절연성 접착수지를 사용하는 것을 특징으로 하는 듀얼 적층패키지의 제조방법.
11. 제 9 항에 있어서, 상기 제 2 접착제로서 절연성 접착테이프를 사용하는 것을 특징으로 하는 듀얼 적층패키지의 제조방법.
12. 제 9 항에 있어서, 상기 수직리드들의 높이를 상기 접합된 상, 하측 반도체칩들의 전체 높이보다 높게 형성한 것을 특징으로 하는 듀얼 적층패키지의 제조방법.
13. 제 12 항에 있어서, 상기 수직리드들의 상측부 상부면 상에 상기 제 2 본딩와이어와 전기적 연결을 위한 도금층을 형성한 것을 특징으로 하는 듀얼 적층패키지의 제조방법.
14. 제 9 항에 있어서, 상기 수평리드들의 하부면 내측단부 상에 상기 제 2 본딩와이어와 전기적 연결을 위한 도금층을 형성한 것을 특징으로 하는 듀얼 적층패키지의 제조방법.
15. 제 13 항 또는 제 14 항에 있어서, 상기 도금층으로서 은 도금층을 사용하는 것을 특징으로 하는 듀얼 적층패키지의 제조방법.
16. 제 9 항에 있어서, 상기 수직리드들의 하측부의 높이를 상기 제 1 본딩와이어의 높이보다 높게 형성한 것을 특징으로 하는 듀얼 적층패키지의 제조방법.