KR100566780B1 - 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지 - Google Patents

적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지 Download PDF

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Abstract

본 발명은 패키지 몸체의 뒷면을 연마하여 두께를 줄인 단위 반도체 칩 패키지를 적층하여 멀티 칩 패키지를 제조하는 방법과 이 방법을 이용하여 제조하는 적층형 멀티 칩 패키지에 관한 것이다. 이러한 목적을 달성하기 위해서 본 발명은 복수개의 단위 반도체 칩 패키지를 적층하여 멀티 칩 패키지를 제조하는 적층형 멀티 칩 패키지 제조 방법에 있어서, (A) 집적 회로가 형성된 활성면과 집적 회로가 형성되지 않은 비활성면을 갖는 반도체 칩을 준비하는 단계; (B) 내부 리드 및 외부 리드를 갖는 리드프레임을 준비하는 단계; (C) 반도체 칩을 리드프레임에 탑재하는 단계; (D) 반도체 칩의 활성면과 리드프레임의 내부 리드를 전기적으로 연결하는 단계; (E) 반도체 칩, 내부 리드 및 반도체 칩과 내부 리드의 전기적 연결 부분을 봉지하는 패키지 몸체를 형성하여 단위 반도체 칩 패키지를 제조하는 성형 단계; (F) 단위 반도체 칩 패키지의 하부를 일부 제거하여 단위 반도체 칩 패키지의 두께를 얇게 하는 배면 연마 단계; (G) 배면 연마 단계가 완료된 복수개의 단위 반도체 칩 패키지를 적층하는 단계; 및 (H) 적층된 단위 반도체 칩 패키지의 패키지 몸체 외부로 돌출된 외부 리드를 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 적층형 멀티 칩 패키지 제조 방법과 이와 같은 방법에 의하여 제조한 적층형 멀티 칩 패키지를 제공한다. 따라서, 본 발명에 의하면 동일한 공간 내에 더 많은 단위 반도체 칩 패키지를 적층한 멀티 칩 패키지를 제조할 수 있다.
멀티 칩 패키지, 적층, 배면 연마(Backside Lapping), 클립 리드, TSOP

Description

적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지{Method for fabricating stacked multi-chip package and stacked multi-chip package using the same}
도 1은 종래 기술에 따른 적층형 멀티 칩 패키지를 나타내는 단면도,
도 2a 내지 2d는 본 발명의 제 1 실시예에 따른 적층형 멀티 칩 패키지에 적층되어 멀티 칩 패키지를 구성하는 단위 반도체 칩 패키지를 제조하는 공정을 나타내는 공정도,
도 3은 본 발명의 제 1 실시예에 따른 적층형 멀티 칩 패키지를 나타내는 단면도,
도 4는 본 발명의 제 2 실시예에 따른 적층형 멀티 칩 패키지를 나타내는 단면도,
도 5는 본 발명의 제 3 실시예에 따른 적층형 멀티 칩 패키지를 나타내는 단면도,
도 6은 본 발명의 제 4 실시예에 따른 적층형 멀티 칩 패키지를 나타내는 단면도이다.
<도면의 주요 부분에 대한 설명>
10, 100, 310, 410, 510; 단위 반도체 칩 패키지
11, 111; 반도체 칩 12, 112; 다이 패드
13a, 113a; 내부 리드 13b, 113b, 313, 413, 513; 외부 리드
14, 114; 금속선 19, 119; 접착제
20, 200, 300, 400, 500; 적층형 멀티 칩 패키지
110; 패키지 몸체 110a; 반도체 칩 패키지 하부
110b; 반도체 칩 패키지 하부면
111a; 활성면 111b; 비활성면
115; 리드부 116; 리드프레임
315; 금속핀 317; 연결홈
415; 클립 리드
본 발명은 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지에 관한 것으로서, 보다 구체적으로는 패키지 몸체의 뒷면을 연마하여 두께를 줄인 단위 반도체 칩 패키지를 적층하여 멀티 칩 패키지를 제조하는 방법과 이 방법을 이용하여 제조하는 적층형 멀티 칩 패키지에 관한 것이다.
최근에 전자 산업의 발전 그리고 사용자의 요구에 따라 전자 부품은 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술중의 하나가 복수 개의 반도체 칩으로 이루어진 멀티 칩 패키징(Multi-chip Packaging) 기술이다. 멀 티 칩 패키지는 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장 면적의 축소와 경량화를 위해 많이 사용되고 있다.
일반적으로 적층형 멀티 칩 패키지를 제조하는 방법에는 반도체 칩을 하나의 패키지 내부에서 상하로 적층하는 방법과 성형 공정이 개별 완료된 단위 반도체 칩 패키지를 상하로 적층하는 방법이 있다. 예를 들어, 메모리 기능을 수행하는 플래시 메모리와 에스램(SRAM;Synchronous RAM) 칩을 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 칩을 내재하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장 면적에서 소형화와 경량화에 유리하다.
그러나, 전자의 경우 반도체 칩을 상하로 적층하는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려우며, 패키징된 반도체 칩 중에서 일부의 불량이라도 전 반도체 패키지의 불량으로 이어지게 되어 모듈로서의 수율이 문제된다. 또한, 적층한 반도체 칩의 전극을 끌어내기 위한 기술이 필요하다는 점에서도 단점이 있다. 한편, 후자의 경우에는 단위 반도체 칩 패키지에 대한 조립 공정을 모두 거친 다음 적층되기 때문에 소형화, 박형화가 어려워진다.
도 1은 종래 기술에 따른 적층형 멀티 칩 패키지를 나타내는 단면도이다.
도 1을 참조하면, 적층형 멀티 칩 패키지(20)는 개별 공정을 거쳐 제조된 단위 반도체 칩 패키지(10)를 적층하여 형성된다. 단위 반도체 칩 패키지(10)는 리드프레임의 다이 패드(12)에 반도체 칩(11)이 탑재되고, 반도체 칩(11)과 내부 리드(13a)는 금속선(14)으로 전기적으로 연결되어 있다. 성형 수지를 이용하여 패키지 몸체를 형성하고, 외부 리드(13b)를 J자 형태로 만든다. 단위 반도체 칩 패키 지(10)를 적층하고, 전도성 접착제(19) 등을 사용하여 적층된 단위 반도체 칩 패키지(10)를 전기적, 기계적으로 연결한다.
그런데, 이와 같은 종래의 적층형 멀티 칩 패키지(20)는 단위 반도체 칩 패키지(10)에 대한 조립 공정을 모두 거친 다음 적층되기 때문에 멀티 칩 패키지(20)의 총 두께가 커져서 소형화, 박형화가 어려워진다. 단위 반도체 칩 패키지(10)를 적층할 때 발생하는 이와 같은 문제점을 제거하기 위해서 TAB(Tape Automated Bonding) 기술을 사용하기도 하지만, 범프(Bump) 형성 등과 같은 추가 공정이 필요하여 생산 비용이 증가하게 된다.
따라서, 본 발명의 목적은 기존의 반도체 칩 패키지 제조 공정을 변경하지 않고 제조한 단위 반도체 칩 패키지를 적층하여 두께가 얇은 멀티 칩 패키지를 제조하는 데 있다.
이러한 목적을 달성하기 위해서 본 발명은 복수개의 단위 반도체 칩 패키지를 적층하여 멀티 칩 패키지를 제조하는 적층형 멀티 칩 패키지 제조 방법에 있어서, (A) 집적 회로가 형성된 활성면과 집적 회로가 형성되지 않은 비활성면을 갖는 반도체 칩을 준비하는 단계; (B) 내부 리드 및 외부 리드를 갖는 리드프레임을 준비하는 단계; (C) 반도체 칩을 리드프레임에 탑재하는 단계; (D) 반도체 칩의 활성면과 리드프레임의 내부 리드를 전기적으로 연결하는 단계; (E) 반도체 칩, 내부 리드 및 반도체 칩과 내부 리드의 전기적 연결 부분을 봉지하는 패키지 몸체를 형 성하여 단위 반도체 칩 패키지를 제조하는 성형 단계; (F) 단위 반도체 칩 패키지의 하부를 일부 제거하여 단위 반도체 칩 패키지의 두께를 얇게 하는 배면 연마 단계; (G) 배면 연마 단계가 완료된 복수개의 단위 반도체 칩 패키지를 적층하는 단계; 및 (H) 적층된 단위 반도체 칩 패키지의 패키지 몸체 외부로 돌출된 외부 리드를 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 적층형 멀티 칩 패키지 제조 방법과 이와 같은 방법에 의하여 제조한 적층형 멀티 칩 패키지를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 따른 멀티 칩 패키지 제조 방법 및 이를 이용한 멀티 칩 패키지를 보다 상세하게 설명하고자 한다. 도면 전반에 걸쳐서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 2a 내지 2d는 본 발명의 제 1 실시예에 따른 적층형 멀티 칩 패키지에 적층되어 멀티 칩 패키지를 구성하는 단위 반도체 칩 패키지를 제조하는 공정을 나타내는 공정도이다.
도 2a 내지 2d를 참조하면, 본 발명의 실시예에 따른 적층형 멀티 칩 패키지를 구성하는 단위 반도체 칩 패키지(100)를 제조하는 공정은 리드프레임을 사용하는 종래의 반도체 칩 패키지 제조 공정과 동일하나, 패키지에 대한 배면 연마 공정(Backside Lapping Process)이 더 추가된다. 자세히 설명하면 다음과 같다.
패키징될 반도체 칩(111)은 소정의 처리 공정과 검사 공정을 거쳐 일면은 집적 회로가 형성된 활성면(111a)을 이루고, 반대쪽 면은 집적 회로가 형성되지 않은 비활성면(111b)이 된다. 리드프레임(116)은 내부 리드(113a)와 외부 리드(113b)가 일체로 형성된 리드부(115)와 다이 패드(112)를 구비하는데, 반도체 칩(111)의 비활성면(111b)은 리드프레임(116)의 다이 패드(112)에 탑재되어 은-에폭시(Ag-Epoxy; 도시되지 않음) 등에 의해 접착된다. 다이 패드(112)가 없는 리드프레임을 사용하여 LOC(Lead-on-Chip) 방식을 적용할 수도 있다.
반도체 칩(111)의 활성면(111a)에 형성된 본딩 패드(도시되지 않음)와 내부 리드(113a)는 금속선(Metal Wire; 114)에 의해서 전기적으로 연결된다. 금속선(114)에 의한 와이어 본딩(Wire Bonding) 공정이 완료되면 EMC(Epoxy Molding Compound) 등의 성형 수지로 패키지 몸체(110)를 형성한다. 반도체 칩(111), 내부 리드(113a), 금속선(114) 및 다이 패드(112)를 봉지하는 패키지 몸체(110)는 이들 부분을 외부 환경으로부터 보호하는 역할을 한다.
본 공정도에서는 후술할 제 1 실시예에 사용되는 단위 반도체 칩 패키지(100) 제조 공정에 대한 것이므로 패키지 몸체(110)의 일부가 제거되거나 또는 패키지 몸체 일부가 없는 상태로 성형되어 내부 리드의 일부(B)가 노출된다. 그러나, 다른 실시예, 예를 들면 후술할 제 2 실시예 내지 제 4 실시예에 따른 멀티 칩 패키지에 사용할 단위 반도체 칩 패키지는 내부 리드의 일부를 노출시킬 필요가 없다. 또한, 제 1 실시예에 사용될 단위 반도체 칩 패키지(100)의 외부 리드(113b)는 J자 형태로 변형되지만, 나머지 실시예에 사용될 단위 반도체 칩 패키지의 경우에는 외부 리드가 변형될 필요가 없다.
성형 수지로 패키지 몸체(110)가 형성되고 나면, 반도체 칩(111)의 비활성면 (111b)부분을 포함한 단위 반도체 칩 패키지 하부(110a)의 일부를 제거하는 배면 연마 공정(Backside Lapping Process)을 진행한다. 배면 연마 공정은 에칭 또는 기계적인 방법 등으로 실시한다. 단위 반도체 칩 패키지 하부(110a)의 패키지 몸체(110), 다이 패드(112) 뿐만 아니라, 반도체 칩(111)의 비활성면(111b)도 연마하여 제거되도록 배면 연마 공정을 실시하여 반도체 칩의 두께(a)와 단위 반도체 칩 패키지의 두께(b)를 얇게 한다.
배면 연마 공정이 완료된 후의 반도체 칩의 두께(c)와 단위 반도체 칩 패키지의 두께(d)는 도 2c에 도시된 바와 같다. 점선 A는 배면 연마 공정 이전의 단위 반도체 칩 패키지의 단면 윤곽을 나타낸다. 배면 연마 공정이 완료되어 반도체 칩(111)의 비활성면(111b)이 노출되면, 반도체 칩(111)의 비활성면(111b)과 단위 반도체 칩 패키지의 하부면(110b)이 동일 평면상에 위치한다. 단위 반도체 칩 패키지의 두께(d)는 배면 연마 공정을 하기 전에 비교해서 약 1/4 이하로 줄일 수 있다. 예를 들면, 두께 1.0mm의 종래 TSOP(Thin Small Outline Package)는 배면 연마 공정에 의해서 약 0.25mm 정도로 단위 반도체 칩 패키지의 두께(d)를 줄일 수 있다.
반도체 칩의 두께(c)는 웨이퍼 상태에서의 배면 연마 공정에 의해서도 줄일 수 있으나, 웨이퍼 상태에서는 웨이퍼 취급상의 문제로 인해서 줄일 수 있는 웨이퍼의 두께에 한계가 있다. 그러나, 본 발명의 실시예에서는 반도체 칩(111)이 성형 수지에 의해 패키징된 상태이므로 이러한 제한 없이 반도체 칩의 두께(c)를 50㎛ 이하로 줄일 수 있다.
배면 연마 공정이 완료된 단위 반도체 칩 패키지(100)는 상하로 적층된다. 위에서 예를 든 TSOP의 경우에 단위 반도체 칩 패키지의 두께(d)를 배면 연마 공정에 의해서 0.25mm로 줄이면, 종래의 TSOP와 동일한 공간 내에 4개의 단위 반도체 칩 패키지(100)를 적층할 수 있다. 적층 공정이 완료되면 패키지 몸체(110) 외부로 돌출된 외부 리드(113b)를 전기적으로 연결하는데, 외부 리드(113b)를 연결하는 방법에 대한 대표적인 실시예는 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 적층형 멀티 칩 패키지를 나타내는 단면도이다.
도 3을 참조하면, 위에서 설명한 도 2a 내지 도 2d의 공정으로 제조된 단위 반도체 칩 패키지(100)를 그림과 같이 적층하고, 위쪽에 위치하는 단위 반도체 칩 패키지(100)의 외부 리드(113b)와 아래쪽에 위치하는 단위 반도체 칩 패키지(100)의 내부 리드(도 2d의 B)를 솔더링(Soldering) 또는 전도성 접착제(119) 등을 사용하여 전기적, 기계적으로 연결한다. 내부 리드의 일부가 노출되어 있고, 외부 리드(113b)가 J자 형태로 구부러져 있으므로 위쪽에 적층되는 단위 반도체 칩 패키지(100)의 외부 리드(113b)가 아래쪽에 위치하는 단위 반도체 칩 패키지의 노출된 내부 리드와 접촉하게 된다.
도 4는 본 발명의 제 2 실시예에 따른 적층형 멀티 칩 패키지를 나타내는 단면도이다.
도 4를 참조하면, 배면 연마 공정이 완료된 단위 반도체 칩 패키지(310)를 적층하고, 금속핀(315)을 사용하여 외부 리드(313)를 연결한다. 외부 리드(313)에는 금속핀(315)을 삽입할 수 있는 연결홈(317)이 형성되어 있다. 금속핀(315)을 연결홈(317)에 삽입하여 외부 리드(313)를 전기적, 기계적으로 연결한다.
도 5는 본 발명의 제 3 실시예에 따른 적층형 멀티 칩 패키지를 나타내는 단면도이다.
도 5를 참조하면, 배면 연마 공정이 완료된 단위 반도체 칩 패키지(410)를 적층하고, 클립 리드(415)를 사용하여 외부 리드(413)를 전기적, 기계적으로 연결한다. 클립 리드(415)는 폴리이미드 재질의 절연성 필름에 전도성 회로 패턴(도시되지 않음)이 형성되어 있으므로 외부 리드(413)를 전기적으로 연결할 수 있다.
도 6은 본 발명의 제 4 실시예에 따른 적층형 멀티 칩 패키지를 나타내는 단면도이다.
도 6을 참조하면, 배면 연마 공정이 완료된 단위 반도체 칩 패키지(510)를 적층하고, 부분적으로 식각된 리드프레임을 사용하여 외부 리드(513)를 전기적, 기계적으로 연결한다. 부분적으로 식각된 리드프레임이란 내부 리드 부분은 일반적인 리드프레임과 같지만, 외부 리드(513)는 식각되지 않아서 내부 리드에 비해서 두꺼운 형상을 하고 있는 리드프레임이다. 따라서, 외부 리드(513)를 J자 형태나 걸-윙(Gull-Wing) 형상으로 만들 필요 없이 단순히 단위 반도체 칩 패키지(510)를 적층함으로써 외부 리드(513)를 전기적, 기계적으로 연결할 수 있다.
따라서, 본 발명에 의하면 동일한 공간 내에 더 많은 단위 반도체 칩 패키지를 적층한 멀티 칩 패키지를 제조할 수 있다.

Claims (3)

  1. 복수개의 단위 반도체 칩 패키지를 적층하여 멀티 칩 패키지를 제조하는 적층형 멀티 칩 패키지 제조 방법에 있어서,
    (A) 집적 회로가 형성된 활성면과 집적 회로가 형성되지 않은 비활성면을 갖는 반도체 칩을 준비하는 단계;
    (B) 내부 리드 및 외부 리드를 갖는 리드프레임을 준비하는 단계;
    (C) 상기 반도체 칩을 상기 리드프레임에 탑재하는 단계;
    (D) 상기 반도체 칩의 상기 활성면과 상기 리드프레임의 상기 내부 리드를 전기적으로 연결하는 단계;
    (E) 상기 반도체 칩, 상기 내부 리드 및 상기 반도체 칩과 상기 내부 리드의 전기적 연결 부분을 봉지하는 패키지 몸체를 형성하여 상기 단위 반도체 칩 패키지를 제조하는 성형 단계;
    (F) 상기 단위 반도체 칩 패키지의 하부를 일부 제거하여 상기 단위 반도체 칩 패키지의 두께를 얇게 하는 배면 연마 단계;
    (G) 상기 배면 연마 단계가 완료된 복수개의 상기 단위 반도체 칩 패키지를 적층하는 단계; 및
    (H) 적층된 상기 단위 반도체 칩 패키지의 상기 패키지 몸체 외부로 돌출된 상기 외부 리드를 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 적층형 멀티 칩 패키지 제조 방법.
  2. 제 1 항에 있어서, 상기 배면 연마 단계는 상기 반도체 칩의 일부를 상기 비활성면으로부터 소정 두께만큼 제거하여 상기 단위 반도체 칩 패키지 및 상기 반도체 칩의 두께를 동시에 얇게 하는 것을 특징으로 하는 적층형 멀티 칩 패키지 제조 방법.
  3. 복수개의 단위 반도체 칩 패키지가 적층된 멀티 칩 패키지로서, 상기 단위 반도체 칩 패키지는
    (A) 집적 회로가 형성된 활성면과 집적 회로가 형성되지 않은 비활성면을 갖는 반도체 칩;
    (B) 내부 리드 및 상기 내부 리드와 일체로 형성된 외부 리드를 갖는 리드프레임;
    (C) 상기 반도체 칩의 상기 활성면과 상기 내부 리드를 전기적으로 연결하는 연결 수단; 및
    (D) 상기 반도체 칩의 상기 활성면, 상기 내부 리드 및 상기 연결 수단을 봉지하는 패키지 몸체를 포함하는 것을 특징으로 하는 적층형 멀티 칩 패키지에 있어서,
    상기 반도체 칩의 상기 비활성면은 상기 패키지 몸체 밖으로 노출되어, 상기 반도체 칩의 상기 비활성면과 상기 단위 반도체 칩 패키지의 하부면이 동일 평면상에 위치하고,
    적층된 복수개의 상기 단위 반도체 칩 패키지 상기 외부 리드는 전기적으로 연결되는 것을 특징으로 하는 적층형 멀티 칩 패키지.
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