KR101058986B1 - 수지 밀봉형 반도체 장치와 그 제조 방법, 반도체 장치용 기재 및 적층형 수지 밀봉형 반도체 장치 - Google Patents

수지 밀봉형 반도체 장치와 그 제조 방법, 반도체 장치용 기재 및 적층형 수지 밀봉형 반도체 장치 Download PDF

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지까오 이께나가
고지 도미따
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Abstract

수지 밀봉형 반도체 장치는 반도체 소자와, 반도체 소자를 둘러쌈과 함께 외부 단자부와, 내부 단자부와, 연결부를 갖는 복수의 단자 부재와, 반도체 소자와 내부 단자부를 접속하는 본딩 와이어와, 반도체 소자, 단자 부재 및 본딩 와이어를 밀봉하는 수지 밀봉부를 구비하고 있다. 각 단자 부재는 박육 형상의 내부 단자부와, 후육 형상의 외부 단자부로 이루어진다. 내부 단자부의 이면, 외부 단자부의 표면, 이면, 및 외측 측면은 수지 밀봉부의 바깥쪽으로 노출되어 있다.
반도체 소자, 단자 부재, 본딩 와이어, 수지 밀봉형 반도체 장치, 반도체 장치용 기재, 연결 단자

Description

수지 밀봉형 반도체 장치와 그 제조 방법, 반도체 장치용 기재 및 적층형 수지 밀봉형 반도체 장치 {RESIN-SEALED SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, BASE FOR SEMICONDUCTOR DEVICE, AND MULTILAYER RESIN-SEALED SEMICONDUCTOR DEVICE}
본 발명은 단자 부재를 이용한, 소형, 박형의 수지 밀봉형 반도체 장치와, 그러한 반도체 장치를 적층한 구조의 적층형 수지 밀봉형 반도체 장치에 관한 것이다.
최근, 전자 기기의 소형화에 대응하기 위해, 전자 기기에 탑재되는 반도체 부품을 고밀도로 실장하는 것이 요구되고, 그에 수반하여, 반도체 부품의 소형화, 박형화가 진행되고 있다. 이 때문에 한층 더한 박형화를 저렴하게 달성할 수 있는 수지 밀봉형 반도체 장치를 포함하는 패키지가 요청되고 있다.
개로 되기 때문에, 배선의 단축에 의한 고속화에는 한계가 있고, 또한, 그 개발 비용, 개발 기간의 증가를 초래하고 있는 것이 실상이다. 최근에는, 이를 대신하여, 반도체 소자를 3차원 방향으로 적층한 패키지에 의해 시스템 LSI를 실현하고자 하는 시도가 이루어지고 있다.
이러한 패키지를 시스템 패키지라고도 한다.
일본 특허 공개 평성 11-307675호 공보에는, 여기에 기재된 수지 밀봉형 반도체 장치를 적층하고, 그 상면 및 하면을 노출시킨 접속용 리드에 의해 전기적 접속을 취한, 소위 스택 구조의 적층형 수지 밀봉형 반도체 장치도 기재되어 있다. 그러나, 이 공보에 기재된 수지 밀봉형 반도체 장치는, 다이 패드를 구비한 것으로, 박형화는 충분하지 않다.
또한, 일본 특허 공개 평성 11-260989호 공보에 기재된 수지 밀봉형 반도체 장치는 스택 구조를 취할 수 있는 것은 아니다.
또한, 일본 특허 공개 2002-33434호 공보에는, 패키지 내에 반도체 소자(칩)를 적층한 패키지가 기재되어 있지만, 이 구조에서는, 자유도가 적어, 범용화하기 어렵다.
[특허 문헌 1] 일본 특허 공개 평성 11-307675호 공보
[특허 문헌 2] 일본 특허 공개 평성 11-260989호 공보
[특허 문헌 3] 일본 특허 공개 2002-33434호 공보
상기한 바와 같이, 최근, 반도체 부품의 소형화, 박형화가 진행되고 있고, 한층 더한 박형화를 저렴하게 달성할 수 있는 패키지가 요청되고 있다. 또한, 복수의 수지 밀봉형 반도체 장치를 적층시켜 이루어지는 소위 스택 구조에 의해 시스템 패키지를 구성하기 위해서는, 각 수지 밀봉형 반도체 장치를 더욱 박형화하는 것이 필요하며, 이 대응이 요청되고 있다.
본 발명은 이들에 대응하는 것으로, 그 목적은 한층 더한 박형화를 저렴하게 달성할 수 있는 수지 밀봉형 반도체 장치를 제공하고자 하는 것이며, 더욱 구체적으로는, 복수의 수지 밀봉형 반도체 장치를 적층한, 소위 스택 구조의 적층형 수지 밀봉형 반도체 장치를 제공하자고 하는 것이다.
동시에, 본 발명의 목적은 이러한 박형의 수지 밀봉형 반도체 장치의 제조 방법 및 반도체 장치용 기재를 제공하고자 하는 것이다.
본 발명은, 반도체 소자와, 반도체 소자를 둘러쌈과 함께, 외부 회로에 접속되는 외부 단자부와, 반도체 소자에 접속되는 내부 단자부와, 외부 단자부와 내부 단자부를 연결하는 연결부를 갖는 복수의 단자 부재와, 반도체 소자와 단자 부재의 내부 단자부를 접속하는 본딩 와이어와, 반도체 소자, 단자 부재 및 본딩 와이어를 밀봉하는 수지 밀봉부를 구비하고, 각 단자 부재는 평탄 형상의 이면과, 2단 형상의 표면을 가짐과 함께, 내부 단자부를 형성하는 내측의 박부(薄部, thinned portion)와, 외부 단자부를 형성하는 외측의 후부(厚部, thickened portion)로 이루어지고, 내부 단자부의 이면, 외부 단자부의 표면, 외부 단자부의 이면 및 외부 단자부의 외측 측면은, 수지 밀봉부로부터 바깥쪽으로 노출되는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 각 단자 부재는 가공용 소재를 이용하여 에칭 가공법에 의해 제작되고, 외부 단자부는 가공용 소재의 두께를 유지하여 후육으로 형성되고, 내부 단자부는 가공용 소재의 표면측으로부터 하프 에칭을 실시하여 박육으로 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 외부 단자부의 외측 상부에는, 절결부가 형성되고, 외부 단자부의 표면 외연은, 외측 측면으로부터 안쪽으로 들어가는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 외부 단자부의 절결부에는, 수지 밀봉부가 충전되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 내부 단자부의 길이 방향에 평행한 내측 단면에서, 표면과 내측 측면 사이에 예각이 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 내부 단자부의 내측 단면에서, 내면 측면에 오목부가 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 내부 단자부는 가공용 소재와, 가공용 소자 위에 형성된 도금층을 갖고, 내부 단자부의 내측 단면에서, 내측 측면에 오목부가 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 내부 단자부의 길이 방향에 직교하는 단면 형상은, 역사다리꼴 형상을 갖는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 내부 단자부의 내측 단부는, 평면으로부터 보아 끝이 가는 형상으로 되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 단자 부재의 내부 단자부 및 외부 단자부 중, 수지 밀봉부에 접하는 면에 조면화 처리가 실시되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 조면화 처리가 실시된 면에서, 최대 높이 조도 Ry(JISBO601-1994)는, 1㎛∼2㎛의 범위인 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 단자 부재는, Cu, Cu계 합금, 42% Ni-Fe계 합금으로 이루어지는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 내부 단자부의 표면, 및 외부 단자부의 표면 및 이면에, 땜납 도금층, 금 도금층, 은 도금층, 팔라듐 도금층, 주석 도금층으로부터 선택된 1개의 금속 도금층이, 접속용의 도금층으로서 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 반도체 소자의 두께가 100㎛ 이하인 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, QFN형인 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
본 발명은, 상하 방향으로 서로 겹쳐져, 전기적으로 접속된 2 이상의 수지 밀봉형 반도체 장치를 구비한 적층형 수지 밀봉형 반도체 장치에서, 각 수지 밀봉형 반도체 장치는, 반도체 소자와, 반도체 소자를 둘러쌈과 함께, 외부 회로에 접속되는 외부 단자부와, 반도체 소자에 접속되는 내부 단자부와, 외부 단자부와 내부 단자부를 연결하는 연결부를 갖는 복수의 단자 부재와, 반도체 소자와 단자 부재의 내부 단자부를 접속하는 본딩 와이어와, 반도체 소자, 단자 부재 및 본딩 와이어를 밀봉하는 수지 밀봉부를 구비하고, 각 단자 부재는 평탄 형상의 이면과, 2단 형상의 표면을 가짐과 함께, 내부 단자부를 형성하는 내측의 박부와, 외부 단자부를 형성하는 외측의 후부로 이루어지고, 내부 단자부의 이면, 외부 단자부의 표면, 외부 단자부의 이면 및 외부 단자부의 외측 측면은, 수지 밀봉부로부터 바깥쪽으로 노출되는 것을 특징으로 하는 적층형 수지 밀봉형 반도체 장치이다.
본 발명은, 상하 방향으로 서로 겹쳐져 전기적으로 접속된 2 이상의 수지 밀봉형 반도체 장치로 이루어지는 복수의 조를, 서로의 측면에서 전기적으로 접속하여 이루어지는 적층형 수지 밀봉형 반도체 장치에서, 각 수지 밀봉형 반도체 장치는, 반도체 소자와, 반도체 소자를 둘러쌈과 함께, 외부 회로에 접속되는 외부 단자부와, 반도체 소자에 접속되는 내부 단자부와, 외부 단자부와 내부 단자부를 연결하는 연결부를 갖는 복수의 단자 부재와, 반도체 소자와 단자 부재의 내부 단자부를 접속하는 본딩 와이어와, 반도체 소자, 단자 부재 및 본딩 와이어를 밀봉하는 수지 밀봉부를 구비하고, 각 단자 부재는 평탄 형상의 이면과, 2단 형상의 표면을 가짐과 함께, 내부 단자부를 형성하는 내측의 박부와, 외부 단자부를 형성하는 외측의 후부로 이루어지고, 내부 단자부의 이면, 외부 단자부의 표면, 외부 단자부의 이면 및 외부 단자부의 외측 측면은, 수지 밀봉부로부터 바깥쪽으로 노출되는 것을 특징으로 하는 적층형 수지 밀봉형 반도체 장치이다.
본 발명은, 외부 단자부와, 내부 단자부와, 외부 단자부와 내부 단자부를 연결하는 복수의 단자 부재를 구비하고, 각 단자 부재는 평탄 형상의 이면과, 2단 형상의 표면을 가짐과 함께, 내부 단자부를 형성하는 내측의 박부와, 외부 단자부를 형성하는 외측의 후부로 이루어지는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 각 단자 부재는 가공용 소재를 이용하여 에칭 가공법에 의해 제작되고, 외부 단자부는 가공용 소재의 두께를 유지하여 후육으로 형성되고, 내부 단자부는 가공용 소재의 표면측으로부터 하프 에칭 또는 딥 에칭을 실시하여 박육으로 형성되어 있는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 외부 단자부의 외측 상부에는, 절결부가 형성되고, 외부 단자부의 표면 외연은, 외측 측면으로부터 안쪽으로 들어가는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 내부 단자부의 길이 방향에 평행한 내측 단면에서, 표면과 내측 측면 사이에 예각이 형성되어 있는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 내부 단자부의 내측 단면에서, 내면 측면에 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 내부 단자부는 가공용 소재와, 가공용 소자 위에 형성된 도금층을 갖고, 내부 단자부의 내측 단면에서, 내측 측면에 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 내부 단자부의 길이 방향에 직교하는 단면 형상은, 역사다리꼴 형상을 갖는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 내부 단자부의 내측 단부는, 평면으로부터 보아 끝이 가는 형상으로 되어 있는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 단자 부재의 내부 단자부 및 외부 단자부 중, 수지 밀봉부에 접하는 면에 조면화 처리가 실시되어 있는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 조면화 처리가 실시된 면에서, 최대 높이 조도 Ry(JISBO601-1994)는, 1㎛∼2㎛의 범위인 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 단자 부재는, Cu, Cu계 합금, 42% Ni-Fe계 합금으로 이루어지는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 내부 단자부의 표면, 및 외부 단자부의 표면 및 이면에, 땜납 도금층, 금 도금층, 은 도금층, 팔라듐 도금층, 주석 도금층으로부터 선택된 1개의 금속 도금층이, 접속용의 도금층으로서 형성되어 있는 것을 특징으로 하는 반도체 장치용 기재이다.
본 발명은, 반도체 소자와, 반도체 소자를 둘러쌈과 함께, 외부 회로에 접속되는 외부 단자부와, 반도체 소자에 접속되는 내부 단자부와, 외부 단자부와 내부 단자부를 연결하는 연결부를 갖는 복수의 단자 부재와, 반도체 소자와 단자 부재의 내부 단자부를 접속하는 본딩 와이어와, 반도체 소자, 단자 부재 및 본딩 와이어를 밀봉하는 수지 밀봉부를 구비하고, 각 단자 부재는 평탄 형상의 이면과, 2단 형상의 표면을 가짐과 함께, 내부 단자부를 형성하는 내측의 박부와, 외부 단자부를 형성하는 외측의 후부로 이루어지고, 내부 단자부의 이면, 외부 단자부의 표면, 외부 단자부의 이면 및 외부 단자부의 외측 측면은, 수지 밀봉부로부터 바깥쪽으로 노출되는 수지 밀봉형 반도체 장치의 제조 방법에서, 가공용 소재를 이용하여 에칭 가공법에 의해, 각각 외부 단자부끼리 연결된 한쌍의 단자 부재로 이루어지는 복수의 연결 단자 부재를 포함하는 가공 시트를 얻는 공정과, 가공 시트의 이면을 진공화판에 의해 진공 흡착 유지하고, 이 상태에서 연결 단자 부재 사이의 진공화판 위에 반도체 소자를 탑재함과 함께, 연결 단자 부재와 반도체 소자 사이를 본딩 와이어에 의해 접속하는 공정과, 가공 시트를 진공화판으로부터 제거하고, 가공 시트의 표면 및 이면에 몰드용 테이프를 개재하여 몰드 고정용 평판을 설치하고, 몰드 고정용 평판 사이에 밀봉 수지를 충전하여 수지 밀봉부를 형성하는 공정과, 수지 밀봉부의 표면 및 이면으로부터 몰드용 테이프 및 몰드 고정용 평판을 제거하고, 수지 밀봉부에 절단용 테이프를 붙여, 각 반도체 소자마다 수지 밀봉부를 절단하는 공정을 구비하고, 수지 밀봉부를 절단할 때, 각 연결 단자 부재의 외부 단자부 사이를 절단하여, 연결 단자 부재를 각각의 단자 부재로 분리하는 것을 특징으로 하는 수지 밀봉형 반도체 장치의 제조 방법이다.
본 발명은, 진공화판은, 전체면에 형성된 진공 흡착용의 구멍을 포함하는 것을 특징으로 하는 수지 밀봉형 반도체 장치의 제조 방법이다.
본 발명은, 반도체 소자와, 반도체 소자를 둘러쌈과 함께, 외부 회로에 접속되는 외부 단자부와, 반도체 소자에 접속되는 내부 단자부와, 외부 단자부와 내부 단자부를 연결하는 연결부를 갖는 복수의 단자 부재와, 반도체 소자와 단자 부재의 내부 단자부를 접속하는 본딩 와이어와, 반도체 소자, 단자 부재 및 본딩 와이어를 밀봉하는 수지 밀봉부를 구비하고, 각 단자 부재는 평탄 형상의 이면과, 2단 형상의 표면을 가짐과 함께, 내부 단자부를 형성하는 내측의 박부와, 외부 단자부를 형성하는 외측의 후부로 이루어지고, 내부 단자부의 이면, 외부 단자부의 표면, 외부 단자부의 이면 및 외부 단자부의 외측 측면은, 수지 밀봉부로부터 바깥쪽으로 노출되는 수지 밀봉형 반도체 장치의 제조 방법에서, 가공용 소재를 이용하여 에칭 가공법에 의해, 각각 외부 단자부끼리 연결된 한쌍의 단자 부재로 이루어지는 복수의 연결 단자 부재를 포함하는 가공 시트를 얻는 공정과, 가공 시트의 이면에 몰드용 테이프를 접착하여, 몰드용 테이프에 의해 가공 시트를 유지하고, 이 상태에서 연결 단자 부재 사이의 몰드용 테이프 위에 반도체 소자를 탑재함과 함께, 연결 단자 부재와 반도체 소자 사이를 본딩 와이어에 의해 접속하는 공정과, 가공 시트의 표면에 몰드용 테이프를 붙이는 공정과, 가공용 시트의 표면 및 이면에, 몰드용 테이프를 개재하여 몰드 고정용 평판을 설치하고, 몰드 고정용 평판 사이에 밀봉 수지를 충전하여 수지 밀봉부를 형성하는 공정과, 수지 밀봉부의 표면 및 이면으로부터 몰드 고정용 평판을 제거하고, 수지 밀봉부에 절단용 테이프를 붙여, 각 반도체 소자마다 수지 밀봉부를 절단하는 공정을 구비하고, 수지 밀봉부를 절단할 때, 각 연결 단자 부재의 외부 단자부 사이를 절단하여, 연결 단자 부재를 각각의 단자 부재로 분리하는 것을 특징으로 하는 수지 밀봉형 반도체 장치의 제조 방법이다.
본 발명에 따른 수지 밀봉형 반도체 장치는, 이러한 구성으로 함으로써, 반도체 부품의 한층 더한 박형화를 저렴하게 달성할 수 있는 수지 밀봉형 반도체 장치를 포함하는 패키지의 제공을 가능하게 하고 있다. 특히, 시스템 패키지를 스택 구조로 실현하기 위한 박형의 수지 밀봉형 반도체 장치를 양산성 좋게 제조할 수 있다.
그리고, 이에 의해, 스택 구조의 시스템 패키지를 구성하는 적층형 수지 밀봉형 반도체 장치의 제공을 가능하게 하고 있다.
구체적으로는, 본 발명은, 반도체 소자와, 반도체 소자를 둘러쌈과 함께, 외부 회로에 접속되는 외부 단자부와, 반도체 소자에 접속되는 내부 단자부와, 외부 단자부와 내부 단자부를 연결하는 연결부를 갖는 복수의 단자 부재와, 반도체 소자와 단자 부재의 내부 단자부를 접속하는 본딩 와이어와, 반도체 소자, 단자 부재 및 본딩 와이어를 밀봉하는 수지 밀봉부를 구비하고, 각 단자 부재는 평탄 형상의 이면과, 2단 형상의 표면을 가짐과 함께, 내부 단자부를 형성하는 내측의 박부와, 외부 단자부를 형성하는 외측의 후부로 이루어지고, 내부 단자부의 이면, 외부 단자부의 표면, 외부 단자부의 이면 및 외부 단자부의 외측 측면은, 수지 밀봉부로부터 바깥쪽으로 노출되는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
즉, 이러한 구조로 함으로써, 반도체 소자 자체의 두께의 박형화에 대응하여, 박형화를 달성할 수 있다.
또한, 와이어 본딩 접속을 취하고 있음으로써, 접속 작업성을 좋은 것으로 하고, 또한, 접속 신뢰성을 좋은 것으로 하고 있다.
또한, 후술하는, 본 발명의 수지 밀봉형 반도체 장치의 제조 방법에 의해, 면 부착 상태로 제작할 수 있어, 양산성 좋은 구조로 된다.
또한, 내부 단자부의 두께보다, 반도체 소자의 두께를 얇게 함으로써, 반도체 소자의 단자와 내부 단자의 단자면에서의 와이어 본딩 접속을 행하는 경우, 제1 바인딩 포인트를 반도체 소자로 함으로써, 와이어의 늘어뜨림을 방지할 수 있는 구조로 된다.
물론, 본딩 와이어 접속은 용이하게 되어 있다.
또한, 각 단자 부재는, 가공용 소재를 에칭 가공법을 이용하여 가공하고, 외부 단자부는 가공용 소재의 두께의 후육으로 되고, 내부 단자부는 그 가공용 소재의 일면측으로부터의 하프 에칭 또는 딥 에칭에 의해 박육으로 하여, 형성되어 있다. 내부 단자부의 반도체 소자측의 선단 단면은, 하프 에칭 또는 딥 에칭 형성면과 측면이 예각을 이룬다. 이 때문에, 내부 단자부의 반도체 소자측의 선단에서, 온도 변화에 수반하는, 수지의 조임이 일어나, 내습성이 상승된다.
또한, 선단이 예각으로 된 분만큼 밀봉용 수지의 양을 늘리는 것도 가능하여, 밀봉용 수지의 양이 증가하는 만큼, 구조적, 품질면에서 안정된다.
특히, QFN형인 경우에는, 단자수가 많아도, 품질면에서 안정될 수 있어 유효하다.
또한, 상기 예각의 각도로서는, 85도 이하가 바람직하다.
또한, 상기 각 단자 부재는, 그 내부 단자부의 내측 단부가 평면으로부터 보아 끝이 가는 형상으로 되어 있고, 내측 단부가 끝이 가늘게 된 분만큼 밀봉용 수지의 양을 늘리는 것도 가능하여, 밀봉용 수지의 양이 증가하는 만큼, 구조적, 품질면에서 안정된다.
또한, 상기 각 단자 부재의 상기 밀봉용 수지와 접하는 면에 조면화 처리가 실시되어 있다. 이 때문에, 단자 부재와 밀봉용 수지의 밀착성의 향상이 도모된다.
특히, 상기 조면화 처리에 의한, 최대 높이 조도 Ry(JISBO601-1994)가, 1㎛∼2㎛의 범위인 경우에는 유효하다.
또한, 외부 단자부의 외측 상부에, 표면과 외측 측면에 걸치는 절결부가 형성되어 있다. 이 때문에 개편화 시, 그 절단이 용이하게 된다.
특히, 수지 밀봉 공정(몰드 공정)에서는, 특별한 형상으로 캐비티를 형성할 필요는 없고, 평판 형상의 것에서 그 양측을 누른 상태에서 일괄 몰드를 간단하게 행할 수 있어, 양산성, 설비면으로부터도 바람직한 구조라고 할 수 있다.
단자 부재로서는, Cu, Cu계 합금, 42% Ni-Fe계 합금으로 이루어지는 것을 들 수 있다.
또한, 내부 단자부의 표면 및 외부 단자부의 표면 및 이면에, 땜납 도금층, 금 도금층, 은 도금층, 팔라듐 도금층, 주석 도금층으로부터 선택된 1개의 금속 도금층이, 접속용의 도금층으로서 형성되어 있다. 이 때문에 와이어 본딩 접속을 신뢰성좋게 행할 수 있다.
또한, 내부 단자부의 이면, 외측 단자부의 표면, 외부 단자부의 이면, 및 외부 단자부의 외측 측면을 밀봉 수지의 바깥쪽으로 노출시키고 있다. 이 때문에 다이 패드리스로부터 패키지 내의 반도체 소자 위의 레진 두께를 증가시켜, 조립 가공하기 쉬운 것으로 하고 있고, 보다 방열성이 우수하다.
본 발명의 적층형 수지 밀봉형 반도체 장치는, 이러한 구성으로 함으로써, 시스템 패키지를, 수지 밀봉형 반도체 장치를 적층한 스택 구조로 실현할 수 있다.
또한 본 발명의 수지 밀봉형 반도체 장치의 제조 방법에 따르면, 박형의 수지 밀봉형 반도체 장치를, 양산성 좋게 제조할 수 있다.
본 발명은, 상기한 바와 같이, 반도체 부품의 한층 더한 박형화를 저렴하게 달성할 수 있는 패키지의 제공을 가능하게 하고, 특히, 시스템 패키지를 스택 구조로 실현하기 위한 박형의 수지 밀봉형 반도체 장치를 제공할 수 있다.
그리고, 이에 의해, 시스템 패키지를 스택 구조로 실현하는 적층형 수지 밀봉형 반도체 장치의 제공을 가능하게 하였다.
또한, 이러한 수지 밀봉형 반도체 장치의 제조 방법의 제공을 가능하게 하였다.
이러한 수지 밀봉형 반도체 장치나 적층형 수지 밀봉형 반도체 장치는, 시스템 패키지 외에, 카드 모듈 내, IC 카드 내, POP(Point Of Purchase advertising) 카드 내, 기판(종이로 된 기재) 내 등에, 특히 얇은 것이 요청되는 경우에 유효하게 이용할 수 있다.
도 1의 (a)는 본 발명의 수지 밀봉형 반도체 장치의 제1 실시 형태를 도시한 개략 단면도, 도 1의 (b)는 도 1의 (a)의 A1측으로부터 투시해 본 도면.
도 2의 (a)는 단자 부재의 단면도, 도 2의 (b)는 도 1의 (a)의 B1측으로부터 본 도면, 도 2의 (c)는 도 2의 (a)의 B2측으로부터 본 도면, 도 2의 (d)는 도 2의 (a)의 B3측으로부터 본 도면, 도 2의 (e)는 내부 단자부의 선단 부분 단면도.
도 3의 (a)는 본 발명의 수지 밀봉형 반도체 장치의 제2 실시 형태를 도시한 개략 단면도, 도 3의 (b)는 도 3의 (a)의 C1측으로부터 투시해 본 도면.
도 4의 (a)는 본 발명의 수지 밀봉형 반도체 장치의 제3 실시 형태를 도시한 개략 단면도, 도 4의 (b)는 도 3의 (a)의 D1측으로부터 투시해 본 도면.
도 5의 (a) (b) (c) (d) (e) (f) (g) (h) (i)는, 본 발명의 수지 밀봉형 반도체 장치의 제조 방법의 제1 실시 형태를 도시하는 제조 공정 단면도.
도 6의 (a) (b) (c) (d) (e) (f) (g) (h) (i) (j)는, 본 발명의 수지 밀봉형 반도체 장치의 제조 방법의 제2 실시 형태를 도시하는 제조 공정 단면도.
도 7은 본 발명의 적층형 수지 밀봉형 반도체 장치의 제1 실시 형태를 도시하는 단면도.
도 8은 본 발명의 적층형 수지 밀봉형 반도체 장치의 제2 실시 형태를 도시하는 단면도.
도 9는 본 발명의 적층형 수지 밀봉형 반도체 장치의 제3 실시 형태를 도시하는 단면도.
도 10은 본 발명의 적층형 수지 밀봉형 반도체 장치의 제4 실시 형태를 도시하는 단면도.
도 11의 (a)는 본 발명의 적층형 수지 밀봉형 반도체 장치의 제5 실시 형태를 도시하는 단면도, 도 11의 (b)는 도 11의 (a)의 E1측으로부터 본 도면.
도 12는 다이싱 소우에 의한 절단 상태를 나타낸 도면.
<발명을 실시하기 위한 최선의 형태>
본 발명의 실시 형태를 도면에 기초하여 설명한다.
도 1의 (a)는 본 발명의 수지 밀봉형 반도체 장치의 제1 실시 형태를 도시한 개략 단면도, 도 1의 (b)는 도 1의 (a)의 A1측으로부터 투시해 본 도면, 도 2의 (a)는 단자 부재의 단면도, 도 2의 (b)는 도 1의 (a)의 B1측으로부터 본 도면, 도 2의 (c)는 도 2의 (a)의 B2측으로부터 본 도면, 도 2의 (d)는 도 2의 (a)의 B3측으로부터 본 도면, 도 3의 (a)는 본 발명의 수지 밀봉형 반도체 장치의 제2 실시 형태를 도시한 개략 단면도, 도 3의 (b)는 도 3의 (a)의 C1측으로부터 투시해 본 도 면, 도 4의 (a)는 본 발명의 수지 밀봉형 반도체 장치의 제3 실시 형태를 도시한 개략 단면도, 도 4의 (b)는 도 4의 (a)의 D1측으로부터 투시해 본 도면, 도 5는 본 발명의 수지 밀봉형 반도체 장치의 제조 방법의 제1 실시 형태를 도시하는 제조 공정 단면도, 도 6은 본 발명의 수지 밀봉형 반도체 장치의 제조 방법의 제2 실시 형태를 도시하는 제조 공정 단면도, 도 7은 본 발명의 적층형 수지 밀봉형 반도체 장치의 제1 실시 형태를 도시하는 단면도, 도 8은 본 발명의 적층형 수지 밀봉형 반도체 장치의 제2 실시 형태를 도시하는 단면도, 도 9는 본 발명의 적층형 수지 밀봉형 반도체 장치의 제3 실시 형태를 도시하는 단면도, 도 10은 본 발명의 적층형 수지 밀봉형 반도체 장치의 제4 실시 형태를 도시하는 단면도, 도 11의 (a)는 본 발명의 적층형 수지 밀봉형 반도체 장치의 제5 실시 형태를 도시하는 단면도, 도 11의 (b)는 도 11의 (a)의 E1측으로부터 본 도면, 도 12는 다이싱 소우에 의한 절단 상태를 나타낸 도면이다.
또한, 도 1의 (a)는 도 1의 (b)의 A1-A2측으로부터 본 도면, 도 3의 (a)는 도 3의 (b)의 C1-C2측으로부터 본 도면, 도 4의 (a)는 도 4의 (b)의 D1-D2측으로부터 본 도면, 도 5, 도 6, 도 11에서는, 이해하기 쉽게 하기 위해, 반도체 소자의 단자부는 생략하여 도시하고 있다.
또한, 도 5의 (h), 도 6의 (i)에서의 양방향 화살표는, 다이싱 소우의 승강 방향을 나타내고 있다.
도 1∼도 12 중, 참조 부호 101∼104, 101a∼104a, 101b∼104b, 101c∼104c는 수지 밀봉형 반도체 장치, 110은 단자 부재, 111은 외부 단자부, 111a, 111b, 111c는 단자면, 112는 내부 단자부, 112a는 표면의 단자면(하프 에칭면), 113은 연결부, 114는 절결부, 116은 선단부(내측 단부), 116S는 (선단의) 측면, 117은 그루브(홈부), 120, 120A, 120B는 반도체 소자(반도체 칩 혹은 간단히 칩이라고도 함), 120M은 반도체 소자, 121은 단자, 130은 본딩 와이어, 140은 수지 밀봉부, 160은 땜납 페이스트, 170은 기재, 210은 가공용 소재, 210A는 가공 시트, 220은 레지스트, 230은 단자 부재, 231은 외부 단자부, 232은 내부 단자부, 233은 연결부, 235는 지지부, 237은 오목부, 237A는 절결부, 240은 평판 형상의 다공판(진공화판이라고도 함), 250은 반도체 소자, 260은 본딩 와이어, 270, 271은 몰드 고정용 평판, 270a, 271a는 몰드용 테이프, 275는 절단용 테이프(다이싱용 테이프), 280은 수지 밀봉부, 301은 단위의 수지 밀봉형 반도체 장치, 310은 가공용 소재, 310A는 가공 시트, 315는 틀부, 316은 지그 구멍, 317은 긴 구멍부, 320은 레지스트, 330은 단자 부재, 335는 지지부(연결부라고도 함), 337은 오목부, 337A는 절결부, 340, 341은 몰드용 테이프, 345는 절단용의 테이프(다이싱용 테이프), 350은 반도체 소자, 360은 본딩 와이어, 371, 372는 몰드 고정용 평판, 380은 수지 밀봉부, 385는 절단 라인, 386은 절단 표지(관통 구멍 혹은 오목부), 401∼408은 수지 밀봉형 반도체 장치이다.
처음에, 본 발명의 수지 밀봉형 반도체 장치의 제1 실시 형태를, 도 1에 기초하여 설명한다.
수지 밀봉형 반도체 장치(101)는, 반도체 소자(120)와, 반도체 소자(120)를 둘러쌈과 함께 외부 회로에 접속되는 외부 단자부(111)와, 반도체 소자(120)에 접 속되는 내부 단자부(112)와, 외부 단자부(111)와 내부 단자부(112)를 연결하는 연결부(113)를 갖는 복수의 단자 부재(110)와, 반도체 소자(120)의 단자(121)와 단자 부재(110)의 내부 단자부(112)를 접속하는 본딩 와이어(130)와, 반도체 소자(120), 단자 부재(110) 및 본딩 와이어(130)를 밀봉하는 수지 밀봉부(140)를 구비하고 있다.
또한 각 단자 부재(110)는, 평탄 형상의 이면(111b)과, 2단 형상의 표면(111a, 112a)을 가짐과 함께, 내부 단자(112)는 박육으로 형성되고, 외부 단자부(111)는 후육으로 형성되어 있다.
상기 복수개의 단자 부재(110)는 상기 반도체 소자(120)의 주변의 4변을 따라 배설되고, 수지 밀봉형 반도체 장치(101)의 전체 형상은 복수개의 단자 부재(110)의 배치 영역 내, 또한, 단자 부재(110)의 외부 단자부(111)의 두께 내에 들어가 있다. 또한 수지 밀봉형 반도체 장치(101)는, QFN형의 수지 밀봉형 반도체 장치로 되어 있다.
그리고, 각 단자 부재(110)의 내부 단자부(112)는, 그 표면이 단자면(112a)으로 되어 있고, 각 외부 단자부(111)의 표면(111a), 이면(111b) 및 내부 단자부(112)의 표면(112a)은 각각 1 평면 위에 갖추어져 있다. 또한 내부 단자부(112)측이 반도체 소자(120)측을 향하도록, 각 단자 부재(110)가 배설되고, 외부 단자부(111)의 표면(111a), 이면(111b) 및 외측 측면(111c)은 수지 밀봉부(140)로부터 바깥쪽으로 노출되어 있다. 또한, 반도체 소자(120)의 표면은 단자면(120a)으로 되어 있고, 단자면(120a)은 내부 단자부(112)의 단자면(112a)과 동일 방향을 향하 고 있다. 또한 반도체 소자(120)의 이면(120b)은 밀봉 수지부(140)로부터 바깥쪽으로 노출되어 있다.
각 단자 부재(110)는, 에칭 가공법을 이용하여, 가공용 소재(210)를 가공하여 형성되고, 외부 단자부(111)는 가공용 소재(210)의 두께의 후육으로 형성되고, 내부 단자부(112)는 가공용 소재(210)의 일 표면측으로부터 하프 에칭에 의해 박육으로 하여 형성되어 있다. 내부 단자부(112)의 반도체 소자(120)측의 선단 단면(내부 단자부(112)의 길이 방향에 평행한 내측 단면)에서, 내부 단자부(112)의 단자면(하프 에칭면)(112a)과 선단부(내측 단부)(116)의 내측 측면(116S)이 예각을 이루고 있다. 또한, 그 내부 단자부(112)의 반도체 소자(120)측의 내측 단부(116)는 평면으로부터 보아 끝이 가는 형상으로 형성되어 있다. 또한 각 단자 부재의 이면에는 그루브(117)가 형성되어 있다(도 2의 (a)∼도 2의 (d)를 참조). 본 예에서는, 두께 0.2mm의 Cu재를 가공용 소재로서 이용하여, 가공용 소재를 하프 에칭하여 그 두께를 1/2 정도로 하여, 내부 단자부(112)의 두께를 0.1mm로 하고, 두께 70㎛의 반도체 소자를 이용하고 있다. 그러나 가공용 소재로서는, Cu계 합금이나 42 합금(42% Ni-Fe 합금) 등도 적용할 수 있다. 이 때문에 반도체 소자(120) 자체의 두께의 박형화에 대응하여, 박형화를 달성할 수 있다. 또한, 0.2mm의 가공용 소재를 딥 에칭하여, 그 두께를 1/3 정도로 하고, 내부 단자부(112)의 두께를 반도체 소자와 마찬가지로 70㎛로 하여도 된다.
반도체 소자(120)는, 그 주변 4변을 따라 형성된 단자(121)를 갖고, 그 4변을 따라 단자 부재(110)가 배치되고, 대응하는 반도체 소자(120)의 단자(121)와 단 자 부재(110)의 내측 단자부(111)가 본딩 와이어(130)에 의해 접속되어 있다.
이와 같이, 단자 부재(110)의 내부 단자부(112)의 내측 단부(116)를 끝이 가는 형상으로 함으로써, 내부 단자부(112)의 내측 단부(116)에서, 온도 변화에 의한 수지 밀봉부(140)의 조임을 좋게 하여, 내습성을 향상시키고 있다.
또한, 반도체 소자(120)의 두께는 내부 단자부(112)의 두께보다 얇게 되어 있기 때문에, 본딩 작업을 용이하게 행할 수 있다.
또한 수지 밀봉부(140)의 두께를 될 수 있는 한 두껍게 할 수 있고, 수지 밀봉부(140)의 양을 될 수 있는 한 늘림으로써, 구조적으로 품질면에서의 안정을 기대할 수 있다.
도 1 및 도 2에 도시하는 수지 밀봉형 반도체 장치(101)는, 박형의 QFN형이며, 단자 부재(110)의 수도 많게 되어 있다. 또한, 각 단자 부재(110)의 내부 단자부(112) 및 외부 단자(111) 중, 수지 밀봉부(140)에 접하는 면은 과산화수소 용액에 의해 조면화 처리되어 조면(210b, 310b)이 형성되어 있다(도 5 및 도 6 참조).
이에 의해, 일층의 내습성의 향상이 도모된다.
조면(210b, 310b)의 표면 조도로서는, 최대 높이 조도 Ry(JISBO601-1994)로 1㎛∼2㎛의 범위가 바람직하다.
앞서도 설명하였지만, 여기에서는, 최대 높이 조도 Ry의 측정은 200㎛ 길이에서 행한 것이다.
또한, 도 1 및 도 2에 도시한 바와 같이 외부 단자부(111)의 외부 상부에, 표면(111a)과 외측 측면(111c)에 걸치는 절결부(114)가 형성되고, 이에 의해, 후술하는 바와 같이 수지 밀봉부(140)를 각 반도체 소자(120)마다 절단하는, 개편화 시, 그 절단이 용이하게 된다.
특히, 수지 밀봉 공정(몰드 공정)에서는, 특별한 형상으로 캐비티를 형성할 필요는 없고, 한쌍의 평판 형상을 이용하여 몰드 공정을 일괄적으로 행할 수 있어, 양산성, 설비면으로부터도 바람직한 구조라고 할 수 있다.
또한 도 1 및 도 2에서, 단자 부재(110)의 내부 단자부(112)의 표면(112a) 및 외부 단자부(111)의 표면(111a), 이면(111b)에, 접속용의 도금층(210a, 310a)을 형성하여도 된다(도 5 및 도 6 참조).
접속용의 도금층(210a, 310a)으로서, 땜납 도금층, 금 도금층, 은 도금층, 팔라듐 도금층, 주석 도금층 등의 금속 도금층을 들 수 있다.
그런데 단자 부재(111)의 내부 단자부(112)는, 그 길이 방향에 직교하는 단면 형상이 역사다리꼴 형상으로 되어 있다(도 2의 (c) 참조). 이와 같이 내측 단자부(112)의 단면 형상이 역사다리꼴 형상으로 되어 있기 때문에, 내측 단자부(112)의 단면 형상이 수지 밀봉부(140) 내에서 쐐기 효과를 발휘하고, 이 때문에 단자 부재(111)가 수지 밀봉부(140)로부터 빠져 나오는 일은 없다.
또한, 전술한 바와 같이 외부 단자부(111)의 외측 상부에, 절결부(114)가 형성되고, 외부 단자부(111)의 표면(111a) 외연은 외부 단자부(111)의 외측 측면(111c)으로부터 내부로 들어가 있다. 또한, 외부 단자부(111)의 외측 상부의 절결부(114) 내에는 수지 밀봉부(140)가 충전되어 있다. 이 때문에 외부 단자 부(111)의 표면(111a)은 내측과 외측으로부터 수지 밀봉부(140)에 의해 둘러싸여지게 된다. 따라서, 외부 단자부(111)의 표면(111a)을 단자면으로서 이용하는 경우, 표면(111a)의 내측과 외측의 수지 밀봉부(140)가 단자용의 땜납 볼을 치므로, 땜납 볼을 외부 단자부(111)의 표면(111a)에 확실하게 태울 수 있다. 이와 같이 하여 땜납 볼의 얼라인먼트 효과를 향상시킬 수 있다.
다음으로 내부 단자부(112)의 단면 형상의 변형예에 대하여 설명한다. 도 2의 (e)에 도시한 바와 같이, 내부 단자부(112)의 길이 방향에 평행한 내측 단면에서, 내부 단자부(112)의 내측 단부(116)에 형성된 내측 측면(116S)에 오목부(116a)가 형성되어 있다. 도 2의 (e)에서, 내부 단자부(112)는 가공용 소재(210)를 에칭함으로써 형성되고, 이 가공용 소재(210) 위에 도금층(112b)을 형성함으로써, 가공용 소재(210)와 도금층(112b)에 의해 내측 측면(116S)에 오목부(116a)를 형성할 수 있다.
다음으로, 본 발명의 수지 밀봉형 반도체 장치의 제2 실시 형태를, 도 3의 (a) (b)에 기초하여 설명한다.
수지 밀봉형 반도체 장치(101)는, 복수의 단자 부재(110)와, 내부 단자부(112)의 두께보다 얇은 반도체 소자(120A)와, 반도체 소자(120A) 위의 소정의 단자(121)와, 단자(121)와 내부 단자부(112)를 접속하는 본딩 와이어(130)를 구비하고 있다. 복수의 단자 부재(110)는 반도체 소자(120A)의 주변의 대향하는 2변을 따라 배설되고, 수지 밀봉형 반도체 장치(101)의 전체 형상은 복수의 단자 부재(110)의 배치 영역 내이고, 또한, 단자 부재(110)의 외부 단자부(111)의 두께 내 에 들어가 있다. 반도체 소자(120A)와 본딩 와이어(130)가 수지 밀봉되어, 플레이트 몰드형의 수지 밀봉형 반도체 장치를 구성하고 있다.
여기에서는, 도 3의 (b)에 도시한 바와 같이, 반도체 소자(120A)는, 그 주변 4변의 대향하는 2변을 따라 설치된 단자(121)를 갖고, 이 2변을 따라 단자 부재(110)가 배치되고, 대응하는 반도체 소자(120A)의 단자(121)와 단자 부재(110)가 본딩 와이어(130)에 의해 접속되어 있다.
그 이외는, 도 1 및 도 2에 도시하는 실시 형태와 동일하며, 각 부에 대해서도 동일한 것을 이용하였다.
다음으로, 본 발명의 수지 밀봉형 반도체 장치의 제3 실시 형태를, 도 4의 (a) (b)에 기초하여 설명한다.
수지 밀봉형 반도체 장치(101)는, 복수의 단자 부재(110)와, 내부 단자부(112)의 두께보다 얇은 반도체 소자(120B)와, 반도체 소자(120B) 위의 소정의 단자(121)와, 단자(121)와 소정의 내부 단자부(112)를 접속하는 본딩 와이어(130)를 구비하고 있다. 복수의 단자 부재(110)는 반도체 소자(120B)의 주변의 대향하는 2변을 따라 배설되고, 수지 밀봉형 반도체 장치(101)의 전체 형상은, 복수의 단자 부재(110)의 배치 영역 내이고, 또한, 단자 부재(110)의 외부 단자부(111)의 두께 폭 내에 들어가 있다. 반도체 소자(120B)와 본딩 와이어(130)가 수지 밀봉되어, 수지 밀봉형 반도체 장치를 구성하고 있다.
여기에서는, 반도체 소자(120B)는, 대향하는 2변의 중간 위치에 직선 형상으로 설치된 단자(121)를 갖고, 이 2변을 따라 단자 부재(110)가 배치되고, 대응하는 반도체 소자(120B)의 단자(121)와 단자 부재(110)가 본딩 와이어(130)에 의해 접속되어 있다.
그 이외는, 도 1 및 도 2에 도시하는 실시 형태와 동일하며, 각 부에 대해서도 동일한 것을 이용하였다.
도 1 내지 도 4에 도시하는 수지 밀봉형 반도체 장치(101)에 관하여, 예를 들면, 각각, 동 사이즈의 것 4개가 적층되어, 적층형 수지 밀봉형 반도체 장치로서 이용된다.
이 경우, 도 1 및 도 2에 도시하는 수지 밀봉형 반도체 장치(101)는, 도 7과 같이 적층되고, 도 4에 도시하는 수지 밀봉형 반도체 장치(101)는, 예를 들면 도 8과 같이 적층된다.
이들 적층형 수지 밀봉형 반도체 장치의 경우, 각각, 상측의 수지 밀봉형 반도체 장치(101)의 외부 단자부(111)의 이면측 단자면(111b)과, 하측의 수지 밀봉형 반도체 장치(101)의 외부 단자부(111)의 표면측 단자면(111a)은 서로 겹쳐져, 땜납 페이스트(160)를 통하여 전기적으로 접속되어 있다.
또한, 예를 들면, 도 9에 도시한 바와 같이, 동 사이즈의, 도 1 및 도 2에 도시하는 수지 밀봉형 반도체 장치, 및 도 4에 도시하는 수지 밀봉형 반도체 장치(101)를 이용하여 이들을 겹쳐, 적층형 수지 밀봉형 반도체 장치를 구성하여도 된다.
혹은 또한, 예를 들면, 도 10에 도시한 바와 같이, 도 1 및 도 2에 도시하는 수지 밀봉형 반도체 장치(101)와, 도 4에 도시하는 수지 밀봉형 반도체 장치(101) 를 각각 다른 사이즈의 것을 준비하여 서로 겹쳐, 적층형 수지 밀봉형 반도체 장치를 구성하여도 된다.
또한, 상기에서, 땜납 페이스트(160)에 의한 접속 대신에, 땜납 볼에 의한 접속으로 하여도 된다.
또한, 예를 들면, 도 11의 (a)에 도시한 바와 같이, 동 사이즈의, 8개의 도 1 및 도 2에 도시하는 수지 밀봉형 반도체 장치(401∼408)를 이용하여, 가로 방향으로 2개를 서로 당접시키고, 그 측면끼리를 합쳐 전기적으로 접속하고, 또한 이들을 4층 서로 겹쳐 적층형 수지 밀봉형 반도체 장치를 구성하여도 된다.
이 경우, 서로 4층으로 겹쳐진 수지 밀봉형 반도체 장치의 조가, 서로 측면에서 접속된 구성이라고도 할 수 있다.
이 때, 접속되는 측면끼리는, 도전성 페이스트에 의해 접속된다.
도 11의 (b)에 도시한 바와 같이, 반도체 장치(401)의 반도체 소자(120)와 반도체 장치(405)의 반도체 소자(120M)의 각 기능 핀(단자)은, 서로 역방향으로, 미러 이미지로 배치되고, 이 때문에 반도체 소자(120M)는 반도체 소자(120)의 미러 칩이라고도 한다.
또한, 도시하고 있지 않지만, 2개의 수지 밀봉형 반도체 장치를 서로 방향을 반대로 하여, 가로 방향으로 당접시키고 그 측면끼리를 전기적으로 접속하며, 이들을 4층 더 겹쳐서 적층형 수지 밀봉형 반도체 장치를 구성하여도 된다.
이 경우, 각 단자 부재(110)에 대해서는, 측면끼리의 접속, 와이어 본딩 접속은 회로적으로 문제가 없도록 한다.
도 11의 (a) (b)에서 동그라미 1∼동그라미 16은 기능 핀(단자)을 나타내는 것이며, 동일한 수의 것은 동일한 기능을 나타낸다.
예를 들면, 도 11의 (b)에서, 동그라미 1을 전원 단자, 동그라미 2를 셀렉트 스위치 단자, 동그라미 3∼동그라미 7 및 동그라미 9∼동그라미 16을 I/O 단자, 동그라미 8을 그라운드 단자로 한다.
또한, 겹치는 수지 밀봉형 반도체 장치의 층수로서는, 4층에 한정되지 않는다.
또한, 도 1 내지 도 4에 도시하는 수지 밀봉형 반도체 장치(101)를 3개 이상 준비하고, 서로 그 측면끼리를 합쳐 전기적으로 접속하여도 되고, 또한, 이것을 2층 이상으로 한 것도 들 수 있다.
또한, 상기의 것에, 상하의 수지 밀봉형 반도체 장치의 측면을 접속용으로 이용하는 형태를 병용한 것도 들 수 있다.
다음으로, 수지 밀봉형 반도체 장치의 제조 방법을, 도 5에 기초하여 설명한다.
우선, 가공용 소재(210)의 양면에 소정 형상으로 레지스트(220)를 배설한다(도 5의 (a)). 수지 밀봉형 반도체 장치의 단자 부재의 배치에 대응하여, 하프 에칭 기술을 이용한 에칭 가공법에 의해, 가공용 소재(210)에 대하여 양면으로부터 에칭을 행하고, 각각 외부 단자부(231)끼리 지지부(235)에 의해 연결된 한쌍의 단자 부재(230)로 이루어지는 다수의 연결 단자 부재(230a)를 포함하는 가공 시트(210A)가 얻어진다(도 5의 (b)). 이 경우, 수지 밀봉형 반도체 장치의 단자 부 재(230)의 배치에 대응하여 연결 단자 부재(230a)가 가공 시트(210A) 위에 배치된다.
가공용 소재(210)로서는, Cu, Cu계 합금, 42 합금(Ni 42%-Fe 합금) 등이 이용되고, 에칭액으로서는 염화제이철 용액이 이용된다.
또한, 레지스트(220)로서는, 내에칭성의 것이며, 원하는 해상성을 갖고, 처리성이 좋은 것이면 특별히 한정되지 않는다.
다음으로, 레지스트(220)를 제거한 후, 가공 시트(210A)에 대하여 세정 처리 등이 실시되고, 또한 가공 시트(210A) 전체면에 접속용의 표면 도금(210a)이 실시된다. 이와 같이 하여 가공 시트(210A)에 의해, 반도체 소자(250)가 탑재되기 전의 반도체 장치용 기재(210A)가 얻어진다.
다음으로, 다수의 연결 단자 부재(230a)가 면 부착된 가공 시트(210A) 중 하프 에칭면측이 아닌 측이 평판 형상의 다공판(240)에서 진공화되고, 가공 시트(210A)를 다공판(240)에 밀착시킨다(도 5의 (c)). 다음으로 연결 단자 부재(230a) 사이의 다공판(240) 위에, 반도체 소자(250)를 소정의 위치에 위치 결정하고, 반도체 소자(250)의 이면을 진공화용의 다공판(240)에서 진공화하여, 반도체 소자(250)를 다공판(240) 위에 탑재한다(도 5의 (d)).
또한, 진공 펌프, 진공 배관 등, 진공화용의 다공판(240)의 진공화원은 별도로 있지만, 여기에서는 도시하고 있지 않다.
다음으로, 이 상태에서, 각 반도체 소자(250)의 단자(121)와, 단자 부재(230)의 내부 단자부(232)의 하프 에칭면인 단자면이 본딩 와이어(260)에 의해 접속된다(도 5의 (e)).
다음으로, 다공판(240)을 제거하고, 이에 대신하여, 몰드용 테이프(270a, 271a)를, 가공 시트(210A)의 양면에, 각각 각 면을 덮도록 댄다. 그 후, 가공 시트(210A)의 양면을 몰드 고정용 평판(270, 271) 사이에 끼우고, 몰드 고정용 평판(270, 271) 사이에 밀봉 수지를 충전하여 수지 밀봉부(280)를 형성하고, 표리의 몰드 고정용 평판(270, 271)을 제거한다(도 5의 (f)).
또한, 가공 시트(210A)의 단자 부재(230a)의 지지부(235)는, 관통 구멍 등을 갖고, 밀봉 수지를 충전할 때, 몰드용의 수지를 관통할 수 있는 형상으로 되어 있다.
다음으로, 가공 시트(210A)로부터 몰드용의 테이프(270a, 271a)를 떼어내고, 가공 시트(210A)에 절단용 테이프(275)를 붙이고(도 5의 (g)), 절단용 테이프(275)와는 반대측으로부터 다이싱 소우(도시하고 있지 않음)에 의해 수지 밀봉부(280)를 각 반도체 소자(250)마다 절단하여(도 5의 (h)), 수지 밀봉형 반도체 장치를 얻는다(도 5의 (i)).
다이싱 소우(도시하고 있지 않음)에 의한 절단은, 도 5의 (h)에 도시한 바와 같이, 오목부(237)와는 반대측에서 행한다. 이 부분은 가공용 소재(210)의 두께보다 박육으로서, 용이하게 절단할 수 있다.
다이싱 소우(도시하고 있지 않음)에 의한 절단 상태는, 예를 들면, 도 12의 (a)나, 도 12의 (b)에 나타낸다.
또한, 도 12에서, 단위의 수지 밀봉형 반도체 장치(301)는, 절단 라인(385) 으로 서로 나뉘어진 각 영역으로 이루어지며, 여기에서는 설명을 이해하기 쉽게 하기 위해 도시하고 있지 않지만, 도 5에 도시하는 지지부(235)가 오목부(237)와는 반대측에서 절단된다.
또한, 가공 시트(310A)는, 프레임이라고도 불린다.
또한, 이 절단면이, 제작되는 수지 밀봉형 반도체 장치의 외부 단자(231)의 외측 측면(231c)으로 된다.
또한, 절결부(237A)의 절단된 면이 아닌 면에는, 접속용의 도금이 배설되어 있고, 이 부분은 접속용으로 이용하기 쉽다.
이와 같이 하여, 도 1에 도시하는 수지 밀봉형 반도체 장치를 제조할 수 있다.
또한, 도 5에 도시하는 제조 방법에서, 반도체 소자(250)는 다공판(240) 위에서 위치 결정되어 본딩 와이어(260)에 의해 본딩되므로, 반도체 소자(250)를 고정하기 위해, 별도로 접착 테이프를 준비할 필요는 없으며, 고가의 접착 테이프를 이용하지 않는 만큼, 저렴하게 수지 밀봉형 반도체 장치를 얻을 수 있다.
다음으로, 수지 밀봉형 반도체 장치의 제조 방법의 다른 예를, 도 6에 기초하여 설명한다.
우선, 가공용 소재(310)의 양면에 소정 형상으로 레지스트(320)를 배설하고(도 6의 (a)), 수지 밀봉형 반도체 장치의 단자 부재의 배치에 대응하여, 하프 에칭 기술을 이용한 에칭 가공법에 의해, 가공용 소재(310)에 대하여 양면으로부터 에칭을 행하여, 각각 외부 단자부끼리 지지부(335)로 연결된 한쌍의 단자 부 재(330)로 이루어지는 다수의 연결 단자부(330a)를 포함하는 가공 시트(310A)가 얻어진다(도 6의 (b)). 수지 밀봉형 반도체 장치의 단자 부재(330)의 배치에 대응하여, 연결 단자 부재(330a)가 가공 시트(310A) 위에 배치된다.
다음으로, 레지스트(320)를 제거한 후, 가공 시트(310A)에 대하여 세정 처리 등이 실시되고, 또한 가공 시트(310A) 전체면에 접속용의 표면 도금(310a)이 실시된다. 이와 같이 하여 가공 시트(310A)에 의해, 반도체 소자(350)가 탑재되기 전의 반도체 장치용 소재(310A)가 얻어진다.
다음으로 다수의 연결 단자 부재(330a)가 면 부착된 가공 시트(310A) 중 하프 에칭면측이 아닌 측에 몰드용 테이프(340)가 붙여진다(도 6의 (c)). 다음으로, 연결 단자 부재(330a) 사이의 몰드용 테이프(340) 위에 반도체 소자(350)를 소정의 위치에 위치 결정하여, 반도체 소자(350)의 이면을 상기 테이프(340)에 접착 탑재한다(도 6의 (d)).
다음으로, 이 상태에서, 각 반도체 소자(350)의 단자(121)와 단자 부재(330)의 내부 단자부의 단자면이 본딩 와이어(360)에 의해 와이어 접속된다(도 6의 (e)).
다음으로, 몰드용 테이프(341)를, 가공 시트(310A)의 상기 테이프(340)와는 반대측의 면에, 평면 형상으로 붙인다. 다음으로 가공용 시트(310A)의 양면을, 각각 테이프(340, 341)를 개재하여, 몰드 고정용의 평판(371, 372) 사이에 끼우고, 몰드 고정용 평판(371, 372) 사이에 밀봉 수지를 충전하여 수지 밀봉부(380)를 형성한다(도 6의 (f)).
여기에서는, 반도체 소자(350)를 소정의 위치에 위치 결정할 때의 테이프를 그대로 몰드용의 테이프로서 사용하고 있다.
다음으로, 가공 시트(310A)로부터 몰드 고정용의 평판(371, 372)을 제거하고(도 6의 (g)), 또한 테이프(340, 341)를 제거하여, 가공 시트(310A)에 절단용 테이프(345)를 붙인다(도 6의 (h)). 다음으로 그 절단용의 테이프(345)와는 반대측으로부터 다이싱 소우(도시하고 있지 않음)에 의해 수지 밀봉부(380)를 각 반도체 소자(350)마다 절단하여(도 6의 (i)), 수지 밀봉형 반도체 장치를 얻는다(도 6의 (j)).
또한, 도 6에 도시하는 제조 방법에서도, 각 공정의 처리, 각 부재 등은 기본적으로 도 5에 도시하는 제조 방법에 준하는 것이며, 여기에서는 설명을 생략하고 있다.
이와 같이 하여, 도 1에 도시하는 제1 예의 수지 밀봉형 반도체 장치는 제조할 수 있다.
상기 도 5, 도 6에 각각 도시하는 수지 밀봉형 반도체 장치의 제조 방법의 예는, 도 3에 도시하는 수지 밀봉형 반도체 장치 및 도 4에 도시하는 수지 밀봉형 반도체 장치의 제조에도 적용할 수 있다.

Claims (32)

  1. 반도체 소자와,
    각각이, 반도체 소자를 둘러쌈과 함께, 외부 회로에 접속되는 외부 단자부와, 반도체 소자에 접속되는 내부 단자부, 및 외부 단자부와 내부 단자부를 연결하는 연결부를 포함하는 복수의 단자 부재와,
    반도체 소자와 각 단자 부재의 내부 단자부를 전기적으로 접속하는 본딩 와이어와,
    반도체 소자, 단자 부재 및 본딩 와이어를 밀봉하는 수지 밀봉부를 구비하고,
    각 단자 부재는 평탄 형상의 이면과, 2단 형상의 표면을 가짐과 함께, 내부 단자부를 형성하는 내측의 박부(薄部, thinned portion)와, 외부 단자부를 형성하는 외측의 후부(厚部, thickened portion)로 이루어지고,
    각 내부 단자부의 이면, 각 외부 단자부의 표면, 각 외부 단자부의 이면 및 각 외부 단자부의 외측 측면은, 수지 밀봉부로부터 바깥쪽으로 각각 노출되고,
    각 내부 단자부의 길이 방향에 평행한 내측 단면에서, 내부 단자부의 내측 측면에 오목부가 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  2. 제1항에 있어서,
    각 단자 부재는 가공용 소재를 에칭하여 형성되고, 외부 단자부는 가공용 소재의 두께를 유지하여 후부로 형성되고, 내부 단자부는 가공용 소재의 표면측을 하프 에칭하여 박부로 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  3. 제2항에 있어서,
    각 외부 단자부의 외측 상부에는, 절결부가 형성되고, 외부 단자부의 표면 외연은, 외부 단자부의 외측 측면의 안쪽에 위치되는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  4. 제3항에 있어서,
    외부 단자부의 절결부에는, 수지 밀봉부가 충전되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  5. 제1항에 있어서,
    각 내부 단자부의 길이 방향에 평행한 내측 단면에서, 내부 단자부의 표면과 내측 측면 사이에 예각이 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  6. 삭제
  7. 제1항에 있어서,
    내부 단자부는 가공용 소재와, 가공용 소재 위에 형성된 도금층을 포함하고, 내부 단자부의 내측 단면에서, 내부 단자부의 내측 측면에 오목부가 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  8. 제1항에 있어서,
    내부 단자부의 길이 방향에 직교하는 단면 형상은, 역사다리꼴 형상을 갖는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  9. 제1항에 있어서,
    각 내부 단자부의 내측 단부는, 평면으로부터 보아 끝이 가는 형상(tapered)으로 되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  10. 제1항에 있어서,
    각 단자 부재의 내부 단자부 및 외부 단자부 중, 수지 밀봉부에 접하게 될 면들에 조면화 처리가 실시되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  11. 제10항에 있어서,
    조면화 처리가 실시된 각 면에서, 최대 높이 조도 Ry(JISBO601-1994)는, 1㎛ 내지 2㎛의 범위인 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  12. 제1항에 있어서,
    각 단자 부재는, Cu, Cu계 합금, 또는 42% Ni-Fe계 합금으로 이루어지는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  13. 제1항에 있어서,
    각 내부 단자부의 표면, 및 각 외부 단자부의 표면 및 이면에, 땜납 도금층, 금 도금층, 은 도금층, 팔라듐 도금층, 및 주석 도금층으로 구성되는 그룹으로부터 선택된 1개의 금속 도금층이, 전기 접속용으로 제공되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  14. 제1항에 있어서,
    반도체 소자의 두께가 100㎛ 이하인 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  15. 제1항에 있어서,
    QFN형인 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  16. 삭제
  17. 삭제
  18. 각각이, 외부 단자부와, 내부 단자부, 및 외부 단자부와 내부 단자부를 연결하는 연결부를 포함하는 복수의 단자 부재를 구비하고,
    각 단자 부재는 평탄 형상의 이면과, 2단 형상의 표면을 가짐과 함께, 내부 단자부를 형성하는 내측의 박부와, 외부 단자부를 형성하는 외측의 후부로 이루어지고,
    각 내부 단자부의 내측 단면에서, 내부 단자부의 내측 측면에 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치용 기재.
  19. 제18항에 있어서,
    각 단자 부재는 가공용 소재를 에칭하여 형성되고, 외부 단자부는 가공용 소재의 두께를 유지하여 후부로 형성되고, 내부 단자부는 가공용 소재의 표면측을 하프 에칭 또는 딥 에칭하여 박부로 형성되어 있는 것을 특징으로 하는 반도체 장치용 기재.
  20. 제19항에 있어서,
    각 외부 단자부의 외측 상부에는 절결부가 형성되고, 외부 단자부의 표면 외연은, 외부 단자부의 외측 측면의 안쪽에 위치되는 것을 특징으로 하는 반도체 장치용 기재.
  21. 제18항에 있어서,
    각 내부 단자부의 길이 방향에 평행한 내측 단면에서, 내부 단자부의 표면과 내측 측면 사이에 예각이 형성되어 있는 것을 특징으로 하는 반도체 장치용 기재.
  22. 삭제
  23. 제18항에 있어서,
    내부 단자부는 가공용 소재와, 가공용 소재 위에 형성된 도금층을 포함하고, 내부 단자부의 내측 단면에서, 내부 단자부의 내측 측면에 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치용 기재.
  24. 제18항에 있어서,
    각 내부 단자부의 길이 방향에 직교하는 단면 형상은, 역사다리꼴 형상을 갖는 것을 특징으로 하는 반도체 장치용 기재.
  25. 제18항에 있어서,
    각 내부 단자부의 내측 단부는, 평면으로부터 보아 끝이 가는 형상으로 되어 있는 것을 특징으로 하는 반도체 장치용 기재.
  26. 제18항에 있어서,
    각 단자 부재의 내부 단자부 및 외부 단자부 중, 수지 밀봉부에 접하게 될 면들에 조면화 처리가 실시되어 있는 것을 특징으로 하는 반도체 장치용 기재.
  27. 제18항에 있어서,
    조면화 처리가 실시된 각 면에서, 최대 높이 조도 Ry(JISBO601-1994)는, 1㎛ 내지 2㎛의 범위인 것을 특징으로 하는 반도체 장치용 기재.
  28. 제18항에 있어서,
    각 단자 부재는, Cu, Cu계 합금, 또는 42% Ni-Fe계 합금으로 이루어지는 것을 특징으로 하는 반도체 장치용 기재.
  29. 제18항에 있어서,
    각 내부 단자부의 표면, 및 각 외부 단자부의 표면 및 이면에, 땜납 도금층, 금 도금층, 은 도금층, 팔라듐 도금층, 및 주석 도금층으로 구성되는 그룹으로부터 선택된 1개의 금속 도금층이, 전기 접속용으로 제공되어 있는 것을 특징으로 하는 반도체 장치용 기재.
  30. 삭제
  31. 삭제
  32. 삭제
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