JP5232394B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
電子機器の小型化に伴い、QFN(Quad Flat Non-leaded Package)が適用された半導体装置の需要が高まっている。
QFNが適用された半導体装置は、たとえば、MAP(Molded Array Packaging)方式により作製される。MAP方式では、リードフレーム上で複数の半導体チップが封止樹脂により一括して封止された後、1つの半導体チップを備える半導体装置の個体に切り分けられる。
リードフレームは、たとえば、銅からなる。このリードフレームは、格子状の支持部を備えている。支持部に取り囲まれる各矩形状領域内には、矩形状のダイパッドと、複数のリードとが形成されている。リードは、ダイパッドの周囲に配置されている。各リードは、基端部が支持部に接続され、遊端部がダイパッドに向けて延びる長尺形状に形成されている。
各ダイパッド上に半導体チップがダイボンディングされた後、各半導体チップに形成されている端子とその周囲のリードの上面とがボンディングワイヤを介して接続(ワイヤボンディング)される。すべての半導体チップのワイヤボンディングが完了すると、リードフレームが成形金型にセットされ、そのリードフレーム上のすべての半導体チップが一括して樹脂により封止される。その後、支持部上に設定されたダイシングラインに沿って、ダイシングソーがリードフレームの下面側から入れられ、支持部および支持部上の封止樹脂が除去される。これにより、各リードが支持部から切り離されて、半導体装置の個体が得られる。
この半導体装置では、各リードの下面が封止樹脂の下面に露出しており、各リードの下面を実装基板(配線基板)上のランドに接合させることにより、実装基板への半導体装置の実装が達成される。QFNが適用された半導体装置では、封止樹脂の側面からのリードの延伸がないので、QFP(Quad Flat Package)が適用された半導体装置と比較して、実装面積を大幅に低減することができる。
特開2001−257304号公報
ところが、ダイシングソーにより各リードが支持部から切り離される際に、リードの材料である銅がつられて延び、リードの端部に下方に延びるばりを生じることがある。このようなばりが生じていると、ばりが実装基板上のランドに当接して、そのばりの部分で半導体装置が実装基板から浮き上がり、それに加えてリフロー時の実装基板の熱反りにより、リードとランドとの接続不良などの実装不良を生じるおそれがある。
そこで、本発明の目的は、リードにばりが生じるのを防止することができる、半導体装置の製造方法を提供することである。
前記の目的を達成するための請求項1記載の発明は、ダイパッドと、前記ダイパッドの周囲に配置されて、前記ダイパッドとの対向方向に延びるリードと、前記リードの前記ダイパッドから遠い側の端部が接続された支持部とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、前記ダイパッド上に半導体チップをダイボンディングし、前記半導体チップと前記リードとをボンディングワイヤで電気的に接続するボンディング工程と、前記ボンディング工程後、前記リードにおける前記ボンディングワイヤが接続される第1面と反対側の第2面および前記支持部における前記第2面に連続する面が封止樹脂から露出するように、前記半導体チップを前記リードフレームとともに前記封止樹脂により封止する封止工程と、前記支持部上の前記封止樹脂を除去し、前記封止樹脂における前記リードが露出する面と反対側の面から前記支持部に達する溝を形成する溝形成工程と、前記溝にエッチング液を供給して、前記支持部をエッチングにより除去する支持部除去工程とを含む、半導体装置の製造方法である。
この方法では、半導体チップのダイボンディングの後、半導体チップにボンディングワイヤの一端が接続され、その他端がリードフレームのリードの第1面に接続されることにより、半導体チップとリードとの電気的な接続が達成される。その後、リードの第1面と反対側の第2面および支持部におけるリードの第2面に連続する面が封止樹脂から露出するように、半導体チップがリードフレームとともに封止樹脂により封止される。次いで、支持部上の封止樹脂が除去され、封止樹脂におけるリードが露出する面と反対側の面から支持部に達する溝が形成される。そして、その溝にエッチング液が供給される。溝が支持部に達しているので、溝にエッチング液が供給されると、そのエッチング液によって支持部がエッチングされる。このエッチングにより支持部が除去され、各リードが個片化することによって、半導体チップ、ダイパッド、リードおよび封止樹脂を備える半導体装置の個体が得られる。
このように、支持部をエッチングにより除去し、リードを支持部から切り離すためにダ
イシングブレードを用いないことにより、各リードにおけるばりの発生を防止することが
できる。
また、請求項2記載の発明は、前記支持部除去工程は、前記リードの前記ダイパッドから遠い側の端部に前記第1面から前記ダイパッドへ向かって凹状に拡がって前記第2面に至る端面が形成されるまで、前記支持部だけでなく、前記リードもエッチングする工程を含む、請求項1に記載の半導体装置の製造方法である
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置の図解的な断面図である。
半導体装置1は、QFNが適用された半導体装置である。この半導体装置1は、半導体チップ2と、この半導体チップ2を支持するダイパッド3と、半導体チップ2と電気的に接続される複数のリード4と、これらを封止する封止樹脂5とを備えている。
半導体チップ2は、機能素子が形成されている側の表面(デバイス形成面)を上方に向けた状態で、ダイパッド3上にダイボンディングされている。また、半導体チップ2の表面には、複数個のパッド(図示せず)が、配線層の一部を表面保護膜から露出させることにより形成されている。各パッドは、金細線からなるボンディングワイヤ6を介して、リード4と電気的に接続されている。
ダイパッド3およびリード4は、後述するように、金属薄板から形成される。
ダイパッド3は、平面視矩形状の本体部7と、本体部7の周囲を取り囲む平面視矩形枠状の抜け止め部8とを一体的に備えている。
本体部7は、その下面7Aが封止樹脂5の下面5Aから露出している。この封止樹脂5の下面5Aから露出する本体部7の下面7Aには、たとえば、半田めっき層(図示せず)が形成されている。
抜け止め部8は、下面側からのエッチング加工により、本体部7よりも薄く形成されている。抜け止め部8の上面は、本体部7の上面と面一をなしている。半導体チップ2とともにリード4を樹脂封止した状態では、抜け止め部8の下方に封止樹脂5が回り込むから、ダイパッド3の封止樹脂5からの抜け防止が図られる。なお、図1には示されないが、抜け止め部8の各角部から後述する吊りリード23が延びている。
リード4は、ダイパッド3の各側面と直交する各方向における両側に、それぞれ同数ずつ設けられている。ダイパッド3の各側面に対向するリード4は、その対向する側面と平行な方向に等間隔に配置されている。
各リード4は、ダイパッド3の側面と直交する方向(ダイパッド3との対向方向)に長尺な平面視矩形状に形成されている。そして、各リード4は、本体部9と、抜け止め部10とを一体的に備えている。
本体部9は、その下面9Aが封止樹脂5の下面5Aから露出している。封止樹脂5の下面5Aから露出する本体部9の下面9Aには、半田めっき層(図示せず)が形成されており、この下面9Aは、実装基板(配線基板)上のランドに半田接合される外部端子として機能する。一方、本体部9の上面9Bは、封止樹脂5内に封止されている。この本体部9の上面9Bは、インナーリードとしての役割を担い、ボンディングワイヤ6が接続されている。
本体部9の抜け止め部10側と反対側の端部には、断面略1/4円形状の凹部11が形成されている。これにより、リード4は、ダイパッド3から遠い側の端部に、略1/4円筒状の端面を有している。
抜け止め部10は、下面側からのエッチング加工により、本体部9よりも薄く形成されている。抜け止め部10の上面は、本体部9の上面と面一をなしている。半導体チップ2とともにリード4を樹脂封止した状態では、抜け止め部10の下方に封止樹脂5が回り込むから、リード4の封止樹脂5からの抜け防止が図られる。
なお、抜け止め部8,10は、エッチング加工に限らず、下面側からの潰し加工によって形成されてもよい。
図2は、半導体装置1の製造に用いられるリードフレームの一部を示す底面図である。
半導体装置1は、後述するように、リードフレーム21を用いたMAP方式により製造される。
リードフレーム21は、金属(たとえば、銅、42アロイなど)の薄板を加工することにより形成される。このリードフレーム21は、格子状の支持部22と、支持部22に取り囲まれる各矩形領域内に配置されるダイパッド3と、ダイパッド3の周囲に配置される複数のリード4とを一体的に備えている。
ダイパッド3は、各角部と支持部22との間に架設される吊りリード23によって支持されている。
各リード4は、ダイパッド3側と反対側の端部が支持部22に接続されている。互いに隣り合うダイパッド3の間において、一方のダイパッド3の周囲に配置される各リード4と他方のダイパッド3の周囲に配置される各リード4とは、リード4の長手方向に支持部22を挟んで対向し、一直線状に延びている。
図3A〜3Fは、半導体装置1の製造工程を順に示す図解的な断面図である。
半導体装置1の製造工程では、図3Aに示すように、まず、リードフレーム21のダイパッド3上に、たとえば、高融点はんだ(融点が260℃以上のはんだ)からなる接合剤(図示せず)を介して、半導体チップ2がダイボンディングされる。つづいて、ボンディングワイヤ6の一端が半導体チップ2のパッドに接続され、ボンディングワイヤ6の他端がリード4の本体部9の上面9Bに接続(ワイヤボンディング)される。
なお、図3Aにおいて、リードフレーム21は、その切断面のみが示されている。
すべての半導体チップ2のワイヤボンディングが完了すると、図3Bに示すように、リードフレーム21が成形金型にセットされ、リードフレーム21上のすべての半導体チップ2がリードフレーム21とともに封止樹脂31により一括して封止される。このとき、封止樹脂31は、その下面31Aからダイパッド3の本体部7の下面7A、リード4の本体部9の下面9Aおよびこれに連続する支持部22の下面22Aが露出するように形成される。そして、封止樹脂31から露出するリードフレーム21の下面に半田めっき層(図示せず)が形成される。
次に、図3Cに示すように、こうして得られる構造物の下面(ダイパッド3の本体部7の下面7A、リード4の本体部9の下面9A、支持部22の下面22Aおよびこれらを露出させる封止樹脂31の下面31A)に、ダイシングテープ32が貼り付けられる。
その後、図3Dに示すように、リードフレーム21の支持部22上に設定されたダイシングラインに沿って、ダイシングソー33が封止樹脂31の上面31B側から入れられ、支持部22上の封止樹脂31および支持部22の一部が除去される。ダイシングソー33は、支持部22を貫通せず、いわゆるハーフカットにより、支持部22の下面22A側の一部が残存する。
これにより、図3Eに示すように、封止樹脂31の上面31Bから支持部22に達する溝34がダイシングラインに沿って形成される。
その後、図3Fに示すように、溝34にエッチング液が供給される。溝34が支持部に達しているので、溝34にエッチング液が供給されると、そのエッチング液によって支持部22がエッチングされる。このエッチングは、下方向だけでなく、これと直交する横方向にも進行する。そのため、支持部22だけでなく、リード4および吊りリード23の一部もエッチングされる。この結果、エッチングにより支持部22が除去された時点で、各リード4が個片化し、各リード4は、ダイパッド3側と反対側の端部に断面略1/4円形状の凹部11を有する。また、各吊りリード23の支持部22からの切り離しが達成される。その結果、半導体チップ2、ダイパッド3、リード4および封止樹脂5を備える半導体装置1の個体が得られる。
このように、本実施形態によれば、支持部22をエッチングにより除去し、リード4および吊りリード23を支持部22から切り離すためにダイシングブレードを用いないので、各リード4および吊りリード23におけるばりの発生を防止することができる。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することが可能である。たとえば、QFNが適用された半導体装置を取り上げたが、本発明は、SON(Small Outlined Non-leaded Package)など、他の種類のノンリードパッケージが適用された半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
本発明の一実施形態に係る半導体装置の図解的な断面図である。 半導体装置の製造に用いられるリードフレームの一部を示す底面図である。 半導体装置の製造工程(ボンディング工程)を示す図解的な断面図である。 図3Aの次の工程(封止工程)を示す図解的な平面図である。 図3Bの次の工程(ダイシングテープ貼着工程)を示す図解的な断面図である。 図3Cの次の工程(溝形成工程)を示す図解的な断面図である。 溝が形成された状態を示す図解的な断面図である。 図3Eの次の工程(支持部除去工程)を示す図解的な断面図である。
符号の説明
1 半導体装置
2 半導体チップ
3 ダイパッド
4 リード
5 封止樹脂
6 ボンディングワイヤ
9 本体部
9A 下面(第2面)
9B 上面(第1面)
21 リードフレーム
22 支持部
22A 下面
31 封止樹脂
31B 上面
34 溝

Claims (2)

  1. ダイパッドと、前記ダイパッドの周囲に配置されて、前記ダイパッドとの対向方向に延びるリードと、前記リードの前記ダイパッドから遠い側の端部が接続された支持部とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、
    前記ダイパッド上に半導体チップをダイボンディングし、前記半導体チップと前記リードとをボンディングワイヤで電気的に接続するボンディング工程と、
    前記ボンディング工程後、前記リードにおける前記ボンディングワイヤが接続される第1面と反対側の第2面および前記支持部における前記第2面に連続する面が封止樹脂から露出するように、前記半導体チップを前記リードフレームとともに前記封止樹脂により封止する封止工程と、
    前記支持部上の前記封止樹脂を除去し、前記封止樹脂における前記リードが露出する面と反対側の面から前記支持部に達する溝を形成する溝形成工程と、
    前記溝にエッチング液を供給して、前記支持部をエッチングにより除去する支持部除去工程とを含む、半導体装置の製造方法。
  2. 前記支持部除去工程は、前記リードの前記ダイパッドから遠い側の端部に前記第1面から前記ダイパッドへ向かって凹状に拡がって前記第2面に至る端面が形成されるまで、前記支持部だけでなく、前記リードもエッチングする工程を含む、請求項1に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5010716B2 (ja) 2010-01-29 2012-08-29 株式会社東芝 Ledパッケージ
JP2011159767A (ja) 2010-01-29 2011-08-18 Toshiba Corp Ledパッケージ及びその製造方法
JP5383611B2 (ja) * 2010-01-29 2014-01-08 株式会社東芝 Ledパッケージ
JP4951090B2 (ja) 2010-01-29 2012-06-13 株式会社東芝 Ledパッケージ
JP5010693B2 (ja) 2010-01-29 2012-08-29 株式会社東芝 Ledパッケージ
MY155671A (en) * 2010-01-29 2015-11-13 Toshiba Kk LED package and method for manufacturing same
JP2011165833A (ja) 2010-02-08 2011-08-25 Toshiba Corp Ledモジュール
JP2011216615A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置の製造方法
KR101450216B1 (ko) * 2012-08-24 2014-10-14 주식회사 씨티랩 반도체 소자 구조물을 제조하는 방법
JP7144157B2 (ja) 2018-03-08 2022-09-29 エイブリック株式会社 半導体装置およびその製造方法
JP7089388B2 (ja) * 2018-03-29 2022-06-22 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3304705B2 (ja) * 1995-09-19 2002-07-22 セイコーエプソン株式会社 チップキャリアの製造方法
JP2000294715A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2001320007A (ja) * 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
JP3679687B2 (ja) * 2000-06-08 2005-08-03 三洋電機株式会社 混成集積回路装置
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
JP4159348B2 (ja) * 2002-12-20 2008-10-01 三洋電機株式会社 回路装置の製造方法
US7553700B2 (en) * 2004-05-11 2009-06-30 Gem Services, Inc. Chemical-enhanced package singulation process

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