JP2011216615A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】エッチングによる封止樹脂及びリードフレームに対する悪影響を抑制しつつ、リードフレームの切断面に金属バリを残留させないようにする。
【解決手段】リードフレーム5に複数の電子部品(例えば半導体チップ10)を搭載し、電子部品とともにリードフレーム5を封止樹脂6で一括して封入し、一括封入ブロック1を形成する。次に、一括封入ブロック1を片面1a側からリードフレーム5が切断される深さまでダイシングブレード(例えば第1のダイシングブレード)で第1の切断を行う。次に、第1の切断によってリードフレーム5の切断面に生じた金属バリ3をエッチングにより除去する。次に、第1の切断の続きの第2の切断をダイシングブレード(例えば第2のダイシングブレード)で行うことにより、一括封入ブロック1を、電子部品をそれぞれ有する電子装置(例えば半導体パッケージ)に個片化する。
【選択図】図2

Description

本発明は、半導体装置の製造方法に関する。
半導体パッケージ(半導体装置)の製造方法としては、例えば、以下の方法がある。先ず、リードフレームの複数のダイパッドの上にそれぞれ半導体チップを搭載する。リードフレームは、ダイパッドの他に、リードとなるリード構成部も含んでいる。次に、リードフレームと複数の半導体チップとを封止樹脂で一括して封入することにより、一括封入ブロックを形成する。この一括封入ブロックは、それぞれ半導体チップを有する複数の半導体パッケージを含む。次に、この一括封入ブロックにおける個々の半導体パッケージの境界部をダイシングにより切断することによって、半導体パッケージを個片化する。
ここで、リード構成部は、一括封入ブロックにおいては、隣り合う半導体パッケージ間に亘って延在するように封止樹脂内に埋め込まれている。そして、リード構成部は、個片化によって個々の半導体パッケージの境界部において切断され、個々の半導体パッケージ内にリードとして残される。
半導体パッケージの個片化の際には、リードフレームの切断面に金属バリが発生することがある。この金属バリは、リードフレームを構成する金属材料からなり、例えば、半導体パッケージの切断面に沿って延在する。このため、金属バリが長いと、複数のリード間のショートが発生することがある。また、何らかの原因により金属バリが落下した場合には、半導体パッケージを実装基板上に実装する際に、半導体パッケージ或いは実装基板における何れかの導体間のショートを引き起こす可能性がある。
そのような金属バリの発生を抑制する技術が特許文献1に記載されている。特許文献1の技術では、ダイシングブレードが一括封入ブロックのリードフレームに達するまで封止樹脂を切断した段階でダイシングを終了し、その後、エッチングによりリード構成部を切断することによって、半導体パッケージを個片化する。
特開2008−218469号公報
しかしながら、特許文献1の技術では、リード構成部をエッチングにより切断するため、半導体パッケージがエッチング液に長時間浸かることになる。そのため、エッチング液が封止樹脂及びリードフレームに対して悪影響を与えることがある。具体的には、例えば、エッチング液が封止樹脂にダメージを与えたり、封止樹脂とリードフレームとの間に剥離を生じさせたり、リードフレームを変色させたり、リードフレームの切断面を部分的に後退させてしまったりすることがある。
このように、エッチングによる封止樹脂及びリードフレームに対する悪影響を抑制しつつ、リードフレームの切断面に金属バリを残留させないようにすることは困難だった。
本発明は、リードフレームの一方の面に複数の電子部品を搭載し、前記複数の電子部品とともに前記リードフレームを封止樹脂で一括して封入することにより、一括封入ブロックを形成する工程と、
前記一括封入ブロックを前記リードフレームが切断される深さまでダイシングブレードで切断する工程と、
前記切断によって前記リードフレームの切断面に生じた金属バリをエッチングにより除去する工程と、
を有し、
前記一括封入ブロックを少なくとも1つ以上の前記電子部品をそれぞれ有する個々の電子装置に個片化することを特徴とする電子装置の製造方法を提供する。
この製造方法によれば、ダイシングブレードによる切断でリードフレームの切断面に生じた金属バリを、エッチングにより除去する。よって、複数のリード間のショートの発生を抑制することができる。また、電子装置を実装基板上に実装する際に、電子装置或いは実装基板における何れかの導体間のショートの発生を抑制できる。また、エッチングは、金属バリを除去するのに必要な時間だけ行えば良いため、エッチングによりリードを切断する場合と比べて、エッチングを短時間にすることができる。よって、エッチングによる封止樹脂及びリードフレームへの悪影響を抑制することができる。要するに、エッチングによる封止樹脂及びリードフレームに対する悪影響を抑制しつつ、リードフレームの切断面に金属バリを残留させないようにすることができる。
また、本発明は、リードフレームの一方の面に複数の電子部品を搭載し、前記複数の電子部品とともに前記リードフレームを封止樹脂で一括して封入することにより、前記リードフレームの他方の面が片面に露出した一括封入ブロックを形成する工程と、
前記一括封入ブロックを前記片面側から前記リードフレームが切断される深さまでダイシングブレードで第1の切断を行う工程と、
前記第1の切断によって前記リードフレームの切断面に生じた金属バリをエッチングにより除去する工程と、
前記第1の切断の続きの第2の切断をダイシングブレードで行うことにより、前記一括封入ブロックを少なくとも1つ以上の前記電子部品をそれぞれ有する個々の電子装置に個片化する工程と、
を有することを特徴とする電子装置の製造方法を提供する。
本発明によれば、エッチングによる封止樹脂及びリードフレームに対する悪影響を抑制しつつ、リードフレームの切断面に金属バリを残留させないようにすることができる。
一括封入ブロックの斜視図である。 一括封入ブロックの側面図である。 一括封入ブロックの平面図である。 一括封入ブロック上に保護膜を形成した状態を示す側面図である。 第1の切断を行う状態を示す側面図である。 第1の切断によりリードフレームの切断面に生じた金属バリを示す図である。 エッチングにより金属バリを除去した状態を示す側面図である。 図7のA−A矢視断面図である。 一括封入ブロック上の保護膜を除去した状態を示す側面図である。 第2の切断を行う状態を示す側面図である。 一括封入ブロックが個々の半導体パッケージに個片化された状態を示す側面図である。
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
〔第1の実施形態〕
図1は一括封入ブロック1の斜視図、図2は一括封入ブロック1の側断面図であり、図3(a)のB−B線に沿った断面を示す。図3は一括封入ブロック1の一部分を示す平面図であり、このうち(a)は封止樹脂6の図示を省略した図であり、(b)は封止樹脂6の外形を二点鎖線で示し、且つ、切断線1b、1cの位置を示した図である。図4は一括封入ブロック1上に保護膜2を形成した状態を示す側断面図である。図5は第1の切断を行う状態を示す側断面図である。図6は第1の切断によりリードフレーム5の切断面に生じた金属バリ3を示す図であり、図5の切断線1bに沿った断面を示す(ただし、第1のダイシングブレード7は図示していない)。図7はエッチングにより金属バリ3を除去した状態を示す側断面図、図8は図7のA−A矢視断面図である。図9は一括封入ブロック1上の保護膜2を除去した状態を示す側断面図である。図10は第2の切断を行う状態を示す側断面図である。図11は一括封入ブロック1が個々の半導体パッケージ4に個片化された状態を示す側断面図である。
本実施形態に係る電子装置の製造方法では、以下の工程を行う。先ず、リードフレーム5の一方の面21に複数の電子部品(例えば、半導体チップ10)を搭載し、複数の電子部品とともにリードフレーム5を封止樹脂6で一括して封入することにより、リードフレーム5の他方の面22が片面1aに露出した一括封入ブロック1を形成する。次に、一括封入ブロック1を片面1a側からリードフレーム5が切断される深さまでダイシングブレード(例えば、第1のダイシングブレード7)で第1の切断を行う。次に、第1の切断によってリードフレーム5の切断面に生じた金属バリ3をエッチングにより除去する。次に、第1の切断の続きの第2の切断をダイシングブレード(例えば、第2のダイシングブレード8)で行うことにより、一括封入ブロック1を少なくとも1つ以上の電子部品をそれぞれ有する個々の電子装置(例えば、半導体パッケージ4)に個片化する。以下、詳細に説明する。
先ず、図1乃至図3に示すように、一括封入ブロック1を形成する。
このためには、先ず、リードフレーム5(図2及び図3参照)を準備する。このリードフレーム5は、それぞれ半導体チップ10が搭載される複数のダイパッド5bと、リードとなるリード構成部5aと、を含んでいる。次に、リードフレーム5のダイパッド5b上にそれぞれ半導体チップ10を搭載する。すなわち、リードフレーム5の一方の面21(図2では下面)に複数の半導体チップ10を搭載する。次に、半導体チップ10をボンディングワイヤ11を介してリード構成部5aに対してワイヤボンディングする。次に、複数の半導体チップ10及びボンディングワイヤ11とともにリードフレーム5を封止樹脂6で一括して封入する。ここで、封止樹脂6による封止は、一括封入ブロック1の片面1aからリードフレーム5の他方の面22(図2では上面)が露出するように行う。
これにより、一括封入ブロック1が得られる。なお、この一括封入ブロック1は、後に、格子状の切断線1b、1c(図1、図3)に沿って切断されて、個々の半導体パッケージ4(図11)に個片化される。
次に、図4に示すように、一括封入ブロック1の片面1a上、すなわち、リードフレーム5が露出している面上に、保護膜2を形成する。この保護膜2は、エッチング耐性のある有機材料などにより構成されている。保護膜2は、例えば、予めシート状に形成し、一括封入ブロック1に貼り付けるのでも良いし、一括封入ブロック1に塗布した後で硬化させるのでも良い。
次に、図5に示すように、第1のダイシングブレード7により第1の切断を行う。すなわち、一括封入ブロック1を片面1a側からリードフレーム5が切断される深さまでダイシングする。この第1の切断は、縦列の各々の切断線1b、並びに、横列の各々の切断線1c(図1、図3)に沿って、それぞれ行う。なお、図5に示すように、複数の切断線1bに対するダイシングを並行して行っても良い。或いは、複数の切断線1bに対するダイシングを順次に行っても良い。同様に、複数の切断線1cに対するダイシングは、並行して行っても良いし、順次に行っても良い。
ここで、図6に示すように、第1の切断によって、リードフレーム5の切断面(例えば、リード構成部5aの切断面)に金属バリ3が生じることがある。
次に、図7及び図8に示すように、ウェットエッチングを行って、リードフレーム5の切断面の金属バリ3を除去する。
この際、一括封入ブロック1の片面1aが保護膜2によって保護されているので、図7及び図8におけるリードフレーム5の上面がエッチングにより平坦性を損ねてしまわないようにすることができる。
また、このウェットエッチングは、金属バリ3を除去するのに必要な時間だけ行えば良い。金属バリ3は、リード構成部5aに比べて十分に薄いため、このウェットエッチングは、例えば、ウェットエッチングによってリード構成部5aを切断する場合と比べて、十分に短い時間で終了する。従って、エッチング液による封止樹脂6のダメージ、封止樹脂6とリード構成部5aとの間の剥離の発生、リード構成部5aの変色、及び、リードフレームの切断面(例えば、リード構成部5aの切断面)の後退を、それぞれ抑制することができる。
次に、図9に示すように、保護膜2を除去する。この除去は、例えば、保護膜2を一括封入ブロック1上から力学的に引き剥がすことによって行っても良いし、或いは、保護膜2を現像液等に浸すことによって溶解させることにより行っても良い。
次に、図10に示すように、一括封入ブロック1の封止樹脂6に対し、第1の切断の続きの第2の切断を行うことにより、一括封入ブロック1を個々の半導体パッケージ4に個片化する。この第2の切断も、縦列の各々の切断線1b、並びに、横列の各々の切断線1cに沿って、それぞれ行う。
ここで、第2の切断は、例えば、第1の切断に用いる第1のダイシングブレード7よりもブレード幅が小さい第2のダイシングブレード8を用いて行う。これにより、リードフレーム5の切断面(リード構成部5aの切断面等)への第2のダイシングブレード8の接触を抑制し、第2の切断による金属バリの発生を抑制することができる。
以上のような第1の実施形態によれば、第1のダイシングブレード7による切断でリードフレーム5の切断面に生じた金属バリ3を、エッチングにより除去することができる。よって、複数のリード(切断後のリード構成部5a)間のショートの発生を抑制することができる。また、個片化後の半導体パッケージ4を実装基板上に実装する際に、半導体パッケージ4或いは実装基板における何れかの導体間のショートの発生を抑制できる。また、エッチングは、金属バリ3を除去するのに必要な時間だけ行えば良いため、エッチングによりリード構成部5aを切断する場合と比べて、エッチングを短時間にすることができる。よって、エッチングによる封止樹脂6及びリードフレーム5への悪影響を抑制することができる。要するに、エッチングによる封止樹脂6及びリードフレーム5に対する悪影響を抑制しつつ、リードフレーム5の切断面に金属バリ3を残留させないようにすることができる。
また、本実施形態の製造方法は、一括封入ブロック1において、リードフレーム5が配置される片面1a側から第1のダイシングブレード7で図5及び図6に示すように第1の切断を行い、エッチングによって金属バリ3を除去した後で、封止樹脂6の残部を切断する工程フローである。このため、封止樹脂6の切断面のうち、エッチング液にさらされる領域が限定される。すなわち、第2の切断によって切断される封止樹脂6の切断面は、エッチング液にさらされないため、当該切断面へのダメージを抑制できる。特に本実施形態においては、第2の切断によって切断される封止樹脂6の切断面が、半導体パッケージ4の平面視における外形寸法を決定する。このため、第2の切断による切断面へのエッチング液によるダメージを抑制することによって、半導体パッケージ4の寸法精度を高めることができる。
また、一括封入ブロック1の片面1aに保護膜2を形成した状態で、金属バリ3をエッチングにより除去するので、図7及び図8におけるリードフレーム5の上面に対し、エッチングによるダメージを与えないようにすることができる。
また、第1の切断の前に、一括封入ブロック1の片面1aに保護膜2を形成するので、保護膜2が第1の切断による切断面を覆わないようにすることができ、確実に、当該切断面をエッチングすることができる。
また、金属バリ3をエッチングにより除去した後、且つ、第2の切断の前に、保護膜2を除去するので、例えば、現像液等を用いて保護膜2を除去する場合にも、その液が第2の切断による切断面にダメージを与えないようにすることができる。
また、第1の切断には第1のダイシングブレード7を用い、第2の切断には第1のダイシングブレード7よりもブレード幅が小さい第2のダイシングブレード8を用いるので、リード構成部5aへの第2のダイシングブレード8の接触を抑制し、第2の切断による金属バリの発生を抑制することができる。
上記の実施形態では、第2の切断には第1のダイシングブレード7よりもブレード幅が小さい第2のダイシングブレード8を用いる例を説明したが、この例に限らない。例えば、金属バリ3を除去するためのエッチングにより、リードフレーム5の切断面を充分に後退させることにより、第2の切断にも第1のダイシングブレード7と同じブレード幅のダイシングブレード(例えば、第1の切断に用いるのと同一の第1のダイシングブレード7)を用いても、第2の切断時にダイシングブレードがリードフレーム5の切断面に接触してしまうことを抑制することができる。更に、このようにすることにより、第1の切断による切断面と、第2の切断による切断面との境界に段差がない形状の半導体パッケージ4を得ることができる。
1 一括封入ブロック
1a 片面
1b 切断線
1c 切断線
2 保護膜
3 金属バリ
4 半導体パッケージ
5 リードフレーム
5a リード構成部
5b ダイパッド
6 封止樹脂
7 第1のダイシングブレード
8 第2のダイシングブレード
10 半導体チップ
11 ボンディングワイヤ
21 面
22 面

Claims (5)

  1. リードフレームの一方の面に複数の電子部品を搭載し、前記複数の電子部品とともに前記リードフレームを封止樹脂で一括して封入することにより、前記リードフレームの他方の面が片面に露出した一括封入ブロックを形成する工程と、
    前記一括封入ブロックを前記片面側から前記リードフレームが切断される深さまでダイシングブレードで第1の切断を行う工程と、
    前記第1の切断によって前記リードフレームの切断面に生じた金属バリをエッチングにより除去する工程と、
    前記第1の切断の続きの第2の切断をダイシングブレードで行うことにより、前記一括封入ブロックを少なくとも1つ以上の前記電子部品をそれぞれ有する個々の電子装置に個片化する工程と、
    を有することを特徴とする電子装置の製造方法。
  2. 前記一括封入ブロックの前記片面に保護膜を形成した状態で、前記金属バリを前記エッチングにより除去することを特徴とする請求項1に記載の電子装置の製造方法。
  3. 前記第1の切断の前に、前記一括封入ブロックの前記片面に前記保護膜を形成することを特徴とする請求項2に記載の電子装置の製造方法。
  4. 前記金属バリを前記エッチングにより除去した後、且つ、前記第2の切断の前に、前記保護膜を除去することを特徴とする請求項2又は3に記載の電子装置の製造方法。
  5. 前記第1の切断には第1のダイシングブレードを用い、
    前記第2の切断には前記第1のダイシングブレードよりもブレード幅が小さい第2のダイシングブレードを用いることを特徴とする請求項1乃至4の何れか一項に記載の電子装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109065512A (zh) * 2013-08-15 2018-12-21 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN110246826A (zh) * 2018-03-08 2019-09-17 艾普凌科有限公司 半导体装置以及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2007123327A (ja) * 2005-10-25 2007-05-17 Texas Instr Japan Ltd 半導体装置の製造方法
JP2008218469A (ja) * 2007-02-28 2008-09-18 Rohm Co Ltd 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2007123327A (ja) * 2005-10-25 2007-05-17 Texas Instr Japan Ltd 半導体装置の製造方法
JP2008218469A (ja) * 2007-02-28 2008-09-18 Rohm Co Ltd 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109065512A (zh) * 2013-08-15 2018-12-21 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN109065512B (zh) * 2013-08-15 2021-11-09 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN110246826A (zh) * 2018-03-08 2019-09-17 艾普凌科有限公司 半导体装置以及其制造方法
JP2019160882A (ja) * 2018-03-08 2019-09-19 エイブリック株式会社 半導体装置およびその製造方法
US11251110B2 (en) 2018-03-08 2022-02-15 Ablic Inc. Semiconductor device and method of manufacturing the semiconductor device
JP7144157B2 (ja) 2018-03-08 2022-09-29 エイブリック株式会社 半導体装置およびその製造方法

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