CN109065512A - 半导体封装件及其制造方法 - Google Patents

半导体封装件及其制造方法 Download PDF

Info

Publication number
CN109065512A
CN109065512A CN201810952232.5A CN201810952232A CN109065512A CN 109065512 A CN109065512 A CN 109065512A CN 201810952232 A CN201810952232 A CN 201810952232A CN 109065512 A CN109065512 A CN 109065512A
Authority
CN
China
Prior art keywords
lateral surface
substrate
covering material
cooling fin
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810952232.5A
Other languages
English (en)
Other versions
CN109065512B (zh
Inventor
翁承谊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201810952232.5A priority Critical patent/CN109065512B/zh
Publication of CN109065512A publication Critical patent/CN109065512A/zh
Application granted granted Critical
Publication of CN109065512B publication Critical patent/CN109065512B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种半导体封装件及其制造方法。半导体封装件包括基板、芯片、包覆材料及散热片。基板具有外侧面。芯片设于基板上。包覆材料包覆芯片且具有上表面及外侧面,包覆材料的外侧面相对基板的外侧面内缩。散热片设于包覆材料的上表面且具有外侧面,散热片的外侧面相对包覆材料的外侧面内缩。

Description

半导体封装件及其制造方法
本案是申请号为201310357681.2,申请日为2013年08月15日的发明专利的分案申请。
技术领域
本发明是有关于一种半导体封装件及其制造方法,且特别是有关于一种具有散热片的半导体封装件及其制造方法。
背景技术
受到提升工艺速度及尺寸缩小化的需求,半导体元件变得甚复杂。当工艺速度的提升及小尺寸的效益明显增加时,半导体元件的特性也出现问题。特别是指,较高的工作时脉(clock speed)在信号电平(signal level)之间导致更频繁的转态(transition),因而半导体元件的工作负担加重,产生更多的热量,因而导致工作温度上升。
因此,如何驱散半导体元件产生的热量,成为本技术领域业界努力重点之一。
发明内容
本发明是有关于一种半导体封装件及其制造方法,可驱散半导体封装件的热量。
根据本发明,提出一种半导体封装件。半导体封装件包括一基板、一芯片、一包覆材料及一散热片。基板具有一外侧面。芯片设于基板上。包覆材料包覆芯片且具有一上表面及一第一外侧面,包覆材料的第一外侧面相对基板的外侧面内缩。散热片设于包覆材料的上表面且具有一外侧面,散热片的外侧面相对包覆材料的第一外侧面内缩。
根据本发明,提出一种半导体封装件的制造方法。制造方包括以下步骤。设置一芯片于一基板上;并列设置一散热片对应于基板;形成一包覆材料于散热片及基板之间,其中包覆材料包覆该芯片且具有一上表面;形成一第一切割道依序经过散热片及包覆材料的一部分,其中散热片形成一外侧面,而包覆材料形成一第一外侧面;蚀刻散热片,使散热片的外侧面相对包覆材料的第一外侧面内缩;形成一第二切割道经过基板及包覆材料的其余部分,其中基板形成一外侧面,且包覆材料的第一外侧面相对基板的外侧面内缩。
为让本发明的上述内容能更明显易懂,下文特举实施例,并配合附图,作详细说明如下:
附图说明
图1绘示依照本发明一实施例的半导体封装件的剖视图。
图2A至2H绘示图1的半导体封装件的制造过程图。
主要元件符号说明:
100:半导体封装件
110:基板
110a:封装单元区
110b、141b:下表面
110s、140s:外侧面
110u、130u、141u:上表面
120:芯片
121:焊球
130:包覆材料
130s1:第一外侧面
130s2:第二外侧面
140:散热片
141:铜层
141s:第三外侧面
1411、1421:毛边
142:金属层
150:电性接点
P1:第一切割道
P2:第二切割道
T1:第一刀具
T2:第二刀具
W1、W2:宽度
具体实施方式
请参照图1,其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括基板110、芯片120、包覆材料130、散热片140及电性接点150。
芯片120是以其主动面朝下方位设于基板110上并透过至少一凸块121电性连接于基板110,此种电性连接芯片120与基板110的方式称为覆晶技术。另一例中,芯片120可以其主动面朝上方位设于基板110上并透过至少一焊线电性连接于基板110。
包覆材料130覆盖基板110的上表面110u且包覆芯片120。包覆材料130具有上表面130u及外侧面,其中外侧面包含第一外侧面130s1及第二外侧面130s2。由于第一外侧面130s1及第二外侧面130s2分别于二道不同切割工艺形成,因此第一外侧面130s1与第二外侧面130s2之间形成一横向段差。本例中,第一外侧面130s1相对第二外侧面130s2内缩。此外,由于第二外侧面130s2与基板110的外侧面110s于同一道切割工艺形成,因此第二外侧面130s2与基板110的外侧面110s实质上对齐,如齐平。
包覆材料130可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。包覆材料130亦可包括适当的填充剂,例如是粉状的二氧化硅。可利用数种封装技术形成包覆材料,例如是压缩成型(compression molding)、液态封装(liquid encapsulation)、注射成型(injectionmolding)或转注成型(transfer molding)。
散热片140设于包覆材料130的上表面130u且具有外侧面140s。透过蚀刻移除散热片140的侧面材料,可使散热片140的蚀刻后的外侧面140s相对包覆材料130的第一外侧面130s1内缩。此外,透过蚀刻也可减少因为切割散热片140所导致的毛边量,最小可获得3英丝(mil)以下的毛边量。当毛边量控制在3英丝以下时,用手几乎感觉不到毛边。
散热片140包含铜层141及金属层142,其中金属层142形成于铜层141的上表面141u。在蚀刻散热片140工艺中,蚀刻液会移除铜层141的材料,使铜层141形成一第三外侧面141s,第三外侧面141s是内凹曲面;由于蚀刻液对金属层142不会产生作用或仅产生微小作用,因此于蚀刻后,金属层142几乎完整地覆盖铜层141的上表面141u,以保护铜层141。金属层142可以是单层或多层结构。以多层结构来说,金属层142可包含镍层及铬层,其中镍层形成于铜层141与铬层之间,作为铬层电镀于铜层上的介质,其中铬层为高硬度材料,具有耐磨及防刮特性。另一实施例中,金属层142的材料不限于镍及铬。另一例中,铜层141的上表面141u及下表面141b可分别形成有金属层142。
电性接点150例如是焊球、接垫、导电柱或凸块,本例是以焊球为例说明。电性接点150形成于基板110的下表面110b。芯片120可透过基板110及电性接点150电性连接一外部电路元件,如电路板、芯片或半导体封装件。
请参照图2A至2H,其绘示图1的半导体封装件的制造过程图。
如图2A所示,提供基板110,其中基板110例如是长条基板,具有上表面110u,且定义多个封装单元区110a在上表面110u上。
如图2B所示,以例如是覆晶技术,设置至少一芯片120于基板110的上表面110u上,其中芯片120位于对应的封装单元区110a上。
如图2C所示,并列设置基板110与散热片140于下模具10的模穴10a内,其中基板110与散热片140是相对。模穴10a包括第一子模穴10a1及第二子模穴10a2,第一子模穴10a1的宽度大于第二子模穴10a2,使第一子模穴10a1形成一承载面10u。基板110设于承载面10u上,而散热片140设于第二子模穴10a2的底面10b上。
下模具10具有数个吸气道11,其连通一真空源,可吸住散热片140,避免散热片140轻易位移。下模具10具有至少一第一定位件12,例如是定位销,而基板110具有至少一第二定位件111,例如是定位孔。基板110透过第二定位件111与第一定位件12的结合而定位于下模具10上。
本例中,散热片140是多层结构,其包括铜层141及金属层142,金属层142形成于铜层141的上表面141u上。另一例中,散热片140包括铜层141及二金属层142,其中二金属层142分别形成于铜层141的上表面141u与下表面141b;或者,散热片140的所有外表面都可形成有金属层142。
如图2C所示,合模一上模具20与下模具10,以将基板110抵压于上模具20与下模具10之间。上模具20抵压在基板110上,可避免基板110脱离下模具10。此外,上模具20具有数个吸气道21,其连通一真空源,可吸住基板110,避免基板110轻易位移。
如图2D所示,形成包覆材料130于基板110与散热片140之间的空间,其中包覆材料130包覆芯片120。
然后,分离上模具20与下模具10,以露出散热片140及基板110,以利后续的切割步骤。
如图2E所示,形成至少一第一切割道P1依序经过散热片140及包覆材料130的部分厚度(即不切断包覆材料130),其中散热片140及包覆材料130分别形成外侧面140s及第一外侧面130s1。本例中,第一切割道P1是以由刀具T1切割形成为例说明。由于刀具切割的因素,散热片140的铜层141及金属层142分别产生毛边1411及1421,此时的毛边量很大(大于20英丝),用手可明显感觉出毛边。刀具T1例如是圆巨(saw),其以旋转方式进行切割。此外,切割前,可先转置基板110,使散热片140朝上,以利刀具的进刀。
如图2F所示,蚀刻散热片140。由于蚀刻液会侵蚀散热片140的铜层141,使铜层141的外侧面相对包覆材料130的第一外侧面130s1内缩,而形成第三外侧面141s,连带地也移除掉铜层141的毛边1411。本例中,铜层141的第三外侧面141s被蚀刻成内凹曲面。由于铜层141的毛边1411被移除,使金属层142的毛边1421失去支撑基础而悬空,因此在外力稍微作用下很容易脱离散热片140。
如图2G所示,形成至少一电性接点150于基板110的下表面110b。此外,形成电性接点150前,可先转置基板110,使基板110朝上,进而使电性接点150容易形成。
如图2H所示,可采用刀具或激光,形成至少一第二切割道P2经过整个基板110及包覆材料130的其余厚度,以切断基板110及包覆材料130,而形成至少一如图1所示的半导体封装件100。本实施例是以第二刀具T2完成切割。由于上述转置步骤,使第二刀具T2可依序经过基板110及包覆材料130而形成半导体封装件100。
在形成第二切割道P2过程中,毛边1421可能因为刀具的切割力作用而脱离散热片140。当毛边1421脱离散热片140后,散热片140的毛边量可降至3英丝以下,用手几乎感觉不到毛边
一实施例中,在形成第二切割道P2时可以液体(例如是水或冷却液)清洗,除了可以冷却切割所增加的温度外,亦可让毛边1421脱离散热片140。进一步地说,由于金属层142的毛边1421悬空而薄弱,故在液体冲洗下便脱离散热片140,藉以降低散热片140的毛边量,使散热片140的毛边量可降至3英丝以下,用手几乎感觉不到毛边。
本发明实施例的毛边的脱落方式不限于切割及/或清洗。由于金属层142的毛边1421因悬空而薄弱,因此只要稍加施以外力,毛边1421即可脱离散热片140。此处的外力可产生自切割、液体作用、气体作用(如喷气)、磨削(如砂纸、挫刀或其它合适的磨削工具)、加热、振动与压力中一者或其组合。
第二切割道P2形成后,基板110与包覆材料130分别形成外侧面110s及第二外侧面130s2,其中外侧面110s与第二外侧面130s2大致上对齐,如齐平。由于第二刀具T2的宽度W2小于第一刀具T1的宽度W1(图2E),使第二切割道P2形成后,包覆材料130的第一外侧面130s1相对第二外侧面130s2是内缩。一例中,第二刀具T2的宽度W2约0.25毫米,而第一刀具T1的宽度W1(图2E)约0.5毫米。
综上所述,虽然本发明已以实施例揭露如上,然其并非用以限定本发明。本发明所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作各种的更动与润饰。因此,本发明的保护范围当视权利要求书所界定者为准。

Claims (4)

1.一种半导体封装件,包括:
一基板,具有一外侧面;
一芯片,设于该基板上;
一包覆材料,包覆该芯片且具有一上表面及一第一外侧面,该包覆材料的该第一外侧面相对该基板的该外侧面内缩;以及
一散热片,设于该包覆材料的该上表面上且具有一外侧面,该散热片的该外侧面相对该包覆材料的该第一外侧面内缩,
其中该散热片包括一铜层,设于该包覆材料的该上表面上且具有一上表面,且其中该铜层具有一第二外侧面,该铜层的该第二外侧面是一内凹曲面。
2.如权利要求1所述的半导体封装件,其特征在于,该包覆材料更包括一第三外侧面,其中该包覆材料的该第一外侧面相对该包覆材料的该第三外侧面内缩,而该第三外侧面与该基板的该外侧面对齐。
3.如权利要求1所述的半导体封装件,其特征在于,该散热片包括:
一金属层,形成于该铜层的该上表面。
4.如权利要求1所述的半导体封装件,其特征在于,该铜层具有相对该上表面的一下表面,且该散热片包括:
二金属层,分别形成于该铜层的该上表面与该下表面。
CN201810952232.5A 2013-08-15 2013-08-15 半导体封装件及其制造方法 Active CN109065512B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810952232.5A CN109065512B (zh) 2013-08-15 2013-08-15 半导体封装件及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310357681.2A CN104377179B (zh) 2013-08-15 2013-08-15 半导体封装件及其制造方法
CN201810952232.5A CN109065512B (zh) 2013-08-15 2013-08-15 半导体封装件及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201310357681.2A Division CN104377179B (zh) 2013-08-15 2013-08-15 半导体封装件及其制造方法

Publications (2)

Publication Number Publication Date
CN109065512A true CN109065512A (zh) 2018-12-21
CN109065512B CN109065512B (zh) 2021-11-09

Family

ID=52556002

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810952232.5A Active CN109065512B (zh) 2013-08-15 2013-08-15 半导体封装件及其制造方法
CN201310357681.2A Active CN104377179B (zh) 2013-08-15 2013-08-15 半导体封装件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201310357681.2A Active CN104377179B (zh) 2013-08-15 2013-08-15 半导体封装件及其制造方法

Country Status (1)

Country Link
CN (2) CN109065512B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105098030A (zh) * 2015-06-17 2015-11-25 苏州迈瑞微电子有限公司 一种ic封装方法及其封装结构
CN110957286A (zh) * 2019-12-04 2020-04-03 矽品科技(苏州)有限公司 一种片状分离式散热片组件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217467A1 (en) * 2001-09-27 2004-11-04 Intel Corporation Apparatus to compensate for stress between heat spreader and thermal interface material
JP2009130019A (ja) * 2007-11-21 2009-06-11 Panasonic Corp 半導体装置
CN102064118A (zh) * 2010-11-16 2011-05-18 日月光半导体制造股份有限公司 半导体封装件的制造方法及制造其的封装模具
CN102194762A (zh) * 2010-03-08 2011-09-21 瑞萨电子株式会社 半导体器件及其制造方法
JP2011216615A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置の製造方法
CN102569208A (zh) * 2010-12-31 2012-07-11 三星电子株式会社 半导体封装及其制造方法
CN102903684A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体晶片、芯片、具有该芯片的半导体封装件及其制法
CN103021974A (zh) * 2013-01-06 2013-04-03 日月光半导体制造股份有限公司 半导体封装件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039951B2 (en) * 2006-01-19 2011-10-18 United Test And Assembly Center Ltd. Thermally enhanced semiconductor package and method of producing the same
CN101110370A (zh) * 2006-07-17 2008-01-23 矽品精密工业股份有限公司 散热型封装结构及其制法
CN102324407A (zh) * 2011-09-22 2012-01-18 日月光半导体制造股份有限公司 半导体封装件及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217467A1 (en) * 2001-09-27 2004-11-04 Intel Corporation Apparatus to compensate for stress between heat spreader and thermal interface material
JP2009130019A (ja) * 2007-11-21 2009-06-11 Panasonic Corp 半導体装置
CN102194762A (zh) * 2010-03-08 2011-09-21 瑞萨电子株式会社 半导体器件及其制造方法
JP2011216615A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置の製造方法
CN102064118A (zh) * 2010-11-16 2011-05-18 日月光半导体制造股份有限公司 半导体封装件的制造方法及制造其的封装模具
CN102569208A (zh) * 2010-12-31 2012-07-11 三星电子株式会社 半导体封装及其制造方法
CN102903684A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体晶片、芯片、具有该芯片的半导体封装件及其制法
CN103021974A (zh) * 2013-01-06 2013-04-03 日月光半导体制造股份有限公司 半导体封装件

Also Published As

Publication number Publication date
CN104377179A (zh) 2015-02-25
CN109065512B (zh) 2021-11-09
CN104377179B (zh) 2018-09-18

Similar Documents

Publication Publication Date Title
JP5297139B2 (ja) 配線基板及びその製造方法
US9801288B2 (en) Multilayer circuit board and method for manufacturing the same
KR102446009B1 (ko) 기판 구조들 및 제조 방법들
CN105655259B (zh) 引线框的制造方法
CN103887265B (zh) 具有印刷电路层的集成电路封装及其制作方法
JP2008140954A (ja) 放熱配線基板とその製造方法並びにこれを用いた発光モジュール
EP1154473A2 (en) Sheet-like board member and method of manufacturing a semiconductor device
CN108463886A (zh) 具有改进接触引线的扁平无引线封装
CN108155156A (zh) 半导体封装结构及其制造方法
JP2008181977A (ja) パッケージ、そのパッケージの製造方法、そのパッケージを用いた半導体装置、そのパッケージを用いた半導体装置の製造方法
CN104377179B (zh) 半导体封装件及其制造方法
CN108886025B (zh) 半导体封装基板及其制造方法
JP2014187122A (ja) Ledパッケージとその製造方法
CN107845610B (zh) 基板结构及其制作方法
CN106356351B (zh) 基板结构及其制作方法
JP4357278B2 (ja) 集積回路ダイ製作方法
CN101472399B (zh) 内埋式线路板的制作方法
TWI659510B (zh) 電子裝置及其製造方法
CN102655715A (zh) 柔性印刷电路板及其制造方法
KR100963201B1 (ko) 칩 내장형 기판 및 그의 제조 방법
KR102119142B1 (ko) 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법
JP2009076666A (ja) 半導体装置の製造方法
JP5375537B2 (ja) プリント配線基板及びその製造方法
KR101068263B1 (ko) 기판 스트립
US20120070684A1 (en) Thermal conductivity substrate and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant