JP5297139B2 - 配線基板及びその製造方法 - Google Patents

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Description

本発明は、配線基板及びその製造方法に係り、特に、基板本体と、電子部品が実装されるパッドとを備えた配線基板及びその製造方法に関する。
従来、電子部品と、電子部品が実装される配線基板と、を備えた半導体装置がある(図1参照)。
図1は、従来の半導体装置を示す断面図である。
図1を参照するに、従来の半導体装置200は、配線基板201と、電子部品202,203と、外部接続端子205,206とを有する。
配線基板201は、基板本体211と、絶縁膜212と、貫通電極213,214と、配線パターン216〜218,221,222と、ソルダーレジスト層225,226とを有する。
基板本体211は、貫通孔231,232が形成されている。基板本体211としては、例えば、シリコン基板、GaAs等の化合物半導体基板、ガラス基板(石英ガラス基板も含む)等を用いることができる。
絶縁膜212は、基板本体211の上面211A及び下面211Bと、貫通孔231,232の側面に対応する部分の基板本体211の面とを覆うように形成されている。
貫通電極213は、絶縁膜212が形成された貫通孔231に設けられている。貫通電極214は、絶縁膜212が形成された貫通孔232に設けられている。
配線パターン216は、基板本体211の上面211Aに形成された絶縁膜212上に設けられている。配線パターン216は、貫通電極213の上端と接続されている。配線パターン216は、電子部品203が実装されるパッド216Aを有する。
配線パターン217は、基板本体211の上面211Aに形成された絶縁膜212上に設けられている。配線パターン217は、貫通電極214の上端と接続されている。配線パターン217は、電子部品202が実装されるパッド217Aを有する。
配線パターン218は、電子部品202と電子部品203との間に位置する部分の絶縁膜212上に設けられている。配線パターン218は、一方の端部がパッド216Aと接続されており、他方の端部がパッド217Aと接続されている。
配線パターン221は、基板本体211の下面211Bに形成された絶縁膜212の下面に設けられている。配線パターン221は、貫通電極213の下端と接続されている。これにより、配線パターン221は、貫通電極213を介して、配線パターン216と電気的に接続されている。配線パターン221は、外部接続用パッド221Aを有する。
配線パターン222は、基板本体211の下面211Bに形成された絶縁膜212の下面に設けられている。配線パターン222は、貫通電極214の下端と接続されている。これにより、配線パターン222は、貫通電極214を介して、配線パターン217と電気的に接続されている。配線パターン222は、外部接続用パッド222Aを有する。
ソルダーレジスト層225は、パッド216A,217Aを除いた部分の配線パターン216,217及び配線パターン218を覆うように、絶縁膜212上に設けられている。ソルダーレジスト層225は、パッド216Aを露出する開口部225Aと、パッド217Aを露出する開口部225Bとを有する。
ソルダーレジスト層226は、パッド221A,222Aを除いた部分の配線パターン221,222を覆うように、絶縁膜212の下面に設けられている。ソルダーレジスト層226は、パッド221Aを露出する開口部226Aと、パッド222Aを露出する開口部226Bとを有する。
電子部品202は、パッド217Aにフリップチップ実装されている。電子部品203は、パッド216Aにフリップチップ実装されている。電子部品203は、配線パターン218を介して、電子部品202と電気的に接続されている。
外部接続端子205は、外部接続用パッド221Aに設けられている。外部接続端子206は、外部接続用パッド222Aに設けられている。外部接続端子205,206は、半導体装置200をマザーボード等の実装基板(図示せず)に実装する際、実装基板に設けられたパッド(図示せず)と電気的に接続される端子である(例えば、特許文献1参照。)。
特開2006−135174号公報
図2は、従来の配線基板の問題点を説明するための図である。図2において、図1に示す半導体装置200と同一構成部分には同一符号を付す。
しかしながら、シリコン基板、GaAs等の化合物半導体基板、ガラス基板(石英ガラス基板も含む)等の基板を基板本体211として用いた場合、基板本体211は樹脂基板と比較して破損しやすい。
そのため、図2に示すように、配線基板201のハンドリング(例えば、配線基板201の完成後から配線基板201に電子部品202,203を実装するまでの間のハンドリング)により、基板本体211の角部又は外周部(角部も含む)が破損して、欠け部250が形成されてしまうという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、基板本体の角部又は外周部(角部も含む)の破損を防止することのできる配線基板及びその方法を提供することを目的とする。
本発明の一観点によれば、基板本体と、前記基板本体を貫通する貫通電極と、前記基板本体の第1の面側に設けられ、前記貫通電極の一方の端部と電気的に接続されると共に、電子部品が実装されるパッドを有する第1の配線パターンと、前記第1の面とは反対側に位置する前記基板本体の第2の面側に設けられ、前記貫通電極の他方の端部と電気的に接続される外部接続用パッドを有する第2の配線パターンと、前記基板本体の前記第1の面側に、前記電子部品が実装されるパッドを露出する開口部を有すると共に、前記電子部品が実装されるパッド以外の部分の前記第1の配線パターンを覆う第1の絶縁樹脂層と、を備えた配線基板であって、前記第1の配線パターンを囲むように、前記第1の面側に位置する前記配線基板の角部に形成され、前記第1の面側に位置する前記基板本体の第1の角部および前記第1の絶縁樹脂層を切り欠く第1の切り欠き部と、前記第1の切り欠き部を覆う第1の樹脂とを設け、前記第1の樹脂は、前記第1の絶縁樹脂層の上部表面において暴露されており、前記配線基板の電子部品が実装される側の面が、前記第1の樹脂から露出していることを特徴とする配線基板が提供される。
本発明によれば、第1の配線パターンを囲むように、基板本体の第1の面側に位置する配線基板の角部に形成され、基板本体の第1の面側に位置する基板本体の第1の角部を切り欠く第1の切り欠き部と、第1の切り欠き部を覆う第1の樹脂とを設けることで、破損しやすい基板本体の第1の角部を第1の樹脂で保護することが可能となる。これにより、配線基板のハンドリング(例えば、配線基板の完成後から配線基板に電子部品を実装するまでの間のハンドリング)により、基板本体の第1の角部が破損することを防止できる。
また、前記第2の配線パターンを囲むように、前記第2の面側に位置する前記配線基板の角部に形成され、前記第2の面側に位置する前記基板本体の第2の角部を切り欠く第2の切り欠き部と、前記第2の切り欠き部を覆う第2の樹脂とを設けてもよい。
これにより、破損しやすい基板本体の第2の角部を第2の樹脂で保護することが可能となるため、配線基板のハンドリング(例えば、配線基板の完成後から配線基板に電子部品を実装するまでの間のハンドリング)により、基板本体の第2の角部が破損することを防止できる。
また、前記第1の切り欠き部と前記第2の切り欠き部との間に位置する部分の前記基板本体の外周側面に、第3の樹脂を設けてもよい。
これにより、第1の切り欠き部と第2の切り欠き部との間に位置する部分の基板本体の外周側面を第3の樹脂で保護することが可能となるため、配線基板のハンドリング(例えば、配線基板の完成後から配線基板に電子部品を実装するまでの間のハンドリング)により、基板本体の外周側面が破損することを防止できる。
本発明の他の観点によれば、基板本体と、前記基板本体を貫通する貫通電極と、前記基板本体の第1の面側に設けられ、前記貫通電極の一方の端部と電気的に接続されると共に、電子部品が実装されるパッドを有する第1の配線パターンと、前記第1の面とは反対側に位置する前記基板本体の第2の面側に設けられ、前記貫通電極の他方の端部と電気的に接続される外部接続用パッドを有する第2の配線パターンと、前記基板本体の前記第1の面側に、前記電子部品が実装されるパッドを露出する開口部を有すると共に、前記電子部品が実装されるパッド以外の部分の前記第1の配線パターンを覆う第1の絶縁樹脂層と、を備えた配線基板であって、前記配線基板の外周部に、前記第1及び第2の配線パターン及び前記貫通電極を囲むように形成され、前記配線基板の外周部に位置する部分の前記基板本体および前記第1の絶縁樹脂層を貫通する切り欠き部と、前記切り欠き部を覆う樹脂とを設け、前記樹脂は、前記第1の絶縁樹脂層の上部表面において暴露されており、前記配線基板の電子部品が実装される側の面が、前記樹脂から露出していることを特徴とする配線基板が提供される。
本発明によれば、配線基板の外周部に、第1及び第2の配線パターン及び貫通電極を囲むように形成され、配線基板の外周部に位置する部分の基板本体を貫通する切り欠き部と、切り欠き部を覆う樹脂とを設けたことにより、基板本体の外周部(角部も含む)を樹脂で保護することが可能となる。これにより、配線基板のハンドリング(例えば、配線基板の完成後から配線基板に電子部品を実装するまでの間のハンドリング)により、基板本体の外周部(角部も含む)が破損することを防止できる。
本発明のその他の観点によれば、複数の配線基板形成領域と、前記複数の配線基板形成領域を囲むように配置された切断領域とを有した基板本体を準備する基板本体準備工程と、前記複数の配線基板形成領域に、前記基板本体を貫通する貫通電極と、前記貫通電極の一方の端部と電気的に接続されると共に、電子部品が実装されるパッドを有する第1の配線パターンと、前記貫通電極の他方の端部と電気的に接続される外部接続用パッドを有する第2の配線パターンと、を形成する貫通電極及び配線パターン形成工程と、前記電子部品が実装されるパッドを露出する開口部を有すると共に、前記電子部品が実装されるパッド以外の部分の前記第1の配線パターンを覆う第1の絶縁樹脂層を形成する絶縁樹脂層形成工程と前記絶縁樹脂層形成工程後に、前記切断領域及び該切断領域と隣接する部分の前記複数の配線形成領域に対応する部分の前記第1の絶縁樹脂層及び前記基板本体に、前記切断領域の幅よりも幅広形状とされた第1の溝を形成する第1の溝形成工程と、前記第1の溝を充填し、前記第1の絶縁樹脂層上部表面において暴露される第1の樹脂を形成する第1の樹脂形成工程と、前記切断領域に対応する部分の前記基板本体、及び前記第1の溝に充填された前記第1の樹脂を切断して、前記複数の配線形成領域に形成された複数の前記配線基板を個片化する切断工程と、を含み、前記配線基板の電子部品が実装される側の面が、前記第1の樹脂から露出されていることを特徴とする配線基板の製造方法が提供される。
本発明によれば、絶縁樹脂層形成工程後に、切断領域及び切断領域と隣接する部分の複数の配線形成領域に対応する部分の第1の絶縁樹脂層及び前記基板本体に、切断領域の幅よりも幅広形状とされた第1の溝を形成し、次いで、第1の溝を充填する第1の樹脂を形成し、次いで、切断領域に対応する部分の基板本体、及び第1の溝に充填された第1の樹脂を切断して、複数の配線形成領域に形成された複数の配線基板を個片化することで、第1の絶縁樹脂層が形成された側に位置する配線基板の角部に、第1の配線パターンを囲むように、基板本体の第1の角部を切り欠く第1の切り欠き部を形成すると共に、第1の切り欠き部を覆う第1の樹脂を形成することにより、配線基板のハンドリング(例えば、配線基板の完成後から配線基板に電子部品を実装するまでの間のハンドリング)により、基板本体の第1の角部が破損することを防止できる。
また、前記絶縁樹脂層形成工程においてさらに、前記外部接続用パッドを露出する開口部を有すると共に、前記外部接続用パッド以外の部分の前記第2の配線パターンを覆う第2の絶縁樹脂層を形成し、
前記第1の樹脂形成工程と前記切断工程との間に、前記切断領域及び該切断領域と隣接する部分の前記複数の配線形成領域に対応する部分の前記第2の絶縁樹脂層及び前記基板本体に、前記切断領域の幅よりも幅広形状とされた第2の溝を形成する第2の溝形成工程と、前記第2の溝を充填する第2の樹脂を形成する第2の樹脂形成工程と、を設け、前記切断工程では、前記切断領域に対応する部分の前記第1及び第2の樹脂及び前記基板本体を切断してもよい。
これにより、配線基板のハンドリング(例えば、配線基板の完成後から配線基板に電子部品を実装するまでの間のハンドリング)により、基板本体の第2の角部が破損することを防止できる。
本発明のその他の観点によれば、複数の配線基板形成領域と、前記複数の配線基板形成領域を囲むように配置された切断領域とを有した基板本体を準備する基板本体準備工程と、前記複数の配線基板形成領域に、前記基板本体を貫通する貫通電極と、前記貫通電極の一方の端部と電気的に接続されると共に、電子部品が実装されるパッドを有する第1の配線パターンと、前記貫通電極の他方の端部と電気的に接続される外部接続用パッドを有する第2の配線パターンと、を形成するパターン形成工程と、前記電子部品が実装されるパッドを露出する開口部を有すると共に、前記電子部品が実装されるパッド以外の部分の前記第1の配線パターンを覆う第1の絶縁樹脂層を形成する絶縁樹脂層形成工程と前記絶縁樹脂層形成工程後に、前記切断領域及び該切断領域と隣接する部分の前記複数の配線形成領域を貫通すると共に、前記切断領域の幅よりも幅広形状とされた貫通溝を形成する貫通溝形成工程と、前記貫通溝を充填し、前記第1の絶縁樹脂層の上部表面において暴露される樹脂を形成する樹脂形成工程と、前記切断領域に対応する部分の前記樹脂を切断して複数の前記配線基板を個片化する切断工程と、を含み、前記配線基板の電子部品が実装される側の面が前記樹脂から露出されていることを特徴とする配線基板の製造方法が提供される。
本発明によれば、絶縁樹脂層形成工程後に、切断領域及び切断領域と隣接する部分の複数の配線形成領域を貫通すると共に、切断領域の幅よりも幅広形状とされた貫通溝を形成し、次いで、貫通溝を充填する樹脂を形成し、次いで、切断領域に対応する部分の樹脂を切断して複数の前記配線基板を個片化することにより、第1及び第2の配線パターン及び貫通電極を囲むように配線基板の外周部に形成されると共に、樹脂に覆われた切り欠き部を形成することで、基板本体の外周部(角部も含む)を樹脂で保護することが可能となる。これにより、配線基板のハンドリング(例えば、配線基板の完成後から配線基板に電子部品を実装するまでの間のハンドリング)により、基板本体の外周部(角部も含む)が破損することを防止できる。
本発明によれば、配線基板に設けられた基板本体の角部又は外周部(角部も含む)の破損を防止することができる。
以下、図面に基づいて本発明の実施の形態について説明する。
(第1の実施の形態)
図3は、本発明の第1の実施の形態に係る半導体装置の断面図である。
図3を参照するに、第1の実施の形態の半導体装置10は、配線基板11と、電子部品12,13と、外部接続端子15,16とを有する。
配線基板11は、基板本体21と、絶縁膜22と、貫通電極23,24と、第1の配線パターン26,27と、配線パターン28と、第2の配線パターン31,32と、第1の絶縁樹脂層35と、第2の絶縁樹脂層36と、第1の切り欠き部である切り欠き部38と、第1の樹脂である樹脂39とを有する。
基板本体21は、板状とされており、貫通孔43,44を有する。基板本体21としては、例えば、シリコン基板、GaAs等の化合物半導体基板、ガラス基板(石英ガラス基板も含む)等を用いることができる。基板本体21としてシリコン基板を用いた場合、基板本体21の厚さは、例えば、200μmとすることができる。なお、本実施の形態では、基板本体21としてシリコン基板を用いた場合を例に挙げて以下の説明を行う。
絶縁膜22は、基板本体21の上面21A(第1の面)及び下面21B(第2の面)と、貫通孔43,44の側面に対応する部分の基板本体21の面とを覆うように形成されている。絶縁膜22としては、例えば、熱酸化膜や酸化膜(例えば、CVD法により形成された酸化膜)等を用いることができる。具体的には、絶縁膜22としては、例えば、SiO膜を用いることができる。絶縁膜22として熱酸化膜又は酸化膜を用いた場合、絶縁膜22の厚さは、例えば、1μmとすることができる。
貫通電極23は、絶縁膜22が形成された貫通孔43に設けられている。貫通電極24は、絶縁膜22が形成された貫通孔44に設けられている。貫通電極23,24は、例えば、めっき法により形成することができる。貫通電極23,24の材料としては、例えば、Cuを用いることができる。
第1の配線パターン26は、基板本体21の上面21Aに形成された絶縁膜22上に設けられている。第1の配線パターン26は、貫通電極23の上端と接続されている。第1の配線パターン26は、電子部品13が実装されるパッド46を有する。
第1の配線パターン27は、基板本体21の上面21Aに形成された絶縁膜22上に設けられている。第1の配線パターン27は、貫通電極24の上端と接続されている。第1の配線パターン27は、電子部品12が実装されるパッド47を有する。
配線パターン28は、電子部品12と電子部品13との間に位置する部分の絶縁膜22上に設けられている。配線パターン28は、一方の端部がパッド46と接続されており、他方の端部がパッド47と接続されている。
上記構成とされた第1の配線パターン26,27及び配線パターン28は、例えば、セミアディティブ法により形成することができる。また、第1の配線パターン26,27及び配線パターン28の材料としては、例えば、Cuを用いることができる。
第2の配線パターン31は、基板本体21の下面21Bに形成された絶縁膜22の下面に設けられている。第2の配線パターン31は、貫通電極23の下端と接続されている。これにより、第2の配線パターン31は、貫通電極23を介して、第1の配線パターン26と電気的に接続されている。第2の配線パターン31は、外部接続端子15が配設される外部接続用パッド51を有する。
第2の配線パターン32は、基板本体21の下面21Bに形成された絶縁膜22の下面に設けられている。第2の配線パターン32は、貫通電極24の下端と接続されている。これにより、第2の配線パターン32は、貫通電極24を介して、第1の配線パターン27と電気的に接続されている。第2の配線パターン32は、外部接続端子16が配設される外部接続用パッド52を有する。
上記構成とされた第2の配線パターン31,32は、例えば、セミアディティブ法により形成することができる。また、第2の配線パターン31,32の材料としては、例えば、Cuを用いることができる。
第1の絶縁樹脂層35は、パッド46,47を除いた部分の第1の配線パターン26,27及び配線パターン28を覆うように、絶縁膜22上に設けられている。第1の絶縁樹脂層35は、パッド46を露出する開口部35Aと、パッド47を露出する開口部35Bとを有する。第1の絶縁樹脂層35としては、例えば、ソルダーレジスト層を用いることができる。
第2の絶縁樹脂層36は、パッド51,52を除いた部分の第2の配線パターン31,32を覆うように、基板本体21の下面21Bに形成された絶縁膜22の下面に設けられている。第2の絶縁樹脂層36は、パッド51を露出する開口部36Aと、パッド52を露出する開口部36Bとを有する。第2の絶縁樹脂層35としては、例えば、ソルダーレジスト層を用いることができる。
切り欠き部38は、基板本体21の上面21A側に位置する配線基板11の角部に設けられている。切り欠き部38は、上面21A側に位置する基板本体21の角部(第1の角部)、及び基板本体21の角部の近傍に位置する絶縁膜22及び第1の絶縁樹脂層35に形成されている。切り欠き部38は、上面21A側に位置する基板本体21の角部、及び基板本体21の角部の近傍に位置する絶縁膜22及び第1の絶縁樹脂層35を切り欠くように構成されている。
切り欠き部38は、第1の配線パターン26,27及び配線パターン28を囲む平面視額縁形状とされている。基板本体21に形成された部分の切り欠き部38は、基板本体21の上面21Aから基板本体21の下面21Bに向かうにつれて幅が狭まる形状とされている。つまり、切り欠き部38の下端部は、先鋭形状とされている。先鋭形状とされていない部分の切り欠き部38の幅Jは、例えば、30μmとすることができる。
切り欠き部38は、例えば、ダイサーやレーザ加工により形成することができる。切り欠き部38をダイサーで加工する場合、ダイシングブレードは、例えば、その先端が先鋭形状とされたものを用いることができる。
樹脂39は、切り欠き部38を覆うように設けられている。樹脂39は、切り欠き部38と略等しい形状とされている。樹脂39の上部は、第1の絶縁樹脂層35の上面から突出している。樹脂39は、切り欠き部38に露出された部分の基板本体21(具体的には、上面21A側に位置する基板本体21の角部)を保護するためのものである。
このように、第1の配線パターン26,27を囲むように、基板本体21の上面21A側に位置する配線基板11の角部に形成され、基板本体21の角部を切り欠く切り欠き部38と、切り欠き部38を覆う樹脂39とを設けることにより、破損しやすい基板本体21の角部を樹脂39で保護することが可能となる。これにより、配線基板11のハンドリング(例えば、配線基板11の完成後から配線基板11に電子部品12,13を実装するまでの間のハンドリング)により、基板本体21の上面21A側に位置する基板本体21の角部が破損することを防止できる。
樹脂39としては、例えば、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等を用いることができる。また、樹脂39の側面39Aは、基板本体21の外周側面21Cと略面一とされている。
このように、樹脂39の側面39Aと基板本体21の外周側面21Cとが略面一となるように、切り欠き部38に樹脂39を設けることにより、配線基板11の面方向のサイズが大型化することを防止できる。
電子部品12は、配線基板11に設けられたパッド47にフリップチップ実装されている。電子部品12と配線基板11との隙間には、アンダーフィル樹脂54が充填されている。電子部品13は、配線基板11に設けられたパッド46にフリップチップ実装されている。電子部品13は、配線パターン28を介して、電子部品12と電気的に接続されている。電子部品13と配線基板11との隙間には、アンダーフィル樹脂55が充填されている。電子部品12,13としては、例えば、半導体チップを用いることができる。
外部接続端子15は、外部接続用パッド51に設けられている。外部接続端子16は、外部接続用パッド52に設けられている。外部接続端子15,16は、半導体装置10をマザーボード等の実装基板(図示せず)に実装する際、実装基板に設けられたパッド(図示せず)と電気的に接続される端子である。
本実施の形態の配線基板によれば、第1の配線パターン26,27を囲むように、基板本体21の上面21A側に位置する配線基板11の角部に形成され、基板本体21の角部を切り欠く切り欠き部38と、切り欠き部38を覆う樹脂39とを設けることにより、破損しやすい基板本体21の角部を樹脂39で保護することが可能となる。これにより、配線基板11のハンドリング(例えば、配線基板11の完成後から配線基板11に電子部品12,13を実装するまでの間のハンドリング)により、基板本体21の上面21A側に位置する基板本体21の角部が破損することを防止できる。
また、樹脂39の側面39Aと基板本体21の外周側面21Cとを略面一とすることで、配線基板11の面方向のサイズが大型化することを防止できる。
なお、基板本体21としてガラス基板を用いた場合、GaAs基板やガラス基板は絶縁体であるため、上記説明した絶縁膜22が不要となる。
図4〜図12は、本発明の第1の実施の形態に係る配線基板の製造工程を示す図であり、図13は、図4に示す構造体の平面図である。図4〜図12において、第1の実施の形態の配線基板11と同一構成部分には同一符号を付す。また、図13において、図4に示す構造体と同一構成部分には、同一符号を付す。
図4〜図13を参照して、第1の実施の形態の配線基板11の製造方法について説明する。始めに、図4に示す工程では、複数の配線基板形成領域Aと、複数の配線基板形成領域Aを囲むように配置された切断領域Bとを有した基板本体61を準備する(基板本体準備工程)。
配線基板形成領域Aは、配線基板11が形成される領域である。切断領域Bは、後述する図11に示す工程において、基板本体61が切断される領域である。基板本体61は、図11に示す工程において切断される(例えば、矩形に切断される)ことにより、複数の基板本体21(配線基板11の構成要素の1つ)となるものである。基板本体21としては、例えば、シリコン基板、GaAs等の化合物半導体基板、ガラス基板(石英ガラス基板も含む)等を用いることができる。なお、本実施の形態では、基板本体21としてシリコン基板を用いた場合を例に挙げて、以下の説明を行う。基板本体61としてシリコン基板を用いた場合、基板本体61の厚さは、例えば、200μmとすることができる。
次いで、図5に示す工程では、周知の手法により、図4に示す複数の配線基板形成領域Aに貫通孔43,44を形成し、次いで、基板本体61の両面61A,61B及び貫通孔43,44に対応する部分の基板本体61の面を覆う絶縁膜22を形成し、次いで、貫通孔43,44に貫通電極23,24を形成し、その後、第1の配線パターン26,27、配線パターン28、及び第2の配線パターン31,32を形成する(貫通電極及び配線パターン形成工程)。
具体的には、貫通孔43,44は、例えば、エッチング法やレーザ加工法等の方法により形成する。なお、基板本体61として、ガラス基板を用いた場合、貫通孔43,44は、例えば、ウエットエッチング、サンドブラスト、機械加工等の方法により形成する。また、基板本体61としてガラス基板を用いた場合、絶縁膜22は不要となる。
絶縁膜22としては、例えば、熱酸化膜や酸化膜等を用いることができる。この場合、絶縁膜22は、例えば、熱酸化法やCVD法等の方法により形成することができる。貫通電極23,24、第1の配線パターン26,27、配線パターン28、及び第2の配線パターン31,32は、例えば、セミアディティブ法により形成することができる。貫通電極23,24、第1の配線パターン26,27、配線パターン28、及び第2の配線パターン31,32の材料としては、例えば、Cuを用いることができる。
次いで、図6に示す工程では、周知の手法により、基板本体61の上面61Aに形成された絶縁膜22に、パッド46,47を露出する開口部35A,35Bを有した第1の絶縁樹脂層35を形成すると共に、基板本体61の下面61Bに形成された絶縁膜22に、パッド51,52を露出する開口部36A,36Bを有した第2の絶縁樹脂層36を形成する(絶縁樹脂層形成工程)。第1及び第2の絶縁樹脂層35,36としては、例えば、ソルダーレジスト層を用いることができる。
次いで、図7に示す工程では、図6に示す構造体の下面側(第2の絶縁樹脂層36が形成されている側)にダイシングテープ64を貼り付ける。ダイシングテープ64の厚さは、例えば、300μmとすることができる。
次いで、図8に示す工程では、切断領域B及び切断領域Bと隣接する部分の複数の配線形成領域Aに対応する部分の第1の絶縁樹脂層35、絶縁膜22、及び基板本体61に、切断領域Bの幅よりも幅広形状とされた溝66(第1の溝)を形成する(第1の溝形成工程)。
このとき、溝66は、切断領域Bの中心線Cを基準として左右対称となるように形成するとよい。溝66は、例えば、ダイサーやレーザ加工により形成することができる。ダイサーを用いて溝66を形成する場合、ダイシングブレードは、例えば、その先端が先鋭形状とされたものを用いることができる。
溝66は、後述する図11に示す工程で切断されることにより、図3で説明した切り欠き部38(配線基板11の構成要素の1つ)となる溝である。切断領域Bの幅が40μmの場合、溝66の幅Dは、例えば、100μmとすることができる。この場合、溝66の深さは、例えば、100μmとすることができる。
次いで、図9に示す工程では、第1の絶縁樹脂層35上に、溝66と対向する部分に貫通溝67Aを有したステンシルマスク67を載置し、その後、印刷法により、溝66を充填する樹脂39(第1の樹脂)を形成する(第1の樹脂形成工程)。
このとき、貫通溝67Aにも樹脂39が形成される。図9に示す樹脂39は、先に説明した図3に示す樹脂39の母材である。樹脂39としては、例えば、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等を用いることができる。なお、この段階では、樹脂39は、完全には硬化していない(つまり、樹脂39は半硬化状態である。)。貫通溝67Aの幅は、溝66の幅と略等しくなるように構成されている。溝66の幅が100μmの場合、貫通溝67Aの幅は、例えば、100μmとすることができる。ステンシルマスク67の厚さは、例えば、30μmとすることができる。
次いで、図10に示す工程では、図9に示すステンシルマスク67を除去した後、図9に示す半硬化状態の樹脂39を完全に硬化させる。樹脂69が熱硬化性のエポキシ樹脂の場合、例えば、半硬化状態の樹脂39を160℃に加熱することで樹脂39を完全に硬化させる。完全に硬化した樹脂39は、後述する図11に示す工程で切断されることにより、図3に示す樹脂39(配線基板11の構成要素の1つ)となる。
次いで、図11に示す工程では、図10に示す構造体のうち、切断領域Bに対応する部分の基板本体61、絶縁膜22、第2の絶縁樹脂層36、及び樹脂39を切断することにより、複数の配線形成領域Aに形成された複数の配線基板11を個片化することで、第1の絶縁樹脂層35が形成された側に位置する配線基板11の角部に、第1の配線パターン26,27を囲むように、基板本体21の第1の角部を切り欠く切り欠き部38を形成すると共に、切り欠き部38を覆う樹脂39(完全に硬化した樹脂)を形成する(切断工程)。このとき、溝66の幅Dは、切断領域Bの幅Bよりも広いため、ダイシングテープ64上において、分離された複数の配線基板11に設けられた切り欠き部38には樹脂39が残る。切断領域Bに対応する部分の基板本体61、第2の絶縁樹脂層36、絶縁膜22、及び樹脂39の切断は、例えば、ダイサーやレーザ加工等の方法により行うことができる。なお、この段階では、複数の配線基板11は、個片化された状態でダイシングテープ64に接着されている。
次いで、図12に示す工程では、図11に示すダイシングテープ64を除去する。これにより、複数の配線基板11は、完全に分離される。
本実施の形態の配線基板の製造方法によれば、絶縁樹脂層形成工程後に、切断領域B及び切断領域Bと隣接する部分の複数の配線形成領域Aに対応する部分の第1の絶縁樹脂層35、絶縁膜22、及び基板本体61に、切断領域Bの幅よりも幅広形状とされた溝66を形成し、次いで、溝66を充填する樹脂39を形成し、次いで、切断領域Bに対応する部分の基板本体61、第2の絶縁樹脂層36、及び溝66に充填された樹脂39を切断して、複数の配線形成領域Aに形成された複数の配線基板11を個片化することで、第1の絶縁樹脂層35が形成された側に位置する配線基板11の角部に、第1の配線パターン26,27を囲むように、基板本体21の角部を切り欠く切り欠き部38を形成すると共に、切り欠き部38を覆う樹脂39を形成することにより、配線基板11のハンドリング(例えば、配線基板11の完成後から配線基板11に電子部品12,13を実装するまでの間のハンドリング)により、上面21A側に位置する基板本体21の角部が破損することを防止できる。
図14は、本発明の第1の実施の形態の変形例に係る配線基板の製造工程を示す図である。図14において、先に説明した図9に示す構造体と同一構成部分には同一符号を付す。
なお、本実施の形態では、貫通溝67Aを有したマスク67を用いた印刷法により溝66に樹脂39を充填する場合(図9参照)を例に挙げて説明したが、マスク67を用いた印刷法の代わりに、図14に示すように、インクジェット法やディスペンス法により、溝66を充填する樹脂39を形成してもよい。この場合、マスク67が不要となると共に、配線基板11に設けられた樹脂39の上面と第1の絶縁樹脂層35の上面とを略面一にすることが可能となる。
図15は、本発明の第1の実施の形態の第1変形例に係る半導体装置の断面図である。図15において、第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。
図15を参照するに、第1の実施の形態の第1変形例に係る半導体装置75は、第1の実施の形態の半導体装置10に設けられた配線基板11の代わりに、配線基板76を設けた以外は、半導体装置10と同様に構成される。
配線基板76は、配線基板11に設けられた切り欠き部38及び樹脂39の代わりに、切り欠き部77及び樹脂78を設けた以外は、配線基板11と同様に構成される。
切り欠き部77は、切り欠き部77の下端部の断面形状が四角形とされていること以外は、切り欠き部38と同様な構成とされている。切り欠き部77は、例えば、刃幅が略一定とされ、先端が平坦な形状とされたダイシングブレードを用いて、第1の絶縁樹脂層35、絶縁膜22、及び基板本体21の一部を切断することで形成できる。
樹脂78は、切り欠き部77に設けられている。樹脂78は、樹脂78の下端部の断面形状が四角形とされていること以外は、樹脂39と同様な構成とされている。樹脂78の側面78Aは、基板本体21の外周側面21Cと略面一とされている。樹脂78の上端は、第1の絶縁樹脂層35の上面から上方へ突出している。
このような構成とされた第1の実施の形態の第1変形例の配線基板76は、第1の実施の形態の配線基板11と同様な効果を得ることができる。なお、図15では、樹脂78の上端が第1の絶縁樹脂層35の上面から突出した場合を例に挙げて説明したが、樹脂78の上端面と第1の絶縁樹脂層35の上面とを略面一にしてもよい。
また、第1の実施の形態の第1変形例の配線基板76は、切断されることで切り欠き部77となる溝を形成する際、刃幅が略一定とされ、先端が平坦な形状とされたダイシングブレードを用いること以外は、第1の実施の形態の配線基板11の製造方法と同様な手法により形成することができ、第1の実施の形態の配線基板11の製造方法と同様な効果を得ることができる。
図16は、本発明の第1の実施の形態の第2変形例に係る半導体装置の断面図である。図16において、第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。
図16を参照するに、第1の実施の形態の第2変形例に係る半導体装置85は、第1の実施の形態の半導体装置10に設けられた配線基板11の代わりに、配線基板86を設けた以外は、半導体装置10と同様に構成される。
配線基板86は、配線基板11に設けられた切り欠き部38及び樹脂39の代わりに、切り欠き部88及び樹脂89を設けた以外は、配線基板11と同様に構成される。
切り欠き部88は、配線基板11に設けられた切り欠き部38を上下反転させた形状とされており、第2の絶縁樹脂層36が形成された側の配線基板86の角部に設けられている。切り欠き部88は、第2の配線パターン31,32を囲むように配置されている。
樹脂89は、配線基板11に設けられた樹脂39を上下反転させた形状とされており、切り欠き部88を覆うように設けられている。樹脂89の側面89Aは、基板本体21の外周側面21Cと略面一とされている。樹脂89の下端は、第2の絶縁樹脂層36の下面から下方へ突出している。樹脂89としては、例えば、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等を用いることができる。
このような構成とされた第1の実施の形態の第2変形例の配線基板86は、第1の実施の形態の配線基板11と同様な効果を得ることができる。なお、図16では、樹脂89の下端が第2の絶縁樹脂層36の下面から突出した場合を例に挙げて説明したが、樹脂89の下端面と第2の絶縁樹脂層36の下面とを略面一にしてもよい。
また、第1の実施の形態の第2変形例に係る配線基板86は、第1の実施の形態の配線基板11の製造方法を同様な手法により形成することができ、第1の実施の形態の配線基板11の製造方法と同様な効果を得ることができる。
(第2の実施の形態)
図17は、本発明の第2の実施の形態に係る半導体装置の断面図である。図17において、第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。
図17を参照するに、第2の実施の形態の半導体装置100は、第1の実施の形態の半導体装置に設けられた配線基板11の代わりに、配線基板101を設けた以外は、半導体装置10と同様に構成される。
配線基板101は、配線基板11の構成に、さらに図16で説明した切り欠き部88(本実施の形態の場合、第2の切り欠き部)及び樹脂89(本実施の形態の場合、第2の樹脂)を設けた以外は、配線基板11と同様に構成される。
つまり、配線基板101では、配線基板101の上面側の外周部(配線基板101の角部も含む)が樹脂39に覆われると共に、配線基板101の下面側の外周部(配線基板101の角部も含む)が樹脂89で覆われている。これにより、配線基板101では、基板本体21の両面21A,21Bの角部(第1及び第2の角部)が樹脂39,89で覆われると共に、樹脂39,89から露出されている部分の基板本体21の外周側面21Cの面積を小さくすることが可能となる。
本実施の形態の配線基板によれば、第1の配線パターン26,27を囲むように、基板本体21の上面21A側に位置する配線基板11の角部に形成され、基板本体21の角部(第1の角部)を切り欠く切り欠き部38と、切り欠き部38を覆う樹脂39と、第2の配線パターン31,32を囲むように、基板本体21の下面21B側に位置する配線基板11の角部に形成され、基板本体21の角部(第2の角部)を切り欠く切り欠き部88と、切り欠き部88を覆う樹脂89と、を設けることにより、破損しやすい基板本体21の角部(第1及び第2の角部)が樹脂39,89で覆われると共に、樹脂39,89から露出されている部分の基板本体21の外周側面21Cの面積を小さくすることが可能となる。これにより、配線基板101のハンドリング(例えば、配線基板101の完成後から配線基板101に電子部品12,13を実装するまでの間のハンドリング)により、基板本体21の角部(第1及び第2の角部)及び樹脂39,89に覆われた部分の基板本体21の側壁が破損することを防止できる。
なお、図17では、樹脂39の上端が第1の絶縁樹脂層35の上面から突出すると共に、樹脂89の下端が第2の絶縁樹脂層36の下面から突出した場合を例に挙げて説明したが、樹脂39の上端面と第1の絶縁樹脂層35の上面とを略面一にする共に、樹脂89の下端面と第2の絶縁樹脂層36の下面とが略面一となるように構成してもよい。
図18〜図23は、本発明の第2の実施の形態に係る配線基板の製造工程を示す図である。図18〜図23において、先に説明した図10〜図12に示す構造体及び第2の実施の形態の配線基板101と同一構成部分には同一符号を付す。
始めに、図4〜図10に示す工程と同様な処理を行うことで、図10に示す構造体を形成する。次いで、図18に示す工程では、図10に示す構造体からダイシングテープ64を除去し、次いで、ダイシングテープ106にダイシングテープ64が除去された構造体の上下を反転させた状態で貼り付ける。
次いで、図19に示す工程では、第2の配線パターン31,32が形成された側から切断領域B及び切断領域Bと隣接する部分の複数の配線形成領域Aに対応する部分の第2の絶縁樹脂層36、絶縁膜22、及び基板本体61に、切断領域Bの幅よりも幅広形状とされた溝107(第2の溝)を形成する(第2の溝形成工程)。
このとき、溝107は、切断領域Bの中心線Cを基準として左右対称となるように形成する。また、溝107は、溝66と接続させてもよいし、溝66から少し離間させてもよい。溝107は、例えば、ダイサーやレーザ加工により形成することができる。ダイサーを用いて溝107を形成する際に使用するダイシングブレードは、例えば、その先端が先鋭形状とされたものを用いることができる。
溝107は、後述する図22に示す工程で切断されることにより、図17で説明した切り欠き部88(配線基板101の構成要素の1つ)となる溝である。切断領域Bの幅が40μmの場合、溝107の幅Eは、例えば、100μmとすることができる。この場合、溝107の深さは、例えば、100μmとすることができる。
次いで、図20に示す工程では、第2の絶縁樹脂層36上に、溝107と対向する部分に貫通溝67Aを有したステンシルマスク67を載置し、その後、印刷法により、溝107を充填する樹脂89(第2の樹脂)を形成する(第2の樹脂形成工程)。
このとき、貫通溝67Aにも樹脂89が形成される。図20に示す樹脂89は、先に説明した図17に示す樹脂89の母材である。樹脂89としては、例えば、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等を用いることができる。なお、この段階では、樹脂89は、完全には硬化していない(つまり、樹脂89は半硬化状態である。)。貫通溝67Aの幅は、溝107の幅と略等しくなるように構成されている。溝107の幅が100μmの場合、貫通溝67Aの幅は、例えば、100μmとすることができる。ステンシルマスク67の厚さは、例えば、30μmとすることができる。
次いで、図21に示す工程では、図20に示すステンシルマスク67を除去した後、樹脂89を硬化させる。樹脂89が熱硬化性のエポキシ樹脂の場合、例えば、樹脂89を160℃に加熱することで樹脂89を硬化させる。硬化した樹脂89は、後述する図22に示す工程で切断されることにより、図17で説明した樹脂89(配線基板101の構成要素の1つ)となるものである。
次いで、図22に示す工程では、図21に示す構造体のうち、切断領域Bに対応する部分の樹脂39,89及び基板本体61を切断することにより、複数の配線形成領域Aに形成された複数の配線基板101を個片化する(切断工程)。
これにより、第1の絶縁樹脂層35が形成された側に位置する配線基板101の角部に、樹脂39に覆われると共に、第1の配線パターン26,27を囲むように、第1の絶縁樹脂層35側に位置する基板本体21の角部を切り欠く切り欠き部38が形成されると共に、第2の絶縁樹脂層36が形成された側に位置する配線基板101の角部に、樹脂89に覆われると共に、第2の配線パターン31,32を囲むように、第2の絶縁樹脂層36側に位置する基板本体21の角部を切り欠く切り欠き部88が形成される。
このとき、溝66,107の幅D,Eは、切断領域Bの幅よりも広いため、ダイシングテープ106上において、分離された複数の配線基板101の第1の絶縁樹脂層35の上面側には樹脂39が残り、分離された複数の配線基板101の第2の絶縁樹脂層36の下面側には樹脂89が残る。
切断領域Bに対応する部分の基板本体61及び樹脂69,89の切断は、例えば、ダイサーやレーザ加工等の手法により行うことができる。なお、この段階では、個片化された複数の配線基板101は、ダイシングテープ106に接着されている。
次いで、図23に示す工程では、図22に示すダイシングテープ106を除去する。これにより、複数の配線基板101は、完全に分離される。
本実施の形態の配線基板の製造方法によれば、溝66に樹脂39を形成した後、第2の配線パターン31,32が形成された側から切断領域B及び切断領域Bと隣接する部分の複数の配線形成領域Aに対応する部分の第2の絶縁樹脂層36、絶縁膜22、及び基板本体61に、切断領域Bの幅よりも幅広形状とされた溝107(第2の溝)を形成し、次いで、溝107を充填する樹脂89を形成し、その後、切断領域Bに対応する部分の樹脂39,89及び基板本体61を切断して、複数の配線形成領域Aに形成された複数の配線基板101を個片化することにより、樹脂39に覆われ、第1の配線パターン26,27を囲むように、第1の絶縁樹脂層35側に位置する基板本体21の角部(第1の角部)を切り欠く切り欠き部38と、樹脂89に覆われ、第2の配線パターン31,32を囲むように、第2の絶縁樹脂層36側に位置する基板本体21の角部を切り欠く切り欠き部88(第2の角部)とが形成されため、破損しやすい基板本体21の角部(第1及び第2の角部)が樹脂39,89で覆われると共に、樹脂39,89から露出されている部分の基板本体21の外周側面21Cの面積を小さくすることが可能となる。
これにより、配線基板101のハンドリング(例えば、配線基板101の完成後から配線基板101に電子部品12,13を実装するまでの間のハンドリング)により、基板本体21の角部(第1及び第2の角部)及び樹脂39,89に覆われた部分の基板本体21の側壁が破損することを防止できる。
図24は、本発明の第2の実施の形態の第1変形例に係る半導体装置の断面図である。図24において、先に説明した第1の実施の形態の第1変形例に係る半導体装置75と同一構成部分には同一符号を付す。
図24を参照して、第2の実施の形態の第1変形例に係る半導体装置115は、第1の実施の形態の第1変形例に係る半導体装置75に設けられた配線基板76の代わりに、配線基板116を設けた以外は半導体装置75と同様に構成される。
配線基板116は、配線基板76の構成に、さらに、切り欠き部117(第2の切り欠き部)及び樹脂118(第2の樹脂)を設けた以外は、配線基板76と同様に構成される。切り欠き部117は、基板本体21の下面21B側に位置する配線基板116の角部に設けられている。切り欠き部117は、切り欠き部77と同様な形状とされており、第2の配線パターン31,32を囲んでいる。
樹脂118は、切り欠き部117に設けられている。樹脂118は、樹脂78と同様な構成(同様な形状及び材料)とされている。樹脂118の下端は、第2の絶縁樹脂層36の下面から突出している。また、樹脂118の側面118Aと基板本体21の外周側面21Cとは、略面一とされている。
このような構成とされた第2の実施の形態の第1変形例に係る配線基板116は、第2の実施の形態の配線基板101と同様な効果を得ることができる。つまり、基板本体21の両面21A,21Bの角部に形成する切り欠き部の形状や樹脂の形状は、本実施の形態で説明した切り欠き部38,88,77,117の形状及び樹脂39,89,78,118の形状に限定されない。
なお、図24では、樹脂78の上端が第1の絶縁樹脂層35の上面から突出すると共に、樹脂118の下端が第2の絶縁樹脂層36の下面から突出した場合を例に挙げて説明したが、樹脂78の上端面と第1の絶縁樹脂層35の上面とを略面一にする共に、樹脂118の下端面と第2の絶縁樹脂層36の下面とが略面一となるように構成してもよい。
上記構成とされた配線基板116は、切断されることで切り欠き部38,88となる溝(図示せず)を形成する際、刃幅が略一定とされ、先端が平坦な形状とされたダイシングブレードを用いること以外は、第2の実施の形態の配線基板101の製造方法と同様な手法により製造することができる。
図25は、本発明の第2の実施の形態の第2変形例に係る半導体装置の断面図である。図25において、第2の実施の形態の半導体装置100と同一構成部分には同一符号を付す。
図25を参照するに、第2の実施の形態の第2変形例に係る半導体装置120は、第2の実施の形態の半導体装置100に設けられた配線基板101の代わりに、配線基板121を設けた以外は、半導体装置100と同様に構成される。
配線基板121は、配線基板101の構成に、さらに樹脂123(第3の樹脂)を設けた以外は配線基板101と同様に構成される。樹脂123は、樹脂39と樹脂89との間に位置する基板本体21の外周側面21Cを覆うように設けられている。樹脂123としては、例えば、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等を用いることができる。樹脂123は、例えば、ディスペンス法により形成することができる。
このように、切り欠き部38,88と、切り欠き部38を覆う樹脂39と、切り欠き部88を覆う樹脂89と、樹脂39と樹脂89との間に位置する基板本体21の外周側面21Cを覆う樹脂123とを設けることで、樹脂39,89,123により基板本体21の両面21A,21Bに形成された角部(第1及び第2の角部)及び基板本体21の外周側面21Cを保護することが可能となる。
このため、配線基板121のハンドリング(例えば、配線基板121の完成から配線基板121に電子部品12,13を実装するまでの間のハンドリング)により、基板本体21の両面21A,21Bに形成された角部(第1及び第2の角部)及び基板本体21の外周側面21Cが破損することを防止できる。
図26は、本発明の第2の実施の形態の第3変形に係る半導体装置の断面図である。図26において、第2の実施の形態の第1変形例に係る半導体装置115と同一構成部分には同一符号を付す。
図26を参照するに、第2の実施の形態の第3変形例に係る半導体装置125は、第2の実施の形態の第1変形例に係る配線基板115に設けられた配線基板116の代わりに、配線基板126を設けた以外は、配線基板115と同様に構成される。
配線基板126は、配線基板115の構成に、さらに樹脂128を設けた以外は、配線基板115と同様な構成とされている。樹脂128は、樹脂78と樹脂118との間に位置する部分の基板本体21の外周側面21Cを覆うように設けられている。樹脂123としては、例えば、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等を用いることができる。樹脂123は、例えば、ディスペンス法により形成することができる。
上記構成とされた第2の実施の形態の第3変形例に係る配線基板126は、第2の実施の形態の第2変形例に係る配線基板121と同様な効果を得ることができる。
(第3の実施の形態)
図27は、本発明の第3の実施の形態に係る半導体装置の断面図である。図27において、第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。
図27を参照するに、第3の実施の形態の半導体装置130は、第1の実施の形態の半導体装置10に設けられた配線基板11の代わりに、配線基板131を設けた以外は、半導体装置10と同様に構成される。
配線基板131は、配線基板11に設けられた切り欠き部38及び樹脂39の代わりに、切り欠き部133及び樹脂134を設けた以外は、配線基板11と同様に構成されている。
切り欠き部133は、連続する切り欠き部であり、配線基板131の外周部に設けられている。切り欠き部133は、配線基板131の外周部に位置する部分の基板本体21、絶縁膜22、第1の絶縁樹脂層35、及び第2の絶縁樹脂層36を貫通するように形成されている。切り欠き部133は、第1及び第2の配線パターン26,27,31、32と貫通電極23,24とを囲むような形状とされている。
樹脂134は、切り欠き部133を覆うように設けられている。樹脂134は、基板本体21の外周側面21D全体を覆っている。樹脂134としては、例えば、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等を用いることができる。
本実施の形態の配線基板によれば、配線基板131の外周部に、第1及び第2の配線パターン26,27,31,32及び貫通電極23,24を囲むように形成され、配線基板131の外周部に位置する部分の基板本体21を貫通する切り欠き部133と、切り欠き部133を覆う樹脂134とを設けたことにより、基板本体21の外周部(基板本体21の両面21A,21Bに形成された角部も含む)を樹脂134で保護することが可能となる。これにより、配線基板131のハンドリング(例えば、配線基板131の完成後から配線基板131に電子部品12,13を実装するまでの間のハンドリング)により、基板本体21の外周部(基板本体21の両面21A,21Bに形成された角部も含む)が破損することを防止できる。
図28〜図33は、本発明の第3の実施の形態に係る配線基板の製造工程を示す図である。図28〜図33において、図6に示す構造体及び第3の実施の形態の配線基板131と同一構成部分には同一符号を付す。
図28〜図33を参照して、第3の実施の形態の配線基板131の製造方法について説明する。始めに、第1の実施の形態で説明した図4〜図6に示す工程と同様な処理を行うことで、図6に示す構造体を形成する。
次いで、図28に示す工程では、ダイシングテープ64が接着された支持体141を準備し、図6に示す構造体をダイシングテープ64に接着させる。支持体141は、補強板の機能を有する部材である。支持体141としては、例えば、ガラス板を用いることができる。この場合、支持体141の厚さは、例えば、500μmとすることができる。
次いで、図29に示す工程では、切断領域B及び切断領域Bと隣接する部分の複数の配線形成領域Aに対応する部分の絶縁膜22、第1の絶縁樹脂層35、第2の絶縁樹脂層36、及び基板本体61に、絶縁膜22、第1の絶縁樹脂層35、第2の絶縁樹脂層36、及び基板本体61を貫通すると共に、切断領域Bの幅よりも幅広形状とされた貫通溝143を形成する(貫通溝形成工程)。
このとき、貫通溝143は、切断領域Bの中心線Cを基準として左右対称となるように形成する。貫通溝143は、例えば、ダイサーやレーザ加工により形成することができる。貫通溝143は、後述する図32に示す工程において切断されることにより、図27で説明した切り欠き部133(配線基板131の構成要素の1つ)となる溝である。切断領域Bの幅が40μmの場合、貫通溝143の幅Fは、例えば、100μmとすることができる。
次いで、図30に示す工程では、第2の絶縁樹脂層36上に、貫通溝143と対向する部分に貫通溝67Aを有したステンシルマスク67を載置し、その後、印刷法により、貫通溝143を充填する樹脂134を形成する(樹脂形成工程)。
このとき、貫通溝67Aにも樹脂134が形成される。図30に示す樹脂134は、先に説明した図27に示す樹脂134の母材である。樹脂134としては、例えば、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等を用いることができる。なお、この段階では、樹脂134は、完全には硬化していない(つまり、樹脂134は半硬化状態である。)。貫通溝67Aの幅は、貫通溝143の幅と略等しくなるように構成されている。貫通溝143の幅が100μmの場合、貫通溝67Aの幅は、例えば、100μmとすることができる。ステンシルマスク67の厚さは、例えば、30μmとすることができる。
次いで、図31に示す工程では、図30に示すステンシルマスク67を除去した後、樹脂134を硬化させる。樹脂134が熱硬化性のエポキシ樹脂の場合、例えば、樹脂134を160℃に加熱することで樹脂134を硬化させる。硬化した樹脂134は、後述する図32に示す工程で切断されることにより、図27で説明した樹脂134(配線基板131の構成要素の1つ)となるものである。
次いで、図32に示す工程では、図31に示す構造体のうち、切断領域Bに対応する部分の樹脂134を切断することにより、複数の配線形成領域Aに形成された複数の配線基板131を個片化する(切断工程)。
これにより、配線基板131の外周部に、第1及び第2の配線パターン26,27,31、32と貫通電極23,24とを囲む切り欠き部133と、切り欠き部133を覆う樹脂134とが形成される。
このとき、貫通溝の幅Fは、切断領域Bの幅よりも広いため、ダイシングテープ64上において、分離された複数の配線基板131に設けられた基板本体21の外周側面21D全体を樹脂134で覆うことが可能となる。これにより、配線基板131のハンドリング(例えば、配線基板131の完成後から配線基板131に電子部品12,13を実装するまでの間のハンドリング)により、基板本体21の外周部が破損することを防止できる。
切断領域Bに対応する部分の樹脂134の切断は、例えば、ダイサーやレーザ加工等の方法により行うことができる。なお、この段階では、個片化された複数の配線基板131は、ダイシングテープ64に接着されている。
次いで、図33に示す工程では、図32に示すダイシングテープ64及び支持体141を除去する。これにより、複数の配線基板131は、完全に分離される。
本実施の形態の配線基板の製造方法によれば、貫通電極23,24、第1及び第2の配線パターン26,27,31,32、及び第1及び第2の絶縁樹脂層35,36を形成後に、切断領域B及び切断領域Bと隣接する部分の複数の配線形成領域Aを貫通すると共に、切断領域Bの幅よりも幅広形状とされた貫通溝143を形成し、次いで、貫通溝143を充填する樹脂134を形成し、次いで、切断領域Bに対応する部分の樹脂134を切断して複数の配線基板131を個片化することで、配線基板131の外周部に樹脂134が設けられた切り欠き部133が形成される。
これにより、複数の配線基板131に設けられた基板本体21の外周側面21D全体を樹脂134で覆うことが可能となり、配線基板131のハンドリング(例えば、配線基板131の完成後から配線基板131に電子部品12,13を実装するまでの間のハンドリング)により、基板本体21の外周部が破損することを防止できる。
なお、本実施の形態では、ステンシルマスク67を用いた印刷法により、樹脂134を形成する場合を例に挙げて説明したが、ステンシルマスク67を用いた印刷法の代わりに、インクジェット法やディスペンス法等の方法により樹脂134を形成してもよい。この場合、第1の絶縁樹脂層35の上面と樹脂134の上面とを略面一にすることが可能となる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
従来の半導体装置の断面図である。 従来の配線基板の問題点を説明するための図である。 本発明の第1の実施の形態に係る半導体装置の断面図である。 本発明の第1の実施の形態に係る配線基板の製造工程を示す図(その1)である。 本発明の第1の実施の形態に係る配線基板の製造工程を示す図(その2)である。 本発明の第1の実施の形態に係る配線基板の製造工程を示す図(その3)である。 本発明の第1の実施の形態に係る配線基板の製造工程を示す図(その4)である。 本発明の第1の実施の形態に係る配線基板の製造工程を示す図(その5)である。 本発明の第1の実施の形態に係る配線基板の製造工程を示す図(その6)である。 本発明の第1の実施の形態に係る配線基板の製造工程を示す図(その7)である。 本発明の第1の実施の形態に係る配線基板の製造工程を示す図(その8)である。 本発明の第1の実施の形態に係る配線基板の製造工程を示す図(その9)である。 図4に示す構造体の平面図である。 本発明の第1の実施の形態の変形例に係る配線基板の製造工程を示す図である。 本発明の第1の実施の形態の第1変形例に係る半導体装置の断面図である。 本発明の第1の実施の形態の第2変形例に係る半導体装置の断面図である。 本発明の第2の実施の形態に係る半導体装置の断面図である。 本発明の第2の実施の形態に係る配線基板の製造工程を示す図(その1)である。 本発明の第2の実施の形態に係る配線基板の製造工程を示す図(その2)である。 本発明の第2の実施の形態に係る配線基板の製造工程を示す図(その3)である。 本発明の第2の実施の形態に係る配線基板の製造工程を示す図(その4)である。 本発明の第2の実施の形態に係る配線基板の製造工程を示す図(その5)である。 本発明の第2の実施の形態に係る配線基板の製造工程を示す図(その6)である。 本発明の第2の実施の形態の第1変形例に係る半導体装置の断面図である。 本発明の第2の実施の形態の第2変形例に係る半導体装置の断面図である。 本発明の第2の実施の形態の第3変形に係る半導体装置の断面図である。 本発明の第3の実施の形態に係る半導体装置の断面図である。 本発明の第3の実施の形態に係る配線基板の製造工程を示す図(その1)である。 本発明の第3の実施の形態に係る配線基板の製造工程を示す図(その2)である。 本発明の第3の実施の形態に係る配線基板の製造工程を示す図(その3)である。 本発明の第3の実施の形態に係る配線基板の製造工程を示す図(その4)である。 本発明の第3の実施の形態に係る配線基板の製造工程を示す図(その5)である。 本発明の第3の実施の形態に係る配線基板の製造工程を示す図(その6)である。
符号の説明
10,75,85,100,115,120,125,130 半導体装置
11,76,86,101,116,121,126,131 配線基板
12,13 電子部品
15,16 外部接続端子
21,61 基板本体
21A,61A 上面
21B,61B 下面
21C,21D 外周側面
22 絶縁膜
23,24 貫通電極
26,27 第1の配線パターン
28 配線パターン
31,32 第2の配線パターン
35 第1の絶縁樹脂層
36 第2の絶縁樹脂層
35A,35B,36A,36B 開口部
38,77,88,117,133 切り欠き部
39,69,78,89,109,118,123,128,134,145 樹脂
39A,78A,89A,118A 側面
43,44 貫通孔
46,47 パッド
51,52 外部接続用パッド
54,55 アンダーフィル樹脂
64,106 ダイシングテープ
66,107 溝
67 ステンシルマスク
67A,143 貫通溝
141 支持体
A 配線基板形成領域
B 切断領域
C 中心線
D,E,F,J 幅

Claims (15)

  1. 基板本体と、
    前記基板本体を貫通する貫通電極と、
    前記基板本体の第1の面側に設けられ、前記貫通電極の一方の端部と電気的に接続されると共に、電子部品が実装されるパッドを有する第1の配線パターンと、
    前記第1の面とは反対側に位置する前記基板本体の第2の面側に設けられ、前記貫通電極の他方の端部と電気的に接続される外部接続用パッドを有する第2の配線パターンと、
    前記基板本体の前記第1の面側に、前記電子部品が実装されるパッドを露出する開口部を有すると共に、前記電子部品が実装されるパッド以外の部分の前記第1の配線パターンを覆う第1の絶縁樹脂層と、を備えた配線基板であって、
    前記第1の配線パターンを囲むように、前記第1の面側に位置する前記配線基板の角部に形成され、前記第1の面側に位置する前記基板本体の第1の角部および前記第1の絶縁樹脂層を切り欠く第1の切り欠き部と、前記第1の切り欠き部を覆う第1の樹脂とを設け
    前記第1の樹脂は、前記第1の絶縁樹脂層の上部表面において暴露されており、
    前記配線基板の電子部品が実装される側の面が、前記第1の樹脂から露出していることを特徴とする配線基板。
  2. 前記第1の樹脂が、前記第1の絶縁樹脂層の上面から突出していることを特徴とする請求項1に記載の配線基板。
  3. 前記第1の樹脂が、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂から選択された、いずれかの樹脂であることを特徴とする請求項1または2に記載の配線基板。
  4. 前記第2の配線パターンを囲むように、前記第2の面側に位置する前記配線基板の角部に形成され、前記第2の面側に位置する前記基板本体の第2の角部を切り欠く第2の切り欠き部と、前記第2の切り欠き部を覆う第2の樹脂とを設けたことを特徴とする請求項1ないし3のうち、いずれか1項記載の配線基板。
  5. 前記第1の切り欠き部と前記第2の切り欠き部との間に位置する部分の前記基板本体の外周側面に、第3の樹脂を設けたことを特徴とする請求項記載の配線基板。
  6. 基板本体と、
    前記基板本体を貫通する貫通電極と、
    前記基板本体の第1の面側に設けられ、前記貫通電極の一方の端部と電気的に接続されると共に、電子部品が実装されるパッドを有する第1の配線パターンと、
    前記第1の面とは反対側に位置する前記基板本体の第2の面側に設けられ、前記貫通電極の他方の端部と電気的に接続される外部接続用パッドを有する第2の配線パターンと、
    前記基板本体の前記第1の面側に、前記電子部品が実装されるパッドを露出する開口部を有すると共に、前記電子部品が実装されるパッド以外の部分の前記第1の配線パターンを覆う第1の絶縁樹脂層と、を備えた配線基板であって、
    前記配線基板の外周部に、前記第1及び第2の配線パターン及び前記貫通電極を囲むように形成され、前記配線基板の外周部に位置する部分の前記基板本体および前記第1の絶縁樹脂層を貫通する切り欠き部と、前記切り欠き部を覆う樹脂とを設け
    前記樹脂は、前記第1の絶縁樹脂層の上部表面において暴露されており、
    前記配線基板の電子部品が実装される側の面が、前記樹脂から露出していることを特徴とする配線基板。
  7. 前記樹脂が、前記第1の絶縁樹脂層の上面から突出していることを特徴とする請求項6に記載の配線基板。
  8. 前記樹脂が、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂から選択された、いずれかの樹脂であることを特徴とする請求項6または7に記載の配線基板。
  9. 記外部接続用パッドを露出する開口部を有すると共に、前記外部接続用パッド以外の部分の前記第2の配線パターンを覆う第2の絶縁樹脂層を設けたことを特徴とする請求項1ないしのうち、いずれか1項記載の配線基板。
  10. 前記第1の絶縁樹脂層、および、第2の絶縁樹脂層がソルダーレジスト層であることを特徴とする請求項9記載の配線基板。
  11. 前記基板本体が、シリコン基板またはガラス基板からなることを特徴とする請求項1ないし10のうち、いずれか1項記載の配線基板。
  12. 複数の配線基板形成領域と、前記複数の配線基板形成領域を囲むように配置された切断領域とを有した基板本体を準備する基板本体準備工程と、
    前記複数の配線基板形成領域に、前記基板本体を貫通する貫通電極と、前記貫通電極の一方の端部と電気的に接続されると共に、電子部品が実装されるパッドを有する第1の配線パターンと、前記貫通電極の他方の端部と電気的に接続される外部接続用パッドを有する第2の配線パターンと、を形成する貫通電極及び配線パターン形成工程と、
    前記電子部品が実装されるパッドを露出する開口部を有すると共に、前記電子部品が実装されるパッド以外の部分の前記第1の配線パターンを覆う第1の絶縁樹脂層を形成する絶縁樹脂層形成工程と
    前記絶縁樹脂層形成工程後に、前記切断領域及び該切断領域と隣接する部分の前記複数の配線形成領域に対応する部分の前記第1の絶縁樹脂層及び前記基板本体に、前記切断領域の幅よりも幅広形状とされた第1の溝を形成する第1の溝形成工程と、
    前記第1の溝を充填し、前記第1の絶縁樹脂層上部表面において暴露される第1の樹脂を形成する第1の樹脂形成工程と、
    前記切断領域に対応する部分の前記基板本体、及び前記第1の溝に充填された前記第1の樹脂を切断して、前記複数の配線形成領域に形成された複数の前記配線基板を個片化する切断工程と、を含み、
    前記配線基板の電子部品が実装される側の面が、前記第1の樹脂から露出されていることを特徴とする配線基板の製造方法。
  13. 前記絶縁樹脂層形成工程においてさらに、前記外部接続用パッドを露出する開口部を有すると共に、前記外部接続用パッド以外の部分の前記第2の配線パターンを覆う第2の絶縁樹脂層を形成し、
    前記第1の樹脂形成工程と前記切断工程との間に、前記切断領域及び該切断領域と隣接する部分の前記複数の配線形成領域に対応する部分の前記第2の絶縁樹脂層及び前記基板本体に、前記切断領域の幅よりも幅広形状とされた第2の溝を形成する第2の溝形成工程と、
    前記第2の溝を充填する第2の樹脂を形成する第2の樹脂形成工程と、を設け、
    前記切断工程では、前記切断領域に対応する部分の前記第1及び第2の樹脂及び前記基板本体を切断することを特徴とする請求項12記載の配線基板の製造方法。
  14. 前記第2の溝形成工程では、前記第2の溝が前記第1の溝と接続されるように、前記第2の溝を形成することを特徴とする請求項13記載の配線基板の製造方法。
  15. 複数の配線基板形成領域と、前記複数の配線基板形成領域を囲むように配置された切断領域とを有した基板本体を準備する基板本体準備工程と、
    前記複数の配線基板形成領域に、前記基板本体を貫通する貫通電極と、前記貫通電極の一方の端部と電気的に接続されると共に、電子部品が実装されるパッドを有する第1の配線パターンと、前記貫通電極の他方の端部と電気的に接続される外部接続用パッドを有する第2の配線パターンと、を形成するパターン形成工程と、
    前記電子部品が実装されるパッドを露出する開口部を有すると共に、前記電子部品が実装されるパッド以外の部分の前記第1の配線パターンを覆う第1の絶縁樹脂層を形成する絶縁樹脂層形成工程と
    前記絶縁樹脂層形成工程後に、前記切断領域及び該切断領域と隣接する部分の前記複数の配線形成領域を貫通すると共に、前記切断領域の幅よりも幅広形状とされた貫通溝を形成する貫通溝形成工程と、
    前記貫通溝を充填し、前記第1の絶縁樹脂層の上部表面において暴露される樹脂を形成する樹脂形成工程と、
    前記切断領域に対応する部分の前記樹脂を切断して複数の前記配線基板を個片化する切断工程と、を含み、
    前記配線基板の電子部品が実装される側の面が前記樹脂から露出されていることを特徴とする配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5297139B2 (ja) * 2008-10-09 2013-09-25 新光電気工業株式会社 配線基板及びその製造方法
WO2012060121A1 (ja) * 2010-11-02 2012-05-10 京セラ株式会社 多数個取り配線基板および配線基板ならびに電子装置
JP6038517B2 (ja) * 2012-07-13 2016-12-07 新光電気工業株式会社 配線基板及びその製造方法
WO2014079478A1 (en) 2012-11-20 2014-05-30 Light In Light Srl High speed laser processing of transparent materials
EP2754524B1 (de) 2013-01-15 2015-11-25 Corning Laser Technologies GmbH Verfahren und Vorrichtung zum laserbasierten Bearbeiten von flächigen Substraten, d.h. Wafer oder Glaselement, unter Verwendung einer Laserstrahlbrennlinie
EP2781296B1 (de) 2013-03-21 2020-10-21 Corning Laser Technologies GmbH Vorrichtung und verfahren zum ausschneiden von konturen aus flächigen substraten mittels laser
US9701563B2 (en) 2013-12-17 2017-07-11 Corning Incorporated Laser cut composite glass article and method of cutting
US20150165560A1 (en) 2013-12-17 2015-06-18 Corning Incorporated Laser processing of slots and holes
US9517963B2 (en) 2013-12-17 2016-12-13 Corning Incorporated Method for rapid laser drilling of holes in glass and products made therefrom
US11556039B2 (en) 2013-12-17 2023-01-17 Corning Incorporated Electrochromic coated glass articles and methods for laser processing the same
US9850160B2 (en) 2013-12-17 2017-12-26 Corning Incorporated Laser cutting of display glass compositions
US9815730B2 (en) 2013-12-17 2017-11-14 Corning Incorporated Processing 3D shaped transparent brittle substrate
US9676167B2 (en) 2013-12-17 2017-06-13 Corning Incorporated Laser processing of sapphire substrate and related applications
US10442719B2 (en) 2013-12-17 2019-10-15 Corning Incorporated Edge chamfering methods
KR102214512B1 (ko) 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
KR102445217B1 (ko) 2014-07-08 2022-09-20 코닝 인코포레이티드 재료를 레이저 가공하는 방법 및 장치
EP3169476A1 (en) 2014-07-14 2017-05-24 Corning Incorporated Interface block; system for and method of cutting a substrate being transparent within a range of wavelengths using such interface block
KR20170028943A (ko) * 2014-07-14 2017-03-14 코닝 인코포레이티드 조정가능한 레이저 빔 촛점 라인을 사용하여 투명한 재료를 처리하는 방법 및 시스템
US10611667B2 (en) 2014-07-14 2020-04-07 Corning Incorporated Method and system for forming perforations
EP3169479B1 (en) 2014-07-14 2019-10-02 Corning Incorporated Method of and system for arresting incident crack propagation in a transparent material
KR102281459B1 (ko) * 2014-11-05 2021-07-27 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101629435B1 (ko) * 2014-11-10 2016-06-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US10047001B2 (en) 2014-12-04 2018-08-14 Corning Incorporated Glass cutting systems and methods using non-diffracting laser beams
KR20160085171A (ko) * 2015-01-07 2016-07-15 삼성전자주식회사 반도체 장치와, 그를 포함하는 전자 장치 및 반도체 장치를 장착하는 방법
KR20170105562A (ko) 2015-01-12 2017-09-19 코닝 인코포레이티드 다중 광자 흡수 방법을 사용한 열적 템퍼링된 기판의 레이저 절단
CN107922237B (zh) 2015-03-24 2022-04-01 康宁股份有限公司 显示器玻璃组合物的激光切割和加工
CN107666983B (zh) 2015-03-27 2020-10-02 康宁股份有限公司 可透气窗及其制造方法
EP3319911B1 (en) * 2015-07-10 2023-04-19 Corning Incorporated Methods of continuous fabrication of holes in flexible substrate sheets and products relating to the same
JP2017073425A (ja) * 2015-10-05 2017-04-13 日本特殊陶業株式会社 配線基板及びその製造方法
JP2017157739A (ja) * 2016-03-03 2017-09-07 イビデン株式会社 電子部品付き配線板の製造方法
KR102021800B1 (ko) 2016-04-22 2019-09-17 쿄세라 코포레이션 멀티피스 배선기판, 배선기판 및 멀티피스 배선기판의 제조 방법
WO2017192835A1 (en) 2016-05-06 2017-11-09 Corning Incorporated Laser cutting and removal of contoured shapes from transparent substrates
JP6148764B2 (ja) * 2016-05-23 2017-06-14 新光電気工業株式会社 配線基板及びその製造方法
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
EP3490945B1 (en) 2016-07-29 2020-10-14 Corning Incorporated Methods for laser processing
CN110121398B (zh) 2016-08-30 2022-02-08 康宁股份有限公司 透明材料的激光加工
CN109803786B (zh) 2016-09-30 2021-05-07 康宁股份有限公司 使用非轴对称束斑对透明工件进行激光加工的设备和方法
KR102428350B1 (ko) 2016-10-24 2022-08-02 코닝 인코포레이티드 시트형 유리 기판의 레이저 기반 기계 가공을 위한 기판 프로세싱 스테이션
US10752534B2 (en) 2016-11-01 2020-08-25 Corning Incorporated Apparatuses and methods for laser processing laminate workpiece stacks
JP6852404B2 (ja) * 2017-01-06 2021-03-31 大日本印刷株式会社 インターポーザー及びその製造方法、並びに、インターポーザーを備える半導体装置
US10688599B2 (en) 2017-02-09 2020-06-23 Corning Incorporated Apparatus and methods for laser processing transparent workpieces using phase shifted focal lines
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US10626040B2 (en) 2017-06-15 2020-04-21 Corning Incorporated Articles capable of individual singulation
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3455762B2 (ja) * 1999-11-11 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP2004311849A (ja) * 2003-04-09 2004-11-04 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP4337822B2 (ja) * 2004-01-27 2009-09-30 株式会社村田製作所 積層型電子部品の製造方法
JP3987521B2 (ja) 2004-11-08 2007-10-10 新光電気工業株式会社 基板の製造方法
JP4689375B2 (ja) * 2005-07-07 2011-05-25 富士通株式会社 積層基板および該積層基板を有する電子機器
JP2007019394A (ja) * 2005-07-11 2007-01-25 Toshiba Corp 半導体パッケージの製造方法及びこの製造方法により形成された半導体パッケージ
TWI294168B (en) * 2006-04-18 2008-03-01 Siliconware Precision Industries Co Ltd Semiconductor package and substrate with array arrangement thereof and method for fabricating the same
JP2008130701A (ja) * 2006-11-20 2008-06-05 Matsushita Electric Ind Co Ltd 配線基板とそれを用いた半導体装置及び半導体装置の製造方法
JP5297139B2 (ja) * 2008-10-09 2013-09-25 新光電気工業株式会社 配線基板及びその製造方法

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