CN101499445B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。在具有外部连接用电极(14a)的半导体结构体(6)的下表面，形成绝缘膜(1)和上部金属层(3)及掩模金属层(4)，绝缘膜(1)具有比半导体结构体(6)的平面尺寸大的平面尺寸，上部金属层(3)及掩模金属层(4)具有连接焊盘部(2a)，在连接焊盘部(2a)形成有与外部连接用电极(14a)对应的第一开口部(5)。通过以掩模金属层(4)为掩模照射激光束，从而在与外部连接用电极(14a)对应的部分的绝缘膜(1)上形成第2开口部(17)。另外，形成经由绝缘膜(1)的第2开口部(17)将上部金属层(3)与外部连接用电极(14a)进行连接的连接导体(21)。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。 
背景技术
为了提高半导体器件的组装密度，采用将称为CSP(chip size package，即芯片尺寸封装)的半导体结构体设置在平面尺寸比该半导体结构体大的底板上的方法。日本特开(专利公开)2004-71998号公报公开了这种半导体器件的构造以及制造方法。在该现有文献所公开的半导体器件中，在半导体结构体周围的底板上设置绝缘层。在半导体结构体以及绝缘层上设置上层绝缘膜。在上层绝缘膜上，将上层布线与半导体结构体的外部连接用电极(柱状电极)连接设置。 
另外，在上述以往的半导体器件的制造方法中，为了将在上层绝缘膜上形成的上层布线与半导体结构体的柱状电极连接，需要在上层绝缘膜上，在与半导体结构体的柱状电极的上表面中央部对应的部分形成开口部。这种情况下，已知技术是通过照射激光束的激光加工来在上层绝缘膜中形成开口部。 
另一方面，目前，当激光束的束径最小为50μm左右时，在上层绝缘膜上形成的开口部直径成为70μm左右。这种情况下，考虑到激光加工精度，需要使半导体结构体的柱状电极的直径为100-120μm。因此，半导体结构体的微细化具有一定的极限，存在无法适应柱状电极个数的增加的问题。 
发明内容
为此，本发明目的在于提供能够进一步实现微细化的半导体器件以及制造方法。 
根据本发明，提供一种半导体器件，包括：半导体结构体6，具有半导体衬底8及在该半导体衬底8上设置的外部连接用电极14a；上部金属层3，具有连接焊盘部2a，该连接焊盘部2a形成有第1开口部5a，该第1开口部5a与上述半导体结构体6的上述外部连接用电极14a对应地形成；绝缘膜1， 设在上述外部连接用电极14a与连接焊盘部2a之间，具有与上述第1开口部5连通并到达上述外部连接用电极14的第2开口部17；连接导体21，经由上述第1开口部5及上述第2开口部17，将外部连接用电极14a和上述上部金属层3进行电连接；以及掩模金属层4，形成在上述连接导体21与上述上部金属层3之间，上述掩模金属层4的一个面与上述上部金属层3接触，上述掩模金属层4的另一个面与上述连接导体21接触，上述连接导体21从上述上部金属层3突出。 
另外，根据本发明，提供一种半导体器件的制造方法，其特征在于，包括以下工序： 
准备半导体结构体6的工序，该半导体结构体6具有半导体衬底8及设在上述半导体衬底8下方的外部连接用电极14a； 
布线形成工序，形成布线2及绝缘膜1，上述布线2设在上述绝缘膜1的下表面，上述布线2具备上部金属层3及掩模金属层4，上述上部金属层3及掩模金属层4具有连接焊盘部2a，该连接焊盘部2a中形成有与半导体结构体6的外部连接用电极14a对应的第1开口部5，上述绝缘膜1设在上述半导体结构体6的下表面，并且上述绝缘膜1具有比上述半导体结构体6的平面尺寸大的平面尺寸； 
导通用开口部形成工序，通过以上述掩模金属层4为掩模照射激光束，从而在与上述半导体结构体6的上述外部连接用电极14a对应的部分的上述绝缘膜1上，形成第2开口部17； 
形成连接导体21的工序，该连接导体21经由上述绝缘膜1的上述第2开口部17，将上述上部金属层3和上述半导体结构体6的上述外部连接用电极14a进行连接。 
发明效果 
根据本发明，在布线的连接焊盘部下表面，形成具有开口部的掩模金属层，在与上述掩模金属层的开口部对应的绝缘膜上，形成用于将开口部布线与外部连接用电极进行连接的导通用开口部，从而能够使外部连接用电极进一步微细化。 
附图说明
图1为本发明第1实施方式的半导体器件的剖视图。 
图2为在图1所示半导体器件的制造方法例中最初准备的构件的剖视 图。 
图3(A)是图2后续工序的剖视图，图3(B)是其俯视图。 
图4为图3后续工序的剖视图。 
图5为图4后续工序的剖视图。 
图6为图5后续工序的剖视图。 
图7为图6后续工序的剖视图。 
图8为图7后续工序的剖视图。 
图9为图8后续工序的剖视图。 
图10为图9后续工序的剖视图。 
图11为图10后续工序的剖视图。 
图12为图11后续工序的剖视图。 
图13为本发明第2实施方式的半导体器件的剖视图。 
图14为图13所示半导体器件的制造方法的一例中规定工序的剖视图。 
图15为图14后续工序的剖视图。 
图16为图15后续工序的剖视图。 
图17为图16后续工序的剖视图。 
图18为图17后续工序的剖视图。 
图19为图18后续工序的剖视图。 
图20为图19后续工序的剖视图。 
图21为图20后续工序的剖视图。 
图22为图21后续工序的剖视图。 
图23为图22后续工序的剖视图。 
图24为本发明第3实施方式的半导体器件的剖视图。 
图25为本发明第4实施方式的半导体器件的剖视图。 
图26为图25所示半导体器件的制造方法的一例中规定工序的剖视图。 
图27为图26后续工序的剖视图。 
图28为图27后续工序的剖视图。 
图29为图28后续工序的剖视图。 
图30为本发明第5实施方式的半导体器件的剖视图。 
图31为本发明第6实施方式的半导体器件的剖视图。 
图32为本发明第7实施方式的半导体器件的剖视图。 
图33为本发明第8实施方式的半导体器件的剖视图。 
附图标记 
1：下层绝缘膜(绝缘膜)；2：下层布线(层叠布线)；2a、2b：连接焊盘部；3：上部金属层(布线)；4：基底金属层(掩模金属层)；5：开口部(第一开口部)；6：半导体结构体；7：粘接层(绝缘膜)；8：硅衬底(半导体衬底)；9：连接焊盘；10：绝缘膜；12：保护膜；14：布线；14a：连接焊盘部(外部连接用电极)；21：第1连接焊盘部(连接导体)；22：第2连接焊盘部；31：下层保护涂层膜；32：开口部；33：焊球；34：绝缘层；35：上层绝缘膜；36：上层布线；39：上层保护涂层膜；41：贯通孔；42：上下导通部；51、52：底板；54：副底板；57：基底金属层(金属层)；58：上部金属层(金属层)；71：电路基板；81：防静电保护层；82：保护金属层；83：柱状电极 
具体实施方式
(第1实施方式) 
图1表示本发明第1实施方式的半导体器件的剖视图。该半导体器件具有由环氧类树脂、聚酰亚胺类树脂、玻璃布基材环氧树脂等形成的平面方形的下层绝缘膜1。在下层绝缘膜1的下表面侧埋入下层布线(层叠布线)2。下层布线2构成为在由铜构成的上部金属层3的两端部下表面设置由镍构成的基底金属层4。下层布线2的2层构造的两端部形成连接焊盘部2a和连接焊盘部2b，该连接焊盘部2a配置在下层绝缘膜(绝缘膜)1的下表面中央部，该连接焊盘部2b配置在下层绝缘膜1的下表面周边部。 
另外，下层布线2的连接焊盘部2a、2b的基底金属层(掩模金属层)4的下表面与下层绝缘膜1的下表面共面。因此，仅由下层布线2的连接焊盘部2a、2b以外的区域的上部金属层(布线)3构成的部分的下表面，处于下层绝缘膜1的下表面上方的位置，比下层绝缘膜1的下表面高出基底金属层4的厚度大小。下层布线2的连接焊盘部2a，是具有平面形状为圆形的开口部5的环状(参照图3(B))。 
在下层绝缘膜1的上表面中央部，通过由环氧类树脂等构成的粘接层(绝缘膜)7安装了半导体结构体6。半导体结构体6具有平面方形的硅衬底(半导体衬底)8。在硅衬底8的下表面设置规定功能的集成电路(未图 示)，在下表面周边部沿着各边排列设置多个连接焊盘9，该多个连接焊盘9由铝系金属等构成并与集成电路连接。在除了连接焊盘9的中央部的硅衬底8的下表面，设置由氧化硅等构成的绝缘膜10，连接焊盘9的中央部经由在绝缘膜10上设置的开口部11而露出。 
在绝缘膜10的下表面，设有由聚酰亚胺类树脂等构成的保护膜12。在与绝缘膜10的开口部11对应的部分的保护膜12上，设置开口部13。在保护膜12的下表面，设置布线14。布线14为2层构造，包括：在保护膜12的下表面设置的由镍构成的基底金属层15，以及在基底金属层15的下表面设置的由铜构成的上部金属层16。布线14的一端部，经由绝缘膜10以及保护膜12的开口部11、13，与连接焊盘9连接。布线14在附图中仅示出2条，但实际上具有与沿着平面方形的硅衬底8的各边排列的连接焊盘9对应的数量；成为此后说明的连接焊盘部14a的各其它端部，在保护膜12下方排列为矩阵状。 
另外，半导体结构体6的包含布线14的保护膜12的下表面通过由环氧类树脂等构成的粘接层7粘接在下层绝缘膜1的上表面中央部，由此该半导体结构体6安装到下层绝缘膜1的上表面中央部。在与半导体结构体6的布线14的连接焊盘部(外部连接用电极)14a的下表面中央部对应的部分的下层绝缘膜1及粘接层7上，设置平面形状为圆形的开口部(第2开口部)17。开口部17与下层布线2的连接焊盘部2a的开口部5连通。 
在下层布线2的连接焊盘部2a、2b的下表面上设置第1、第2连接焊盘部22。第1、第2的连接焊盘部21、22为2层构造，包括：在下层布线2的连接焊盘部2a、2b的下表面设置的由镍构成的基底金属层23、24，以及在基底金属层23、24的下表面设置的由铜构成的上部金属层25、26。 
第1连接焊盘部(连接导体)21，经由下层布线2的连接焊盘部2a的开口部(第1开口部)5和下层绝缘膜1及粘接层7的开口部17，与半导体结构体6的布线14的连接焊盘部14a连接。换言之，第1连接焊盘部21用于把下层布线2的连接焊盘部2a与半导体结构体6的布线14的连接焊盘部14a进行连接。 
在下层布线2、第1连接焊盘部21、第2连接焊盘部22以及下层绝缘膜1的下表面，设置由阻焊剂等构成的下层保护涂层膜31。在与仅由下层布线2的上部金属层3构成的连接焊盘部对应的部分的下层保护涂层膜31 上，设置开口部32。在下层保护涂层膜31的开口部32内部及其下方，设置焊球33，该焊球33与仅由下层布线2的上部金属层3构成的连接焊盘部连接。 
在粘接层7及半导体结构体6的周围，在下层绝缘膜1的上表面设置绝缘层34。绝缘层34由环氧类树脂、聚酰亚胺类树脂、玻璃布基材环氧树脂等构成。在半导体结构体6及绝缘层34的上表面，设置由与下层绝缘膜1相同的材料构成的上层绝缘膜35。 
在上层绝缘膜35的上表面设置上层布线36。上层布线36为2层构造，包括：在上层绝缘膜35的上表面设置的由镍构成的基底金属层37，以及在基底金属层37的上表面设置的由铜构成的上部金属层38。在上层布线36及上层绝缘膜35的上表面，设置由阻焊剂等构成的上层保护涂层膜39。在与上层布线36的连接焊盘部对应的部分的上层保护涂层膜39上，设置开口部40。 
下层布线2的连接焊盘部2b与上层布线36，通过在贯通孔41的内壁面上设置的上下导通部42而连接，该贯通孔41设在下层布线2的连接焊盘部2b的中央部以及与该中央部对应的部分的下层绝缘膜1、绝缘层34、上层绝缘膜35中。上下导通部42为2层构造，包括：在贯通孔41的内壁面上设置的由镍构成的基底金属层43，以及在基底金属层43的内面设置的由铜构成的上部金属层34。在上下导通部42内，填充由阻焊剂等构成的填充材45。这里，第2连接焊盘部22与上下导通部42的下部连续设置。 
接下来，对该半导体器件的制造方法的一例进行说明。首先，如图2所示，准备在由铜箔构成的底板51的上表面形成有由非电解镀镍构成的下层布线用基底金属层形成用层4a及由电解镀铜构成的下层布线用上部金属层形成用层3a的构件。这种情况下，该准备的构件的尺寸是能够形成多个如图1所示完成的半导体器件的尺寸。 
接下来，通过光刻法对下层布线用上部金属层形成用层3a及下层布线用基底金属层形成用层4a进行构图，则如图3(A)以及作为图3(A)的俯视图的图3(B)所示，在底板51的上表面，形成由基底金属层4以及上部金属层3构成的2层构造的下层布线(层叠布线)2。在该状态下，在下层布线2的连接焊盘部2a的中央部形成开口部5。 
另外，下层布线2的形成方法如下所述。即，首先准备图2中在底板 51的下表面仅具有下层布线用基底金属层形成用层4a，而不具有下层布线用上部金属层形成用层3a的构件。另外，在下层布线用基底金属层形成用层4a的上表面设置抗镀膜，构图形成除去了与包含连接焊盘部2a的下层布线2对应的区域的抗镀膜。 
接下来，以下层布线用基底金属层形成用层4a为镀电流路进行铜的电解电镀，形成在下层布线用基底金属层形成用层4a的下表面具有开口部5的上部金属层3。接下来剥离抗镀膜，然后以上部金属层3为掩模，将下层布线用基底金属层形成用层4a的无用部分蚀刻除去，形成在上部金属层3的下表面具有开口部5的基底金属层4。由此形成下层布线2。另外，以下将这种形成方法称为图形镀法。 
接下来，对下层布线2进行外观检查或导通检查。通过该检查，在底板51下方的多个半导体器件形成区域，将下层布线2按照要求形成的情况判断为合格，将下层布线2没有按照要求形成的情况判断为不合格。另外，将判断为合格的半导体器件形成区域作为合格半导体器件形成区域，将判断为不合格的半导体器件形成区域作为不合格半导体器件形成区域进行识别。 
接下来，如图4所示，在包含下层布线2的底板51的上表面形成由环氧类树脂、聚酰亚胺类树脂、玻璃布基材环氧树脂等构成的下层绝缘膜1。在该状态下，在下层布线2的连接焊盘部2a的开口部5内部填充下层绝缘膜1。另外，如果下层绝缘膜1透明，则在此时可以对下层布线2进行外观检查。 
接下来，如图5所示，准备半导体结构体6。在晶片状态的硅衬底8下方，形成集成电路(未图示)、由铝系金属等构成的连接焊盘9、由氧化硅等构成的绝缘膜10、由聚酰亚胺类树脂等构成的保护膜12以及布线14(由镍构成的基底金属层15以及由铜构成的上部金属层16)，然后通过划片进行分片而得到该半导体结构体6。 
接下来，通过环氧类树脂等构成的粘接层7，在下层绝缘膜1的上表面的半导体结构体安装区域，粘接包含半导体结构体6的布线14的保护膜12的下表面，从而安装半导体结构体6。这种情况下，在下层绝缘膜1的上表面的半导体结构体安装区域，使用印刷法或分配器等预先供给称为NCP(Non-Conductive Paste，即非导电糊剂)的粘接材，或者称为NCF (Non-Conductive Film，即非导电薄膜)的粘接片，并通过加热压接将半导体结构体6固定(固着)到下层绝缘膜1的上表面。 
这里，如上所述对下层布线2进行外观检查或导通检查，将下层绝缘膜1上表面的多个半导体器件形成区域识别为合格半导体器件形成区域和不合格半导体器件形成区域，从而仅在合格半导体器件形成区域上安装半导体结构体6，而不在不合格半导体器件形成区域上安装半导体结构体6。 
接下来，如图6所示，在包含粘接层7的半导体结构体6周围的下层绝缘膜1的上表面，通过销等将格子状的绝缘层形成用片材34a定位配置。绝缘层形成用片材34a，例如是在由玻璃布等构成的基材中含浸由环氧类树脂等构成的热固化性树脂，使热固化性树脂在半固化状态形成片状，并通过冲孔等形成多个方形的开口部52。绝缘层形成用片材34a的开口部52的尺寸比半导体结构体6的尺寸略大。因此，在绝缘层形成用片材34a与半导体结构体6之间形成隙间53。 
接下来，在绝缘层形成用片材34a的上表面配置如下的构件：在由铜箔构成的副底板54的下表面形成有上层绝缘膜形成用层35a的构件。上层绝缘膜形成用层35a由与下层绝缘膜1相同的材料构成，其中由环氧类树脂等构成的热固化性树脂为半固化状态。 
接下来，如图7所示，使用一对加热加压板55、56从上下方向对绝缘层形成用片材34a以及上层绝缘膜形成用层35a进行加热加压。通过该加热加压，绝缘层形成用片材34a以及上层绝缘膜形成用层35a中的热固化性树脂流动，并填充到图6所示的隙间53中，然后经冷却而固化，在包含粘接层7的半导体结构体6的周围的下层绝缘膜1的上表面形成绝缘层34，并且在半导体结构体6以及绝缘层34的上表面形成上层绝缘膜35。 
这里，如图6所示，在绝缘层形成用片材34a的下表面，配置下层绝缘膜1以及底板51，在绝缘层形成用片材34a的上表面，配置由与下层绝缘膜1相同的材料构成的上层绝缘膜形成用层35a以及由与底板51相同的材料构成的副底板54，从而使绝缘层形成用片材34a的部分的厚度方向的材料构成对称。其结果是，通过加热加压使绝缘层形成用片材34a以及上层绝缘膜形成用层35a在厚度方向上对称地固化收缩，进而整体上不易发生翘曲，不会对向其后工序的搬送或者其后工序的加工精度造成妨碍。 
这种情况下，下层绝缘膜1由于其中的热固化性树脂预先经过固化， 因此即使在加热加压时也几乎不会变形。另外，通过副底板54能够防止在上侧的加热加压板55的下表面附着多余的上层绝缘膜形成用层35a中的热固化性树脂的情况。其结果是，能够将上侧的加热加压板55直接再利用。 
接下来，通过蚀刻，除去底板51以及副底板54，则如图8所示，露出包含下层布线2的下层绝缘膜1的下表面，并且露出上层绝缘膜35的上表面。这样，在本实施方式中，通过蚀刻将制造工序中必要的底板51以及副底板54除去，从而具有能够使完成的半导体器件的厚度较薄的效果。在该状态下，下层布线2的下表面与下层绝缘膜1的下表面共面。另外，即使将底板51以及副底板54除去，也由于下层绝缘膜1、绝缘层34以及上层绝缘膜35的存在，而能够确保足够的强度。 
接下来，如图9所示，通过照射激光束进行激光加工，将下层布线2的连接焊盘部2a的开口部5内的下层绝缘膜1除去，并且在与半导体结构体6的布线14的连接焊盘部14a的下表面中央部对应的部分的下层绝缘膜1以及粘接层7上，形成开口部17。另外，在下层布线2的连接焊盘部2b的中央部以及与该中央部对应的部分的下层绝缘膜1、绝缘层34、上层绝缘膜35上，使用机械钻或者通过照射激光束进行激光加工来形成贯通孔41。 
下面对照射激光束形成开口部17的情况进行说明。当向下层绝缘膜1以及粘接层7直接照射激光束时，形成与激光束径相应口径的开口部。这里，半导体结构体6布线14的连接焊盘部14a的直径，比下层布线2的连接焊盘部2a的外径小，而比内径(开口部5的直径)大。因此，当激光束的束径为半导体结构体6的布线14的连接焊盘部14a的直径以上而小于下层布线2的连接焊盘部2a的外径时，向连接焊盘部2a的开口部5的外部照射的激光束会被连接焊盘部2a遮挡，因此在下层绝缘膜1以及粘接层7上形成的开口部17的直径，具有与下层布线2的连接焊盘部2a的开口部5的直径对应的尺寸。 
即，下层布线2的连接焊盘部2a通过在其中央部具有开口部5，当通过基于激光束照射的激光加工而在下层绝缘膜1以及粘接层7中形成开口部17时起到掩模的作用，在下层绝缘膜1以及粘接层7中形成开口部17，该开口部17与连接焊盘部2a的开口部5自对准，并具有与连接焊盘部2a的开口部5相同的口径。 
其结果是，能够尽量减小在下层绝缘膜1以及粘接层7上形成的开口 部17的直径，并且比较容易把半导体结构体6的布线14的连接焊盘部14a与下层布线2的连接焊盘部2a对准位置，进而能够尽量减小半导体结构体6的布线14的连接焊盘部14a的直径，使半导体结构体6微细化。 
例如，目前的技术中，当激光束的最小束径在50μm左右，向下层绝缘膜1以及粘接层7直接照射激光束时，其上形成的开口部的直径在70μm左右。因此，若想全部接受被照射的激光束，则考虑到激光加工精度，在现有方法中，半导体结构体6的布线14的连接焊盘部14a的直径需要为100-120μm。 
与此相对，在以下层布线2的连接焊盘部2a为激光束掩模的本实施方式的方法中，通过光刻法形成的下层布线2的连接焊盘部2a的开口部5的直径为20-50μm，特别是可以为20-30μm，因此半导体结构体6的布线14的连接焊盘部14a的直径为50-80μm，特别是可以为50-60μm，从而能够使半导体结构体6微细化。这种情况下，考虑到激光加工精度，下层布线2的连接焊盘部2a的外径需要为100-120μm。 
接下来，如图10所示，在包含半导体结构体6的布线14的连接焊盘部14a的下表面、下层布线2的下层绝缘膜1的整个下表面、上层绝缘膜35的整个上表面以及贯通孔41的内壁面上，通过非电解镀镍形成基底金属层57、37、43，其中，半导体结构体6的布线14经由下层布线2的连接焊盘部2a的开口部5和下层绝缘膜1及粘接层7的开口部17而露出。接下来，以基底金属层57、37、43为镀电流路进行铜的电解镀，从而在基底金属层57、37、43的表面上形成上部金属层58、38、44。 
接下来，通过光刻法使用同一掩模对上部金属层58、38及基底金属层57、37进行构图(patterning)，如图11所示。即，在下层绝缘膜1的下表面形成由基底金属层23、24及上部金属层25、26构成的2层构造的第1连接焊盘部21和第2连接焊盘部22。另外，在上层绝缘膜35的上表面，形成由基底金属层37及上部金属层38构成的2层构造的上层布线36。并且，在贯通孔41的内壁面上，形成由基底金属层43及上部金属层44构成的2层构造的上下导通部42。 
另外，下层布线2的基底金属层4由与基底金属层57相同的材料(镍)形成，因此能够将第1连接焊盘部21、第2连接焊盘部22以外的区域的基底金属层4除去，露出该区域的上部金属层3。在该状态下，下层布线2的 两端部成为由上部金属层3及基底金属层4构成的2层构造的连接焊盘部2a、2b。另外，基底金属层4分别具有与第1连接焊盘部21、第2连接焊盘部22相同的平面尺寸。另外，第1连接焊盘部21、第2连接焊盘部22、上层布线36以及上下导通部42也可以通过图形镀法形成，即，在基底金属层57、37上形成将上部金属层形成区域除去了的抗镀膜之后，通过电解电镀形成上部金属层58、38、44。 
接下来，如图12所示，在下层布线2、第1连接焊盘部21、第2连接焊盘部22以及下层绝缘膜1的下表面上，通过丝网印刷法、旋涂法等形成由阻焊剂等构成的下层保护涂层膜31。另外，通过丝网印刷法、旋涂法等，在上层布线36以及上层绝缘膜35的上表面，形成由阻焊剂等构成的上层保护涂层膜39。在该状态下，在上下导通部42内填充由阻焊剂等构成的填充材45。 
接下来，在与下层布线2的连接焊盘部对应的部分的下层保护涂层膜31上，通过照射激光束进行激光加工来形成开口部32。另外，在与上层布线36的连接焊盘部对应的部分的上层保护涂层膜39上，通过照射激光束进行激光加工来形成开口部40。 
接下来，在下层保护涂层膜31的开口部32内及其下方形成焊球33，该焊球33与下层布线2的连接焊盘部连接。接下来，在彼此邻接的半导体结构体6之间，将下层保护涂层膜31、下层绝缘膜1、绝缘层34、上层绝缘膜35以及上层保护涂层膜39切断，从而获得多个如图1所示的半导体器件。 
这种情况下，如上所述，在安装半导体结构体6之前，对下层布线2进行外观检查或导通检查，识别合格半导体器件形成区域和不合格半导体器件形成区域，仅在合格半导体器件形成区域上安装半导体结构体6，从而除了如图1所示具有半导体结构体6的半导体器件以外，也能够获得不具有半导体结构体6的半导体器件。 
另外，在形成下层布线2时，目前的状况是，在50-75μm标准下的成品率为80-85％，而图1所示结构的半导体器件的成本要求的成品率据说是99.5％以上，现有技术是无法满足该要求的。特别是随着下层布线2的微细化进展，还进一步需要适用于30-50μm标准、15-25μm标准的方法。 
与此相对，在上述制造方法中，即使在形成下层布线2的成品率较低 的情况下，也能够提高具有半导体结构体6的半导体器件的成品率，有效地利用昂贵的半导体结构体6。并且，对下层布线2而言，即使采用30-50μm标准、15-25μm标准，也能够提高成品率。 
另外，在如图1所示的半导体器件中，在图8所示工序中，如上所述，目前的状况是当激光束的最小束径在50μm左右时，若考虑到激光加工精度，则下层布线2的连接焊盘部2a的外径需要为100-120μm。因此限制了下层布线2的微细化。这里，接下来对能够使下层布线2进一步微细化的实施方式进行说明。 
(第2实施方式) 
图13表示本发明第2实施方式的半导体器件的剖视图。在该半导体器件中，与图1所示的半导体器件的区别在于，使下层布线2的连接焊盘部2a的上部金属层3的外径，与半导体结构体8的布线14的连接焊盘部14a的直径基本相同，而下层布线2的连接焊盘部2a的基底金属层4的外径则比其略大。 
接下来，对该半导体器件的制造方法的一例进行说明。首先，在准备了图2所示的构件之后，如图14所示，通过光刻法，在下层布线用上部金属层形成用层3a及下层布线用基底金属层形成用层(掩模金属层形成用层)4a中形成开口部5。接下来，通过光刻法仅对下层布线用上部金属层形成用层3a进行构图，如图15所示，在下层布线用基底金属层形成用层4a的上表面，形成完成状态的布线形状的上部金属层。在该状态下，下层布线用基底金属层形成用层4a保持初始状态，在底板51的整个上表面上整面地形成。另外，在上部金属层3的连接焊盘部2a的中央部形成开口部5。 
接下来，对上部金属层3(下层布线2)进行外观检查。外观检查可以通过目视或者采用取入投影图像与标准模板进行对比的外观检查装置来进行。通过该外观检查，在底板51上的多个半导体器件形成区域，将上部金属层3按照要求形成了的情况判断为判断合格，将上部金属层3没有按照要求形成的情况判断不合格。并且，将判断为合格的半导体器件形成区域作为合格半导体器件形成区域，判断为不合格的半导体器件形成区域作为不合格半导体器件形成区域来进行识别。 
接下来，如图16所示，在包含上部金属层3及开口部5内的下层布线 用基底金属层形成用层4a的上表面上，形成由环氧类树脂、聚酰亚胺类树脂、玻璃布基材环氧树脂等构成的下层绝缘膜1。这种情况下，下层绝缘膜1中的由环氧类树脂等构成的热固化性树脂也已经固化。 
接下来，如图17所示，在下层绝缘膜1的上表面的半导体结构体安装区域，通过环氧类树脂等构成的粘接层7，粘接包含半导体结构体6的布线14的保护膜12的下表面，从而安装半导体结构体6。这种情况下，也预先将称为NCP的粘接材或者称为NCF的粘接片，向下层绝缘膜1的上表面的半导体结构体安装区域供给，并通过加热压接将半导体结构体6固定于下层绝缘膜1的上表面。 
这种情况下也如上所述，对上部金属层3(下层布线2)进行外观检查，将包含上部金属层3的下层绝缘膜1的上表面的多个半导体器件形成区域识别为合格半导体器件形成区域以及不合格半导体器件形成区域，从而仅在合格半导体器件形成区域上安装半导体结构体6，不在不合格半导体器件形成区域上安装半导体结构体6。 
接下来，如图18所示，在包含粘接层7的半导体结构体6周围的下层绝缘膜1的上表面，通过销等将格子状的绝缘层形成用片材34a定位配置。接下来，在绝缘层形成用片材34a的上表面配置如下的构件：在由铜箔构成的副底板54下表面形成有上层绝缘膜形成用层35a的构件。 
接下来，如图19所示，若使用一对加热加压板55、56从上下方向，对绝缘层形成用片材34a及上层绝缘膜形成用层35a进行加热加压，则在包含粘接层7的半导体结构体6周围的下层绝缘膜1的上表面形成绝缘层34，并且，在半导体结构体6及绝缘层34的上表面，形成上层绝缘膜35。 
接下来，通过蚀刻，除去底板51以及副底板54，则如图20所示，露出下层布线用基底金属层形成用层4a的下表面，并且露出上层绝缘膜35的上表面。在该状态下，即使将底板51及副底板54除去，也由于下层绝缘膜1、绝缘层34及上层绝缘膜35的存在，能够确保足够的强度。另外，在上部金属层3及下层布线用基底金属层形成用层4a的开口部5内，填充有下层绝缘膜1。 
接下来，如图21所示，通过照射激光束进行激光加工，将上部金属层3及下层布线用基底金属层形成用层4a的开口部5内的下层绝缘膜1除去，并且与在半导体结构体6的布线14的连接焊盘部12c的下表面中央部对应 的部分的下层绝缘膜1以及粘接层7中，形成开口部17。另外，在上部金属层3的连接焊盘部2b的中央部及与该中央部对应的部分的下层绝缘膜1、绝缘层34、上层绝缘膜35中，使用机械钻或者通过照射激光束的激光加工来形成贯通孔41。 
这里，上部金属层的连接焊盘部2a的外径，与半导体结构体6的布线14的连接焊盘部14a的直径大致相同，在包含上部金属层3的下层绝缘膜1的整个下表面上，形成具有开口部5的下层布线用基底金属层形成用层4a，因此即使激光束的束径比上部金属层3的连接焊盘部2a的外径大，具有开口部5的下层布线用基底金属层形成用层4a也能够起到掩模的作用。其结果是，能够尽量减小上部金属层3的连接焊盘部2a的外径，使上部金属层3(下层布线2)进一步微细化。 
例如，目前的状况是即使激光束的最小束径为50μm左右，通过光刻法形成的上部金属层3的连接焊盘部2a的开口部5的直径也能够成为20-50μm，特别是可以成为20-30μm，因此上部金属层3的连接焊盘部2a的外径可以是50-80μm，特别是可以为50-60μm，能够使上部金属层3(下层布线2)进一步微细化。 
接下来，如图22所示，在包含半导体结构体6的布线14的连接焊盘部14a的下表面的下层布线用基底金属层形成用层4a的整个下表面、上层绝缘膜35的整个上表面以及贯通孔41的内壁面上，通过非电解镀镍形成基底金属层57、37、43，其中，半导体结构体6的布线14经由上部金属层3及下层布线用基底金属层形成用层4a的开口部5和下层绝缘膜1及粘接层7的开口部17而露出。接下来，以基底金属层57、37、43为镀电流路进行铜的电解镀，从而在基底金属层57、37、43的表面上形成上部金属层58、38、44。 
接下来，使用同一掩模通过光刻法对上部金属层58、38以及基底金属层57、37进行构图，则成为图23所示状态。即，在下层绝缘膜1的下表面，形成由基底金属层23、24及上部金属层25、26构成的2层构造的第1、第2的连接焊盘部21、22。另外，在上层绝缘膜35的上表面，形成由基底金属层37及上部金属层38构成的2层构造的上层布线36。进而，在贯通孔41的内壁面上，形成由基底金属层43及上部金属层34构成的2层构造的上下导通部42。 
这里，连接焊盘部14a及连接焊盘部2a的上部金属层3，能使其直径比第1连接焊盘部21小，从而使半导体结构体6进一步高密度化。另外，虽然在上述实施方式中，使连接焊盘部14a、2a的平面形状为圆形，但是其平面形状不限于此，而也可以为多边形。这种情况下，连接焊盘部14a以及连接焊盘部2a的上部金属层3，也可以使其平面尺寸比第1连接焊盘部21小。 
另外，下层布线用基底金属层形成用层4a由与基底金属层57相同的材料(镍)形成，因此能够将第1、第2的连接焊盘部21、22以外区域的下层布线用基底金属层形成用层4a除去，露出该区域的上部金属层3。在该状态下，下层布线2的两端部成为由上部金属层3及基底金属层4构成的2层构造的连接焊盘部2a、2b。另外，第1连接焊盘部21、第2连接焊盘部22、上层布线36及上下导通部42，也可以通过图形镀法形成。 
以下，通过与上述第1实施方式情况相同的工序，获得多个如图13所示的半导体器件。这种情况下也如上所述，在不合格半导体器件形成区域上不安装半导体结构体6，因此除了图13所示的具有半导体结构体6的半导体器件以外，还能够获得不具有半导体结构体6的半导体器件，从而能够与上述第1实施方式的情况同样地提高成品率。 
(第3实施方式) 
图24表示本发明第3实施方式的半导体器件的剖视图。在该半导体器件中，与图13所示半导体器件的显著区别在于，通过层叠(buildup)工艺使下层布线及上层布线均为2层布线构造。即，在包含第1、第2的连接焊盘部21、22的第1下层布线2A的下表面及第1下层绝缘膜1A的下表面，设置由与第1下层绝缘膜1A相同的材料构成的第2下层绝缘膜1B。 
经由在第2下层绝缘膜1B上设置的开口部61，在第2下层绝缘膜1B的下表面设置的第2下层布线21B的一端部与第1下层布线2A的连接焊盘部连接。在包含第2下层布线2B的第2下层绝缘膜1B的下表面上，设置下层保护涂层膜31。在下层保护涂层膜31的开口部32内及其下方设置焊球33，该焊球33与第2下层布线2B的连接焊盘部连接。 
在包含第1上层布线36A的第1上层绝缘膜35A的上表面，设置由与第1上层绝缘膜35A相同的材料构成的第2上层绝缘膜35B。经由在第2上层绝缘膜35B上设置的开口部62，在第2上层绝缘膜35B的上表面设置 的第2上层布线36B的一端部与第1上层布线36A的连接焊盘部连接。在包含第2上层布线36B的第2上层绝缘膜35B的上表面，设置上层保护涂层膜39。在与第2上层布线36B的连接焊盘部对应的部分的上层保护涂层膜39上，设置开口部40。另外，下层布线及上层布线也可以均为3层以上的布线构造。 
(第4实施方式) 
图25表示本发明第4实施方式的半导体器件的剖视图。在该半导体器件中，与图13所示的半导体器件的显著区别在于，不具有上下导通部42，而代之以在包含粘接层7的半导体结构体6周围的绝缘层34中，埋入方形框状的两面布线构造的电路基板71。 
这种情况下，电路基板71具有由玻璃布基材环氧树脂等形成的方形框状的衬底72。在衬底72的下表面设置由铜箔构成的下层布线73，并且在上表面设置由铜箔构成的上层布线74。通过在衬底7内部设置的由导电糊等构成的上下导通部75，下层布线73与上层布线74相连接。 
通过与连接焊盘部21a相同构造的连接焊盘部21b，下层布线2的连接焊盘部2b与电路基板71的下层布线73的连接焊盘部连接。即，经由在下层布线2的连接焊盘部2b的开口部5b和下层绝缘膜1及绝缘层34上设置的开口部76，连接焊盘部21b与电路基板71的下层布线73的连接焊盘部连接。经由在上层绝缘膜35及绝缘层34上设置的开口部77，上层布线36与电路基板71的上层布线74的连接焊盘部连接。 
接下来，对该半导体器件的制造方法的一例进行说明。这种情况下，在图18所示的工序中，如图26所示，在包含粘接层7的半导体结构体6周围的下层绝缘膜1的上表面，通过销等将格子状的绝缘层形成用片材34a、格子状的电路基板71及格子状的绝缘层形成用片材34a定位配置。接下来，在上侧的绝缘层形成用片材34a的上表面配置如下的构件：在副底板54的下表面形成有上层绝缘膜形成用层35a的构件。 
接下来，如图27所示，使用一对加热加压板55、56从上下方向进行加热加压，在包含粘接层7的半导体结构体6周围的下层绝缘膜1的上表面形成绝缘层34，并且在绝缘层34中埋入电路基板71，在半导体结构体8及绝缘层34的上表面形成上层绝缘膜35。接下来，通过蚀刻，除去底板52及副底板54，则如图28所示，露出在基底金属层4a及开口部5a、5b 内填充的下层绝缘膜1的下表面，并且露出上层绝缘膜35的上表面。 
接下来，如图29所示，通过照射激光束的激光加工，将开口部5a内的下层绝缘膜1除去，并且在与半导体结构体6的布线14的连接焊盘部14a的下表面中央部对应的部分的下层绝缘膜1及粘接层7中，形成开口部17。另外，通过照射激光束的激光加工，将开口部5b内的下层绝缘膜1除去，并且在与电路基板71的下层布线73的连接焊盘部对应的部分的下层绝缘膜1及粘接层7中，形成开口部76。这种情况下，开口部76的直径与开口部17的直径相同。 
另外，通过照射激光束的激光加工，在与电路基板71的上层布线74的连接焊盘部对应的部分的上层绝缘膜35中，形成开口部77。这种情况下，开口部77的直径比开口部17的直径大。以下，通过与上述第2实施方式情况相同的工序，获得多个如图25所示的半导体器件。 
在这样得到的半导体器件中，与图24所示的半导体器件相比，即使在下层布线及上层布线为2层构造，由于下层绝缘膜及上层绝缘膜为1层，所以也能够实现薄型化。另外，由于具有上下导通部42，因此不必使用机械钻来形成贯通孔41。 
(第5实施方式) 
图30表示本发明第5实施方式的半导体器件的剖视图。在该半导体器件中，与图13所示的半导体器件的区别在于，在包含半导体结构体6的布线14的保护膜12的下表面，设置由聚酰亚胺类树脂、环氧类树脂等绝缘材构成的防静电保护膜81。 
因此，这种情况下，通过粘接层7，半导体结构体6的防静电保护膜81的下表面粘接到下层绝缘膜1的上表面中央部。第1连接焊盘部21，经由下层布线2连接焊盘部2a的开口部5、下层绝缘膜1、粘接层7以及防静电保护膜81的开口部17，与半导体结构体6的布线14的连接焊盘部14a连接。 
另外，在将半导体结构体6安装到下层绝缘膜1上之前，不在防静电保护膜81中形成开口部17。另外，不具有开口部17的防静电保护膜81，在其自身形成到晶片状态的硅衬底8下方的时刻起至半导体结构体6安装到下层绝缘膜1上的时刻之前，用于对在硅衬底8下方形成的集成电路进行防静电保护。 
(第6实施方式) 
图31表示本发明第6实施方式的半导体器件的剖视图。在该半导体器件中，与图13所示的半导体器件的区别在于，在半导体结构体6的布线14的连接焊盘部14a的下表面设有电解镀铜形成的保护金属层82。这种情况下，在照射激光束时，保护金属层82用于保护布线14的连接焊盘部14a。即，若布线14形成为5-10μm的厚度，估计通过激光束进行蚀刻的量，仅在该布线14的连接焊盘部14a上形成数μm厚度的保护层87，则能够使半导体结构体6薄型化。 
(第7实施方式) 
图32表示本发明第7实施方式的半导体器件的剖视图。在该半导体器件中，与图13所示的半导体器件的区别在于，在半导体结构体6的布线14的连接焊盘部14a的下表面中央部，设置电解镀铜形成的柱状电极(外部连接用电极)83，在包含布线14的保护膜12的下表面，设置由环氧类树脂等形成的密封膜84，并使该密封膜84的下表面与柱状电极83的下表面成为同一平面。 
因此，这种情况下，通过粘接层7，包含柱状电极83的密封膜84的下表面粘接到下层绝缘膜1的上表面中央部。第1连接焊盘部21经由下层布线2的连接焊盘部2a的开口部5和下层绝缘膜1及粘接层7的开口部17，与半导体结构体6的柱状电极83连接。 
(第8实施方式) 
图33表示本发明第8实施方式的半导体器件的剖视图。在该半导体器件中，与图13所示的半导体器件的区别在于，在半导体结构体6及下层绝缘膜1的上表面，仅设置由环氧类树脂等形成的密封膜(绝缘层)85。这种情况下，密封膜85通过转移造型法等模塑法形成。 
另外，虽然在上述各实施方式中，在下层布线2的连接焊盘部2a的开口部5、下层绝缘膜1及粘接层7中形成的开口部17等的平面形状为圆形，但是本发明不限于此，其平面形状例如可以是多边形或者为任意形状。另外，虽然在半导体结构体6上形成了与连接焊盘9连接的布线14，但是本发明可以适用于没有设置布线回绕部而仅形成有外部连接用电极的半导体结构体。此外，根据本发明的宗旨，可以进行各种变形适用。 

Claims (36)

1.一种半导体器件，其特征在于，包括：
半导体结构体(6)，具有半导体衬底(8)及在该半导体衬底(8)上设置的外部连接用电极(14a)；
上部金属层(3)，具有连接焊盘部(2a)，该连接焊盘部(2a)形成有第1开口部(5a)，该第1开口部(5a)与上述半导体结构体(6)的上述外部连接用电极(14a)对应地形成；
绝缘膜(1)，设在上述外部连接用电极(14a)与连接焊盘部(2a)之间，具有与上述第1开口部(5)连通并到达上述外部连接用电极(14)的第2开口部(17)；
连接导体(21)，经由上述第1开口部(5)及上述第2开口部(17)，将外部连接用电极(14a)和上述上部金属层(3)进行电连接；以及
掩模金属层(4)，形成在上述连接导体(21)与上述上部金属层(3)之间，
上述掩模金属层(4)的一个面与上述上部金属层(3)接触，上述掩模金属层(4)的另一个面与上述连接导体(21)接触，
上述连接导体(21)从上述上部金属层(3)突出。
2.如权利要求1所述的半导体器件，其特征在于，
上述掩模金属层(4)具有比上述外部连接用电极(14a)大的平面尺寸。
3.如权利要求2所述的半导体器件，其特征在于，
上述上部金属层(3)的上述连接焊盘部(2a)具有与上述掩模金属层(4)相同的平面尺寸。
4.如权利要求2所述的半导体器件，其特征在于，
上述上部金属层(3)的上述连接焊盘部(2a)具有比上述掩模金属层(4)的平面尺寸小的平面尺寸。
5.如权利要求4所述的半导体器件，其特征在于，
上述外部连接用电极(14a)是柱状电极(83)。
6.如权利要求1所述的半导体器件，其特征在于，
上述掩模金属层(4)由与上述上部金属层(3)不同的材料形成。
7.如权利要求6所述的半导体器件，其特征在于，
上述连接导体(21)至少在与上述掩模金属层(4)接触的边界面上，具有与上述掩模金属层(4)相同材料的基底金属层(23)。
8.如权利要求1所述的半导体器件，其特征在于，
上述上部金属层(3)埋入上述绝缘膜(1)的下表面侧。
9.如权利要求1所述的半导体器件，其特征在于，
在上述半导体衬底(8)上形成保护膜(12)，上述外部连接用电极(14a)构成为在上述保护膜(12)上形成的布线(14)的一部分。
10.如权利要求1所述的半导体器件，其特征在于，
上述半导体结构体(6)具有粘接层(7)，该粘接层(7)覆盖上述外部连接用电极(14a)的上表面。
11.如权利要求10所述的半导体器件，其特征在于，
上述粘接层(7)具有构成上述第2开口部(17)的一部分的开口部。
12.如权利要求10所述的半导体器件，其特征在于，
上述绝缘膜(1)包含下层绝缘膜(1)，该下层绝缘膜(1)具有与上述粘接层(7)及上述半导体结构体(6)对应的区域及其周围对应的区域。
13.如权利要求1所述的半导体器件，其特征在于，
包括保护金属层(82)，该保护金属层(82)形成在上述半导体结构体(6)的外部连接用电极(14a)的与上述连接导体(21)的边界面侧。
14.如权利要求1所述的半导体器件，其特征在于，
上述半导体结构体(6)具有防静电保护膜(81)，该防静电保护膜(81)覆盖上述外部连接用电极(14a)的上表面。
15.如权利要求14所述的半导体器件，其特征在于，
上述防静电保护膜(81)具有与上述第2开口部(17)连通的开口部。
16.如权利要求1所述的半导体器件，其特征在于，
在上述半导体结构体(6)的上述半导体衬底(8)侧设有上层绝缘膜(35)，在上述上层绝缘膜(35)上设有上层布线(36)。
17.如权利要求16所述的半导体器件，其特征在于，
形成有上下导通部(42)，该上下导通部(42)贯通上述绝缘膜(1)及上述上层绝缘膜(35)而将上述上部金属层(3)和上述上层布线(36)进行连接。
18.如权利要求16所述的半导体器件，其特征在于，
在上述绝缘膜(1)与上述上层绝缘膜(35)之间形成有绝缘层(34)，在上述绝缘层(34)中埋入与上述上部金属层(3)连接的电路基板(71)。
19.如权利要求1所述的半导体器件，其特征在于，
设有下层保护涂层膜(31)，该下层保护涂层膜(31)覆盖上述上部金属层(3)及上述连接导体(21)。
20.如权利要求19所述的半导体器件，其特征在于，
设置上述下层保护涂层膜(31)的用于使上述上部金属层(3)的一部分露出的开口部(32)，在从上述开口部(32)露出的上述上部金属层(3)的一部分上设有焊球(33)。
21.一种半导体器件的制造方法，其特征在于，包括以下工序：
准备半导体结构体(6)的工序，该半导体结构体(6)具有半导体衬底(8)及设在上述半导体衬底(8)下方的外部连接用电极(14a)；
布线形成工序，形成布线(2)及绝缘膜(1)，上述布线(2)设在上述绝缘膜(1)的下表面，上述布线(2)具备上部金属层(3)及掩模金属层(4)，上述上部金属层(3)及掩模金属层(4)具有连接焊盘部(2a)，该连接焊盘部(2a)中形成有与半导体结构体(6)的外部连接用电极(14a)对应的第1开口部(5)，上述绝缘膜(1)设在上述半导体结构体(6)的下表面，并且上述绝缘膜(1)具有比上述半导体结构体(6)的平面尺寸大的平面尺寸；
导通用开口部形成工序，通过以上述掩模金属层(4)为掩模照射激光束，从而在与上述半导体结构体(6)的上述外部连接用电极(14a)对应的部分的上述绝缘膜(1)上，形成第2开口部(17)；
形成连接导体(21)的工序，该连接导体(21)经由上述绝缘膜(1)的上述第2开口部(17)，将上述上部金属层(3)和上述半导体结构体(6)的上述外部连接用电极(14a)进行连接。
22.如权利要求21所述的半导体器件的制造方法，其特征在于，
形成布线(2)及绝缘膜(1)的布线形成工序包括：在上述连接焊盘部(2a)的上述第1开口部(5)内填充上述绝缘膜(1)的工序；
形成上述第2开口部(17)的导通用开口部形成工序包括：将上述连接焊盘部(2a)的上述第1开口部(5)内的上述绝缘膜(1)除去的工序。
23.如权利要求21所述的半导体器件的制造方法，其特征在于，
上述半导体结构体(6)具有粘接层(7)，该粘接层(7)覆盖上述半导体衬底(8)及外部连接用电极(14a)，
导通用开口部形成工序包括如下工序：利用激光束，将与上述绝缘膜(1)中的第2开口部(17)对应的部分的上述粘接层(7)除去。
24.如权利要求21所述的半导体器件的制造方法，其特征在于，
形成上述掩模金属层(4)的工序包括如下工序：准备底板(51)，在上述底板(51)上，整面地形成布线用上部金属层形成用层(3a)及布线用基底金属层形成用层(4a)，在布线用上部金属层形成用层(3a)及布线用基底金属层形成用层(4a)的上述连接焊盘部(2a)的中央部具有上述第1开口部(5)。
25.如权利要求24所述的半导体器件的制造方法，其特征在于，
形成上述掩模金属层(4)的工序包括如下工序：对上述布线用上部金属层形成用层(3a)及布线用基底金属层形成用层(4a)进行构图来形成被层叠了的上述布线(2)。
26.如权利要求25所述的半导体器件的制造方法，其特征在于，
上述导通用开口部形成工序包括如下工序：在形成于上述底板(51)上的上述绝缘膜(1)上，固定上述半导体结构体(6)。
27.如权利要求26所述的半导体器件的制造方法，其特征在于，
上述导通用开口部形成工序在将上述半导体结构体(6)固定到上述绝缘膜(1)上的工序之后，还包括除去上述底板(51)的工序。
28.如权利要求27所述的半导体器件的制造方法，其特征在于，
形成上述连接导体(21)的工序包括如下工序：在布线用基底金属层形成用层(4a)下方形成金属层(57、58)，在上述上部金属层(3)的上述连接焊盘部(2a)的下表面，形成上述连接导体(21)形成用的金属层(57、58)。
29.如权利要求28所述的半导体器件的制造方法，其特征在于，
包括如下工序：使用同一掩模，构图形成上述连接导体(21)形成用的金属层(57、58)及上述布线用基底金属层形成用层(4a)。
30.如权利要求29所述的半导体器件的制造方法，其特征在于，
上述半导体结构体(6)的上述外部连接用电极(14a)的平面尺寸比上述连接导体(21)平面尺寸小。
31.如权利要求24所述的半导体器件的制造方法，其特征在于，
形成上述掩模金属层(4)的工序包括：使上述布线用基底金属层形成用层(4a)保持整面状，对上述布线用上部金属层形成用层(3a)进行构图来形成上述上部金属层(3)。
32.如权利要求31所述的半导体器件的制造方法，其特征在于，
包括在上述上部金属层(3)上及布线用基底金属层形成用层(4a)上形成上述绝缘膜(1)的工序，
上述导通用开口部形成工序包括如下工序：在上述底板(51)上所形成的上述绝缘膜(1)上，固定上述半导体结构体(6)。
33.如权利要求32所述的半导体器件的制造方法，其特征在于，
上述导通用开口部形成工序在将上述半导体结构体(6)固定到上述绝缘膜(1)上的工序之后，还包括除去上述底板(51)的工序。
34.如权利要33所述的半导体器件的制造方法，其特征在于，
形成上述连接导体(21)的工序包括如下工序：在布线用基底金属层形成用层(4a)下方形成金属层(57、58)，在上述上部金属层(3)的上述连接焊盘部(2a)的下表面形成上述连接导体(21)形成用的金属层(57、58)。
35.如权利要求34所述的半导体器件的制造方法，其特征在于，
包括如下工序：使用同一掩模，构图形成上述连接导体(21)形成用的金属层(57、58)及上述布线用基底金属层形成用层(4a)。
36.如权利要求35所述的半导体器件的制造方法，其特征在于，
上述半导体结构体(6)的上述外部连接用电极(14a)及上述上部金属层(3)的连接焊盘部(2a)的平面尺寸，比上述连接导体(21)的平面尺寸小。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5345404B2 (ja) 2006-03-14 2013-11-20 インスティチュート フュア ミクロエレクトロニク シュトゥットガルト 集積回路の製造方法
JP4636090B2 (ja) * 2008-01-31 2011-02-23 カシオ計算機株式会社 半導体装置およびその製造方法
US8222724B2 (en) * 2008-02-14 2012-07-17 Mitsubishi Heavy Industries, Ltd. Semiconductor element module and method for manufacturing the same
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
US8513062B2 (en) * 2010-02-16 2013-08-20 Infineon Technologies Ag Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device
TWI421956B (zh) * 2010-07-13 2014-01-01 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
US9093392B2 (en) * 2010-12-10 2015-07-28 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
US9093416B2 (en) * 2011-11-28 2015-07-28 Infineon Technologies Ag Chip-package and a method for forming a chip-package
US9832887B2 (en) * 2013-08-07 2017-11-28 Invensas Corporation Micro mechanical anchor for 3D architecture
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
CN109844937B (zh) 2016-08-12 2023-06-27 Qorvo美国公司 具有增强性能的晶片级封装
CN109716511A (zh) 2016-08-12 2019-05-03 Qorvo美国公司 具有增强性能的晶片级封装
WO2018031995A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
KR20210129658A (ko) 2019-01-23 2021-10-28 코르보 유에스, 인크. Rf 반도체 디바이스 및 이를 형성하는 방법
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11387157B2 (en) * 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
KR20210129656A (ko) 2019-01-23 2021-10-28 코르보 유에스, 인크. Rf 반도체 디바이스 및 이를 형성하는 방법
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1301039A (zh) * 1999-12-22 2001-06-27 通用电气公司 对准管芯与柔性基板上互连金属的装置、方法及其产品
CN1723556A (zh) * 2003-06-03 2006-01-18 卡西欧计算机株式会社 可叠置的半导体器件及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
US5567657A (en) * 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
JP2842378B2 (ja) 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
TW434664B (en) * 1999-12-29 2001-05-16 Advanced Semiconductor Eng Lead-bond type chip package and method for making the same
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
US7061084B2 (en) * 2000-02-29 2006-06-13 Advanced Semiconductor Engineering, Inc. Lead-bond type chip package and manufacturing method thereof
JP2003017854A (ja) 2001-06-28 2003-01-17 Kyocera Corp 多層配線基板及びその製造方法
JP3870778B2 (ja) * 2001-12-20 2007-01-24 ソニー株式会社 素子内蔵基板の製造方法および素子内蔵基板
JP3908157B2 (ja) * 2002-01-24 2007-04-25 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
JP3918681B2 (ja) 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
JP4117603B2 (ja) * 2002-08-26 2008-07-16 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる疑似ウェーハの製造方法
WO2004064153A1 (en) 2003-01-16 2004-07-29 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
KR100682650B1 (ko) 2003-01-16 2007-02-15 가시오게산키 가부시키가이샤 반도체 장치 및 그 제조방법
JP2004311768A (ja) * 2003-04-08 2004-11-04 Shinko Electric Ind Co Ltd 基板の製造方法及び半導体装置用基板及び半導体装置
CN100418211C (zh) 2003-12-25 2008-09-10 卡西欧计算机株式会社 半导体器件及其制造方法
JP5259053B2 (ja) * 2005-12-15 2013-08-07 パナソニック株式会社 半導体装置および半導体装置の検査方法
JP4636090B2 (ja) * 2008-01-31 2011-02-23 カシオ計算機株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1301039A (zh) * 1999-12-22 2001-06-27 通用电气公司 对准管芯与柔性基板上互连金属的装置、方法及其产品
CN1723556A (zh) * 2003-06-03 2006-01-18 卡西欧计算机株式会社 可叠置的半导体器件及其制造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP特开2003-17854A 2003.01.17
JP特开2003-188314A 2003.07.04
JP特开2004-87661A 2004.03.18

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