KR20210129656A - Rf 반도체 디바이스 및 이를 형성하는 방법 - Google Patents

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KR20210129656A
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KR
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mold
active layer
mold compound
redistribution
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KR1020217026777A
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줄리오 씨. 코스타
마이클 캐롤
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코르보 유에스, 인크.
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Abstract

본 발명은 몰드 디바이스 다이, 및 상기 몰드 디바이스 다이 아래의 다층 재분배 구조물을 포함하는 무선 주파수(RF) 디바이스에 관한 것이다. 상기 몰드 디바이스 다이는 라인의 후방 단부(BEOL) 부분 및 상기 BEOL 부분 위의 라인의 전방 단부(FEOL) 부분을 갖는 디바이스 영역, 및 제1 몰드 화합물을 포함한다. 상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 포함한다. 여기서, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 활성층은 상기 격리 구획으로 둘러싸여 있다. 상기 제1 몰드 화합물은 중간에 게르마늄 함량이 없는 실리콘 결정이 없는 상기 활성층 위에 존재한다. 상기 다층 재분배 구조물은 재분배 상호연결부, 및 상기 다층 재분배 구조물의 하부에 있고 상기 재분배 상호연결부를 통해 상기 몰드 디바이스 다이에 전기적으로 결합된 다수의 범프 구조물을 포함한다.

Description

RF반도체 디바이스 및 그것의 제조 방법
관련 출원
본 출원은 2019년 1월 23일에 출원된 특허 가출원 번호 62/795,804(전체 내용이 본 명세서에 기재된 것처럼 병합됨)의 이익을 주장한다.
본 출원은 동시에 출원된 미국 특허 출원 번호 ________(발명의 명칭: "RF DEVICES WITH ENHANCED PERFORMANCE AND METHODS OF FORMING THE SAME", 전체 내용이 본 명세서에 기재된 것처럼 병합됨)에 관한 것이다.
기술 분야
본 발명은 무선 주파수(RF) 디바이스 및 이를 제조하는 방법에 관한 것으로서, 보다 상세하게는 향상된 열적 및 전기적 성능을 갖는 RF 디바이스, 및 향상된 성능을 갖는 RF 디바이스를 제공하기 위한 웨이퍼 레벨 패키징 방법에 관한 것이다.
셀룰러 디바이스와 무선 디바이스의 광범위한 이용으로 무선 주파수(RF) 기술이 급속히 발전하고 있다. RF 디바이스를 제조하는 기판은 RF 기술에서 높은 레벨의 성능을 달성하는 데 중요한 역할을 한다. 기존의 실리콘 기판 상에 RF 디바이스를 제조하면 실리콘 물질의 저렴한 비용, 웨이퍼 생산의 대규모 용량, 확립된 반도체 설계 도구, 및 확립된 반도체 제조 기술로부터 이익을 얻을 수 있다.
RF 디바이스를 제조하기 위해 기존의 실리콘 기판을 사용하는 것의 이익에도 불구하고, 기존의 실리콘 기판은 RF 디바이스에 대해 두 가지 바람직하지 않은 특성, 즉 고조파 왜곡 및 낮은 저항률 값을 가질 수 있다는 것이 업계에 잘 알려져 있다. 고조파 왜곡은 실리콘 기판 위에 구축된 RF 디바이스에서 높은 레벨의 선형성을 달성하는 데 있어 중요한 장애물이다. 또한, RF 디바이스에는 고속 및 고성능 트랜지스터가 보다 조밀하게 집적되어 있다. 그 결과, RF 디바이스에 의해 발생되는 열의 양은 RF 디바이스에 집적된 수많은 트랜지스터, 트랜지스터를 흐르는 많은 양의 전력 및/또는 트랜지스터의 고속 동작으로 인해 크게 증가한다. 따라서, 더 나은 방열(heat dissipation)을 위한 구성으로 RF 디바이스를 패키징하는 것이 바람직하다.
웨이퍼 레벨 팬아웃(WLFO) 패키징 기술 및 임베디드 웨이퍼 레벨 볼 그리드 어레이(EWLB) 기술은 현재 휴대용 RF 응용에서 상당한 주목을 받고 있다. WLFO 및 EWLB 기술은 패키지 크기를 늘리지 않고도 고밀도 입력/출력 포트(I/O)를 제공하도록 설계되었다. 이러한 능력을 통해 단일 웨이퍼 내에 RF 디바이스를 조밀하게 패키징할 수 있다.
따라서, RF 디바이스의 증가된 발열을 수용하고 RF 디바이스의 유해한 고조파 왜곡을 줄이고 WLFO/EWLB 패키징 기술의 장점을 이용하기 위해, 본 발명의 목적은 향상된 열적 및 전기적 성능을 위한 개선된 패키징 공정을 제공하는 것이다. 또한, 패키지 크기를 증가시키지 않으면서 RF 디바이스의 성능을 향상시킬 필요도 있다.
본 발명은 열적 및 전기적 성능이 향상된 무선 주파수(RF) 디바이스 및 이를 제조하는 공정에 관한 것이다. 개시된 RF 디바이스는 몰드 디바이스 다이 및 다층 재분배 구조물을 포함한다. 상기 몰드 디바이스 다이는 제1 몰드 화합물, 및 라인의 전방 단부(front-end-of-line: FEOL) 부분과 라인의 후방 단부(back-end-of-line: BEOL) 부분을 갖는 디바이스 영역을 포함한다. 상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 갖는다. 여기서, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 활성층은 상기 격리 구획을 넘어 수직으로 연장되지 않는다. 상기 BEOL은 상기 FEOL 부분 아래에 존재하고 연결층을 포함한다. 상기 제1 몰드 화합물은 중간에 게르마늄 함량이 없는 실리콘 결정이 없는 상기 FEOL 부분의 활성층 위에 존재한다. 상기 다층 재분배 구조물은 상기 몰드 디바이스 다이의 BEOL 부분 아래에 형성된다. 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 다수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함한다. 상기 범프 구조물은 상기 재분배 상호연결부 및 상기 BEOL 부분 내의 연결층을 통해 상기 몰드 디바이스 다이의 FEOL 부분에 전기적으로 결합된다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물의 일부는 상기 격리 구획 위에 존재한다.
상기 RF 디바이스의 일 실시예에서, 상기 격리 구획은 상기 활성층의 상부 표면을 넘어 수직으로 연장되어 상기 격리 구획 내에 그리고 상기 활성층 위에 개구를 형성한다. 여기서, 상기 제1 몰드 화합물은 상기 개구를 채운다.
다른 실시예에 따르면, 상기 RF 디바이스는 상기 활성층의 상부 표면 바로 위에 그리고 상기 개구 내에 패시베이션층을 더 포함한다. 여기서, 상기 패시베이션층은 이산화규소, 질화규소 또는 이들의 조합으로 형성되고, 상기 제1 몰드 화합물은 상기 패시베이션층과 접촉한다.
다른 실시예에 따르면, 상기 RF 디바이스는 상기 활성층의 상부 표면 바로 위에 그리고 상기 개구 내에 계면층을 더 포함한다. 여기서, 상기 계면층은 실리콘 게르마늄(SiGe)으로 형성되고, 상기 제1 몰드 화합물은 상기 계면층과 접촉한다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 상기 활성층의 상부 표면과 접촉한다.
상기 RF 디바이스의 일 실시예에서, 각각의 격리 구획의 상부 표면과 상기 활성층의 상부 표면은 동일 평면에 있고, 상기 제1 몰드 화합물은 상기 활성층과 상기 격리 구획 모두 위에 존재한다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 1 W/m·K보다 큰 열 전도율을 갖는다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 8 미만의 유전 상수(dielectric constant)를 갖는다.
상기 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 3 내지 5의 유전 상수를 갖는다.
상기 RF 디바이스의 일 실시예에서, 상기 FEOL 부분은 스위치 전계 효과 트랜지스터(FET), 다이오드, 커패시터, 저항기, 및 인덕터 중 적어도 하나를 제공하도록 구성된다.
다른 실시예에 따르면, 대안적인 RF 디바이스는 몰드 디바이스 다이 및 다층 재분배 구조물을 포함한다. 상기 몰드 디바이스 다이는 제1 몰드 화합물, 및 FEOL 부분과 BEOL 부분을 갖는 디바이스 영역을 포함한다. 상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 갖는다. 여기서, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 활성층은 상기 격리 구획을 넘어 수직으로 연장되지 않는다. 상기 BEOL 부분은 상기 FEOL 부분 아래에 존재하고 연결층을 포함한다. 상기 제1 몰드 화합물은 중간에 게르마늄 함량이 없는 실리콘 결정이 없는 상기 FEOL 부분의 활성층 위에 존재한다. 상기 다층 재분배 구조물은 상기 몰드 디바이스 다이의 BEOL 부분 아래에 형성되고, 상기 다층 재분배 구조물의 하부 표면에 있는 다수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함한다. 상기 범프 구조물은 상기 재분배 상호연결부 및 상기 BEOL 부분 내의 연결층을 통해 상기 몰드 디바이스 다이의 FEOL 부분에 전기적으로 결합된다. 대안적인 RF 디바이스는, 상기 다층 재분배 구조물 위에 존재하고 상기 몰드 디바이스 다이를 캡슐화하는 제2 몰드 화합물을 더 포함한다.
대안적인 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물은 상기 제2 몰드 화합물과 동일한 물질로 형성된다.
대안적인 RF 디바이스의 일 실시예에서, 상기 제1 몰드 화합물과 상기 제2 몰드 화합물은 상이한 물질로부터 형성된다.
예시적인 공정에 따르면, 다수의 디바이스 영역을 갖는 전구체 웨이퍼를 먼저 제공한다. 각각의 디바이스 영역은 BEOL 부분과 상기 BEOL 부분 위의 FEOL 부분을 포함한다. 상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 갖는다. 여기서, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 활성층은 상기 격리 구획을 넘어 수직으로 연장되지 않는다. 또한, 실리콘 게르마늄(SiGe)으로 형성된 계면층이 각각의 디바이스 영역의 활성층 바로 위에 있고, 실리콘 핸들 기판이 각각의 계면층 바로 위에 있다. 다음으로 상기 실리콘 핸들 기판을 완전히 제거한다. 그런 다음, 다수의 몰드 디바이스 다이를 포함하는 몰드 디바이스 웨이퍼를 제공하기 위해 제1 몰드 화합물을 도포한다. 여기서, 상기 실리콘 핸들 기판이 제거된 각각의 디바이스 영역의 활성층 위에 상기 제1 몰드 화합물을 도포한다. 게르마늄 함량이 없는 실리콘 결정은 각각의 디바이스 영역의 활성층과 상기 제1 몰드 화합물 사이에는 존재하지 않는다. 각각의 몰드 디바이스 다이는 대응하는 디바이스 영역 및 상기 대응하는 디바이스 영역의 활성층 위의 제1 몰드 화합물의 일부를 포함한다.
다른 실시예에 따르면, 예시적인 공정은 상기 실리콘 핸들 기판이 제거되기 전에 접합층(bonding layer)을 통해 임시 캐리어에 상기 전구체 웨이퍼를 접합하는 단계, 및 상기 제1 몰드 화합물이 도포된 후에 상기 임시 캐리어를 디본딩(debonding)하고 상기 전구체 웨이퍼로부터 상기 접합층을 세정하는 단계를 추가로 포함한다.
다른 실시예에 따르면, 예시적인 공정은 상기 몰드 디바이스 웨이퍼 아래에 다층 재분배 구조물을 형성하는 단계를 더 포함한다. 여기서, 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 다수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함한다. 각각의 범프 구조물은 재분배 상호연결부 및 대응하는 몰드 디바이스 다이의 BEOL 부분 내의 연결층을 통해 상기 대응하는 몰드 디바이스 다이의 하나의 활성층에 전기적으로 결합된다.
다른 실시예에 따르면, 예시적인 공정은 상기 몰드 디바이스 웨이퍼를 다수의 개별 몰드 디바이스 다이로 싱귤레이팅하는 단계를 더 포함한다. 그런 다음 이중 몰드 디바이스 웨이퍼를 제공하기 위해 상기 개별 몰드 디바이스 다이 주위 및 위에 제2 몰드 화합물을 도포한다. 여기서, 상기 제2 몰드 화합물은 각각의 개별 몰드 디바이스 다이의 상부 표면과 측 표면을 캡슐화하고, 각각의 개별 몰드 디바이스 다이의 하부 표면은 노출된다. 상기 이중 몰드 디바이스 웨이퍼의 하부 표면은 각각의 개별 몰드 디바이스 다이의 하부 표면과, 상기 제2 몰드 화합물의 하부 표면의 조합이다. 다음으로, 상기 이중 몰드 디바이스 웨이퍼 아래에 다층 재분배 구조물을 형성한다. 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 다수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함한다. 각각의 범프 구조물은 재분배 상호연결부 및 대응하는 개별 몰드 디바이스 다이의 BEOL 부분 내의 연결층을 통해 대응하는 개별 몰드 디바이스 다이의 하나의 활성층에 전기적으로 결합된다.
다른 실시예에 따르면, 예시적인 공정은 상기 제1 몰드 화합물을 도포한 후에 각각의 디바이스 영역의 활성층이 상기 제1 몰드 화합물과 접촉하도록 상기 제1 몰드 화합물을 도포하기 전에 상기 계면층을 제거하는 단계를 더 포함한다.
다른 실시예에 따르면, 예시적인 공정은 상기 제1 몰드 화합물을 도포하기 전에 상기 계면층을 제거하고, 각각의 디바이스 영역의 활성층 바로 위에 패시베이션층을 도포하는 단계를 더 포함한다. 상기 패시베이션층은 이산화규소, 질화규소, 또는 이들의 조합으로 형성되고, 상기 패시베이션층은 상기 제1 몰드 화합물이 도포된 후에 상기 제1 몰드 화합물과 접촉한다.
예시적인 공정의 일 실시예에서, 상기 전구체 웨이퍼를 제공하는 것은 공통 실리콘 에피택셜층, 상기 공통 실리콘 에피택셜층 위의 공통 계면층, 및 상기 공통 계면층 위의 실리콘 핸들 기판을 포함하는 Si-SiGe-Si 웨이퍼를 제공하는 것으로 시작한다. 상기 계면층은 SiGe로 형성된다. 그런 다음 전구체 웨이퍼를 제공하기 위해 상보적 금속 산화물 반도체(Complementary Metal-Oxide-Semiconductor: CMOS) 공정을 수행한다. 여기서, 상기 격리 구획은 상기 공통 실리콘 에피택셜층과 상기 공통 계면층을 통해 연장되고, 상기 실리콘 핸들 기판으로 연장되어, 상기 공통 계면층을 다수의 개별 계면층으로 분리시키고, 상기 공통 실리콘 에피택셜층을 다수의 개별 실리콘 에피택셜층으로 분리시킨다. 상기 디바이스 영역의 각각의 활성층은 대응하는 개별 실리콘 에피택셜층으로 형성되고, 각각의 개별 계면층은 대응하는 활성층의 상부 표면 바로 위에 존재하고, 상기 실리콘 핸들 기판은 상기 개별 계면층 바로 위에 존재한다.
예시적인 공정의 일 실시예에서, 상기 전구체 웨이퍼를 제공하는 것은 공통 실리콘 에피택셜층, 상기 공통 실리콘 에피택셜층 위의 공통 계면층, 및 상기 공통 계면층 위의 실리콘 핸들 기판을 포함하는 Si-SiGe-Si 웨이퍼를 제공하는 것으로 시작한다. 상기 공통 계면층은 SiGe로 형성되고, 연결된 다수의 계면층을 포함한다. 그런 다음 전구체 웨이퍼를 제공하기 위해 CMOS 공정을 수행한다. 여기서, 상기 격리 구획은 상기 공통 실리콘 에피택셜층을 통해 연장되고, 상기 공통 계면층으로 연장되어, 상기 공통 실리콘 에피택셜층을 다수의 개별 실리콘 에피택셜층으로 분리시키고, 상기 계면층은 연결된 상태로 유지한다. 상기 디바이스 영역의 각각의 활성층은 대응하는 개별 실리콘 에피택셜층으로 형성되고, 각각의 계면층은 대응하는 활성층의 상부 표면 바로 위에 존재하고, 상기 실리콘 핸들 기판은 상기 공통 계면층 바로 위에 유지된다.
이 기술 분야에 통상의 지식을 가진 자라면 첨부 도면을 참조하여 바람직한 실시예의 이하의 상세한 설명을 읽은 후에 본 발명의 범위를 이해하고 본 발명의 추가적인 양태를 실현할 수 있을 것이다.
본 명세서에 통합되고 본 명세서의 일부를 형성하는 첨부 도면은 본 발명의 여러 양태를 예시하고, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 본 발명의 일 실시예에 따라 향상된 열적 및 전기적 성능을 갖는 예시적인 무선 주파수(RF) 디바이스를 도시한다.
도 2는 본 발명의 일 실시예에 따라 향상된 열적 및 전기적 성능을 갖는 대안적인 RF 디바이스를 도시한다.
도 3 내지 도 14는 도 1에 도시된 예시적인 RF 디바이스를 제조하기 위한 단계를 예시하는 예시적인 웨이퍼 레벨 패키징 공정을 제공한다.
도 15 내지 도 20은 도 2에 도시된 대안적인 RF 디바이스를 제조하기 위한 단계를 예시하는 대안적인 웨이퍼 레벨 패키징 공정을 제공한다.
명확한 예시를 위해, 도 1 내지 도 20은 축척에 맞게 그려진 것이 아닐 수 있는 것으로 이해된다.
후술하는 실시예는 이 기술 분야에 통상의 지식을 가진 자가 본 실시예를 실시하고 본 실시예를 실시하는 최상의 모드를 예시하는 데 필요한 정보를 제공한다. 첨부된 도면을 참조하여 이하의 설명을 읽을 때, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 개념을 이해하고 본 명세서에서 구체적으로 다루지 않은 개념의 적용을 인식할 수 있을 것이다. 이러한 개념 및 응용은 본 발명 및 첨부된 청구범위의 범위에 속하는 것으로 이해된다.
본 명세서에서 제1, 제2 등의 용어를 사용하여 다양한 요소를 설명할 수 있지만, 이러한 요소는 이러한 용어에 의해 제한되어서는 안 되는 것으로 이해된다. 이러한 용어는 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위를 벗어나지 않으면서 제1 요소는 제2 요소라고 명명될 수 있고, 유사하게 제2 요소는 제1 요소라고 명명될 수 있다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 관련된 나열 항목 중 하나 이상의 항목의 임의의 모든 조합을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위에" 있거나 "위로" 연장되는 것으로 언급되는 경우, 이 요소는 다른 요소 바로 위에 있거나 바로 위로 연장될 수 있거나 중간 요소가 더 존재할 수 있는 것으로 이해된다. 이와 달리, 하나의 요소가 다른 요소 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 언급되는 경우에는 중간 요소가 존재하지 않는다. 마찬가지로, 층, 영역 또는 기판과 같은 요소가 다른 요소 "위에" 있거나 "위로" 연장되는 것으로 언급되는 경우, 이 요소는 다른 요소 바로 위에 있거나 바로 위로 연장될 수 있거나 중간 요소가 더 존재할 수 있는 것으로 이해된다. 이와 달리, 하나의 요소가 다른 요소 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 언급되는 경우에는 중간 요소가 존재하지 않는다. 또한 하나의 요소가 다른 요소에 "연결"되거나 "결합"된 것으로 언급될 때, 이 요소는 다른 요소에 직접 연결되거나 결합될 수 있거나 또는 중간 요소가 존재할 수 있는 것으로 이해될 수 있다. 이와 달리, 하나의 요소가 다른 요소에 "바로 연결"되거나 "바로 결합"된 것으로 언급되는 경우에는 중간 요소가 존재하지 않는다.
"아래" 또는 "위" 또는 "상위" 또는 "하위" 또는 "수평" 또는 "수직"과 같은 상대적 용어는 도면에 예시된 바와 같이 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 이들 용어 및 위에서 논의된 용어는 도면에 도시된 배향에 더하여 디바이스의 상이한 배향을 포함하도록 의도된 것으로 이해된다.
본 명세서에서 사용된 용어는 단지 특정 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려고 의도된 것이 아니다. 본 명세서에 사용된 바와 같이, 단수 형태의 요소 및 "상기" 요소는 문맥이 명백히 달리 나타내지 않는 한, 복수의 형태를 포함하는 것으로 의도된다. 또한 "포함하고", "포함하는", "구비하고" 및/또는 "구비하는"이라는 용어는 본 명세서에서 사용될 때 언급된 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소의 존재를 제시하는 것이지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하는 것은 아닌 것으로 이해된다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술적 및 과학적 용어를 포함함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 일반적으로 이해하는 것과 동일한 의미를 갖는다. 본 명세서에서 사용된 용어는 본 명세서 및 관련 기술의 맥락에서 의미하는 바와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상화되거나 지나치게 형식적인 의미로 해석되지 않아야 하는 것으로 더 이해된다.
향후 수 년 내에 기존 무선 주파수 실리콘 위 절연체(radio frequency silicon on insulator: RFSOI) 웨이퍼의 부족이 예상됨에 따라, 실리콘 웨이퍼, 트랩 리치 층 형성 및 스마트-절단(Smart-Cut) SOI 웨이퍼 공정을 사용하여 고저항률에 대한 필요성을 해결하기 위해 대안적인 기술이 고안되고 있다. 하나의 대안적인 기술은 실리콘 기판과 실리콘 에피택셜층 사이에 매립형 산화물층(BOX) 대신 실리콘 게르마늄(SiGe) 계면층을 사용하는 것에 기초하지만; 이 기술은 RFSOI 기술에서 관찰되는 것과 유사한, 실리콘 기판으로 인한 유해한 왜곡 효과를 여전히 겪을 것이다. 열적 및 전기적 성능이 향상된 무선 주파수(RF) 디바이스 및 이를 제조하기 위한 웨이퍼 레벨 패키징 공정에 관한 본 발명은 실리콘 기판으로부터 유해한 왜곡 효과가 없는 이러한 Si-SiGe-Si 구조물에 기초한다.
도 1은 본 발명의 일 실시예에 따라 Si-SiGe-Si 웨이퍼(처리 세부 사항은 이하 단락에 설명되어 있음)로부터 형성된 예시적인 RF 디바이스(10)를 도시한다. 이 예시를 위해, 예시적인 RF 디바이스(10)는 디바이스 영역(14) 및 제1 몰드 화합물(16)을 갖는 몰드 디바이스 다이(12), 및 몰드 디바이스 다이(12) 아래에 형성된 다층 재분배 구조물(18)을 포함한다.
상세하게는, 디바이스 영역(14)은 라인의 전방 단부(FEOL) 부분(20) 및 FEOL 부분(20) 아래의 라인의 후방 단부(BEOL) 부분(22)을 포함한다. 일 실시예에서, FEOL 부분(20)은 스위치 전계 효과 트랜지스터(FET)를 제공하도록 구성되고, 활성층(24) 및 접촉층(26)을 포함한다. 여기서, 활성층(24)은 소스(28), 드레인(30), 및 이 소스(28)와 드레인(30) 사이의 채널(32)을 갖는다. 소스(28), 드레인(30) 및 채널(32)은 동일한 실리콘 에피택셜층으로 형성된다. 접촉층(26)은 활성층(24) 아래에 형성되고, 게이트 구조물(34), 소스 접촉점(36), 드레인 접촉점(38), 및 게이트 접촉점(40)을 포함한다. 게이트 구조물(34)은 실리콘 산화물로 형성될 수 있고, 채널(32) 아래에서 (소스(28) 아래에서부터 드레인(30) 아래로) 수평으로 연장된다. 소스 접촉점(36)은 소스(28) 아래에서 소스와 연결되고, 드레인 접촉점(38)은 드레인(30) 아래에서 드레인과 연결되고, 게이트 접촉점(40)은 게이트 구조물(34) 아래에서 게이트 구조물과 연결된다. 절연 물질(42)은 소스 접촉점(36), 드레인 접촉점(38), 게이트 구조물(34) 및 게이트 접촉점(40) 주위에 형성되어, 소스(28), 드레인(30) 및 게이트 구조물(34)을 전기적으로 분리할 수 있다. 상이한 응용에서, FEOL 부분(20)은 상이한 FET 구성을 가질 수 있거나, 다이오드, 커패시터, 저항기 및/또는 인덕터와 같은 상이한 디바이스 구성 요소를 제공할 수 있다.
또한, FEOL 부분(20)은, 접촉층(26)의 절연 물질(42) 위에 존재하고 활성층(24)을 둘러싸는 격리 구획(44)을 더 포함한다. 격리 구획(44)은 RF 디바이스(10), 특히 활성층(24)을 공통 웨이퍼(도시되지 않음)에 형성된 다른 디바이스로부터 전기적으로 분리하도록 구성된다. 여기서, 격리 구획(44)은 접촉층(26)의 상부 표면으로부터 활성층(24)의 상부 표면을 넘어 수직으로 연장되어 격리 구획(44) 내에 그리고 활성층(24) 위에 개구(46)를 형성할 수 있다. 제1 몰드 화합물(16)은 개구(46)를 채우고 격리 구획(44) 위로 연장될 수 있다. 격리 구획(44)은 수산화칼륨(KOH), 수산화나트륨(NaOH) 및 아세틸콜린(ACH)과 같은 에칭 화학물질에 저항할 수 있는 이산화규소로 형성될 수 있다.
일부 응용에서, RF 디바이스(10)는 활성층(24)의 상부 표면 바로 위에 그리고 개구(46) 내에 이산화규소, 질화규소, 또는 이들의 조합으로 형성될 수 있는 패시베이션층(48)을 더 포함할 수 있다. 이와 같이, 제1 몰드 화합물(16)은 패시베이션층(48) 바로 위에 있다. 패시베이션층(48)은 원치 않는 누설의 원인이 될 수 있는 활성층(24)의 표면 접합을 종료하도록 구성된다. 패시베이션층은 또한 장벽의 역할을 할 수 있고, 수분 또는 이온 오염으로부터 활성층(24)을 보호하도록 구성된다. 패시베이션층(48)이 생략된 경우, 제1 몰드 화합물(16)은 활성층(24)의 상부 표면과 접촉할 수 있다. 일부 응용에서, RF 디바이스(10)는 활성층(24)의 상부 표면 바로 위에 그리고 개구(46) 내에 SiGe로 형성되는 계면층(이하 단락에 설명되어 있으며 여기에 도시되지 않음)을 더 포함할 수 있다. 이와 같이, 제1 몰드 화합물(16)은 계면층 바로 위에 있을 수 있다. 계면층은 RF 디바이스(10)를 제조하는 데 사용되는 Si-SiGe-Si 웨이퍼(처리 세부 사항은 이하 단락에서 설명됨)로부터 있다. 계면층이 생략된 경우, 제1 몰드 화합물(18)은 활성층(24)의 상부 표면에 접촉할 수 있다. 패시베이션층(48) 또는 계면층에 관계없이, 게르마늄 함량이 없는 실리콘 결정은 제1 몰드 화합물(16)과 활성층(24)의 상부 표면 사이에 존재하지 않는다는 것이 주목된다. 패시베이션층(48)과 계면층은 모두 실리콘 합금이다.
또한, 일부 응용에서, 각각의 격리 구획(44)의 상부 표면과 활성층(24)의 상부 표면은 동일 평면(도시되지 않음)에 있고, 개구(46)는 생략된다. 제1 몰드 화합물(16)은 활성층(24)과 FEOL 부분(20)의 격리 구획(44) 모두 위에 존재한다. 활성층(24)은 격리 구획(44)을 결코 수직으로 넘어가지 않고, 그렇지 않은 경우 격리 구획(44)은 동일한 웨이퍼로부터 형성된 다른 디바이스로부터 활성층(24)을 완전히 분리시키지 못 할 수 있다는 것이 주목된다.
BEOL 부분(22)은 FEOL 부분(20) 아래에 있고, 유전체 층(52) 내에 형성된 다수의 연결층(50)을 포함한다. 연결층(50) 중 일부는 유전체 층(52)(도시되지 않음)에 의해 캡슐화되는 반면, 연결층(50) 중 일부는 유전체 층(52)에 의해 덮이지 않은 하부 부분을 갖는다. 특정 연결층(50)은 FEOL 부분(20)에 전기적으로 연결된다. 이 예시를 위해, 연결층(50) 중 하나는 소스 접촉점(36)에 연결되고, 다른 연결층(50)은 드레인 접촉점(38)에 연결된다.
몰드 디바이스 다이(12)의 BEOL 부분(22) 아래에 형성된 다층 재분배 구조물(18)은 다수의 재분배 상호연결부(54), 유전체 패턴(56), 및 다수의 범프 구조물(58)을 포함한다. 여기서, 각각의 재분배 상호연결부(54)는 BEOL 부분(22) 내의 대응하는 연결층(50)에 연결되고, BEOL 부분(22)의 하부 표면 위로 연장된다. 재분배 상호연결부(54)와 연결층(50) 사이의 연결부는 무납땜이다. 유전체 패턴(56)은 각각의 재분배 상호연결부(54) 주위 및 아래에 형성된다. 각각의 재분배 상호연결부(54)의 하부 부분은 유전체 패턴(56)을 통해 노출된다. 각각의 범프 구조물(58)은 다층 재분배 구조물(18)의 하부에 형성되고, 유전체 패턴(56)을 통해 대응하는 재분배 상호연결부(54)에 전기적으로 결합된다. 그 결과, 재분배 상호연결부(54)는 FEOL 부분(20)에 전기적으로 연결된 BEOL 부분(22)의 연결층(50) 중 특정 연결층에 범프 구조물(58)을 연결하도록 구성된다. 이와 같이, 범프 구조물(58)은 대응하는 재분배 상호연결부(54) 및 대응하는 연결층(50)을 통해 FEOL 부분(20)에 전기적으로 연결된다. 또한, 범프 구조물(58)은 서로 분리되어 있으며 유전체 패턴(56) 아래로 연장된다.
일부 응용에서, 재분배 상호연결부(54) 중 일부는 몰드 디바이스 다이(12)를 동일한 웨이퍼(도시되지 않음)로 형성된 다른 디바이스 구성 요소에 연결하도록 구성될 수 있다. 일부 응용에서, 각각의 추가 재분배 상호연결부의 하부 부분이 노출되도록, 유전체 패턴(56)을 통해 재분배 상호연결부(54)에 전기적으로 결합된 추가 재분배 상호연결부(도시되지 않음)가 있을 수 있고, 유전체 패턴(56) 아래에 형성된 추가 유전체 패턴(도시되지 않음)이 있을 수 있다. 그 결과, 각각의 범프 구조물(58)은 추가 유전체 패턴(도시되지 않음)을 통해 대응하는 추가 재분배 상호연결부에 결합된다. 재분배 상호연결부 및/또는 유전체 패턴의 레벨 수에 상관없이, 다층 재분배 구조물(18)은 유리 섬유가 없거나 유리가 없을 수 있다. 여기서, 유리 섬유는 개별 유리 가닥을 꼬아서 더 큰 그룹으로 만든 것을 의미한다. 이러한 유리 가닥은 직물로 직조될 수 있다. 재분배 상호연결부(54)는 구리 또는 다른 적절한 금속으로 형성될 수 있다. 유전체 패턴(56)은 벤조사이클로부텐(benzocyclobutene: BCB), 폴리이미드(polyimide), 또는 기타 유전체 물질로 형성될 수 있다. 범프 구조물(58)은 솔더 볼 또는 구리 기둥일 수 있다. 다층 재분배 구조물(18)은 2㎛ 내지 300㎛의 두께를 갖는다.
디바이스 영역(14)에서 발생된 열은 활성층(24) 위의 제1 몰드 화합물(16)의 하부 부분으로 위쪽으로 이동할 수 있고, 그런 다음 디바이스 영역(14)을 통해 아래쪽으로 그리고 열을 발산할 다층 재분배 구조물(18)을 향하여 전달될 것이다. 따라서 제1 몰드 화합물(16)은 높은 열 전도율을 갖는 것이 매우 바람직하다. 제1 몰드 화합물(16)은 1 W/m·K 초과 또는 10 W/m·K 초과의 열 전도율을 가질 수 있다. 또한, 제1 몰드 화합물(16)은 8 미만의 낮은 유전 상수 또는 3 내지 5의 유전 상수를 가질 수 있어 낮은 RF 커플링을 생성할 수 있다. 일 실시예에서, 제1 몰드 화합물(16)은 폴리 페닐 설파이드(PPS), 질화붕소로 도핑된 오버몰드 에폭시, 알루미나, 탄소 나노튜브, 또는 다이아몬드형 열 첨가제 등과 같은 열가소성 수지 또는 열경화성 중합체 물질로 형성될 수 있다. 제1 몰드 화합물(16)의 두께는 RF 디바이스(10)의 요구되는 열 성능, 디바이스 레이아웃, 다층 재분배 구조물(18)로부터의 거리뿐만 아니라 패키지 및 조립체의 특성에 기초한다. 제1 몰드 화합물(16)은 200㎛ 내지 500㎛의 두께를 가질 수 있다.
도 2는 RF 디바이스(10)에 비해 제2 몰드 화합물(60)을 더 포함하는 대안적인 RF 디바이스(10A)를 도시한다. 여기서, 다층 재분배 구조물(18)은 몰드 디바이스 다이(12)를 넘어 수평으로 연장되고, 제2 몰드 화합물(60)은 다층 재분배 구조물(18) 위에 존재하고 몰드 디바이스 다이(12)를 캡슐화한다. 이 실시예에서, 다층 재분배 구조물(18)의 재분배 상호연결부(54)는 몰드 디바이스 다이(12)를 넘어 수평으로 연장될 수 있고, 다층 재분배 구조물(18)의 범프 구조물(58)은 몰드 디바이스 다이(12)의 주변부로 한정되지 않을 수 있다. 제2 몰드 화합물(60)은 제1 몰드 화합물(16)과 동일하거나 상이한 물질로 형성될 수 있다. 제1 몰드 화합물(16)과 달리, 제2 몰드 화합물(60)은 열 전도율 또는 유전 상수 요건을 갖지 않을 수 있다.
도 3 내지 도 14는 도 1에 도시된 예시적인 RF 디바이스(10)를 제조하기 위한 단계를 예시하는 예시적인 웨이퍼 레벨 패키징 공정을 제공한다. 예시적인 단계가 시리즈로 예시되어 있지만 예시적인 단계는 반드시 이 순서에 의존하는 것은 아니다. 일부 단계는 제시된 순서와 다른 순서로 수행될 수 있다. 또한, 본 발명의 범위 내에서 공정은 도 3 내지 도 14에 예시된 단계보다 더 적거나 더 많은 단계를 포함할 수 있다.
초기에, 도 3에 예시된 바와 같이 Si-SiGe-Si 웨이퍼(62)를 제공한다. Si-SiGe-Si 웨이퍼(62)는 공통 실리콘 에피택셜층(64), 이 공통 실리콘 에피택셜층(64) 위의 공통 계면층(66), 및 이 공통 계면층(66) 위의 실리콘 핸들 기판(68)을 포함한다. 여기서, SiGe로 형성된 공통 계면층(66)은 실리콘 핸들 기판(68)으로부터 공통 실리콘 에피택셜층(64)을 분리시킨다.
여기서, 공통 실리콘 에피택셜층(64)은 전자 디바이스를 형성하도록 원하는 실리콘 에피택셜 특성을 갖는 디바이스 등급 실리콘 물질로 형성된다. 공통 계면층(66)은 Si와 Ge의 임의의 몰비를 갖는 합금으로 형성된다. Ge 농도가 높을수록 실리콘 핸들 기판(68)과 공통 계면층(66) 사이의 에칭 선택도가 향상되지만, 또한 공통 실리콘 에피택셜층(64)의 에피택셜 성장이 더 어려워진다. 일 실시예에서, 공통 계면층(66)은 15% 초과 또는 25% 초과의 Ge 농도를 가질 수 있다. Ge 농도는 공통 계면층(66) 전체에 걸쳐 균일할 수 있다. 일부 응용에서, Ge 농도는 공통 실리콘 에피택셜층(64)의 성장에 필요한 변형 완화를 생성하기 위해 수직으로 차등화될 수 있다(1% 내지 50%). 실리콘 핸들 기판(68)은 기존의 저비용, 저저항률 및 고유전 상수 실리콘으로 구성될 수 있다. 공통 실리콘 에피택셜층(64)은 실리콘 핸들 기판(68)보다 높은 저항률, 낮은 고조파 생성 및 낮은 유전 상수를 갖는다. 공통 실리콘 에피택셜층(64)의 두께는 700nm 내지 2000nm일 수 있고, 공통 계면층(66)의 두께는 100nm 내지 1000nm일 수 있고, 실리콘 핸들 기판(68)의 두께는 200㎛ 내지 500㎛일 수 있다.
다음으로, 도 4a에 예시된 바와 같이, 다수의 디바이스 영역(14)을 갖는 전구체 웨이퍼(70)를 제공하기 위해 Si-SiGe-Si 웨이퍼(62)에 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor: CMOS) 공정을 수행한다. 이 예시를 위해, 각각의 디바이스 영역(14)의 FEOL 부분(20)은 스위치 FET를 제공하도록 구성된다. 상이한 응용에서, FEOL 부분(20)은 상이한 FET 구성을 가질 수 있거나 다이오드, 커패시터, 저항기 및/또는 인덕터와 같은 상이한 디바이스 구성 요소를 제공할 수 있다.
이 실시예에서, 각각의 디바이스 영역(14)의 격리 구획(44)은 공통 실리콘 에피택셜층(64) 및 공통 계면층(66)을 통해 연장되고, 실리콘 핸들 기판(68) 내로 연장된다. 이와 같이, 공통 계면층(66)은 다수의 개별 계면층(66I)으로 분리되고, 공통 실리콘 에피택셜층(64)은 다수의 개별 실리콘 에피택셜층(64I)으로 분리되고, 개별 실리콘 에피택셜층 각각을 사용하여 하나의 디바이스 영역(14)에 대응하는 활성층(24)을 형성한다. 디바이스 격리 구획(44)은 얕은 트렌치 격리부(Shallow Trench Isolation: STI)에 의해 형성될 수 있다.
활성층(24)의 상부 표면은 대응하는 계면층(66I)과 접촉한다. 실리콘 핸들 기판(68)은 각각의 개별 계면층(66I) 위에 존재하고, 실리콘 핸들 기판(68)의 일부는 격리 구획(44) 위에 존재할 수 있다. 적어도 다수의 연결층(50) 및 유전체 층(52)을 포함하는 디바이스 영역(14)의 BEOL 부분(22)은 FEOL 부분(20)의 접촉층(26) 아래에 형성된다. 특정 연결층(50)의 하부 부분은 BEOL 부분(22)의 하부 표면에서 유전체 층(52)을 통해 노출된다.
다른 실시예에서, 격리 구획(44)은 실리콘 핸들 기판(68) 내로 연장되지 않는다. 대신에, 격리 구획(44)은 도 4b에 예시된 바와 같이 공통 실리콘 에피택셜층(64)을 통해서만 연장되고 공통 계면층(66) 내로 연장된다. 여기서, 공통 계면층(66)은 연속적으로 유지되고, 개별 계면층(66I)은 서로 연결된다. 공통 계면층(66)은 각각의 활성층(24)의 상부 표면 바로 위에 존재하고, 각각의 격리 구획(44)의 상부 표면 바로 위에 존재한다. 실리콘 핸들 기판(68)은 공통 계면층(66) 위에 유지된다. 또한, 격리 구획(44)은 공통 실리콘 에피택셜층(64)을 통해 연장되지만 공통 계면층(66)(도시되지 않음) 내로 연장되지 않을 수 있다. 각각의 격리 구획(44)의 상부 표면과 각각의 활성층(24)의 상부 표면은 동일 평면에 있을 수 있다(도시되지 않음). 공통 계면층(66) 및 실리콘 핸들 기판(68)은 온전한 상태로 유지된다. 공통 계면층(66)은 각각의 격리 구획(44) 및 각각의 활성층(24) 위에 있고, 실리콘 핸들 기판(68)은 공통 계면층(66) 위에 있다.
전구체 웨이퍼(70)가 완성된 후, 전구체 웨이퍼(70)는 도 5에 예시된 바와 같이 임시 캐리어(72)에 접합된다. 전구체 웨이퍼(70)는 접합층(74)을 통해 임시 캐리어(72)에 접합될 수 있고, 접합층은 임시 캐리어(72)에 평탄화된 표면을 제공한다. 임시 캐리어(72)는 비용 및 열 팽창의 관점에서 두꺼운 실리콘 웨이퍼일 수 있지만, 또한 유리, 사파이어, 또는 다른 적절한 캐리어 물질로 해석될 수 있다. 접합층(74)은 임시 접착 물질의 브루어 사이언스 웨이퍼본드(Brewer Science WaferBOND) 라인과 같은 스팬-온(span-on) 중합체 접착 필름일 수 있다.
그런 다음 에칭된 웨이퍼(76)를 제공하기 위해 실리콘 핸들 기판(68)을 선택적으로 제거하고, 여기서 선택적 제거는 도 6에 예시된 바와 같이 각각의 계면층(66I)에서 중단된다. 격리 구획(44)이 계면층(66I)을 넘어 수직으로 연장되는 경우, 실리콘 핸들 기판(68)을 제거하면 각각의 활성층(24) 위에 그리고 격리 구획(44) 내에 개구(46)를 제공할 수 있다. 실리콘 핸들 기판(68)을 제거하는 것은 TMAH, KOH, NaOH, ACH, 또는 XeF2일 수 있는 습식/건식 에칭제 화학물질을 사용하는 화학적 기계적 연삭 및 에칭 공정에 의해 제공되거나 에칭 공정 자체에 의해 제공될 수 있다. 일례로서, 실리콘 핸들 기판(68)은 이후의 에칭 시간을 감소시키기 위해 더 얇은 두께로 연삭될 수 있다. 그런 다음 남아 있는 실리콘 핸들 기판(68)을 완전히 제거하기 위해 에칭 공정을 수행한다. 실리콘 핸들 기판(68)과 계면층(66I)은 상이한 특성을 갖기 때문에 이들은 동일한 에칭 기술에 대해 상이한 반응(예를 들어, 동일한 에칭제에서 상이한 에칭 속도)을 가질 수 있다. 그 결과, 에칭 시스템은 계면층(66I)의 존재를 식별할 수 있고, 에칭 공정을 중지할 때를 나타낼 수 있다.
제거 공정 동안, 격리 구획(44)은 제거되지 않고 각각의 FEOL 부분(20)의 측면을 보호한다. 접합층(74) 및 임시 캐리어(72)는 각각의 BEOL 부분(22)의 하부 표면을 보호한다. 여기서, 각각의 격리 구획(44)의 상부 표면 및 각각의 계면층(66I)의 상부 표면은 제거 공정 후에 노출된다. 격리 구획(44)이 (도 3b에 예시된 바와 같이) 공통 계면층(66) 내로만 연장되고 공통 계면층(66)을 관통하지 않는 경우, 또는 각각의 격리 구획(44)의 상부 표면과 각각의 활성층(24)의 상부 표면이 동일 평면(도시되지 않음)에 있는 경우, 공통 계면층(66)의 상부 표면만이 노출된다(도시되지 않음).
SiGe 물질의 갭이 좁은 특성으로 인해, 계면층(66I)(또는 공통 계면층(66))은 전도성일 수 있다. 계면층(66I)은 활성층(24)의 소스(28)와 드레인(30) 사이에 상당한 누설을 유발할 수 있다. 따라서, FET 응용과 같은 일부 응용에서, 도 7에 예시된 바와 같이 계면층(66I)(또는 공통 계면층(66))을 제거하는 것이 또한 바람직하다. 계면층(66I)은 실리콘 핸들 기판(68)을 제거하는 데 사용된 것과 동일한 에칭 공정에 의해 제거되거나, HCI 건식 에칭 시스템과 같은 다른 에칭 공정에 의해 제거될 수 있다. 계면층(66I)이 충분히 얇다면, 계면층은 완전히 공핍될 수 있고, FEOL 부분(20)의 소스(28)와 드레인(30) 사이에 임의의 감지할 수 있는 누설을 야기하지 않을 수 있다. 이 경우에, 계면층(66I)은 손상되지 않은 채로 남을 수 있다.
일부 응용에서, 이산화규소, 질화규소, 또는 이들의 조합으로 형성될 수 있는 패시베이션층(48)은 도 8에 예시된 바와 같이 각각의 FEOL 부분(20)의 활성층(24) 바로 위에 형성될 수 있다. 각각의 활성층(24) 위에 그리고 격리 구획(44) 내에 개구(46)가 있는 경우, 패시베이션층(48)은 개구(46) 내에 형성된다. 패시베이션층(48)은 원치 않는 누설의 원인이 될 수 있는 활성층(24)의 상부 표면에서의 표면 결합을 종료시키도록 구성된다. 패시베이션층(48)은 CVD 유전체 필름 또는 패시베이션 형성 플라즈마에 의해 형성될 수 있다.
다음으로, 도 9에 예시된 바와 같이 몰드 디바이스 웨이퍼(78)를 제공하기 위해 에칭된 웨이퍼(76) 위에 제1 몰드 화합물(16)을 도포한다. 몰드 디바이스 웨이퍼(78)는 다수의 몰드 디바이스 다이(12)를 포함하고, 이 몰드 디바이스 다이 각각은 디바이스 영역(14) 및 제1 몰드 화합물(16)의 일부를 포함한다. 여기서, 제1 몰드 화합물(16)은 각각의 개구(46)를 채우고, 개구(46) 내 패시베이션층(48)과 접촉한다. 또한, 제1 몰드 화합물(16)의 일부는 격리 구획(44) 위로 연장될 수 있다. 각각의 개구(46)에 패시베이션층(48)이 형성되지 않은 경우, 제1 몰드 화합물(16)은 각각의 활성층(24)(도시되지 않음)의 상부 표면과 접촉한다. 계면층(66I)이 각각의 활성층(24)의 상부 표면 위에 남아 있으면, 제1 몰드 화합물(16)은 계면층(66I)(도시되지 않음)과 접촉한다. 제1 몰드 화합물(16)은 항상 각각의 활성층(24) 위에 존재한다.
제1 몰드 화합물(16)은 압축 몰딩, 시트 몰딩, 오버몰딩, 전사 몰딩, 댐 필 인캡슐레이션, 및 스크린 프린트 캡슐화와 같은 다양한 절차에 의해 도포될 수 있다. 제1 몰드 화합물(16)은 1 W/m·K 초과 또는 10 W/m·K 초과의 우수한 열 전도율을 가질 수 있고, 8 미만의 유전 상수 또는 3 내지 5의 유전 상수를 가질 수 있다. 제1 몰드 화합물(16)의 몰딩 공정 동안, 임시 캐리어(72)는 에칭된 웨이퍼(76)에 기계적 강도 및 강성을 제공한다. 제1 몰드 화합물(16)을 경화시키기 위해 경화 공정(도시되지 않음)이 뒤따른다. 경화 온도는 제1 몰드 화합물(16)로 사용되는 물질에 따라 100℃ 내지 320℃이다. 경화 공정 후, 제1 몰드 화합물(16)은 박형화 및/또는 평탄화될 수 있다(도시되지 않음).
그런 다음 도 10에 예시된 바와 같이 몰드 디바이스 웨이퍼(78)로부터 임시 캐리어(72)를 디본딩하고, 몰드 디바이스 웨이퍼(78)로부터 접합층(74)을 세정한다. 이전 단계에서 선택된 임시 캐리어(72) 및 접합층(74)의 특성에 따라 다수의 디본딩 공정 및 세정 공정을 적용할 수 있다. 예를 들어, 스택을 적절한 온도로 가열하면서 측방 블레이드 공정을 사용하여 임시 캐리어(72)를 기계적으로 디본딩할 수 있다. 다른 적절한 공정은 임시 캐리어가 투명한 물질로 형성된 경우 임시 캐리어(72)를 통해 UV 광을 조사하거나 또는 적절한 용매를 사용하여 화학적으로 디본딩하는 것을 포함한다. 접합층(74)은 전용 용매 및 플라즈마 세척과 같은 습식 또는 건식 에칭 공정에 의해 제거될 수 있다. 디본딩 및 세정 공정 후, 몰드 디바이스 다이(12)의 입력/출력(I/O) 포트로서 기능할 수 있는 연결층(50) 중 특정 연결층의 하부 부분은 각각의 BEOL 부분(22)의 하부 표면에서 유전체 층(52)을 통해 노출된다. 이와 같이, 몰드 디바이스 웨이퍼(78)의 각각의 몰드 디바이스 다이(12)는 이 시점에서 적절히 작동하도록 전기적으로 검증될 수 있다.
도 11 내지 도 13을 참조하면, 본 발명의 일 실시예에 따라 몰드 디바이스 웨이퍼(78) 아래에 다층 재분배 구조물(18)이 형성된다. 재분배 단계가 시리즈로 설명되어 있지만 재분배 단계는 반드시 이 순서에 의존하는 것이 아니다. 일부 단계는 제시된 순서와 다른 순서로 수행될 수 있다. 또한, 본 발명의 범위 내에서 재분배 단계는 도 11 내지 도 13에 예시된 단계보다 더 적거나 더 많은 단계를 포함할 수 있다.
도 11에 예시된 바와 같이, 먼저 각각의 BEOL 부분(22) 아래에 다수의 재분배 상호연결부(54)를 형성한다. 각각의 재분배 상호연결부(54)는 BEOL 부분(22) 내의 대응하는 연결층(50)의 노출된 하부 부분에 전기적으로 결합되고, BEOL 부분(22)의 하부 표면 위로 연장될 수 있다. 재분배 상호연결부(54)와 연결층(50) 사이의 연결부는 무납땜이다. 그런 다음 도 12에 예시된 바와 같이, 각각의 재분배 상호연결부(54)를 부분적으로 캡슐화하기 위해 각각의 BEOL 부분(22) 아래에 유전체 패턴(56)을 형성한다. 이와 같이, 각각의 재분배 상호연결부(54)의 하부 부분은 유전체 패턴(56)을 통해 노출된다. 다양한 응용에서, 각각의 추가 재분배 상호연결부의 하부 부분이 노출되도록, 유전체 패턴(56)을 통해 재분배 상호연결부(54)에 전기적으로 결합된 추가 재분배 상호연결부(도시되지 않음)가 있을 수 있고, 유전체 패턴(56) 아래에 형성된 추가 유전체 패턴(도시되지 않음)이 있을 수 있다.
다음으로, 도 13에 예시된 바와 같이, 다층 재분배 구조물(18)을 완성하고 웨이퍼 레벨 팬아웃(WLFO) 패키지(80)를 제공하기 위해 다수의 범프 구조물(58)을 형성한다. 각각의 범프 구조물(58)은 다층 재분배 구조물(18)의 하부에 형성되고, 유전체 패턴(56)을 통해 대응하는 재분배 상호연결부(54)의 노출된 하부 부분에 전기적으로 결합된다. 그 결과, 재분배 상호연결부(54)는 FEOL 부분(20)에 전기적으로 연결된 BEOL 부분(22)의 연결층(50) 중 특정 연결층에 범프 구조물(58)을 연결하도록 구성된다. 이와 같이, 범프 구조물(58)은 대응하는 재분배 상호연결부(54) 및 대응하는 연결층(50)을 통해 FEOL 부분(20)에 전기적으로 연결된다. 또한, 범프 구조물(58)은 서로 분리되어 있으며 유전체 패턴(56) 아래로 연장된다.
다층 재분배 구조물(18)은 유리 섬유가 없거나 유리가 없을 수 있다. 여기서, 유리 섬유는 개별 유리 가닥이 꼬여서 더 큰 그룹으로 된 것을 의미한다. 이러한 유리 가닥은 직물로 직조될 수 있다. 재분배 상호연결부(54)는 구리 또는 다른 적절한 금속으로 형성될 수 있고, 유전체 패턴(56)은 BCB, 폴리이미드 또는 다른 유전체 물질로 형성될 수 있으며, 범프 구조물(58)은 솔더 볼 또는 구리 기둥일 수 있다. 다층 재분배 구조물(18)은 2㎛ 내지 300㎛의 두께를 갖는다. 도 14는 WLFO 패키지(80)를 개별 RF 디바이스(10)로 싱귤레이팅하는 최종 단계를 도시한다. 싱귤레이팅 단계는 특정 격리 구획(44)에서 프로빙 및 다이싱 공정에 의해 제공될 수 있다.
다른 실시예에서, 도 15 내지 도 20은 도 2에 도시된 대안적인 RF 디바이스(10A)를 제조하는 단계를 예시하는 대안적인 웨이퍼 레벨 패키징 공정을 제공한다. 예시적인 단계가 시리즈로 예시되어 있지만, 예시적인 단계는 반드시 이 순서에 의존하는 것은 아니다. 일부 단계는 제시된 순서와 다른 순서로 수행될 수 있다. 또한, 본 발명의 범위 내에서 공정은 도 15 내지 도 20에 예시된 단계보다 더 적거나 더 많은 단계를 포함할 수 있다.
도 10에 도시된 바와 같이 깨끗한 몰드 디바이스 웨이퍼(78)를 제공하기 위해 디본딩 및 세정 공정 후에, 도 15에 예시된 바와 같이 몰드 디바이스 웨이퍼(78)를 개별 몰드 디바이스 다이(12)로 싱귤레이팅하기 위한 싱귤레이팅 단계가 뒤따른다. 각각의 몰드 디바이스 다이(12)는 동일한 높이를 가질 수 있고, FEOL 부분(20)과 BEOL 부분(22)을 갖는 디바이스 영역(14) 및 제1 몰드 화합물(16)을 포함한다.
다음으로, 도 16에 예시된 바와 같이 이중 몰드 디바이스 웨이퍼(82)를 제공하기 위해 몰드 디바이스 다이(12) 주위에 그리고 위에 제2 몰드 화합물(60)을 도포한다. 제2 몰드 화합물(60)은 각각의 몰드 디바이스 다이(12)의 상부 표면 및 측 표면을 캡슐화하는 반면, BEOL 부분(22)의 하부 표면인 각각의 몰드 디바이스 다이(12)의 하부 표면은 노출된다. 이중 몰드 디바이스 웨이퍼(82)의 하부 표면은 각각의 몰드 디바이스 다이(12)의 하부 표면과, 제2 몰드 화합물(60)의 하부 표면의 조합이다. 여기서, 연결층(50) 중 특정 연결층의 하부 부분은 각각의 몰드 디바이스 다이(12)의 하부 표면에서 노출된 상태로 유지된다. 제2 몰드 화합물(60)은 시트 몰딩, 오버몰딩, 압축 몰딩, 전사 몰딩, 댐 필 캡슐화 또는 스크린 프린트 캡슐화와 같은 다양한 절차에 의해 도포될 수 있다. 제2 몰드 화합물(60)은 제1 몰드 화합물(16)과 동일하거나 상이한 물질로 형성될 수 있다. 그러나, 제1 몰드 화합물(16)과 달리, 제2 몰드 화합물(60)은 열 전도률 또는 전기 저항률 요구사항을 갖지 않는다. 제2 몰드 화합물(60)은 유기 에폭시 수지계 등일 수 있다. 그런 다음 경화 공정(도시되지 않음)을 사용하여 제2 몰드 화합물(60)을 경화시킨다. 경화 온도는 제2 몰드 화합물(60)로 사용되는 물질에 따라 100℃ 내지 320℃이다. 제2 몰드 화합물(60)의 평탄화된 상부 표면을 제공하기 위해 연삭 공정(도시되지 않음)이 뒤따를 수 있다.
도 17 내지 도 19를 참조하면, 본 발명의 일 실시예에 따라 다층 재분배 구조물(18)이 형성된다. 재분배 단계가 시리즈로 설명되어 있지만 재분배 단계는 반드시 이 순서에 의존하는 것은 아니다. 일부 단계는 제시된 순서와 다른 순서로 수행될 수 있다. 또한, 본 발명의 범위 내에서 재분배 단계는 도 17 내지 도 19에 예시된 단계보다 더 적거나 더 많은 단계를 포함할 수 있다.
도 17에 예시된 바와 같이 이중 몰드 디바이스 웨이퍼(82) 아래에 다수의 재분배 상호연결부(54)를 먼저 형성한다. 각각의 재분배 상호연결부(54)는 BEOL 부분(22) 내의 대응하는 연결층(50)에 전기적으로 결합되고, 대응하는 몰드 디바이스 다이(12)를 넘어 수평으로 그리고 제2 몰드 화합물(60) 아래에서 연장될 수 있다. 재분배 상호연결부(54)와 연결층(50) 사이의 연결부는 무납땜이다. 그런 다음 도 18에 예시된 바와 같이 각각의 재분배 상호연결부(54)를 부분적으로 캡슐화하기 위해 이중 몰드 디바이스 웨이퍼(82) 아래에 유전체 패턴(56)을 형성한다. 이와 같이, 각각의 재분배 상호연결부(54)의 하부 부분은 유전체 패턴(56)을 통해 노출된다. 다양한 응용에서, 각각의 추가 재분배 상호연결부의 하부 부분이 노출되도록, 유전체 패턴(56)을 통해 재분배 상호연결부(54)에 전기적으로 결합된 추가 재분배 상호연결부(도시되지 않음)가 있을 수 있고, 유전체 패턴(56) 아래에 형성된 추가 유전체 패턴(도시되지 않음)이 있을 수 있다.
다음으로, 도 19에 예시된 바와 같이 다층 재분배 구조물(18)을 완성하고 대안적인 WLFO 패키지(80A)를 제공하기 위해 다수의 범프 구조물(58)을 형성한다. 각각의 범프 구조물(58)은 다층 재분배 구조물(18)의 하부에 형성되고, 유전체 패턴(56)을 통해 대응하는 재분배 상호연결부(54)의 노출된 하부 부분에 전기적으로 결합된다. 그 결과, 재분배 상호연결부(54)는 FEOL 부분(20)에 전기적으로 연결된 BEOL 부분(22)의 연결층(50) 중 특정 연결층에 범프 구조물(58)을 연결하도록 구성된다. 이와 같이, 범프 구조물(58)은 대응하는 재분배 상호연결부(54) 및 대응하는 연결층(50)을 통해 FEOL 부분(20)에 전기적으로 연결된다. 여기서, 범프 구조물(58)은 대응하는 몰드 디바이스 다이(12)의 주변부로 한정되지 않을 수 있다. 또한, 범프 구조물(58)은 서로 분리되어 있으며 유전체 패턴(56) 아래로 연장된다.
도 20은 대안적인 WLFO 패키지(80A)를 개별 대안적인 RF 디바이스(10A)로 싱귤레이팅하는 최종 단계를 도시한다. 싱귤레이팅 단계는 인접한 몰드 디바이스 다이(12)들 사이에 수평으로 있는 제2 몰드 화합물(60) 부분에서 프로빙 및 다이싱 공정에 의해 제공될 수 있다.
이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 바람직한 실시예에 대한 개선 및 수정을 인식할 수 있을 것이다. 이러한 모든 개선 및 수정은 본 명세서에 개시된 개념 및 뒤따르는 청구범위 내에 있는 것으로 고려된다.

Claims (20)

  1. 장치로서,
    Figure pct00001
    디바이스 영역 및 제1 몰드 화합물을 포함하는 몰드 디바이스 다이로서,
    Figure pct00002
    상기 디바이스 영역은 라인의 전방 단부(front-end-of-line: FEOL) 부분, 및 상기 FEOL 부분 아래에 존재하고 연결층을 포함하는 라인의 후방 단부(back-end-of-line: BEOL) 부분을 포함하고;
    Figure pct00003
    상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 포함하고, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 격리 구획은 상기 활성층 위에 존재하지 않고, 상기 격리 구획은 상기 활성층의 상부 표면을 넘어 수직으로 연장되어 상기 격리 구획 내에 그리고 상기 활성층 위에 개구를 형성하고;
    Figure pct00004
    상기 제1 몰드 화합물은 상기 FEOL 부분의 상기 활성층 위에 존재하고 상기 개구를 채우고, 게르마늄, 질소 또는 산소 함량이 없는 실리콘 결정은 상기 제1 몰드 화합물과 상기 활성층 사이에 존재하지 않는, 상기 몰드 디바이스 다이; 및
    Figure pct00005
    상기 몰드 디바이스 다이의 상기 BEOL 부분 아래에 형성된 다층 재분배 구조물로서, 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 복수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함하고, 상기 복수의 범프 구조물은 상기 재분배 상호연결부 및 상기 BEOL 부분 내의 상기 연결층을 통해 상기 몰드 디바이스 다이의 상기 FEOL 부분에 전기적으로 결합되는, 상기 다층 재분배 구조물
    을 포함하는, 장치.
  2. 제1항에 있어서, 상기 제1 몰드 화합물의 일부가 상기 격리 구획 위에 존재하는, 장치.
  3. 제1항에 있어서, 상기 활성층의 상부 표면 바로 위에 그리고 상기 개구 내에 패시베이션층을 더 포함하고,
    Figure pct00006
    상기 패시베이션층은 이산화규소, 질화규소 또는 이들의 조합으로 형성되고;
    Figure pct00007
    상기 제1 몰드 화합물은 상기 패시베이션층과 접촉하는, 장치.
  4. 제1항에 있어서, 상기 FEOL 부분의 상부 표면 바로 위에 그리고 상기 개구 내에 계면층을 더 포함하고,
    Figure pct00008
    상기 계면층은 실리콘 게르마늄(SiGe)으로 형성되고;
    Figure pct00009
    상기 제1 몰드 화합물은 상기 계면층과 접촉하는, 장치.
  5. 제1항에 있어서, 상기 제1 몰드 화합물은 상기 활성층의 상부 표면과 접촉하는, 장치.
  6. 제1항에 있어서, 상기 제1 몰드 화합물은 1 W/m·K보다 큰 열 전도율을 갖는, 장치.
  7. 제1항에 있어서, 상기 제1 몰드 화합물은 8 미만의 유전 상수를 갖는, 장치.
  8. 제1항에 있어서, 상기 제1 몰드 화합물은 3 내지 5의 유전 상수를 갖는, 장치.
  9. 제1항에 있어서, 상기 FEOL 부분은 스위치 전계 효과 트랜지스터(FET), 다이오드, 커패시터, 저항기, 및 인덕터 중 적어도 하나를 제공하도록 구성된, 장치.
  10. 장치로서,
    Figure pct00010
    디바이스 영역 및 제1 몰드 화합물을 포함하는 몰드 디바이스 다이로서,
    Figure pct00011
    상기 디바이스 영역은 라인의 전방 단부(FEOL) 부분, 및 상기 FEOL 부분 아래에 존재하고 연결층을 포함하는 라인의 후방 단부(BEOL) 부분을 포함하고;
    Figure pct00012
    상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 포함하고, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 격리 구획은 상기 활성층 위에 존재하지 않고, 상기 격리 구획은 상기 활성층의 상부 표면을 넘어 수직으로 연장되어 상기 격리 구획 내에 그리고 상기 활성층 위에 개구를 형성하고;
    Figure pct00013
    상기 제1 몰드 화합물은 상기 FEOL 부분의 상기 활성층 위에 존재하고 상기 개구를 채우고, 게르마늄, 질소 또는 산소 함량이 없는 실리콘 결정은 상기 제1 몰드 화합물과 상기 활성층 사이에 존재하지 않는, 상기 몰드 디바이스 다이;
    Figure pct00014
    상기 몰드 디바이스 다이의 상기 BEOL 부분 아래에 형성된 다층 재분배 구조물로서, 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 복수의 범프 구조물 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함하고, 상기 복수의 범프 구조물은 상기 재분배 상호연결부 및 상기 BEOL 부분 내의 연결층을 통해 상기 몰드 디바이스 다이의 상기 FEOL 부분에 전기적으로 결합된, 상기 다층 재분배 구조물; 및
    Figure pct00015
    상기 다층 재분배 구조물 위에 존재하고 상기 몰드 디바이스 다이를 캡슐화하는 제2 몰드 화합물
    을 포함하는, 장치.
  11. 제10항에 있어서, 상기 제1 몰드 화합물은 상기 제2 몰드 화합물과 동일한 물질로 형성되는, 장치.
  12. 제10항에 있어서, 상기 제1 몰드 화합물과 상기 제2 몰드 화합물은 상이한 물질로부터 형성되는, 장치.
  13. 방법으로서,
    Figure pct00016
    복수의 디바이스 영역을 갖는 전구체 웨이퍼를 제공하는 단계로서,
    Figure pct00017
    상기 복수의 디바이스 영역 각각은 라인의 후방 단부(BEOL) 부분, 및 상기 BEOL 부분 위의 라인의 전방 단부(FEOL) 부분을 포함하고;
    Figure pct00018
    상기 FEOL 부분은 활성층, 접촉층 및 격리 구획을 포함하고, 상기 활성층과 상기 격리 구획은 상기 접촉층 위에 존재하고, 상기 격리 구획은 상기 활성층을 둘러싸고, 상기 활성층은 상기 격리 구획을 넘어 수직으로 연장되지 않고;
    Figure pct00019
    실리콘 게르마늄(SiGe)으로 형성된 계면층은 상기 복수의 디바이스 영역 각각의 상기 활성층 바로 위에 있고;
    Figure pct00020
    실리콘 핸들 기판이 각각의 계면층 바로 위에 있는, 상기 전구체 웨이퍼를 제공하는 단계;
    Figure pct00021
    상기 실리콘 핸들 기판을 완전히 제거하는 단계;
    Figure pct00022
    상기 계면층을 제거하여 상기 복수의 디바이스 영역 각각의 활성층을 노출시키는 단계; 및
    Figure pct00023
    복수의 몰드 디바이스 다이를 포함하는 몰드 디바이스 웨이퍼를 제공하기 위해 제1 몰드 화합물을 도포하는 단계로서;
    Figure pct00024
    상기 계면층이 제거된 후에 상기 복수의 디바이스 영역 각각의 상기 활성층 위에 상기 제1 몰드 화합물을 도포하고;
    Figure pct00025
    상기 복수의 디바이스 영역 각각의 활성층과 상기 제1 몰드 화합물 사이에는 게르마늄, 질소 또는 산소 함량이 없는 실리콘 결정이 존재하지 않고;
    Figure pct00026
    상기 복수의 몰드 디바이스 다이 각각은 대응하는 디바이스 영역, 및 상기 대응하는 디바이스 영역의 활성층 위의 상기 제1 몰드 화합물의 일부를 포함하는, 상기 제1 몰드 화합물을 도포하는 단계
    를 포함하는, 방법.
  14. 제13항에 있어서,
    Figure pct00027
    상기 실리콘 핸들 기판이 제거되기 전에 접합층을 통해 상기 전구체 웨이퍼를 임시 캐리어에 접합하는 단계; 및
    Figure pct00028
    상기 제1 몰드 화합물이 도포된 후 상기 전구체 웨이퍼로부터 상기 임시 캐리어를 디본딩하고 상기 접합층을 세정하는 단계
    를 더 포함하는, 방법.
  15. 제13항에 있어서, 상기 몰드 디바이스 웨이퍼 아래에 다층 재분배 구조물을 형성하는 단계를 더 포함하고, 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 복수의 범프 구조물, 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함하고, 상기 복수의 범프 구조물 각각은 상기 재분배 상호연결부 및 대응하는 몰드 디바이스 다이의 상기 BEOL 부분 내의 연결층을 통해 상기 대응하는 몰드 디바이스 다이의 하나의 활성층에 전기적으로 결합된, 방법.
  16. 제13항에 있어서,
    Figure pct00029
    상기 몰드 디바이스 웨이퍼를 복수의 개별 몰드 디바이스 다이로 싱귤레이팅하는 단계;
    Figure pct00030
    이중 몰드 디바이스 웨이퍼를 제공하기 위해 상기 복수의 개별 몰드 디바이스 다이 주위 및 위에 제2 몰드 화합물을 도포하는 단계로서,
    Figure pct00031
    상기 제2 몰드 화합물은 상기 복수의 개별 몰드 디바이스 다이 각각의 상부 표면 및 측 표면을 캡슐화하는 반면, 상기 복수의 개별 몰드 디바이스 다이 각각의 하부 표면은 노출되고;
    Figure pct00032
    상기 이중 몰드 디바이스 웨이퍼의 하부 표면은 상기 복수의 개별 몰드 디바이스 다이 각각의 하부 표면과 상기 제2 몰드 화합물의 하부 표면의 조합인, 상기 제2 몰드 화합물을 도포하는 단계; 및
    Figure pct00033
    상기 이중 몰드 디바이스 웨이퍼 아래에 다층 재분배 구조물을 형성하는 단계로서, 상기 다층 재분배 구조물은 상기 다층 재분배 구조물의 하부 표면에 있는 복수의 범프 구조물 및 상기 다층 재분배 구조물 내의 재분배 상호연결부를 포함하고, 상기 복수의 범프 구조물 각각은 상기 재분배 상호연결부 및 대응하는 개별 몰드 디바이스 다이의 상기 BEOL 부분 내의 연결층을 통해 상기 대응하는 개별 몰드 디바이스 다이의 하나의 활성층에 전기적으로 결합되는, 상기 다층 재분배 구조물을 형성하는 단계
    를 더 포함하는, 방법.
  17. 제13항에 있어서, 상기 복수의 디바이스 영역 각각의 활성층은 상기 제1 몰드 화합물이 도포된 후에 상기 제1 몰드 화합물과 접촉하는, 방법.
  18. 제13항에 있어서, 상기 제1 몰드 화합물을 도포하기 전에 상기 복수의 디바이스 영역 각각의 활성층 바로 위에 패시베이션층을 도포하는 단계를 더 포함하고,
    Figure pct00034
    상기 패시베이션층은 이산화규소, 질화규소 또는 이들의 조합으로 형성되고;
    Figure pct00035
    상기 패시베이션층은 상기 제1 몰드 화합물이 도포된 후 상기 제1 몰드 화합물과 접촉하는, 방법.
  19. 제13항에 있어서, 상기 전구체 웨이퍼를 제공하는 단계는,
    Figure pct00036
    공통 실리콘 에피택셜층, 상기 공통 실리콘 에피택셜층 위의 공통 계면층, 및 상기 공통 계면층 위의 실리콘 핸들 기판을 포함하는 Si-SiGe-Si 웨이퍼를 제공하는 단계로서, 상기 계면층은 SiGe를 포함하는, 상기 Si-SiGe-Si 웨이퍼를 제공하는 단계; 및
    Figure pct00037
    상기 전구체 웨이퍼를 제공하기 위해 상보성 금속 산화물 반도체(CMOS) 공정을 수행하는 단계
    를 포함하고,
    Figure pct00038
    상기 격리 구획은 상기 공통 실리콘 에피택셜층과 상기 공통 계면층을 통해 연장되고, 상기 실리콘 핸들 기판으로 연장되어, 상기 공통 계면층을 복수의 개별 계면층으로 분리시키고, 상기 공통 실리콘 에피택셜층을 복수의 개별 실리콘 에피택셜층으로 분리시키고;
    Figure pct00039
    상기 복수의 디바이스 영역의 각각의 활성층은 대응하는 개별 실리콘 에피택셜층으로 형성되고;
    Figure pct00040
    상기 복수의 개별 계면층 각각은 대응하는 활성층의 상부 표면 바로 위에 존재하고, 상기 실리콘 핸들 기판은 상기 복수의 개별 계면층 바로 위에 존재하는, 방법.
  20. 제13항에 있어서, 상기 전구체 웨이퍼를 제공하는 단계는,
    Figure pct00041
    공통 실리콘 에피택셜층, 상기 공통 실리콘 에피택셜층 위의 공통 계면층, 및 상기 공통 계면층 위의 실리콘 핸들 기판을 포함하는 Si-SiGe-Si 웨이퍼를 제공하는 단계로서,
    Figure pct00042
    상기 공통 계면층은 SiGe로 형성되고;
    Figure pct00043
    상기 공통 계면층은 연결된 복수의 계면층을 포함하는, 상기 Si-SiGe-Si 웨이퍼를 제공하는 단계; 및
    Figure pct00044
    상기 전구체 웨이퍼를 제공하기 위해 CMOS 공정을 수행하는 단계로서,
    Figure pct00045
    상기 격리 구획은 상기 공통 실리콘 에피택셜층을 통해 연장되고, 상기 공통 계면층으로 연장되어, 상기 공통 실리콘 에피택셜층을 복수의 개별 실리콘 에피택셜층으로 분리시키고, 상기 복수의 계면층은 연결된 상태로 유지되고;
    Figure pct00046
    상기 복수의 디바이스 영역의 각각의 활성층은 대응하는 개별 실리콘 에피택셜층으로 형성되고;
    Figure pct00047
    상기 복수의 계면층 각각은 대응하는 활성층의 상부 표면 바로 위에 존재하고, 상기 실리콘 핸들 기판은 상기 공통 계면층 바로 위에 남아 있는, 상기 CMOS 공정을 수행하는 단계
    포함하는, 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US20240030126A1 (en) * 2020-12-11 2024-01-25 Qorvo Us, Inc. Microelectronics package with vertically stacked wafer slices and process for making the same

Family Cites Families (353)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS505733Y1 (ko) 1970-02-23 1975-02-18
JPS6013257B2 (ja) 1976-02-20 1985-04-05 松下電器産業株式会社 二次電子増倍体およびその製造方法
JPS5338954A (en) 1976-09-21 1978-04-10 Mitsubishi Electric Corp Strip line circulator
US4366202A (en) 1981-06-19 1982-12-28 Kimberly-Clark Corporation Ceramic/organic web
US5061663A (en) 1986-09-04 1991-10-29 E. I. Du Pont De Nemours And Company AlN and AlN-containing composites
US5069626A (en) 1987-07-01 1991-12-03 Western Digital Corporation Plated plastic castellated interconnect for electrical components
US5013681A (en) 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5362972A (en) 1990-04-20 1994-11-08 Hitachi, Ltd. Semiconductor device using whiskers
US5164687A (en) 1991-06-17 1992-11-17 Renaissance Electronics Corp. Compact lumped constant non-reciprocal circuit element
US5294295A (en) 1991-10-31 1994-03-15 Vlsi Technology, Inc. Method for moisture sealing integrated circuits using silicon nitride spacer protection of oxide passivation edges
JP2821830B2 (ja) 1992-05-14 1998-11-05 セイコーインスツルメンツ株式会社 半導体薄膜素子その応用装置および半導体薄膜素子の製造方法
EP0603850B1 (en) 1992-12-24 2004-06-09 Canon Kabushiki Kaisha Plastic additive, plastic composition containing the additive and plastic molding containing the additive
US5459368A (en) 1993-08-06 1995-10-17 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device mounted module
DE4329696C2 (de) 1993-09-02 1995-07-06 Siemens Ag Auf Leiterplatten oberflächenmontierbares Multichip-Modul mit SMD-fähigen Anschlußelementen
US5391257A (en) 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
CN1099158C (zh) 1994-05-02 2003-01-15 埃普科斯股份有限公司 电子部件的封闭装置
US6124179A (en) 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
JP3301262B2 (ja) 1995-03-28 2002-07-15 松下電器産業株式会社 弾性表面波装置
US5729075A (en) 1995-06-12 1998-03-17 National Semiconductor Corporation Tuneable microelectromechanical system resonator
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US6137125A (en) 1995-12-21 2000-10-24 The Whitaker Corporation Two layer hermetic-like coating for on-wafer encapsulatuon of GaAs MMIC's having flip-chip bonding capabilities
EP0794616B1 (en) 1996-03-08 2003-01-29 Matsushita Electric Industrial Co., Ltd. An electronic part and a method of production thereof
US5709960A (en) 1996-06-21 1998-01-20 Motorola, Inc. Mold compound
US6250192B1 (en) 1996-11-12 2001-06-26 Micron Technology, Inc. Method for sawing wafers employing multiple indexing techniques for multiple die dimensions
US6117705A (en) 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
JPH11220077A (ja) 1997-10-15 1999-08-10 Toshiba Corp 半導体装置および半導体装置の製造方法
KR100253363B1 (ko) 1997-12-02 2000-04-15 김영환 반도체 패키지용 기판과 그 기판을 이용한 랜드 그리드 어레이반도체 패키지 및 그들의 제조 방법
JP3565547B2 (ja) 1998-07-31 2004-09-15 シャープ株式会社 カラー液晶表示装置およびその製造方法
FR2784261B1 (fr) 1998-10-05 2001-07-27 Ge Medical Syst Sa Materiau d'isolation electrique et de refroidissement de conductivite thermique accrue et application a l'isolation d'un dispositif d'alimentation haute tension
US6236061B1 (en) 1999-01-08 2001-05-22 Lakshaman Mahinda Walpita Semiconductor crystallization on composite polymer substrates
EP1098386B1 (en) 1999-03-26 2006-12-06 Hitachi Metals, Ltd. Nonreciprocal device with lumped elements
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
JP4528397B2 (ja) 1999-12-17 2010-08-18 ポリマテック株式会社 接着方法および電子部品
US6426559B1 (en) 2000-06-29 2002-07-30 National Semiconductor Corporation Miniature 3D multi-chip module
JP2002093957A (ja) 2000-09-11 2002-03-29 Sony Corp 電子回路装置およびその製造方法
US6713859B1 (en) 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
JP3875477B2 (ja) 2000-09-25 2007-01-31 株式会社東芝 半導体素子
US6423570B1 (en) 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US6377112B1 (en) 2000-12-05 2002-04-23 Semiconductor Components Industries Llc Circuit and method for PMOS device N-well bias control
US20020070443A1 (en) 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
JP4673986B2 (ja) 2001-02-23 2011-04-20 星和電機株式会社 表面実装方発光ダイオードの製造方法
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6943429B1 (en) 2001-03-08 2005-09-13 Amkor Technology, Inc. Wafer having alignment marks extending from a first to a second surface of the wafer
US6706553B2 (en) 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
US6596570B2 (en) 2001-06-06 2003-07-22 International Business Machines Corporation SOI device with reduced junction capacitance
US7332819B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
US6841413B2 (en) 2002-01-07 2005-01-11 Intel Corporation Thinned die integrated circuit package
TW577160B (en) 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
DE10206919A1 (de) 2002-02-19 2003-08-28 Infineon Technologies Ag Verfahren zur Erzeugung einer Abdeckung, Verfahren zum Herstellen eines gehäusten Bauelements
KR100476901B1 (ko) 2002-05-22 2005-03-17 삼성전자주식회사 소이 반도체기판의 형성방법
FR2842832B1 (fr) 2002-07-24 2006-01-20 Lumilog Procede de realisation par epitaxie en phase vapeur d'un film de nitrure de gallium a faible densite de defaut
US7042072B1 (en) 2002-08-02 2006-05-09 Amkor Technology, Inc. Semiconductor package and method of manufacturing the same which reduces warpage
US20040021152A1 (en) 2002-08-05 2004-02-05 Chanh Nguyen Ga/A1GaN Heterostructure Field Effect Transistor with dielectric recessed gate
KR100480273B1 (ko) 2002-11-07 2005-04-07 삼성전자주식회사 실리콘-유리 양극 접합 기술을 이용한 광섬유 블록의 제조방법
US7710771B2 (en) 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
US7067909B2 (en) 2002-12-31 2006-06-27 Massachusetts Institute Of Technology Multi-layer integrated semiconductor structure having an electrical shielding portion
US6855606B2 (en) 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
KR100486627B1 (ko) 2003-02-21 2005-05-03 엘지전자 주식회사 반도체 패키지
US6911379B2 (en) 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
JP2004273604A (ja) 2003-03-06 2004-09-30 Fujitsu Ltd 半導体装置と半導体電子部品との製造方法と半導体電子部品
JP3917946B2 (ja) 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
US6753239B1 (en) 2003-04-04 2004-06-22 Xilinx, Inc. Bond and back side etchback transistor fabrication process
US6864156B1 (en) 2003-04-04 2005-03-08 Xilinx, Inc. Semiconductor wafer with well contacts on back side
JP3826898B2 (ja) 2003-04-22 2006-09-27 松下電工株式会社 電子部品の製造方法及び半導体装置
US7109635B1 (en) 2003-06-11 2006-09-19 Sawtek, Inc. Wafer level packaging of materials with different coefficients of thermal expansion
US7596849B1 (en) 2003-06-11 2009-10-06 Triquint Semiconductor, Inc. Method of assembling a wafer-level package filter
US6951775B2 (en) 2003-06-28 2005-10-04 International Business Machines Corporation Method for forming interconnects on thin wafers
WO2005010987A1 (ja) 2003-07-24 2005-02-03 Matsushita Electric Industrial Co., Ltd. 球状半導体素子埋設配線板
JP2005064188A (ja) 2003-08-11 2005-03-10 Sumitomo Electric Ind Ltd 基板の回収方法および再生方法、ならびに半導体ウエハの製造方法
FR2860919B1 (fr) 2003-10-09 2009-09-11 St Microelectronics Sa Structures et procedes de fabrication de regions semiconductrices sur isolant
US7489032B2 (en) 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
JPWO2005063876A1 (ja) 2003-12-25 2007-07-19 Jsr株式会社 熱可塑性エラストマー組成物およびその製造方法並びに成形品
US20060124961A1 (en) * 2003-12-26 2006-06-15 Canon Kabushiki Kaisha Semiconductor substrate, manufacturing method thereof, and semiconductor device
JP4271590B2 (ja) 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
JP3945483B2 (ja) * 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
US6992400B2 (en) 2004-01-30 2006-01-31 Nokia Corporation Encapsulated electronics device with improved heat dissipation
US20050212419A1 (en) 2004-03-23 2005-09-29 Eastman Kodak Company Encapsulating oled devices
JP3925809B2 (ja) 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
US7312261B2 (en) 2004-05-11 2007-12-25 International Business Machines Corporation Thermal interface adhesive and rework
JP2005327984A (ja) 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
US7307346B2 (en) * 2004-05-18 2007-12-11 Infineon Technologies Ag Final passivation scheme for integrated circuits
US6864540B1 (en) 2004-05-21 2005-03-08 International Business Machines Corp. High performance FET with elevated source/drain region
JP4398305B2 (ja) 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
JP3801601B2 (ja) 2004-06-15 2006-07-26 シャープ株式会社 蓋部を備えた半導体ウェハの製造方法及び半導体装置の製造方法
US7488690B2 (en) 2004-07-06 2009-02-10 Applied Materials, Inc. Silicon nitride film with stress control
US7238560B2 (en) 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7591958B2 (en) 2004-09-14 2009-09-22 Stmicroelectronics Sa Thin glass chip for an electronic component and manufacturing method
US20060099733A1 (en) 2004-11-09 2006-05-11 Geefay Frank S Semiconductor package and fabrication method
US7098070B2 (en) 2004-11-16 2006-08-29 International Business Machines Corporation Device and method for fabricating double-sided SOI wafer scale package with through via connections
US7547605B2 (en) 2004-11-22 2009-06-16 Taiwan Semiconductor Manufacturing Company Microelectronic device and a method for its manufacture
TWI259538B (en) 2004-11-22 2006-08-01 Au Optronics Corp Thin film transistor and fabrication method thereof
US7519257B2 (en) 2004-11-24 2009-04-14 Cornell Research Foundation, Inc. Waveguide structure for guiding light in low-index material
JP4581768B2 (ja) 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US7393770B2 (en) 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7619347B1 (en) 2005-05-24 2009-11-17 Rf Micro Devices, Inc. Layer acoustic wave device and method of making the same
JP4586852B2 (ja) 2005-06-16 2010-11-24 株式会社村田製作所 圧電デバイス及びその製造方法
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
JP4815935B2 (ja) 2005-08-02 2011-11-16 日立電線株式会社 モールド成形体の製造方法
US7247542B2 (en) 2005-08-10 2007-07-24 Integrated Crystal Technology, Inc. Fabrication method of spiral inductor on porous glass substrate
WO2007024433A2 (en) 2005-08-26 2007-03-01 Memc Electronic Materials, Inc. Method for the manufacture of a strained silicon-on-insulator structure
JP4644577B2 (ja) 2005-09-30 2011-03-02 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US8465175B2 (en) 2005-11-29 2013-06-18 GE Lighting Solutions, LLC LED lighting assemblies with thermal overmolding
US20070122943A1 (en) 2005-11-30 2007-05-31 Foong Chee S Method of making semiconductor package having exposed heat spreader
WO2007074651A1 (ja) 2005-12-26 2007-07-05 Sharp Kabushiki Kaisha 固体撮像素子モジュールの製造方法
US20070194342A1 (en) 2006-01-12 2007-08-23 Kinzer Daniel M GaN SEMICONDUCTOR DEVICE AND PROCESS EMPLOYING GaN ON THIN SAPHIRE LAYER ON POLYCRYSTALLINE SILICON CARBIDE
JP4476939B2 (ja) 2006-01-12 2010-06-09 株式会社東芝 半導体装置
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
US7863727B2 (en) 2006-02-06 2011-01-04 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
JP4591378B2 (ja) 2006-02-21 2010-12-01 株式会社デンソー 半導体装置の製造方法
US20070243662A1 (en) 2006-03-17 2007-10-18 Johnson Donald W Packaging of MEMS devices
KR101478810B1 (ko) 2006-07-28 2015-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 축전 장치
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
US7749882B2 (en) 2006-08-23 2010-07-06 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
KR20080017965A (ko) 2006-08-23 2008-02-27 삼성전자주식회사 가요성 표시 장치용 표시판의 제조 방법
US7816231B2 (en) 2006-08-29 2010-10-19 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
US7960218B2 (en) 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
JP5018066B2 (ja) 2006-12-19 2012-09-05 信越半導体株式会社 歪Ｓｉ基板の製造方法
US7888742B2 (en) 2007-01-10 2011-02-15 International Business Machines Corporation Self-aligned metal-semiconductor alloy and metallization for sub-lithographic source and drain contacts
JP2008235490A (ja) 2007-03-19 2008-10-02 Sumitomo Bakelite Co Ltd 中空構造体の製造方法および中空構造体
US20080251927A1 (en) 2007-04-13 2008-10-16 Texas Instruments Incorporated Electromigration-Resistant Flip-Chip Solder Joints
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
US8183151B2 (en) 2007-05-04 2012-05-22 Micron Technology, Inc. Methods of forming conductive vias through substrates, and structures and assemblies resulting therefrom
KR100923562B1 (ko) * 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
US20080277778A1 (en) 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
US7955955B2 (en) 2007-05-10 2011-06-07 International Business Machines Corporation Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
JP2008279567A (ja) 2007-05-11 2008-11-20 Denso Corp 半導体装置の製造方法
US7553752B2 (en) 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
KR20090004147A (ko) 2007-07-06 2009-01-12 삼성전자주식회사 반도체 소자 및 그 형성 방법
US20090014856A1 (en) 2007-07-10 2009-01-15 International Business Machine Corporation Microbump seal
JP5013467B2 (ja) 2007-07-18 2012-08-29 株式会社デンソー 半導体装置の製造方法
US9391588B2 (en) 2007-08-31 2016-07-12 Rf Micro Devices, Inc. MEMS vibrating structure using an orientation dependent single-crystal piezoelectric thin film layer
US20090072382A1 (en) 2007-09-18 2009-03-19 Guzek John S Microelectronic package and method of forming same
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US7704844B2 (en) 2007-10-04 2010-04-27 International Business Machines Corporation High performance MOSFET
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US7790543B2 (en) 2008-01-11 2010-09-07 International Business Machines Corporation Device structures for a metal-oxide-semiconductor field effect transistor and methods of fabricating such device structures
JP4840373B2 (ja) 2008-01-31 2011-12-21 カシオ計算機株式会社 半導体装置およびその製造方法
JP4568337B2 (ja) 2008-02-22 2010-10-27 株式会社東芝 集積半導体装置
US7749814B2 (en) 2008-03-13 2010-07-06 Stats Chippac, Ltd. Semiconductor device with integrated passive circuit and method of making the same using sacrificial substrate
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
US20110102002A1 (en) 2008-04-09 2011-05-05 Riehl Bill L Electrode and sensor having carbon nanostructures
JP5415823B2 (ja) 2008-05-16 2014-02-12 株式会社デンソー 電子回路装置及びその製造方法
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US20100012354A1 (en) 2008-07-14 2010-01-21 Logan Brook Hedin Thermally conductive polymer based printed circuit board
US8236609B2 (en) 2008-08-01 2012-08-07 Freescale Semiconductor, Inc. Packaging an integrated circuit die with backside metallization
US7843072B1 (en) 2008-08-12 2010-11-30 Amkor Technology, Inc. Semiconductor package having through holes
JP4638530B2 (ja) 2008-08-19 2011-02-23 日本電波工業株式会社 圧電部品及びその製造方法
US20100081237A1 (en) 2008-09-30 2010-04-01 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Integrated Circuit Assemblies and Methods for Encapsulating a Semiconductor Device
US8173547B2 (en) 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
US9059174B2 (en) 2008-11-05 2015-06-16 Stmicroelectronics, Inc. Method to reduce metal fuse thickness without extra mask
JP5161732B2 (ja) 2008-11-11 2013-03-13 新光電気工業株式会社 半導体装置の製造方法
JP5468242B2 (ja) 2008-11-21 2014-04-09 株式会社東芝 Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法
US7927904B2 (en) 2009-01-05 2011-04-19 Dalsa Semiconductor Inc. Method of making BIOMEMS devices
JP5556072B2 (ja) 2009-01-07 2014-07-23 ソニー株式会社 半導体装置、その製造方法、ミリ波誘電体内伝送装置
WO2010080068A1 (en) 2009-01-12 2010-07-15 Ravi Kanth Kolan Method for manufacturing a low cost three dimensional stack package and resulting structures using through silicon vias and assemblies
JP4984179B2 (ja) 2009-02-06 2012-07-25 ソニー株式会社 半導体装置
KR101282995B1 (ko) 2009-05-27 2013-07-04 (주)파트론 비가역 회로소자
US8508056B2 (en) 2009-06-16 2013-08-13 Dongbu Hitek Co., Ltd. Heat releasing semiconductor package, method for manufacturing the same, and display apparatus including the same
JP5175803B2 (ja) 2009-07-01 2013-04-03 新光電気工業株式会社 半導体装置の製造方法
US8525335B2 (en) * 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
US8912646B2 (en) 2009-07-15 2014-12-16 Silanna Semiconductor U.S.A., Inc. Integrated circuit assembly and method of making
US8067833B2 (en) 2009-07-23 2011-11-29 Raytheon Company Low noise high thermal conductivity mixed signal package
US8432016B1 (en) 2009-07-29 2013-04-30 Rf Micro Devices, Inc. Stacked body-contacted field effect transistor
HUE048827T2 (hu) 2009-07-30 2020-08-28 Qualcomm Inc Egytokos rendszerek
US20110036400A1 (en) 2009-08-17 2011-02-17 First Solar, Inc. Barrier layer
US8164158B2 (en) 2009-09-11 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device
US8362599B2 (en) 2009-09-24 2013-01-29 Qualcomm Incorporated Forming radio frequency integrated circuits
EP2502066B1 (en) 2009-11-18 2017-09-27 Sensirion AG Sensor mounted in flip-chip technology on a substrate and its manufacture
US9202769B2 (en) 2009-11-25 2015-12-01 Stats Chippac, Ltd. Semiconductor device and method of forming thermal lid for balancing warpage and thermal management
CN102088014A (zh) 2009-12-04 2011-06-08 中国科学院微电子研究所 3d集成电路结构、半导体器件及其形成方法
US8299633B2 (en) 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
US8030145B2 (en) 2010-01-08 2011-10-04 International Business Machines Corporation Back-gated fully depleted SOI transistor
US9576919B2 (en) 2011-12-30 2017-02-21 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
JP5544986B2 (ja) 2010-04-01 2014-07-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法、及び貼り合わせｓｏｉウェーハ
US9431316B2 (en) 2010-05-04 2016-08-30 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming channels in back surface of FO-WLCSP for heat dissipation
JP5584011B2 (ja) 2010-05-10 2014-09-03 新光電気工業株式会社 半導体パッケージの製造方法
JP2011243596A (ja) 2010-05-14 2011-12-01 Panasonic Corp パッケージ部品の製造方法およびパッケージ部品
JP2011248072A (ja) 2010-05-26 2011-12-08 Hitachi Displays Ltd 画像表示装置の製造方法
US8557679B2 (en) 2010-06-30 2013-10-15 Corning Incorporated Oxygen plasma conversion process for preparing a surface for bonding
KR101698932B1 (ko) 2010-08-17 2017-01-23 삼성전자 주식회사 반도체 패키지 및 그 제조방법
US8551798B2 (en) 2010-09-21 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Microstructure with an enhanced anchor
US20120094418A1 (en) 2010-10-18 2012-04-19 Triquint Semiconductor, Inc. Wafer Level Package and Manufacturing Method Using Photodefinable Polymer for Enclosing Acoustic Devices
US8716051B2 (en) 2010-10-21 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device with release aperture
CN102456737B (zh) 2010-10-27 2016-03-30 中国科学院微电子研究所 半导体结构及其制造方法
KR20120053332A (ko) 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
JP5703010B2 (ja) 2010-12-16 2015-04-15 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8492210B2 (en) 2010-12-17 2013-07-23 Institute of Microelectronics, Chinese Academy of Sciences Transistor, semiconductor device comprising the transistor and method for manufacturing the same
US8716800B2 (en) 2010-12-31 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for manufacturing the same
US8917510B2 (en) 2011-01-14 2014-12-23 International Business Machines Corporation Reversibly adhesive thermal interface material
JP5715835B2 (ja) 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8420447B2 (en) 2011-03-23 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with flipchip leadframe and method of manufacture thereof
US8399957B2 (en) 2011-04-08 2013-03-19 International Business Machines Corporation Dual-depth self-aligned isolation structure for a back gate electrode
US8507989B2 (en) 2011-05-16 2013-08-13 International Business Machine Corporation Extremely thin semiconductor-on-insulator (ETSOI) FET with a back gate and reduced parasitic capacitance
US8415743B2 (en) 2011-05-24 2013-04-09 International Business Machines Corporation ETSOI CMOS with back gates
TWI575684B (zh) 2011-06-13 2017-03-21 矽品精密工業股份有限公司 晶片尺寸封裝件
US9633854B2 (en) 2011-06-23 2017-04-25 Institute of Microelectronics, Chinese Academy of Sciences MOSFET and method for manufacturing the same
US8772853B2 (en) 2011-07-12 2014-07-08 The Regents Of The University Of California All graphene flash memory device
US9390364B2 (en) 2011-08-08 2016-07-12 Féinics Amatech Teoranta Transponder chip module with coupling frame on a common substrate for secure and non-secure smartcards and tags
US20130037929A1 (en) 2011-08-09 2013-02-14 Kay S. Essig Stackable wafer level packages and related methods
US9064883B2 (en) * 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
CN102983116B (zh) 2011-09-07 2015-09-30 中国科学院微电子研究所 半导体衬底、具有该半导体衬底的集成电路及其制造方法
US8963321B2 (en) 2011-09-12 2015-02-24 Infineon Technologies Ag Semiconductor device including cladded base plate
CN103000537B (zh) 2011-09-15 2015-12-09 万国半导体股份有限公司 一种晶圆级的封装结构及其制备方法
CN103000671B (zh) 2011-09-16 2015-07-15 中国科学院微电子研究所 Mosfet及其制造方法
US8803242B2 (en) 2011-09-19 2014-08-12 Eta Semiconductor Inc. High mobility enhancement mode FET
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9368429B2 (en) 2011-10-25 2016-06-14 Intel Corporation Interposer for hermetic sealing of sensor chips and for their integration with integrated circuit chips
US9190391B2 (en) 2011-10-26 2015-11-17 Maxim Integrated Products, Inc. Three-dimensional chip-to-wafer integration
US8664044B2 (en) 2011-11-02 2014-03-04 Stmicroelectronics Pte Ltd. Method of fabricating land grid array semiconductor package
US8643148B2 (en) 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
KR20130064289A (ko) 2011-12-08 2013-06-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
JP2013162096A (ja) 2012-02-08 2013-08-19 Fujitsu Semiconductor Ltd 半導体チップの製造方法及びラミネート装置
KR101918608B1 (ko) 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
JP6214132B2 (ja) 2012-02-29 2017-10-18 キヤノン株式会社 光電変換装置、撮像システムおよび光電変換装置の製造方法
JP5558595B2 (ja) 2012-03-14 2014-07-23 株式会社東芝 半導体装置及び半導体装置の製造方法
JP2013222745A (ja) 2012-04-13 2013-10-28 Ibiden Co Ltd 電子部品及びその製造方法
US8835978B2 (en) 2012-05-14 2014-09-16 Infineon Technologies Ag Lateral transistor on polymer
JP5903337B2 (ja) 2012-06-08 2016-04-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8698323B2 (en) 2012-06-18 2014-04-15 Invensas Corporation Microelectronic assembly tolerant to misplacement of microelectronic elements therein
US8653467B2 (en) 2012-06-19 2014-02-18 Raytheon Company Multichip packaging for imaging system
US8563403B1 (en) 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
US9219032B2 (en) 2012-07-09 2015-12-22 Qualcomm Incorporated Integrating through substrate vias from wafer backside layers of integrated circuits
US8878360B2 (en) 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
US8653626B2 (en) 2012-07-18 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures including a capacitor and methods of forming the same
KR101970291B1 (ko) 2012-08-03 2019-04-18 삼성전자주식회사 반도체 패키지의 제조 방법
US8963336B2 (en) 2012-08-03 2015-02-24 Samsung Electronics Co., Ltd. Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
JP6024400B2 (ja) 2012-11-07 2016-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュール
US8796072B2 (en) 2012-11-15 2014-08-05 Amkor Technology, Inc. Method and system for a semiconductor device package with a die-to-die first bond
US9431369B2 (en) 2012-12-13 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna apparatus and method
KR102031731B1 (ko) 2012-12-18 2019-10-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US8927405B2 (en) 2012-12-18 2015-01-06 International Business Machines Corporation Accurate control of distance between suspended semiconductor nanowires and substrate surface
US8786105B1 (en) 2013-01-11 2014-07-22 Intel Mobile Communications GmbH Semiconductor device with chip having low-k-layers
US9733428B2 (en) 2013-02-04 2017-08-15 American Semiconductor, Inc. Flexible 3-D photonic device
US9214337B2 (en) 2013-03-06 2015-12-15 Rf Micro Devices, Inc. Patterned silicon-on-plastic (SOP) technology and methods of manufacturing the same
US20140306324A1 (en) 2013-03-06 2014-10-16 Rf Micro Devices, Inc. Semiconductor device with a polymer substrate and methods of manufacturing the same
US9812350B2 (en) * 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US20140252566A1 (en) 2013-03-06 2014-09-11 Rf Micro Devices, Inc. Silicon-on-dual plastic (sodp) technology and methods of manufacturing the same
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US8941248B2 (en) 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
US8987876B2 (en) 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
US9111941B2 (en) 2013-03-15 2015-08-18 Globalfoundries Singapore Pte. Ltd. Non-volatile memory device with TSI/TSV application
US9070660B2 (en) 2013-03-15 2015-06-30 Intel Corporation Polymer thermal interface material having enhanced thermal conductivity
CN105073846B (zh) 2013-03-22 2019-04-16 汉高知识产权控股有限责任公司 二烯/亲二烯体偶合物和具有可再加工性的热固性树脂组合物
US9349700B2 (en) 2013-04-24 2016-05-24 Stats Chippac, Ltd. Semiconductor device and method of forming stress-reduced conductive joint structures
WO2014174994A1 (ja) 2013-04-26 2014-10-30 オリンパス株式会社 撮像装置
US9467192B2 (en) 2013-04-29 2016-10-11 Broadcom Corporation MCM integration and power amplifier matching of non-reciprocal devices
US9275916B2 (en) 2013-05-03 2016-03-01 Infineon Technologies Ag Removable indicator structure in electronic chips of a common substrate for process adjustment
US9275177B2 (en) 2013-05-20 2016-03-01 Synopsys, Inc. Semi-local ballistic mobility model
US9281198B2 (en) 2013-05-23 2016-03-08 GlobalFoundries, Inc. Method of fabricating a semiconductor device including embedded crystalline back-gate bias planes
KR102130700B1 (ko) 2013-05-30 2020-07-07 삼성디스플레이 주식회사 표시장치용 윈도우 및 이를 포함하는 표시 장치
TWI508255B (zh) 2013-07-01 2015-11-11 Powertech Technology Inc 散熱型覆晶封裝構造
US9059123B2 (en) 2013-07-24 2015-06-16 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor
US20150060956A1 (en) 2013-09-03 2015-03-05 Windtop Technology Corp. Integrated mems pressure sensor with mechanical electrical isolation
US9806422B2 (en) 2013-09-11 2017-10-31 International Business Machines Corporation Antenna-in-package structures with broadside and end-fire radiations
US9142432B2 (en) 2013-09-13 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package structures with recesses in molding compound
JP6372898B2 (ja) 2013-10-15 2018-08-15 インテル・コーポレーション 磁気遮蔽集積回路パッケージ
US9627287B2 (en) 2013-10-18 2017-04-18 Infineon Technologies Ag Thinning in package using separation structure as stop
US9576930B2 (en) 2013-11-08 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Thermally conductive structure for heat dissipation in semiconductor packages
CN103560110B (zh) 2013-11-22 2016-02-17 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN103730429B (zh) 2013-12-05 2017-06-20 通富微电子股份有限公司 封装结构
US9269694B2 (en) 2013-12-11 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal management features for reduced thermal crosstalk and methods of forming same
US9184128B2 (en) 2013-12-13 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC package and methods of forming the same
US9352956B2 (en) 2014-01-16 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS devices and methods for forming same
US10658358B2 (en) 2015-03-09 2020-05-19 Monolithic 3D Inc. 3D semiconductor wafer, devices, and structure
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US9368455B2 (en) 2014-03-28 2016-06-14 Intel Corporation Electromagnetic interference shield for semiconductor chip packages
US20150311132A1 (en) 2014-04-28 2015-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line structure and method of forming same
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9449837B2 (en) 2014-05-09 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
US10141201B2 (en) 2014-06-13 2018-11-27 Taiwan Semiconductor Manufacturing Company Integrated circuit packages and methods of forming same
KR102245003B1 (ko) 2014-06-27 2021-04-28 삼성전자주식회사 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법
US9397118B2 (en) 2014-06-30 2016-07-19 International Business Machines Corporation Thin-film ambipolar logic
US10049947B2 (en) 2014-07-08 2018-08-14 Massachusetts Institute Of Technology Method of manufacturing a substrate
EP2996143B1 (en) 2014-09-12 2018-12-26 Qorvo US, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US20160079233A1 (en) 2014-09-15 2016-03-17 Infineon Technologies Austria Ag Iii-v semiconductor material based ac switch
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
KR101647559B1 (ko) 2014-11-07 2016-08-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 반도체 패키지
KR102211143B1 (ko) 2014-11-13 2021-02-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9536853B2 (en) 2014-11-18 2017-01-03 International Business Machines Corporation Semiconductor device including built-in crack-arresting film structure
JP6233285B2 (ja) 2014-11-28 2017-11-22 三菱電機株式会社 半導体モジュール、電力変換装置
DE102014117594A1 (de) 2014-12-01 2016-06-02 Infineon Technologies Ag Halbleiter-Package und Verfahren zu seiner Herstellung
US9548273B2 (en) 2014-12-04 2017-01-17 Invensas Corporation Integrated circuit assemblies with rigid layers used for protection against mechanical thinning and for other purposes, and methods of fabricating such assemblies
TWI540371B (zh) 2015-03-03 2016-07-01 群創光電股份有限公司 顯示面板及顯示裝置
JP6637515B2 (ja) 2015-03-17 2020-01-29 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 半導体オン・インシュレータ構造の製造において使用するための熱的に安定した電荷トラップ層
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9875971B2 (en) 2015-03-26 2018-01-23 Globalfoundries Singapore Pte. Ltd. Magnetic shielding of MRAM package
KR102392202B1 (ko) 2015-04-09 2022-05-02 삼성전자주식회사 방열막을 구비한 반도체 패키지 및 그 제조방법
US9653428B1 (en) 2015-04-14 2017-05-16 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
CN106158786A (zh) 2015-04-15 2016-11-23 力成科技股份有限公司 半导体封装体及其制作方法
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US9969614B2 (en) 2015-05-29 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS packages and methods of manufacture thereof
US9815685B2 (en) 2015-06-15 2017-11-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor sensing structure and manufacturing method thereof
EP3113216B1 (en) 2015-07-01 2021-05-19 IMEC vzw A method for bonding and interconnecting integrated circuit devices
US9461001B1 (en) 2015-07-22 2016-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package integrated with coil for wireless charging and electromagnetic interference shielding, and method of manufacturing the same
US9899285B2 (en) * 2015-07-30 2018-02-20 Semtech Corporation Semiconductor device and method of forming small Z semiconductor package
JP6350759B2 (ja) 2015-08-18 2018-07-04 三菱電機株式会社 半導体装置
US9806094B2 (en) 2015-08-21 2017-10-31 Skyworks Solutions, Inc. Non-uniform spacing in transistor stacks
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US10181428B2 (en) 2015-08-28 2019-01-15 Skyworks Solutions, Inc. Silicon on porous silicon
CN107924873A (zh) 2015-09-01 2018-04-17 索尼公司 层叠体
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US9818659B2 (en) 2015-10-12 2017-11-14 Deca Technologies Inc. Multi-die package comprising unit specific alignment and unit specific routing
US9850126B2 (en) 2015-12-31 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
TWI629759B (zh) 2016-03-01 2018-07-11 精材科技股份有限公司 晶片封裝體及其製造方法
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10784149B2 (en) * 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10468329B2 (en) 2016-07-18 2019-11-05 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
CN106098609B (zh) 2016-06-20 2019-03-26 西安电子科技大学 基于非晶化与尺度效应的AlN埋绝缘层上晶圆级单轴应变Si的制作方法
US9859254B1 (en) 2016-06-30 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and a manufacturing method thereof
US11064609B2 (en) 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
JP7035014B2 (ja) 2016-08-12 2022-03-14 コーボ ユーエス，インコーポレイティド 性能が強化されたウェハレベルパッケージ
US10486965B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
WO2018031995A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US9786586B1 (en) 2016-08-21 2017-10-10 Micron Technology, Inc. Semiconductor package and fabrication method thereof
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
WO2018083961A1 (ja) 2016-11-01 2018-05-11 信越化学工業株式会社 デバイス層を転写基板に転写する方法および高熱伝導性基板
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US20180151461A1 (en) 2016-11-29 2018-05-31 Globalfoundries Inc. Stiffener for fan-out wafer level packaging and method of manufacturing
US10068831B2 (en) * 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
KR102652721B1 (ko) 2016-12-30 2024-03-28 인텔 코포레이션 고주파수 통신을 위한 3d 적층된 초박형 패키지 모듈로 설계된 마이크로 전자 디바이스
WO2018168391A1 (ja) 2017-03-13 2018-09-20 三菱電機株式会社 マイクロ波デバイス及び空中線
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10784348B2 (en) 2017-03-23 2020-09-22 Qualcomm Incorporated Porous semiconductor handle substrate
JP7213469B2 (ja) 2017-03-31 2023-01-27 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US10163831B2 (en) 2017-04-26 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post passivation structure and fabrication method therefor
US10460987B2 (en) 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
US10134837B1 (en) 2017-06-30 2018-11-20 Qualcomm Incorporated Porous silicon post processing
CN107481998B (zh) 2017-07-05 2020-07-07 华为技术有限公司 封装结构和电子装置
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10128199B1 (en) 2017-07-17 2018-11-13 International Business Machines Corporation Interchip backside connection
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
US11011502B2 (en) 2018-01-19 2021-05-18 Nepes Co., Ltd. Semiconductor package
JP2019134007A (ja) 2018-01-30 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20190288006A1 (en) 2018-03-13 2019-09-19 Psemi Corporation Backside Charge Control for FET Integrated Circuits
US10727212B2 (en) 2018-03-15 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor package
US10497648B2 (en) 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same
WO2019195428A1 (en) 2018-04-04 2019-10-10 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
EP3818558A1 (en) 2018-07-02 2021-05-12 Qorvo US, Inc. Rf semiconductor device and manufacturing method thereof
KR20210034016A (ko) 2018-07-17 2021-03-29 고쿠리츠다이가쿠호징 야마나시다이가쿠 도전성 윤활제
US11251139B2 (en) 2019-01-22 2022-02-15 X-Celeprint Limited Secure integrated-circuit systems

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