KR102392202B1 - 방열막을 구비한 반도체 패키지 및 그 제조방법 - Google Patents

방열막을 구비한 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR102392202B1
KR102392202B1 KR1020150077974A KR20150077974A KR102392202B1 KR 102392202 B1 KR102392202 B1 KR 102392202B1 KR 1020150077974 A KR1020150077974 A KR 1020150077974A KR 20150077974 A KR20150077974 A KR 20150077974A KR 102392202 B1 KR102392202 B1 KR 102392202B1
Authority
KR
South Korea
Prior art keywords
heat dissipation
semiconductor chip
film
dissipation film
delete delete
Prior art date
Application number
KR1020150077974A
Other languages
English (en)
Other versions
KR20160121764A (ko
Inventor
김재춘
황희정
장언수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US14/976,218 priority Critical patent/US9653373B2/en
Priority to CN201610110151.1A priority patent/CN106057747B/zh
Publication of KR20160121764A publication Critical patent/KR20160121764A/ko
Application granted granted Critical
Publication of KR102392202B1 publication Critical patent/KR102392202B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 패키지 기판 상에 제공된 반도체 칩, 상기 반도체 칩 상에 제공된 방열막, 상기 반도체 칩과 상기 방열막의 측면들을 둘러싸는 몰드막, 및 상기 반도체 칩과 상기 방열막 사이에 제공된 접착막을 포함한다. 상기 방열막은 상기 접착막이 제공된 하면과 상기 하면의 반대면으로서 상기 몰드막에 의해 덮이지 않는 상면을 포함한다. 상기 방열막은 상기 상면부터 상기 하면을 향하는 방향과 평행한 상기 방열막의 두께 방향을 따라 연장되어 상기 방열막을 관통하는 홀을 더 포함한다.

Description

방열막을 구비한 반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES HAVING HEAT SPREADERS AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 그 제조방법에 관한 것이다.
인쇄회로기판 상에 반도체 칩이 실장된 반도체 패키지는 반도체 칩을 외부 환경으로부터의 보호 기능과 전기적 연결 기능을 갖는다. 반도체 패키지의 동작시 발생하는 열을 방출하기 위한 방열판과 같은 방열 수단을 갖는 것이 일반적이다. 아울러, 전자제품의 박형화 내지 소형화 경향에 부응하기 위해 반도체 패키지의 크기가 감소되고 있다.
본 발명의 목적은 우수한 열적 내지 기계적 내구성을 갖는 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 박형화된 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 그 제조방법은 반도체 칩 상에 방열막을 적층하여 별개의 방열판의 부착이 필요없어 반도체 패키지의 박형화를 구현할 수 있는 것을 일 특징으로 한다.
본 발명은 열경화성 접착막으로 방열막과 반도체 칩을 결합하여 고온 환경에서도 우수한 결합력을 확보하는 것을 다른 특징으로 한다.
본 발명은 방열막에 의해 반도체 패키지의 휨 현상을 방지할 수 있는 것을 또 다른 특징으로 한다.
본 발명은 방열막을 관통하는 홀이 더 포함되므로써 방열막을 반도체 칩에 결합할 때 발생할 수 있는 기포를 배출시킬 수 있는 또 다른 특징으로 한다.
본 발명은 접착막을 반도체 칩과 방열막의 측면에 부착하므로써 방열막과 반도체 칩을 직접 접촉시켜 방열 효과를 극대화할 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 패키지 기판 상에 제공된 반도체 칩; 상기 반도체 칩 상에 제공된 방열막; 상기 반도체 칩과 상기 방열막의 측면들을 둘러싸는 몰드막; 및 상기 반도체 칩과 상기 방열막 사이에 제공된 접착막을 포함할 수 있다. 상기 방열막은: 상기 접착막이 제공된 하면; 상기 하면의 반대면으로서 상기 몰드막에 의해 덮이지 않는 상면; 및 상기 상면부터 상기 하면을 향하는 방향과 평행한 상기 방열막의 두께 방향을 따라 연장되어 상기 방열막을 관통하는 홀을 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 방열막의 상면은 평평면이고, 상기 방열막의 하면은 비평평면일 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 방열막의 비평평한 하면 중 일부는 상기 반도체 칩과 접촉할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 접착막은 열경화성 물질을 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 방열막의 상면은 상기 몰드막의 상면과 공면을 이룰 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 방열막의 상면은 평평면이고, 상기 방열막의 하면의 일부는 비평평하고 다른 일부는 평평면일 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 방열막의 비평평한 하면 중 일부와 상기 방열막의 평평한 하면은 상기 반도체 칩과 접촉할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 홀은, 상기 방열막의 상면부터 상기 방열막의 비평평한 하면을 향하는 방향과 평행한 상기 방열막의 두께 방향을 따라 연장되어 상기 방열막을 관통할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 방열막의 하면은 상기 방열막의 상면에 비해 표면거칠기가 클 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 홀은 상기 접착막을 노출시킬 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 패키지는: 패키지 기판 상에 제공된 반도체 칩; 상기 반도체 칩 상에 제공된 방열막; 상기 반도체 칩과 상기 방열막의 측면들을 둘러싸는 몰드막; 및 상기 반도체 칩과 상기 방열막을 결합시키는 접착막을 포함할 수 있다. 상기 방열막은, 상기 몰드막에 의해 노출되는 상면; 및 상기 반도체 칩과 대면하며 상기 상면의 표면 거칠기보다 큰 표면 거칠기를 갖는 하면을 포함할 수 있다. 상기 방열막의 하면 중 적어도 일부는 상기 반도체 칩과 접촉할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 패키지는: 패키지 기판 상에 제공된 반도체 칩; 상기 반도체 칩 상에 제공된 방열막; 상기 방열막의 상면 일부 및 측벽들, 그리고 상기 반도체 칩의 측벽들 상에 제공된 접착막; 상기 접착막의 일부 상에 제공되며, 상기 방열막의 측벽들 및 상기 반도체 칩의 측벽들을 덮는 몰드막을 포함할 수 있다. 상기 방열막은 상기 몰드막에 의해 노출되는 상면; 및 상기 반도체 칩과 대면하고 상기 반도체 칩과 접촉하는 하면을 포함할 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 접착막은 상기 반도체 칩의 측면과 상기 방열막의 측면 그리고 상기 방열막의 상면 중 일부 상에 제공될 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 접착막은 상기 방열막과 상기 반도체 칩 사이에 제공될 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 방열막의 상면은 평평면이고, 상기 방열막의 하면은 비평평면이고, 상기 방열막의 비평평한 하면 중 적어도 일부는 상기 반도체 칩과 접촉할 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 방열막은 상기 방열막을 관통하여 상기 접착막을 노출시키는 복수개의 홀을 포함할 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 방열막의 비평평한 하면은 상기 반도체 칩과 접촉하는 뾰족하거나 곡선의 돌출부들을 가지며, 상기 접착막은 상기 돌출부들 사이의 상기 방열막의 상면을 향해 리세스된 리세스부에 제공될 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 방열막의 비평평한 하면은, 상기 반도체 칩과 접촉하는 복수개의 돌출면; 및 상기 인접한 돌출면들 사이에 정의되며 상기 방열막의 상면을 향해 리세스된 리세스면들을 갖는 요철 형태를 포함할 수 있다. 상기 접착막은 상기 리세스면에 제공될 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 방열막의 하면 전체는 상기 반도체 칩과 접촉할 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 방열막의 상면 상에 제공되어 상기 방열막과 접촉하는 제2 방열막을 더 포함할 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 제2 방열막은 상기 몰드막의 상면 상으로 더 연장될 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 접착막은 상기 반도체 칩의 측면 아래의 상기 패키지 기판 상으로 더 연장될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은: 패키지 기판 상에 반도체 칩을 실장하고; 상기 반도체 칩 상에 방열막을 제공하고; 그리고 상기 패키지 기판 상에 상기 반도체 칩과 상기 방열막의 측면들을 둘러싸는 몰드막을 형성하는 것을 포함할 수 있다. 상기 방열막을 제공하는 것은: 상기 반도체 칩과 대면하는 상기 방열막의 하면을 가공하여 상기 방열막의 상면에 비해 표면거칠기를 크게 하고; 상기 방열막을 관통하는 적어도 하나의 홀을 형성하고; 상기 방열막의 하면에 열경화성 접착막을 제공하고; 그리고 상기 하면에 접착막이 부착된 상기 방열막을 상기 반도체 칩 상에 적층하여 상기 방열막과 상기 반도체 칩을 결합하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 방열막은 상기 몰드막의 상면과 공면을 이루는 상면을 포함할 수 있다. 상기 적어도 하나의 홀을 형성하는 것은: 상기 방열막의 상면부터 상기 방열막의 하면을 향하는 상기 방열막의 두께 방향을 따라 연장되어 상기 방열막의 상면 및 하면에서 개구된 복수개의 관통홀을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 접착막은 상기 방열막과 상기 반도체 칩 사이에 제공되고, 상기 복수개의 관통홀을 통해 노출될 수 있다.
일 실시예의 방법에 있어서, 상기 복수개의 관통홀은 상기 방열막 내에서 규칙적으로 혹은 불규칙적으로 분포될 수 있다.
일 실시예의 방법에 있어서, 상기 방열막과 상기 반도체 칩을 결합하는 것은: 상기 방열막의 하면 중 일부를 상기 반도체 칩에 접촉시키는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 방열막의 하면의 표면거칠기를 크게 하는 것은: 상기 방열막의 하면 중 적어도 일부를 돌출부들 그리고 상기 돌출부들 사이의 리세스부들을 갖도록 비평평하게 가공하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 접착막을 제공하는 것은: 상기 리세스부들을 상기 접착막으로 채우는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 적어도 하나의 홀은 상기 방열막과 상기 반도체 칩을 결합할 때 상기 반도체 칩과 상기 방열막 사이의 기포를 방출하는 경로로 제공될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법은: 패키지 기판 상에 반도체 칩을 실장하고; 상기 반도체 칩 상에 방열막을 제공하고; 열경화성 접착막을 제공하여 상기 반도체 칩과 상기 방열막을 결합하고; 그리고 상기 패키지 기판 상에 상기 반도체 칩과 상기 방열막의 측면들을 둘러싸는 몰드막을 형성하는 것을 포함할 수 있다. 상기 방열막을 제공하는 것은: 상기 반도체 칩과 대면하는 하면과 상기 몰드막에 의해 덮이지 않으며 상기 몰드막의 상면과 공면을 이루는 상면을 갖는 금속막을 상기 반도체 칩 상에 적층하되, 상기 금속막의 하면 중 적어도 일부를 상기 반도체 칩에 접촉시키는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 접착막을 제공하는 것은; 상기 금속막의 하면에 상기 접착막을 부착하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 방열막을 제공하는 것은: 상기 금속막을 관통하여 상기 금속막의 상면 및 하면에서 개구된 복수개의 관통홀을 형성하는 것을 더 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 방열막을 제공하는 것은: 상기 금속막의 하면을 가공하여 상기 금속막의 상면에 비해 표면거칠기를 크게 하는 것을 더 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 접착막을 제공하는 것은; 상기 반도체 칩의 측면과 상기 방열막의 측면 그리고 상기 방열막의 상면 중 일부 상에 상기 접착막을 부착하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 금속막의 하면 전체는 상기 반도체 칩과 직접 접촉할 수 있다.
다른 실시예의 방법에 있어서, 상기 금속막 및 상기 몰드막의 상면들 상에 상기 금속막과 접촉하는 제2 금속막을 적층하는 것을 더 포함할 수 있다.
본 발명에 의하면, 반도체 칩 상에 방열막을 적층하므로써 효과적인 방열을 구현할 수 있는 효과가 있다. 아울러, 별도의 방열 구조를 더 부착하거나 형성할 필요가 없어 반도체 패키지의 박형화가 가능하고 휨 현상을 없애거나 최소화할 수 있는 효과가 있다. 게다가, 열경화성 접착막의 사용으로 인해 반도체 패키지의 열적 안정성을 확보할 수 있는 효과가 있다.
도 1a 내지 1f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 1d는 도 1c의 일부를 확대 도시한 단면도이다.
도 1e는 도 1d의 변형예를 도시한 단면도이다.
도 1g 및 1h는 도 1a의 변형예들을 도시한 단면도들이다.
도 2a는 도 1f의 변형예를 도시한 단면도이다.
도 2b는 도 2a의 평면도이다.
도 2c는 도 2b의 변형예를 도시한 평면도이다.
도 2d는 도 2a의 변형예를 도시한 단면도이다.
도 3a는 도 1f의 변형예를 도시한 단면도이다.
도 3b는 도 3a의 평면도이다.
도 4a는 도 1f의 변형예를 도시한 단면도이다.
도 4b는 도 4a의 일부를 도시한 단면도이다.
도 4c는 도 4a의 평면도이다.
도 5a는 도 1f의 변형예를 도시한 단면도이다.
도 5b는 도 5a의 평면도이다.
도 6a는 도 1f의 변형예를 도시한 단면도이다.
도 6b는 도 6a의 평면도이다.
도 7은 도 1f의 변형예를 도시한 단면도이다.
도 8a 내지 8d는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 8e는 도 8d의 평면도이다.
도 8f는 도 8e의 변형예를 도시한 평면도이다.
도 9a는 도 8d의 변형예를 도시한 단면도이다.
도 9b는 도 8d의 다른 변형예를 도시한 단면도이다.
도 10a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 시스템을 도시한 블록도이다.
도 10b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<제조방법의 일 예>
도 1a 내지 1f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 1d는 도 1c의 일부를 확대 도시한 단면도이다. 도 1e는 도 1d의 변형예를 도시한 단면도이다. 도 1g 및 1h는 도 1a의 변형예들을 도시한 단면도들이다.
도 1a를 참조하면, 인쇄회로기판(PCB)과 같은 패키지 기판(110) 상에 반도체 칩(130)을 실장할 수 있다. 반도체 칩(130)은 상면(130a)과 그 반대면인 하면(130b)을 갖는 메모리 칩, 로직 칩, 혹은 이들의 조합일 수 있다. 일례로, 반도체 칩(130)은 응용 프로세서(Application Processor)일 수 있다. 일부 실시예에 따르면, 반도체 칩(130)의 상면(130a)은 가령 비활성면일 수 있고, 반도체 칩(130)의 하면(130b)은 집적회로가 배치된 활성면일 수 있다. 반도체 칩(130)은 그 하면(130b)이 패키지 기판(110)을 바라보는 상태로 패키지 기판(110) 상에 실장될 수 있다. 다른 예로, 반도체 칩(130)의 상면(130a)은 집적회로가 배치된 활성면일 수 있고, 반도체 칩(130)의 하면(130b)은 비활성면일 수 있다.
반도체 칩(130)은 패키지 기판(110) 상에 플립칩 본딩 방식으로 실장될 수 있다. 반도체 칩(130)과 패키지 기판(110) 사이에 반도체 칩(130)과 페키지 기판(110)을 연결하는 솔더볼들(125)이 배치될 수 있다. 다른 예로, 도 1g에 도시된 바와 같이 반도체 칩(130)과 패키지 기판(110) 사이에 언더필막(127)이 더 제공될 수 있다.
또 다른 예로, 도 1h에 도시된 바와 같이, 반도체 칩(130)을 완전히 혹은 일부 관통하여 솔더볼(125)과 전기적으로 연결되는 관통전극(129)이 더 제공될 수 있다. 언더필막(127)은 반도체 칩(130)과 패키지 기판(110) 사이에 선택적으로 제공될 수 있다. 본 실시예에 따르면, 반도체 칩(130)의 상면(130a)은 활성면이고 하면(130b)은 비활성면일 수 있다. 이와 다르게, 반도체 칩(130)의 상면(130a)은 비활성면이고 하면(130b)은 활성면일 수 있다.
이하에선, 도 1a의 반도체 칩(130)이 패키징되는 것에 대해 설명한다. 후술된 설명은 도 1g의 반도체 칩(130) 및 도 1h의 반도체 칩(130)의 패키징에 대해서도 적용될 수 있다.
도 1b를 참조하면, 방열막(150)이 제공될 수 있다. 방열막(150)은 구리나 알루미늄과 같은 열전도도가 우수한 금속이나 합금을 포함할 수 있다. 방열막(150)은 상면(150a)과 하면(150b)을 갖는 플레이트 형태일 수 있다. 방열막(150)의 하면(150b)은 상면(150a)에 비해 거친 표면을 가질 수 있다. 예컨대, 방열막(150)의 상면(150a)은 평평한 표면을 가질 수 있고, 방열막(150)의 하면(150b)은 비평평한 표면을 가질 수 있다. 방열막(150)의 하면(150b)은 뾰족한 첨단을 갖는 돌출부들(152) 그리고 인접한 돌출부들(152) 사이의 리세스부들(151)을 포함할 수 있다. 방열막(150)의 하면(150b)은 샌드 블래스트(sand blast) 혹은 피닝(peening) 공정에 의해 비평평하게 가공될 수 있다. 다른 예로, 방열막(150)의 하면(150b)은 끌(chisel)과 같은 도구에 의해 비평평하게 가공될 수 있다.
방열막(150)을 반도체 칩(130)의 상면(130a)에 접착할 수 있는 접착막(140)을 제공할 수 있다. 접착막(140)은 방열막(150)의 하면(150b)에 제공될 수 있다. 접착막(140)은 실리콘(silicone) 혹은 이를 포함하는 열경화성 물질을 포함할 수 있다. 일례로, 접착막(140)은 실록산(siloxane) 계열의 물질이나 에폭시 계열의 물질을 포함할 수 있다. 다른 예로, 접착막(140)은 트리프로필렌멜라민(TMAT: tripropylenemelamine) 혹은 이를 포함하는 물질을 포함할 수 있다.
도 1c를 참조하면, 하면(150b)에 접착막(140)이 제공된 방열막(150)을 반도체 칩(130)의 상면(130a) 상에 적층할 수 있다. 방열막(150)의 측면과 반도체 칩(130)의 측면은 일직선을 이룰 수 있다. 방열막(150)의 하면(150b)은, 도 1d에 도시된 것처럼, 비평평하므로 접착막(140)과 방열막(150)의 하면(150b) 간의 접착 면적은 방열막(150)의 하면(150b)이 평평한 경우에 비해 커질 수 있다. 이에 따라 방열막(150)과 접착막(140) 간의 결합력을 극대화하여 방열막(150)의 반도체 칩(130)으로부터 분리 혹은 방열막(150)의 접착 불량을 최소화하거나 없앨 수 있다.
도 1d에 도시된 것처럼, 방열막(150)의 하면(150b) 중 돌출부들(152)은 반도체 칩(130)과 접촉할 수 있다. 이에 따라 반도체 칩(130)으로부터 방열막(150)으로의 용이한 열전달이 가능해질 수 있다. 접착막(140)은 하면(150b)의 돌출부들(152) 사이의 리세스부들(151)을 채울 수 있다. 다른 예로, 도 1e에 도시된 것처럼, 방열막(150)의 하면(150b)은 곡선 형태일 수 있다.
도 1f를 참조하면, 패키지 기판(110) 상에 몰드막(160)을 형성할 수 있다. 몰드막(160)은 방열막(150) 및 반도체 칩(130)의 측면을 둘러쌀 수 있다. 이에 따라, 몰드막(160)의 상면(160a)과 방열막(150)의 상면(150a)은 공면을 이룰 수 있다. 방열막(150)의 상면(160a)이 노출되어 있으므로, 반도체 칩(130)에서 발생한 열은 방열막(150)을 통해 용이하게 방출될 수 있다. 몰드막(160)은 솔더볼들(125)이 배치된 반도체 칩(130)의 하면(130b)과 패키지 기판(110)의 상면 사이의 공간을 더 채울 수 있다. 패키지 기판(110) 상에 복수개의 외부단자들(108)을 더 부착할 수 있다. 상기 일련의 공정을 통해 반도체 패키지(11)가 제조될 수 있다.
반도체 패키지(11)는 반도체 칩(130) 상에 적층된 방열막(150)을 포함할 수 있고, 방열막(150)의 일부가 도 1d에 도시된 것처럼 반도체 칩(130)과 접촉할 수 있어 효율적으로 열을 방출할 수 있다. 아울러, 별도의 방열 구조를 더 부착할 필요가 없으므로, 박형화된 반도체 패키지(11)를 구현할 수 있다. 게다가, 방열막(160)은 경한(hard) 물질(예: 금속)로 구성되기에 반도체 패키지(11)의 휨(warpage) 현상을 억제할 수 있다. 접착막(140)이 열경화성 물질을 포함하므로, 반도체 패키지(11)가 고온에서 동작하더라도 접착 능력이 떨어지지 않을 수 있다.
<반도체 패키지의 변형예>
도 2a는 도 1f의 변형예를 도시한 단면도이다. 도 2b는 도 2a의 평면도이고, 도 2c는 도 2b의 변형예를 도시한 평면도이다. 도 2d는 도 2a의 변형예를 도시한 단면도이다.
도 2a를 참조하면, 반도체 패키지(12)는 방열막(150)을 관통하는 복수개의 홀(155)을 더 포함할 수 있다. 홀(155)은 기계적 혹은 레이저 드릴링 공정을 이용하여 형성할 수 있다. 일례로, 홀(155)은 접착막(140)을 방열막(150)의 하면(150b) 상에 부착하기 이전에 혹은 접착막(140)이 부착된 방열막(150)을 반도체 칩(130) 상에 적층하기 이전에 형성할 수 있다.
방열막(150)의 상면(150a)은 평평하며 몰드막(160)의 상면(160a)과 공면을 이룰 수 있다. 방열막(150)의 하면(150b)은 도 1d에서처럼 뾰족한 첨단형의 돌출부들(152)을 갖는 비평평면이거나 혹은 도 1e에서처럼 곡선형의 첨단형의 돌출부들(152)을 갖는 비평평면일 수 있다.
홀(155)은 방열막(150)의 상면(150a)부터 하면(150b)을 향하는 상기 방열막(150)의 두께 방향을 따라 연장되어, 상면(150a) 및 하면(150b)에서 개구될 수 있다. 홀(155)은 도 2b에 도시된 것처럼 규칙적으로 배열될 수 있다. 다른 예로, 홀(155)은 도 2c에 도시된 바와 같이, 가령 방열막(150)의 센터에선 많은 수가 분포되고 센터를 둘러싸는 가장자리에선 작은 수가 분포되는 것과 같이 불규칙적으로 배열될 수 있다.
홀(155)은 접착막(140)의 일부를 노출시킬 수 있다. 방열막(150)을 반도체 칩(130)에 부착할 때 접착막(140) 내에 혹은 방열막(150)과 반도체 칩(130) 사이에 기포가 발생할 수 있다. 기포는 접착막(140)의 접착 능력을 떨어뜨릴 수 있고 반도체 칩(130)으로부터 방열막(150)으로의 열전달에 방해 요인이 될 수 있다. 본 실시예에 따르면, 홀(155)은 기포가 빠져 나가는 통로로 제공될 수 있고, 이에 따라 접착 능력 및/또는 열전달 능력의 하락을 방지할 수 있다.
접착막(140)은 도 2d에 도시된 것처럼 방열막(150)의 하면(150b)을 반도체 칩(130)으로부터 이격시킬 수 있을 정도의 두께를 가질 수 있다. 이에 따라 방열막(150)과 반도체 칩(130) 간의 결합력을 극대화할 수 있다.
<반도체 패키지의 다른 변형예>
도 3a는 도 1f의 변형예를 도시한 단면도이다. 도 3b는 도 3a의 평면도이다.
도 3a를 참조하면, 반도체 패키지(13)는 상이한 표면거칠기를 갖는 하면(150b)을 갖는 방열막(150)을 포함할 수 있다. 방열막(150)의 하면(150b)은 큰 표면거칠기를 갖는 제1 하면(150b1)과 작은 표면거칠기를 갖는 제2 하면(150b2)을 포함할 수 있다. 예를 들면, 방열막(150)의 제1 하면(150b1)은 도 1b 또는 도 1e에 도시된 돌출부들(152)과 리세스부들(151)을 포함할 수 있다. 접착막(140)은 방열막(150)의 제1 하면(150b1)에 제한적으로 제공될 수 있다. 방열막(150)의 제2 하면(150b2)은 반도체 칩(130)과 접촉할 수 있다. 반도체 칩(130)의 일부(132)에 가령 발열량이 큰 중앙처리장치(CPU)가 배치된 경우, 제2 하면(150b2)은 그 일부(132)와 접촉하여 방열 효과를 극대화할 수 있다.
일례로, 도 3b에 도시된 것처럼, 중앙처리장치가 배치된 일부(132)가 반도체 칩(130)의 센터를 차지하는 경우 접착막(140)은 방열막(150)의 양측 가장자리에 제공될 수 있다. 선택적으로 반도체 패키지(13)는 방열막(150)의 상면(150a)에서부터 제1 하면(150b1)을 관통하는 홀(155)을 더 포함할 수 있다.
<반도체 패키지의 또 다른 변형예>
도 4a는 도 1f의 변형예를 도시한 단면도이다. 도 4b는 도 4a의 일부를 도시한 단면도이고, 도 4c는 도 4a의 평면도이다.
도 4a를 참조하면, 반도체 패키지(14)는 요철 형태의 하면(150b)을 갖는 방열막(150)을 포함할 수 있다. 방열막(150b)의 하면(150b)은 도 4b에 도시된 것처럼 방열막(150)의 상면(150a)을 향해 리세스되고 접착막(140)이 채워지는 리세스부들(151)과 반도체 칩(130)의 상면(130a)과 접촉하는 평평한 돌출부들(152)을 포함할 수 있다. 따라서, 돌출부들(152)을 통해 반도체 칩(130)으로부터 방열막(150)으로의 용이한 열전달이 가능해질 수 있다. 접착막(140)은, 도 4c에 도시된 바와 같이, 방열막(150)의 하면(150b)을 가로지르는 라인 형태를 가질 수 있다. 접착막(140)은 방열막(150)의 하면(150b)의 전체에 고르게 도포될 수 있다.
<반도체 패키지의 또 다른 변형예>
도 5a는 도 1f의 변형예를 도시한 단면도이다. 도 5b는 도 5a의 평면도이다.
도 5a를 참조하면, 반도체 패키지(15)는 상이한 표면거칠기를 갖는 하면(150b)을 갖는 방열막(150)을 포함할 수 있다. 가령, 방열막(150)의 하면(150b)은 큰 표면거칠기를 갖는 제1 하면(150b1)과 작은 표면거칠기를 갖는 제2 하면(150b2)을 포함할 수 있다. 제1 하면(150b1)은 도 4b에 도시된 것처럼 리세스부들(151)과 돌출부들(152)을 포함할 수 있다. 제2 하면(150b2)은 돌출부들(152)의 표면과 동일하거나 유사한 평평면일 수 있다. 접착막(140)은 도 5b에 도시된 바와 같이, 방열막(150)의 제1 하면(150b1)에 제한적으로 제공될 수 있다. 반도체 칩(130)이 가령 발열량이 큰 중앙처리장치(CPU)가 배치된 일부(132)를 포함하는 경우, 제2 하면(150b2)은 그 일부(132)와 접촉할 수 있다.
<반도체 패키지의 또 다른 변형예>
도 6a는 도 1f의 변형예를 도시한 단면도이다. 도 6b는 도 6a의 평면도이다.
도 6a를 참조하면, 반도체 패키지(16)는 평평한 하면(150b)을 갖는 방열막(150)을 포함할 수 있다. 접착막(140)은 방열막(150)의 하면(150b)을 따라 연장된 시트(sheet) 형태를 가질 수 있다. 반도체 패키지(17)는 방열막(150)을 반도체 칩(130)에 접착할 때 발생될 수 있는 기포를 방출시킬 수 있는 복수개의 홀(155)을 더 포함할 수 있다. 홀(155)은 도 6b에 도시된 것처럼 규칙적으로 분포될 수 있다. 다른 예로, 홀(155)은 도 2c에서처럼 불규칙적으로 분포될 수 있다.
<반도체 패키지의 또 다른 변형예>
도 7은 도 1f의 변형예를 도시한 단면도이다.
도 7을 참조하면, 반도체 패키지(17)는 하부 패키지(17a) 상에 상부 패키지(17b)가 적층된 패키지-온-패키지(POP) 타입의 반도체 패키지일 수 있다. 하부 패키지(17a)는 상술한 반도체 패키지들(11-16) 중에서 어느 하나일 수 있다. 가령, 도 2a의 반도체 패키지(12)를 하부 패키지(17a)로 채택할 수 있다.
상부 패키지(17b)는 상부 패키지 기판(115) 상에 접착부재(145)의 개재하에 실장된 적어도 상부 하나의 반도체 칩(230)과, 적어도 하나의 상부 반도체 칩(230)을 몰딩하는 상부 몰드막(165)을 포함할 수 있다. 적어도 하나의 상부 반도체 칩(230)은 본딩 와이어들(175)을 통해 상부 패키지 기판(115)과 전기적으로 연결될 수 있다. 하부 패키지(17a)와 상부 패키지(17b)는 하부 패키지(18a)의 몰드막(160)을 관통하여 제공된 내부 연결단자들(70)을 통해 서로 전기적으로 연결될 수 있다.
반도체 패키지(17)는 하부 패키지(17a)와 상부 패키지(17b) 사이에 제공되어 방열막(150)과 접촉하는 가령 TIM(thermal interface material)과 같은 열전달막(60)을 더 포함할 수 있다. 방열막(150)으로 전달된 열은 열전달막(60)을 경유하여 상부 패키지(17b)의 상부 패키지 기판(115)으로 전달되어 반도체 패키지(17) 외부로 방출될 수 있다.
<제조방법의 변형예>
도 8a 내지 8d는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 8e는 도 8d의 평면도이다. 도 8f는 도 8e의 변형예를 도시한 평면도이다.
도 8a를 참조하면, 패키지 기판(110) 상에 반도체 칩들(130)을 실장하고 반도체 칩들(130) 상에 방열막들(150)을 각각 적층할 수 있다. 반도체 칩들(130)은 패키지 기판(110) 상에 플립칩 본딩 방식으로 실장될 수 있다. 솔더볼들(125)이 반도체 칩(130)과 패키지 기판(110) 사이에 배치될 수 있다. 일부 실시예들에 따르면, 반도체 칩들(130)은 도 1h에 도시된 것처럼 솔더볼들(125)에 연결되는 관통전극들(129)을 포함할 수 있다. 방열막(150)은 평평한 상면(150a)과 평평한 하면(150b)을 포함하는 플레이트 형상일 수 있다. 다른 예로, 방열막(150)은 평평한 상면(150a)과 상면(150a)에 비해 표면거칠기가 큰 하면(150b)을 포함하는 플레이트 형상일 수 있다.
방열막(150) 상에 열경화성 접착막(140)을 부착할 수 있다. 접착막(140)은 방열막(150)을 덮되 방열막(150)의 상면(150a)을 부분적으로 노출시킬 수 있다.
도 8b를 참조하면, 접착막(140)은 패키지 기판(110) 및 반도체 칩들(130)에 부착될 수 있다. 접착막(140)을 커팅하여 방열막(150)의 상면을 부분적으로 덮으면서 방열막들(150) 각각과 반도체 칩들(130) 각각의 측면을 부분적으로 덮는 형태로 변경시킬 수 있다. 접착막(140)은 반도체 칩들(130)의 측면들에 인접한 패키지 기판(110)을 더 덮을 수 있다.
도 8c를 참조하면, 패키지 기판(110) 상에 방열막(150) 및 반도체 칩(130)의 측면을 둘러싸는 몰드막(160)을 형성할 수 있다. 몰드막(160)의 상면(160a)과 방열막(150)의 상면(150a)은 거의 같은 레벨을 가질 수 있어 서로 공면을 이룰 수 있다.
도 8d를 참조하면, 쏘잉 공정으로 반도체 패키지(21)를 제조할 수 있다. 예를 들면, 패키지 기판(110)과 몰딩막(160)을 개별 패키지 단위로 쏘잉하여 반도체 패키지(21)를 형성할 수 있다. 쏘잉 공정 전에 외부 연결 단자들(108)이 패키지 기판(110)의 하면 상에 제공될 수 있다. 접착막(140)은 도 8e에 도시된 바와 같이 방열막(150)의 상면(150a) 중 마주보는 가장자리들을 덮을 수 있거나, 도 8f에 도시된 바와 같이 방열막(150)의 상면(150a)의 모서리 부분들을 덮을 수 있다.
본 실시예에 따르면, 방열막(150)과 반도체 칩(130)은 직접 접촉할 수 있어 반도체 칩(130)으로부터 방열막(150)으로의 효과적인 방열이 구현될 수 있다. 접착막(140)은 방열막(150)의 상면(150a)의 일부와 측면의 일부 그리고 반도체 칩(130)의 측면의 에 제공되어 있고 몰드막(160)이 방열막(150) 및 반도체 칩(130)의 측면들을 둘러싸므로, 반도체 칩(130)과 방열막(150)의 안정적인 결합이 구현될 수 있다. 반도체 패키지(11)와 마찬가지로, 반도체 패키지(21)의 박형화가 가능하고 휨 현상이 억제될 수 있다. 그리고 접착막(140)이 열경화성 물질을 포함하므로 반도체 패키지(21)의 내열성을 확보할 수 있다.
<반도체 패키지의 변형예들>
도 9a는 도 8d의 변형예를 도시한 단면도이다. 도 9b는 도 8d의 다른 변형예를 도시한 단면도이다.
도 9a를 참조하면, 반도체 패키지(22)는 방열막(150) 상에 적층된 제2 방열막(250)을 더 포함할 수 있다. 제2 방열막(250)은 방열막(150)과 동일하거나 유사하게 구리, 알루미늄, 혹은 이의 합금을 포함할 수 있다. 제2 방열막(250)은 몰드막(160)의 상면(160a)으로 더 연장된 플레이트 형상을 가질 수 있다. 제2 방열막(250)이 더 제공되므로써 방열 면적을 더 넓힐 수 있다.
도 9b를 참조하면, 반도체 패키지(23)는 하부 패키지(23a) 상에 상부 패키지(23b)가 적층된 패키지-온-패키지(POP) 타입의 반도체 패키지일 수 있다. 하부 패키지(23a)는 도 8d의 반도체 패키지(21)일 수 있다. 상부 패키지(23b)는 도 7의 상부 패키지(17b)와 동일하거나 유사한 구조를 가질 수 있다.
하부 패키지(23a)와 상부 패키지(23b)는 하부 패키지(23a)의 몰드막(160)을 관통하여 제공된 내부 연결단자들(70)을 통해 서로 전기적으로 연결될 수 있다. 하부 패키지(23a)와 상부 패키지(23b) 사이에 제공되어 방열막(150)과 접촉하는 TIM과 같은 열전달막(60)이 더 포함될 수 있다.
<응용예>
도 10a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 시스템을 도시한 블록도이다. 도 10b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 10a를 참조하면, 메모리 시스템(1210)은 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 메모리 시스템(1210)은 메모리(1210), 그리고 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210) 및 메모리 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 하나를 포함할 수 있다.
도 10b를 참조하면, 정보 처리 시스템(1300)은 일례로 모바일 기기나 컴퓨터 등을 포함할 수 있다. 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 10a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD(Solid State Drive), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 패키지 기판 상에 제공된 반도체 칩;
    상기 반도체 칩 상에 제공된 방열막;
    상기 반도체 칩과 상기 방열막의 측면들을 둘러싸는 몰드막; 및
    상기 반도체 칩과 상기 방열막 사이에 제공된 접착막을 포함하고,
    상기 방열막은,
    제1 하면 및 제2 하면을 포함하는 하면;
    상기 하면의 반대면으로서 상기 몰드막에 의해 덮이지 않는 상면; 및
    상기 반도체 칩의 측벽과 수직적으로 정렬된 측면; 및
    상기 상면부터 상기 하면을 향하는 방향과 평행한 상기 방열막의 두께 방향을 따라 연장되어 상기 방열막을 관통하는 홀을 포함하고,
    상기 제1 하면은 돌출부들 및 리세스부들을 포함하고,
    상기 제1 하면의 상기 돌출부는 상기 반도체 칩과 직접 접촉하고,
    상기 제1 하면의 상기 리세스부들 내에 상기 접착막이 제공되어, 상기 방열막이 상기 접착막을 통해 상기 반도체 칩에 부착되고,
    상기 제2 하면은 평평면이고, 상기 반도체칩과 직접 접촉하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체칩의 일부에 중앙 처리 장치가 배치되고,
    상기 제2 하면은 상기 중앙 처리 장치와 수직적으로 오버랩되고,
    상기 제1 하면은 평면적 관점에서 상기 중앙 처리 장치와 이격된 반도체 패키지.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 패키지 기판 상에 제공된 반도체 칩;
    상기 반도체 칩 상에 제공된 방열막;
    상기 반도체 칩과 상기 방열막의 측면들을 둘러싸는 몰드막; 및
    상기 반도체 칩과 상기 방열막을 결합시키는 접착막을 포함하고,
    상기 방열막은,
    상기 몰드막에 의해 노출되는 상면;
    비평평면인 제1 하면; 및
    평평면이고, 상기 반도체칩과 직접 접촉하는 제2 하면을 포함하고,
    상기 제1 하면의 일부는 상기 반도체 칩과 직접 접촉하고,
    상기 제1 하면의 다른 일부는 상기 접착막과 접촉하여 상기 접착막을 통해 상기 반도체 칩에 부착된 반도체 패키지.
  12. 패키지 기판 상에 반도체 칩을 실장하고;
    상기 반도체 칩 상에 방열막을 제공하고; 그리고
    상기 패키지 기판 상에 상기 반도체 칩과 상기 방열막의 측면들을 둘러싸는 몰드막을 형성하는 것을 포함하고,
    상기 방열막의 하면은 제1 하면 및 제2 하면을 포함하고,
    상기 방열막을 제공하는 것은:
    상기 방열막의 상기 제1 하면을 돌출부들 그리고 상기 돌출부들 사이의 리세스부들 갖도록 비평평하게 가공하는 것을 포함하되, 상기 방열막의 상기 제2 하면은 평평면이고,
    상기 방열막을 관통하는 적어도 하나의 홀을 형성하고;
    상기 방열막의 제1 하면의 상기 리세스부들 내에 열경화성 접착막을 제공하되, 상기 제1 하면의 상기 돌출부들 상에 및 상기 제2 하면 상에 열경화성 접착막이 제공되지 않고; 그리고
    상기 제1 하면의 상기 리세스부들 내에 상기 접착막이 부착된 상기 방열막을 상기 반도체 칩 상에 적층하여 상기 방열막과 상기 반도체 칩을 결합하는 것을 포함하되,
    상기 방열막의 상기 제1 하면의 상기 돌출부들은 상기 반도체 칩과 직접 접촉하고,
    상기 방열막의 상기 제2 하면은 상기 반도체 칩과 직접 접촉하는 반도체 패키지의 제조방법.
  13. 제12항에 있어서,
    상기 방열막의 상면은 상기 몰드막의 상면과 공면을 이루고,
    상기 적어도 하나의 홀을 형성하는 것은:
    상기 방열막의 상면부터 상기 방열막의 하면을 향하는 상기 방열막의 두께 방향을 따라 연장되어 상기 방열막의 상면 및 하면에서 개구된 복수개의 관통홀을 형성하는 것을 포함하고,
    상기 접착막은 상기 방열막과 상기 반도체 칩 사이에 제공되고, 상기 복수개의 관통홀을 통해 노출되는 반도체 패키지의 제조방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020150077974A 2015-04-09 2015-06-02 방열막을 구비한 반도체 패키지 및 그 제조방법 KR102392202B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US14/976,218 US9653373B2 (en) 2015-04-09 2015-12-21 Semiconductor package including heat spreader and method for manufacturing the same
CN201610110151.1A CN106057747B (zh) 2015-04-09 2016-02-29 包括散热器的半导体封装件及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150050149 2015-04-09
KR20150050149 2015-04-09

Publications (2)

Publication Number Publication Date
KR20160121764A KR20160121764A (ko) 2016-10-20
KR102392202B1 true KR102392202B1 (ko) 2022-05-02

Family

ID=57251210

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150077974A KR102392202B1 (ko) 2015-04-09 2015-06-02 방열막을 구비한 반도체 패키지 및 그 제조방법

Country Status (2)

Country Link
KR (1) KR102392202B1 (ko)
CN (1) CN106057747B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586751B2 (en) * 2017-08-03 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
KR101984102B1 (ko) * 2017-11-03 2019-05-30 엘지전자 주식회사 형광체 모듈
US10643919B2 (en) * 2017-11-08 2020-05-05 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
EP3915134A1 (en) 2019-01-23 2021-12-01 Qorvo US, Inc. Rf semiconductor device and manufacturing method thereof
KR102584991B1 (ko) * 2019-06-14 2023-10-05 삼성전기주식회사 반도체 패키지
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046378B1 (ko) 2008-01-10 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
JP2013247293A (ja) * 2012-05-28 2013-12-09 Shinko Electric Ind Co Ltd 半導体パッケージ、放熱板及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825087A (en) * 1996-12-03 1998-10-20 International Business Machines Corporation Integral mesh flat plate cooling module
CN1494136A (zh) * 2002-11-01 2004-05-05 威宇科技测试封装（上海）有限公司 一种带有内置散热片的芯片封装结构
TWI246757B (en) * 2004-10-27 2006-01-01 Siliconware Precision Industries Co Ltd Semiconductor package with heat sink and fabrication method thereof
JP2010103244A (ja) * 2008-10-22 2010-05-06 Sony Corp 半導体装置及びその製造方法
KR20130094107A (ko) * 2012-02-15 2013-08-23 삼성전자주식회사 열 분산기를 갖는 반도체 패키지 및 그 형성 방법
KR20130094911A (ko) * 2012-02-17 2013-08-27 삼성전자주식회사 발광소자 패키지
KR101939641B1 (ko) * 2012-05-04 2019-01-18 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20140029826A (ko) * 2012-08-30 2014-03-11 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
KR20140106038A (ko) * 2013-02-25 2014-09-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046378B1 (ko) 2008-01-10 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
JP2013247293A (ja) * 2012-05-28 2013-12-09 Shinko Electric Ind Co Ltd 半導体パッケージ、放熱板及びその製造方法

Also Published As

Publication number Publication date
CN106057747B (zh) 2020-09-22
CN106057747A (zh) 2016-10-26
KR20160121764A (ko) 2016-10-20

Similar Documents

Publication Publication Date Title
KR102392202B1 (ko) 방열막을 구비한 반도체 패키지 및 그 제조방법
KR102134133B1 (ko) 반도체 패키지 및 이의 제조 방법
US7608923B2 (en) Electronic device with flexible heat spreader
US20130093073A1 (en) High thermal performance 3d package on package structure
KR102341755B1 (ko) 반도체 패키지 및 그 제조방법
US20150221625A1 (en) Semiconductor package having a dissipating plate
US9653373B2 (en) Semiconductor package including heat spreader and method for manufacturing the same
KR102228461B1 (ko) 반도체 패키지 장치
US7298028B2 (en) Printed circuit board for thermal dissipation and electronic device using the same
KR20120038811A (ko) 반도체 장치 및 그 제조 방법
US7723843B2 (en) Multi-package module and electronic device using the same
JP2012015225A (ja) 半導体装置
JP2007281201A (ja) 半導体装置
KR102041635B1 (ko) 반도체 패키지
KR101450761B1 (ko) 반도체 패키지, 적층형 반도체 패키지 및 반도체 패키지의 제조방법
US20210134702A1 (en) Electronic device having a chip package module
KR101046378B1 (ko) 반도체 패키지
KR20120126365A (ko) 유닛 패키지 및 이를 갖는 스택 패키지
KR100910232B1 (ko) 적층 웨이퍼 레벨 반도체 패키지 모듈
CN107123633B (zh) 封装结构
KR20160065676A (ko) 열전도 필름을 가진 반도체 패키지
KR102427092B1 (ko) 열 정보 표지를 갖는 반도체 장치
TW201535623A (zh) 系統級封裝模組及其製造方法
KR101234164B1 (ko) 방열성을 향상시킨 반도체 패키지
KR200225040Y1 (ko) 적층형 반도체 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant