KR20140106038A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20140106038A
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heat sink
semiconductor
substrate
mounting substrate
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홍지석
한상욱
최은경
김종윤
유혜정
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Abstract

반도체 패키지의 열방출을 돕는 히트 싱크가 반도체 패키지의 내부에 형성됨으로써, 반도체 패키지의 형성 인자(form factor)를 감소시키는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 실장 기판, 상기 실장 기판 상에 중첩되어 배치되는 제1 반도체 칩 및 제2 반도체 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 상에 배치되고, 상기 제1 반도체 칩과 동일한 폭을 갖는 히트 싱크(Heat sink), 및 상기 히트 싱크의 측벽을 덮고, 상기 히트 싱크의 상면을 노출시키는 패키지 몰딩부를 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 기판 관통 비아(Through via)을 사용한다.
여러 개의 반도체 칩이 반도체 패키지에 사용됨으로 인해, 반도체 칩으로부터 발생되는 발열 문제가 대두되고 있다. 따라서, 반도체 패키지에서 발생되는 열을 효과적으로 방출시키면서, 반도체 패키지의 두께를 감소시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 반도체 패키지의 열방출을 돕는 히트 싱크가 반도체 패키지의 내부에 형성됨으로써, 반도체 패키지의 형성 인자(form factor)를 감소시키는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 장치를 제조하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 실장 기판, 상기 실장 기판 상에 중첩되어 배치되는 제1 반도체 칩 및 제2 반도체 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 상에 배치되고, 상기 제1 반도체 칩과 동일한 폭을 갖는 히트 싱크(Heat sink), 및 상기 히트 싱크의 측벽을 덮고, 상기 히트 싱크의 상면을 노출시키는 패키지 몰딩부를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 실장 기판 상에 순차적으로 적층된다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩은 내부에 관통 전극을 포함하고, 상기 제2 반도체 칩은 상기 관통 전극을 매개로 상기 실장 기판과 전기적으로 연결된다.
본 발명의 몇몇 실시예에서, 상기 히트 싱크와 상기 제1 반도체 칩 사이에 배치되는 웨이퍼 레벨 몰딩부를 더 포함하고, 상기 웨이퍼 레벨 몰딩부는 상기 제2 반도체 칩을 둘러싼다.
본 발명의 몇몇 실시예에서, 상기 웨이퍼 레벨 몰딩부는 상기 패키지 몰딩부와 상기 제2 반도체 칩 사이에 배치되고, 상기 제2 반도체 칩의 폭과 상기 웨이퍼 레벨 몰딩부의 폭의 합은 상기 히트 싱크의 폭과 동일하다.
본 발명의 몇몇 실시예에서, 상기 히트 싱크의 상면에 대향되는 상기 히트 싱크의 하면에 직접 접하여 형성되는 열전달 물질층을 더 포함하고, 상기 열전달 물질층은 상기 히트 싱크와 상기 제2 반도체 칩을 연결시키고, 상기 제1 반도체 칩과 동일한 폭을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩은 전체적으로 상기 제1 반도체 칩과 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩 및 상기 제1 반도체 칩은 상기 실장 기판 상에 순차적으로 적층된다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩은 내부에 관통 전극을 포함하고, 상기 제1 반도체 칩은 상기 관통 전극을 매개로 상기 실장 기판과 전기적으로 연결된다.
본 발명의 몇몇 실시예에서, 상기 히트 싱크와 상기 제1 반도체 칩 사이에 개재되는 열전달 물질층을 더 포함하고, 상기 패키지 몰딩부는 상기 제1 반도체 칩의 측벽의 적어도 일부, 상기 히트 싱크의 측벽 및 상기 열전달 물질층과 직접 접한다.
본 발명의 몇몇 실시예에서, 상기 히트 싱크의 상면과 상기 패키지 몰딩부의 상부면은 동일 평면상에 위치한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 실장 기판, 상기 실장 기판 상에 배치되고, 상기 실장 기판과 전기적으로 연결되는 제1 반도체 칩으로, 제1 폭을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되고, 상기 제1 폭을 갖는 히트 싱크, 상기 히트 싱크를 둘러싸고, 상부면은 상기 히트 싱크의 상면과 코플래너(coplanar)인 패키지 몰딩부, 및 상기 히트 싱크의 상면에 대향되는 상기 히트 싱크의 하면에 직접 접하여 형성되는 열전달 물질층을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩과 상기 히트 싱크 사이에 개재되고, 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 상기 제1 반도체 칩에 포함된 관통 전극에 의해 상기 실장 기판과 전기적으로 연결되고, 상기 열전달 물질층을 매개로 상기 히트 싱크와 연결된다.
본 발명의 몇몇 실시예에서, 상기 열전달 물질층은 상기 제1 폭을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩과 상기 실장 기판 사이에 개재되고, 상기 실장 기판과 전기적으로 연결되는 제2 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 관통 전극을 포함하고, 상기 제1 반도체 칩은 상기 관통 전극을 매개로 상기 실장 기판과 전기적으로 연결된다.
본 발명의 몇몇 실시예에서, 상기 열전달 물질층은 보이드(void)를 비포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 복수의 제1 반도체 칩이 배열된 반도체 기판의 일면에 히트 싱크 기판을 부착하고, 상기 제1 반도체 기판 및 상기 히트 싱크 기판을 상기 제1 반도체 칩 크기로 분리하여, 반도체 다이(die)를 형성하고, 상기 반도체 다이에 포함되는 상기 제1 반도체 칩을 실장 기판에 전기적으로 연결하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 기판에 상기 히트 싱크 기판을 부착하는 것은 상기 제1 반도체 기판을 제공하고, 상기 제1 반도체 기판의 일면 상에 열전달 물질층을 형성하고, 상기 히트 싱크 기판을 상기 열전달 물질층 상에 배치한 후, 상기 열전달 물질층을 경화시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 열전달 물질층은 스핀 코팅 방식으로 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 실장 기판은 상기 실장 기판과 전기적으로 연결되는 제2 반도체 칩을 더 포함하고, 상기 반도체 다이는 상기 제2 반도체 칩을 매개로 상기 실장 기판과 전기적으로 연결된다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩은 관통 전극을 포함하고, 상기 관통 전극은 상기 제1 반도체 칩과 상기 실장 기판을 전기적으로 연결한다.
본 발명의 몇몇 실시예에서, 상기 히트 싱크 기판을 부착하기 전에, 상기 복수의 제1 반도체 칩은 복수의 제2 반도체 칩과 각각 전기적으로 연결되는 것을 더 포함하고, 상기 히트 싱크 기판은 상기 제2 반도체 칩 상에 부착된다.
본 발명의 몇몇 실시예에서, 상기 히트 싱크 기판을 부착하는 것과 반도체 다이를 형성하는 것 사이에, 상기 반도체 기판의 일면과 대향되는 타면 상에 접착막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 다이를 형성하는 것은 상기 접착막을 상기 제1 반도체 칩 크기로 분리하는 하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 각각의 상기 제1 반도체 칩은 관통 전극을 포함하고, 상기 관통 전극은 상기 제2 반도체 칩을 상기 실장 기판과 전기적으로 연결한다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩은 전기적으로 연결된 상기 제1 반도체 칩과 전체적으로 오버랩된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10 내지 도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 17은 본 발명의 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참고하면, 반도체 장치(1)는 실장 기판(100), 하부 반도체 칩(200), 상부 반도체 칩(300), 히트 싱크(heat sink)(400) 및 패키지 몰딩부(140)를 포함한다.
실장 기판(100)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 실장 기판(100)은 서로 대응하는 실장 기판의 상면(100a) 및 실장 기판의 하면(100b)을 포함한다. 실장 기판의 하면(100b)에는 반도체 장치(1)를 외부 장치에 전기적으로 연결하는 외부 단자(104)가 형성되어 있을 수 있다. 본딩 패드(102)는 외부 장치와 연결되는 외부 단자와 전기적으로 연결될 수 있고, 하부 반도체 칩(200) 및 상부 반도체 칩(300)에 전기적 신호를 공급할 수 있다. 또는, 본딩 패드(102) 중 적어도 하나는 예를 들어, 그라운드 패드일 수 있고, 실장 기판(100) 내의 접지라인과 전기적으로 연결될 수도 있다. 본딩 패드(102)는 실장 기판(100)의 예를 들어, 중앙부에 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다.
하부 반도체 칩(200) 및 상부 반도체 칩(300)은 실장 기판(100) 상에 배치된다. 예를 들어, 하부 반도체 칩(200) 및 상부 반도체 칩(300)은 실장 기판(100) 상에 중첩되어 배치될 수 있고, 실장 기판(100) 상에 순차적으로 적층될 수 있다.
하부 반도체 칩(200) 및 상부 반도체 칩(300)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 하부 반도체 칩(200) 및/또는 상부 반도체 칩(300)이 로직 칩일 경우, 하부 반도체 칩(200) 및/또는 상부 반도체 칩(300)은 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 하부 반도체 칩(200) 및/또는 상부 반도체 칩(300)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
하부 반도체 칩(200)은 하부 반도체 칩(200)을 관통하는 관통 전극(210)을 포함하다. 또한, 하부 반도체 칩(200)은 상면과 하면에 각각 형성된 제1 하부 패드(212) 및 제1 상부 패드(214)를 포함한다. 제1 하부 패드(212) 및 제1 상부 패드(214)는 하부 반도체 칩(200)을 관통하는 관통 전극(210)에 의해서 연결될 수 있다. 도 1에서, 하부 반도체 칩(200) 내에 관통 전극(210)은 3개 형성된 것으로 도시하였지만, 설명의 편이를 위한 것을 뿐, 이에 제한되는 것은 아니다.
하부 반도체 칩(200)은 제1 하부 패드(212) 상에 형성되는 하부 연결 단자(220)에 의해 실장 기판(100)과 전기적으로 연결될 수 있다. 즉, 하부 연결 단자(220)는 하부 반도체 칩(200)의 제1 하부 패드(212)와 실장 기판(100)의 본딩 패드(102)를 전기적으로 연결한다. 하부 연결 단자(220)는 볼 형태의 솔더 볼로 도시하였지만, 이에 제한되는 것은 아니다. 하부 연결 단자(220)는 필라(pillar)와 솔더 볼이 결합된 솔더 범프 타입일 수 있음은 물론이다.
하부 반도체 칩(200)은 예를 들어, 플립칩(flip chip)의 형태를 할 수 있고, 하부 연결 단자(220)는 반도체 소자 회로가 형성된 면에 형성될 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 반도체 장치에서, 관통 전극(210)을 포함하는 하부 반도체 칩(200)은 단일 칩인 것으로 도시하였지만, 이는 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다.
상부 반도체 칩(300)은 하부 반도체 칩(200)과 전기적으로 연결될 수 있다. 즉, 상부 반도체 칩(300) 상에 형성된 상부 연결 단자(310)는 하부 반도체 칩(200)의 제1 상부 패드(214)와 연결되어, 상부 반도체 칩(300)은 하부 반도체 칩(200)과 전기적으로 연결될 수 있다. 상부 반도체 칩(300)은 예를 들어, 플립칩의 형태를 할 수 있고, 상부 연결 단자(310)는 반도체 소자 회로가 형성된 상부 반도체 칩(300)의 면 상에 형성될 수 있다. 상부 연결 단자(310)는 볼 형태의 솔더 볼로 도시하였지만, 이에 제한되는 것은 아니고, 필라(pillar)와 솔더 볼이 결합된 솔더 범프 형태일 수 있다. 구체적으로, 상부 연결 단자(310)는 마이크로 범프(micro bump)일 수 있다.
또한, 상부 반도체 칩(300)은 하부 반도체 칩(200) 내에 형성된 관통 전극(210)을 매개로 실장 기판(100)과 전기적으로 연결될 수 있다. 구체적으로, 상부 반도체 칩(300)은 상부 연결 단자(310), 제1 상부 패드(214), 관통 전극(210), 제1 하부 패드(212) 및 하부 연결 단자(220)를 통해 실장 기판(100)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 하부 반도체 칩(200)과 전기적으로 연결되는 상부 반도체 칩(300)은 단일 칩인 것으로 도시하였지만, 이는 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다.
히트 싱크(400)는 하부 반도체 칩(200) 및 상부 반도체 칩(300) 상에 배치된다. 구체적으로, 히트 싱크(400)는 상부 반도체 칩(300) 상에 배치된다. 실장 기판(100) 상에, 하부 반도체 칩(200), 상부 반도체 칩(300) 및 히트 싱크(400)는 순차적으로 적층된다. 히트 싱크(400)는 예를 들어, 평평한 판재 또는 얇은 포일(foil) 형태일 수 있다. 히트 싱크(400)는 서로 대향되는 상면(400a)과 하면(400b) 및, 상면(400a)과 하면(400b)을 연결하는 측벽(400s)를 포함할 수 있다.
히트 싱크(400)는 열전도성(heat conductivity)이 큰 물질을 포함할 수 있다. 히트 싱크(400)는 예를 들어, 금속 판재 또는 금속 포일 일 수 있고, 구체적으로 예를 들어, 구리 판재, 알루미늄 판재, 구리 포일, 알루미늄 포일 또는 이들의 조합일 수 있으나, 이에 제한되는 것은 아니다.
열전달 물질층(450)은 히트 싱크(400)와 상부 반도체 칩(300) 사이에 개재될 수 있다. 즉, 열전달 물질층(450)은 히트 싱크의 하면(400b)과 상부 반도체 칩(300) 사이에 배치될 수 있다. 열전달 물질층(450)은 히트 싱크의 하면(400b) 상에 직접 접하여 형성될 수 있다. 열전달 물질층(450)은 히트 싱크(400)와 상부 반도체 칩(300)을 연결시킨다. 열전달 물질층(450)은 상부 반도체 칩(300) 및 하부 반도체 칩(200) 등에서 발생되는 열을 히트 싱크(400)로 전달시킨다.
열전달 물질층(450)은 열 전달 물질(TIM: Thermal Interface Material)을 포함하고, 접착 특성을 갖는다. 열전달 물질층(450)은 예를 들어, 에폭시 레진(epoxy resin)에 은(Ag)과 같은 금속 또는 알루미나(Al2O3)와 같은 금속 산화물 계열의 입자를 포함한 경화성 접착물질이거나, 다이아몬드, 질화 알루미늄(AlN), 알루미나(Al2O3), 산화 아연(ZnO), 은(Ag) 등의 입자를 포함한 써멀 그리스(thermal grease)일 수 있다.
본 발명의 실시예에 따른 반도체 장치에서, 열전달 물질층(450)은 히트 싱크의 하면(400b)에 균일하게 형성되어, 보이드(void)를 포함하지 않을 수 있지만, 이에 제한되는 것은 아니다.
도 1을 참고하면, 하부 반도체 칩(200)의 폭은 제1 폭(w1)이고, 상부 반도체 칩(300)의 폭은 제2 폭(w2)이고, 히트 싱크(400)의 폭은 제3 폭(w3)이다.
본 발명의 일 실시예에 따른 반도체 장치에서, 하부 반도체 칩(200)의 폭(w1)은 히트 싱크(400)의 폭(w3)과 실질적으로 동일하다. 제조 과정에서 자세히 설명하겠지만, 하부 반도체 칩(200) 및 히트 싱크(400)는 동일 레벨에서 형성되기 때문이다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
히트 싱크(400)와 하부 반도체 칩(200) 사이에 배치되는 상부 반도체 칩(300)의 폭(w2)는 하부 반도체 칩(200)의 폭(w1)보다 작다. 상부 반도체 칩(300)은 하부 반도체 칩(200)과 전체적으로 오버랩된다.
또한, 히트 싱크의 하면(400b)에 형성되는 열전달 물질층(450)의 폭은 히트 싱크(400)의 폭(w3)과 실질적으로 동일하다. 따라서, 열전달 물질층(450)의 폭은 하부 반도체 칩(200)의 폭(w1)과 실질적으로 동일하다. 하지만, 열전달 물질층(450)의 폭은 열전달 물질층(450)과 연결되는 상부 반도체 칩(300)의 폭(w2)보다는 크다. 열전달 물질층(450)의 폭이 하부 반도체 칩(200)의 폭(w1)과 동일한 이유는 열전달 물질층(450)과 하부 반도체 칩(200)은 동일 레벨에서 형성되기 때문이다.
도 1을 참고하면, 실장 기판(100)과 하부 반도체 칩(200) 사이에 하부 언더필부(110)가 형성될 수 있다. 하부 언더필부(110)는 실장 기판의 상면(100a)과 하부 반도체 칩(200) 사이의 공간을 채우고, 하부 연결 단자(220)를 감싸고 있다. 하부 언더필부(110)는 예를 들어, 에폭시 수지 또는 이종 이상의 실리콘 하이브리드(silicone hybrid) 물질을 포함하거나, 비전도성 필름(NCF, Non Conductive Film)을 포함할 수 있다.
하부 언더필부(110)는 하부 반도체 칩 측벽(200s)의 일부를 덮는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 하부 언더필부(110)는 제1 하부 패드(212)가 형성된 하부 반도체 칩(200)의 하면과 실장 기판의 상면(100a) 사이에만 형성될 수 있다. 또한, 하부 언더필부(110)는 하부 반도체 칩 측벽(200s) 전체를 덮을 수 있음은 물론이다.
상부 반도체 칩(300)과 하부 반도체 칩(200) 사이에 상부 언더필부(130)가 형성될 수 있다. 상부 언더필부(130)는 하부 반도체 칩(200)과 상부 반도체 칩(300) 사이의 공간을 채우고, 상부 연결 단자(310)를 감싸고 있다. 상부 언더필부(130)는 예를 들어, 에폭시 수지 또는 이종 이상의 실리콘 하이브리드 물질을 포함하거나, 비전도성 필름을 포함할 수 있다. 하부 언더필부(110)와 같이, 상부 언더필부(130)는 상부 반도체 칩의 측벽(300s)의 일부를 덮는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
히트 싱크(400)와 상부 반도체 칩(300) 사이에 웨이퍼 레벨 몰딩부(120)이 형성될 수 있다. 열전달 물질층(450)은 히트 싱크(400)와 동일한 폭을 가지고, 히트 싱크의 하면(400b)에 직접 접하여 형성될 수 있기 때문에, 웨이퍼 레벨 몰딩부(120)는 상부 반도체 칩(300)과 열전달 물질층(450) 사이에 형성될 수 있다.
구체적으로, 웨이퍼 레벨 몰딩부(120)는 상부 반도체 칩(300)과 상부 언더필부(130)를 둘러싸고 있다. 즉, 웨이퍼 레벨 몰딩부(120)는 상부 반도체 칩 측벽(300s)의 일부와 상부 언더필부(130)를 덮고 있다. 웨이퍼 레벨 몰딩부(120)는 상부 반도체 칩(300), 상부 언더필부(130) 및 열전달 물질층(450)과 직접 접촉하여 형성될 수 있다.
웨이퍼 레벨 몰딩부(120)는 히트 싱크(400)와 하부 반도체 칩(200) 사이에 형성되므로, 웨이퍼 레벨 몰딩부(120)는 전체적으로 하부 반도체 칩(200)과 오버랩되어 있다. 웨이퍼 레벨 몰딩부(120)의 상부면과, 열전달 물질층(450)과 접하는 상부 반도체 칩(300)의 일면은 동일 평면 상에 놓여있을 수 있다. 즉, 웨이퍼 레벨 몰딩부(120)의 상부면과, 열전달 물질층(450)과 접하는 상부 반도체 칩(300)의 일면은 코플래너(coplanar)일 수 있다.
열전달 물질층(450)은 상부 반도체 칩(300) 및 웨이퍼 레벨 몰딩부(120)를 전체적으로 덮고 있다. 구체적으로, 열전달 물질층(450)의 폭은 상부 반도체 칩(300)의 폭(w2)와 웨이퍼 레벨 몰딩부(120)의 폭의 합과 실질적으로 동일하다. 또한, 히트 싱크(400)의 폭(w3)은 상부 반도체 칩(300)의 폭(w2)와 웨이퍼 레벨 몰딩부(120)의 폭의 합과 실질적으로 동일하다.
도 1에서, 웨이퍼 레벨 몰딩부(120)는 하부 반도체 칩(200)의 일면과 접촉하여 형성되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 상부 언더필부(130)가 제1 상부 패드(214)가 형성된 하부 반도체 칩(200)의 일면을 전체적으로 덮을 경우, 웨이퍼 레벨 몰딩부(120)는 제1 상부 패드(214)가 형성된 하부 반도체 칩(200)의 일면과 접촉하지 않고, 상부 언더필부(130)와 접촉하여 형성될 수 있다.
웨이퍼 레벨 몰딩부(120)는 예를 들어, 에폭시 수지 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
도 1을 참고하면, 패키지 몰딩부(140)는 히트 싱크의 측벽(400s)을 덮을 수 있다. 패키지 몰딩부(140)는 히트 싱크의 상면(400a)를 노출시킨다. 패키지 몰딩부(140)는 실장 기판의 상면(100a)에 형성되고, 하부 언더필부(110), 하부 반도체 칩의 측벽(200s), 웨이퍼 레벨 몰딩부(120), 열전달 물질층(450) 및 히트 싱크의 측벽(400s)을 덮을 수 있다. 구체적으로, 패키지 몰딩부(140)는 하부 언더필부(110), 하부 반도체 칩의 측벽(200s), 웨이퍼 레벨 몰딩부(120), 열전달 물질층(450) 및 히트 싱크의 측벽(400s)과 접촉하여 형성될 수 있다. 웨이퍼 레벨 몰딩부(120)는 패키지 몰딩부(140)와 상부 반도체 칩(300) 사이에 배치된다.
패키지 몰딩부(140)는 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치에서, 패키지 몰딩부(140)는 히트 싱크의 측벽(400s)를 전체적으로 덮는 것으로 설명한다. 즉, 히트 싱크의 측벽(400s)는 패키지 몰딩부(140)에 의해서 전체적으로 덮여 있다. 또한, 히트 싱크의 상면(400a)은 패키지 몰딩부의 상부면(140u)와 동일 평면상에 위치한다. 즉, 히트 싱크의 상면(400a)과 패키지 몰딩부의 상부면(140u)은 코플래너이다.
하지만, 도 1에서, 히트 싱크의 상면(400a)은 패키지 몰딩부의 상부면(140u)과 동일 평면상에 위치하는 것으로 도시되나, 이에 제한되는 것은 아니다. 즉, 패키지 몰딩부(140)는 히트 싱크의 측벽(400s)의 일부를 덮어, 히트 싱크(400)의 일부는 패키지 몰딩부의 상부면(140u)으로부터 돌출될 수 있다.
또한, 패키지 몰딩부(140)는 히트 싱크의 측벽(400s)을 전체적으로 덮으면서, 히트 싱크의 상면(400a) 일부를 덮을 수 있다. 하지만, 이 경우에도, 히트 싱크의 상면(400a)은 노출된다.
웨이퍼 레벨 몰딩부(120)과 패키지 몰딩부(140) 사이에는 경계면이 존재한다. 웨이퍼 레벨 몰딩부(120)과 패키지 몰딩부(140) 사이의 경계면은 공정 경화 완료 시간의 차이로 인해서 발생한다. 구체적으로, 웨이퍼 레벨 몰딩부(120)과 패키지 몰딩부(140)에 사용되는 몰딩 물질의 종류가 서로 다르면, 웨이퍼 레벨 몰딩부(120)과 패키지 몰딩부(140) 사이의 경계면은 당연히 존재한다. 웨이퍼 레벨 몰딩부(120)과 패키지 몰딩부(140)에 사용되는 몰딩 물질의 종류가 동일하여도, 웨이퍼 레벨 몰딩부(120)과 패키지 몰딩부(140)는 각각의 경화 공정으로 별도 진행되므로, 웨이퍼 레벨 몰딩부(120)과 패키지 몰딩부(140) 사이의 경계면이 존재한다.
본 발명의 일 실시예에 따른 반도체 장치에서, 상부 반도체 칩(300)은 열전달 물질층(450)와 접촉하여 형성되는 것으로 설명하였지만, 이에 제한되는 것은 아니다. 즉, 상부 반도체 칩(300)과 열전달 물질층(450) 사이에는 웨이퍼 레벨 몰딩부(120)가 일부 개재될 수 있다. 이와 같은 경우, 웨이퍼 레벨 몰딩부(120)는 열전달 물질층(450)와 마주보는 상부 반도체 칩(300)의 일면을 덮게 된다.
도 2를 참고하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명한다. 본 실시예는 상부 반도체 칩, 하부 반도체 칩 및 히트 싱크의 폭 관계를 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2를 참고하면, 반도체 장치(2)는 실장 기판(100), 하부 반도체 칩(200), 상부 반도체 칩(300), 히트 싱크(400) 및 패키지 몰딩부(140)를 포함한다.
하부 반도체 칩(200)의 폭은 제1 폭(w1)이고, 상부 반도체 칩(300)의 폭은 제2 폭(w2)이고, 히트 싱크(400)의 폭은 제3 폭(w3)이다.
본 발명의 다른 실시예에 따른 반도체 장치에서, 상부 반도체 칩(300)의 폭(w2)은 히트 싱크(400)의 폭(w3)과 실질적으로 동일하다. 제조 과정에서 자세히 설명하겠지만, 상부 반도체 칩(300) 및 히트 싱크(400)는 동일 레벨에서 형성되기 때문이다.
상부 반도체 칩(300)과 실장 기판(100) 사이에 배치되는 하부 반도체 칩의 폭(w1)은 상부 반도체 칩(300)의 폭보다 크다. 상부 반도체 칩(300) 및 히트 싱크(400)는 하부 반도체 칩(200)과 전체적으로 오버랩된다.
또한, 히트 싱크의 하면(400b)에 형성되는 열전달 물질층(450)의 폭은 히트 싱크(400)의 폭(w3)과 실질적으로 동일하다. 따라서, 동일한 폭을 갖는 상부 반도체 칩(300), 열전달 물질층(450) 및 히트 싱크(400)는 하부 반도체 칩(200) 상에 순차적으로 적층되어 있다. 열전달 물질층(450)의 폭이 상부 반도체 칩(300)의 폭(w2)과 동일한 이유는 열전달 물질층(450)과 상부 반도체 칩(300)은 동일 레벨에서 형성되기 때문이다.
패키지 몰딩부(140)는 히트 싱크의 측벽(400s)을 덮을 수 있다. 패키지 몰딩부(140)는 히트 싱크의 상면(400a)를 노출시킨다. 패키지 몰딩부(140)는 실장 기판의 상면(100a)에 형성되고, 하부 언더필부(110), 하부 반도체 칩의 측벽(200s), 상부 언더필부(130), 상부 반도체 칩의 측벽(300s), 열전달 물질층(450) 및 히트 싱크의 측벽(400s)을 덮을 수 있다. 구체적으로, 패키지 몰딩부(140)는 하부 언더필부(110), 하부 반도체 칩의 측벽(200s), 상부 언더필부(130), 상부 반도체 칩의 측벽(300s), 열전달 물질층(450) 및 히트 싱크의 측벽(400s)과 접촉하여 형성될 수 있다.
패키지 몰딩부(140)는 제1 상부 패드(214)가 형성된 하부 반도체 칩(200)의 일면의 일부와 접촉하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 즉, 상부 언더필부(130)가 제1 상부 패드(214)가 형성된 하부 반도체 칩(200)의 일면을 전체적으로 덮을 경우, 패키지 몰딩부(140)는 제1 상부 패드(214)가 형성된 하부 반도체 칩(200)의 일면의 일부와 접촉하지 못할 수 있다.
도 1에서 설명한 것과 같이, 도 2에서도, 히트 싱크의 상면(400a)은 패키지 몰딩부의 상부면(140u)와 동일 평면상에 위치하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 1, 도 3 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 3을 참고하면, 복수의 제1 반도체 칩(510)이 배열된 제1 반도체 기판(500)이 제공된다. 제공된 제1 반도체 기판(500)을 캐리어(550)에 부착시킨다. 제1 반도체 기판(500) 상에 제2 반도체 칩(520)이 배치되되, 제2 반도체 칩(520)은 각각의 제1 반도체 칩(510)과 전기적으로 연결된다. 이 후, 제1 반도체 기판(500)과 각각의 제2 반도체 칩(520) 사이의 공간에 제1 몰딩재(522)를 형성한다. 제1 몰딩재(522)를 형성한 후, 제2 반도체 칩(520)를 덮는 웨이퍼 레벨 몰딩재(530)를 제1 반도체 기판(500) 상에 형성한다.
구체적으로, 제1 관통 전극(512)이 형성된 제1 반도체 기판(500)을 제공한다. 제1 반도체 기판(500)은 서로 대향되는 제1 면(500a)과 제2 면(500b)을 포함한다. 제1 반도체 기판(500)은 복수의 제1 반도체 칩(510)을 포함한다. 제1 반도체 칩(510)은 예를 들어, 메모리 소자 또는 로직 소자일 수 있다. 제1 반도체 기판의 제1 면(500a) 상에 예를 들어, 솔더볼 또는 솔더 범프가 형성된다. 다시 말하면, 솔더볼 또는 솔더 범프는 각각 제1 반도체 칩(510)의 일면 상에 형성되고, 각각의 제1 반도체 칩(510)에 전기적 신호를 입출력하는 외부 단자이다.
솔더볼 또는 솔더 범프가 형성된 제1 반도체 기판(500)을 캐리어 고정막(555)을 이용하여, 캐리어(550)에 부착시킨다. 캐리어 고정막(555)은 제1 반도체 기판의 제1 면(500a)과 캐리어(550) 사이에 배치된다. 캐리어(550)는 강체(rigid body)일 수 있고, 예를 들어, 실리콘 기판 또는 유리 기판일 수 있으나, 이에 제한되는 것은 아니다. 캐리어 고정막(555)은 접착성이 있는 물질을 포함하고, 예를 들어, 글루(glue)일 수 있으나, 이에 제한되는 것은 아니다. 캐리어 고정막(555)은 단일층으로 도시되었지만, 서로 다른 성질을 갖는 물질로 이루어진 복수층일 수 있다.
제1 관통 전극(512)을 포함하는 제1 반도체 기판(500)은 캐리어(550)에 부착되기 전 또는 후에 제조될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 제1 반도체 기판(500)은 단일 기판으로 도시되었지만, 복수개의 기판일 수 있음은 물론이다.
캐리어(550)에 제1 반도체 기판(500)을 부착한 후, 복수개의 제1 반도체 칩(510)에 각각 전기적으로 연결되는 제2 반도체 칩(520)이 제1 반도체 기판의 제2 면(500b) 상에 실장된다. 제1 반도체 칩(510)과 제2 반도체 칩(520)은 제2 반도체 칩(520)에 형성된 연결 단자에 의해 전기적으로 연결될 수 있다. 제2 반도체 칩(520)에 형성된 연결 단자는 예를 들어, 솔더볼 또는 솔더 범프일 수 있다. 제2 반도체 칩(520)은 연속적으로 배열된 제1 반도체 칩(510)과 전기적으로 연결되므로, 제2 반도체 칩(520)의 폭은 제1 반도체 칩(510)의 폭보다 작다. 즉, 제2 반도체 칩(520)은 제1 반도체 칩(510)과 전체적으로 오버랩된다.
제1 반도체 칩(510)과 제2 반도체 칩(520) 사이의 제1 몰딩재(522)는 다음의 방법으로 형성될 수 있다.
먼저, 제2 반도체 칩(520)을 각각의 제1 반도체 칩(510)에 전기적으로 연결한 후, 제1 반도체 기판(500)과 제2 반도체 칩(520) 사이의 공간에 제1 몰딩재(522)를 형성한다. 다시 말하면, 제1 몰딩재(522)는 제1 반도체 칩(510)과 제2 반도체 칩(520) 사이의 공간을 채워줌으로써 형성될 수 있다. 제1 몰딩재(522)는 예를 들어, 디스펜서를 이용하여 제1 반도체 칩(510)과 제2 반도체 칩(520) 사이의 공간에 주입될 수 있다. 제1 몰딩재(522)는 액상의 언더필재일 수 있고, 예를 들어, 에폭시 수지 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다. 제1 몰딩재(522)는 각각의 제2 반도체 칩(520)의 측벽의 일부를 감싸는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
두 번째로, 연결 단자가 형성된 제2 반도체 칩(520)의 일면에 접착 필름이 부착되어 있을 수 있다. 접착 필름은 예를 들어, 비전도성 필름일 수 있다. 접착 필름이 형성된 제2 반도체 칩(520)을 제1 반도체 기판의 제2 면(500b)에 실장하여, 제1 반도체 칩(510)과 제2 반도체 칩(520)이 전기적으로 연결되고, 제2 반도체 칩(520)에 부착된 접착 필름에 의해 제1 몰딩재(522)가 형성될 수 있다.
제1 몰딩재(522)를 형성한 후, 제1 반도체 기판의 제2 면(500b) 상에 웨이퍼 레벨 몰딩재(530)를 형성한다. 웨이퍼 레벨 몰딩재(530)는 제2 반도체 칩(520)을 덮고 있다. 웨이퍼 레벨 몰딩재(530)는 예를 들어, 에폭시 수지 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다. 웨이퍼 레벨 몰딩재(530)에 의해 제2 반도체 칩(520)은 덮여 있으므로, 제2 반도체 칩(520)은 노출되지 않는다.
도 4를 참고하면, 웨이퍼 레벨 몰딩재(530) 및 노출된 제2 반도체 칩의 상면(520u) 상에 프리 열전달 물질층(452) 및 히트 싱크 기판(402)이 형성된다. 즉, 복수의 제1 반도체 칩(510)이 배열된 제1 반도체 기판(500)에 히트 싱크 기판(402)을 부착한다.
구체적으로, 제1 반도체 기판의 제2 면(500b)에 형성된 웨이퍼 레벨 몰딩재(530)의 일부를 제거하여, 제2 반도체 칩의 상면(520u)을 노출시킨다. 웨이퍼 레벨 몰딩재(530)의 일부를 제거하는 방법은 예를 들어, 평탄화 공정일 수 있다. 웨이퍼 레벨 몰딩재(530)의 일부가 제거됨으로써, 제2 반도체 칩의 상면(520u)과 웨이퍼 레벨 몰딩재의 상면(530u)는 동일 평면 상에 위치할 수 있다. 즉, 제2 반도체 칩의 상면(520u)과 웨이퍼 레벨 몰딩재의 상면(530u)은 코플래너일 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩의 상면(520u)을 노출시킨 후, 프리 열전달 물질층(452)을 제1 반도체 기판의 제2 면(500b) 상에 형성한다. 프리 열전달 물질층(452)은 도 1을 통해 설명한 열전달 물질층(450)에서 예시한 물질을 포함하는 액상 물질 또는 필름일 수 있다. 프리 열전달 물질층(452)은 예를 들어, 스핀 코팅(spin coating) 방식 또는 필름 부착 방식으로 형성될 수 있다. 스핀 코팅 방식으로 프리 열전달 물질층(452)을 형성할 경우, 프리 열전달 물질층(452)은 회전에 의해 제1 반도체 기판(500)에 균일하게 도포될 수 있을 정도의 점도를 갖는 물질일 수 있다. 프리 열전달 물질층(452)은 제2 반도체 칩의 상면(520u) 및 웨이퍼 레벨 몰딩재의 상면(530u)에 균일하게 형성된다.
프리 열전달 물질층(452)을 형성한 후, 프리 열전달 물질층(452) 상에 히트 싱크 기판(402)을 배치한다. 구체적으로, 히트 싱크 기판(402)은 제2 반도체 칩(520) 상에 배치될 수 있다. 히트 싱크 기판(402)은 도 1을 통해 설명한 히트 싱크(400)에서 예시한 것을 포함할 수 있다.
히트 싱크 기판(402)을 배치한 후, 프리 열전달 물질층(452)을 열처리하여, 히트 싱크 기판(402)을 제1 반도체 기판의 제2 면(500b) 상에 부착시킨다. 프리 열전달 물질층(452)은 접착 특성을 가지고 있기 때문에, 열처리에 의해 경화된 프리 열전달 물질층(452)은 히트 싱크 기판(402)을 제1 반도체 기판(500)에 고정시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 웨이퍼 레벨 몰딩재(530)의 일부를 제거하여, 제2 반도체 칩의 상면(520u)을 노출시키는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 웨이퍼 레벨 몰딩재(530)의 일부를 제거하되, 제2 반도체 칩의 상면(520u)을 노출시키지 않을 수 있다. 따라서, 제2 반도체 칩의 상면(520u) 상에는 웨이퍼 레벨 몰딩재(530)가 남아있을 수 있다.
도 5를 참고하면, 테이프(560)를 이용하여, 히트 싱크 기판(402)이 부착된 제1 반도체 기판(500)을 웨이퍼링(562)에 접착시킨다. 또한, 제1 반도체 기판의 제1 면(500a)에 부착된 캐리어(550)를 제거한다.
구체적으로, 테이프(560)를 이용하여, 히트 싱크 기판(402)이 부착된 제1 반도체 기판(500)을 웨이퍼링(562)에 접착시킨다. 즉, 제1 반도체 기판의 제2 면(500b)에 부착된 히트 싱크 기판(402)을 테이프(560)에 부착시킨다. 테이프(560)는 예를 들어, DAF(Die Attach Film)일 수 있으나, 이에 제한되는 것은 아니다.
테이프(560)에 히트 싱크 기판(402)을 부착시킨 후, 제1 반도체 기판(500)의 제1 면(500a)에 부착된 캐리어(550)를 분리한다. 제1 반도체 기판의 제1 면(500a)과 캐리어(550) 사이에 형성된 캐리어 고정막(555)을 제거함으로써, 캐리어(550)는 제1 반도체 기판(500)으로부터 분리될 수 있다. 캐리어 고정막(555)을 제거하는 방법은 예를 들어, 열 슬라이딩(thermal sliding) 방법, 레이저 조사(laser irradiation) 방법 및 화학적 방법 중 하나이거나, 또는 캐리어 고정막(555)은 물리적으로 떼어져 분리될 수도 있다. 만약, 캐리어(550)를 제거한 후, 제1 반도체 기판의 제1 면(500a) 상에 캐리어 고정막(555)의 잔류물(residue)이 남아 있다면, 캐리어 고정막(555)의 잔류물은 화학적 방법을 이용하여 제거될 수 있다.
캐리어(550)가 분리됨으로써, 제1 반도체 기판의 제1 면(500a)은 노출된다.
도 6을 참고하면, 다이싱 공정을 통해, 테이프(560)에 접착된 제1 반도체 기판(500)을 자른다.
구체적으로, 제1 반도체 기판(500) 및 히트 싱크 기판(402)을 제1 반도체 칩(510) 크기로 잘라준다. 이를 통해, 제1 반도체 칩(510), 제2 반도체 칩(520), 열전달 물질층(450) 및 히트 싱크(400)가 순차적으로 적층된 제1 반도체 다이(505)가 형성된다. 제1 반도체 다이(505)를 형성하기 위한 다이싱 공정 후, 테이프(560)를 늘려줘 각각의 제1 반도체 다이(505) 사이의 공간을 확장시킬 수 있다.
도 7을 참고하면, 제1 반도체 다이(505)를 실장 기판(100)에 실장한다. 즉, 제1 반도체 다이(505) 포함된 제1 반도체 칩(510)은 실장 기판(100)과 전기적으로 연결된다. 또한, 제1 반도체 칩(510)에 포함된 제1 관통 전극(512)은 제2 반도체 칩(520)을 실장 기판(100)과 전기적으로 연결시켜준다.
제1 반도체 다이(505)를 실장 기판(100)에 실장한 후, 제1 반도체 칩(510)과 실장 기판(100) 사이의 공간에 제2 몰딩재(514)가 형성된다. 제2 몰딩재(514)는 예를 들어, 디스펜서를 이용하여 제1 반도체 칩(510)과 실장 기판(100) 사이의 공간에 주입될 수 있다. 제2 몰딩재(514)는 액상의 언더필재일 수 있고, 예를 들어, 에폭시 수지 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다. 제2 몰딩재(514)를 경화시킴으로써, 제2 몰딩재(514)는 실장 기판(100)과 전기적으로 연결된 제1 반도체 다이(505)를 실장 기판(100)에 고정하는 역할을 할 수 있다.
도 1을 참고하면, 제1 반도체 다이(505)의 측면에 패키지 몰딩부(140)를 형성한 후, 실장 기판의 하면(100b)에 외부 단자(104)를 형성한다.
도 1, 도 3 내지 도 5, 도 7 내지 도 9를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 실시예는 캐리어를 제거한 후 접착막을 추가로 형성하는 것을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8을 참고하면, 캐리어(550)를 분리하여 노출된 제1 반도체 기판의 제1 면(500a) 상에 프리 접착막(542)이 형성된다. 프리 접착막(542)은 예를 들어, 비전도성 필름일 수 있으나, 이에 제한되는 것은 아니다. 예를 들면, 프리 접착막(542)은 NCF(Non Conductive Film) 등과 같은 비전도성 필름등을 포함할 수 있다.
도 9를 참고하면, 다이싱 공정을 통해, 테이프(560)에 접착된 제1 반도체 기판(500)을 자른다.
구체적으로, 프리 접착막(542), 제1 반도체 기판(500) 및 히트 싱크 기판(402)을 제1 반도체 칩(510) 크기로 잘라준다. 이를 통해, 접착막(540), 제1 반도체 칩(510), 제2 반도체 칩(520), 열전달 물질층(450) 및 히트 싱크(400)가 순차적으로 적층된 제1 반도체 다이(505)가 형성된다. 제1 반도체 다이(505)를 형성하기 위한 다이싱 공정 후, 테이프(560)를 늘려줘 각각의 제1 반도체 다이(505) 사이의 공간을 확장시킬 수 있다.
도 7을 참고하면, 접착막(540)은 제1 반도체 다이(505)를 실장 기판(100)에 실장할 때, 제1 반도체 다이(505)와 실장 기판(100) 사이의 공간에 형성되는 제2 몰딩재(514)가 될 수 있다. 또한, 제2 몰딩재(514)의 기능과 같이, 접착막(540)은 제1 반도체 다이(505)를 실장 기판(100)에 고정하는 역할을 할 수 있다.
도 2, 도 10 내지 도 14를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 10 내지 도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10을 참고하면, 복수의 제3 반도체 칩(610)이 배열된 제2 반도체 기판(600)이 제공된다. 제공된 제2 반도체 기판(600)의 일면에 접착막(620)을 부착시킨 후, 접착막이 부착되지 않은 타면을 연마하여, 제2 반도체 기판(600)의 두께를 줄여준다.
구체적으로, 제2 반도체 기판(600)은 대향되는 제1 면(600a) 및 제2 면(600b)를 포함한다. 제2 반도체 기판(600)은 배열된 복수의 제3 반도체 칩(610)을 포함한다. 제3 반도체 칩(610)은 예를 들어, 메모리 소자 또는 로직 소자일 수 있다. 솔더볼 또는 솔더 범프가 각각의 제3 반도체 칩(610)의 일면 즉, 제2 반도체 기판의 제1 면(600a) 상에 형성된다.
솔더볼 또는 솔더 범프가 형성된 제2 반도체 기판의 제1 면(600a) 상에 접착막(620)을 부착시킨다. 제2 반도체 기판의 제1 면(600a) 상에 형성된 솔더볼 또는 솔더 범프는 접착막(620)으로 덮일 수 있다. 접착막(620)은 예를 들어, 비전도성 필름일 수 있지만, 이에 제한되는 것은 아니다.
접착막(620)을 부착시킨 후, 제2 반도체 기판의 제2 면(600b)을 랩핑(lapping)하여, 제2 반도체 기판(600)의 두께를 줄여준다. 접착막(620)은 두께가 줄어든 제2 반도체 기판(600)의 지지대 역할을 할 수 있다.
도 11을 참고하면, 제2 반도체 기판의 제2 면(600b) 상에 프리 열전달 물질층(452) 및 히트 싱크 기판(402)이 형성된다. 즉, 복수의 제3 반도체 칩(610)이 배열된 제2 반도체 기판(600)에 히트 싱크 기판(402)이 부착된다.
구체적으로, 제2 반도체 기판의 제2 면(600b) 상에 프리 열전달 물질층(452)이 형성된다. 프리 열전달 물질층(452)은 예를 들어, 스핀 코팅(spin coating) 방식 또는 필름 부착 방식으로 형성될 수 있다. 프리 열전달 물질층(452)은 제2 반도체 기판의 제2 면(600b) 상에 균일하게 형성된다. 프리 열전달 물질층(452)을 형성한 후, 프리 열전달 물질층(452) 상에 히트 싱크 기판(402)을 배치한다. 히트 싱크 기판(402)을 배치한 후, 프리 열전달 물질층(452)을 열처리하여, 히트 싱크 기판(402)을 제2 반도체 기판의 제2 면(600b) 상에 부착시킨다.
도 12를 참고하면, 테이프(560)를 이용하여, 히트 싱크 기판(402)이 부착된 제2 반도체 기판(600)을 웨이퍼링(562)에 접착시킨다.
제2 반도체 기판의 제2 면(600b)에 부착된 히트 싱크 기판(402)이 웨이퍼링(562)에 고정된 테이프(560)에 부착된다. 테이프(560)는 예를 들어, DAF(Die Attach Film)일 수 있으나, 이에 제한되는 것은 아니다.
도 13을 참고하면, 다이싱 공정을 통해, 테이프(560)에 접착된 제2 반도체 기판(600)을 자른다.
구체적으로, 제2 반도체 기판(600), 접착막(620) 및 히트 싱크 기판(402)을 제3 반도체 칩(610) 크기로 잘라준다. 이를 통해, 접착막(620), 제3 반도체 칩(610) 열전달 물질층(450) 및 히트 싱크(400)가 순차적으로 적층된 제2 반도체 다이(605)가 형성된다. 제2 반도체 다이(605)를 형성하기 위한 다이싱 공정 후, 테이프(560)를 늘려줘 각각의 제1 반도체 다이(605) 사이의 공간을 확장시킬 수 있다.
도 14를 참고하면, 제2 반도체 다이(605)를 실장 기판(100)에 실장한다. 실장 기판(100)은 실장 기판의 상면(100a)에 전기적으로 연결된 제4 반도체 칩(630)을 더 포함한다. 즉, 제2 반도체 다이(605)는 제4 반도체 칩(630)을 매개로 실장 기판(100)과 전기적으로 연결된다.
제4 반도체 칩(630)은 제2 관통 전극(632)을 포함한다. 제2 반도체 다이(605)와 실장 기판(100) 사이에 제4 반도체 칩(630)이 개재되어 있으므로, 제2 관통 전극(632)은 제3 반도체 칩(610)과 실장 기판(100)을 전기적으로 연결할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법에서, 제4 반도체 칩(630)은 단일 칩으로 도시되었지만, 복수개의 반도체 칩일 수 있음은 물론이다.
제4 반도체 칩(630)은 실장 기판의 상면(100a)과 제4 반도체 칩(630) 사이의 공간에 주입되어 형성된 제3 몰딩재(634)에 의해 실장 기판(100)에 고정될 수 있다. 제2 반도체 다이(605)는 제2 반도체 다이(605)에 포함된 접착막(620)에 의해서 제4 반도체 칩(630) 및 실장 기판(100)에 부착되어 고정될 수 있다.
도 2를 참고하면, 제2 반도체 다이(605)의 측면 및 제4 반도체 칩(630)을 덮는 패키지 몰딩부(140)를 형성한 후, 실장 기판의 하면(100b)에 외부 단자(104)를 형성한다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 15를 참조하면, 본 발명의 다양한 실시예들에 따른 반도체 장치를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 16을 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 9에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 17은 본 발명의 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
도 17을 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 실장 기판 110, 130: 언더필부
120: 웨이퍼 레벨 몰딩부 140: 패키지 몰딩부
200, 300, 510, 520, 610, 630: 반도체 칩
210, 512, 632: 관통 전극 400: 히트 싱크
450: 열전달 물질층

Claims (10)

  1. 실장 기판;
    상기 실장 기판 상에 중첩되어 배치되는 제1 반도체 칩 및 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 상에 배치되고, 상기 제1 반도체 칩과 동일한 폭을 갖는 히트 싱크(Heat sink); 및
    상기 히트 싱크의 측벽을 덮고, 상기 히트 싱크의 상면을 노출시키는 패키지 몰딩부를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 실장 기판 상에 순차적으로 적층되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 반도체 칩은 내부에 관통 전극을 포함하고,
    상기 제2 반도체 칩은 상기 관통 전극을 매개로 상기 실장 기판과 전기적으로 연결되는 반도체 장치.
  4. 제2 항에 있어서,
    상기 히트 싱크의 상면에 대향되는 상기 히트 싱크의 하면에 직접 접하여 형성되는 열전달 물질층을 더 포함하고,
    상기 열전달 물질층은 상기 히트 싱크와 상기 제2 반도체 칩을 연결시키고, 상기 제1 반도체 칩과 동일한 폭을 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 반도체 칩 및 상기 제1 반도체 칩은 상기 실장 기판 상에 순차적으로 적층되는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 반도체 칩은 내부에 관통 전극을 포함하고,
    상기 제1 반도체 칩은 상기 관통 전극을 매개로 상기 실장 기판과 전기적으로 연결되는 반도체 장치.
  7. 실장 기판;
    상기 실장 기판 상에 배치되고, 상기 실장 기판과 전기적으로 연결되는 제1 반도체 칩으로, 제1 폭을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되고, 상기 제1 폭을 갖는 히트 싱크;
    상기 히트 싱크를 둘러싸고, 상부면은 상기 히트 싱크의 상면과 코플래너(coplanar)인 패키지 몰딩부; 및
    상기 히트 싱크의 상면에 대향되는 상기 히트 싱크의 하면에 직접 접하여 형성되는 열전달 물질층을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 반도체 칩과 상기 히트 싱크 사이에 개재되고, 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 반도체 칩을 더 포함하고,
    상기 제2 반도체 칩은 상기 제1 반도체 칩에 포함된 관통 전극에 의해 상기 실장 기판과 전기적으로 연결되고, 상기 열전달 물질층을 매개로 상기 히트 싱크와 연결되고,
    상기 열전달 물질층은 상기 제1 폭을 갖는 반도체 장치.
  9. 제7 항에 있어서,
    상기 제1 반도체 칩과 상기 실장 기판 사이에 개재되고, 상기 실장 기판과 전기적으로 연결되는 제2 반도체 칩을 더 포함하고,
    상기 제2 반도체 칩은 관통 전극을 포함하고,
    상기 제1 반도체 칩은 상기 관통 전극을 매개로 상기 실장 기판과 전기적으로 연결되는 반도체 장치.
  10. 복수의 제1 반도체 칩이 배열된 반도체 기판의 일면에 히트 싱크 기판을 부착하고,
    상기 제1 반도체 기판 및 상기 히트 싱크 기판을 상기 제1 반도체 칩 크기로 분리하여, 반도체 다이(die)를 형성하고,
    상기 반도체 다이에 포함되는 상기 제1 반도체 칩을 실장 기판에 전기적으로 연결하는 것을 포함하는 반도체 장치 제조 방법.
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