KR20160135688A - 박형 샌드위치 임베디드 패키지 - Google Patents

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KR20160135688A
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KR
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interposer
semiconductor die
adhesive layer
volume
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KR1020160152769A
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제이. 베리 크리스토퍼
란존 로버트
디. 에스티. 아만드 로저
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앰코 테크놀로지 인코포레이티드
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Abstract

박형 샌드위치 임베디드 패키지를 위한 방법들 및 시스템들이 개시되고, 서브스트레이트의 제1면에 반도체 다이를 본딩하고, 서브스트레이트의 제1면 및 반도체 다이 상에 접착층을 디스펜싱하고, 그리고 디스펜싱된 접착층을 이용하여 서브스트레이트 및 반도체 다이에 인터포저를 본딩함을 포함할 수 있다. 접착층은 인터포저 및 서브스트레이트 사이의 체적을 채우거나, 또는 인터포저와 서브스트레이트 사이를 제외한 인터포저와 반도체 다이 사이의 체적을 채울 수 있다. 캐비티 구조가 인터포저 및/또는 서브스트레이트 상에 형성될 수 있고, 인터포저가 서브스트레이트 및 다이에 본딩될 때, 다이가 캐비티 구조에 의해 형성된 캐비티 내에 위치될 수 있다. 캐비티 구조는 솔더 레지스트를 포함할 수 있다. 컨택들이 인터포저를 서브스트레이트에 전기적으로 연결하기 위해 저체적 패드 마감 금속들을 이용한 캐비티 구조 상에 형성될 수 있다.

Description

박형 샌드위치 임베디드 패키지{A THIN SANDWITCH EMBEDDED PACKAGE}
본 발명의 실시예들은 반도체 칩 패키징에 관한 것이다. 보다 구체적으로, 본 발명의 실시예들은 박형 샌드위치 임베디드 패키지를 위한 방법 및 시스템에 관한 것이다.
반도체 패키징은 집적 회로들, 또는 칩들을 물리적 손상 및 외부 스트레스로부터 보호한다. 게다가, 그것은 칩에서 발생되는 열을 효율적으로 제거하도록 열적 도전 경로를 제공할 수 있고, 또한, 예를 들면, 인쇄회로기판과 같은 다른 부품들에 전기적 연결을 제공할 수 있다. 반도체 패키징을 위해 사용되는 재료들은 일반적으로 세라믹 또는 플라스틱을 포함하고, 폼팩터들(form-factors)이 세라믹 플랫 팩 및 듀얼 인-라인 패키지로부터, 그중에서도 특히, 핀 그리드 어레이 및 리드리스 칩 캐리어 패키지로 발전해 왔다.
도면을 참조한 본 출원의 나머지 부분에 개시된 바와 같이 본 발명에 있는 시스템과의 비교를 통하여, 통상의 그리고 전통적인 접근법의 추가적인 한정들 및 단점들이 당업자에게 더욱 명확해질 것이다.
본 발명의 실시예들은 반도체 칩 패키징을 제공한다. 보다 구체적으로, 본 발명의 실시예들은 박형 샌드위치 임베디드 패키지를 위한 방법 및 시스템을 제공한다.
본 발명에 따른 반도체 패키징을 위한 방법은 인터포저와 서브스트레이트 사이에 수직의 전기적 경로들을 제공하고; 상기 서브스트레이트의 제1면에 반도체 다이를 본딩하고; 상기 서브스트레이트의 상기 제1면 및 상기 반도체 다이의 적어도 하나 상에 접착층을 디스펜싱하고; 그리고 상기 디스펜싱된 접착층과 상기 수직의 전기적 경로들만을 이용하여 상기 서브스트레이트에 직접 및 상기 반도체 다이에 직접 인터포저를 본딩하거나, 또는 상기 디스펜싱된 접착층만을 이용하여 상기 반도체 다이에 직접 인터포저를 본딩하고, 상기 접착층은 비-도전성 페이스트들(NCP), 비-도전성 필름들(NCF) 또는 에폭시 플럭스들(EF)일 수 있다.
상기 접착층은 상기 인터포저와 상기 서브스트레이트 사이의 체적을 채울 수 있다.
상기 접착층은 상기 인터포저와 상기 서브스트레이트 사이를 제외한 상기 인터포저와 상기 반도체 다이 사이의 체적을 채울 수 있다.
상기 인터포저 및 서브스트레이트 중 하나 또는 양쪽에 캐비티 구조를 형성함을 포함할 수 있고, 상기 인터포저가 상기 서브스트레이트 및 반도체 다이에 본딩될 때, 상기 반도체 다이가 상기 캐비티 구조에 의해 형성된 캐비티 내에 위치될 수 있다.
상기 캐비티 구조는 솔더 레지스트를 포함할 수 있다.
상기 인터포저를 상기 서브스트레이트에 전기적으로 연결하기 위해 저체적 패드 마감 금속들을 이용하여 상기 캐비티 구조 상에 컨택들을 형성함을 포함할 수 있다.
상기 인터포저 상의 금속 컨택들을 상기 서브스트레이트 상의 금속 컨택들에 본딩할 수 있다.
상기 금속 컨택들은 솔더 볼들 및/또는 카파 필러들을 포함할 수 있다.
상기 서브스트레이트의 제2면 상에 금속 컨택들을 형성함을 포함할 수 있다.
상기 서브스트레이트의 상기 제1면 상에 있는 금속 컨택들의 서브셋트(subset,일부)를 비아들을 이용하여 상기 서브스트레이트의 상기 제2면 상에 있는 금속 컨택들의 서브셋트(subset,일부)에 전기적으로 연결함을 포함할 수 있다.
본 발명에 따른 반도체 디바이스는 인터포저; 서브스트레이트; 상기 인터포저와 상기 서브스트레이트 사이의 수직의 전기적 경로들; 상기 서브스트레이트의 제1면에 본딩된 반도체 다이; 상기 서브스트레이트의 상기 제1면 및 상기 반도체 다이 상의 접착층; 및 상기 접착층과 상기 수직의 전기적 경로들만을 이용하여 상기 서브스트레이트에 직접 및 상기 반도체 다이에 직접 본딩되거나 또는 상기 접착층만을 이용하여 상기 반도체 다이에 직접 본딩된 인터포저를 포함하되, 상기 접착층은 비-도전성 페이스트들(NCP), 비-도전성 필름들(NCF) 또는 에폭시 플럭스들(EF)일 수 있다.
상기 접착층은 상기 인터포저와 상기 서브스트레이트 사이의 체적을 채울 수 있다.
상기 접착층은 상기 인터포저와 상기 서브스트레이트 사이를 제외한 상기 인터포저와 상기 반도체 다이 사이의 체적을 채울 수 있다.
상기 접착층은 상기 서브스트레이트의 상기 제1면에 형성되지 않을 수 있다.
캐비티 구조가 상기 인터포저 및 서브스트레이트 중 하나 또는 양쪽에 형성되고, 상기 인터포저가 상기 서브스트레이트 및 반도체 다이에 본딩될 때, 상기 반도체 다이가 상기 캐비티 구조에 의해 형성된 캐비티 내에 위치될 수 있다.
상기 캐비티 구조는 솔더 레지스트를 포함할 수 있다.
상기 캐비티 구조 상에 형성된 컨택들은 상기 인터포저를 상기 서브스트레이트에 전기적으로 연결하는 저체적 패드 마감 금속들을 포함할 수 있다.
상기 인터포저 상의 금속 컨택들은 상기 서브스트레이트 상의 금속 컨택들에 본딩될 수 있다.
상기 금속 컨택들은 솔더 볼들 및/또는 카파 필러들을 포함할 수 있다.
상기 서브스트레이트의 제2면 상에 형성된 금속 컨택들은 비아들을 이용하여 상기 서브스트레이트의 상기 제1면 상에 형성된 금속 컨택들에 전기적으로 연결될 수 있다.
본 발명에 따른 반도체 디바이스를 위한 제조 방법은 서브스트레이트의 제1서브스트레이트 표면에 반도체 다이의 다이 컨택들을 본딩하되, 상기 반도체 다이는 제1서브스트레이트 표면을 향하고 그리고 상기 다이 컨택들을 포함하는 제1다이 표면을 포함하고; 그리고 디스펜싱된 접착층만을 이용하여 상기 반도체 다이의 제2다이 표면에 인터포저의 제1인터포저 표면을 본딩함을 포함하되, 수직의 전기적 경로가 제1서브스트레이트 표면으로부터 제1인터포저 표면까지 연장하고, 상기 디스펜딩된 접착층은 상기 수직의 전기적 경로들에 의해 점유되지 않는 체적을 채우되, 상기 체적에 몰드 재료가 형성되지 않고; 그리고 상기 체적은 상기 제1인터포저 표면에 의해 상부가 제한되고, 상기 체적은 제2다이 표면에 의해 정의된 평면에 의해 하부가 제한되며, 그리고 상기 체적의 측부 표면들은 상기 인터포저의 대응하는 측부 표면들과 동일한 평면을 이루며, 상기 접착층은 비-도전성 페이스트들(NCP), 비-도전성 필름들(NCF) 또는 에폭시 플럭스들(EF)일 수 있다.
본 발명의 실시예들은 반도체 칩 패키징을 제공한다. 보다 구체적으로, 본 발명의 실시예들은 박형 샌드위치 임베디드 패키지를 위한 방법 및 시스템을 제공한다.
도 1은 본 발명의 한 예시적인 실시예에 따른, 박형 샌드위치 임베디드 패키지를 도시한 개략도이다.
도 2는 본 발명의 한 예시적인 실시예에 따른, 갭에 본드 재료가 충진된 박형 샌드위치 임베디드 패키지를 도시한 개략도이다.
도 3은 본 발명의 한 예시적인 실시예에 따른, 인터포저 캐비티 구조를 갖는 박형 샌드위치 임베디드 패키지를 도시한 개략도이다.
도 4는 본 발명의 한 예시적인 실시예에 따른, 서브스트레이트 캐비티 구조를 갖는 박형 샌드위치 임베디드 패키지를 도시한 개략도이다.
도 5는 본 발명의 한 예시적인 실시예에 따른, 서브스트레이트 및 인터포저 캐비티 구조를 갖는 박형 샌드위치 임베디드 패키지를 도시한 개략도이다.
도 6은 본 발명의 한 예시적인 실시예에 따른, 박형 샌드위치 임베디드 패키지를 제조하는 예시적인 단계들을 도시한 것이다.
본 발명의 실시예들은 박형 샌드위치 임베디드 패키지에서 찾을 수 있다. 본 발명의 예시적 측면들은, 예를 들면, 서브스트레이트의 제1면에 반도체 다이를 본딩하고, 상기 서브스트레이트의 상기 제1면 및 상기 반도체 다이 상에 접착층을 디스펜싱하고, 그리고 상기 디스펜싱된 접착층을 이용하여 상기 서브스트레이트 및 반도체 다이에 인터포저를 본딩함을 포함한다. 상기 접착층은 상기 인터포저와 상기 서브스트레이트 사이의 체적을 채우거나, 또는 상기 인터포저와 상기 서브스트레이트 사이를 제외한 상기 인터포저와 상기 반도체 다이 사이의 체적을 채울 수 있다. 캐비티 구조가 상기 인터포저 및 서브스트레이트 중 하나 또는 양쪽에 형성될 수 있고, 상기 인터포저가 상기 서브스트레이트 및 반도체 다이에 본딩될 때, 상기 반도체 다이가 상기 캐비티 구조에 의해 형성된 캐비티 내에 위치될 수 있다. 상기 캐비티 구조는 솔더 레지스트를 포함할 수 있다. 상기 인터포저를 상기 서브스트레이트에 전기적으로 연결하기 위해 저체적 패드 마감 금속들(low volume pad finish metals)을 이용하여 컨택들이 상기 캐비티 구조 상에 형성될 수 있다. 상기 인터포저 상의 금속 컨택들은 상기 서브스트레이트 상의 금속 컨택들에 본딩될 수 있다. 상기 금속 컨택들은 솔더 볼들 및/또는 카파 필러들/포스트들을 포함할 수 있다. 금속 컨택들이 상기 서브스트레이트의 제2면 상에 형성될 수 있다. 상기 서브스트레이트의 상기 제1면 상에 있는 금속 컨택들의 서브셋트(subset,일부)가 상기 구조 내의 비아들을 이용하여 상기 서브스트레이트의 상기 제2면 상에 있는 금속 컨택들의 서브셋트(subset,일부)에 전기적으로 연결될 수 있다.
도 1은 본 발명의 한 예시적인 실시예에 따른, 박형 샌드위치 임베디드 패키지를 도시한 개략도이다. 도 1을 참조하면, 인터포저(101), 반도체 다이(115), 및 서브스트레이트(109)를 포함하는 패키지(100)가 도시되어 있다. 반도체 다이(115) 및 서브스트레이트(109)는 베이스 패키지를 구성한다.
반도체 다이(115)는 반도체 웨이퍼로부터 분리되고, 서브스트레이트(109)에 전기적 연결을 제공하는 일 표면에 형성된 컨택들(121)(예를 들면, 도전성 범프들 또는 다른 도전성 구조들)을 가질 수 있다. 반도체 다이(115)는, 예를 들면, 디지털 시그널 프로세서들(DSPs), 마이크로프로세서들, 네트워크 프로세서들, 파워 매니지먼트 유닛들, 오디오 프로세서들, RF 회로, 와이어리스 베이스 밴드 시스템-온-칩(SoC) 프로세서들, 센서들, 및 주문형 집적회로와 같은 전기적 회로를 포함할 수 있다. 추가적인 기계적 강도를 위해 그리고 다이(115)를 서브스트레이트(109)에 전기적으로 연결하는 컨택들(121)을 보호하기 위해 언더필 재료(123)가 반도체 다이(115) 및 서브스트레이트(109)의 사이에 있는 갭을 채울 수 있다. 따라서, 서브스트레이트 상에 있는 금속 패드들은 컨택들(121)을 수용할 수 있고, 이것은, 예를 들면, 솔더 볼들을 포함할 수 있다.
인터포저(101)는 인터포저(101)에 본딩되는 장치들 및 구조들을 위해, 전기적 상호 연결 및 분리를 각각 제공하는 금속, 반도체, 및 유전층을 갖는 다층 구조를 포함할 수 있다. 인터포저(101) 상의 금속 패드들(103)은 추후 본딩되는 반도체 다이 또는 다른 장치들로부터 도전성 범프들 또는 다른 컨택 타입들을 수용하기 위한 컨택 패드들을 포함한다. 게다가, 인터포저(101)는 컨택이 만들어지는 곳마다 오프닝을 갖는 인터포저(101)의 상면 및 하면을 덮는 솔더 레지스트층(101A 및 101B)를 포함할 수 있다.
서브스트레이트, 또는 베이스 라미네이트, 109는 서브스트레이트(100)에서 측면으로 전기적 연결을 위한, 금속층들(117)과 같은, 금속층들, 금속층들(117) 사이의 전기적 분리를 위한 유전층들, 그리고, 예를 들면, 코어, 블라인드, 또는 쑤루 비아들을 포함하고, 서브스트레이트(109)를 관통하여 전기적 연결을 제공하는 비아들(113)을 포함할 수 있다. 예시적인 시나리오로서, 비아들(113)은 서브스트레이트 상면으로부터 솔더볼들(111)까지 전기적 연결을 제공하고, 이것은, 예를 들면, 인쇄회로기판에 대한 패키지(100)의 전기적 및 기계적 연결을 제공할 수 있다. 비아들(113)은 라미네이트 서브스트레이트를 통한 드릴링과, 상면과 하면 사이의 전기적 연결을 제공하기 위한 금속 플레이팅에 의해 형성될 수 있다. 비아들은 또한 레이저 드릴링 및 후속하는 충진 공정에 의해 형성될 수 있고; 이러한 기술들은 현재 인쇄 배선 기판 제조 분야에서 업으로 실행되고 있다. 도시된 바와 같이 인터포저(101) 및 서브스트레이트(109)가 유기 라미네이트 구조를 포함하는 반면, 이들이 그렇케 한정되지 않으며, 예를 들면, 어떤 다층 구조 또는 글래스를 포함할 수 있다.
패키지(100)는 인터포저(101) 및 서브스트레이트(109) 사이에 전기적 연결을 제공하기 위해, 인터포저(101) 및 서브스트레이트(109) 상에 각각 형성된 금속 컨택들(107A 및 107B)을 또한 포함할 수 있다. 금속 컨택들(107B)은 서브스트레이트(109) 상에 있는 금속 패드들(도시되지 않았으나 금속 패드들(103)과 유사함) 상에 형성될 수 있고, 그리고 금속 컨택들(107A)은 인터포저(101) 상에 형성될 수 있다. 이러한 방식으로, 인터포저(101) 및 서브스트레이트(109)는 금속 컨택들(107A)이 금속 컨택들(107B)에 본딩됨에 의해 전기적으로 연결될 수 있다. 금속 컨택들(107A 및 107B)은, 예를 들면, 솔더 볼들 또는 카파 포스트들을 포함할 수 있으나, 이러한 컨택들로 한정되지 않고, 카파 패드 상에 있는 솔더 마감(solder finish) 또는 도전성 폴리머, 또는 다른 금속 시스템들을 포함하는 전기적 연결을 성취하는 다른 구성을 포함할 수 있다.
접착층(105)은 인터포저(101)를 반도체 다이 및 서브스트레이트(109)에 본딩하기 위해 반도체 다이(115) 및/또는 인터포저(101) 상에 형성된 접착층을 포함할 수 있다. 접착층(105)은, 예를 들면, a) 비-도전성 페이스트들(NCP), b) 비-도전성 필름들(NCF), 및 c) 에폭시 플럭스들(EF)로 알려진 재료 클래스들을 포함한다. NCP들은 에폭시에 혼합된 글래스 파우더가 재료의 팽창률을 관리하도록 돕는 글래스 충진 에폭시를 포함할 수 있다. 글래스가 저팽창률을 가질 수 있는 반면 에폭시들은 고팽창률을 가질 수 있고, 따라서 글래스의 첨가는 혼합된 재료의 팽창률을 감소시킬 수 있다. 에폭시들은, 인터포저를 접합할 때 솔더 젓음성을 허용하도록 하고, 열-기계적 신뢰성에 대하여 구조 내에서 잘 수행하도록 충분히 높은 Tg를 갖도록, 선택될 수 있다.
에폭시 플럭스들은 첨가 글래스를 포함하지 않을 수 있으나 동일하거나 유사한 기능을 수행할 수 있다. 이러한 재료들에 플럭싱 에이전트를 첨가하는 것은 인터포저를 베이스 패키지에 접합할 때 솔더 내에서 솔더 젓음성에 도움을 줄 수 있다. 따라서, 접착층(105)은 솔더 젓음성이 가능한 접착 재료를 포함할 수 있다. 접착층(105)은 풀 바디 접착층을 포함할 수 있으므로, 어드히시브 접착층(adhesive bond line)은 인터페이스 접합을 인캡슐레이션하고, 그리고 직접적으로 인터포저(101)를 서브스트레이트(109) 및 다이(115)를 포함하는 베이스 패키지 요소에 본딩한다. 아래에서 더욱 상세하게 논의되겠지만, 접착층(105)은 또한(또는 선택적으로) 인터포저(101)와 서브스트레이트(109)의 사이에서 확장할 수 있다.
예시적인 시나리오로서, 반도체 다이(115)는 프로세서를 포함할 수 있고, 하나 또는 그 이상의 메모리 다이는 인터포저(101) 상에 있는 금속 패드들(103)에 본딩될 수 있다. 이러한 시나리오에서, 인터포저(101), 금속 컨택들(107A 및 107B), 및 서브스트레이트(109)는 결국 TSEP가 실잘될 마더보드에 뿐만 아니라 본딩된 메모리 다이 및 반도체 다이(115) 사이의 전기적 연결을 제공할 수 있다.
패키지(100)는 서브스트레이트(109)와 인터포저(101) 사이의 체적에 몰드 재료없이 접착층(105)을 이용하여 인터포저(101)가 반도체 다이(115)에 본딩될 수 있는 박형 샌드위치 임베디드 패키지(TSEP)를 포함할 수 있다. 다른 접근법들과 비교하여, TSEP는 제조 수율 및 용이성 측면에서 주요 장점을 가질 수 있고, 다이를 샌드위칭시킨 후 도전체 묘사(delineation) 또는 형성(이는 수율 손실의 근원일 수 있음)이 요구되지 않을 수 있는 진실한 유닛 기반 샌드위칭 접급법일 수 있다. 게다가, TSEP는 인터포저들이 서브스트레이트들(예를 들어, MCeP)에 부착된 후 몰딩되는 다른 패키지 타입들이 그러하듯이 인터포저(101) 상호 연결에 대하여 서브스트레이트의 몰딩이나 어떤 엄격한 스탠드오프(standoff)도 요구하지 않는다.
다른 예시적인 시나리로서, 접착층(105)은 인터포저(101)에 미리 적용될 수 있고, 단지 다이의 둘레를 초과하여 확장될 수 있고, 패키지의 둘레에 대하여 확장할 수 없다. 선택적으로, 접착층(105)은 컨택들(107A 및 107B)까지 확장하지 않고 둘레로 흘러 다이(115)의 둘레를 초과하여 확장할 수 있다.
패키지(100)를 제조하기 위한 위에 기술된 프로세스 플로우는 "유닛-투-유닛" 샌드위치 프로세스를 도시한다. 그러나, 구조는 또한 샌드위치 동작 시에 스트립 포맷인, 다이와 서브스트레이트를 포함하는, 베이스 패키지로, 그리고 싱글 유닛 폼(또는 유닛 폼의 매트릭스)인 인터포저들로 생산될 수 있다. 유연성이 기술된 프로세스의 장점을 보여준다. 좀더 구체적으로 그리고 예를 들어, CIS는 풀 패널 또는 오직 스트립-기반 프로세스이고, MCeP는 배타적으로 어레이-투-스트립 프로세스이다. 이러한 예들 양측은, 따라서, 여기에 기술된 TSEP에서와 동일한 수율을 수학적으로 달성할 수 없다.
도 2는 본 발명의 한 예시적인 실시예에 따른, 갭에 본드 재료가 충진된 박형 샌드위치 임베디드 패키지를 도시한 개략도이다. 도 2를 참조하면, 인터포저(101), 서브스트레이트(109), 반도체 다이(115), 및 금속 컨택들(107A 및 107B)과 같은 패지지에 유사한 요소를 갖는 패키지(200)가 도시되어 있다.
또한 인터포저(101)를 서브스트레이트(109) 및 다이(115)에 본딩할 수 있는 접착층(105)이 도시되어 있다. 예시적인 시나리오로서, 접착층(105)은, 도 1에 도시된 반도체 다이(115)와 인터포저(101) 사이에만 있는 것과 반대로, 인터포저(101)와 서브스트레이트(109) 사이에 있는 갭을 채울 수 있다. 접착층(105)은 반도체 다이(115), 언더필(123)(만약 있다면), 및 컨택들(107A 및 107B)을 인캡슐레이션하며, 기계적 지지 및 환경적 팩터들로부터 보호 둘다를 제공한다.
패키지(100 및 200)는, 예를 들면, 솔더 투 솔더, 어느 한 방향의 솔더 투 카파, 양측으로부터 솔더가 쒸어진 카파, 또는 이들의 어떤 조합인 컨택들로 형성될 수 있다.
도 3은 본 발명의 한 예시적인 실시예에 따른, 인터포저 캐비티 구조를 갖는 박형 샌드위치 임베디드 패키지를 도시한 개략도이다. 도 3을 참조하면, 인터포저(101), 서브스트레이트(109), 및 반도체 다이(115)와 같은, 패키지(100 및 200)에 유사한 요소를 갖는 패키지(300)가 도시되어 있다.
또한 인터포저(101)를 서브스트레이트(109) 및 다이(115)에 본딩할 수 있고 몰드 재료의 필요없이 이러한 구조들 사이의 체적을 채울 수 있는 접착층(105)이 도시되어 있다. 추가적으로, 캐비티 구조(101A)가 인터포저(101) 상에 형성될 수 있다. 캐비티 구조(101A)는 인터포저(101)의 표면으로부터 반도체 다이(115)의 가장자리까지 하부로 확장할 수 있는 인터포저(101)의 라미네이트 구조의 라미네이트 확장부를 포함한다. 캐비티 구조(101A)는 비아들(119)을 포함할 수 있고, 이것은 인터포저(101)와 서브스트레이트(109) 사이의 전기적 연결 제공을 위해, 예를 들면, 블라인드 또는 쑤루 비아를 포함할 수 있으며, 이것은 또한 반도체 다이(115)에 대한 연결을 제공한다. 이러한 방식으로, 컨택 패드들(103)에 본딩된 하나 또는 그 이상의 다이에 대한 고-밀도 메모리 인터페이스(MIF)가 박형 샌드위치 임베디드 패키지에 제공될 수 있다. 패키지(300)는 라미네이트 구조들, 인터포저(101) 및 서브스트레이트(109) 사이에 예를 들면 어떠한 몰드 재료도 갖지 않을 수 있고, 이는 물자표(bill of material)로부터 몰드 컴파운드의 제거, 및 몰딩 프로세스 장비에 관련된 제거에 기인한 제조 프로세스를 간략화할 수 있다.
패키지(300)는, 예를 들면, 솔더 재료와 같은, 베이스 패키지에 대한 인터포저의 본딩 시 접합될 수 있는 전기적으로 도전성 재료를 포함할 수 있는 저체적 패드 마감 금속들로 만들어진 연결을 도시한다. 컨택들(107)은 패드 마감층이 인터포저 캐비티 구조(101A)의 하측 및 베이스 패키지(109)의 상측을 넘어서 약간 돌출될 필요를 간략화하는 저체적이다. 솔더 레지스트는 기본적으로 인터포저 및 베이스 패키지 서브스트레이트의 표면 재료이고, 라미네이트 구조들, 베이스 패키지 또는 서브스트레이트(109) 및 인터포저(101)의 외층[상부 및 하부]을 포함할 수 있다.
예시적인 시나리오로서, 컨택(107)은 솔더 투 솔더, 어느 한 방향의 솔더 투 카파, 양측으로부터 솔더가 쒸어진 카파, 또는 이들의 어떤 조합으로 형성될 수 있으나, 예를 들어 "솔더 온 패드" 마감이라고 불리우는, 캐비티 구조가 없는 구성보다 더 작은 체적이다. 이러한 더 작은 체적의 접합 특징은 캐비티가 인터포저(101)와 서브스트레이트(109) 사이의 많은 수직 연결 거리를 제공한다는 점에서 캐비티 구조(101A) 자체의 직접적인 결과이고, 따라서 연결 인터페이스에서 더 작은 접합 재료의 사용을 가능하게 한다.
도 4는 본 발명의 한 예시적인 실시예에 따른, 서브스트레이트 캐비티 구조를 갖는 박형 샌드위치 임베디드 패키지를 도시한 개략도이다. 도 4를 참조하면, 인터포저(101), 패키지(109), 및 반도체 다이(115)와 같은, 패키지들(100,200 및 300)에 유사한 요소를 갖는 패키지(400)가 도시되어 있다.
또한, 인터포저(101)를 서브스트레이트(109) 및 다이(115)에 본딩할 수 있고, 몰드 재료의 필요없이 이러한 구조들 사이에 체적을 채울 수 있는 접착층(105)이 도시되어 있다. 추가적으로, 캐비티 구조(109A)가 서브스트레이트(109) 상에 형성될 수 있다. 캐비티 구조(109A)는 서브스트레이트(109)의 표면으로부터 반도체 다이(115)의 가장자리까지 상부로 확장할 수 있는 서브스트레이트(109)의 라미네이트 구조의 라미네이트 확장부를 포함할 수 있다. 캐비티 구조(109A)는 서브스트레이트(109) 및 인터포저(101) 사이에 전기적 연결을 제공하기 위해, 서브스트레이트(109)는 또한 반도체 다이(115)에 대한 연결을 제공하는, 비아들(125)을 포함하고, 이것은 비아들(113)에 유사하거나 유사하지 않을 수 있다. 이러한 방식으로, 컨택 패드들(103)에 본딩된 하나 또는 그 이상의 다이에 대한 고-밀도 메모리 인터페이스(MIF)가 박형 샌드위치 임베디드 패키지에 제공될 수 있다. 패키지(400)는 라미네이트 구조들, 인터포저(101) 및 서브스트레이트(109) 사이에 예를 들면 어떠한 몰드 재료도 갖지 않을 수 있으며, 이것은 제조 프로세스를 간략화시킬 수 있다.
패키지(400)는, 예를 들면, 솔더 재료와 같은, 베이스 패키지에 대한 인터포저의 본딩 시 접합될 수 있는 전기적으로 도전성 재료를 포함할 수 있는 저체적 패드 마감 금속들로 만들어진 연결을 도시한다. 컨택들(107)은 패드 마감층이 서브스트레이트 캐비티 구조(109A)의 상부 및 인터포저(101)의 하부를 넘어서 약간 돌출될 필요를 간략화하는 저체적이다. 다른 예시적인 시나리오로서, 컨택들(107) 각각은, 예를 들면, 도 1의 컨택들(107A 및 107B)에 의해 도시된 바와 같이, 각 구조들 상에 형성된 한쌍의 컨택들을 포함할 수 있다. 솔더 레지스트는 인터포저(101) 및 베이스 패키지 서브스트레이트(109)의 표면을 포함할 수 있다. 솔더 레지스트는 라미네이트 구조들, 베이스 패키지 또는 서브스트레이트(109) 및 인터포저(101)의 외층[상부 및 하부]을 포함할 수 있다.
예시적인 시나리오서, 컨택들(107)은 솔더 투 솔더, 어느 한 방향의 솔더 투 카파, 양측으로부터 솔더가 쒸어진 카파, 또는 이들의 어떤 조합으로 형성될 수 있으나, 캐비티 구조(109A)에 기인하여, 그리고 도 3에 대하여 논의된 바와 같이, 도 1 및 2에 도시된 바와 같은, 캐비티 구조가 없는 구성의 예에 비하여 더 작은 체적이다.
도 5는 본 발명의 한 예시적인 실시예에 따른, 서브스트레이트 및 인터포저 캐비티 구조를 갖는 박형 샌드위치 임베디드 패키지를 도시한 개략도이다. 도 5에 도시된 바와 같이, 인터포저(101), 서브스트레이트(109), 및 반도체 다이(115)와 같은, 패키지들(100,200,300, 및 400)에 유사한 요소를 갖는 패키지(500)가 도시되어 있다.
또한, 인터포저(101)를 서브스트레이트(109) 및 다이(115)에 본딩할 수 있고, 몰드 재료의 필요없이 이러한 구조들 사이에 체적을 채울 수 있는 접착층(105)이 도시되어 있다. 추가적으로, 솔더 레지스트 캐비티 구조들(127A 및 127B)이 인터포저(101) 및 서브스트레이트(109) 상에 각각 형성될 수 있고, 따라서, 일반적으로 라미네이트 제조 프로세스에서 추가되는 유전층 및 금속층들을 포함하는 통상의 캐비티 구성을 위한 필요성을 제거한다. 선택적으로, 캐비티 구조들(127A 및 127B)은 도 3 및 4에 도시된 바와 같이 그리고 앞에서 논의된 바와 같이 형성될 수 있다.
솔더 레지스트 캐비티 구조들(127A 및 127B)은 이러한 구조들로부터 반도체 다이(115)의 가장자리까지 하부 및/또는 상부로 확장할 수 있는 인터포저(101) 및 서브스트레이트(109)의 구조 확장을 포함할 수 있다. 솔더 레지스트 캐비티 구조들(127A 및 127B)은 인터포저(101) 및 서브스트레이트(109) 사이에 전기적 연결을 제공하기 위해(예를 들면, 솔더 레지스트 캐비티 구조들(127A 및 127B)을 통하여 연장되는 도전성 경로를 통하여), 금속 컨택들(107A 및 107B)을 각각 포함할 수 있고, 이는 또한 반도체 다이(115)에 대한 연결을 제공한다. 이러한 방식으로, 컨택 패드들(103)에 본딩된 하나 또는 그 이상의 다이에 대한 고-밀도 메모리 인터페이스(MIF)가 박형 샌드위치 임베디드 패키지에 제공될 수 있다. 패키지(500)는 라미네이트 구조들, 인터포저(101) 및 서브스트레이트(109) 사이에 예를 들면 어떠한 몰드 재료도 갖지 않을 수 있으며, 이것은 제조 프로세스를 간략화시킬 수 있고, BOM(물자표)로부터 재료를 제거할 수 있다.
패키지(500)는, 저체적 패드 마감 금속들로 만들어진 연결을 도시하고, 이것은 예를 들면 솔더 재료와 같은 베이스 패키지에 대한 인터포저의 본딩시 접합될 수 있는 전기적으로 도전성 재료들을 포함할 수 있다. 컨택들(107A 및 107B)은 패드 마감층이 솔더 레지스트 캐비티 구조들(127A 및 127B) 각각의 하부 및 상부를 넘어서 약간 돌출될 필요를 간략화하는 저체적이다.
예시적인 시나리오서, 컨택들(107A 및 107B)은 솔더 투 솔더, 어느 한 방향의 솔더 투 카파, 양측으로부터 솔더가 쒸어진 카파, 또는 이들의 어떤 조합으로 형성될 수 있으나, 솔더 레지스트 캐비티 구조(127A 및 127B)에 기인하여, 그리고 도 3에 대하여 논의된 바와 같이, 도 1 및 2에 도시된 바와 같은, 캐비티 구조가 없는 구성의 예에 비하여 더 작은 체적이다.
도 6은 본 발명의 한 예시적인 실시예에 따른, 박형 샌드위치 임베디드 패키지를 제조하는 예시적인 단계들을 도시한 것이다. 도 6을 참조하면, 하나는 인터포저 그리고 다른 것은 베이스 서브스트레이트 패키지인, 병렬 프로세스 경로가 도시되어 있다. 프로세스들은 필연적인 것은 아니지만 병렬로 수행될 수 있고, 비-한정적인 예시적인 결과 구조들이 도 6의 프로세스 스텝들 옆에 도시되어 있다.
먼저 베이스 패키지 프로세스를 고려하면, 반도체 다이가 분리될 수 있는 웨이퍼가 원하는 두께로 다이를 얇게 하도록 스텝 601A에서 백그라인드를 받을 수 있다. 스텝 603A에서, 웨이퍼는, 예를 들면, 레이저 또는 소우를 이용하여 절달될 수 있고, 개별적인 반도체 다이를 제조한다.
스텝 605A에서, 하나 또는 그이상의 절단된 반도체 다이가, 비록 매스 리플로우와 같은 다른 본딩 기술들이 이용될 수 있지만, 예를 들면, 비-도전성 페이스트와 함께 열압축 프로세스를 이용하여 베이스 서브스트레이트에 본딩될 수 있다. 다이 위의 솔더 볼들 또는 도전성 범프들(또는 다른 컨택 구조들)이 서브스트레이트 상의 컨택 패드들에 본딩될 수 있다. 추가적으로, 캐필러리 언더필이 컨택 본딩 이후에 다이와 서브스트레이트의 사이에 제공될 수 있다.
스텝 607A에서, 베이스 서브스트레이트가 스트립 형태라면, 개별 서브스트레이트/다이 유닛들로 소잉될 수 있고, 이어서 본딩 재료가 서브스트레이트 및 본딩된 다이 상으로 디스펜싱될 수 있는 스텝 609A가 뒤따른다. 본딩 재료는, 도 2 내지 5에 도시된 바와 같이, 인터포저 및 서브스트레이트 사이의 영역을 채울 수 있도록 충분한 재료가 제공되거나, 또는 도 1에 도시된 바와 같이, 다이와 인터포저 사이의 영역만 채우거나, 또는 다이와 인터포저 사이의 영역 및 인터포저와 서브스트레이트 사이의 영역의 지역을 채울 수 있다. 다른 스텝 609A에서, 접착층이 위에서 언급한 바와 같이 영역(들)을 채울 수 있도록 예를 들면 충분한 본딩 재료와 함께 인터포저 상에 디스펜싱될 수 있다.
다음으로, 인터포저 제조 스텝을 고려하면, 스텝 601B에서 솔더 볼들, 솔더 범프들, 또는 카파 포스트들과 같은 금속 컨택들이 인터포저 스트립 또는 유닛의 하측에 형성될 수 있다는 점에서 인터포저 라미네이트 스트립 또는 싱글 인터포저 유닛이 처리될 수 있다. 비록 솔더 볼들이 도시되어 있으나, 예를 들면, 인쇄 페이스트를 갖는 주석 도금과 같은 다른 컨택 타입들이 이용될 수 있다. 금속 컨택들이 베이스 서브스트레이트 패키지 상에 형성된 금속 컨택들에 본딩되기 위해 구비될 수 있다. 게다가, 금속 패드들이 반도체 다이 또는 다른 디바이스들을 수용하기 위해 인터포저의 상부 표면 상에 형성될 수 있다. 다른 예시적 시나리오로서, 인터포저는 상부 표면 상에 이미 형성된 금속 패드들과 함께 받아들여질 수 있다.
스트립 포맷인 경우, 스텝 603B에서 인터포저 라미네이트가 이후 개별 인터포저 서브스트레이트로 소잉, 절단 또는 컷팅될 수 있다. 스텝 613에서, 인터포저는 베이스 서브스트레이트 패키지 또는 캐비티 구조 상에 형성된 컨택들과 일치하는 인터포저 상에 형성된 컨택들과 함께, 접착층을 이용하여 베이스 서브스트레이트 패키지에 본딩될 수 있고, 그 결과 스텝 613에서 최종 패키지가 된다.
도 6에 기술된 프로세스 스텝은 "유닛-투-유닛" 샌드위치 프로세스를 보여준다. 구조들은 샌드위치 오퍼레이션 중에 스트립 포맷의 베이스 패키지 및 싱글 유닛 폼 및/또는 유닛 매트릭스 폼의 인터포저와 함께 제조될 수 있다.
본 발명의 일 실시예로서, 박형 샌드위치 임베디드 패키지를 위한 디바이스가 개시되어 있다. 이것과 관련하여, 본 발명의 측면은 서브스트레이트의 제1면에 반도체 다이를 본딩하고, 서브스트레이트의 제1면 및 반도체 다이 상에 접착층을 디스펜싱하고, 그리고 디스펜싱된 접착층을 이용하여 서브스트레이트 및 반도체 다이에 인터포저를 본딩함을 포함한다. 접착층은 인터포저 및 서브스트레이트 사이의 체적을 채우거나, 또는 인터포저와 서브스트레이트 사이를 제외한 인터포저와 반도체 다이 사이의 체적을 채울 수 있다.
캐비티 구조가 인터포저 및 서브스트레이트 중 하나 또는 양쪽에 형성될 수 있고, 그리고 인터포저가 서브스트레이트 및 반도체 다이에 본딩될 때, 반도체 다이가 캐비티 구조에 의해 형성된 캐비티 내에 위치될 수 있다. 캐비티 구조는 솔더 레지스트 및/또는 라미네이트 구조 확장부들을 포함할 수 있다. 컨택들이 인터포저를 서브스트레이트에 전기적으로 연결하기 위해 저체적 패드 마감 금속들을 이용한 캐비티 구조 상에 형성될 수 있다.
인터포저 상의 금속 컨택들은 서브스트레이트 상의 금속 컨택들에 본딩될 수 있다. 금속 컨택들은 솔더 볼들, 카파 필러들, 및/또는 카파 패드들을 포함할 수 있다. 메탈 컨택들이 서브스트레이트의 제2면 상에 형성될 수 있다. 서브스트레이트의 제1면 상에 있는 금속 컨택들의 서브셋트(subset,일부)가 구조를 통한 비아들을 이용하여 서브스트레이트의 제2면 상에 있는 금속 컨택들의 서브셋트(subset,일부)에 전기적으로 연결될 수 있다.
본 발명이 일부 실시예들을 참고하여 설명되었지만, 다양한 변형이 이루어질 수 있고, 그리고 등가물이 본 발명의 범위를 벗어나지 않고 대체될 수 있음을 당업자들에 의해 이해될 것이다. 게다가, 많은 변형들이 그 범위를 벗어나지 않고 본 발명의 교시에 대한 특정한 환경 또는 재료에 맞도록 이루어질 수 있다. 따라서, 본 발명은 개시된 특정한 실시예들로 한정되지 않도록 의도되지만, 본 발명은 첨부된 청구범위 내에 속하는 모든 실시예들을 포함할 것이다.
100,200,300,400; 패키지
101; 인터포저
115; 반도체 다이
109; 서브스트레이트

Claims (21)

  1. 인터포저와 서브스트레이트 사이에 수직의 전기적 경로들을 제공하고;
    상기 서브스트레이트의 제1면에 반도체 다이를 본딩하고;
    상기 서브스트레이트의 상기 제1면 및 상기 반도체 다이의 적어도 하나 상에 접착층을 디스펜싱하고; 그리고
    상기 디스펜싱된 접착층과 상기 수직의 전기적 경로들만을 이용하여 상기 서브스트레이트에 직접 및 상기 반도체 다이에 직접 인터포저를 본딩하거나, 또는
    상기 디스펜싱된 접착층만을 이용하여 상기 반도체 다이에 직접 인터포저를 본딩하고,
    상기 접착층은 비-도전성 페이스트들(NCP), 비-도전성 필름들(NCF) 또는 에폭시 플럭스들(EF)인 반도체 패키징을 위한 방법.
  2. 제1항에 있어서,
    상기 접착층은 상기 인터포저와 상기 서브스트레이트 사이의 체적을 채우는 방법.
  3. 제1항에 있어서,
    상기 접착층은 상기 인터포저와 상기 서브스트레이트 사이를 제외한 상기 인터포저의 하면과 상기 반도체 다이의 상면 사이의 체적을 채우는 방법.
  4. 제1항에 있어서,
    상기 인터포저 및 서브스트레이트 중 하나 또는 양쪽에 캐비티 구조를 형성함을 포함하고,
    상기 인터포저가 상기 서브스트레이트 및 반도체 다이에 본딩될 때, 상기 반도체 다이가 상기 캐비티 구조에 의해 형성된 캐비티 내에 위치되는 방법.
  5. 제4항에 있어서,
    상기 캐비티 구조는 솔더 레지스트를 포함하는 방법.
  6. 제5항에 있어서,
    상기 인터포저를 상기 서브스트레이트에 전기적으로 연결하기 위해 저체적 패드 마감 금속들을 이용하여 상기 캐비티 구조 상에 컨택들을 형성함을 포함하는 방법.
  7. 제1항에 있어서,
    상기 인터포저 상의 금속 컨택들을 상기 서브스트레이트 상의 금속 컨택들에 본딩함을 포함하는 방법.
  8. 제1항에 있어서,
    상기 인터포저는 상기 인터포저의 제1,2면들 사이의 금속 접촉을 제공하기 위한 유전층들 및 도전층들을 갖는 다층 구조를 포함하는 방법.
  9. 제1항에 있어서,
    상기 서브스트레이트의 제2면 상에 금속 컨택들을 형성함을 포함하는 방법.
  10. 제9항에 있어서,
    상기 서브스트레이트의 상기 제1면 상에 있는 금속 컨택들의 일부를 비아들을 이용하여 상기 서브스트레이트의 상기 제2면 상에 있는 금속 컨택들의 일부에 전기적으로 연결함을 포함하는 방법.
  11. 인터포저;
    서브스트레이트;
    상기 인터포저와 상기 서브스트레이트 사이의 수직의 전기적 경로들;
    상기 서브스트레이트의 제1면에 본딩된 반도체 다이;
    상기 서브스트레이트의 상기 제1면 및 상기 반도체 다이 상의 접착층; 및
    상기 접착층과 상기 수직의 전기적 경로들만을 이용하여 상기 서브스트레이트에 직접 및 상기 반도체 다이에 직접 본딩되거나 또는 상기 접착층만을 이용하여 상기 반도체 다이에 직접 본딩된 인터포저를 포함하되,
    상기 접착층은 비-도전성 페이스트들(NCP), 비-도전성 필름들(NCF) 또는 에폭시 플럭스들(EF)인 반도체 디바이스.
  12. 제11항에 있어서,
    상기 접착층은 상기 인터포저와 상기 서브스트레이트 사이의 체적을 채우는 반도체 디바이스.
  13. 제11항에 있어서,
    상기 접착층은 상기 인터포저와 상기 서브스트레이트 사이를 제외한 상기 인터포저의 하면과 상기 반도체 다이의 상면 사이의 체적을 채우는 반도체 디바이스.
  14. 제11항에 있어서,
    캐비티 구조가 상기 인터포저 및 서브스트레이트 중 하나 또는 양쪽에 형성되고,
    상기 인터포저가 상기 서브스트레이트 및 반도체 다이에 본딩될 때, 상기 반도체 다이가 상기 캐비티 구조에 의해 형성된 캐비티 내에 위치되는 반도체 디바이스.
  15. 제14항에 있어서,
    상기 캐비티 구조는 솔더 레지스트를 포함하는 반도체 디바이스.
  16. 제14항에 있어서,
    상기 캐비티 구조 상에 형성된 컨택들은 상기 인터포저를 상기 서브스트레이트에 전기적으로 연결하는 저체적 패드 마감 금속들을 포함하는 반도체 디바이스.
  17. 제11항에 있어서,
    상기 인터포저 상의 금속 컨택들은 상기 서브스트레이트 상의 금속 컨택들에 본딩되는 반도체 디바이스.
  18. 제11항에 있어서,
    상기 인터포저는 상기 인터포저의 제1,2면들 사이의 금속 접촉을 제공하기 위한 유전층들 및 도전층들을 갖는 다층 구조를 포함하는 반도체 디바이스.
  19. 제11항에 있어서,
    상기 서브스트레이트의 제2면 상에 형성된 금속 컨택들은 비아들을 이용하여 상기 서브스트레이트의 상기 제1면 상에 형성된 금속 컨택들에 전기적으로 연결되는 반도체 디바이스.
  20. 서브스트레이트의 제1서브스트레이트 표면에 반도체 다이의 다이 컨택들을 본딩하되, 상기 반도체 다이는 제1서브스트레이트 표면을 향하고 그리고 상기 다이 컨택들을 포함하는 제1다이 표면을 포함하고; 그리고
    디스펜싱된 접착층만을 이용하여 상기 반도체 다이의 제2다이 표면에 인터포저의 제1인터포저 표면을 본딩함을 포함하되,
    수직의 전기적 경로가 제1서브스트레이트 표면으로부터 제1인터포저 표면까지 연장하고,
    상기 디스펜딩된 접착층은 상기 수직의 전기적 경로들에 의해 점유되지 않는 체적을 채우되, 상기 체적에 몰드 재료가 형성되지 않고; 그리고
    상기 체적은 상기 제1인터포저 표면에 의해 상부가 제한되고, 상기 체적은 제2다이 표면에 의해 정의된 평면에 의해 하부가 제한되며, 그리고 상기 체적의 측부 표면들은 상기 인터포저의 대응하는 측부 표면들과 동일한 평면을 이루며,
    상기 접착층은 비-도전성 페이스트들(NCP), 비-도전성 필름들(NCF) 또는 에폭시 플럭스들(EF)인 반도체 디바이스를 위한 방법.
  21. 제1항에 있어서,
    상기 접착층은 상기 서브스트레이트의 상기 제1면에 형성되지 않는 방법.
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Publication number Priority date Publication date Assignee Title
US20150340308A1 (en) * 2014-05-21 2015-11-26 Broadcom Corporation Reconstituted interposer semiconductor package
US10297575B2 (en) * 2016-05-06 2019-05-21 Amkor Technology, Inc. Semiconductor device utilizing an adhesive to attach an upper package to a lower die
US10308480B2 (en) * 2016-07-08 2019-06-04 Otis Elevator Company Embedded power module
US10368448B2 (en) 2017-11-11 2019-07-30 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method of manufacturing a component carrier
KR20220081445A (ko) 2020-12-08 2022-06-16 삼성전자주식회사 PoP 구조의 반도체 패키지 및 그 제조방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
JP2000223645A (ja) * 1999-02-01 2000-08-11 Mitsubishi Electric Corp 半導体装置
TW472330B (en) * 1999-08-26 2002-01-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
US6369448B1 (en) * 2000-01-21 2002-04-09 Lsi Logic Corporation Vertically integrated flip chip semiconductor package
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
US6744132B2 (en) * 2002-01-29 2004-06-01 International Business Machines Corporation Module with adhesively attached heat sink
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
US6949404B1 (en) * 2002-11-25 2005-09-27 Altera Corporation Flip chip package with warpage control
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004349495A (ja) * 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP3912318B2 (ja) * 2003-05-02 2007-05-09 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
US7116002B2 (en) * 2004-05-10 2006-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Overhang support for a stacked semiconductor device, and method of forming thereof
JP4343124B2 (ja) * 2005-02-04 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置
US7279786B2 (en) * 2005-02-04 2007-10-09 Stats Chippac Ltd. Nested integrated circuit package on package system
TWI442520B (zh) * 2005-03-31 2014-06-21 Stats Chippac Ltd 具有晶片尺寸型封裝及第二基底及在上側與下側包含暴露基底表面之半導體組件
CN101213661A (zh) * 2005-06-29 2008-07-02 皇家飞利浦电子股份有限公司 组件、子组件和制造它们的方法
US7459782B1 (en) * 2005-10-05 2008-12-02 Altera Corporation Stiffener for flip chip BGA package
TWI336502B (en) * 2006-09-27 2011-01-21 Advanced Semiconductor Eng Semiconductor package and semiconductor device and the method of making the same
KR101332861B1 (ko) * 2007-01-03 2013-11-22 삼성전자주식회사 아이씨 패키지 및 그 제조방법
KR101072420B1 (ko) * 2007-02-27 2011-10-11 후지쯔 가부시끼가이샤 프린트 기판 유닛 및 반도체 패키지
SG146460A1 (en) * 2007-03-12 2008-10-30 Micron Technology Inc Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
US7800212B2 (en) * 2007-12-27 2010-09-21 Stats Chippac Ltd. Mountable integrated circuit package system with stacking interposer
TWI362732B (en) * 2008-04-07 2012-04-21 Nanya Technology Corp Multi-chip stack package
KR100997793B1 (ko) * 2008-09-01 2010-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
JP2010147153A (ja) * 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8513792B2 (en) * 2009-04-10 2013-08-20 Intel Corporation Package-on-package interconnect stiffener
US8653654B2 (en) * 2009-12-16 2014-02-18 Stats Chippac Ltd. Integrated circuit packaging system with a stackable package and method of manufacture thereof
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same

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