KR102291734B1 - 양-측 몰딩을 갖는 시스템-인-패키지 - Google Patents

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덕경 양
용민 김
재혁 최
여찬 고
히수 이
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스태츠 칩팩 피티이. 엘티디.
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16113—Disposition the whole bump connector protruding from the surface
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81439—Silver [Ag] as principal constituent
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    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81466—Titanium [Ti] as principal constituent
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    • H01L2224/81484—Tungsten [W] as principal constituent
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

반도체 디바이스는 기판을 통해 형성된 개구를 갖는 기판을 포함한다. 제 1 전자 컴포넌트는 제 1 개구의 풋프린트 외부에서 기판 상에 배치된다. 제 2 전자 컴포넌트는 제 1 전기 컴포넌트에 대향하게 기판 위에 배치된다. 제 3 전자 컴포넌트는 제 1 전자 컴포넌트에 인접하게 기판 위에 배치된다. 기판은 기판의 제 1 측 위에서 몰드의 제 2 개구를 포함하는 몰드에 배치된다. 몰드는 제 1 전자 컴포넌트와 제 3 전자 컴포넌트 사이에서 기판과 접촉한다. 인캡슐란트는 제 2 개구 내로 증착된다. 인캡슐란트는 기판의 제 2 측을 커버하도록 제 1 개구를 통해 유동한다. 일부 실시예들에서, 몰드 필름이 몰드에 배치되고, 기판 상의 상호연결 구조는 몰드 필름에 매립된다.

Description

양-측 몰딩을 갖는 시스템-인-패키지{SYSTEM-IN-PACKAGE WITH DOUBLE-SIDED MOLDING}
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로, 보다 구체적으로, 양-측 몰딩(double-sided molding)을 갖는 시스템-인-패키지(system-in-package) 디바이스들에 관한 것이다.
반도체 디바이스들은 현대 전자 제품들에서 흔히 발견된다. 반도체 디바이스들은 전기 컴포넌트들의 수 및 밀도가 다양하다. 이산 반도체 디바이스들은 일반적으로, 하나의 유형의 전기 컴포넌트, 예를 들어, 단일 발광 다이오드(LED), 소형 신호 트랜지스터, 레지스터, 커패시터, 인덕터 또는 전력 금속-산화물 반도체 전계-효과 트랜지스터(MOSFET)를 포함한다. 집적 반도체 디바이스들은 통상적으로 수백 내지 수백만 개의 전기 컴포넌트들을 포함한다. 집적 반도체 디바이스들의 예들은 마이크로제어기들, 마이크로프로세서들 및 다양한 신호 프로세싱 회로들을 포함한다.
반도체 디바이스들은 신호 프로세싱, 고속 계산들, 전자기 신호들의 송신 및 수신, 전자 디바이스들 또는 기계적 시스템들의 제어, 전기로의 태양광의 변환, 및 텔레비전 디스플레이를 위한 시각적 이미지들의 생성과 같은 광범위한 기능들을 수행한다. 반도체 디바이스들은 엔터테인먼트, 통신들, 전력 변환, 네트워크들, 컴퓨터들, 및 소비자 제품들의 분야들에서 발견된다. 반도체 디바이스들은 군사용 애플리케이션들, 항공, 자동차, 산업용 제어기들 및 사무용 장비에서 또한 발견된다.
반도체 제조의 한 가지 목표는 더 작은 반도체 디바이스들을 생산하는 것이다. 더 작은 디바이스들은 통상적으로 더 적은 전력을 소모하고 더 높은 성능을 갖고 보다 효율적으로 생산될 수 있다. 또한, 더 작은 반도체 디바이스들은 더 작은 풋프린트를 가지며, 이는 더 작은 최종 제품들에 대해 바람직하다. 더 작고, 더 높은 밀도의 능동 및 수동 컴포넌트들을 갖는 반도체 다이를 발생시키는 프론트-엔드 프로세스에서의 개선들에 의해, 더 작은 반도체 다이 크기가 달성될 수 있다. 백-엔드 프로세스는 전기적 상호연결 및 패키징 물질들의 개선들에 의해 더 작은 풋프린트를 갖는 반도체 디바이스 패키지들을 발생시킬 수 있다.
제조자들은 또한 복잡한 패키지 유형들의 형성을 단순화하거나 기존 장비를 사용하여 보다 간단한 방식으로 진보된 패키지들에 대해 필요한 단계들을 수행하기를 원한다. 패키징 프로세스를 단순화하는 것 그리고 기존 장비를 사용하는 것은 진보된 반도체 패키지들이 더 낮은 비용으로 형성되도록 허용하고, 따라서 제조자 및 궁극적으로 최종 제품의 소비자가 돈을 절약한다. 양-측 몰딩에 관한 하나의 난제는 2개의 상이한 몰드들에 대한 필요성 및 이중 몰딩 프로세스를 셋업하는데 필요한 부가적인 자본 지출이다.
따라서, 보다 간단하고 비용-효율적인 양-측 몰딩 프로세스에 대한 필요성이 존재한다.
도 1은 인쇄 회로 보드(PCB)의 표면에 장착된 다양한 유형들의 패키지들을 갖는 PCB를 예시한다.
도 2a 내지 도 2e는 소우 스트리트(saw street)에 의해 분리되는 복수의 반도체 다이를 갖는 반도체 웨이퍼를 예시한다.
도 3a 내지 도 3h는 단일 몰딩 단계에서 양-측 몰딩을 갖는 시스템-인-패키지(system-in-package) 디바이스를 형성하는 프로세스를 예시한다.
도 4는 PCB에 장착된 양-측 몰딩을 갖는 SIP 디바이스를 예시한다.
도 5는 도전성 필라들(conductive pillars)을 활용하는 양-측 몰딩을 갖는 SIP 디바이스를 예시한다.
도 6a 내지 도 6b는 양-측 몰딩에 이어 상호연결 구조들을 노출시키기 위한 백그라인딩을 예시한다.
도 7a 내지 도 7c는 리드프레임을 사용하는 양-측 몰딩을 예시한다.
도 8a 내지 도 8d는 인캡슐란트(encapsulant)가 몰드 내의 PCB의 상부 및 하부 측들 사이에서 유동하도록 허용하는 개구들을 갖는 PCB들을 예시한다.
도 9는 SIP 기판을 지지하는 내벽들 또는 필라(pillar)들을 갖는 몰드를 예시한다.
도 10a 내지 도 10b는 이중-측 필름-보조 몰딩(dual-side film-assisted molding)을 예시한다.
도 11a 내지 도 11b는 양-측 몰딩 프로세스에 있어 몰드 언더필을 사용하는 것을 예시한다.
도 12a 내지 도 12b는 하부측 핑거 몰딩을 갖는 양-측 몰딩을 형성하는 것을 예시한다.
도 13a 내지 도 13f는 상부 및 하부 차폐 층들을 추가한, 하부-측 핑거 몰딩을 갖는 양-측 몰딩을 예시한다.
도 14는 하부-측 핑거 몰딩 및 차폐 층들을 갖는 양-측 몰딩을 갖는 다른 SIP 디바이스를 예시한다.
본 발명은 유사한 번호들이 동일하거나 유사한 엘리먼트들을 나타내는 도면들을 참조하여 이하의 설명에서 하나 이상의 실시예들로 설명된다. 본 발명이 본 발명의 목적들을 달성하기 위한 최상의 모드의 관점에서 설명되지만, 본 발명은, 첨부된 청구항들 및 이하의 개시 및 도면들에 의해 지지되는 그의 등가물들에 의해 정의된 바와 같은 본 발명의 사상 및 범위 내에 포함될 수 있는 대안들, 수정들 및 등가물들을 커버하도록 의도된다는 것이 당업자들에 의해 인지될 것이다.
도 1은 PCB(52)의 표면 상에 장착된 복수의 반도체 패키지들을 갖는 칩 캐리어 기판 또는 PCB(52)를 갖는 전자 디바이스(50)를 예시한다. 전자 디바이스(50)는 애플리케이션에 의존하여 하나의 유형의 반도체 패키지 또는 다수의 유형들의 반도체 패키지들을 가질 수 있다. 상이한 유형들의 반도체 패키지들이 예시를 위해 도 1에 도시된다.
전자 디바이스(50)는 하나 이상의 전기적 기능들을 수행하기 위해 반도체 패키지들을 사용하는 자립형 시스템일 수 있다. 대안적으로, 전자 디바이스(50)는 보다 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전자 디바이스(50)는 태블릿, 셀룰러 전화, 디지털 카메라 또는 다른 전자 디바이스의 부분일 수 있다. 대안적으로, 전자 디바이스(50)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서들, 메모리들, 주문형 집적 회로(ASIC)들, 로직 회로들, 아날로그 회로들, 라디오 주파수(RF) 회로들, 이산 디바이스들 또는 다른 반도체 다이 또는 전기 컴포넌트들을 포함할 수 있다. 소형화 및 중량 감소는 제품이 시장에서 수용되기 위해 필수적이다. 반도체 디바이스들 간의 거리는 더 높은 밀도를 달성하기 위해 감소될 수 있다.
도 1에서, PCB(52)는 PCB 상에 장착된 반도체 패키지의 구조적지지 및 전기적 상호연결을 위한 일반적인 기판을 제공한다. 도전성 신호 트레이스들(54)은 증발, 전해 도금, 무전해 도금, 스크린 인쇄 또는 다른 적합한 금속 증착 프로세스를 사용하여 PCB(52)의 표면 상에 또는 그의 층들 내부에 형성된다. 신호 트레이스들(54)은 반도체 패키지들, 장착된 컴포넌트들 및 다른 외부 시스템 컴포넌트들 각각 사이에서 전기 통신을 제공한다. 트레이스들(54)은 또한 필요에 따라, 반도체 패키지들 각각에 전력, 접지 및 클록 신호 연결들을 제공한다.
예시를 위해, 본드 와이어 패키지(56) 및 플립칩(58)을 포함하는 여러 유형들의 제 1 레벨 패키징이 PCB(52) 상에 도시된다. 부가적으로, 볼 그리드 어레이(BGA)(60), 볼 칩 캐리어(BCC)(62), 랜드 그리드 어레이(LGA)(66), 멀티-칩 모듈(MCM)(68), 쿼드 플랫 비-리드 패키지(QFN)(70), 쿼드 플랫 패키지(72), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(74) 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(76)를 포함하는 여러 유형의 제 2 레벨 패키징이 PCB(52) 상에 장착된 것으로 도시된다. 일 실시예에서, eWLB(74)는 팬-아웃(fan-out) 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(76)는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요건들에 의존하여, 제 1 및 제 2 레벨 패키징 스타일들의 임의의 결합으로 구성된 반도체 패키지들의 임의의 결합은 물론, 다른 전자 컴포넌트가 PCB(52)에 연결될 수 있다. 일부 실시예들에서, 전자 디바이스(50)는 단일 부착 반도체 패키지를 포함하는 반면에, 다른 실시예들은 다수의 상호연결된 패키지들을 필요로 한다.
단일 기판 위에 하나 이상의 반도체 패키지들을 결합함으로써, 제조자들은 사전-제작된 컴포넌트들을 전자 디바이스들 및 시스템들에 통합시킬 수 있다. 반도체 패키지들은 정교한 기능성을 포함하기 때문에, 전자 디바이스들은 덜 비싼 컴포넌트들 및 능률적인(streamlined) 제조 프로세스를 사용하여 제조될 수 있다. 결과적인 디바이스들은 고장날 가능성이 적고 제조하기에 덜 비싸서, 소비자들에 대한 비용을 낮춘다.
도 2a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 실리콘 탄화물 또는 구조적 지지를 위한 다른 벌크 반도체 물질과 같은 베이스 기판 물질(122)을 갖는 반도체 웨이퍼(120)를 도시한다. 복수의 반도체 다이 또는 컴포넌트들(124)은 비-활성 다이간 웨이퍼 영역 또는 소우 스트리트(126)에 의해 분리된 채로 웨이퍼(120) 상에 형성된다. 소우 스트리트(126)는 반도체 웨이퍼(120)를 개별 반도체 다이(124)로 싱귤레이팅하기 위한 절단 영역들을 제공한다. 일 실시예에서, 반도체 웨이퍼(120)는 100-450 밀리미터(mm)의 폭 또는 직경을 갖는다.
도 2b는 반도체 웨이퍼(120)의 부분의 단면도를 도시한다. 각각의 반도체 다이(124)는, 배면 또는 비-활성 표면(128) 및 다이 내에 또는 그 상에 형성되고 전기 설계 및 다이의 기능에 따라 전기적으로 상호연결된 능동 디바이스들, 수동 디바이스들, 도전 층들, 및 유전체 층들로서 구현되는 아날로그 또는 디지털 회로들을 포함하는 활성 표면(130)을 갖는다. 예를 들어, 회로는, 아날로그 회로들 또는 디지털 회로들 예컨대, 디지털 신호 프로세서(DSP), ASIC, 메모리 또는 다른 신호 프로세싱 회로를 구현하기 위해 활성 표면(130) 내에 형성되는 하나 또는 그 초과의 트랜지스터들, 다이오드들 및 다른 회로 엘리먼트들을 포함할 수 있다. 반도체 다이(124)는 또한 RF 신호 프로세싱을 위해 인덕터들, 커패시터들 및 레지스터들과 같은 집적 수동 디바이스(IPD)들을 포함할 수 있다.
전기 도전 층(132)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스 또는 다른 적합한 금속 증착 프로세스를 사용하여 활성 표면(130) 위에 형성된다. 도전 층(132)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 적합한 전기 도전성 물질의 하나 이상의 층들일 수 있다. 도전 층(132)은 활성 표면(130) 상의 회로들에 전기적으로 연결되는 접촉 패드들로서 동작한다.
반도체 웨이퍼(120)는 품질 제어 프로세스의 부분으로서 전기적 테스팅 및 검사를 받는다. 수동 시각적 검사 및 자동화된 광학 시스템들은 반도체 웨이퍼(120) 상에서 검사를 수행하는데 사용된다. 소프트웨어는 반도체 웨이퍼(120)의 자동화된 광학 분석에 사용될 수 있다. 시각적 검사 방법들은 스캐닝 전자 현미경, 고강도 또는 자외선 또는 금속 현미경과 같은 장비를 사용할 수 있다. 반도체 웨이퍼(120)는 휨, 두께 변동, 표면 미립자들, 불규칙성들, 균열들, 갈라짐(delamination) 및 변색을 포함하는 구조적 특성에 대해 검사된다.
반도체 다이(124) 내의 능동 및 수동 컴포넌트들은 전기적 성능 및 회로 기능을 위해 웨이퍼 레벨에서 테스트를 거친다. 각각의 반도체 다이(124)는 도 2c에 도시된 바와 같이, 복수의 프로브들 또는 테스트 리드들(138)을 포함하는 테스트 프로브 헤드(136), 또는 다른 테스트 디바이스를 사용하여 기능성 및 전기적 파라미터들에 대해 테스트된다. 프로브들(138)은 각각의 반도체 다이(124) 상의 회로 노드들 또는 도전 층(132)과 전기적 접촉을 형성하고 활성 표면(130) 상의 컴포넌트들에 전기적 자극을 제공하는데 사용된다. 반도체 다이(124)는 전기적 자극에 응답하며, 이는 컴퓨터 테스트 시스템(140)에 의해 측정되고 반도체 다이의 테스트 기능성에 대한 예상된 응답과 비교된다. 전기적 테스트들은 회로 기능성, 리드 무결성, 저항성, 연속성, 신뢰성, 접합 깊이, ESD, RF 성능, 구동 전류, 임계 전류, 누설 전류 및 컴포넌트 유형 특유의 동작 파라미터들을 포함할 수 있다. 반도체 웨이퍼(120)의 검사 및 전기적 테스트는, 통과하는 반도체 다이(124)가 반도체 패키지에 사용하기 위한 KGD(known good die)로서 지정되는 것을 가능하게 한다.
도 2d에서, 전기 도전성 범프 물질은 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop) 또는 스크린 인쇄 프로세스를 사용하여 접촉 패드들(132) 위에 증착된다. 범프 물질은 선택적인 플럭스 용액(flux solution)을 갖는 Al, Sn, Ni, Au, Ag, 납(Pb), 비스무트(Bi), Cu, 솔더 및 이들의 결합일 수 있다. 예를 들어, 범프 물질은 공융(eutectic) Sn/Pb, 하이-리드 솔더 또는 무연 솔더일 수 있다. 범프 물질은 적합한 부착 또는 본딩 프로세스를 사용하여 접촉 패드들(132)에 본딩된다. 일 실시예에서, 범프 물질은 도전성 볼들 또는 범프들(134)을 형성하기 위해 물질의 용해점 위로 그 물질을 가열함으로써 재유동된다. 일부 애플리케이션들에서, 도전성 범프들(134)은 접촉 패드들(132)에 대한 전기적 커플링을 개선하기 위해 2번 재유동된다. 도전성 범프들(134)은 또한 접촉 패드들(132)에 압축 본딩되거나 열압착 본딩될 수 있다. 도전성 범프들(134)은 접촉 패드들(132) 위에 형성될 수 있는 일 유형의 상호연결 구조를 나타낸다. 상호연결 구조는 또한 스터드 범프, 마이크로 범프 또는 다른 전기적 상호연결을 사용할 수 있다.
도 2e에서, 반도체 웨이퍼(120)는 톱날 또는 레이저 절단 툴(142)을 사용하여 소우 스트리트(126)를 통해 개별 반도체 다이(124)로 싱귤레이팅된다. 개별 반도체 다이(124)는 KGD 포스트 싱귤레이션의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 3a 내지 도 3h는 도 1과 관련하여, 양-측 몰딩 프로세스를 이용하여 시스템-인-패키지(SIP) 디바이스를 형성하는 프로세스를 예시한다. 도 3a는 실리콘, 폴리머, 베릴륨 산화물, 유리 또는 구조적 지지를 위한 다른 적절한 저비용의 강성 물질과 같은 희생 베이스 물질을 함유하는 캐리어 또는 임시 기판(160)의 일부의 단면도를 도시한다. 계면 층 또는 양-측 테이프(162)는 임시 접착 본딩 필름, 에칭-정지 층 또는 열-방출 층으로서 캐리어(160) 위에 형성되거나 배치된다. 캐리어(160)는 후속 프로세싱 단계들 동안, 예를 들어, 클램프 또는 척(chuck)을 사용하여 피가공물을 제 위치에 유지시키는 지그(jig)일 수 있다.
도 3a에서, SIP 디바이스가 형성될 단일 디바이스 영역(171)만을 갖도록 예시되는 패키지 기판(170)은 캐리어(160) 상에 배치된다. 다른 실시예들에서, 기판(170)은 다수의 디바이스들을 병렬로 제조하기 위해 디바이스 영역들(171)이 수백 개보다 훨씬 더 많거나 그 이상이다. 일 예로서, 도 8a 내지 도 8d는 12개의 디바이스 영역들(171)을 갖는 기판(170)의 실시예들을 예시한다. 기판(170)은 라미네이트 인터포저(laminate interposer), PCB, 웨이퍼-폼, 스트립 인터포저, 리드프레임 또는 다른 적절한 기판일 수 있다. 기판(170)은 하나 이상의 절연 또는 패시베이션 층들(172), 절연 층들을 통해 형성된 하나 이상의 도전성 비아들(174) 및 절연 층들 위에 또는 그 사이에 형성되는 하나 이상의 도전 층들(176)을 포함한다. 기판(170)은, 페놀 무명 페이퍼(phenolic cotton paper), 에폭시, 수지, 직조 유리(woven glass), 무광 유리, 폴리에스테르 및 다른 보강 섬유들 또는 패브릭들과 결합되는 폴리테트라플루오로에틸렌 예비-함침(프리프레그), FR-4, FR-1, CEM-1 또는 CEM-3의 하나 이상의 라미네이팅된 층들을 포함할 수 있다. 절연 층들(172)은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 탄탈륨 5산화물(Ta2O5), 알루미늄 산화물(Al2O3) 또는 유사한 절연 및 구조적 특성들을 갖는 다른 물질들의 하나 이상의 층들을 포함할 수 있다. 기판(170)은 또한, 아날로그 회로들 또는 디지털 회로들을 구현하기 위해 하나 이상의 트랜지스터들, 다이오드들 및 다른 회로 엘리먼트들을 포함하는 활성 표면을 포함하는 멀티-층 플렉시블 라미네이트, 세라믹, 구리 피복 라미네이트, 유리 또는 반도체 웨이퍼일 수 있다.
기판(170)은 스퍼터링, 전해 도금, 무전해 도금 또는 다른 적합한 증착 프로세스를 사용하여 형성된 하나 이상의 전기 도전 층들 또는 재분배 층들(RDL)(176)을 포함한다. 도전 층들(176)은 Al, Cu, Sn, Ni, Au, Ag, 티타늄(Ti), 텅스텐(W) 또는 다른 적합한 전기 도전성 물질의 하나 이상의 층들일 수 있다. 도전 층들(176)은 기판(170)을 가로질러 수평 도전성 경로들을 제공하기 위한 래터럴(lateral) RDL 층들을 포함한다. 도전 층들(176)은 절연 층들(172) 상에 또는 그 사이에 형성된다.
도 3a에서, 하나의 절연 층(172)만이 코어 기판으로서 도시되고, 도전 층(176)은 절연 층의 각각의 측(side) 상에 형성된다. 다른 실시예들에서, 부가적인 절연 층들(172) 및 도전 층들(176)이 보다 진보된 신호 라우팅을 구현하도록 도 3a에 도시된 구조 위에 형성된다. 도전 층들(176)의 부분들은 형성되는 SIP 패키지의 설계 및 기능에 따라 전기적으로 공통적이거나 전기적으로 격리된다. 도전성 비아들(174)은 인접 레벨들의 도전 층들(176)을 전기적으로 커플링하기 위해 절연 층(172)을 통과하여 형성된다. 일 실시예에서, 도전성 비아들(174)은 에칭, 드릴링 또는 다른 적합한 프로세스에 의해 절연 층(172)을 통과하여 개구를 형성하고, 그 후 개구에 도전성 물질을 증착함으로써 형성된다. 일부 실시예들에서, 하나 이상의 도전 층들(176)을 위한 도전성 물질은 하나 이상의 도전성 비아들(174)과의 공통 증착 단계에서 증착된다.
하나 이상의 개구들(180)은 기판(170)을 완전히 통과하여 형성된다. 개구들(180)은, 펀치, 기계적 드릴, 레이저 드릴, 워터 드릴, 톱날에 의해, 기판(170)이 빌트-업(built-up)되는 동안 절연 층들(172) 및 도전 층들(176)을 패터닝함으로써, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 개구(180)는 디바이스 영역(171)의 외부에 형성되고, 따라서 디바이스 레이아웃 옵션들은 개구에 의해 크게 감소되지 않는다. 개구(180)는 몰딩 화합물 또는 인캡슐란트가 후속 몰딩 단계 동안 기판(170)의 상부 및 하부 측들 사이에서 유동하도록 허용한다.
도 3b를 참조하면, 솔더 페이스트(182)는 디바이스들이 기판(170)의 하부 표면(177) 상에 표면 장착되는 위치들에서의 도전 층(176) 상에 증착되거나 인쇄된다. 솔더 페이스트(182)는 제트 인쇄, 레이저 인쇄에 의해, 공압식으로(pneumatically), 핀 전달에 의해, 포토레지스트 마스크를 사용하여, 스텐실-인쇄에 의해 또는 다른 적합한 프로세스에 의해 디스펜싱(dispense)될 수 있다. 도 3c에서, 이산 디바이스들(184)은, 이산 디바이스들의 단자들이 솔더 페이스트(182) 위에 있는 채로, 히부 표면(177) 위에 배치된다. 이산 디바이스들(184)은, 형성되는 반도체 패키지 내에서 임의의 주어진 전기적 기능성을 구현하기 위해 요구되는 바와 같은 수동 또는 능동 디바이스일 수 있다. 이산 디바이스들(184)은 반도체 다이, 반도체 패키지, 이산 트랜지스터들, 이산 다이오드 등과 같은 능동 디바이스일 수 있다. 이산 디바이스들(184)은 또한 커패시터들, 인덕터들 또는 레지스터들과 같은 수동 디바이스일 수 있다.
범프 물질은 또한 도전성 범프들(186)을 형성하도록 히부 표면(177)의 다른 부분들 위에 증착된다. 도전성 범프들(186)은 위의 도전성 범프들(134)과 유사하게 형성된다. 도전성 범프들(186)에 대한 물질들은 솔더 페이스트(182)와 함께 페이스트로서 또는 별개의 볼 드롭 단계에서 상이한 물질을 사용하여 증착될 수 있다. 범프 물질 및 솔더 페이스트(182)는 도전성 범프들(186)를 형성하고 이산 디바이스들(184)을 도전 층(176)에 기계적으로 그리고 전기적으로 커플링하도록 재유동된다. 솔더 페이스트(182)는 볼 드롭 프로세스 동안 이산 디바이스(184)를 제 위치에 유지하도록 도전성 범프들(186)을 증착하기 전에 재유동될 수 있다.
도 3d에서, 캐리어(160)는, 기판(170)의 상부 표면(179)을 노출하도록, 화학적 에칭, 기계적 박리, 화학적 기계적 평탄화(CMP), 기계적 그라인딩, 열 베이크, UV 광, 레이저 스캐닝, 습식 스트라이핑 또는 다른 적합한 프로세스에 의해 제거된다. 기판(170)은 뒤집히고 하부 표면(177)이 캐리어를 향해 배향된 채로, 캐리어(190) 위에 배치된다. 캐리어(190)는 선택적인 양-측 테이프, 열 방출 층 또는 다른 계면 층(192)을 포함한다. 다른 실시예들에서, 캐리어(190)는 지그이다. 일 실시예에서, 캐리어(160)는 캐리어(190)로서 재사용된다.
솔더 페이스트(182)가 기판(170)의 상부 표면(179) 상에 패터닝되고, 임의의 원하는 이산 디바이스들(184)은 위에서 설명된 바와 같이 표면 장착된다. 반도체 다이(124a, 124b)는 상부 표면(179) 상에 플립-칩 장착(flip-chip mounte)된다. 반도체 다이(124a 및 124b)는 생성되는 패키지에 대해 요구되는 상이한 기능성을 구현할 수 있는데, 예를 들어, 반도체 다이(124a)는 애플리케이션 프로세서일 수 있고, 반도체 다이(124b)는 애플리케이션 프로세서가 사용하는 메모리 칩일 수 있다. 도전성 범프들(134)은 반도체 다이(124)를 도전 층(176)에 기계적으로 그리고 전기적으로 연결하도록 재유동된다. 상부 표면(179) 상의 반도체 다이(124) 및 이산 디바이스들(184)은 도전 층들(176) 및 도전성 비아들(174)을 통해 하부 표면(177) 상의 이산 디바이스들(184) 및 도전성 범프들(186)에 전기적으로 연결된다.
도 3e에서, 이산 디바이스들(184), 도전성 범프들(186), 및 반도체 다이(124)를 갖는 기판(170)이 몰드(200) 내에 배치된다. 몰드(200)는 하부 플레이트(200a) 및 상부 플레이트(200b)를 포함한다. 몰드 내로의 인캡슐란트의 주입을 위해 상부 플레이트(200b)의 측벽에 하나 이상의 입구 포트들(200c)이 형성된다. 대안적으로, 개구(200c)는 하부 플레이트(200a)에 형성될 수 있다. 일부 실시예들에서, 몰드(200)는 인캡슐란트의 주입 동안 배출 공기(displaced air)가 몰드를 빠져나가는 것을 허용하도록 개구(200c)에 대향하는 개구를 포함한다. 개구(200c)는 기판(170)에 바로 인접한 것으로 예시되지만, 일부 실시예들에서, 상부 플레이트(200b)의 일부는 개구(200c)와 기판(170) 사이에서 연장된다. 하부 플레이트(200a) 및 상부 플레이트(200b)는 몰드 캐비티(200d)를 정의한다. 몰드 캐비티(200d)는 기판(170) 상에 배치된 임의의 전기적 컴포넌트를 수용하도록 상부 플레이트(200b) 및 하부 플레이트(200a)의 측벽들 높이에 의해 정의된 바와 같이 충분한 깊이를 갖는다.
하부 플레이트(200a)는 캐비티(200d) 내에 몰드 필름(202)을 포함한다. 몰드 필름(202)은 임의의 적합한 물질로 형성된다. 일부 실시예들에서, 절연성 폴리머 물질이 사용된다. 일 실시예에서, 몰드 필름(202)은 플레이트들(200a, 200b) 사이에서 몰드(200)의 외부로 연장되고 몰드 필름과 하부 플레이트 사이의 공기를 제거하기 위해 하부 플레이트(200a)에 연결된 진공(vacuum)을 이용함으로써 하부 플레이트(200a)에 접촉하도록 당겨진다.
기판(160)은 몰드 필름(202) 위에 몰드(200) 내에 배치된다. 도전성 범프들(186)은 몰드 필름(202) 내로 가압되고, 도전성 범프들은 몰드 필름 물질의 일부를 변형(displace)시킨다. 일 실시예에서, 몰드 필름(202)은 도전성 범프들(186)이 필름 내로 삽입되는 것을 돕기 위해 낮은 탄성 계수를 갖는다. 도 3f에서, 인캡슐란트 또는 몰딩 화합물(210)은 개구(200c)를 통해 캐비티(200d) 내로 주입된다. 인캡슐란트(210)는, 반도체 다이(124), 이산 디바이스(184) 및 도전성 범프들(186)이 기판(170), 솔더 페이스트(182), 도전성 범프들(134), 몰드(200) 또는 몰드 필름(202)과 접촉하는 곳을 제외하고 이들 엘리먼트들의 각각의 측을 완전히 커버한다. 특히, 도전성 범프들(186)과 몰드 필름(202) 간의 접촉은 도전성 범프들의 팁들이 인캡슐란트(210)를 결여한 채로 남겨둔다. 인캡슐란트(210)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 복합 물질일 수 있다. 인캡슐란트(210)는 비-도전성이고 외부 엘리먼트들 및 오염물로부터 반도체 디바이스를 환경적으로 보호한다. 또한, 인캡슐란트(210)는 광에 대한 노출로 인한 저하로부터 반도체 다이(124)를 보호한다.
인캡슐란트(210)는 개구(200c) 내로 주입되고, 기판(170)을 커버하기 위해 2개의 상이한 경로들을 따른다. 인캡슐란트(210)의 제 1 부분은 반도체 다이(124) 및 이산 디바이스(184c)를 포함하는 상부 표면(179)을 커버하도록 경로(212a)를 따른다. 인캡슐란트(210)의 제 2 부분은 도전성 범프들(186) 및 이산 디바이스들(184a-184b)의 노출된 부분들을 커버하는 것을 포함한, 기판(170)의 하부 표면(177)을 커버하도록 개구(180)를 통한 경로(212b)를 따른다.
도 3g에서, 인캡슐란트(210)로 커버되는 기판(170)이 몰드(200)로부터 제거된다. 기판(170) 상에 장착된 엘리먼트들을 포함한 기판(170) 위의 인캡슐란트(210)는 캡슐화된 디바이스들의 시트 또는 매트(mat)를 형성한다. 단지 하나의 디바이스가 도 3g에 도시되지만, 다수의 디바이스들은 통상적으로 공통 기판(170) 상에 함께 형성되고 단일 몰딩 단계에서 캡슐화된다. 인캡슐란트(210)는 반도체 다이(124) 및 이산 디바이스들(184)을 완전히 커버한다. 몰드(200)가 몰딩 동안 기판을 제 위치에 유지하도록 기판에 대해 가압하기 때문에, 디바이스 영역들(171)의 외부의 기판(170)의 부분들은 인캡슐란트로부터 노출된다.
도전성 범프들(186)은, 인캡슐란트(210)가 증착되는 동안 도전성 범프들이 몰드 필름(202) 내에 부분적으로 매립되기 때문에, 인캡슐란트(210)의 하부 표면으로부터 노출되고 그 위에서 연장된다. 이산 디바이스들(184a-184b)은 하부 표면(177) 위의, 도전성 범프들(186)보다 더 짧은 높이를 포함하고 몰딩 동안 몰드 필름(202)에 매립되지 않는다. 따라서, 인캡슐란트(210)는 이산 디바이스들(184)을 완전히 커버하지만 도전성 범프들(186)을 완전히 커버하지 않는다. 다른 실시예들에서, 반도체 다이(124), 이산 디바이스(184) 또는 다른 컴포넌트든지 간에, 표면(177) 상에 장착된 디바이스는 도전성 범프들(186) 외에도, 몰드 필름(202)에 매립될 수 있고, 몰딩된 패널이 몰드(200)로부터 제거될 때 인캡슐란트(210)로부터 노출될 것이다. 일 실시예에서, 몰드 필름(202)은 몰드 필름이 디바이스에 붙은 경우 인캡슐란트(210) 및 도전성 범프들(186)로부터 보다 용이한 제거를 위한 열 또는 UV 방출 필름이다.
도 3h에서, 몰드(200)로부터 제거된 패널은 톱날 또는 레이저 절단 툴(216)을 사용하여 개별 디바이스 영역들(171)을 양-측 몰딩 SIP 패키지들(220)로 분리하기 위해 기판(170) 및 인캡슐란트(210)를 통해 싱귤레이팅된다. 싱귤레이션은 인캡슐란트(210)의 측 표면이 기판(170)의 측면들과 동일 평면 상에 있게 한다.
도 4는 PCB(52) 상에 장착된 싱귤레이팅된 양-측 몰딩 SIP 패키지(220)를 예시한다. 도전성 범프들(186)은 패키지(220)를 PCB(52)에 기계적으로 그리고 전기적으로 연결하기 위해 도전성 트레이스들(54)의 접촉 패드들 상으로 재유동된다. 도전성 트레이스들(54)은 임의의 원하는 전기적 기능성에 따라 패키지(220)의 전기적 컴포넌트들을 전자 디바이스(50)의 다른 컴포넌트들에 전기적으로 연결한다. 반도체 다이(124) 및 이산 디바이스들(184)은 도전 층들(176), 도전성 비아들(174) 및 도전성 범프들(186)을 통해 PCB(52)에 그리고 서로 전기적으로 연결된다.
SIP 패키지(220)를 형성하는 데 사용되는 양-측 몰딩 방법은 단지 단일 몰딩 단계만을 요구하여, 2개의 별개의 몰딩 단계들을 갖는 제조 라인을 셋업하는데 필요한 시간 및 자본 지출을 절약한다. 단일 몰딩 단계는 또한 감소된 기판 스트립 휨 및 사이클 시간으로 인해 기술적인 관점에서 보다 직관적이다. 기판(170)의 에지의, 몰드(200)의 측벽들 근처의 또는 기판의 소우 스트리트들의 개구(180)는 디바이스 영역(171) 내에서 설계 융통성을 유지한다.
도 5는 SIP 패키지(230)를 예시한다. SIP 패키지(230)는 도 4의 SIP 패키지(220)와 유사하지만, 도전성 범프들(186)이 도전성 필라들(232)로 대체된다. 일 실시예에서, 도전성 필라들(232)은 하부 표면(177) 위에 마스크를 증착하고, 도전성 필라들이 요구되는 위치들에서 도전 층(176)을 노출시키도록 마스크를 통해 개구들을 형성하고 도전성 물질을 마스크 개구들 내로 증착시킴으로써 형성된다. 다른 실시예들에서, 도전성 필라들(232)은 다른 부가, 반-부가 또는 감법 금속 증착 기술들을 이용하여 형성된다. 도전성 필라들(232)은 Al, Cu, Sn, Ni, Au, Ag, 이들의 결합 또는 다른 적합한 전기 도전성 물질로 형성된다.
형성된 도전성 필라들(232) 및 기판 상에 배치되는 반도체 다이(124) 및 이산 디바이스들(184)을 갖는 기판(170)은 도전성 필라들 단부들이 몰드 필름(202) 내에 매립된 채로, 몰드(200) 내에 배치된다. 몰드 필름(202)은 인캡슐란트(210)가 도전성 필라들(232)을 완전히 커버하는 것을 차단하여서, 도전성 필라들은 몰드(200)로부터 제거된 후 인캡슐란트로부터 연장된다. SIP 패키지(230)는 PCB(52)에 장착될 수 있고 솔더 페이스트 또는 다른 적합한 메커니즘을 사용하여 트레이스들(54)에 전기적으로 연결될 수 있다. 도전성 필라들(232)은 도전성 범프들(186)에 대한, 기판(170)과 PCB(52) 사이의 상호연결부의 잠재적 피치를 증가시킨다. 도전성 범프들(168)은 재유동되고, 2개의 도전성 범프들이 함께 재유동하여 단락될 가능성을 감소시키기 위해 최소 간격으로 이격된 채로 유지되어야 한다. 도전성 필라들(232)은 단락의 위험을 상당히 증가시킴 없이, 더 조밀한 피치가 될 수 있는 방식으로 형성된다.
도 6a 내지 도 6b는 필름 보조 없이 양-측 몰딩 SIP 패키지를 형성하는 것을 예시한다. 도 6a에서, 도전성 범프들(186), 반도체 다이(124) 및 이산 디바이스들(184)을 갖는 기판(170)은 몰드 필름(202) 없이 몰드(200) 내에 배치된다. 인캡슐란트(210)는 도 3f에서와 같이 몰드(200) 내로 주입되지만, 몰드 필름(202)이 인캡슐란트로부터 도전성 범프들을 부분적으로 보호하지 않고 도전성 범프들(186)을 완전히 커버한다.
도 6b에서, 인캡슐란트(210)와 함께 기판(170)이 몰드(200)로부터 제거된다. 그라인더(240)에 의한 백그라인딩 동작, 또는 다른 적합한 화학적 또는 기계적 그라인딩 또는 에칭 프로세스는 인캡슐란트(210)의 두께를 감소시키고 도전성 범프들(186)을 노출시키는데 사용된다. 도전성 필라들(232) 또는 다른 유형의 상호연결 구조들이 다른 실시예들에서 사용되고, 평탄화에 의해 노출된다. 도 6b의 평탄화는 기판(170) 위에서 거의 동일한 레벨로 도전성 범프들 및 인캡슐란트의 부분들을 제거함으로써 도전성 범프들(186)의 표면과 동일 평면에 있는 인캡슐란트(210)의 하부 표면을 발생시킨다. 노출된 도전성 범프들(186)을 갖는 평탄화된 패키지는 PCB(52) 위에 배치될 수 있고 도전성 범프들은 트레이스(54) 상으로 재유동된다. 일부 실시예들에서, 부가적인 양의 솔더 페이스트가 트레이스들(54) 상에 인쇄되고 도전성 범프들(186)과 함께 재유동된다.
도 7a 내지 도 7c는 리드프레임(250)을 활용하는 실시예를 도시한다. 리드프레임(250)은 예를 들어, Au, Cu, Ag, Al, 이들의 합금 또는 다른 적절한 도전성 물질들과 같은 고체 도전성 물질이고, 베이스 및 베이스로부터 연장되는 복수의 도전성 필라들(252)을 포함한다. 도전성 필라들(252)은 기판(170)에 대한 외부 상호연결이 요구되는 위치들에서 리드프레임(250) 상에 형성된다. 리드프레임(250)의 베이스는 각각의 디바이스 영역(171) 전체를 가로질러 연속적으로 연장되는 평판 플레이트일 수 있거나, 각각의 필라(252)를 서로 물리적으로 연결하기 위해 딱 그만큼의 물질을 갖도록 베이스에 개구들을 포함할 수 있다. 이전 실시예들에서의 이산 디바이스들(184a-184b) 보다는, 반도체 다이(124c)가 하부 표면(177) 상에 배치된다. 그러나, 반도체 다이(124), 이산 디바이스들(184), 또는 다른 원하는 컴포넌트들의 임의의 결합이 개시된 실시예들 중 임의의 실시예에서 하부 표면(177) 및 상부 표면(179) 상에서 사용될 수 있다.
리드프레임(250)은, 도전성 필라들(252)이 기판을 향해 배향되고 도전 층(176)의 접촉 패드들과 정렬된 채로, 기판(170) 위에 배치된다. 솔더 페이스트(254)는 필라들(252) 또는 도전 층(176) 상에 인쇄되거나 다른 방식으로 배치되고 리드프레임(250)을 기판(170)에 전기적으로 그리고 기계적으로 커플링하도록 재유동된다. 기판(170)은 상부 표면(179)에 임의의 원하는 컴포넌트들을 장착하기 위해 뒤집한다.
도 7b에서, 리드프레임(250)을 갖는 기판(170)이 몰드(200)에 배치된다. 인캡슐란트(210)는 몰드(200)의 개구(200c) 및 기판(170)의 개구(180)를 통해 하부 표면(177) 및 상부 표면(179) 둘 모두 위에 주입된다. 인캡슐란트(210)는 리드프레임(250)의 도전성 필라(252)를 둘러싼다. 리드프레임(250)의 베이스는 선택적인 몰드 필름(256)과의 접촉으로 인해 인캡슐란트(210)로부터 노출된 채로 유지된다. 다른 실시예들에서, 리드프레임(250)이 인캡슐란트로부터 노출된 채로 유지되도록 하부 플레이트(200a)에 직접 접촉하거나 또는 인캡슐란트는 리드프레임 베이스를 완전히 둘러싸도록 허용될 수 있다.
도 7c에서, SIP 패키지(258)는 몰드(200)로부터 패널을 제거함으로써 완성된다. 도 6b에 도시된 것과 유사한 백그라인딩 동작이 이용되어 리드프레임(250)의 베이스 및 인캡슐란트(210)의 일부를 제거한다. 리드프레임(250)의 베이스의 제거는 도전성 필라들(252)을 전기적으로 격리시키고, PCB(52)로의 후속 연결을 위해 인캡슐란트(210)로부터 도전성 필라들을 노출시킨다. 일부 실시예들에서, 솔더 페이스트 또는 다른 도전성 물질은 PCB(52)로의 연결을 형성하는 것을 보조하도록 평탄화 후에 도전성 필라들(252) 상에 인쇄된다. 몰드(200)로부터 제거된 패널은, 함께 형성된 디바이스들을 서로 분리하기 위해 레이저 절단 툴, 톱날 또는 다른 적절한 장비를 사용하여 싱귤레이팅된다.
도 8a 내지 도 8d는 기판(170) 내의 개구(180)에 대한 상이한 구성들을 도시한다. 도 8a 내지 도 8d의 기판(170)은 한 번에 12개의 SIP 디바이스들을 형성하도록 12개의 전체 디바이스 영역들(171)을 포함한다. 디바이스 영역들(171)은 컬럼 당 4개의 디바이스들을 갖는 3개의 컬럼들(259a-259c)로 분할된다. 도 8a에서, 기판(170)을 통과하는 단일 개구(180)는, 인캡슐란트(210)가 몰딩 단계 동안 주입되는 동안 인캡슐란트가 몰드(200)의 상부에서 하부로(또는 그 반대도 가능함) 유동하도록 허용한다. 개구(180)는 몰드(200)의 주입 지점 근처에 위치되어 개구를 통한 인캡슐란트의 용이한 유동을 촉진시킨다. 단일 개구(180)는 디바이스 영역들(171)의 각각의 컬럼(259)을 가로질러 연장되어, 인캡슐란트가 기판의 전체 폭에 걸쳐 기판(170)을 통해 유동하도록 허용한다.
도 8b는 인캡슐란트가 몰드(200) 내로 주입되는 곳에 인접한 기판의 에지에서 기판을 통해 형성된 3개의 별개의 개구들(180b)을 갖는 기판(170)을 예시한다. 별개의 개구(180b)가 각각의 칼럼(259)에 대해 형성된다. 도 8c는 개구들(180b) 및 부가적인 개구들(180c)이 인접한 디바이스 영역들(171) 사이의 소우 스트리트들에 형성되어 있는 기판(170)을 예시한다. 개구들(180c)은 기판의 길이 및 폭을 통한 다양한 지점들에서, 인캡슐란트(210)가 기판(170)의 상부 측으로부터 하부 측으로 또는 그 반대로 유동하도록 허용한다. 개구들(180c)은 개구(180b)를 통한 인캡슐란트(210)의 유량이 하부 플레이트(200a) 및 상부 플레이트(200b)를 거의 동일한 속도로 완전히 충전하기에 불충분할 때 특히 유용하다. 도 8c의 개구들(180c)은 공통 컬럼(259)에 있는 디바이스 영역들(171)의 각각의 인접한 쌍 사이에 형성된다. 다른 실시예들에서, 디바이스 영역들(171)의 일부 인접한 쌍들은 개구들(180c)을 가지며 일부는 그렇지 않다.
도 8d는 단지 하나의 디바이스 영역(171)을 걸러 교번하는 개구들(180c)을 갖는 실시예를 예시한다. 또한, 인접한 컬럼(259)은 바둑판 패턴을 형성하도록 오프셋 패턴들의 개구들(180c)을 갖는다. 다른 실시예들에서, 임의의 바람직한 패턴의 개구들(180c)이 사용된다. 도 8d는 또한 인접한 컬럼들(259) 사이의 소우 스트리트들에 형성된 개구들(180d)을 부가한다. 재차, 개구들(180a, 180b, 180c 및 180d)의 임의의 바람직한 결합이 사용될 수 있다. 개구들(180)은 일반적으로 소우 스트리트들 또는 기판(170)의 에지들 내에 형성된다. 디바이스 영역들(171)의 개구들(180)이 기판(170) 상에 형성된 디바이스들에 대한 설계 제한들을 야기할 수 있더라도, 당업자는 원한다면, 디바이스 영역들(171) 내에 개구들(180)을 형성할 수 있다.
도 9는 몰드(200)에 대한 대안적인 몰드 설계로서 몰드(260)의 리드프레임(170)을 예시한다. 몰드(260)는 하부 플레이트(260a) 및 상부 플레이트(260b)를 포함한다. 리드프레임(170)의 컬럼들(259) 사이에, 하부 플레이트(260a)는 연장부들(262)을 포함하고, 상부 플레이트(260b)는 연장부들(264)을 포함한다. 연장부들(262 및 264)은 기판에 대한 기계적 지지를 제공하기 위해 디바이스 영역들(171) 사이에서 기판(170)과 접촉한다. 연장부들(262 및 264)은 기판(170)에 대한 여분의 지지를 제공하여, 기판의 휨을 감소시킨다. 몰딩 동안보다 플래터(flatter) 기판(170)은 각각의 디바이스 영역(171)을 가로질러 기판(170)의 양 측들 위에 균일한 두께의 인캡슐란트(210)를 촉진시킨다.
일 실시예에서, 연장부들(262 및 264)은 각각의 컬럼(259)의 길이에 대해 연속적으로 연장된다. 연장부들(262 및 264)은 디바이스 영역들(171)의 각각의 컬럼(259)을 격리된 챔버(266a 내지 266c)로 분리한다. 몰드(260)는 인캡슐란트(210)를 각각의 컬럼에 한 번에 주입하기 위해 각각의 컬럼(259)에 대한 개구를 포함한다. 인캡슐란트가 개구들(180)을 통해 하부 플레이트(260a)와 상부 플레이트(260b) 사이에서 자유롭게 유동하더라도, 인캡슐란트(210)는 연장부들(262 및 264)에 의해 설정된 컬럼들(259) 사이의 경계를 가로질러 유동하지 않는다. 다른 실시예들에서, 연장부들(262 및 264)은 필라들 또는 인접한 컬럼들(259)을 완전히 분리하지 않는 다른 구조들로서 제공된다. 그 후, 인캡슐란트(210)는 인접한 컬럼들(259) 사이에서 유동할 것이다.
디바이스들의 형성은 도 3a 내지 도 3h와 유사하게 진행되지만, 기판(170)을 지지하기 위한 연장부들(262 및 264)이 추가되어 있다. 일부 실시예들에서, 상부 플레이트(200b)는 하부 플레이트(260a)와 함께 사용된다. 하부 플레이트(200b)의 연장부들(262)은 연장부들(264)을 필요로 하지 않고 늘어짐(sagging)으로부터 기판(170)을 지지한다.
도 10a 내지 도 10b는 SIP 패키지들 위 또는 아래 중 어디에도 적용될 수 있는 이중-측 필름-보조 몰딩 실시예를 예시한다. 몰드 필름(202)에 도전성 범프들(186)을 부분적으로 매립하는 것 외에도, 몰드 필름(268)은 상위 플레이트(200b 또는 260b)에 제공된다. 기판(170)이 몰드(260)에 배치될 때, 반도체 다이(124)는 몰드 필름(268)과 접촉한다. 따라서, 인캡슐란트(210)는 몰드(260) 내로 유동하지만, 반도체 다이(124)의 후면(128)을 커버하지 않는다.
도 10b는 양-측 필름-보조 몰딩 이후의 SIP 패키지를 예시한다. 도전성 범프들(186)이 패키지의 하부 상에서 노출된다. 반도체 다이(124)는 패키지의 상부에서 노출된다. 반도체 다이(124)를 노출시키는 것은 켑술화 이후, 반도체 다이에 직접 접촉하는 열 확산기가 패키지에 적용되도록 허용한다. 다른 실시예들에서, 인캡슐란트(210)로부터 노출된 채로 남아있기를 원하는, 기판(170)의 임의의 표면 상의 임의의 피처는 몰딩 프로세스 동안 몰드 필름(202) 또는 몰드 필름(268)과 접촉하도록 위치될 수 있다.
도 11a 내지 도 11b는 반도체 다이(124)와 기판(170) 사이의 몰드-언더필(MUF)(269)을 갖는 실시예를 예시한다. MUF(269)는 도전성 범프들(134) 후에 반도체 다이(124)에 적용되거나 기판(170)에 적용될 수 있다. 인캡슐란트(210)와 별개의, 도전성 범프들(134) 주위의 MUF(269)를 갖는 것은 도전성 범프들 사이의 절연 물질의 공동(void)들을 감소시키는 것을 돕는다. 특히, 더 미세한 피치의 도전성 범프들(134)에 있어서, 인캡슐란트(210)가 도전성 범프들 사이의 반도체 다이(124) 아래를 완전히 충전하게 하는 것은 난제를 제시할 수 있다. MUF(269)는 공동들을 남기지 않고 반도체 다이(124)와 기판(170) 사이의 공간을 완전히 충전할 가능성이 더 높다.
도 11b는 인캡슐란트(210) 외에도, MUF(269)가 사용되고 있는 SIP 패키지를 예시한다. 인캡슐란트(210)는 반도체 다이(124)의 측면 및 후면을 커버하는 반면에, MUF(269)는 활성 표면(130)을 커버하고 기판(170)까지 연장된다. 위의 또는 이하의 실시예들 중 임의의 것은 반도체 다이(124)와 기판(170) 사이에 MUF(269)를 추가한 채로 형성될 수 있다.
도 12a 내지 12b는 기판(170)의 하부 표면(177) 상에 핑거 몰딩(finger molding)을 갖는 디바이스를 형성하는 것을 예시한다. 상부 플레이트(200b) 또는 상부 플레이트(260b)는 이전 실시예들에서와 마찬가지로 사용된다. 그러나 상이한 하부 플레이트(270)가 제공된다. 하부 플레이트(270)는 인접한 디바이스 영역들(171)에 걸친 플랫폼(272) 및 각각의 컬럼(259)을 따라 연장되는 핑거 캐비티들(274)을 포함한다. 기판(170)은 하부 표면(177) 및 상부 표면(179) 상에 장착된 임의의 원하는 이산 디바이스(184) 및 반도체 다이(124)를 갖지만, 도전성 범프들(186)이 없다.
기판(170)이 하부 플레이트(270) 상에 배치될 때, 하부 표면(177) 상의 임의의 이산 디바이스(184) 및 반도체 다이(124)는 하부 표면(177)이 하부 플레이트의 플랫폼들(272)과 접촉하도록 핑거 캐비티(274) 내에 놓인다. 인캡슐란트(210)가 몰드 내로 주입될 때, 상부 플레이트(200b)의 캐비티(200d) 및 하부 플레이트(270)의 핑거 캐비티(274)는 이산 디바이스(184) 및 반도체 다이(124)를 커버하도록 인캡슐란트로 충전된다. 최종 패키지에 대한 외부 상호연결을 위해 사용될 하부 플레이트(177) 상의 도전 층(176)의 부분은 플랫폼(272)과 접촉한다. 플랫폼들(272)과 접촉하는 도전 층(176)의 부분은 몰딩 후에 인캡슐란트(210)를 결여한 채로 유지되거나 인캡슐란트(210)로부터 노출된다. 기판(170)과 접촉하는 플랫폼들(272)은 인캡슐란트가 외부 상호연결을 위해 사용될 도전 층(176)의 부분들 위로 유동하는 것을 차단한다.
도 12b에서, 패널(278)은, 플랫폼(272)이 기판(170)과 접촉하는, 하부 표면(177)의 상호연결 영역(276)을 노출된 채로 남기고 몰드로부터 제거된다. 도전성 범프들(284)은 이전 실시예들에서의 도전성 범프들(186)과 유사한 방식으로 도전 층(176) 상의 노출된 상호연결 영역에 형성된다. 범핑 후에, 패널은 톱날 또는 레이저 절단 툴(286)를 사용하여 개별 핑거 몰딩된 SIP 패키지들로 싱귤레이팅된다. 도전성 범프들(284)은 인캡슐란트(210)의 하부 부분(280)보다 기판(170)의 표면(177) 위에서 더 멀리 연장될 수 있거나 또는 더 짧을 수 있다. 도전성 필라들, 스터드 범프들 또는 와이어 본드들과 같은 다른 상호연결 구조들은 도전성 범프들(284) 대신 주어진 상황에 적절하게 사용된다.
도 13a 내지 도 13f는 차폐 층들을 추가한, 기판(170)의 핑거 몰딩 하부 표면(177)을 도시한다. 도 13a는 도 12a의 상부 플레이트(200b) 및 하부 플레이트(270)로부터 제거된 후의 패널(278)을 도시한다. 그런데, 도 13a는 도전성 범프들(284)이 상호연결 영역들(276)에 배치되기 전에, 그리고 디바이스들이 도 12b에서 싱귤레이팅되기 전에 패널(278)이 어떻게 보일지를 평면도로 도시한다. 도 13b에서, 톱날 또는 레이저 절단 툴(288)은 핑거 몰딩된 인캡슐란트(280)를 통해 패널(278)을 반-절단(half-cut)하는데 사용된다. 도 13b의 반-절단 싱귤레이션은, 핑거 몰딩된 인캡슐란트(280)를 각각의 개별 디바이스 영역(171)에 대한 별개의 인캡슐란트 부분(280a)으로 분리하도록 디바이스 컬럼들(259)에 대해 수직인 소우 스트리트를 통해 연장된다. 반-절단 싱귤레이션은 소우 스트리트들(290) 내의 핑거 몰딩된 인캡슐란트(280)의 일부를 제거하지만, 패널(278)을 통해 완전히 싱귤레이팅하지 않는다. 톱(288)에 의한 발-절단의 깊이는 기판(170)을 완전히 통과하고 인캡슐란트(210)의 상부 부분(282)을 부분적으로 통과할 만큼 깊거나 핑거 몰딩된 인캡슐란트(280)를 부분적으로만 통과할 만큼 얕을 수 있다. 기술적으로, 절단은 패널(278)을 완전히 통과할 수 있지만, 단지 부분 절단을 수행하는 것은 각각의 유닛을 함께 유지하기 위해 부분적으로 남아있는 인캡슐란트(210)의 이점을 갖는다.
도 13c에서, 테이프(296) 또는 다른 마스크가 상호연결 영역들(276) 내의 인접한 핑거 몰딩된 부분들(280a) 사이에 적용된다. 차폐 층(300)은 적절한 금속 증착 기술들, 예를 들어, CVD, PVD 또는 무전해 도금을 사용하여 핑거 몰딩된 부분들(280) 위에 적용된다. 테이프(296)는 증착된 금속이 상호연결 영역(276)에 붙는 것을 차단한다. 차폐 층(300)은, 도 13b의 반-절단 싱귤레이션이 각각의 유닛의 최종 2개의 측 표면들을 노출하기 때문에 각각의 디바이스 영역(171) 위의 각각의 핑거 몰딩된 인캡슐란트 부분(280)의 각각의 측 표면 및 상부 표면을 커버한다. 차폐 층(300)은 이산 디바이스(184) 및 하부 표면(177) 상에 장착된 임의의 다른 컴포넌트 위에 캡(cap)을 형성한다. 일부 실시예들에서, 캡이 예비 형성되고 각각의 핑거 몰딩된 인캡슐란트 부분(280a) 위에 배치된다. 예비 형성된 캡들은 인캡슐란트 부분들(280a) 위에 압입(press fit)됨으로써, 접착제에 의해, 또는 다른 적절한 수단에 의해 유지될 수 있다.
도 13d에서, 테이프(296)는 기계적 박리, UV 방출, 열 방출, 화학적 에칭 또는 사용되는 테이프의 유형에 대해 적합한 다른 수단에 의해 제거된다. 테이프(296)의 제거는 또한 도전 층(176)의 부분을 노출시키기 위해 상호연결 영역들(276)에서 차폐 층(300)의 부분을 제거한다. 그 후, 도전성 범프들(284)은 도 12b에서와 같이 형성된다.
도 13e에서, 패널(278)은, 기판(170)의 상부 표면(179)이 캐리어를 등지게 배향된 채로 뒤집히고 캐리어(310) 위에 배치된다. 톱날 또는 레이저 절단 툴(314)은 각각의 SIP 패키지(316)를 서로 완전히 싱귤레이팅하는데 사용된다. 도 13e의 싱귤레이션은 상부 인캡슐란트 부분(282)의 모든 측 표면들을 노출시킨다. 일반적으로, 직사각형 디바이스들이 형성되고, 이에 따라 상부 인캡슐란트 부분(282)은 4개의 측들을 갖지만, 임의의 수 및 형상의 측들이 하위 인캡슐란트 부분(280)과 마찬가지로 사용될 수 있다. 접착 또는 인터페이스 층(312)은 후속 프로세싱을 위해 싱귤레이션 후에 디바이스들(316)를 제 위치에 유지한다.
도 13f에서, 상부 차폐 층(320)은 하부 차폐 층(300)과 유사한 방식으로 상부 인캡슐란트 부분(282) 위에 형성된다. 상부 차폐 층(320)은 반도체 다이(124) 및 기판(170)의 상부 표면(179) 상에 배치된 다른 컴포넌트들에 대한 전자기 차폐를 제공하기 위해 상부 인캡슐란트 부분(282)의 상부 및 측 표면들 위로 연장된다. 상부 차폐 층(320) 및 하부 차폐 층(300)은 함께, SIP 패키지들(316)에 대한 포괄적인 전자기 차폐를 제공한다.
도 14는 도 13a 내지 도 13f에 도시된 바와 같이 형성된 SIP 패키지(326)를 예시하지만, 다른 컴포넌트 구성이 가능하다. SIP 패키지(326)는, 단일 몰딩 단계에서 양-측 몰딩을 위한 간단하고 경제적인 프로세스 흐름을 사용하여 제조되는 동시에, 디바이스의 양 측들 상의 컴포넌트들에 전자기 차폐를 제공한다.
본 발명의 하나 이상의 실시예들이 상세히 예시되었지만, 당업자들은 다음의 청구항들에 기술된 바와 같은 본 발명의 범위를 벗어나지 않고 이들 실시예들에 대한 변형들 및 적응들이 이루어질 수 있다는 것을 인지할 것이다.

Claims (18)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판을 제공하는 단계 - 상기 기판은 상기 기판을 통해 형성된 제 1 개구를 포함함 - ;
    상기 기판 위에 제 1 전자 컴포넌트를 배치하는 단계;
    몰드 내에 기판을 배치하는 단계; 및
    상기 몰드로 인캡슐란트를 증착하는 단계 - 상기 인캡슐란트는 제 1 개구를 통해 유동하여 제 1 전자 컴포넌트를 덮음 - 를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 몰드에 몰드 필름을 배치하는 단계; 및
    제 1 전자 컴포넌트가 몰드 필름과 접촉한 채, 기판을 몰드 내에 배치하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    제 1 전자 컴포넌트에 대향하여 기판 위에 제 2 전자 컴포넌트를 배치하는 단계, 및
    제 2 전자 컴포넌트 위에 인캡슐란트를 증착하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 디바이스를 제조하는 방법으로서,
    기판을 제공하는 단계 - 상기 기판은 상기 기판의 쏘 스트리트(saw street)를 통해 형성된 제 1 개구를 포함함 - ;
    상기 기판 위에 제 1 전자 컴포넌트를 배치하는 단계; 및
    상기 제 1 전자 컴포넌트를 덮도록 상기 제 1 개구를 통해 인캡슐란트를 증착하는 단계를 포함하는,
    반도체 디바이스를 제조하는 방법.
  8. 제7항에 있어서,
    상기 인캡슐란트를 증착하기 전에 상기 기판 위에 상호연결 구조를 형성하는 단계를 더 포함하고,
    상기 상호연결 구조는 상기 인캡슐란트를 증착한 후에 노출된 채로 유지되는,
    반도체 디바이스를 제조하는 방법.
  9. 제7항에 있어서,
    상기 기판 위에 제 2 전자 컴포넌트를 배치하는 단계를 더 포함하고,
    상기 제 1 개구는 상기 제 1 전자 컴포넌트와 상기 제 2 전자 컴포넌트 사이에 있는,
    반도체 디바이스를 제조하는 방법.
  10. 제7항에 있어서,
    상기 기판 위에 제 2 전자 컴포넌트를 배치하는 단계; 및
    몰드에 상기 기판을 배치하는 단계를 더 포함하고,
    상기 몰드는 상기 제 1 전자 컴포넌트와 상기 제 2 전자 컴포넌트 사이에서 상기 기판의 한 표면과 접촉하는,
    반도체 디바이스를 제조하는 방법.
  11. 제10항에 있어서,
    상기 기판이 기판의 한 표면상에 형성된 도전 층을 포함하며, 상기 몰드는 상기 도전 층과 접촉하는,
    반도체 디바이스를 제조하는 방법.
  12. 반도체 디바이스로서,
    기판의 쏘 스트리트를 통해 형성된 제 1 개구를 포함하는 기판;
    상기 제 1 개구의 풋프린트 외부에서 상기 기판 상에 장착되는 제 1 전자 컴포넌트; 및
    상기 제 1 전자 컴포넌트 주위에 그리고 상기 제 1 개구에 증착되는 인캡슐란트를 포함하는,
    반도체 디바이스.
  13. 제12항에 있어서,
    상기 제 1 전자 컴포넌트에 대향하게 상기 기판 위에 배치되는 제 2 전자 컴포넌트를 더 포함하고,
    상기 인캡슐란트는 상기 제 2 전자 컴포넌트 위에 증착되는,
    반도체 디바이스.
  14. 제13항에 있어서,
    상기 인캡슐란트는 상기 제 1 개구를 통해 상기 제 1 전자 컴포넌트로부터 상기 제 2 전자 컴포넌트로 연속적으로 연장되는,
    반도체 디바이스.
  15. 제 12 항에 있어서,
    상기 기판 상에 배치되고 상기 인캡슐란트로부터 노출되는 상호연결 구조를 더 포함하는,
    반도체 디바이스.
  16. 제 3 항에 있어서,
    인캡슐란트를 증착한 후 제 1 전자 컴포넌트 위에 제 1 차폐 층을 형성하는 단계, 및
    인캡슐란트를 증착한 후 제 2 전자 컴포넌트 위에 제 2 차폐 층을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  17. 제 1 항에 있어서,
    기판의 제 2 부분에 인캡슐란트가 없도록 유지하면서 기판의 제 1 부분 위에 인캡슐란트를 증착하는 단계, 및
    인캡슐란트를 증착한 후 기판의 제 2 부분 상에 인터커넥트 구조물을 배치하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  18. 제 1 항에 있어서, 기판을 몰드 내에 배치하기 전에 리드프레임을 기판 상으로 장착하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
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