KR20130115073A - 역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치 - Google Patents

역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치 Download PDF

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KR20130115073A
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칭-웬 시아오
치-후아 첸
첸-시엔 첸
틴-하오 쿠오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치를 개시한다. 개시하는 구조체는 전도성 패드 상에 형성된 적어도 하나의 스터드 범프를 각각 포함하는 복수의 관통 비아 어셈블리를 갖는 상호 연결층, 관통 비아 어셈블리를 둘러싸는 밀봉재, 이 밀봉재의 표면 위에 형성되어 관통 비아 어셈블리에 결합되고 컨덕터를 구비한 제1 재분배층, 및 관통 비아 어셈블리의 다른쪽 단부에서 상호 연결층 위에 배치된 제2 재분배층을 포함하며, 관통 비아 어셈블리는 상호 연결층을 수직으로 관통한다. 하나의 실시예에서, 상호 연결층은 커넥터를 이용하여 하부 패키지 기판에 실장되어 패키지 온 패키지 구조를 형성한다. 제1 집적 회로 디바이스가 상호 연결층의 제2 재분배층 상에 실장될 수 있다. 상호 연결층 및 패키지 온 패키지 구조를 형성하는 방법 또한 개시한다.

Description

역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치{METHODS AND APPARATUS FOR PACKAGE ON PACKAGE DEVICES WITH REVERSED STUD BUMP THROUGH VIA INTERCONNECTIONS}
본 발명은 역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치에 관한 것이다.
집적 회로를 이용하여 제조된 디바이스가 계속해서 축소됨에 따라, 집적 회로 디바이스를 위한 더 작은 패키지에 대한 필요성이 지속적으로 증가하고 있다. 시스템 회로 보드 상의 공간을 절약하고 이용되는 보드 면적을 감소시키기 위해 점점 더 많이 사용되고 있는 한 가지 기법은, 2개 이상의 집적 회로를 "패키지 온 패키지(Package on Package)" 또는 "PoP" 디바이스로 불리는 수직 배열 복합 패키지 구조로 제공하는 것이다. PoP 구조는 필요하였을 시스템 보드 면적을 감소시킴은 물론, 디바이스들을 서로 연결하는 데에 필요하였을 회로 보드 상의 몇몇 커넥터 트레이스에 대한 필요성을 제거하게 된다. 관통 비아 연결부가 수직 배열로 패키징된 디바이스들을 간에 전기적 연결을 제공하는 데에 이용될 수 있다.
예를 들면, 메모리 모듈이 PoP 구조에서 상부 패키지로서 실장될 수 있다. 메모리 모듈은 비한정적인 예로서 DDR, DRAM, SRAM 또는 FLASH 디바이스와 같은 기성품 메모리 디바이스를 1개, 2개 또는 그 이상 포함할 수 있다. 종래의 PoP 구조에서, 상부 패키지 기판은 다층 회로 보드일 수 있고, 유리 보강 에폭시 수지, FR4, BT 수지와 같은 수지, 세라믹, 플라스틱, 필름 또는 수지 재료 내에 직조 유리 섬유 코어를 갖는 것을 비롯한 기타 적절한 기판 재료로 이루어질 수 있다.
상부 기판의 저부면은 이 상부 기판의 저부면으로부터 멀어지게 수직으로 연장하는 하나 이상의 열의 PoP 커넥터를 구비할 수 있다. 이들 PoP 커넥터는 PoP 디바이스의 저부 패키지에 실장된 집적 회로에 대한, 또는 PoP 디바이스가 최종적으로 시스템 회로 보드에 실장될 때에 시스템 보드에 매핑될 연결부에 대한 메모리 모듈로부터의 연결부를 제공한다. 통상적으로, 그 PoP 커넥터들은 솔더 볼이다. 솔더 볼은 특정 최소 크기는 물론, 볼들 간에 요구되는 최소 간격(최소 피치)을 갖는다. PoP 커넥터와 같은 종래의 솔더 볼의 특징들은 얻어지는 구조의 얇기를 제한하고, 도한 PoP 구조의 면적을 확대시키지 않고 지원될 수 있는 상부 패키지에 대한 입/출력 연결부의 개수를 제한한다.
저부 패키지는 역시 적어도 하나의 집적 회로가 실장된 기판이다. 저부 패키지의 상부면은 PoP 커넥터들을 받아들여 이에 전기적으로 연결되는 랜드 또는 패드를 구비한다. 예를 들면, PoP 커넥터들이 솔더 볼의 열인 경우, 저부 패키지의 상부면 상의 랜드 또는 패드는 그 커넥터들에 대응하여 커넥터들을 수용할 것이다.
PoP의 저부 기판은 또한 PoP 구조와 시스템 회로 보드 간의 최종 연결을 형성하기 위한 외부 커넥터를 구비할 수 있다. 저부 패키지는 볼 그리드 어레이("BGA") 타입 패키지일 수 있고, 그 저부면 상에 어레이로 배열된 솔더 볼을 구비하 수 있다.
PoP 구조 내의 디바이스에 대한 입/출력 연결부의 개수가 1200개의 연결부보다 많을 수 있는 소위 "와이드 I/O" 디바이스를 포함할 정도까지 증가하는 경우, 종래의 기법을 이용하여 형성된 PoP 구조는 보드 면적을 필요한 연결부를 제공하도록 증가시키거나 및/또는 두께를 증가시켜야 한다. 상부 패키지와 하부 패키지 간에 PoP 커넥터와 같은 종래의 솔더 볼을 이용하는 경우, 달성될 수 있는 패키지의 얇기도 역시 제한된다.
본 발명은 역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치에 관한 것이다.
예시적인 실시예에서, 반도체 디바이스 구조체는, 제1 집적 회로 디바이스를 수용하도록 된 상부 재분배층, 및 하부 패키지에 실장하기 위한 커넥터들을 갖는 하부 재분배층을 포함한 패키지 온 패키지 상호 연결층; 패키지 온 패키지 상호 연결층을 수직으로 관통하는 것으로, 전도성 패드 상에 적어도 하나의 역 스터드 범프를 각각 포함하며, 상단에서는 각각 상부 재분배층의 컨덕터에 전기적으로 결합되는 한편, 하단에서는 각각 하부 재분배층의 컨덕터에 전기적으로 결합되는 복수의 관통 비아 어셈블리; 상호 연결층에 실장된 적어도 하나의 어플리케이션 프로세서 집적 회로; 상호 연결층의 커넥터들을 수용하는 패드를 상면에 구비하고 회로 보드에 결합하기 위한 복수의 외부 커넥터들을 저면에 갖고 있는 기판을 포함하는 하부 패키지; 및 상호 연결층의 상부 재분배층에 실장되고 적어도 하나의 어플리케이션 프로세서 집적 회로에 결합될 적어도 얼마간의 단자를 갖고 있는 제1 집적 회로 디바이스를 포함한다.
다른 실시예에 있어서, 상호 연결층의 관통 비아 어셈블리가 각각 전도성 패드 상에 역 스터드 범프들의 스택을 더 포함하고 있는 반도체 디바이스 구조체가 제공된다. 또 다른 실시예에 있어서, 상호 연결층의 관통 비아 어셈블리는 각각 전도성 패드 상의 스터드 범프로부터 연장된 본딩 와이어를 더 포함한다.
또 다른 실시예에 있어서, 반도체 디바이스 구조체에서 커넥터는 솔더를 포함한다. 또 다른 실시예에 있어서, 복수의 외부 커넥터는 솔더를 포함한다. 또 다른 실시예에 있어서, 반도체 디바이스 구조체에서 상호 연결층은 관통 비아 어셈블리 및 적어도 하나의 어플리케이션 프로세서 집적 회로를 둘러싸는 밀봉재 층을 더 포함한다. 또 다른 실시예에 있어서, 반도체 디바이스 구조체에서 제1 집적 회로 디바이스는 메모리 디바이스이다. 또 다른 실시예에 있어서, 제1 집적 회로 디바이스는 복수의 메모리 집적 회로의 메모리 모듈이다. 또 다른 실시예에 있어서, 적어도 하나의 어플리케이션 프로세서 집적 회로가 마이크로프로세서로 이루어진 반도체 디바이스 구조체가 제공된다.
또 다른 실시예에 있어서, 1,000개보다 많은 수의 외부 커넥터를 갖는 반도체 디바이스 구조체가 제공된다.
하나의 실시예에서, 반도체 디바이스 구조체는, 패키지 온 패키지 상호 연결층으로서, 이 상호 연결층의 상면에 배치되고 적어도 하나의 집적 회로 디바이스를 수용하도록 된 랜드를 구비하는 제1 재분배층; 이 제1 재분배층에 결합된 전도성 패드 상에 형성된 역 스터드 범프를 각각 포함하고 상호 연결층 내의 밀봉재를 관통하는 복수의 관통 비아 어셈블리; 패키지 온 패키지 상호 연결층의 저면에 배치되는 한편, 패키지 온 패키지 상호 연결층으로부터 연장하여 관통 비아 어셈블리에 결합되는 커넥터들을 구비한 제2 재분배층을 포함하는 것인 패키지 온 패키지 상호 연결층; 패키지 온 패키지 상호 연결층에 실장된 적어도 하나의 어플리케이션 프로세서; 및 기판 및 이 기판의 상면 상의 복수의 랜드를 포함하고 이들 랜드가 커넥터에 결합되어 있는 하부 패키지를 포함하며, 이 하부 패키지는 하부 패키지의 저면으로부터 연장하는 복수의 외부 커넥터를 더 포함하며, 외부 커넥터의 적어도 일부는 적어도 하나의 어플리케이션 프로세서에 전기적으로 결합된다.
다른 실시예에 있어서, 반도체 디바이스 구조체에서 패키지 온 패키지 상호 연결층의 커넥터는 솔더를 포함한다. 또 다른 실시예에 있어서, 복수의 관통 비아 어셈블리가 각각 전도성 패드 상에 역 구리 스터드 범프들의 스택을 더 포함하고 있는 반도체 디바이스 구조체가 제공된다. 또 다른 실시예에 있어서, 1,000개보다 많은 수의 외부 커넥터를 갖는 반도체 디바이스 구조체가 제공된다.
방법의 실시예에서는 제1 캐리어에 부착된 절연층에 코팅된 전도체 재료를 패터닝하여, 절연층에 전도성 패드를 형성하는 단계; 절연층 상의 전도성 패드 각각에 적어도 하나의 역 스터드 범프를 배치함으로써 관통 비아 어셈블리를 형성하는 단계; 절연층 상에 적어도 하나의 어플리케이션 프로세서 집적 회로를 실장하는 단계; 관통 비아 어셈블리 및 어플리케이션 프로세서 집적 회로를 둘러싸는 밀봉재를 형성하되, 관통 비아 어셈블리가 절연층을 통해 수직으로 연장하고 있는 것인 밀봉재를 형성하는 단계; 밀봉재의 표면에서 관통 비아 어셈블리 각각의 제1 단부를 노출시키도록 밀봉재를 그라인딩하는 단계; 관통 비아 어셈블리에 결합되는 컨덕터를 포함하는 제1 재분배층을 밀봉재의 표면 상에 형성하는 단계; 제1 재분배층의 컨덕터에 의해 관통 비아 어셈블리에 결합된 제1 재분배층 상에 커넥터를 배치하는 단계; 절연층으로부터 제1 캐리어를 제거하는 단계; 관통 비아 어셈블리 각각의 제2 단부에 결합된 전도성 패드의 적어도 일부분을 노출시키도록 절연층을 그라인딩하는 단계; 관통 비아 어셈블리에 결합되는 컨덕터를 포함하는 제2 재분배층을 전도성 패드의 노출 부분 위에 형성하는 단계를 포함한다.
다른 실시예에 따르면, 상기한 방법에 있어서, 절연층 상의 전도성 패드 각각에 적어도 하나의 역 스터드 범프를 배치함으로써 관통 비아 어셈블리를 형성하는 단계는 전도성 패드 상에 스터드 범프의 스택을 형성하는 것을 더 포함한다. 또 다른 실시예에 따르면, 상기한 방법에 있어서, 역 스터드 범프의 스택을 형성하는 것은 캐필러리 와이어 본딩 툴을 이용하여 구리 스터드 범프의 스택을 형성하는 것을 포함한다. 또 다른 실시예에 따르면, 절연층 상의 전도성 패드 각각에 적어도 하나의 역 스터드 범프를 배치함으로써 관통 비아 어셈블리를 형성하는 단계는 캐필러리 본딩 툴에서 구리 와이어를 이용하여 스터드 범프 및 이 스터드 범프로부터 연장하는 본딩 와이어를 형성하는 것을 더 포함한다. 또 다른 실시예에 따르면, 상기한 방법은, 커넥터를 하부 패키지 기판의 상면에 실장하는 것을 포함하며, 하부 패키지 기판은 저면에 외부 커넥터들을 더 포함하며, 이들 외부 커넥터의 적어도 하는 적어도 하나의 어플리케이션 프로세서에 전기적으로 연결된다. 또 다른 실시예에 따르면, 상기한 방법은, 제1 재분배층에 집적 회로 디바이스를 실장하여 패키지 온 패키지 구조를 형성하는 것을 포함한다.
본 발명의 실시예들을 이용하면, PoP 구조에 이용할 관통 비아 어셈블리를 갖는 상호 연결층을 저렴한 비용으로 제공하며, 보다 얇은 패키지로 만들 수 있게 하고, 또한 종래의 PoP 구조에서는 지원할 수 없었던 많은 수의 연결부를 갖는 와이드 I/O 디바이스를 지원한다.
본 발명 및 그 이점들을 보다 완벽하게 이해할 수 있도록 이하에서는 첨부 도면을 함께 고려한 후속한 상세한 설명에 대해 기술한다.
도 1은 PoP 구조의 실시예의 단면도이며,
도 2는 PoP 구조의 실시예를 제조하는 중간 처리 단계의 단면도이고,
도 3은 도 2의 PoP 구조의 실시예의 단면도이며,
도 4는 도 3의 PoP 구조의 실시예의 단면도이고,
도 5는 추가적 처리 단계 후의 도 4의 실시예의 단면도이며,
도 6은 추가적 처리 단계 후의 도 5의 실시예의 단면도이고,
도 7은 하나의 실시예에 따른 관통 비아 어셈블리의 단면도이며,
도 8은 PoP 구조의 다른 실시예의 단면도이고,
도 9는 도 8의 실시예의 관통 비아 어셈블리의 단면도이며,
도 10은 본 발명에 따른 방법의 실시예의 흐름도이고,
도 11은 본 발명에 따른 방법의 대안적인 실시예의 흐름도이다.
도면, 도식 및 도해들은 예시적인 것이지 한정하고자 하는 것은 아니며, 본 발명의 실시예들의 일례로서 설명을 위해 간략화한 것으로 축척대로 도시한진 않았다.
본 발명의 실시예 및 실시 형태의 제조 및 이용에 대해 아래에서 상세하게 설명한다. 그러나, 본 발명이 광범위한 각종 특정 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 할 것이다. 논의하는 특정 실시예들은 단지 본 발명의 개시한 개념을 전개하고 이용하는 특정 방식을 예시하고자 한 것으로, 본 발명의 범위나 첨부된 청구 범위의 보호 범위를 제한하고자 하는 것은 아니다.
이하에서 그 일례를 상세하게 설명할 본 발명의 실시예들은 "관통 비아 어셈블리" 또는 "TVA(through via assembly)"로 불리는 스터드 범프 수직 연결부를 이용하여 형성된 상호 연결부를 갖는 PoP 구조를 위한 신규한 방법 및 장치를 제공한다. 하나의 실시예에서, 상호 연결층은 상호 연결층 내에 및 그 연결층을 통과하는 수직 연결부를 제공하도록 형성된 TVA로서 복수의 역 스터드 범프 스택을 포함한다. 역 스터드 범프 스택은 수지, 에폭시 또는 몰딩 화합물과 같은 밀봉재로 둘러싸일 수 있다. 본 발명의 실시예들을 이용하여 완성된 PoP 패키지의 통상적인 배향에서, 역 스터드 범프(들)의 스터드 부분은 PoP 패키지의 상부를 향해 배향되고, 그로부터 연장되는 넥 또는 테일(tail) 부분은 시스템 보드를 향해 아래쪽으로 연장한다. 이로 인해 통상의 와이어 본드 범프와 비교할 때에 "역(reversed)" 스터드 범프라고 지칭한다. 상호 연결층은 또한 플립 칩 어플리케이션 프로세서 또는 "AP(application processor)" 디바이스를 포함할 수 있다. 재분배층(RDL : redistribution layer)이 상호 연결층의 상면 및 저면 모두에 형성된다. 상면에는 제1 집적 회로 디바이스가 플립 칩 구성, 와이어 본드 구성 또는 이들의 조합에 의해 실장될 수 있다. 제1 집적 회로 디바이스는 모듈일 수 있다. 하부 패키지 기판이 마련되고, 이 하부 패키지 기판 상에 상호 연결층이 배치되어 PoP 구조를 형성할 수 있다. 하부 패키지 기판은 신규한 상호 연결층의 저면 상의 커넥터들에 의해 상면에서 결합될 수 있는 랜드 또는 패드를 구비할 수 있다. PoP 구조의 하부 패키지는 PCB 보드이거나, 직조 유리 보강 에폭시 수지와 같은 기타 기판일 수 있다. 추가적인 재분배층이 하부 패키지의 상면 및 저면 모두에 형성될 수 있다. 볼 그리드 어레이 커넥터와 같은 외부 커넥터가 PoP 구조를 시스템 보드에 결합하도록 하부 패키지 기판의 저면에 마련될 수 있다. 어플리케이션 프로세서와 제1 집적 회로 디바이스가 예를 들면 마이크로프로세서인 어플리케이션 프로세서와 캐시 메모리로서 AP에 결합된 외부 메모리 모듈과 같은 시스템을 형성하는 경우, PoP 구조는 시스템 인 패키지(SIP : System in Package) 디바이스일 수 있다.
대안적인 실시예에서, PoP 구조는 또한 상호 연결층 상면에 실장된 제1 집적 회로 디바이스를 포함할 수 있다. 이러한 대안적인 실시예에서, 상호 연결층의 수직 연결부를 형성하는 관통 비아 어셈블리는 와이어 테일 부분이 스터드 범프로부터 아래쪽으로, 즉 상면으로부터 멀어지게 연장하는 역 스터드 범프를 이용하여 형성된다. 몰딩 화합물과 같은 밀봉재가 역 스터드 범프 및 와이어 테일 부분을 포함한 TVA를 둘러싸 보호한다. 또한, 어플리케이션 프로세서는 상호 연결층에 플립 칩 방식으로 실장될 수 있고, 이 또한 밀봉될 수 있다. 하부 패키지 기판은 PoP 구조의 상호 연결층에 결합되고 솔더 범프, 구리 범프, 구리 필라 등에 의해 상호 연결층에 결합될 수 있는 랜드를 구비한다. 하부 패키지는 FR4 코어 또는 기타 유사한 기판과 같은 기판일 수 있고 그 상에 상부 및 하부 재분배층을 가질 수 있으며, PoP 구조를 시스템 보드에 연결하도록 구성된 볼 그리드 어레이 또는 솔더 볼과 같은 외부 커넥터를 포함할 수 있다.
도 1에서는 제1 실시예의 PoP 구조(10)의 단면도를 도시하고 있다. 본 실시예의 PoP 구조(10)는 본 예에서 적층 다이 구성으로 도시한 다수의 집적 회로(23)의 모듈(21)을 포함한다. 이들 다이는 수직 관통 비아 커넥터(25)에 의해 결합될 수 있다. 그러면, 복수의 커넥터(27)가 모듈(21)을 상호 연결층(31)의 상면에 결합한다. 커넥터(27)는 솔더 범프, 구리 범프 혹은 필라, 또는 기타 커넥터일 수 있다. 대안적인 실시예에서, 모듈(21)은 상호 연결층(31)에 와이어 본드 연결로 배치된 하나 이상의 페이스 업 집적 회로(face up integrated circuit)로 형성될 수도 있다. 모듈(21)은 DRAM, FLASH, SRAM 디바이스 또는 이들 형태의 조합과 같은 하나 이상의 메모리 디바이스일 수 있다. 메모리는 듀얼 데이터 레이트("DDR") DRAM과 같은 기성품 디바이스일 수 있다. 모듈(21)은 PoP 구조(10)에서 아래에서 더 설명하는 어플리케이션 프로세서(42)와 결합되어 시스템을 형성할 수 있다.
상호 연결층(31)은 PoP 구조(10)를 위한 수직 연결부를 제공한다. 본 실시예에서, 복수의 관통 비아 어셈블리(35)("TVA")가 적층된 역 스터드 범프 커넥터로 이루어진다. 역 스터드 범프 커넥터는 와이어 본딩에 이용되는 것과 같은 볼 본딩 장비를 이용하여 형성될 수 있다. 역 스터드 범프 커넥터는 예를 들면 구리 또는 금으로 형성될 수 있다. 역 스터드 범프는 아래에서 상세하게 설명하는 바와 같이 위로 적층되어 TVA(35)를 형성한다. 그 스터드 범프는, 실시예들에서 스터드 부분이 베이스 패드에 인접하여 형성되어 PoP 구조의 상부를 향해 위쪽을 향하도록 배향되는 한편, 스터드 범프의 목부가 PoP 구조의 하부를 향해 연장하여 종래의 스터드 범프와 비교할 때에 거꾸로 된 자세로 되기 때문에 "역" 스터드 범프로서 지칭한다. 비한정적인 본 예에서는 2개의 역 스터드 범프를 도시하고 있지만, 보다 많은 역 스터드 범프를 적층하여 TVA(35)를 제공할 수 있다. 역 스터드 범프는 필요한 높이를 제공하도록 적층될 수 있다. 몰딩 화합물(37)이 TVA(35)를 둘러싸 역 스터드 범프의 스택에 대한 보호 및 기계적 지지를 제공한다. 어플리케이션 프로세서("AP")(42)는 집적 회로로서, 플립 칩 방식으로 실장되고 또한 몰딩 화합물(37)에 의해 밀봉된 것으로 도시되어 있다. AP(42)는 임의의 집적 회로일 수 있는 것으로, 예를 들면 마이크로프로세서, 디지털 신호 프로세서, 범용 프로세서, 또는 주문형 집적 회로("ASIC")와 같은 어플리케이션 프로세서일 수 있다. 어플리케이션 프로세스(42)는 모듈(21)과 결합되어 시스템 인 패키지("SIP")를 형성할 수 있다. 상호 연결층(31)은 모듈(21)(상부 재분배층 상의) 및 아래에서 설명하는 하부 패키지(41)에 결합하도록 상면 및 저면에 재분배층("RDL")(33, 39)을 포함한다. 솔더 커넥터(38)가 하부 패키지(41) 및 상호 연결층(31)에 대한 연결을 제공한다. 이들 커넥터는 솔더 범프이거나, 구리 범프, 구리 필라, 마이크로 범프 등과 같은 기타 커넥터일 수 있다. 언더필 재료(48)가 솔더 커넥터(38)를 둘러싸 이를 보호한다. 본 명세서에 있어서 "솔더"란 용어는 유연 솔더 재료는 물론, SnAgCu(SAC) 및 공융 재료(eutectic material)와 같은 무연 조성물을 비롯한 무연 솔더 재료를 포함함을 유념해야 할 것이다. 납 주석 조성물 및 기타 유연 솔더 재료가 이용될 수도 있다.
하부 패키지(41)가 상호 연결층(31)을 지지하고 시스템에 대한 외부 연결을 제공한다. 하부 패키지(41)는 코어(45) 상에 재분배층(44)을 포함하며, 그 재분배층 위에는 솔더 마스크 재료가 도시되어 있다. 외부 커넥터(49)는 시스템 보드에 결합하기 위한 외부적 연결을 제공하다. 이들 외부 커넥터(49)는 솔더일 수 있다. 도시한 예에서, 그 외부 커넥터(49)들은 패키지(41)의 저부를 덮는 어레이 또는 그리드로 배치된 솔더 볼일 수 있고, 이에 따라 그 패키지는 "볼 그리드 어레이" 패키지 또는 "BGA로 지칭될 수도 있다. 도면 부호 46과 같은 관통 비아는 비아 홀 또는 개구를 라이닝하거나 채우는 컨덕터를 갖도록 형성된 것으로, 하부 패키지(41)의 상면과 저면 상의 전도성 트레이스들을 수직으로 결합한다. 외부 커넥터(49)는 어플리케이션 프로세서(42) 및 모듈(21)을 시스템 보드에 결합하는 데에 이용될 수 있다.
수직 공간에서 AP(42) 및 모듈(21)을 서로에 결합하는 데에 PoP 구조(10)를 이용하면, 두 컴포넌트(42, 21)들을 실장하는 데에 필요하였을 시스템 보드 상의 표면적을 최소화한다. 게다가, AP(42)와 모듈(21) 간에 이루어지는 수많은 상호 연결이 PoP 구조 내에서 이루어지고 그 트레이스가 시스템 보드 상에 형성되지 않기 때문에 추가적인 면적 절감이 이루어진다. 게다가, PoP 구조 내에서 기능적으로 서로 연통하는 컴포넌트들을 패키징함으로써, 그들 간의 신호 길이를 짧게 유지하여, 보다 빠른 속도 및 보다 높은 성능이 얻어질 수 있다.
도 2에서는 상호 연결층(31)을 형성하는 프로세스의 실시예를 예시하는 중간 제품(50)의 단면도를 도시하고 있다. 본 명세서에서 개시하는 신규한 상호 연결층의 실시예들은 "웨이퍼 레벨 프로세싱" 또는 "WLP(wafer level processing)"을 이용하여 형성될 수 있다. WLP에서, 웨이퍼 사이즈를 갖는 기판 상에서 수많은 유닛이 동시에 제조될 수 있다. WLP는 반도체 웨이퍼를 위한 사이즈로 된 종래 이용 가능한 웨이퍼 취급 툴, 웨이퍼 그라인딩 툴, 경화 오븐 등을 이용할 수 있다. 그러나, 본 발명의 실시예들은 또한 웨이퍼 레벨 프로세싱을 이용하지 않고 형성될 수 있다. WLP를 이용하면, 다수의 프로세스를 위해 단일 처리 단계에서 수많은 유닛이 제조될 수 있어, 시간을 절약하고 이에 따라 생산량을 증가시킨다.
도 2에서, 수지 코팅 구리(RCC : resin coated copper) 층(30) 또는 수지 코팅 호일 층이 제공되며, 그 수지의 저부면은 처리 동안 RCC를 지지하도록 테이프 또는 접착제(34)에 의해 캐리어(52)에 일시적으로 부착된다. WLP의 경우, 캐리어(52)는 반도체 웨이퍼와 같은 크기로, 예를 들면 8인치 직경, 12인치 직경 등의 크기로 될 수 있다. 캐리어(52)는 유리, 세라믹, 알루미나, 스테인리스강, 또는 처리 동안 RCC(30)에 적절한 일시적 지지를 제공하는 기타 재료로 이루어질 수 있다.
하나의 실시예에서, RCC(30)는 0.25 미크론 내지 18 미크론 두께의 구리 호일로 코팅된다. 다른 두께가 이용될 수 도 있다. 그 구리는 RCC(30) 위에 구리 패드(32)를 형성하도록 예를 들면 포토리소그래피 및 에칭 프로세스를 이용하여 패터닝된다. 대안적인 실시예에서, 알루미늄층이 수지로 코팅되어, RCC(30) 위에 금속 패드(32)를 형성할 수도 있다. 알루미늄은 아래에서 더 설명하는 바와 같이 표면 마감층을 필요로 하지 않는 몇몇 용례에서 이점이 있다. WLP 또는 기타 대량 조립 방법의 경우, RCC(30)은 후속 단계에서 분리될 다수의 개별 유닛들을 포함할 것이지만, 도면에서는 그 유닛 중 하나의 일부분만을 도시하고 있다.
도 3에서는 추가적 처리 단계 후의 중간 제품(50)의 다른 단면도를 도시하고 있다. 도 2로부터 도 3에 도시한 바로 이행할 때에, 다수의 단계들이 수행된다. AP(42)는 다이 부착 프로세스를 이용하여 다이의 배면 상의 수지(30)에 부착되었다. 다이 부착 접착제가 이용될 수 있다. 다이 부착 필름이 AP(42)를 부착하는 데에 이용될 수도 있다. AP(42)는 예시적인 본 예에서 배향된 바와 같이 이제는 위쪽으로 향하고 있는 전도성 본드 패드를 구비한다. 하나의 실시예에서, AP(42)의 본드 패드는 부동태층이 코팅된 Cu 포스트 또는 필라를 포함할 수 있다. AP(42)의 패드측에 편평한 표면을 마련함으로써, AP(42)의 표면이 픽 앤 플레이스 툴에 부착되기 쉬워지기 때문에, 이러한 기법은 다이를 위한 픽 액 플레이스 장비 툴을 보다 용이하게 사용할 수 있게 한다.
AP(42)를 수지(30)에 실장한 후에, 볼 범핑 프로세스를 수행하여 역 스터드 범프 TVA(35)를 형성한다. 와이어 본딩 캐필러리 툴(wire bonding capillary tool)이 예를 들면 구리 또는 금 와이어와 함께 이용되어 각각의 패드(32)에 볼 본딩을 수행할 수 있다. 와이어의 단부에 열을 가함으로써, 와이어 본딩 툴은 캐필러리를 통해 연장하는 와이어의 단부에 볼을 형성한다. 자동화될 수 있는 와이어 본딩 툴은 와이어 본딩 볼을 선택된 패드(32) 상에 눌러 그 볼이 얹혀지게 하여 제1 역 스터드 범프를 형성하는데, 역 스터드 범프를 패드(32)에 접합하는 데에 기계적 압력, 진동 및 때로는 초음파 에너지를 이용한다. 이어서, 본 실시예에서는 본드 와이어는 바로 근처에서 절단되고 또 다른 역 스터드 범프가 제1 역 스터드 범프 위에 형성된다. 이러한 제2 역 스터드 범프가 제1 역 스터드 범프 상에 적층되어, 역 스터드 범프 스택으로서 TVA(35)를 형성한다. TVA(35)의 높이는 AP(42)의 두께보다 크거나 대략 동일하게 하기에 충분하도록 할 필요가 있다. TVA의 높이는 TVA(35)의 정상부가 적어도 AP(42)의 표면 상의 본드 패드만큼 높도록 선택된다. 본 명세서에서 제시하는 비한정적인 예에서는 TVA(35)에 2개의 역 스터드 범프를 도시하고 있지만, 필요하다면 추가적인 높이를 위해 추가적인 스터드 범프가 스터드 범프의 스택에 추가되어 TVA(35)를 형성할 수 있다.
모든 패드(32) 상에 역 스터드 범프 TVA(35)를 형성하기 위한 볼 본딩 작업을 완료한 후에, 밀봉재가 역 스터드 범프 TVA(35) 및 AP(42)를 둘러싸도록 형성된다. 이는 예를 들면 열경화성 에폭시 몰딩 화합물을 사용한 압축 전사 몰딩 단계를 이용함으로써 수행될 수 있다. 다른 수지 및 밀봉재가 그러한 밀봉재를 형성하는 데에 이용될 수 있다. 열 경화 또는 UV 경화가 밀봉재를 경화시키는 데에 이용될 수 있다. 수지가 밀봉재에 이용될 수 있다.
도 4에서는 추가적 처리 단계 후의 중간 제품(50)의 단면도를 도시하고 있다. 밀봉 프로세스 후에, 웨이퍼 그라인딩 공정이 몰딩 화합물(37)에 적용될 수 있다. 이어서, 그라인딩을 수행하여 TVA(35)의 상면 및 본드 패드로부터 몰딩 화합물의 적어도 일부를 제거한다. 웨이퍼 그라인딩은 TVA(35)의 상면의 적어도 일부와 AP(42) 상에 위치한 본딩 패드가 노출될 때까지 지속된다. 웨이퍼 그라인딩 단계 후에, 재분배층("RDL")(33)이 몰딩 화합물(37)의 표면 위에 형성된다. RDL(33)은 구리 트레이스와 같은 컨덕터와 유전체의 층들을 포함할 수 있다. RDL(33)은 솔더 범프 또는 기타 전기적 연결부를 수용하도록 RDL(33)의 상면 상의 패드 위치에 TVA(35)의 상면 및 AP(42)의 본딩 패드들을 매핑할 수 있다. 이어서, 제어형 붕괴 칩 커넥터(controlled collapsing chip connector : C4), 솔더 범프, 또는 플립 칩 조립을 위한 기타 커넥터일 수 있는 커넥터(38)가 RDL(33)의 표면 상에 형성되는데, 비한정적인 본 예에서는 RDL이 구조체의 위쪽으로 배향된 것으로 도시되어 있지만, 아래쪽으로 향하는 것과 같은 다른 배향으로 하여 그러한 작업을 중간 제품(50)에 수행할 수도 있다.
도 5에서는 상호 연결층(32)을 완성하기 위한 최종 처리 단계가 단면도로 도시되어 있다. 도 4의 중간 제품(50)으로부터 도 5에 도시한 바와 같은 상호 연결층(31)으로의 이행시에 다수의 단계가 수행된다. 탈착(demounting) 단계를 수행하여 수지(30)로부터 캐리어(52)를 제거한다. 이어서, 접착제 또는 테이프(24)를 솔더 커넥터(38) 위의 상측에 도포하고, 다시 현재 구조체의 상측에서 일시적 피팅이 캐리어(54)에 대해 이루어진다. 또한, 도면에서의 배향은 단지 예시를 위해 도시한 것으로, 그 프로세스는 다른 방향으로 배향된 구조체에 수행될 수도 있다.
이어서, 추가적인 웨이퍼 그라인딩 단계를 수행하여 수지(30)를 제거한다. 웨이퍼 그라인딩은 각각의 TVA(35)에 대한 구리 패드(32)의 표면을 노출시킨다. 따라서, TVA(35)는 이제 상호 연결층(31)을 상면에서부터 저면까지 관통하는 수직 연결부를 형성한다. 그라인딩 단계 후에, 제2 RDL(39)이 도 5에 도시한 바와 같은 저면에서 패드(32) 상에 형성된다. RDL(39)은 패드(32)에 대한 전기적 연결을 형성하는 한편, 솔더 범프와 같은 솔더 연결부를 위한 랜드를 제공하다.
도 6에서는 하부 패키지 기판(41)에 장착된 상호 연결층(31)을 도시하고 있다. 도 5에 도시한 중간 제품으로부터 도 6에 도시한 어셈블리로의 이행을 위해, 다수의 추가적인 단계들이 수행되었다. 캐리어(54)는 상호 연결층(31)으로부터 탈착되었으며, 이 상호 연결층(31)은 이제는 상부 및 하부 RDL 층(33, 39)을 포함한다. 웨이퍼 레벨 처리 기법이 상호 연결층(31)을 제조하는 데에 이용되는 경우, 복수의 어셈블리를 추가적인 조립을 위해 개별 유닛으로 분리하도록 싱귤레이션(singulation) 단계를 수행한다. 이는 기계적 스크라이빙 또는 소잉, 레이저 소잉, 또는 이들의 조합에 의해 행해진다.
개별 유닛들이 서로 분리된 후에, 상호 연결층(31)을 뒤집어, TVA(35)가 "역"으로 배향되고 솔더 커넥터(38)는 하부 패키지(41)에 면하게 배치되도록 할 수 있다. 따라서, 스터드 범프(35)는 이제 "역"으로 된 자세로 배향되어 있다. 이러한 뒤집는 단계는 예를 들면 자동화 픽 앤드 플레이스 툴을 이용하여 행해질 수 있다. 상호 연결층(31)은 이제는 하부 패키지(41) 상에 장착되어 있다. 하부 패키지(41)는 플립 칩 본딩을 위해 그 상면에서 랜드 또는 패드를 포함하며, 솔더 커넥터(38)는 하부 패키지(41)에 본딩된다.
하나의 예시적인 방법 실시예에서, 열 리플로우 프로세스가 이용될 수 있다. 캐필러리 언더필과 같은 언더필 층(48)이 솔더 커넥터(38)를 보호하는 데에 이용될 수 있다. 캐필러리 언더필 프로세스는 모세관 작용을 통해 상호 연결층(31) 아래에서 흘러 솔더 커넥터(38)를 둘러싸는 액상 재료를 이용하며, 그 후에 언더필 재료가 열 또는 UV 에너지에 의해 경화되어 그 재료(48)를 굳힐 수 있다. 성형 언더필층과 같은 기타 언더필 재료가 이용될 수도 있다.
앞서 도 1과 관련하여 설명한 바와 같이, 하부 패키지(41)는 상호 연결층(31)에 대해 지지를 제공하는 한편, 외부 커넥터(49)를 통해 시스템 보드에 대한 추가적인 전기적 연결을 제공한다. 하부 패키지(41)는 본 예에서는 FR4 기판과 같은 에폭시 수지 기판에 기초한 것으로 제시하고 있지만, 실리콘 인터포저(interposer)와 같은 대안이 또한 기판으로서 이용될 수 있다. 하부 패키지(41) 내의 관통 비아(46) 및 다층 회로 컨덕터는 예를 들면 추가적인 연결성을 제공하고 회로 매핑 기능을 지원할 수 있다.
도 7에서는 전술한 실시예의 상호 연결층(31)의 관통 비아 어셈블리(35)의 단면도를 도시하고 있다. 도 7에서, 관통 비아로서 역 스터드 범프 TVA를 이용한 상호 연결층(31)의 실시예를 이용하면, 예를 들어 관통 비아 연결부로서 기판 상에 장착된 솔더 볼 연결부를 이용하는 종래의 PoP 구조에 비해 다수의 이점을 갖는다. 이러한 실시예를 이용하여 얻어지는 PoP 구조체는 종래의 PoP 구조를 보다 얇게 할 수 있다(높이가 더 작다). 역 스터드 펌프 TVA(35)는 광범위하게 이용되고 매우 경제적인 와이어 볼 본딩 기술 및 장비를 이용하여 생성된다. TVA를 위해 특별한 범프 하부 금속(UBM : under bump metallization)을 필요로 하지 않는다. TVA(35)는 구리 또는 금 본드 와이어로 형성되고, 상호 연결층(31)은 재료로서 몰딩 화합물 및 본드 와이어를 이용한다. 이들 재료는 반도체 패키징에 통상 이용되고 있고 매우 경제적이다. PoP 구조를 제조하는 데에 있어 비용을 더 감소시키고 처리량을 증가시키도록 WLP가 이용될 수 있다. PoP 구조(10)는 미세한 피치를 가지며, 칩 스케일 패키지(CSP : chip scaled package)에서 1200개의 I/O 연결부보다 많은 와이드 I/O 디바이스의 이용을 지원할 수 있다. 그 특징을 보다 상세하게 나타내기 위해 영역(26)의 확대 상세도를 도 7에 도시하고 있다.
도 7에서는 도 6의 영역(26)을 확대 단면도로 도시하고 있다. 도 7에서, TVA 어셈블리(35)는 패드(32) 상에 수직 방향으로 적층된 역 스터드 범프(351, 352)를 포함하는 것으로 도시되어 있다. 패드(32) 상의 마감 플레이트(36)는 니켈, 니켈/금, 또는 ENIG(무전해 니켈 금 도금), ENEPIG(무전해 니켈 무전해 팔라듐 금 도금), 팔라듐, 은, 니켈-팔라듐 등을 비롯하여 이들에 한정되지 않는 구리 스터드 범핑 프로세스를 위한 기타 도금을 포함할 수 있다. 전술한 바와 같이, 수지 코팅 캐리어(30)가 수지로 코팅한 알루미늄이었다면, 패드(32)가 알루미늄으로 이루어질 것이기 때문에 구리 패드(32)에 대해 설명한 표면 마감 단계는 생략할 수 있음을 유념해야 할 것이다. 역 스터드 범프(351, 352)의 폭은 이들 역 스터드 범프가 도 7에서 아래쪽으로 연장함에 따라 본 명세서에서 베이스 영역으로도 지칭하는 부착 지점에서부터 좁아져, 본 명세서에서 테일 영역으로도 지칭하는 가장 좁은 지점의 목부에서는 패드(32)의 폭의 0.5X 내지 1X로 될 수 있다. 솔더 온 패드(solder on pad) 구성과는 달리, TVA(35)의 피치는 패드 피치와 유사하고, 어떠한 추가적인 피치도 필요로 하지 않아 단락 또는 간섭이 방지된다. TVA에서의 스터드 범프 스택이 "뒤집힌" 형태로 배향되기 때문에, 이러한 식으로 도시한 경우에 TVA(35)는 "역 스터드 범프" 어셈블리로서 지칭될 수 있다. 그러나, 도면에서의 배향은 임의적인 것으로, 다른 배향이 이용될 수도 있다.
도 6의 어셈블리, 즉 상호 연결층(31)과 하부 패키지(41)가 테스트할 준비가 된 PoP 구조를 형성하다. 기능성 및 연결성 테스트를 이용하여 AP(32)를 가동시키고, 상호 연결층(31) 및 하부 패키지(41)에 대한 외부 커넥터(49)의 기계적 및 전기적 연결을 확인하기 위한 테스트를 수행함으로써, KGP(known good package) 상태가 결정될 수 있다. 상부 디바이스를 실장하기 전에 어셈블리에 대해 KGP 테스트를 수행함으로써, 도 1의 도면 부호 21과 같은 모듈은 "양품(known good)" PoP 구조 상에만 실장될 수 있다. 모듈(21)이 결함이 있는 PoP 구조 상에 실장되지 않기 때문에, 낭비 및 수율 손실이 감소되고 비용이 더욱 낮아진다.
도 8에서는 다른 대안적인 실시예의 PoP 구조(70)를 단면도로 도시하고 있다. 이 대안적인 실시예에서, 앞서 도 1에서 도시한 많은 요소들이 도시되어 있어, 동일 요소들에 대해 동일한 도면 부호를 이용한다.
도 8에서, 상호 연결층은 앞서 도면 부호 31로서 예시한 것으로부터 본 실시예를 구분할 수 있도록 도면 부호 71이 부여되어 있다. 몰딩 화합물(37) 및 AP(42)는 도 1에서와 동일하다. 또한, 도 8에서 집적 회로(23)의 스택일 수 있는 모듈(21)이 도 1에서와 동일하여 본 실시예에서는 상세하게 설명하지 않는다. 또한, 하부 패키지(41)는 도 1은 물론 앞서 제시한 다른 도면들에서와 동일하여, 그 역시 본 실시예에서는 상세하게 설명하지 않는다.
도 8은 역 스터드 범프 TVA가 구리 패드 상의 단일 역 스터드 범프(73) 및 "테일" 부분(72)을 형성하는 연장 와이어로 이루어진 상호 연결층(71)을 도시하고 있다. 이러한 TVA도 또한 와이어 본딩 시스템의 볼 본딩 툴을 이용하여 형성된다. 그러나, 앞선 도면들에서 도시한 실시예들과 같이 적층된 역 스터드 범프 대신에, 역 스터드 범프(73)를 형성한 후에, 와이어 본딩 중에 수직 와이어(72)를 분배하고 그 와이어를 절단하여 테일 부분(72)을 형성한다. 이어서, 몰딩 화합물(37)이 역 스터드 범프를 둘러싼다.
상호 연결층(71)의 형성은 앞선 도 2 내지 도 6에 도시한 프로세스와 매우 유사하다. 도 2에서는 수지 코팅 구리층이 테이프 또는 접착제를 이용하여 유리 캐리어와 같은 캐리어에 부착된다. 이어서, 구리 호일 또는 구리층이 패터닝되어 구리 패드를 형성한다. 이러한 대안적인 실시예를 형성하는 프로세스에서, 구리 패드는 이어서 캐필러리 본딩 툴을 이용하여 도 8의 도면 부호 73과 같은 역 스터드 범프를 수용하는 데에 이용된다. 캐필러리 툴은 구리 패드 상에 놓인 스터드로부터 멀리 이동함에 따라 본딩 와이어를 분배한다. 이러한 와이어는 도 8의 수직 테일 부분(72)이 된다. AP(42)가 이어서 대체로 앞선 도 3에서 도시한 바와 같이 다이 부착(die attach)식으로 실장되고, 몰딩 화합물이 와이어, 역 스터드 범프(73) 및 AP(42) 주위에 형성된다. 몰딩 화합물의 그라인딩, 와이어 및 AP(42) 상에 제1 RDL의 형성, 그 RDL 상에 솔더 범프 또는 C4 커넥터의 형성, 캐리어로부터 층(71)의 탈착, 그 층을 상면에서 제2 캐리어에 장착, 구리 패드를 노출시키기 위한 수지층의 그라인딩, 제2 RDL 층의 형성, 및 하부 패키지 기판에 대한 실장과 같은 도 3 내지 도 6의 나머지 단계들은 모두 전술한 바와 같이 수행되어, 본 실시예에서는 반복 설명하지 않는다.
도 8에 도시한 역 스터드 범프-와이어 TVA를 갖는 본 실시예의 PoP 구조(70)는 와이어 테일 부분(72)이 프로세스 중에 틀어지거나 정렬 상태를 잃을 수 있기 때문에 스터드 범프 프로세스에서 주의를 요한다. 그러한 상황은 몰딩 화합물(37)을 형성하기 위한 압축 몰딩 중에 또는 AP(42)의 다이 부착 중에 발생할 수 있다. 이는 매우 미세한 본딩 와이어가 프로세싱 또는 몰딩 중에 이동하는 "와이어 스위프트"로서 알려진 효과에 기인한다. 도 1에 도시한 바와 같은 적층 역 스터드 범프의 실시예는 가능한 와이어 스위프트의 영향을 덜 받을 수 있다. 두 실시예들 모두 PoP 구조에서 상호 연결층으로서 이용할 미세한 피치의 관통 비아 연결부를 제공한다.
도 9에서는 역 스터드 범프(73) 및 와이어 테일 부분(72)을 상세 단면도로 도시하고 있다. 이 도면에는 하나의 TVA가 도시되어 있다. 패드(32)는 니켈, 니켈-팔라듐, 구리, 니켈-구리, 은, ENEG, ENEPIG, 및 기타 공지의 마감 도금을 포함할 수 있는 전술한 바와 같은 마감 도금(36)을 포함할 수 있다. 또한, 수지 코팅 캐리어(30)가 알루미늄 코팅과 함께 이용되는 경우, 패드(32)가 구리 대신에 알루미늄으로 이루어지기 때문에 마감 처리를 필요로 하지 않는다. 역 스터드 범프(72)가 예를 들면 구리 또는 금 와이어를 이용한 와이어 본딩의 경우와 같이 캐필러리 툴을 이용하여 형성된다. 볼이 본딩 와이어의 단부에 형성된 후에, 그 툴은 패드(32) 상에 기계적으로 볼을 장착하고 변형시켜 스터드를 형성한다. 그러나, 이러한 예시적인 실시예에서는 그 툴은 툴을 후퇴시킬 때에 와이어가 스터드에 부착된 채로 유지되게 할 수 있어, 도 9에 도시한 바와 같은 "테일" 부분(72)을 형성한다. 이러한 역 스터드 범프 및 와이어의 구성이 나중에 상호 연결층을 관통하는 TVA를 형성한다.
도 10에서는 본 발명의 실시예의 PoP 구조를 형성하는 방법의 흐름도를 도시하고 있다. 단계(61)에서, 집적 회로 디바이스를 수용하도록 상호 연결층에 상부 재분배층이 마련된다. 적어도 하나의 스터드 범프를 포함하는 복수의 TVA가 상호 연결층을 통과하는 수직 연결부를 형성하도록 마련되고, 적어도 하나의 집적 회로가 상호 연결층에 실장된다. 단계(63)에서, 하부 재분배층이 상호 연결층의 저면에 형성되고, 솔더 범프와 같은 커넥터가 저부 재분배층에 형성된다.
단계(65)에서, 외부 커넥터의 어레이가 패키지 기판의 저면 상에 마련되고, 상면 상에는 상호 연결층의 솔더 범프 커넥터를 수용하도록 랜드가 마련된다.
단계(67)에서, 상호 연결층을 패키지 기판 상에 적층함으로써 PoP 구조를 형성한다. 제1 디바이스가 상호 연결층의 상부 재분배층 상에 실장되어, PoP 구조를 완성한다.
도 11에서는 스터드 범프 관통 비아 어셈블리를 갖는 상호 연결층을 형성하는 제조 방법의 흐름도를 도시하고 있다. 단계 1에서, 수지 코팅 구리층 상에서 구리 호일을 패터닝하여 전도성 패드를 형성한다. 단계 2에서, 적어도 하나의 역 스터드 범프를 각각의 전도성 패드 상에 형성함으로써 관통 비아 어셈블리를 형성한다. 단계 3에서, 수지층으로부터 멀어지게 본드 패드가 연장하고 있는 수지 코팅 구리층 상에 어플리케이션 프로세서를 실장한다. 단계 4에서, 어플리케이션 프로세서 및 관통 비아 어셈블리 주위에 밀봉재를 형성하고, 관통 비아 어셈블리의 단부를 노출시키도록 밀봉재를 그라인딩한다. 단계 5에서, 제1 재분배층이 밀봉재 상에 형성되고, 이 제1 재분배층 상에 커넥터가 형성된다. 단계 6에서, 수지 상에서 그라인딩 공정을 수행하여 구리 패드를 노출시키고, 제2 재분배층을 형성하여 스터드 범프 관통 비아 어셈블리를 갖는 상호 연결층을 완성한다.
본 발명의 실시예들을 이용하면, PoP 구조에 이용할 관통 비아 어셈블리를 갖는 상호 연결층을 저렴한 비용으로 제공하며, 보다 얇은 패키지로 만들 수 있게 하고, 또한 종래의 PoP 구조에서는 지원할 수 없었던 많은 수의 연결부를 갖는 와이드 I/O 디바이스를 지원한다.
본 발명의 범위는 본 명세서에서 설명한 구조, 방법 및 단계들의 특정 실시예에 제한되지 않는다. 당업자라면, 본 명세서에서 개시한 상응하는 실시예들과 실질적으로 동일 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 기존에 존재하거나 향후에 개발될 프로세스 또는 단계들이 이용될 수 있고 그 실시예의 일부로서 모색될 수 있다는 점을 본 예시적인 실시예들의 개시로부터 쉽게 이해할 것이다. 따라서, 첨부된 청구의 범위는 그러한 프로세스 또는 단계들을 그 보호 범위 내에 포함한다.
10 : PoP 구조
21 : 직접 회로들의 모듈
23 : 집적 회로
25 : 관통 비아 커넥터
27 : 커넥터
31 : 상호 연결층
33, 39 : 재분배층
35 : 관통 비아 어셈블리
41 : 하부 패키지
42 : 어플리케이션 프로세서
44 : 재분배층
49 : 외부 커넥터

Claims (10)

  1. 패키지로서:
    상부 집적 회로;
    하부 집적 회로;
    상기 상부 집적 회로와 상기 하부 집적 회로를 전기적으로 연결하는 역 스터드 범프 스택(reversed stud bump stack)
    을 포함하는 패키지.
  2. 제1항에 있어서, 상기 역 스터드 범프 스택은 아래위로 적층된 복수의 개별 스터드 범프를 포함하는 것인 패키지.
  3. 제1항에 있어서, 상기 패키지는 회로 보드 상에 실장하도록 구성되며, 상기 하부 집적 회로는 회로 보드와 상부 집적 회로 사이에 위치하도록 구성되는 것인 패키지.
  4. 제1항에 있어서, 제1 재분배층;
    제2 재분배층; 및
    상기 역 스터드 범프 스택은 제1 재분배층과 제2 재분배층을 전기적으로 연결하는 것인 패키지.
  5. 디바이스를 패키징하는 방법으로서,
    접점 패드를 형성하는 단계;
    상기 접점 패드의 제1 면 상에 적어도 하나의 스터드 범프를 형성하는 단계;
    상기 적어도 하나의 스터드 범프를 밀봉하되, 적어도 하나의 스터드 범프의 일부분은 노출되도록 하는 단계;
    상기 적어도 하나의 스터드 범프의 노출 부분 상에 제1 재분배층을 형성하는 단계; 및
    상기 제1 면과는 반대측의 접점 패드의 제2 면 상에 제2 재분배층을 형성하는 단계
    를 포함하는 디바이스 패키징 방법.
  6. 제5항에 있어서, 상기 제1 재분배층, 상기 적어도 하나의 스터드 범프 및 상기 제2 재분배층을 포함하는 어셈블리를 뒤집는 단계; 및
    뒤집은 어셈블리를 하부 패키지에 실장하는 단계를 더 포함하는 것인 디바이스 패키징 방법.
  7. 제5항에 있어서, 상기 적어도 하나의 스터드 범프를 형성하는 단계는,
    제1 와이어의 단부에 볼을 형성하는 것;
    상기 적어도 하나의 스터드 범프의 베이스 영역을 형성하도록 상기 볼을 접점 패드 상에 누르는 것; 및
    상기 적어도 하나의 스터드 범프의 테일 영역을 형성하도록 상기 볼 위에서 와이어를 절단하는 것
    을 포함하는 것인 디바이스 패키징 방법.
  8. 제5항에 있어서, 상기 제1 재분배층에 적어도 하나의 제1 집적 회로를 전기적으로 연결하고 상기 제2 재분배층에 적어도 하나의 제2 집적 회로를 전기적으로 연결하는 것을 더 포함하는 것인 디바이스 패키징 방법.
  9. 기판에 실장하도록 구성된 패키지 온 패키지(PoP) 디바이스로서, PoP 디바이스는 공칭 상부(nominal top) 및 공칭 하부(nominal bottom)를 구비하며, 상기 공칭 상부는 PoP 디바이스가 기판에 실장될 때에 기판으로부터 멀리 떨어지고 상기 공칭 저부는 PoP 디바이스가 기판에 실장될 때에 기판에 근접하게 배치되며, 상기 PoP 디바이스는,
    상기 공칭 상부에 인접한 제1 집적 회로;
    상기 공칭 하부에 인접한 제2 집적 회로; 및
    상기 제1 집적 회로와 상기 제2 집적 회로를 전기적으로 연결하는 역 스터드 범프 어셈블리
    를 포함하며, 상기 역 스터드 범프는 제1 폭을 갖는 베이스 영역 및 제1 폭보다 작은 제2 폭을 갖는 테일 영역을 구비하며, 이 테일 영역은 베이스 영역으로부터 상기 공칭 하부를 향해 연장하는 것인 PoP 디바이스.
  10. 제9항에 있어서, 상기 제1 집적 회로가 전기적으로 결합되는 제1 재분배층 및 상기 제2 집적 회로가 전기적으로 결합되는 제2 재분배층을 더 포함하며, 상기 역 스터드 범프는 제1 재분배층에서부터 제2 재분배층까지 연장하는 것인 PoP 디바이스.
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