JP6507975B2 - 半導体パッケージ回路基板、およびそれを用いた半導体パッケージ - Google Patents

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Description

本発明は、情報機器などに用いられる半導体パッケージに関し、例えばプロセッサや光／電気変換ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、および広帯域メモリを同一パッケージに実装した半導体パッケージに適用可能である。
背景技術として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）標準化団体で規格化を進めているメモリの一つであるＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）がある。このメモリは、プロセッサ−メモリ間の伝送密度を上げるために、データ本数が一チップあたり１０００本以上必要になるため、約２〜３μｍの幅の微細配線を有する超高密度配線技術（例えばシリコンインターポーザを適用した２．５Ｄ実装と呼ばれるパッケージ実装等）が必須である。このような実装技術は、メモリの伝送密度向上以外にも、ＨＰＣ（Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ）やサーバ、通信装置のような大容量スループットが必要な装置におけるプロセッサ−光ＩＣ間の接続にも応用できる。
特開平３−１９０２９８号公報 特開２００７−３１８０３９号公報
背景技術に記載のＨＢＭを実装する半導体パッケージ回路基板は、マザーボードとの電気的多点（１，０００ピン以上）接続のための半田ボール（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ＢＧＡ）実装領域確保や同一パッケージ内に光／電気変換ＩＣなどを搭載したいという要求から、実装面積長辺一辺５０ｍｍ〜６０ｍｍ程度の大きさの大型パッケージが必要になる。約２〜３μｍの幅の微細配線形成には、高解像度露光機（ステッパ）が使われるが、露光サイズの制約（長辺一辺２０ｍｍ〜３０ｍｍ程度の大きさ）があるため、高密度配線部を大型化（長辺一辺５０ｍｍ〜６０ｍｍ程度の大きさ）ができない課題がある。
これの解決手段として、特許文献１に記載のように、有機パッケージの高密度配線部を、それよりも配線密度の低い大型有機基板の上に凸状に形成させる方法があった。しかしながら、半導体パッケージ回路基板への応用には以下の課題があった。
（１）有機パッケージにおいて、導体層として約２〜３μｍの幅の微細配線を形成するために使われる誘電材料は、微細配線加工性を考慮し厚さ数μｍ程度の薄い誘電体材料が使われる。この厚さ数μｍ程度の薄い誘電体材料のヤング率は一般に１０ＧＰａ未満と小さい。そのため、特許文献１に記載されるように同じ誘電材料で導体層として高密度配線と低密度配線を段差型で構成してもパッケージ全体のヤング率が低く、長辺一辺５０ｍｍ程度のサイズのパッケージを構成しようとしたときに強度が保てない。このため、マザーボードへの接続のためのＢＧＡ実装領域が確保できないなどの課題が生じる。
（２）有機パッケージにおいて、導体層として約２〜３μｍの幅の微細配線を形成するために使われる厚さ数μｍ程度の薄い誘電体材料の熱膨張係数（ＣＴＥ）は一般に２０ｐｐｍ／Ｋ超（通常３０〜５０程度）であり、半導体素子を構成するシリコンの２．３〜３ｐｐｍ／Ｋと比べると極めて大きい。このため、特許文献１に記載のように同じ誘電材料でパッケージを構成すると、パッケージのＣＴＥがシリコンよりかなり大きいため、ＣＴＥ差による反り量の差が接続界面の距離を一様にすることができず、長辺一辺１０ｍｍ以上の大きさの面において数十μｍピッチの狭バンプピッチでの接続ができない。
従って、特許文献１の発明では、長辺一辺５０ｍｍ強の大きさの大型半導体パッケージ回路基板における機械強度の確保や約数十μｍの狭バンプピッチ接続ができず、約２〜３μｍの幅の配線を有する所望の半導体パッケージ構造を実現することができない。
本発明は、高密度配線が可能で、大型の半導体パッケージを提供することを目的とする。
本発明は、上記課題を解決する手段を複数含んでいるが、本発明の半導体パッケージ回路基板の一例を挙げるならば、
複数の半導体素子を搭載するための半導体パッケージ回路基板であって、
誘電体層と導体層の積層構造を有する第一の回路基板部と、
前記第一の回路基板部上に形成され、誘電体層と導体層の積層構造を有する第二の回路基板部とを備え、
前記第一の回路基板部の誘電体層を構成する第一の誘電材料のヤング率は、前記第二の回路基板部の誘電体層を構成する第二の誘電材料のヤング率よりも大きく、
前記第一の回路基板部の誘電体層を構成する前記第一の誘電材料の熱膨張係数は、前記第二の回路基板部の誘電体層を構成する前記第二の誘電材料の熱膨張係数よりも小さく、
前記第一の回路基板部は前記第二の回路基板部よりも回路形成面の面積が大きく、
前記第二の回路基板部の表面には半導体素子を搭載するための電極を複数有し、
前記第二の回路基板部内の電気配線の最小配線幅は前記第一の回路基板部内の電気配線の最小配線幅より細いものである。
本発明のさらなる構成、効果は以下明細書全体の開示により明らかになるであろう。
本発明によれば、高ヤング率、低熱膨張係数の第一の回路基板部上に、約２〜３μｍの幅の配線が可能な高密度微細配線用の第二の回路基板部を形成することで、強度を保ったまま高密度配線が可能で、大型の半導体パッケージを提供することができる。
本発明の第一の実施例の半導体パッケージ回路基板の断面図である。 第一の実施例の半導体パッケージ回路基板の上面図である。 第一の実施例における第一の回路基板部と第二の回路基板部の比較説明図である。 第二の実施例の半導体パッケージの断面図である。 第二の実施例の半導体パッケージの上面図である。 第三の実施例としての、第一の実施例の半導体パッケージ回路基板の作製工程のフローチャートである。 第四の実施例の半導体パッケージ回路基板の断面図である。 第四の実施例の半導体パッケージ回路基板の上面図である。 第四の実施例における第一の回路基板部と第二の回路基板部、及び第三の回路基板部の比較説明図である。 第五の実施例の半導体パッケージの断面図である。 第五の実施例の半導体パッケージの上面図である。 第六の実施例としての、第四の実施例の半導体パッケージ回路基板の作製工程のフローチャートである。 第七の実施例の半導体パッケージの断面図である。 ＦＥＭによる応力解析をしたときの構造の図面である。 応力解析による反りの比較結果を表す図である。 試作ＬＴＣＣ基板の挿入損失と反射損失の測定結果を表す図である。 試作ＬＴＣＣ基板の配線断面図である。
以下、本発明の実施の形態を図面を用いて説明する。なお、実施の形態を説明するための各図において、同一の構成要素には同一の名称、符号を付して、その繰り返しの説明を省略する。
本発明の第一の実施例の半導体パッケージ回路基板の断面図を図１に、上面図を図２に示す。
図１の構成では、最下層の第一の回路基板部５において、下面にマザーボードとの電気接続を形成するためのマザーボード接続用の端子として、はんだボール（ＢＧＡボール）７が多数配置され、第一の回路基板部５内には配線１６が内蔵されており、前記のＢＧＡボールと第二の回路基板の配線１４とを電気的に接続している。さらに配線１４に電気的に接続された第二の回路基板の表面の半導体素子実装電極１２−１〜１２−３に実装するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体素子とを電気的に繋いでいる。この回路基板部は、誘電材料を回路形成面となる平面を有する基板形状に形成した層として定義される誘電体層と、前記誘電体層の回路形成面に形成された電気配線で定義される導体層とを有し、前記誘電体層と導体層が積層構造を形成している。第一の回路基板部５においては、横に広がり図示されている複数の配線１６の層間に誘電体層が形成されている様子を示している。前記誘電体層は積層構造を形成するために回路形成面と同じ形状で平行な面を有する基板形状であることが好ましい。また、積層構造を形成した際に回路形成面の導電体層を電気的に接続するために、誘電体層にビア電極などを有していても良い。第一の回路基板部としては、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）回路基板（例えば、特許文献２に記載の低温同時焼成セラミック、ヤング率：１１０ＧＰａ、ＣＴＥ：３〜１２程度）を用いることができる。或いは、コア材入りの有機パッケージでも良い。コア材入りの有機パッケージは、例えば、有機材料からなるコア材と、そのコア材を中心に上下に導体層としてビルドアップ配線を有している。また、ＢＧＡボールもＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）のようなものでも良い。さらに、第一の回路基板部上には、ＢＧＡボールが配置された面と対面する側において、有機の薄膜誘電材と銅のような導電材料の積層により形成された第二の回路基板部３が形成される。この第二の回路基板部には、第一の回路基板部内の配線よりも最小配線幅が細く、例えば１／２以下となる高密度な配線１４が布線されており、このような最小配線の階層化が１つの特徴となる。このように、第二の回路基板部の導体層の最小配線幅を第一の回路基板部の導体層の最小配線幅より細くすることで、例えば、半導体素子−第二の回路基板部−第一の回路基板部−マザーボードまでを、全体を一つの回路として考えた場合に、上記の順に配線幅を太くしていく構成と考えることができる。前者ほど、配線数が多く、高密度に配置するため配線幅が細くなり、抵抗を下げるため配線が短くなる。同様に、後者ほど、配線数が少なく、抵抗を下げるため配線幅を太く構成する。それにより、高密度配線と低抵抗という両方の効果を得られるため好ましい。ここで、前記導体層に形成された電気配線の電流方向に対して垂直かつ回路形成面に対して平行な方向の寸法が最も小さい箇所の寸法を最小配線幅と定義する。また、第二の回路基板部の回路形成面の面積は第一の回路基板部のそれより小さいことも構造上の特徴である。このように、第一の回路基板部を第二の回路基板部よりも回路形成面の面積を大きくすることで、例えば半導体素子を実装するための第二の回路基板部の面積を小さくでき、例えば有機パッケージ基板などへの接続のための第一の回路基板部は、電極として配置するバンプのピッチを大きく、回路形成面の面積も大きくできるため好ましい。第二の回路基板部３においては、横に広がり図示されている複数の配線１４の層間に誘電体層が形成されている様子を示している。
なお、特許文献１との大きな違いは、第一の回路基板部を構成する第一の誘電材料と第二の回路基板部を構成する第二の誘電材料との誘電材料の材料定数が異なることであり、これら最小配線幅や誘電材料の違いとその効果について説明する。表１に、第一の実施例の各回路基板部における誘電体層のヤング率、熱膨張係数（ＣＴＥ）、比誘電率の材料定数、最小配線幅、配線面積、用途の関係を示す。
Figure 0006507975
図３を用いて、前述の第一の回路基板部と第二の回路基板部の特徴を整理する。
半導体素子の微細化は年々進行し、それに伴い半導体素子の外部接続端子間の端子間隔の微細化も進行している。第二の回路基板部３の上部に数十μｍ間隔程度以下の多数の外部接続端子を持つ半導体素子を接続するには、シリコンとの熱膨張係数差を小さくし、反りの影響を小さくする必要がある。他方、第二の回路基板部３の熱膨張係数は、表１に記載の通り３０〜５０程度であり、シリコンとの差は大きく、これによる反りにより大面積での接続は困難となり、一半導体素子あたり長辺一辺１０ｍｍ以下の大きさの接続面しか形成できないことが課題であった。これを解決するため、第一の回路基板部５の誘電材はヤング率を８０〜２００ＧＰａと大きく、熱膨張係数は３〜１０ｐｐｍ／Ｋと小さいものを選択する。第一の回路基板部の誘電体層を構成する第一の誘電材料のヤング率を８０ＧＰａ以上、２００ＧＰａ以下とすることで、第二の回路基板部と、例えば、半導体素子やマザーボードなどとの、熱膨張係数のミスマッチを緩和できるため好ましい。また、第一の回路基板部の誘電体層を構成する第一の誘電材料の熱膨張係数を３ｐｐｍ／Ｋ以上、１０ｐｐｍ／Ｋ以下とすることで、半導体素子と第二の回路基板部との熱膨張係数の差が大きくても、半導体素子と第一の回路基板部の反りを抑制できるため好ましい。一例として、第一の回路基板部としてＡｌ２Ｏ３とＳｉＯ２とＳｒＯを主成分とした材質のＬＴＣＣと、第二の回路基板部としてシクロオレフィンポリマーを主成分とした材質を用いた場合の数値を表１に記載する。この結果、長辺一辺５０ｍｍ超の大きさの半導体パッケージ回路基板を実現すると共に、半導体素子との接続面積が、一半導体素子あたり約４００ｍｍ２ 超を可能とする。なお、第一の回路基板部５の配線幅（図中Ｗ２）は第二の回路基板部３の約２〜３μｍの配線幅Ｗ１より太く、１５〜３０μｍ程度が最小値となる。このような構成とすることで、例えば、半導体素子、第二の回路基板部、及びマザーボードの熱膨張係数のミスマッチをヤング率の高い第一の回路基板部により緩和し、半導体素子と第二の回路基板部の熱膨張係数の差が大きくても、半導体素子と第一の回路基板部の反りを抑制しているという結果が得られた。
なお、表１に記載の材料定数の測定方法は以下の通りである。
比誘電率：比誘電率特性は、ネットワークアナライザを用いて、円柱共振器を用いた方法（ＪＩＳ Ｒ１６２７に準拠）で求める。
ＣＴＥ ：ＣＴＥ（熱膨張係数）の評価は、ＪＩＳ Ｒ１６１８に準ずる方法で行う。ＴＭＡ（Ｔｈｅｒｍｏｍｅｃｈａｎｉｃａｌ Ａｎａｌｙｓｉｓ 熱機械分析)装置を用いて、室温（ＲＴ）〜４００°Ｃの平均熱膨張係数を評価する。
ヤング率：ヤング率評価は、ＪＩＳ Ｒ１６０２記載の超音波パルスにより評価する。
例えば、Ａｌ２Ｏ３とＳｉＯ２とＳｒＯを主成分とした材質のＬＴＣＣの場合では、室温から１８０度に温度を上昇させたときのＣＴＥは６ｐｐｍ／Ｋであり、その際のヤング率は１１０ＧＰａである。また、数μｍ程度の薄い誘電層としてシクロオレフィンポリマーを主成分とした材質の材料を用いた場合の同じ条件におけるＣＴＥは５０ｐｐｍ／Ｋであり、その際のヤング率は２．９ＧＰａである。
本実施例と従来技術とを定量的に比較すると、以下のようになる。
特許文献１では、機械強度とシリコンとのＣＴＥミスマッチによる反りからパッケージサイズは長辺一辺が１０ｍｍ程度の大きさが限界である。また、半導体素子の接続端子間隔も数十μｍは対応困難で実用上は１００μｍ強となり、５５μｍの端子間隔での接続に対応することが求められるＪＥＤＥＣが規格化した次世代の高性能メモリであるＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）には利用不可である。
これに対して、本実施例では、高ヤング率と低熱膨張係数（ＣＴＥ）の第一の回路基板部をベースとすることで、熱膨張による寸法差を小さくし、かつ剛性を大きくできる。それにより、半導体素子と第一の回路基板部の反りを抑制し、長辺一辺が５０ｍｍ超のパッケージサイズが可能となる。また、第一の回路基板部の誘電体層を構成する第一の誘電材料と、第二の回路基板部の誘電体層を構成する第二の誘電材料との熱膨張係数をほぼ同じとすることで、５５μｍの端子間隔での接続に対応することも可能となり、ＨＢＭに適用可能となる。
本実施例によれば、全体構造の強度を保つためにヤング率が大きく、さらに半導体素子のシリコン材料と熱膨張係数（ＣＴＥ）が近くなるようにＣＴＥが低い誘電材料で構成された第一の回路基板部（例えば、ヤング率：８０〜２００ＧＰａ程度、ＣＴＥ：３〜１２ｐｐｍ／Ｋ程度のＬＴＣＣ材料）の上に、微細配線性を重視した第二の回路基板部（例えば、ヤング率：１０ＧＰａ未満、ＣＴＥ：２０〜５０ｐｐｍ／Ｋ程度の有機材料）を積層した半導体パッケージ回路基板の構成とすることで、所望のパッケージ回路基板の接続面積、配線密度を実現することができる。第二の回路基板部の誘電体層を構成する第二の誘電材料のヤング率を１０ＧＰａ未満、熱膨張係数を２０ｐｐｍ／Ｋ以上、５０ｐｐｍ／Ｋ以下であることで、現実的に入手しやすい樹脂材料から選定できるので好ましい。このような第一及び第二の回路基板部を積層した回路基板を用いることで、例えば、半導体素子、第二の回路基板部及びマザーボードの熱膨張係数のミスマッチをヤング率の高い第一の回路基板部により緩和し、半導体素子と第二の回路基板部との熱膨張係数の差が大きくても、半導体素子と第一の回路基板部の反りを抑制できるという効果が得られる。
なお、第二の回路基板部は矩形に限らず、円形や長円形状等の変形形状でもよい。
以上をまとめると、本実施例では、
複数の半導体素子を搭載するための半導体パッケージ回路基板であって、
誘電体層と導体層の積層構造を有する第一の回路基板部と、
前記第一の回路基板部上に形成され、誘電体層と導体層の積層構造を有する第二の回路基板部とを備え、
前記第一の回路基板部の誘電体層を構成する第一の誘電材料のヤング率は、前記第二の回路基板部の誘電体層を構成する第二の誘電材料のヤング率よりも大きく、
前記第一の回路基板部の誘電体層を構成する前記第一の誘電材料の熱膨張係数は、前記第二の回路基板部の誘電体層を構成する前記第二の誘電材料の熱膨張係数よりも小さく、
前記第一の回路基板部は前記第二の回路基板部よりも回路形成面の面積が大きく、
前記第二の回路基板部の表面には半導体素子を搭載するための電極を複数有し、
前記第二の回路基板部内の電気配線の最小配線幅は前記第一の回路基板部内の電気配線の最小配線幅より細いことを特徴とする半導体パッケージ回路基板を開示するものである。
本発明の第二の実施例の半導体パッケージの断面図を図４に、上面図を図５に示す。第二の実施例は、第一の実施例の半導体パッケージ回路基板に半導体素子を搭載したものである。
図に示すように、第二の回路基板部３の上に、高密度配線のデバイス２−１，２−２とＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１が実装されている。
なお、本説明ではＡＳＩＣとＨＢＭのような、例えば約２〜３μｍの幅などの、高密度配線が必要な広帯域メモリを同一パッケージに実装した例を示すが、高密度配線が必要な半導体素子であればその組合せは何でも良い。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）とＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＧａｔｅＡｒｒａｙ）の混載品でも良い。
以下に、第２の実施例に相当する構造と、比較例としてＳｉインターポーザーを用いた構造のシミュレーション結果を示す。図４および図５に、５０ｍｍ×５０ｍｍの基板に、３５ｍｍ×３５ｍｍの微細配線層と、２０ｍｍ×２０ｍｍのＡＳＩＣと、その周囲にＨＢＭを４つ配置した基板の上面図と断面図を示す。
図１４の（ａ）は、ＦＥＭ解析モデルによるハーフモデルを示し、図１４の（ｂ）は、ＬＴＣＣ基板を用いた第２の実施例の断面図、図１４の（ｃ）はＳｉインターポーザーを用いた比較例の断面図である。それぞれの構成に用いられている物性値は表２に示した数値を用いた。なお、表２の中には、括弧書きで記した第二の回路基板部のＣＴＥの箇所に１７という数値が入っているが、これはＣｕの値である。第２の回路基板部はＣｕからなる微細配線とポリイミドが混在した状態となり、ポリイミドのＣＴＥは３０〜５０の間であることから、実効的にはこれらの中間の値である２０〜５０となる。ここでの解析では、仮値としてＣｕの値を代表させている。
Figure 0006507975
図１５に、ＦＥＭに基く反りのシミュレーション結果を示す。シミュレータはＦＥＸという日立製作所製の解析ソフトである。
図１５の（ａ）がＬＴＣＣを用いた第２の実施例であり、図１５（ｂ）がＳｉインターポーザーを用いた比較例である。２５°Ｃから１８０°Ｃまで変化した場合の反りは、比較例に比べ１／５となった。これにより高密度微細配線を有しつつ、反りにくいパッケージ回路基板を得られることが分かった。
図１６に、第２の実施例の損失の測定結果を示す。図１６（ａ）は伝送損失であり、図１６（ｂ）は反射損失の特性を示す。これらデータはネットワークアナライザを用いて配線の両端に設けられた電極にプローブを当てて評価する。なお、この測定には高周波測定用のネットワークアナライザとしてＫｅｙｓｉｇｈｔ社のＥ８３６２Ｂ．を用いた。また、第２の実施例のＬＴＣＣの物性値は表３とし、内部配線の構造は、図１７のように１５８μｍの距離の導体間に８μｍの幅と、３０μｍの幅、１５ｍｍの長さ（図１７では奥行き方向）として配置し、周波数特性を確認した。
図１６（ａ）)で分かるように、１４ＧＨｚで−１．７ｄＢという低い伝送損失を示しており、２８Ｇｂｐｓの信号を問題なく通過させることを示している。また図１６（ｂ）で示す反射損失では２０ＧＨｚまで−１０ｄＢ以下の反射損失であり、インピーダンス制御が高周波まで実現できていることを示している。
Figure 0006507975
これらから、ＬＴＣＣ基板を用いることで、高速伝送に適した低損失なパッケージ回路基板を得られることが分かった。
図６に、第三の実施例として、第一の実施例の半導体パッケージ回路基板の製造工程のフローチャートを示す。
まず、電極材料と同時焼成可能なセラミックスの粉末を成形し、電極材料で配線を形成し、それらを同時焼成してＬＳＩパッケージ基板を製造する通常のＬＴＣＣパッケージ基板部作製工程１００によりＬＴＣＣパッケージ基板部（第一の回路基板部）を作製する。その後、微細配線回路基板部（第二の回路基板部）形成のため、パッケージ製造工程で生じた凹凸や反りを平坦化するために研磨工程１０１を導入する。第一の回路基板部の誘電体層を構成する第一の誘電材料として、ＬＴＣＣを用いることで、例えば、従来、半導体素子を搭載する第二の回路基板部の熱膨張係数が、半導体素子の熱膨張係数と乖離しているため反りやすかったのが、本発明の熱膨張係数及びヤング率の構成によれば、その反りを抑制する効果を得られるため好ましい。ＬＴＣＣとして、例えばＡｌ２Ｏ３とＳｉＯ２とＳｒＯを主成分とした材質を選択した場合、ヤング率と熱膨張係数が第二の回路基板部、及びマザーボードとマッチングしているため好ましい。
次に、第二の回路基板部を形成するための以下の工程を実施する。すなわち、導体層を形成し終わるまで、誘電体塗布工程１０２、ステッパを用いたフォトリソグラフィによるパターニング工程１０７、メッキのための下地膜形成工程１０４、ステッパを用いたフォトリソグラフィによるパターニング工程１０７、銅電解メッキ工程１０５、メッキ及び下地膜の除去工程１０６を繰り返す。前記誘電体塗布工程１０２では上下の配線１４を接続するために、パターニングなどによって孔を設けてもよい。また、パターニング工程１０７では、レジストの塗布、露光、及び現像する処理を含む。第二の回路基板部の誘電体層を構成する第二の誘電材料として、有機材料を用いることで、プロセスコストにメリットがある。無機膜をＣＶＤなどの薄膜で形成すると、設備コスト、プロセスコストがかかるが、有機材料であればスピンコートなどの簡易な手段で膜を形成できる。また、薄膜の場合は下地の第一の回路基板部の段差を反映した形状になるため、表面に凹凸ができる、そのためその上に微細配線を形成しようとすると、追加のＣＭＰなどの平坦化処理が必要となりコストがさらにかかる。この点、有機材料であれば、例えば、液体をスピンコートなどにより、下地の第一の回路基板部を平坦化する効果があり、追加の平坦化処理が無くても微細配線を形成できるのでコスト面で有利である。
なお、ここでは第一の回路基板部としてＬＴＣＣ材料を用いたＬＴＣＣパッケージ基板部上に、微細配線を有する第二の回路基板部として有機材料を用いた誘電体層を有し、微細配線の導体層を有する微細配線回路基板部を形成するパッケージ形態の製造を例として挙げたが、パッケージ基板、すなわち第一の回路基板部を他の材料（例えばコア材入りの有機パッケージ）等で代替した場合でもほぼ同様である。
本発明の第四の実施例の半導体パッケージ回路基板の断面図を図７に、上面図を図８に示す。
図７の構成では、最下層の第一の回路基板部５において、下面にマザーボードとの電気接続を形成するためのはんだボール（ＢＧＡボール）７が多数配置され、第一の回路基板部５内には前記のＢＧＡボールと半導体パッケージに実装するＬＳＩとを電気的に繋ぐための配線１６が内蔵されている。ここではこの第一の回路基板部としてＬＴＣＣ回路基板を想定するが、コア材入りの有機パッケージでも良い。また、ＢＧＡボールもＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）のようなものでも良い。
第一の回路基板部５のＢＧＡボール７が配置された面と対向する面において、有機の薄膜誘電材と銅のような導電材料の積層により形成された第三の回路基板４が形成される。この第三の回路基板部４には、第一の回路基板部５の配線１６よりも最小配線幅を１／２以下となした高密度な配線１５が布線されている。
また、第三の回路基板部４の上面には、第三の回路基板部４よりもさらに最小配線幅が細い第二の回路基板部３が形成されている。なお、第三の回路基板部４の回路形成面は第一の回路基板部５と同面積あるいは、それより小さく、第二の回路基板部３の回路形成面は第三の回路基板部４よりもその面積が小さいことも構造上の特徴である（図７、図８参照）。導体層として微細配線を形成する際に使用されるステッパはショットサイズ（１ショットあたりの露光面積）に制約があり、大面積を露光することはできないが、この構成を取ることで、ステッパが必要な微細配線部とステッパが必要でない部分を分けて、ステッパの露光面積を小さくすることでステッパの使用を可能にしているという好ましい効果を得られる。
なお、この半導体パッケージ回路基板上に実装される半導体素子は、第二の回路基板部３の表面および第三の回路基板部４の上面外周の両方に実装されることもあり、この場合、第二の回路基板部の半導体素子実装電極１２−１〜１２−３および第三の回路基板部の半導体素子実装電極１３−１〜１３−２の接続端子間隔を比較すると、その最小接続端子間隔が第二の回路基板部３の方が第三の回路基板部４のものよりも小さいことも特徴となる（図８参照）。
特許文献１では、階層としては高密度配線領域が突起した構成をとっており、配線密度の変化は突起部とその下の支持部の２階層のみであるが、本実施例では配線密度の階層構造が３階層以上であることが特徴である。突起構造についても、１段階のみでなく、第三の回路基板部が第一の回路基板部よりも面積が小さいような場合における２階層以上の階段状構造が構成され得ることも特徴となる。
上述した本実施例の構造上の特徴に加えて、配線幅や誘電材料の違いとその効果について、第一から第三の回路基板部について整理して説明する。なお、表４に各導体層における誘電体層のヤング率、熱膨張係数（ＣＴＥ）、比誘電率の材料定数、配線幅、配線面積、用途の関係を示す。
Figure 0006507975
図９を用いて導体層の配線幅や誘電体層の誘電材料の関係を説明する。
第二の回路基板部３はＨＢＭのような高密度メモリ配線向けに用いることを想定しており、その配線幅は３μｍ未満が好ましいため、ステッパのような高解像度露光機で形成した配線となる。図９中Ｗ１で記載した最小配線幅は３μｍ未満となる。またこのような高解像度のパターン形成を実現するため、周辺絶縁体（図中１０８）には厚さ数μｍ程度の薄い誘電体材料が用いられる。この厚さ数μｍ程度の薄い誘電体材料のヤング率は、一般に１０ＧＰａ未満と小さく剛性は弱い。また熱膨張係数は一般に３０〜５０ｐｐｍ／Ｋ程度であり半導体素子のシリコンの２．３〜３ｐｐｍ／Ｋに比べると１桁大きい。なお、比誘電率は３から５程度のものが使われる。配線エリアの面積はステッパの露光可能領域で制約を受け、およそ長辺一辺３０ｍｍ以下の大きさとなる。
また、第三の回路基板部４は光ＩＣ等の、高速伝送の配線に用いることを想定しており、その配線幅は１０μｍ以下が好ましい。この領域はアライナのような中解像度の露光機で形成した配線となる。図９中Ｗ２で記載した最小配線幅は１０μｍ以下となる。また、このような解像度のパターン形成の場合も第二の回路基板部３と同様に周辺絶縁体（図中１０９）には厚さ数μｍ程度の薄い誘電体材料が用いられる。ヤング率や熱膨張係数は前述のものと同じとなる。比誘電率については、この導体層の配線には１０Ｇｂｐｓ超の高速信号を通すため、導体層に近接する誘電体層による誘電損失を減らすために、第二の回路基板部３より小さいもの（３程度）が望ましい（必須ではない）。なお、配線エリアの面積は露光可能領域の制約を受けないため（長辺一辺２００ｍｍのパターンも可能なため）、長辺一辺５０ｍｍ以上の面積が可能となる。
このような構成をとることで、第二の回路基板部３は広帯域メモリ向けの配線用途として、第三の回路基板部４を光ＩＣ等の高速信号を通すための配線用途として使い分けることが可能になり、結果として半導体パッケージ基板の導体層の配線数を最小限にすることができることが特長となる。
さらに、第一の実施例でも述べたように、第二の回路基板部３と第三の回路基板部４のみではヤング率の低さから剛性が低く、長辺一辺５０ｍｍ程度のサイズを有するパッケージ基板を構成できない。さらには第二の回路基板部３の上部に端子間距離が数十μｍ程度の微細な半導体素子を接続するには、シリコンとの熱膨張係数差に伴う反りの差により大面積での接続は困難となり、長辺一辺１０ｍｍ以下の大きさの接続面しか形成できない。これら課題を解決するため、第一の回路基板部５の誘電材はヤング率が大きく、熱膨張係数が小さいものを選択する。一例として、ＬＴＣＣを用いた場合の数値を表２に記載する。この結果、長辺一辺５０ｍｍ超の大きさのパッケージサイズを実現すると共に、半導体素子との接続面積が一半導体素子あたり、長辺一辺２０ｍｍ超の大きさを可能とする。なお、第一の回路基板部の配線幅（図中Ｗ３）はＷ２より太く１５〜３０μｍ程度が最小値となる。
本実施例によれば、第一の回路基板部と第二の回路基板部の間に、中解像度の露光機（例えばアライナ）を用いたフォトリソ工程で形成した導体層を有する第三の回路基板部を挿入し、配線密度を、第二の回路基板部が最も高く、ついで第三の回路基板部、次いで第一の回路基板部とすることにより、パッケージの配線密度を更に向上することができる。このような半導体パッケージ回路基板では、第二の回路基板部上にプロセッサとＨＢＭ、第三の回路基板部上に光ＩＣなどを実装するような構成として、処理性能を大幅に向上させることもできる。なお、第三の回路基板部には、さらに配線密度の異なる階層を設けても良い。
本発明の第五の実施例の半導体パッケージの断面図を図１０に、上面図を図１１に示す。第五の実施例は、第四の実施例の半導体パッケージ回路基板に半導体素子を搭載したものである。このような構成で半導体素子を搭載することで、通常の半導体パッケージよりも高い配線密度で且つ低損失に半導体素子間を接続できるため、伝送性能の大幅な向上と伝送に必要な電力の大幅な削減が可能となる。
図に示すように、第二の回路基板部３の上に、高密度配線のデバイス２−１，２−２とＡＳＩＣ１が実装され、第三の回路基板部４上で、第二の回路基板部３の周囲に、高速かつ高密度な信号配線が実装されている。
なお、本説明ではＡＳＩＣ、ＨＢＭのような高密度配線の広帯域メモリ、小型光モジュールを同一パッケージに実装した例を示すが、ＨＢＭは高密度配線が必要な半導体素子であれば何でも良く、また小型光モジュールは５Ｇｂｐｓ超の高速信号を高密度且つ低電力化のために短距離に接続したほうが好ましいデバイス（たとえばシグナルコンディショナ（電気信号中継用）ＬＳＩやＨｙｂｒｉｄ Ｍｅｍｏｒｙ Ｃｕｂｅのような１０Ｇｂｐｓ超の信号伝送機能を有する積層メモリ）であれば何でも良い。または、それらに限らずＡＳＩＣやＣＰＵ、ＦＰＧＡが複数混載されたものでも良い。
図１２に、第六の実施例として、第四の実施例の半導体パッケージ回路基板の製造工程を示す。
まず、通常のＬＴＣＣパッケージ基板部作製工程１００によりＬＴＣＣパッケージ基板
部（第一の回路基板部）を作製する。その後、微細配線形成のため、ＬＴＣＣパッケージ基板部作製工程１００で生じた凹凸や反りを平坦化するために研磨工程１０１を導入する。次に、第三の回路基板部を形成するために、導体層を形成し終わるまで、誘電体塗布工程１０２、アライナを用いたフォトリソグラフィによるパターニング工程１０３、メッキ用下地膜形成工程１０４、アライナを用いたフォトリソグラフィによるパターニング工程１０３、銅電解メッキ工程１０５、メッキ及び下地膜の除去工程１０６を繰り返す。前記誘電体塗布工程１０２では上下の配線１４を接続するために、パターニングなどによってビアを設けてもよい。また、パターニング工程１０３では、レジストの塗布、露光、及び現像する処理を含む。
この第三の回路基板部の形成が終わった後、再度研磨工程１０１を導入し、約２〜３μｍの幅の微細配線形成に十分な平坦性を表面に形成した後に、第二の回路基板部を形成するための以下の工程を実施する。すなわち、導体層を形成し終わるまで、誘電体塗布工程１０２、ステッパを用いたフォトリソグラフィによるパターニング工程１０７、メッキ用下地膜形成工程１０４、ステッパを用いたフォトリソグラフィによるパターニング工程１０７、銅電解メッキ工程１０５、メッキ及び下地膜の除去工程１０６を繰り返す。
なお、ここでは第一の回路基板部としてＬＴＣＣパッケージ基板部上に、第二及び第三の回路基板部として有機材料を用いた微細配線回路基板部を２段階で形成するパッケージ形態の製造を例として挙げるが、パッケージ基板を他の材料（例えばコア材入りの有機パッケージ）で代替した場合でも同様である。
図１３に、第七の実施例として、第三の回路基板部を電源雑音低減用途に用いる実施例を示す。
第二の回路基板部３の周辺部の第三の回路基板部４の上面にバイパスコンデンサ１０−１、１０−２を実装し、ＬＳＩとこのコンデンサの間を第三の回路基板部４内の電源−グランドプレーン１１を介して接続する。
電源ノイズ低減用のバイパスコンデンサの高周波性能はＬＳＩとコンデンサ間を繋ぐ経路を低インダクタンスにすることが重要であるため、本実施例のような構成をとることで、短いビア接続、面間距離の狭い平行平板による接続を実現できるため、高周波帯のノイズ低減効果が期待できる。具体的には、一般にはＬＴＣＣパッケージ部における電源−グランドプレーン間距離は５０μｍ程度であるのに対し、第三の回路基板部では１〜２μｍ程度の面間距離の電源−グランドプレーンを形成できるため、プレーンインダクタンスは１／１０以下まで低減することが期待できる。なお、本構成では第三の回路基板部の上にはバイパスコンデンサしか搭載していないが、第五の実施例のような光デバイス等を混載させても良い。
１ ＡＳＩＣ
２−１〜２−４ 広帯域メモリ（ＨＢＭ等）
３ 第二の回路基板部（超高密度配線基板）
４ 第三の回路基板部（高密度配線基板）
５ 第一の回路基板部（マザーボード接続用支持基板）
７ ＢＧＡ ｂａｌｌ
８ 光／電気変換用ＩＣ
９ 光ファイバ
１０−１〜１０−２ バイパスコンデンサ
１１ 電源−グランドプレーン
１２−１〜１２−３ 第二の回路基板部の半導体素子実装電極
１３−１〜１３−２ 第三の回路基板部の半導体素子実装電極
１４ 第二の回路基板部の超高密度信号配線
１５ 第三の回路基板部の高密度信号配線
１６ 第一の回路基板部の低密度信号配線
１７ ファイバ用コネクタ
１８ 光モジュール
１００ ＬＴＣＣパッケージ基板部作製工程
１０１ 研磨工程
１０２ 誘電体塗布工程
１０３ アライナを用いたフォトリソグラフィによるパターニング工程
１０４ メッキ用の下地膜形成工程
１０５ 銅電解メッキ工程
１０６ メッキ及び下地膜の除去工程
１０７ ステッパを用いたフォトリソグラフィによるパターニング工程
１０８ 第二の回路基板部の誘電材部分
１０９ 第三の回路基板部の誘電材部分
１１０ 第一の回路基板部の誘電材部分

Claims (10)

  1. 複数の半導体素子を搭載するための半導体パッケージ回路基板であって、
    誘電体層と導体層の積層構造を有する第一の回路基板部と、
    前記第一の回路基板部上に形成され、誘電体層と導体層の積層構造を有する第二の回路基板部とを備え、
    前記第一の回路基板部の誘電体層を構成する第一の誘電材料のヤング率は、前記第二の回路基板部の誘電体層を構成する第二の誘電材料のヤング率よりも大きく、
    前記第一の回路基板部の誘電体層を構成する前記第一の誘電材料の熱膨張係数は、前記第二の回路基板部の誘電体層を構成する前記第二の誘電材料の熱膨張係数よりも小さく、
    前記第一の回路基板部は前記第二の回路基板部よりも回路形成面の面積が大きく、
    前記第二の回路基板部の表面には半導体素子を搭載するための電極を複数有し、
    前記第二の回路基板部内の電気配線の最小配線幅は前記第一の回路基板部内の電気配線の最小配線幅より細いものであり、
    前記第一の回路基板部の誘電体層を構成する前記第一の誘電材料が、有機材料からなるコア材であり、導体層がそのコア材を中心に上下にビルドアップ配線であることを特徴とする半導体パッケージ回路基板。
  2. 請求項１に記載の半導体パッケージ回路基板において、
    前記第一の回路基板部の誘電体層を構成する第一の誘電材料のヤング率は８０〜２００ＧＰａであり、熱膨張係数は３〜１０ｐｐｍ／Ｋであり、
    前記第二の回路基板部の誘電体層を構成する第二の誘電材料のヤング率は１０ＧＰａ未満であり、熱膨張係数は２０〜５０ｐｐｍ／Ｋであることを特徴とする半導体パッケージ回路基板。
  3. 請求項１または２に記載の半導体パッケージ回路基板において、
    前記第二の回路基板部の誘電体層を構成する前記第二の誘電材料は、有機材料であることを特徴とする半導体パッケージ回路基板。
  4. 請求項１から３のいずれか１項に記載の半導体パッケージ回路基板において、
    前記第一の回路基板部に、マザーボード接続用の端子を複数設けたことを特徴とする半導体パッケージ回路基板。
  5. 複数の半導体素子を搭載するための半導体パッケージ回路基板であって、
    誘電体層と導体層の積層構造を有する第一の回路基板部と、
    前記第一の回路基板部上に形成され、誘電体層と導体層の積層構造を有する第二の回路基板部とを備え、
    前記第一の回路基板部の誘電体層を構成する第一の誘電材料のヤング率は、前記第二の回路基板部の誘電体層を構成する第二の誘電材料のヤング率よりも大きく、
    前記第一の回路基板部の誘電体層を構成する前記第一の誘電材料の熱膨張係数は、前記第二の回路基板部の誘電体層を構成する前記第二の誘電材料の熱膨張係数よりも小さく、
    前記第一の回路基板部は前記第二の回路基板部よりも回路形成面の面積が大きく、
    前記第二の回路基板部の表面には半導体素子を搭載するための電極を複数有し、
    前記第二の回路基板部内の電気配線の最小配線幅は前記第一の回路基板部内の電気配線の最小配線幅より細いものであり、
    前記第一の回路基板部と前記第二の回路基板部との間に、前記第二の回路基板部よりも回路形成面の面積が大きく、前記第一の回路基板部の面積と同じかそれより小さい回路形成面を有し、誘電体層と導体層の積層構造を有する第三の回路基板部を備え、
    前記第三の回路基板部の最小配線幅は前記第二の回路基板部の最小配線幅より太く、前記第一の回路基板部の最小配線幅より細いことを特徴とする半導体パッケージ回路基板。
  6. 請求項５に記載の半導体パッケージ回路基板において、
    前記第一の回路基板部の誘電体層を構成する第一の誘電材料のヤング率は８０〜２００ＧＰａであり、熱膨張係数は３〜１０ｐｐｍ／Ｋであり、
    前記第二の回路基板部の誘電体層を構成する第二の誘電材料のヤング率は１０ＧＰａ未満であり、熱膨張係数は３０〜５０ｐｐｍ／Ｋであり、
    前記第三の回路基板部の誘電体層を構成する第三の誘電材料のヤング率は１０ＧＰａ未満であり、熱膨張係数は３０〜５０ｐｐｍ／Ｋであることを特徴とする半導体パッケージ回路基板。
  7. 請求項６に記載の半導体パッケージ回路基板において、
    前記第三の回路基板部の誘電体層を構成する前記第三の誘電材料は、有機材料であることを特徴とする半導体パッケージ回路基板。
  8. 請求項１から７のいずれか１項に記載の半導体パッケージ回路基板において、
    前記第二の回路基板部の表面に１つ以上の半導体素子を搭載した半導体パッケージ。
  9. 請求項５から７のいずれか１項に記載の半導体パッケージ回路基板において、
    前記第二の回路基板部の表面に１つ以上の半導体素子を搭載し、
    前記第三の回路基板部の上面外周に１つ以上の半導体素子を搭載した半導体パッケージ。
  10. 請求項５から７のいずれか１項に記載の半導体パッケージ回路基板において、
    前記第二の回路基板部の表面に１つ以上の半導体素子を搭載し、
    前記第三の回路基板部の上面外周に１つ以上のバイパスキャパシタを搭載した半導体パッケージ。
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