JP2021082786A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、半導体チップと配線基板を有する。配線基板においては、電源パターンＤＰとグランドパターンＧＰとを含む積層構造からなる微小エレメントＥＬ１が、所定の間隔で複数配置されている。各微小エレメントＥＬにおいて、電源パターンＤＰは、グランドパターンＧＰが形成された配線層よりも一つ上または一つ下の配線層に形成されている。電源パターンＤＰには、電源電圧が供給され、グランドパターンＧＰには、グランド電位が供給される。【選択図】図８

Description

本発明は、半導体装置に関し、例えば、半導体チップおよび半導体基板を含む半導体装置に好適に利用できるものである。

半導体チップを配線基板に搭載することで、半導体パッケージが製造される。また、半導体パッケージを配線基板に搭載することで、電子装置が製造される。半導体パッケージ内の半導体チップには、電源電圧とグランド電位とを供給する必要がある。このため、配線基板には、電源電圧が供給される電源配線と、グランド電位が供給されるグランド配線とが、形成されている。

特開２０１５−１５４０６２号公報（特許文献１）および国際公開第２０１６／１０３３５９号（特許文献２）のそれぞれには、電源プレーンとグランドプレーンとを形成した配線基板を用いた電子装置が記載されている。

特開２０１５−１５４０６２号公報 国際公開第２０１６／１０３３５９号

半導体チップおよび半導体基板を含む半導体装置においては、配線基板の電源配線を経由して半導体チップに電源電圧が供給される。このため、半導体チップに供給される電源電圧の変動を抑制して半導体装置の性能を向上させることが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、複数の配線層を含む第１配線基板と、第１半導体チップと、を有する。前記第１配線基板は、複数の第１積層構造を有する。前記複数の第１積層構造のそれぞれは、前記複数の配線層のうちの第１配線層に形成され、かつ、第１方向に延在する第１導体パターンと、前記複数の配線層のうちの前記第１配線層よりも一つ下の第２配線層に形成され、かつ、前記第１方向に延在する第２導体パターンと、を含む。前記複数の第１積層構造は、前記第１方向と交差する第２方向において第１の間隔で設けられている。前記第１導体パターンには、電源電圧およびグランド電位のうちの一方が供給され、前記第２導体パターンには、前記電源電圧および前記グランド電位のうちの他方が供給される。

一実施の形態によれば、半導体装置は、複数の配線層を含む第１配線基板と、第１半導体チップと、を有する。前記第１配線基板は、第１積層構造と、第２積層構造と、を有する。前記第１積層構造は、前記複数の配線層のうちの第１配線層に形成され、かつ、第１方向に延在する第１導体パターンと、前記複数の配線層のうちの前記第１配線層よりも一つ下の第２配線層に形成され、かつ、前記第１方向に延在する第２導体パターンと、を含む。前記第２積層構造は、前記第１配線層に形成され、かつ、前記第１方向に延在する第３導体パターンと、前記第２配線層に形成され、かつ、前記第１方向に延在する第４導体パターンと、を含む。前記第１積層構造および前記第２積層構造は、前記第１方向と交差する第２方向において、第１の間隔で交互に設けられている。前記第１導体パターンおよび前記第４導体パターンのそれぞれには、電源電圧およびグランド電位のうちの一方が供給され、前記第２導体パターンおよび前記第３導体パターンのそれぞれには、前記電源電圧および前記グランド電位のうちの他方が供給される。

一実施の形態によれば、半導体装置の性能を向上させることができる。

一実施の形態の電子装置の断面図である。 一実施の形態の電子装置の平面図である。 一実施の形態の電子装置における半導体チップとＶＲＭとコンデンサとの関係を示す回路図である。 インピーダンスの周波数依存性を示すグラフである。 半導体チップに供給される電源電圧の時間変化を示すグラフである。 電源・グランドプレーン対についての理論的な説明図である。 配線基板の電源配線およびグランド配線を示す断面図である。 第１の技術を適用した電源配線およびグランド配線を示す断面図である。 第１の技術を適用した電源配線およびグランド配線を示す平面図である。 第１の技術を適用した電源配線およびグランド配線を示す平面図である。 第２の技術を適用した電源配線およびグランド配線を示す断面図である。 第２の技術を適用した電源配線およびグランド配線を示す平面図である。 第２の技術を適用した電源配線およびグランド配線を示す平面図である。 配線基板の電源配線およびグランド配線を示す断面図である。 配線基板の電源配線およびグランド配線を示す断面図である。 時定数Ｌ／Ｒの絶縁体層の厚さに対する依存性を示すグラフである。 時定数Ｌ／Ｒの絶縁体層の厚さに対する依存性を示すグラフである。 配線基板の電源配線およびグランド配線を示す断面図である。 配線基板の電源配線およびグランド配線を示す断面図である。 配線基板の電源配線およびグランド配線を示す平面図である。 配線基板の電源配線およびグランド配線を示す平面図である。 配線基板の電源配線およびグランド配線を示す平面図である。 配線基板の電源配線およびグランド配線を示す断面図である。 配線基板の電源配線およびグランド配線を示す断面図である。 配線基板の電源配線およびグランド配線を示す断面図である。 配線基板の電源配線およびグランド配線を示す平面図である。 配線基板の電源配線およびグランド配線を示す平面図である。 配線基板の電源配線およびグランド配線を示す平面図である。 一実施の形態の電子装置の断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
＜電子装置の全体構成＞
図１は、本実施の形態の電子装置（半導体装置）ＤＳの断面図であり、図２は、本実施の形態の電子装置ＤＳの平面図（上面図）である。図３は、本実施の形態の電子装置ＤＳにおける半導体チップＣＰとＶＲＭ１とコンデンサＣ１，Ｃ２との関係を示す回路図である。

図１および図２に示されるように、本実施の形態の電子装置ＤＳは、配線基板（実装基板）ＰＢ１と、配線基板ＰＢ１上に搭載された半導体装置（半導体パッケージ）ＰＫＧ、コンデンサ（キャパシタ）Ｃ１およびＶＲＭ（Voltage Regulator Module：電圧レギュレータモジュール）１と、を有している。配線基板ＰＢ１上に、更に他の電子部品（図示せず）を搭載することもできる。図１の場合は、コンデンサＣ１は、配線基板ＰＢ１上に複数（ここでは３つ）搭載されているが、配線基板ＰＢ１上に搭載するコンデンサＣ１の数は、変更可能である。コンデンサＣ１は、例えばチップコンデンサを用いることができる。コンデンサＣ１は、二端子コンデンサであるが、三端子コンデンサであってもよい。

半導体装置ＰＫＧは、配線基板ＰＢ２と、配線基板ＰＢ２上に搭載された半導体チップＣＰおよびコンデンサ（キャパシタ）Ｃ２と、を有している。配線基板ＰＢ２上に、更に他の電子部品（図示せず）を搭載することもできる。図１の場合は、コンデンサＣ２は、配線基板ＰＢ２上に複数（ここでは４つ）搭載されているが、配線基板ＰＢ２上に搭載するコンデンサＣ２の数は、変更可能である。コンデンサＣ２は、例えばチップコンデンサを用いることができる。コンデンサＣ２は、二端子コンデンサであるが、三端子コンデンサであってもよい。

なお、電子装置ＤＳにおいては、半導体チップＣＰを含んでいる半導体装置ＰＫＧが配線基板ＰＢ１上に搭載されているため、電子装置ＤＳは半導体チップＣＰを含んでいることになる。このため、電子装置ＤＳは、半導体装置とみなすこともできる。

配線基板ＰＢ１は、半導体装置ＰＫＧ、コンデンサＣ１およびＶＲＭ１が搭載された上面（主面）と、上面とは反対側の下面（図２では図示されない）と、を有しており、平面視において、四角形（より特定的には矩形）の外形形状を有している。

配線基板ＰＢ２は、半導体チップＣＰおよびコンデンサＣ２が搭載された上面（主面）ＰＢ２ａと、上面ＰＢ２ａとは反対側の下面（主面）ＰＢ２ｂとを有しており、平面視において、四角形（より特定的には矩形）の外形形状を有している。配線基板ＰＢ２は、配線基板ＰＢ２の上面ＰＢ２ａに搭載された半導体チップＣＰおよびコンデンサＣ２と、半導体装置ＰＫＧを搭載する配線基板ＰＢ１（実装基板、マザーボード）とを、電気的に接続するためのインタポーザ（中継基板）として機能することができる。

配線基板ＰＢ１は、例えば、複数の絶縁体層（絶縁層、誘電体層）と複数の配線層（導体層、導体パターン層）２とを交互に積層して一体化した多層配線基板（多層基板）である。このため、配線基板ＰＢ１は、複数の配線層２を有している。配線基板ＰＢ１を構成する複数の絶縁体層の上下両面と相互間（層間）とに、それぞれ配線層２が形成されている。このため、厚さ方向に隣り合う配線層２の間には、絶縁体層が介在している。各配線層２は、所定の平面形状（パターン）に加工されており、複数の導体パターン（配線パターン）の集合体とみなすこともできる。

配線基板ＰＢ１を構成する複数の配線層２のそれぞれは、必要に応じて複数の配線を有しており、それらの配線が、配線基板ＰＢ１の内部配線を構成している。配線基板ＰＢ１は、内部配線として、電源電圧（電源電位）が供給される電源配線３と、グランド電位（基準電位、接地電位、ＧＮＤ電位）が供給されるグランド配線４と、信号が伝送される信号配線とを含んでおり、それらは、配線基板ＰＢ１を構成する複数の配線層２により形成されている。電源配線（３，６）は、電源電圧が供給される導体パターン（電源電位用導体パターン）であり、グランド配線（４，７）は、グランド電位が供給される導体パターン（グランド電位用導体パターン）である。配線基板ＰＢ１において、厚さ方向に隣り合う配線層２は、必要に応じて、その間の絶縁体層に形成されたビアＶ１を通じて電気的に接続されている。なお、ビアＶ１は、絶縁体層に形成されたビアホール（スルーホール）内の導体からなる。

配線基板ＰＢ２は、例えば、複数の絶縁体層（絶縁層、誘電体層）と複数の配線層（導体層、導体パターン層）５とを交互に積層して一体化した多層配線基板（多層基板）である。このため、配線基板ＰＢ２は、複数の配線層５を有している。配線基板ＰＢ２を構成する複数の絶縁体層の上下両面と相互間（層間）とに、それぞれ配線層５が形成されている。このため、厚さ方向に隣り合う配線層５の間には、絶縁体層が介在している。各配線層５は、所定の平面形状（パターン）に加工されており、複数の導体パターンの集合体とみなすこともできる。

配線基板ＰＢ２を構成する複数の配線層５のそれぞれは、必要に応じて複数の配線を有しており、それらの配線が、配線基板ＰＢ２の内部配線を構成している。配線基板ＰＢ２は、内部配線として、電源電圧（電源電位）が供給される電源配線６と、グランド電位が供給されるグランド配線７と、信号が伝送される信号配線とを含んでおり、それらは、配線基板ＰＢ２を構成する複数の配線層５により形成されている。配線基板ＰＢ２において、厚さ方向に隣り合う配線層５は、必要に応じて、その間の絶縁体層に形成されたビアＶ２を通じて電気的に接続されている。なお、ビアＶ２は、絶縁体層に形成されたビアホール内の導体からなる。

なお、理解を簡単にするために、図１では、配線基板ＰＢ１において、電源電圧が供給される電源配線３およびビアＶ１を、斜線のハッチングを付して示し、また、グランド電位供給されるグランド配線４およびビアＶ１を，ドットのハッチングを付して示してある。また、図１では、配線基板ＰＢ２において、電源電圧が供給される電源配線６およびビアＶ２を、斜線のハッチングを付して示し、また、グランド電位が供給されるグランド配線７およびビアＶ２を，ドットのハッチングを付して示してある。配線基板ＰＢ１，ＰＢ２には、信号線も存在するが、図１では図示を省略している。また、図１は、断面図であるが、電源電圧が供給される電源配線３，６およびビアＶ１，Ｖ２と、グランド電位が供給されるグランド配線４，７およびビアＶ１，Ｖ２と以外については、ハッチングを省略してある。

配線基板ＰＢ１は、例えば、ガラス繊維に樹脂を含浸させた硬い絶縁体層（コア絶縁層）の上下両面に、導体層と絶縁体層（プリプレグ層）とを交互にビルドアップ工法により積層することで、形成されている。また、配線基板ＰＢ１として、硬い材料からなるコア絶縁体層を有さずに、絶縁体層（プリプレグ層）と導体層とを順に積層して形成する、所謂、コアレス基板を用いてもよい。配線基板ＰＢ２についても、同様である。

配線基板ＰＢ１の上面側の最上層は、ソルダレジスト層（半田レジスト層、絶縁体層）により構成され、配線基板ＰＢ１の下面側の最下層は、ソルダレジスト層（図２では図示されない）により構成されている。配線基板ＰＢ１の上面側のソルダレジスト層は、配線基板ＰＢ１が有する複数の配線層２のうちの最上層の配線層２を覆うように形成されている。なお、配線基板ＰＢ１が有する複数の配線層２のうちの最上層の配線層２は、半田ボールＢＬ接続用の複数の端子パターン（ランド、端子、電極）と、コンデンサＣ１接続用の複数の端子パターン（ランド、端子、電極）と、ＶＲＭ１接続用の複数の端子パターン（ランド、端子、電極）とを含んでいるが、それらは、ソルダレジスト層の開口部から露出されている。配線基板ＰＢ１の上面側において、コンデンサＣ１の各端子（電極）が、配線基板ＰＢ１のコンデンサＣ１接続用の端子パターンに半田を介して電気的かつ機械的に接続され、また、ＶＲＭ１の各端子（後述の入力用端子、出力用端子およびグランド用端子に対応）が配線基板ＰＢ１のＶＲＭ１接続用の端子パターンに半田を介して電気的かつ機械的に接続されている。

配線基板ＰＢ２の上面側の最上層は、ソルダレジスト層（半田レジスト層、絶縁体層）により構成され、配線基板ＰＢ２の下面側の最下層は、ソルダレジスト層により構成されている。配線基板ＰＢ２の上面側のソルダレジスト層は、配線基板ＰＢ２が有する複数の配線層５のうちの最上層の配線層５を覆うように形成されている。配線基板ＰＢ２の下面側のソルダレジスト層は、配線基板ＰＢ２が有する複数の配線層５のうちの最下層の配線層５を覆うように形成されている。なお、配線基板ＰＢ２が有する複数の配線層５のうちの最上層の配線層５は、半導体チップＣＰ接続用の複数の端子パターン（ランド、端子、電極）と、コンデンサＣ２接続用の複数の端子パターン（ランド、端子、電極）とを含んでいるが、それらは、ソルダレジスト層の開口部から露出されている。配線基板ＰＢ２の上面側において、コンデンサＣ２の各端子（電極）が、配線基板ＰＢ２のコンデンサＣ２接続用の端子パターンに半田を介して電気的かつ機械的に接続され、また、半導体チップＣＰの各端子（電極）が、配線基板ＰＢ２の半導体チップＣＰ接続用の端子パターンにバンプ電極ＢＰ（例えば半田バンプ）などを介して電気的かつ機械的に接続されている。また、配線基板ＰＢ２が有する複数の配線層５のうちの最下層の配線層５は、半田ボールＢＬ接続用の複数の端子パターン（ランド、端子、電極）を含んでいるが、それらは、ソルダレジスト層の開口部から露出されている。配線基板ＰＢ２の下面ＰＢ２ｂ側の半田ボールＢＬ接続用の複数の端子パターンと、配線基板ＰＢ１の上面側の半田ボールＢＬ接続用の複数の端子パターンとが、複数の半田ボールＢＬを介してそれぞれ電気的かつ機械的に接続されている。半田ボールＢＬは、半導体装置ＰＫＧの外部接続端子として機能することができる。例えば、半導体装置ＰＫＧを配線基板ＰＢ１に実装する際に、半導体装置ＰＫＧの複数の半田ボールＢＬを配線基板ＰＢ１の上面側の半田ボールＢＬ接続用の複数の端子パターンに接続（接合、半田接続）する。

半導体チップＣＰは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に種々の半導体素子を形成した後、複数の配線層を含む多層配線構造を半導体基板上に形成し、更に必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。このため、半導体チップＣＰ内には、必要に応じて種々の回路（内部回路）が形成されている。

半導体チップＣＰは、配線基板ＰＢ２の上面ＰＢ２ａにフリップチップ接続（フェイスダウンボンディング）されており、半導体チップＣＰの内部回路は、バンプ電極ＢＰと配線基板ＰＢ２の内部配線およびビアとを介して、半田ボールＢＬと電気的に接続され、更に半田ボールＢＬを介して、配線基板ＰＢ１の内部配線（配線層２）と電気的に接続されている。

なお、本実施の形態では、半導体チップＣＰを配線基板ＰＢ２上にフェイスダウンボンディングしているが、他の形態として、配線基板ＰＢ２の上面ＰＢ２ａに半導体チップＣＰをフェイスアップボンディングする場合もあり得る。

ＶＲＭ１は、所定の電源電圧を生成する。ＶＲＭ１には、電子装置ＤＳの外部からの供給電圧が入力され、所定の電源電圧を生成する。ＶＲＭ１で生成された電源電圧は、配線基板ＰＢ１の電源配線３に供給される。このため、ＶＲＭ１は、電子装置ＤＳの外部からの供給電圧が入力する入力用端子と、ＶＲＭ１で生成した電源電圧を出力する出力用端子と、グランド電位に接続するグランド用端子とを有している。ＶＲＭ１の入力用端子には、電子装置ＤＳの外部からの供給電圧が、配線基板ＰＢ１の内部配線を介して入力される。

ＶＲＭ１の出力用端子は、半田を介して配線基板ＰＢ１の電源用の端子パターンと電気的かつ機械的に接続されている。配線基板ＰＢ１の電源用の端子パターンは、配線基板ＰＢ１の電源配線３の一部により形成されている。このため、ＶＲＭ１で生成された電源電圧は、ＶＲＭ１の出力用端子から電源配線３に供給される。

ＶＲＭ１のグランド用端子は、半田を介して配線基板ＰＢ１のグランド用の端子パターンと電気的かつ機械的に接続されている。配線基板ＰＢ１のグランド用の端子パターンは、配線基板ＰＢ１のグランド配線４の一部により形成されている。このため、ＶＲＭ１のグランド用端子は、配線基板ＰＢ１のグランド配線と電気的に接続されている。配線基板ＰＢ１のグランド配線には、電子装置ＤＳの外部からグランド電位が供給され得る。

コンデンサＣ１は、配線基板ＰＢ１の電源配線とグランド配線との間に配置されており、配線基板ＰＢ１の電源配線とグランド配線とをコンデンサＣ１を介して接続している。コンデンサＣ１は、デカップリングコンデンサ（電源キャパシタ、電源用バイパスコンデンサ）として機能することができる。

このため、コンデンサＣ１の一方の端子（電極）は、半田を介して配線基板ＰＢ１の電源用の端子パターンと電気的かつ機械的に接続されており、この電源用の端子パターンは、配線基板ＰＢ１の電源配線３の一部により形成されている。このため、コンデンサＣ１の一方の端子（電極）は、配線基板ＰＢ１の電源配線３と電気的に接続されている。

コンデンサＣ１の他方の端子（電極）は、半田を介して配線基板ＰＢ１のグランド用の端子パターンと電気的かつ機械的に接続されており、このグランド用の端子パターンは、配線基板ＰＢ１のグランド配線４の一部により形成されている。このため、コンデンサＣ１の他方の端子（電極）は、配線基板ＰＢ１のグランド配線と電気的に接続されている。

配線基板ＰＢ１の電源配線３と、配線基板ＰＢ２の電源配線６とは、半田ボールＢＬを介して電気的に接続されている。このため、ＶＲＭ１で生成された電源電圧は、配線基板ＰＢ１の電源配線３と配線基板ＰＢ２の電源配線６とに供給される。半導体チップＣＰが有する複数の端子（パッド）のうち、電源電圧が供給されるべき端子（パッド）は、バンプ電極ＢＰを介して配線基板ＰＢ２の電源配線６と電気的に接続されている。このため、ＶＲＭ１で生成された電源電圧は、配線基板ＰＢ１の電源配線３、半田ボールＢＬ、配線基板ＰＢ２の電源配線６およびバンプ電極ＢＰを介して、半導体チップＣＰにおける電源電圧が供給されるべき端子（パッド）に供給される。従って、ＶＲＭ１で生成された電源電圧は、配線基板ＰＢ１の電源配線３および配線基板ＰＢ２の電源配線６などを通じて、半導体チップＣＰに供給される。

配線基板ＰＢ１のグランド配線４と、配線基板ＰＢ２のグランド配線７とは、半田ボールＢＬを介して電気的に接続されている。このため、配線基板ＰＢ１のグランド配線４と配線基板ＰＢ２のグランド配線７とに、グランド電位が供給される。半導体チップＣＰが有する複数の端子（パッド）のうち、グランド電位が供給されるべき端子（パッド）は、バンプ電極ＢＰを介して配線基板ＰＢ２のグランド配線７と電気的に接続されている。このため、グランド電位は、配線基板ＰＢ１のグランド配線４、半田ボールＢＬ、配線基板ＰＢ２のグランド配線７およびバンプ電極ＢＰを介して、半導体チップＣＰにおけるグランド電位が供給されるべき端子（パッド）に供給される。

コンデンサＣ２は、配線基板ＰＢ２の電源配線とグランド配線との間に配置されており、配線基板ＰＢ２の電源配線６とグランド配線７とをコンデンサＣ２を介して接続している。コンデンサＣ２は、デカップリングコンデンサ（電源キャパシタ、電源用バイパスコンデンサ）として機能することができる。

このため、コンデンサＣ２の一方の端子（電極）は、半田を介して配線基板ＰＢ２の電源用の端子パターンと電気的かつ機械的に接続されており、この電源用の端子パターンは、配線基板ＰＢ２の電源配線６の一部により形成されている。このため、コンデンサＣ２の一方の端子（電極）は、配線基板ＰＢ２の電源配線と電気的に接続されている。

コンデンサＣ２の他方の端子（電極）は、半田を介して配線基板ＰＢ２のグランド用の端子パターンと電気的かつ機械的に接続されており、このグランド用の端子パターンは、配線基板ＰＢ２のグランド配線７の一部により形成されている。このため、コンデンサＣ２の他方の端子（電極）は、配線基板ＰＢ２のグランド配線７と電気的に接続されている。

半導体チップＣＰの消費電力が急変すると、電源配線において電流変化に伴う誘導電圧が発生して半導体チップＣＰに供給されている電源電圧の変動を招いてしまう。それに対して、デカップリングコンデンサ（ここではコンデンサＣ１，Ｃ２）を設けることで、半導体チップＣＰの消費電力が急変した際には、電流変化分はデカップリングコンデンサ（ここではコンデンサＣ１，Ｃ２）が供給する（補う）ことができるため、半導体チップＣＰに供給されている電源電圧の変動を抑制し、電源ノイズの発生を抑制することができる。

＜検討の経緯＞
配線基板における電源配線とグランド配線について説明する。上述のように、半導体チップＣＰには、電源電圧とグランド電位とを供給する必要があるため、配線基板ＰＢ１，ＰＢ２のそれぞれに、電源配線とグランド配線の両方が、形成されている。

電源インピーダンス（主にインダクタンスからなる）は、できるだけ小さくする（最小化する）ことが望ましい。このため、一般的には、配線基板において、電源配線とグランド配線とをそれぞれ大面積のプレーン形状（例えば大面積の矩形パターンなど）で形成し、電源プレーン（プレーン形状の電源配線）とグランドプレーン（プレーン形状のグランド配線）とを、上下に対向配置する技術が用いられている。この場合、電源プレーンとグランドプレーンとは、いずれも、できるだけ穴や欠けが少ない形状が望ましいとされている。

しかしながら、本発明者の検討によれば、電源プレーンとグランドプレーンとを対向配置させる構造の場合には、以下に説明するような課題が発生し得ることが分かった。

電源プレーンとグランドプレーンとを上下に対向配置させた構造（以下、「電源・グランドプレーン対」と称する）は、基本的には平行平板構造である。断面構造（スタックアップ）を決めた場合、インダクタンスと抵抗は比例関係にある。すなわち、電源・グランドプレーン対において、プレーンの幅を大きくすると、インダクタンスと抵抗の両方が小さくなり、プレーンの長さを小さくすると、インダクタンスと抵抗の両方が小さくなる。電源・グランドプレーン対において、電源プレーンとグランドプレーンとの間の間隔を変えると、抵抗を変えずにインダクタンスを変えることができるため、インダクタンス／抵抗の比を変えることができる。ここで、「インダクタンス／抵抗の比」とは、インダクタンス（Ｌ）を抵抗（Ｒ）で割った値に対応しており、以下では、「Ｌ／Ｒ比」と称することとする。

しかしながら、電源・グランドプレーン対において、電源プレーンとグランドプレーンとの間の間隔は、配線基板を構成する絶縁層の厚さに依存するため、配線基板の製造上の要求が優先され、電源プレーンとグランドプレーンとの間の間隔を自由に変えることは難しい。このため、一度断面構造（配線基板の積層構造）を決めてしまった後は、電源・グランドプレーン対において、インダクタンスと抵抗を独立に設定することができず、Ｌ／Ｒ比を調整することが難しい。すなわち、電源・グランドプレーン対においては、インダクタンス（Ｌ）と抵抗（Ｒ）とが比例関係にあるため、Ｌ／Ｒ比は一定値となり、Ｌ／Ｒ比を可変制御することが困難である。

ここで、図４および図５にされるように、インピーダンス共振点付近のインピーダンスや半導体チップ（ＬＳＩ）の動作率の急変による電圧変動の様子が、Ｌ／Ｒ比で決まることに注意しなくてはならない。図４は、インピーダンスの周波数依存性を示すグラフであり、図５は、半導体チップ（ＬＳＩ）に供給される電源電圧の時間変化を示すグラフである。

図４に示されるように、インピーダンス（電源インピーダンス）は、インピーダンス共振点（共振周波数）でピーク（極大値）を示す。ここで、図４には、Ｌ／Ｒ比が大きい場合のグラフを実線で示し、Ｌ／Ｒ比が小さい場合のグラフを点線で示してある。

図４のグラフに示されるように、Ｌ／Ｒ比が大きい場合（実線で示されるグラフに対応）には、インピーダンス共振点におけるインピーダンス（グラフのピーク値に対応）が高く、共振の半値幅も狭い（すなわち、インピーダンス共振点付近でインピーダンスが急峻に変化する）。このことは、Ｌ／Ｒ比が大きい場合、インピーダンス共振点における電源変動すなわち電源ノイズが大きくなることを意味している。

この問題（電源変動の問題）は、半導体チップ（ＬＳＩ）の動作周波数がインピーダンス共振点に一致しなければ生じないというわけではない。なぜなら、動作周波数が同じでも、半導体チップの動作パターンが変われば、消費電流の周波数スペクトルが異なるからである。

例えば、動作周波数を１ＧＨｚとした場合、動作パターンが１０１０１０・・・であれば、消費電流の主たる周波数成分は、動作周波数に一致する１ＧＨｚである。しかしながら、動作パターンが１１００１１００１１００・・・や１１１１００００１１１１００００・・・であれば、消費電流の主たる周波数成分は、５００ＭＨや２５０ＭＨｚとなる。一般に、半導体チップ（ＬＳＩ）の動作パターンは、固定ではなくランダムに変わるので、半導体チップ（ＬＳＩ）が動作していれば、いつかは消費電流の主たる周波数成分が、電源インピーダンスの共振周波数に一致してしまい、その時刻において電源変動つまり電源ノイズが極大（ピーク）となる。

このような不都合を抑制する有効な手段は、Ｌ／Ｒ比を小さくすることである。図４のグラフに示されるように、Ｌ／Ｒ比が小さい場合（点線で示されるグラフに対応）には、インピーダンス共振点におけるインピーダンス（グラフのピーク値に対応）は比較的低くなり、かつ、共振の半値幅も広くなる（すなわち、インピーダンス共振点付近でインピーダンスは比較的緩やかに変化する）。このことは、Ｌ／Ｒ比が小さい場合、インピーダンス共振点における電源変動すなわち電源ノイズが小さいことを意味している。なお、Ｌ／Ｒ比は、時間の単位をもち、物理的な意味は時定数である。

半導体チップ（ＬＳＩ）の動作率（消費電流）が急変した場合、図５のグラフに示されるような減衰振動型の電源変動（これはステップ応答と呼ばれる）が生じる。この減衰振動が収まるまでの時間が、前述の時定数Ｌ／Ｒ（すなわちＬ／Ｒ比）である。時間応答と周波数応答は互いにフーリエ（Fourier）変換の関係にあるので、周波数応答の半値幅が狭いということは時定数が長いということであり、また、周波数応答の半値幅が広いということは時定数が短いということである。当然、この減衰振動は、速やかに収まりかつ電源変動（減衰振動の振幅）も小さいことが望ましい。

フーリエ変換においては、従属変数の大小関係、つまりインピーダンスや電源電圧変動の大小関係は保存されるから、結局のところ、周波数応答の半値幅が広くかつピーク値が低いことが望ましい。すなわち、時定数Ｌ／Ｒ（すなわちＬ／Ｒ比）をできるだけ小さくすることが、最も有効な手段ということになる。

しかしながら、上述したように、電源・グランドプレーン対においては、時定数Ｌ／Ｒ（すなわちＬ／Ｒ比）は、配線基板の断面構造（特に配線基板を構成する各絶縁体層の厚さ）を決めてしまった後では一定であり、改善（Ｌ／Ｒ比を小さくすることによる電源変動の抑制）は困難である。

そこで、本発明者は、配線基板における電源・グランドプレーン対を置き換える電源配線およびグランド配線について検討した。

＜電源・グランドプレーン対の理論的な分析＞
一般的に用いられている電源・グランドプレーン対についての本発明者による理論的な分析を、図６に示す。図６は、電源・グランドプレーン対についての理論的な説明図である。

積分の考え方に従えば、電源・グランドプレーン対は、いいかえれば電源・グランド平行平板は、多数の微細電源・グランド対の集合体と考えることができる。ここで、微細電源・グランド対は、上下方向に対向する微細な電源パターンと微細なグランドパターンとの対に対応している。微細電源・グランド対の集合体の磁場が合成された結果として、平行平板（電源・グランドプレーン対）内に一様な磁場が発生すると考えられる。

ここで、ある微細電源・グランド対が発生する磁場と、それに隣接する微細電源・グランド対が発生する磁場とは、互いに逆向きであり、反発性である。すなわち、ある微細電源・グランド対とそれに隣接する微細電源・グランド対とは、正の相互インダクタンスを示す。このため、隣接する２個の微細電源・グランド対の並列合成インダクタンスは、１個の微細電源・グランド対のインダクタンスの半分よりも、相互インダクタンスの影響が生じる分、大きくなる。すなわち、相互インダクタンスがもし無ければ、隣接する２個の微細電源・グランド対の並列合成インダクタンスは、１個の電源・グランド対のインダクタンスの半分となるはずであるが、上述のように隣接する２個の微細電源・グランド対は正の相互インダクタンスを示すので、隣接する２個の微細電源・グランド対の並列合成インダクタンスは、１個の微細電源・グランド対のインダクタンスの半分よりも大きくなる。これは、全ての微細電源・グランド対に対して言えることである。

そこで、平行平板（電源・グランドプレーン対）を多数の微細電源・グランド対に分解してそれらを水平方向に離間して配置してから、それらの並列合成インダクタンスを求めた場合を仮定する。この場合、水平方向に隣り合う微細電源・グランド対が互いに離間していることにより、水平方向に隣り合う微細電源・グランド対の相互インダクタンスの影響が減少する分、多数の微細電源・グランド対の並列合成インダクタンスは、平行平板（電源・グランドプレーン対）のインダクタンスより小さくなるはずである。この仮説を電磁界解析によって検証した結果が、図７である。

図７は、配線基板の電源配線およびグランド配線を示す断面図であり、電源配線とグランド配線とを区別しやすいように、電源電圧が供給される電源配線については斜線のハッチングを付し、グランド電位が供給されるグランド配線については、ハッチングを省略してある。

図７の（ａ）には、大面積のグランドプレーンＧＰ１０１と大面積の電源プレーンＤＰ１０１と大面積のグランドプレーンＧＰ１０２との積層構造の断面図が示されている。また、図７の（ｂ）には、微細な幅のライン状のグランドパターンＧＰ１と、微細な幅のライン状の電源パターンＤＰ１と、微細な幅のライン状のグランドパターンＧＰ２との積層構造からなる微小エレメント（積層構造）ＥＬ１０を所定の間隔で多数並べて並列接続した場合の断面図が示されている。そして、図７の（ｂ）の構造の場合における並列合成インダクタンスおよび並列合成抵抗を、２次元電磁界シミュレータにより求めて、図７の（ａ）の構造の場合におけるインダクタンスと抵抗と比較した結果も、図７に示してある。電流方向は、図７の紙面に対して略垂直な方向である。各微小エレメントＥＬ１０における電源パターンＤＰ１およびグランドパターンＧＰ１，ＧＰ２は、それぞれ図７の紙面に略垂直な方向に延在している。多数並ぶ微小エレメントＥＬ１０の電源パターンＤＰ１同士は、電源パターンＤＰ１の延在方向の端部で連結され、また、多数並ぶ微小エレメントＥＬ１０のグランドパターンＧＰ１，ＧＰ２同士は、ライン状のグランドパターンＧＰ１，ＧＰ２の延在方向の端部で連結（短絡）されている。

図７の（ａ）におけるプレーンの幅Ｗ１１と、図７の（ｂ）における多数の微小エレメントＥＬ１０の集合体全体の幅Ｗ１２とは、互いに同じである（Ｗ１１＝Ｗ１２）。また、図７の（ａ）におけるプレーンの奥行き方向（図７の紙面に略垂直な方向）の長さと、図７の（ｂ）における各微小エレメントＥＬ１０の奥行き方向（図７の紙面に略垂直な方向）の長さとは、互いに同じである。図７の（ａ）における電源プレーンＤＰ１０１の厚さと、図７の（ｂ）における各微小エレメントＥＬ１０の電源パターンＤＰ１の厚さとは、互いに同じである。また、図７の（ａ）におけるグランドプレーンＧＰ１０１の厚さと、図７の（ｂ）における各微小エレメントＥＬ１０のグランドパターンＧＰ１の厚さとは、互いに同じである。また、図７の（ａ）におけるグランドプレーンＧＰ１０２の厚さと、図７の（ｂ）における各微小エレメントＥＬ１０のグランドパターンＧＰ２の厚さとは、互いに同じである。図７の（ａ）における電源プレーンＤＰ１０１とグランドプレーンＧＰ１０１との間の間隔は、図７の（ｂ）における各微小エレメントＥＬ１０の電源パターンＤＰ１とグランドパターンＧＰ１との間の間隔と同じである。また、図の（ａ）における電源プレーンＤＰ１０１とグランドプレーンＧＰ１０２との間の間隔は、図７の（ｂ）における各微小エレメントＥＬ１０の電源パターンＤＰ１とグランドパターンＧＰ２との間の間隔と同じである。

図７の（ｂ）における多数の微小エレメントＥＬ１０の集合体の構造では、各微小エレメントＥＬ１０の幅Ｗ１１は、隣り合う微小エレメントＥＬ１０の間隔Ｓ１１の１／４である。すなわち、Ｗ１１：Ｓ１１＝１：４が成り立つ。つまり、図７の（ｂ）の構造は、図７の（ａ）の構造において、電源プレーンＤＰ１０１とグランドプレーンＧＰ１０１，ＧＰ１０２のそれぞれの平面寸法（平面積）の８０％削減して、削減領域をスペースに置換した場合に対応している。このため、図７の（ｂ）の構造では、導体の合計幅および合計体積は、図７の（ａ）における導体プレーンの幅および体積の１／５である。

図７の（ａ）の構造の場合と図７の（ｂ）の構造の場合とについて、２次元電磁界シミュレータにより磁場分布（１００ＭＨｚでの磁場分布）を求めたところ、図７の（ｂ）の構造の場合は、隣り合う微小エレメントＥＬ１０間の相互作用は、十分小さいことが確認された。また、図７の（ａ）の構造の場合には、インダクタンスは１２．５ｐＨで抵抗は１．３４ｍΩであり、図７の（ｂ）の構造の場合には、インダクタンス（並列合成インダクタンス）は２４．５ｐＨで抵抗（並列合成抵抗）は４．８８ｍΩであった。すなわち、図７の（ｂ）の構造の場合のインダクタンスは、図７の（ａ）の構造の場合のインダクタンスの１．９６倍であり、また、図７の（ｂ）の構造の場合の抵抗は、図７の（ａ）の構造の場合の抵抗の３．６３倍であった。

これにより、図７の（ｂ）の構造の場合は、図７の（ａ）の構造の場合に比べて、導体の合計幅と合計体積は１／５になるが、並列合成インダクタンスは５倍にはならない（５倍よりも小さくなる）ことが分かる。すなわち、図７の（ｂ）の構造において、微小エレメントＥＬ１０の数を維持しながら、隣り合う微小エレメントＥＬ１０の間隔Ｓ１１をゼロに近づけると、微小エレメントＥＬ１０の集合体の並列合成インダクタンスは、図７の（ａ）の構造の場合の５倍に近くなる。それに対して、図７の（ｂ）の構造のように隣り合う微小エレメントＥＬ１０の間隔Ｓ１１を十分に確保すれば、隣り合う微小エレメントＥＬ１０の相互作用（正の相互インダクタンス）が小さくなるため、微小エレメントＥＬ１０の集合体のインダクタンス（並列合成インダクタンス）は、図７の（ａ）の構造の場合の５倍よりもかなり小さくなると考えられる。

一方、微小エレメントＥＬ１０の抵抗については、隣り合う微小エレメントＥＬ１０の相互作用はほとんど影響しない。このため、隣り合う微小エレメントＥＬ１０の間隔Ｓ１１を変えたとしても、微小エレメントＥＬ１０の集合体の抵抗（並列合成抵抗）は、ほぼ同じになる。つまり、隣り合う微小エレメントＥＬ１０の間隔Ｓ１１を大きくすることで、微小エレメントＥＬ１０の集合体のインダクタンス（並列合成インダクタンス）を小さくすることができるが、隣り合う微小エレメントＥＬ１０の間隔Ｓ１１を大きくしても、微小エレメントＥＬ１０の集合体の抵抗（並列合成抵抗）は、ほぼ変わらないことになる。このため、図７の（ａ）の構造の場合の抵抗に対する図７の（ｂ）の構造の場合の抵抗の増加率（ここでは３．６３倍）は、図７の（ａ）の構造の場合のインダクタンスに対する図７の（ｂ）の構造の場合のインダクタンスの増加率（ここでは１．９６倍）よりも大きくなる。

なお、図７の（ｂ）の構造の場合の抵抗が、図７の（ａ）の構造の場合の抵抗の５倍丁度にならないのは、表皮効果により、電流は導体内を均一に電流が流れるのではなく、導体の表面に近い領域を流れるからである。図７の（ｂ）の構造の場合は、各微小エレメントＥＬ１０における導体パターンの上面および下面だけではなく、側面でも電流が流れ得るため、図７の（ｂ）の構造の場合の抵抗は、図７の（ａ）の構造の場合の抵抗の５倍よりもやや小さな値（ここでは３．６３倍）になると考えられる。

図７のシミュレーションの結果は、図７の（ａ）の構造と図７の（ｂ）の構造とを比較したときに、インダクタンスの増加率（ここでは１．９６倍）が、抵抗の増加率（ここでは３．６３倍）よりもかなり小さいということを示している。このことは、図６を参照して説明した仮説が正しいことを示唆している。インダクタンスの増加率が、抵抗の増加率よりもかなり小さければ、上述したＬ／Ｒ比（時定数Ｌ／Ｒ）を小さくすることができる。図７の（ｂ）の構造の場合は、図７の（ａ）の構造の場合に比べて、上述したＬ／Ｒ比（時定数Ｌ／Ｒ）は小さくなり、具体的には０．５３倍になっている。このような知見に基づいて、本発明者により、以下に説明するような電源配線とグランド配線の設計思想（第１の技術および第２の技術）が見出された。

＜電源配線およびグランド配線の設計思想について＞
図８は、配線基板において、第１の技術（設計思想）を適用した電源配線およびグランド配線を示す断面図であり、図９および図１０は、配線基板において、第１の技術を適用した電源配線およびグランド配線を示す平面図である。図９および図１０のＡ１−Ａ１線の位置での断面図が、図８にほぼ対応している。図９には、配線基板における、電源パターンＤＰが形成されている配線層が示されている。図１０には、図９に示される配線層よりも一つ下の配線層、すなわち、グランドパターンＧＰが形成されている配線層が示されている。図１１は、配線基板において、第２の技術（設計思想）を適用した電源配線およびグランド配線を示す断面図であり、図１２および図１３は、配線基板において、第２の技術を適用した電源配線およびグランド配線を示す平面図である。図１２および図１３のＡ２−Ａ２線の位置での断面図が、図１１にほぼ対応している。図１２には、配線基板における、微小エレメントＥＬ１の電源パターンＤＰと微小エレメントＥＬ２のグランドパターンＧＰとが形成されている配線層が示されている。図１３には、図１２に示される配線層よりも１つ下の配線層、すなわち、微小エレメントＥＬ１のグランドパターンＧＰと微小エレメントＥＬ２の電源パターンＤＰとが形成されている配線層が示されている。また、図８〜図１３では、電源配線とグランド配線とを区別しやすいように、電源電圧が供給される電源配線（ここでは電源パターンＤＰ）については斜線のハッチングを付し、グランド電位が供給されるグランド配線（ここではグランドパターン）については、ハッチングを付していない。

まず、図８〜図１０を参照して、配線基板において、第１の技術を適用した電源配線およびグランド配線について説明する。

第１の技術では、平行平板（電源・グランドプレーン対）を、複数（多数）の微小エレメントＥＬ１の集合体に置換する。複数の微小エレメントＥＬ１の合計幅が平行平板（電源・グランドプレーン対）の幅より小さくなるように、微小エレメントＥＬ１を配置する。微小エレメント（積層構造）ＥＬ１は、平行平板（電源・グランドプレーン対）を分解したものに対応しており、微細な幅のライン状のグランドパターンＧＰと、微細な幅のライン状の電源パターンＤＰとを含む積層構造からなる。但し、グランドパターンＧＰと電源パターンＤＰとの間には、絶縁体層（配線基板を構成する絶縁体層）が介在しており、その絶縁体層を介して、グランドパターンＧＰと電源パターンＤＰとが互いに対向している。グランドパターンＧＰと電源パターンＤＰとは、互いに接触しておらず、また、導体を介しては繋がっていない。断面視において、各電源パターンＤＰは、周囲を絶縁体で囲まれており、また、各グランドパターンＧＰは、周囲を絶縁体で囲まれている。微小エレメントＥＬ１は、すなわち、微小エレメントＥＬ１を構成するグランドパターンＧＰおよび電源パターンＤＰは、Ｙ方向に延在しており、Ｙ方向に延在する微小エレメントＥＬ１が、所定の間隔でＸ方向に複数並んで配置されている。換言すると、グランドパターンＧＰおよび電源パターンＤＰを含む積層構造（微小エレメントＥＬ１）が、所定の間隔でＸ方向に複数繰り返されている。このため、Ｙ方向に延在する電源パターンＤＰが、所定の間隔でＸ方向に複数並んで配置され、かつ、Ｙ方向に延在するグランドパターンＧＰが、所定の間隔でＸ方向に複数並んで配置されている。Ｙ方向に延在する電源パターンＤＰまたはグランドパターンＧＰに電流が流れる場合は、電流方向（電流が流れる方向）は、Ｙ方向である。配線基板において、Ｘ方向に並ぶ複数の微小エレメントＥＬ１のグランドパターンＧＰは、同じ配線層に形成され、また、Ｘ方向に並ぶ複数の微小エレメントＥＬ１の電源パターンＤＰは、同じ配線層に形成されている。電源パターンＤＰが形成されている配線層は、グランドパターンＧＰが形成されている配線層よりも一つ上の配線層か、あるいは、一つ下の配線層である。図８〜図１０の場合は、電源パターンＤＰが形成されている配線層が、グランドパターンＧＰが形成されている配線層よりも一つ上の配線層である場合が示されているが、全ての微小エレメントＥＬ１において電源パターンＤＰとグランドパターンＧＰとの上下を入れ換えることもできる。その場合は、電源パターンＤＰが形成されている配線層は、グランドパターンＧＰが形成されている配線層よりも一つ下の配線層となる。

ここで、Ｘ方向およびＹ方向は、互いに交差する方向であり、より特定的には互いに直交する方向であり、図９、図１０、図１２および図１３などに示されている。また、配線基板の構成要素について、Ｘ方向およびＹ方向を言及する場合、Ｘ方向およびＹ方向は、その配線基板の主面（上面または下面）に略平行な方向である。

Ｘ方向に並ぶ複数の微小エレメントＥＬ１の電源パターンＤＰは、並列に接続されている。例えば、Ｘ方向に並ぶ複数の微小エレメントＥＬ１の電源パターンＤＰ同士は、電源パターンＤＰの延在方向（ここではＹ方向）の一方の端部で互いに連結（電気的に接続）され、また、電源パターンＤＰの延在方向（ここではＹ方向）の他方の端部で互いに連結（電気的に接続）されている。また、Ｘ方向に並ぶ複数の微小エレメントＥＬ１のグランドパターンＧＰは、並列に接続されている。例えば、Ｘ方向に並ぶ複数の微小エレメントＥＬ１のグランドパターンＧＰ同士は、グランドパターンＧＰの延在方向（ここではＹ方向）の一方の端部で互いに連結（電気的に接続）され、また、グランドパターンＧＰの延在方向（ここではＹ方向）の他方の端部で互いに連結（電気的に接続）されている。

また、図８〜図１０は、２つの配線層を使用する場合が示されているが、３つの配線層を使用する場合は、次のようになる。すなわち、図８に示される各微小エレメントＥＬ１において、電源パターンＤＰの上にグランドパターンＧＰと同様のグランドパターンを配置する。電源パターンＤＰの上のグランドパターンは、電源パターンＤＰが形成されている配線層よりも１つ上の配線層に形成される。これにより、微小エレメントＥＬ１は、グランドパターンＧＰと、その上の電源パターンＤＰと、その上のグランドパターンとを含むことになり、この微小エレメントＥＬ１が所定の間隔でＸ方向に複数並ぶことになる。この構造は、上記図７の（ｂ）の構造に対応している。その場合も、全ての微小エレメントＥＬ１において、電源パターンとグランドパターンとを入れ換えることもできる。また、４つ以上の配線層を使用することも可能である。つまり、図９に示される電源パターンＤＰと、図１０されるグランドパターンＧＰとを、交互に積み重ねることにより、任意の数の配線層を用いて、第１の技術を適用した電源配線およびグランド配線を形成することができる。いずれにしても、各微小エレメントＥＬ１においては、グランドパターンＧＰと電源パターンＤＰとが交互に積み重なっており、積み重なるパターンの数は、使用する配線層の数と同じである。

次に、図１１〜図１３を参照して、配線基板において、第２の技術を適用した電源配線およびグランド配線について説明する。

第２の技術では、平行平板（電源・グランドプレーン対）を、複数（多数）の微小エレメントＥＬ１，ＥＬ２の集合体に置換する。第２の技術（図１１〜図１３）が第１の技術（図８〜図１０）と相違しているのは、以下の点である。

すなわち、第１の技術（図８〜図１０）では、Ｘ方向に並ぶ複数の微小エレメントＥＬ１の構造は基本的には互いに同じである。すなわち、隣り合う微小エレメントＥＬ１同士で、電源パターンＤＰは同層（同じ配線層）に配置され、また、隣り合う微小エレメントＥＬ１同士で、グランドパターンＧＰは同層（同じ配線層）に配置されている。

それに対して、第２の技術（図１１〜図１３）では、微小エレメント（積層構造）ＥＬ１と微小エレメント（積層構造）ＥＬ２とが、所定の間隔でＸ方向に交互に配置されている。微小エレメントＥＬ１の構造は、第２の技術（図１１〜図１３）の場合も、第１の技術（図８〜図１０）の場合とほぼ同様である。微小エレメントＥＬ２は、微小エレメントＥＬ１において、電源パターンＤＰとグランドパターンＧＰとを入れ替えた（置換した）ものに対応している。このため、微小エレメントＥＬ１において、電源パターンＤＰが上層でグランドパターンＧＰが下層に配置されている場合は、微小エレメントＥＬ２においては、電源パターンＤＰが下層でグランドパターンＧＰが上層に配置されている。このため、グランドパターンＧＰおよび電源パターンＤＰを含む積層構造（微小エレメントＥＬ１）と、その積層構造とはグランドパターンＧＰおよび電源パターンＤＰを入れ換えた積層構造（微小エレメントＥＬ２）とが、所定の間隔でＸ方向に複数繰り返されている。このため、第２の技術（図１１〜図１３）の場合は、Ｙ方向に延在する微小エレメントＥＬ１とＹ方向に延在する微小エレメントＥＬ２とがＸ方向に隣り合っている。隣り合う微小エレメントＥＬ１と微小エレメントＥＬ２とにおいては、微小エレメントＥＬ１の電源パターンＤＰと微小エレメントＥＬ２のグランドパターンＧＰとが同層（同じ配線層）に配置され、また、微小エレメントＥＬ１のグランドパターンＧＰと微小エレメントＥＬ２の電源パターンＤＰとが同層（同じ配線層）に配置されている。

第２の技術（図１１〜図１３）では、複数の微小エレメントＥＬ１，ＥＬ２の電源パターンＤＰは、並列に接続されている。例えば、複数の微小エレメントＥＬ１，ＥＬ２の電源パターンＤＰ同士は、電源パターンＤＰの延在方向（ここではＹ方向）の一方の端部で互いに電気的に接続され、また、電源パターンＤＰの延在方向（ここではＹ方向）の他方の端部で互いに電気的に接続されている。また、複数の微小エレメントＥＬ１，ＥＬ２のグランドパターンＧＰは、並列に接続されている。例えば、複数の微小エレメントＥＬ１，ＥＬ２のグランドパターンＧＰ同士は、グランドパターンＧＰの延在方向（ここではＹ方向）の一方の端部で互いに電気的に接続され、また、グランドパターンＧＰの延在方向（ここではＹ方向）の他方の端部で互いに電気的に接続されている。

また、第１の技術（図８〜図１３）と第２の技術（図１１〜図１３）とでは、隣り合う微小エレメントの間隔が相違している。具体的には、第１の技術（図８〜図１０）では、隣り合う微小エレメントＥＬ１の間隔は、ある程度大きいことが好ましいのに対して、第２の技術（図１１〜図１３）では、隣り合う微小エレメントＥＬ１，ＥＬ２の間隔は、ある程度小さいことが好ましい。これを反映して、第１の技術（図８〜図１０）における微小エレメントＥＬ１の間隔よりも、第２の技術（図１１〜図１３）における隣り合う微小エレメントＥＬ１，ＥＬ２の間隔の方が、小さくなっている。

第１の技術における微小エレメントＥＬ１の幅と、第２の技術における微小エレメントＥＬ１，ＥＬ２のそれぞれの幅は、平行平板としての効果が現れずかつ集中定数素子とみなせるほど十分に小さな幅であることが必要である。具体的な幅の値については、後で説明する。

第１の技術（図８〜図１０）においては、図６および図７を参照して説明したように、隣り合う微小エレメントＥＬ１同士は、正の相互インダクタンスを示すが、隣り合う微小エレメントＥＬ１の間隔をある程度大きくしていることで、隣り合う微小エレメントＥＬ１同士での磁場相互作用が小さくなる。このため、図６および図７を参照して説明したように、平行平板（電源・グランドプレーン対）の構造と第１の技術（図８〜図１０）の構造とを比較したときに、インダクタンスの増加率は、抵抗の増加率よりもかなり小さくなる。これにより、第１の技術（図８〜図１０）の構造を採用した場合には、平行平板（電源・グランドプレーン対）の構造を採用した場合に比べて、上述したＬ／Ｒ比（時定数Ｌ／Ｒ）を小さくすることができる。このため、第１の技術（図８〜図１０）は、並列接続された複数（多数）の微小エレメントＥＬ１により電源配線およびグランド配線を形成し、隣り合う微小エレメントＥＬ１同士の磁場相互作用が小さくなるように微小エレメントＥＬ１の間隔を大きくすることで、Ｌ／Ｒ比（時定数Ｌ／Ｒ）を小さくする技術思想である。すなわち、隣り合う微小エレメントＥＬ１の間隔を大きくして、隣り合う微小エレメントＥＬ１間の磁場相互作用を小さくする（ゼロに近づける）のである。

一方、第２の技術（図１１〜図１３）においては、微小エレメントＥＬ１における電源パターンＤＰとグランドパターンＧＰとを入れ換えたものが、微小エレメントＥＬ１に対応しており、この微小エレメントＥＬ１と微小エレメントＥＬ２とが隣り合っている。このため、微小エレメントＥＬ１が発生する磁場と、その隣の微小エレメントＥＬ２が発生する磁場とは、互いに同じ向きであり、結合性であるため、微小エレメントＥＬ１とその隣の微小エレメントＥＬ２とは、負の相互インダクタンスを示す。このため、第２の技術（図１１〜図１３）の微小エレメントＥＬ１，ＥＬ２の総数と、第１の技術（図８〜図１０）の微小エレメントＥＬ１の総数とが同じであれば、第２の技術（図１１〜図１３）は、第１の技術（図８〜図１０）よりも、インダクタンス（並列合成インダクタンス）を更に小さくすることができる。なぜなら、第１の技術（図８〜図１０）の場合は、隣り合う微小エレメントＥＬ１同士は、正の相互インダクタンスを示すが、第２の技術（図１１〜図１３）の場合は、隣り合う微小エレメントＥＬ１，ＥＬ２同士は、負の相互インダクタンスを示すからである。そして、第２の技術（図１１〜図１３）の場合は、複数の微小エレメントＥＬ１，ＥＬ２の並列合成インダクタンスを低くするには、隣り合う微小エレメントＥＬ１，ＥＬ２間の磁場相互作用が強いほどよいので、隣り合う微小エレメントＥＬ１，ＥＬ２の間隔を小さくすればよい。第２の技術（図１１〜図１３）の場合は、隣り合う微小エレメントＥＬ１，ＥＬ２の間隔を小さくすることにより、隣り合う微小エレメントＥＬ１同士の磁場相互作用（負の相互インダクタンス）を大きくし、それによって、インダクタンス（並列合成インダクタンス）を更に小さくすることができる。これにより、第２の技術（図１１〜図１３）の構造を採用した場合には、平行平板（電源・グランドプレーン対）の構造を採用した場合や、第１の技術を採用した場合に比べて、上述したＬ／Ｒ比（時定数Ｌ／Ｒ）を更に小さくすることができる。このため、第２の技術は、並列接続された複数（多数）の微小エレメントＥＬ１，ＥＬ２により電源配線およびグランド配線を形成し、隣り合う微小エレメントＥＬ１，ＥＬ２同士の磁場相互作用が大きくなるように微小エレメントＥＬ１，ＥＬ２の間隔を小さくすることで、Ｌ／Ｒ比（時定数Ｌ／Ｒ）を小さくする技術思想である。このため、第１の技術（図８〜図１０）における微小エレメントＥＬ１の配置密度は、低密度（疎）であり、それに比べて、第２の技術（図１１〜図１３）における微小エレメントＥＬ１，ＥＬ２の配置密度は、高密度である。

また、図１１〜図１３は、２つの配線層を使用する場合が示されているが、３つの配線層を使用する場合は、次のようになる。すなわち、図１１に示される各微小エレメントＥＬ１において、電源パターンＤＰの下にグランドパターンＧＰと同様のグランドパターンを配置し、かつ、図１１に示される各微小エレメントＥＬ２において、グランドパターンＧＰの下に電源パターンＤＰと同様のグランドパターンを配置する。この微小エレメントＥＬ１と微小エレメントＥＬ２とが所定の間隔でＸ方向に交互に並ぶことになる。この構造は、後述の図１５の（ｂ）の構造に対応している。また、４つ以上の配線層を使用することも可能である。つまり、図１２に示される電源パターンＤＰおよびグランドパターンＧＰと、図１３に示される電源パターンＤＰおよびグランドパターンＧＰとを、交互に積み重ねることにより、任意の数の配線層を用いて、第２の技術を適用した電源配線およびグランド配線を形成することができる。いずれにしても、各微小エレメントＥＬ１，ＥＬ２においては、グランドパターンＧＰと電源パターンＤＰとが交互に積み重なっており、積み重なるパターンの数は、使用する配線層の数と同じになるが、微小エレメントＥＬ２は、微小エレメントＥＬ１において電源パターンＤＰとグランドパターンＧＰとを入れ換えたものに対応している。

第１の技術および第２の技術のいずれの手法においても、平行平板（電源・グランドプレーン対）を採用した場合に比較して、Ｌ／Ｒ比を低減することができる。なお、第１の技術は、主として抵抗の増加によりＬ／Ｒ比を低減する手法であり、一方、第２の技術は、主としてインダクタンスの低下によりＬ／Ｒ比を低減する手法である。

このため、平行平板（電源・グランドプレーン対）を採用した場合には、上記図４において実線で示されるインピーダンス周波数応答特性を示すのに対して、第１の技術を採用した場合、および第２の技術を採用した場合には、上記図４において点線で示されるインピーダンス周波数応答特性を示すことになる。また、平行平板（電源・グランドプレーン対）を採用した場合には、電源電圧の時間変動は、上記図５において実線で示されるような時間変動を示すのに対して、第１の技術を採用した場合、および第２の技術を採用した場合には、上記図５において点線で示されるような時間変動を示すことになる。従って、電源配線およびグランド配線として、第１の技術を採用した場合、および第２の技術を採用した場合には、半導体チップ（ＬＳＩ）の動作時の電源変動（電源電圧の変動）を小さくすることができる。このため、電子装置または半導体装置の性能を向上させることができる。

次に、第１の技術（図８〜図１０）における各種寸法について説明する。

ここで、第１の技術における微小エレメントＥＬ１の幅（Ｘ方向の寸法）、すなわち微小エレメントＥＬ１を構成する電源パターンＤＰおよびグランドパターンＧＰのそれぞれの幅（Ｘ方向の寸法）を、符号Ｗ１を付して幅Ｗ１と称する。また、第１の技術における隣り合う微小エレメントＥＬ１の間隔（Ｘ方向の寸法）を、符号Ｓ１を付して間隔Ｓ１と称する。また、第１の技術における微小エレメントＥＬ１を構成する電源パターンＤＰおよびグランドパターンＧＰのそれぞれの厚さを、符号Ｔ１を付して厚さＴ１と称する。また、第１の技術における微小エレメントＥＬ１を構成する電源パターンＤＰとグランドパターンＧＰとの間の間隔（厚さ方向における間隔）を、符号Ｄ１を付して間隔Ｄ１と称する。間隔Ｄ１は、電源パターンＤＰとグランドパターンＧＰとの間に介在する絶縁体層の厚さに対応している。また、想定する電源ノイズの最大周波数に対応する電磁波波長を、波長λとする。

まず、微小エレメントＥＬ１の幅Ｗ１は、平行平板の性質をなくすだけ狭くかつ集中定数素子とみなせるほど小さくなければならない。この観点で、Ｗ１＜Ｄ１×２とＷ１＜λ／２０が成り立つまで、微小エレメントＥＬ１の幅Ｗ１を小さくする。更に、微小エレメントＥＬ１を構成する電源パターンＤＰおよびグランドパターンＧＰのそれぞれのアスペクト比（幅Ｗ１に対する厚さＴ１の比、すなわちＴ１／Ｗ１）は、配線基板の配線層の形成プロセスを考慮すると、２を超えることは困難である。この観点で、Ｔ１／Ｗ１≦２が成り立つように、微小エレメントＥＬ１の幅Ｗ１を設定する。

従って、微小エレメントＥＬ１の幅Ｗ１に関しては、以下の式１、式２および式３が成り立つ。

Ｗ１＜Ｄ１×２ ・・・式１
Ｗ１＜λ／２０ ・・・式２
Ｗ１≧Ｔ１／２ ・・・式３
ここで、波長λは、１ＧＨz程度の波長を想定するのが通常である。この場合、λ／２０は、７．５ｍｍ程度となる。電源パターンＤＰとグランドパターンＧＰとの間の間隔Ｄ１は、電源パターンＤＰとグランドパターンＧＰとの間に介在する絶縁体層の厚さに対応しており、この間隔Ｄ１が１５ｍｍよりも小さい場合（すなわちＤ１×２が７．５ｍｍよりも小さい場合）には、上記の式１を満たせば、必然的に上記の式２を満たすことになる。半導体装置に用いる配線基板の各絶縁体層の厚さは、１５ｍｍよりも十分に小さく、従って、電源パターンＤＰとグランドパターンＧＰとの間の間隔Ｄ１は、１５ｍｍよりも小さい。このため、半導体装置に用いる配線基板（ＰＢ１，ＰＢ２）の場合は、上記の式１を満たせば、必然的に上記の式２を満たすことになる。このため、微小エレメントＥＬ１の幅Ｗ１を規定する要件としては、上記の式１と式３とが必要になる。上記の式１と式３とをまとめると、微小エレメントＥＬ１の幅Ｗ１に関しては、以下の式４が成り立つ。

Ｔ１／２≦Ｗ１＜Ｄ１×２ ・・・式４
次に、第１の技術の場合は、上述のように、隣り合う微小エレメントＥＬ１間の磁場相互作用が十分に弱く、かつ複数配列する微小エレメントＥＬ１全体の幅（レイアウト幅）がなるべく小さいことが望ましい。隣り合う微小エレメントＥＬ１の間隔Ｓ１が大きくなれば、隣り合う微小エレメントＥＬ１間の磁場相互作用は弱くなる。このため、隣り合う微小エレメントＥＬ１間の磁場相互作用を弱くするために、隣り合う微小エレメントＥＬ１の間隔Ｓ１は、電源パターンＤＰとグランドパターンＧＰの間隔Ｄ１の２倍よりも大きくすることが望ましい（すなわちＳ１＞Ｄ１×２）。しかしながら、微小エレメントＥＬ１の周囲を囲む絶縁体の比透磁率が約１の場合の経験則によれば、隣り合う微小エレメントＥＬ１の間隔Ｓ１が、電源パターンＤＰとグランドパターンＧＰの間隔Ｄ１の５倍を超えると、隣り合う微小エレメントＥＬ１間の磁場相互作用の低下は収束する。そして、間隔Ｓ１を間隔Ｄ１の５倍よりも更に大きくしても、隣り合う微小エレメントＥＬ１間の磁場相互作用はほとんど変わらなくなる（ほぼゼロに近い値になって収束する）。また、微小エレメントＥＬ１の周囲を囲む絶縁体の比透磁率が１よりも大きい場合は、磁場の集中作用により、隣り合う微小エレメントＥＬ１の間隔Ｓ１が、電源パターンＤＰとグランドパターンＧＰの間隔Ｄ１の５倍よりも小さな所定値に達したときに、隣り合う微小エレメントＥＬ１間の磁場相互作用の低下は収束し、更に間隔Ｓ１を大きくしても、磁場相互作用はほとんど変わらなくなる。このため、隣り合う微小エレメントＥＬ１間の磁場相互作用は弱くするには、隣り合う微小エレメントＥＬ１の間隔Ｓ１を電源パターンＤＰとグランドパターンＧＰの間隔Ｄ１の５倍よりも大きくする必要はない。間隔Ｓ１を間隔Ｄ１の５倍よりも大きくすることは、複数配列する微小エレメントＥＬ１全体の幅（レイアウト幅）を大きくする観点で、かえって不利となる。従って、隣り合う微小エレメントＥＬ１の間隔Ｓ１を電源パターンＤＰとグランドパターンＧＰの間隔Ｄ１の５倍よりも大きくしない（すなわちＳ１≦Ｄ１×５とする）ことが好ましい。

従って、隣り合う微小エレメントＥＬ１の間隔Ｓ１に関しては、以下の式５が成り立つ。

Ｄ１×２＜Ｓ１≦Ｄ１×５ ・・・式５
このため、第１の技術（図８〜図１０）の場合は、上記式４と式５とが成り立てばよい。すなわち、上記式４と式５の組み合わせである以下の式６が成り立つように、複数の微小エレメントＥＬ１を配置することが望ましい。

Ｔ１／２≦Ｗ１＜Ｄ１×２かつＤ１×２＜Ｓ１≦Ｄ１×５ ・・・式６
次に、第２の技術（図１１〜図１３）における各種寸法について説明する。

ここで、第２の技術における微小エレメントＥＬ１，ＥＬ２のそれぞれの幅（Ｘ方向の寸法）、すなわち微小エレメントＥＬ１，ＥＬ２を構成する電源パターンＤＰおよびグランドパターンＧＰのそれぞれの幅（Ｘ方向の寸法）を、符号Ｗ２を付して幅Ｗ２と称する。また、第２の技術における隣り合う微小エレメントＥＬ１，ＥＬ２の間隔（Ｘ方向の寸法）を、符号Ｓ２を付して間隔Ｓ２と称する。また、第２の技術における微小エレメントＥＬ１，ＥＬ２を構成する電源パターンＤＰおよびグランドパターンＧＰのそれぞれの厚さを、符号Ｔ２を付して厚さＴ２と称する。また、第２の技術における微小エレメントＥＬ２を構成する電源パターンＤＰとグランドパターンＧＰとの間の間隔（厚さ方向における間隔）を、符号Ｄ２を付して間隔Ｄ２と称する。間隔Ｄ２は、電源パターンＤＰとグランドパターンＧＰとの間に介在する絶縁体層の厚さに対応している。また、想定する電源ノイズの最大周波数に対応する電磁波波長を、波長λとする。

まず、微小エレメントＥＬ１，ＥＬ２のそれぞれの幅Ｗ１については、第２の技術の場合も、第１の技術の場合と同様である。このため、微小エレメントＥＬ１の幅Ｗ１，Ｗ２に関しては、第１の技術の場合と同様の理由により、第２の技術の場合も、上記の式１、式２および式３にそれぞれ対応する以下の式７、式８および式９が成り立つ。

Ｗ２＜Ｄ２×２ ・・・式７
Ｗ２＜λ／２０ ・・・式８
Ｗ２≧Ｔ２／２ ・・・式９
第１の技術の場合と同様に、第２の技術の場合も、上記の式７を満たせば、必然的に上記の式８を満たすことになる。このため、微小エレメントＥＬ１，ＥＬ２の幅Ｗ２を規定する要件としては、上記の式７と式９とが必要になり、上記の式７と式９とをまとめると、微小エレメントＥＬ１，ＥＬ２の幅Ｗ２に関しては、上記式４に対応する以下の式１０が成り立つ。

Ｔ２／２≦Ｗ２＜Ｄ２×２ ・・・式１０
次に、第２の技術の場合は、第１の技術の場合とは異なり、隣り合う微小エレメントＥＬ１，ＥＬ２間の磁場相互作用が強くなることが望ましい。隣り合う微小エレメントＥＬ１，ＥＬ２の間隔Ｓ２が小さくなれば、隣り合う微小エレメントＥＬ１間の磁場相互作用は強くなる。このため、隣り合う微小エレメントＥＬ１，ＥＬ２間の磁場相互作用を強くするために、隣り合う微小エレメントＥＬ１，ＥＬ２の間隔Ｓ２は、電源パターンＤＰとグランドパターンＧＰの間隔Ｄ２の２倍よりも小さくすることが望ましい。従って、以下の式１１が成り立つ。

Ｓ２＜Ｄ２×２ ・・・式１１
しかしながら、間隔Ｓ２を小さくしすぎると、導体の総体積が増加するため、複数の微小エレメントＥＬ１，ＥＬ２の集合体において、インダクタンスは低下するが、抵抗も低下してしまい、Ｌ／Ｒ比（時定数Ｌ／Ｒ）を低減する作用が得られなくなってしまう。第２の技術を採用する主たる目的は、Ｌ／Ｒ比を低くすることであるため、平行平板（電源・グランドプレーン対）の場合に比べて、第２の技術の場合の方が、抵抗（電源配線およびグランド配線の抵抗）が小さくなってしまうことは、防ぐ必要がある。

ここで、微小エレメントＥＬ１，ＥＬ２のそれぞれにおいて、電流が流れる場合は、主として導体（ここでは電源パターンＤＰとグランドパターンＧＰ）の表面近傍を電流が流れるため、導体の表面の総面積が大きくなるほど、抵抗は小さくなる。このため、第２の技術の場合における全ての微小エレメントＥＬ１，ＥＬ２の電源パターンＤＰの表面積の合計および電源パターンＤＰの表面積の合計が、平行平板（電源・グランドプレーン対）の場合における電源プレーンの表面積およびグランドプレーンの表面積を超えないようにする。言い換えれば、断面視（電流方向であるＹ方向に略垂直な断面）において、すなわち図１１において、微小エレメントＥＬ１，ＥＬ２の電源パターンＤＰの周囲長の合計およびグランドパターンＧＰの周囲長の合計は、平行平板（電源・グランドプレーン対）の場合における電源プレーンの周囲長およびグランドプレーンの周囲長以下になるようにする。この条件を満たすには、電源パターンＤＰおよびグランドパターンＧＰのそれぞれの厚さＴ２を、隣り合う微小エレメントＥＬ１，ＥＬ２の間隔Ｓ２以下（すなわちＴ２≦Ｓ２）にすればよく、以下の式１２が成り立つ。

Ｔ２≦Ｓ２ ・・・式１２
上記の式１２が成り立つ理由は、以下の通りである。すなわち、図１１の断面において、１つの電源パターンＤＰの外周長は、（Ｗ２＋Ｔ２）×２であり、微小エレメントＥＬ１，ＥＬ２の配列総数がｎ個であると仮定すると、電源パターンＤＰはｎ個あるため、ｎ個の電源パターンＤＰの外周長の合計は、（Ｗ２＋Ｔ２）×２ｎとなる。一方、微小エレメントＥＬ１，ＥＬ２の配列総数がｎ個である場合と同等の外形寸法を有する電源プレーンを仮定すると、その電源プレーンの上面の幅（Ｘ方向の寸法）および下面の幅（Ｘ方向の寸法）は、いずれも、Ｗ２×ｎ＋Ｓ２×（ｎ−１）であり、電源プレーンの２つの側面の長さはそれぞれＴ２に対応しているため、電源プレーンの外周長は、Ｗ２×２ｎ＋Ｓ２×２（ｎ−１）＋Ｔ２×２となる。従って、ｎ個の電源パターンＤＰの外周長の合計が、電源プレーンの外周長以下になれば、すなわち以下の式１３が成り立てば、第２の技術の場合の電源配線の抵抗は、同等の外形寸法の電源プレーンの抵抗以上になる。

（Ｗ２＋Ｔ２）×２ｎ≦Ｗ２×２ｎ＋Ｓ２×２（ｎ−１）＋Ｔ２×２・・式１３
上記の式１３を解くと上記の式１２が導かれる。従って、上記の式１２が成り立てば、第２の技術の場合の電源配線の抵抗は、同等の外形寸法の電源プレーンの抵抗以上になる。従って、上記の式１２が成り立つように隣り合う微小エレメントＥＬ１，ＥＬ２の間隔Ｓ２を設定することで、平行平板（電源・グランドプレーン対）の場合よりも抵抗が小さくなることを防ぎ、Ｌ／Ｒ比（時定数Ｌ／Ｒ）を低減する作用を得やすくする。

従って、上記の式１１および式１２から、隣り合う微小エレメントＥＬ１，ＥＬ２の間隔Ｓ２に関しては、以下の式１４が成り立つ。

Ｔ２≦Ｓ２＜Ｄ２×２ ・・・式１４
このため、第２の技術の場合は、上記の式１０と式１４とが成り立てばよい。すなわち、上記の式１０と式１４の組み合わせである以下の式１５が成り立つように、複数の微小エレメントＥＬ１，ＥＬ２を配置する。

Ｔ２／２≦Ｗ２＜Ｄ２×２かつＴ２≦Ｓ２＜Ｄ２×２ ・・・式１５
第１の技術の場合は、上記の式６が成り立つように複数の微小エレメントＥＬ１を配置し、また、第２の技術の場合は、上記の式１５が成り立つように複数の微小エレメントＥＬ１，ＥＬ２を配置することにより、平行平板（電源・グランドプレーン対）の場合に比べて、上述したＬ／Ｒ比（時定数Ｌ／Ｒ）を的確に小さくすることができる。これにより、半導体チップ（ＬＳＩ）の動作時の電源変動を小さくすることができる。

なお、上述した各式に適用する各パラメータ（Ｗ１，Ｗ２，Ｓ１，Ｓ２，Ｔ１，Ｔ２，Ｄ１，Ｄ２）については、配線基板において複数箇所（数カ所程度、例えば５カ所程度）で測定した値の平均値を用いることができる。

また、第１の技術の場合、各微小エレメントＥＬ１において、電源パターンＤＰとグランドパターンＧＰとがＸ方向に互いにずれている場合もあり得る。また、第２の技術の場合、各微小エレメントＥＬ１，ＥＬ２において、電源パターンＤＰとグランドパターンＧＰとがＸ方向に互いにずれている場合もあり得る。そのような場合であっても、平行平板（電源・グランドプレーン対）の場合に比べて上述したＬ／Ｒ比（時定数Ｌ／Ｒ）を小さくする効果は得られる。しかしながら、Ｌ／Ｒ比（時定数Ｌ／Ｒ）をより小さくするには、各微小エレメント（ＥＬ１，ＥＬ２）における電源パターンＤＰとグランドパターンＧＰとのＸ方向のずれは、できるだけ少なくした方が有利である。なぜなら、各微小エレメント（ＥＬ１，ＥＬ２）における電源パターンＤＰとグランドパターンＧＰとのＸ方向のずれを少なくすれば、各微小エレメント（ＥＬ１，ＥＬ２）における電源パターンＤＰとグランドパターンＧＰとの間の間隔（距離）を短くできるので、Ｌ／Ｒ比が小さくなりやすいからである。このため、第１の技術の場合、各微小エレメントＥＬ１において、電源パターンＤＰとグランドパターンＧＰとは平面視で重なっていることが好ましい。また、第２の技術の場合、各微小エレメントＥＬ１，ＥＬ２において、電源パターンＤＰとグランドパターンＧＰとは平面視で重なっていることが好ましい。

＜第１技術および第２技術の適用例について＞
次に、第１の技術の適用例について、図１４を参照して説明する。図１４は、配線基板の電源配線およびグランド配線を示す断面図であり、電源配線とグランド配線とを区別しやすいように、電源電圧が供給される電源配線については斜線のハッチングを付し、グランド電位が供給されるグランド配線については、ハッチングを省略してある。

図１４の（ａ）には、図７の（ａ）と同様の構造が示されている。図１４の（ｂ）に示される構造は、図７の（ｂ）の構造の配線層数を２層増加させたものに対応している。すなわち、図１４の（ｂ）の場合は、微細な幅のライン状のグランドパターンＧＰ１と、微細な幅のライン状の電源パターンＤＰ１と、微細な幅のライン状のグランドパターンＧＰ２と、微細な幅のライン状の電源パターンＤＰ２と、微細な幅のライン状のグランドパターンＧＰ２との積層構造からなる微小エレメント（積層構造）ＥＬ１１を所定の間隔で多数並べて並列接続した場合の断面図が示されている。なお、図１４の（ｂ）は、上記の式６を満たした構造となっている。また、厚さ方向における電源パターンとグランドパターンとの間の間隔（電源パターンとグランドパターンとの間の絶縁体層の厚さに対応）は３３μｍに設定し、電源パターンとグランドパターンのそれぞれの厚さは１５μｍに設定したと仮定している。そして、図１４の（ｂ）の構造の場合における並列合成インダクタンスおよび並列合成抵抗を、２次元電磁界シミュレータにより求めて、図１４の（ａ）の構造の場合におけるインダクタンスと抵抗と比較した結果も、図１４に示してある。

図１４の（ａ）の構造の場合には、インダクタンスは１２．５ｐＨで抵抗は１．３４ｍΩであり、図１４の（ｂ）の構造の場合には、インダクタンス（並列合成インダクタンス）は１２．９ｐＨで抵抗（並列合成抵抗）は２．７５ｍΩであった。図１４の（ｂ）の構造では導体の層数を増加させたことを反映して、図１４の（ｂ）の構造のインダクタンス(並列合成インダクタンス)は、図１４の（ａ）の構造のインダクタンスとほぼ同程度であるが、図１４の（ｂ）の構造の抵抗（並列合成抵抗）は、図１４の（ａ）の構造の抵抗の２倍程度となっている。このため、図１４の（ｂ）の構造の場合は、図１４の（ａ）の構造の場合に比べて、上述したＬ／Ｒ比（時定数Ｌ／Ｒ）は小さくなり、具体的には０．５１倍になる。従って、図１４の（ａ）の構造の場合に比べて、図７の（ｂ）の構造の場合や図１４の（ｂ）の構造の場合は、上述したＬ／Ｒ比（時定数Ｌ／Ｒ）を小さくして、半導体チップ（ＬＳＩ）の動作時の電源電圧の変動を小さくする効果を得ることができる。また、上記図７の（ｂ）の構造において、微小エレメントＥＬ１０の配列全体のレイアウト幅を２倍にした場合も、インダクタンス(並列合成インダクタンス)を、図７の（ａ）の構造のインダクタンスとほぼ同程度とすることができる。電源配線およびグランド配線に第１の技術を適用した構造は、インダクタンスの低下よりも抵抗の上昇の方が重要である場合、あるいは、第１の技術を適用した構造を配置可能な領域の面積（レイアウト面積）に余裕がある場合、特にその領域の幅に余裕がある場合に、適している。

次に、第２の技術の適用例について、図１５を参照して説明する。図１５は、配線基板の電源配線およびグランド配線を示す断面図であり、電源配線とグランド配線とを区別しやすいように、電源電圧が供給される電源配線については斜線のハッチングを付し、グランド電位が供給されるグランド配線については、ハッチングを省略してある。

図１５の（ａ）には、図７の（ａ）と同様の構造が示されている。図１５の（ｂ）には、図７の（ｂ）の構造において、微小エレメントＥＬ１０を一つ置きに微小エレメントＥＬ１２に置換し、かつ、隣り合う微小エレメントＥＬ１０，ＥＬ１２の間隔を狭くしたものに対応している。微小エレメントＥＬ１２は、微小エレメントＥＬ１０において、電源パターンとグランドパターンとを置き換えたものに対応する。すなわち、図１５の（ｂ）の場合は、微細な幅のライン状のグランドパターンＧＰ１ａと、微細な幅のライン状の電源パターンＤＰ１ａと、微細な幅のライン状のグランドパターンＧＰ２ａとの積層構造からなる微小エレメント（積層構造）ＥＬ１０と、微細な幅のライン状の電源パターンＤＰ１ｂと、微細な幅のライン状のグランドパターンＧＰ１ｂと、微細な幅のライン状の電源パターンＤＰ２ｂとの積層構造からなる微小エレメント（積層構造）ＥＬ１２とを、所定の間隔で交互に多数並べて並列接続した場合の断面図が示されている。なお、図１５の（ｂ）は、上記の式１５を満たした構造となっている。また、厚さ方向における電源パターンとグランドパターンとの間の間隔（厚さ方向における電源パターンとグランドパターンとの間の絶縁体層の厚さに対応）は３３μｍに設定し、電源パターンとグランドパターンのそれぞれの厚さは１５μｍに設定したと仮定している。そして、図１５の（ｂ）の構造の場合における並列合成インダクタンスおよび並列合成抵抗を、２次元電磁界シミュレータにより求めて、図１５の（ａ）の構造の場合におけるインダクタンスと抵抗と比較した結果も、図１５に示してある。

図１５の（ａ）の構造の場合には、インダクタンスは１２．５ｐＨで抵抗は１．３４ｍΩであり、図１５の（ｂ）の構造の場合には、インダクタンス（並列合成インダクタンス）は６．０ｐＨで抵抗（並列合成抵抗）は１．７４ｍΩであった。このため、図１５の（ｂ）の構造の場合は、図１５の（ａ）の構造の場合に比べて、上述したＬ／Ｒ比は小さくなり、具体的には０．３７倍になっている。従って、図１５の（ａ）の構造の場合に比べて、図１５の（ｂ）の構造の場合は、上述したＬ／Ｒ比（時定数Ｌ／Ｒ）を小さくして、半導体チップ（ＬＳＩ）の動作時の電源電圧の変動を小さくする効果を得ることができる。

なお、図１５の（ｂ）の構造の場合のＬ／Ｒ比（時定数Ｌ／Ｒ）の減少の内訳をみると、図１５の（ｂ）の構造のインダクタンス(並列合成インダクタンス)は、図１５の（ａ）の構造のインダクタンスのほぼ半分となっているが、図１５の（ｂ）の構造の抵抗（並列合成抵抗）は、図１５の（ａ）の構造の抵抗からそれほど増加してはいない（３０％程度しか増加していない）。抵抗を上昇させるには、微小エレメントＥＬ１０，ＥＬ１２の配列全体の幅（Ｘ方向の寸法）と長さ（Ｙ方向の寸法）の比率を変えることが有効である。

図７、図１４および図１５を比較すると分かるように、第２の技術を適用した図１５の（ｂ）の構造の場合は、第１の技術を適用した図７の（ｂ）の場合および図１４の（ｂ）の場合に比べて、上述したＬ／Ｒ比（時定数Ｌ／Ｒ）を更に小さくすることができ、半導体チップ（ＬＳＩ）の動作時の電源変動（電源電圧の変動）を更に小さくする効果を得ることができる。このため、半導体チップ（ＬＳＩ）の動作時の電源電圧の変動をより小さくするには、第１の技術よりも第２の技術を適用した場合の方が有利である。但し、第２の技術では、抵抗（並列合成抵抗）を大きくしにくいため、抵抗値制御がインダクタンス制御よりも重要である場合には、微小エレメントの配列全体の幅（Ｘ方向の寸法）と長さ（Ｙ方向の寸法）の比率を適宜調整する必要がある。

なお、図１５の（ｂ）の構造では、最上層導体の上面と、最下層導体（微小エレメントＥＬ１０のグランドパターンＧＰ２ａおよび微小エレメントＥＬ１２の電源パターンＤＰ２ｂに対応）の下面とは、電気的に導体プレーンと同じであるため、信号のレファレンスとして用いることができる。その際の制限は、伝搬する信号周波数に対応する電磁波波長の１／２０が、微小エレメントＥＬ１０，ＥＬ１２の間隔よりも小さくならないことが条件である。なお、最上層導体は、微小エレメントＥＬ１０のグランドパターンＧＰ１ａおよび微小エレメントＥＬ１２の電源パターンＤＰ１ｂに対応する。また、最下層導体は、微小エレメントＥＬ１０のグランドパターンＧＰ２ａおよび微小エレメントＥＬ１２の電源パターンＤＰ２ｂに対応する。微小エレメントの導体（電源パターンおよびグランドパターン）間の絶縁体層の比誘電率を３．３と仮定して、その条件を満たす信号周波数の範囲を求めると、４１０ＧＨｚ以下となる。通常、半導体装置で使用する信号周波数は、４１０ＧＨｚよりも小さいため、前述の条件は満たされる。このため、よほどの高速、高周波数の信号でなければ、図１５の（ｂ）の構造において、最上層導体の上面と、最下層導体の下面とは、信号のレファレンスとして用いることができる。

図１６および図１７は、時定数Ｌ／Ｒの絶縁体層の厚さに対する依存性を示すグラフである。図１６および図１７の横軸は、電源パターンとグランドパターンとの間に介在する絶縁体層の厚さ（従って厚さ方向における電源パターンとグランドパターンとの間の間隔）に対応しており、上記間隔Ｄ１，Ｄ２が、これに相当している。図１６には、上記図７の（ａ）の構造を適用した場合と、上記図７の（ｂ）の構造を適用した場合とが示されている。なお、上記図７の（ｂ）の構造を適用した場合とにおいて、微小エレメントＥＬ１０の幅（上記幅Ｗ１に相当）は２０μｍに設定するとともに、隣り合う微小エレメントＥＬ１０の間隔（上記間隔Ｓ１に相当）を５０μｍとした場合と８０μｍにした場合との両方を、グラフ化してある。また、図１７には、上記図７の（ａ）の構造を適用した場合と、上記図１５の（ｂ）の構造を適用した場合とが示されている。なお、上記図１５の（ｂ）の構造を適用した場合において、微小エレメントＥＬ１０，ＥＬ１２の幅（上記幅Ｗ２に相当）は２０μｍに設定するとともに、隣り合う微小エレメントＥＬ１０，ＥＬ１２の間隔（上記間隔Ｓ２に対応）を３０μｍとした場合と２０μｍにした場合との両方を、グラフ化してある。

図１６および図１７のグラフからも分かるように、図７の（ａ）の構造を適用した場合には、理論に従って、電源プレーンとグランドプレーンとの間に介在する絶縁体層の厚さ（図１６および図１７のグラフの横軸に対応）を薄くするほど、時定数Ｌ／Ｒが小さくなる。これは、電源プレーンとグランドプレーンとの間に介在する絶縁体層の厚さを薄くすると、抵抗は変わらずにインダクタンスが低下するからである。

それに対して、図１６および図１７のグラフからも分かるように、図７の（ｂ）の構造の場合と、図１５の（ｂ）の構造の場合は、図７の（ａ）の構造の場合に比べて、時定数Ｌ／Ｒを約半分にすることができ、また、時定数Ｌ／Ｒの絶縁体層の厚さ（図１６および図１７のグラフの横軸に対応）に対する依存性を低下させることができる。つまり、第１の技術または第２の技術を適用した場合は、厚さ方向において電源プレーンとグランドプレーンとの間に介在する絶縁体層の厚さ（図１６および図１７のグラフの横軸に対応）を薄くしなくとも、時定数Ｌ／Ｒを十分に小さくすることができ、かつ、その絶縁体層の厚さが多少ばらついたとしても、時定数Ｌ／Ｒがほとんど変動しないということになる。このため、第１の技術および第２の技術では、厚さ方向において電源プレーンとグランドプレーンとの間に介在する絶縁体層の厚さの製造上のばらつきを、許容することができる。また、電源プレーンとグランドプレーンとの間に介在する絶縁体層の厚さの設計の自由度を高めることができる。このため、平行平板（電源・グランドプレーン対）構造に比べて、第１の技術を適用した構造および第２の技術を適用した構造は、配線基板の剛性や機械的強度を確保する点でも、また、配線基板を構成する絶縁体層の耐久性や信頼性を確保する点でも、有利である。

また、図１６のグラフでは、上記図７の（ｂ）の構造を適用した場合において、隣り合う微小エレメントＥＬ１０の間隔（上記間隔Ｓ１に相当）を大きくした方が、時定数Ｌ／Ｒが小さくなっている。これは、第１技術に関連して説明した理論通りである。また、図１７のグラフでは、上記図１５の（ｂ）の構造を適用した場合において、隣り合う微小エレメントＥＬ１０，ＥＬ１２の間隔（上記間隔Ｓ２に相当）を小さくした方が、時定数Ｌ／Ｒが小さくなっている。これも、第２の技術に関連して説明した理論通りである。

また、平行平板（電源・グランドプレーン対）構造と、第１の技術を適用した構造と、第２の技術を適用した構造とで、インダクタンスと容量との積はほぼ同じになるため、ノイズ信号の伝搬遅延もほぼ同じになる。このため、第１の技術を適用した場合および第２の技術を適用した場合も、平行平板（電源・グランドプレーン対）構造を適用した場合と同様に、インダクタンス、容量および共振周波数の設計をすることができ、電気的な設計は行いにくくならずに済む。

次に、第２の技術を適用した場合における複数の電源パターンを並列に接続し、かつ複数のグランドパターンを並列に接続する手法の具体例について、図１８〜図２２を参照して説明する。図１８および図１９は、配線基板の電源配線およびグランド配線を示す断面図であり、図２０〜図２２は、配線基板の電源配線およびグランド配線を示す平面図である。図２０〜図２２のＡ３−Ａ３線の位置での断面図が、図１８にほぼ対応し、図２０〜図２２のＡ４−Ａ４線の位置での断面図が、図１９にほぼ対応している。図１８および図１９では、電源配線とグランド配線とを区別しやすいように、電源電圧が供給される電源配線については斜線のハッチングを付し、また、ビアＶ１１，Ｖ１２はドットのハッチングを付し、グランド電位が供給されるグランド配線については、ハッチングを省略している。図２０〜図２２の平面図では、ハッチングは用いていない。

図１８〜図２２の構造は、図１５の（ｂ）の構造をベースにしている。このため、微小エレメントＥＬ１０のライン状のグランドパターンＧＰ１ａと、微小エレメントＥＬ１２のライン状の電源パターンＤＰ１ｂとが、配線基板における同じ配線層に形成されており、この配線層が図２０に示されている。また、微小エレメントＥＬ１０のライン状の電源パターンＤＰ１ａと、微小エレメントＥＬ１２のライン状のグランドパターンＧＰ１ｂとが、配線基板における同じ配線層に形成されており、この配線層が図２１に示されている。また、微小エレメントＥＬ１０のライン状のグランドパターンＧＰ２ａと微小エレメントＥＬ１２のライン状の電源パターンＤＰ２ｂとが、配線基板における同じ配線層に形成されており、この配線層が図２２に示されている。図２１に示される配線層は、図２０に示される配線層よりも１つ下層の配線層であり、また、図２２に示される配線層は、図２１に示される配線層よりも１つ下層の配線層である。

図２０に示される配線層において、Ｙ方向に延在するグランドパターンＧＰ１ａと、Ｙ方向に延在する電源パターンＤＰ１ｂとが、Ｘ方向に交互に配列している。また、図２０よりも１つ下層の配線層において、図２１に示されるように、Ｙ方向に延在する電源パターンＤＰ１ａと、Ｙ方向に延在するグランドパターンＧＰ１ｂとが、Ｘ方向に交互に配列している。また、図２１よりも１つ下層の配線層において、図２２に示されるように、Ｙ方向に延在するグランドパターンＧＰ２ａと、Ｙ方向に延在する電源パターンＤＰ２ｂとが、Ｘ方向に交互に配列している。

図２０に示されるように、Ｙ方向に延在する複数のグランドパターンＧＰ１ａの一方の端部同士は、Ｘ方向に延在する連結用導体パターンＲＫ１ａによって互いに連結され、また、Ｙ方向に延在する複数のグランドパターンＧＰ１ａの他方の端部同士は、Ｘ方向に延在する連結用導体パターンＲＫ１ｂによって互いに連結されている。また、図２２に示されるように、Ｙ方向に延在する複数のグランドパターンＧＰ２ａの一方の端部同士は、Ｘ方向に延在する連結用導体パターンＲＫ３ａによって互いに連結され、また、Ｙ方向に延在する複数のグランドパターンＧＰ２ａの他方の端部同士は、Ｘ方向に延在する連結用導体パターンＲＫ３ｂによって互いに連結されている。また、図２１に示されるように、Ｙ方向に延在する複数の電源パターンＤＰ１ａの一方の端部同士は、Ｘ方向に延在する連結用導体パターンＲＫ２ａによって互いに連結され、また、Ｙ方向に延在する複数の電源パターンＤＰ１ａの他方の端部同士は、Ｘ方向に延在する連結用導体パターンＲＫ２ｂによって互いに連結されている。

電源パターンＤＰ１ａのうちの両端部付近以外（Ｙ方向の中央側の領域）は、平面視において、グランドパターンＧＰ１ａおよびグランドパターンＧＰ２ａの両方と重なっている。また、グランドパターンＧＰ１ｂのうちの両端部付近以外（Ｙ方向の中央側の領域）は、平面視において、電源パターンＤＰ１ｂおよび電源パターンＤＰ２ｂの両方と重なっている。これにより、Ｙ方向の両端部付近以外では、図１８のような断面構造が得られ、上述した微小エレメントＥＬ１０と微小エレメントＥＬ１２とが交互に配列した状態が得られる。

また、図２１に示される配線層において、Ｙ方向に延在する電源パターンＤＰ１ａのそれぞれは、Ｙ方向の両端部付近において、Ｘ方向の位置がずらされている（電源パターンＤＰ１ａの配列ピッチの半分だけずらされている）。また、図２１に示される配線層において、Ｙ方向に延在するグランドパターンＧＰ１ｂのそれぞれは、Ｙ方向の両端部付近において、Ｘ方向の位置がずらされている（グランドパターンＧＰ１ｂの配列ピッチの半分だけずらされている）。

このため、電源パターンＤＰ１ａのＹ方向の両端部付近は、平面視において、電源パターンＤＰ１ｂおよび電源パターンＤＰ２ｂの両方と重なり、かつ、グランドパターンＧＰ１ｂのＹ方向の両端部付近は、平面視において、グランドパターンＧＰ１ａおよびグランドパターンＧＰ２ａの両方と重なっている。そして、電源パターンＤＰ１ａのＹ方向の両端部付近において、電源パターンＤＰ１ａをビアＶ１１を介して電源パターンＤＰ１ｂと接続し、かつ、ビアＶ１２を介して電源パターンＤＰ２ｂと接続している。また、グランドパターンＧＰ１ｂのＹ方向の両端部付近において、グランドパターンＧＰ１ｂをビアＶ１１を介してグランドパターンＧＰ１ａと接続し、かつ、ビアＶ１２を介してグランドパターンＧＰ２ａと接続している。

これにより、複数の電源パターンＤＰ１ｂ，ＤＰ１ａ，ＤＰ２ｂの一方の端部同士が、ビアＶ１１，Ｖ１２および連結用導体パターンＲＫ２ａを介して互いに接続され、また、複数の電源パターンＤＰ１ｂ，ＤＰ１ａ，ＤＰ２ｂの他方の端部同士が、ビアＶ１１，Ｖ１２および連結用導体パターンＲＫ２ｂを介して互いに接続される。また、複数のグランドパターンＧＰ１ａ，ＧＰ１ｂ，ＧＰ２ａの一方の端部同士が、ビアＶ１１，Ｖ１２および連結用導体パターンＲＫ１ａ，ＲＫ３ａを介して互いに接続され、また、複数のグランドパターンＧＰ１ａ，ＧＰ１ｂ，ＧＰ２ａの他方の端部同士が、ビアＶ１１，Ｖ１２および連結用導体パターンＲＫ１ｂ，ＲＫ３ｂを介して互いに接続される。これにより、図２０に示される複数の電源パターンＤＰ１ｂと、図２１に示される複数の電源パターンＤＰ１ａと、図２２に示される複数の電源パターンＤＰ２ｂとを、並列に接続することができ、それによって互いに電気的に接続することができる。また、図２０に示される複数のグランドパターンＧＰ１ａと、図２１に示される複数のグランドパターンＧＰ１ｂと、図２２に示される複数のグランドパターンＧＰ２ａとを、並列に接続することができ、それによって互いに電気的に接続することができる。

また、図２０、図２１および図２２の３つの配線層のいずれかの配線を使用して、電源パターンＤＰ１ｂ，ＤＰ１ａ，ＤＰ２ｂを他の平面領域（平面視における他の領域）に引き出すことができる。また、図２０、図２１および図２２の３つの配線層のいずれかの配線を使用して、グランドパターンＧＰ１ａ，ＧＰ１ｂ，ＧＰ２ａを他の領域（平面視における他の領域）に引き出すことができる。

図１８〜図２２の構造は、電源パターンＤＰ１ｂ，ＤＰ１ａ，ＤＰ２ｂおよびグランドパターンＧＰ１ａ，ＧＰ１ｂ，ＧＰ２ａの各幅よりもビアＶ１１，Ｖ１２の直径を小さくすることができる場合などに、適している。

次に、図１８〜図２２の手法の変形例について、図２３〜図２８を参照して説明する。図２３〜図２５は、配線基板の電源配線およびグランド配線を示す断面図であり、図２６〜図２８は、配線基板の電源配線およびグランド配線を示す平面図である。図２６〜図２８のＡ５−Ａ５線の位置での断面図が、図２３にほぼ対応し、図２６〜図２８のＡ６−Ａ６線の位置での断面図が、図２４にほぼ対応し、図２６〜図２８のＡ７−Ａ７線の位置での断面図が、図２５にほぼ対応している。図２３〜図２５では、電源配線とグランド配線とを区別しやすいように、電源電圧が供給される電源配線については斜線のハッチングを付し、また、ビアＶ１１，Ｖ１２はドットのハッチングを付し、グランド電位が供給されるグランド配線については、ハッチングを省略している。図２６〜図２８の平面図では、ハッチングは用いていない。図２６は、上記図２０に対応する配線層の一部が示され、図２７は、上記図２１に対応する配線層の一部が示され、図２８は、上記図２２に対応する配線層の一部が示されている。

図２３〜図２８の構造が、上記図１８〜図２２の構造と相違しているのは、以下の点である。すなわち、図２３〜図２８の構造の場合は、Ｙ方向の中央側の領域に比べて、Ｙ方向の両端部付近では、Ｘ方向にける電源パターン（ＤＰ１ｂ，ＤＰ１ａ，ＤＰ２ｂ）とグランドパターン（ＧＰ１ａ，ＧＰ１ｂ，ＧＰ２ａ）との間の間隔を広げている。これにより、ビアＶ１１，Ｖ１２の平面寸法（直径）が大きい場合でも、ビアＶ１１，Ｖ１２を配置しやすくなる。それ以外は、図２３〜図２８の構造は、上記図１８〜図２２の構造と類似しているため、ここではその繰り返しの説明は省略する。図２３〜図２８の構造は、電源パターンＤＰ１ｂ，ＤＰ１ａ，ＤＰ２ｂおよびグランドパターンＧＰ１ａ，ＧＰ１ｂ，ＧＰ２ａの各幅よりもビアＶ１１，Ｖ１２の直径が大きくなる場合などに、適している。

いずれにしても、いずれかの配線層の電源パターン（ＤＰ１ａ）およびグランドパターン（ＧＰ１ｂ）を両端部付近でずらすことにより、電源パターン（ＤＰ１ｂ，ＤＰ１ａ，ＤＰ２ｂ）およびグランドパターン（ＧＰ１ａ，ＧＰ１ｂ，ＧＰ２ａ）のそれぞれの両端部付近において、電源パターン（ＤＰ１ｂ，ＤＰ１ａ，ＤＰ２ｂ）同士が平面視で重なり、かつ、グランドパターン（ＧＰ１ａ，ＧＰ１ｂ，ＧＰ２ａ）同士が平面視で重なるようにする。そして、その重なり領域で、電源パターン（ＤＰ１ｂ，ＤＰ１ａ，ＤＰ２ｂ）同士をビア（Ｖ１１，Ｖ１２）で接続し、かつ、グランドパターン（ＧＰ１ａ，ＧＰ１ｂ，ＧＰ２ａ）同士をビア（Ｖ１１，Ｖ１２）で接続すればよい。

第１の技術を適用した場合も、複数の電源パターンが並列に接続され、かつ、複数のグランドパターンが並列に接続されている。例えば、上記図７の（ｂ）の構造の場合は、複数の電源パターンＤＰ１の一方の端部同士が、電源パターンＤＰ１の延在方向に略垂直な方向に延在する連結用導体パターンによって連結され、また、複数の電源パターンＤＰ１の他方の端部同士が、電源パターンＤＰ１の延在方向に略垂直な方向に延在する連結用導体パターンによって連結される。また、複数のグランドパターンＧＰ１の一方の端部同士が、グランドパターンＧＰ１の延在方向に略垂直な方向に延在する連結用導体パターンによって連結され、また、複数のグランドパターンＧＰ１の他方の端部同士が、グランドパターンＧＰ１の延在方向に略垂直な方向に延在する連結用導体パターンによって連結される。また、複数のグランドパターンＧＰ２の一方の端部同士が、グランドパターンＧＰ２の延在方向に略垂直な方向に延在する連結用導体パターンによって連結され、また、複数のグランドパターンＧＰ２の他方の端部同士が、グランドパターンＧＰ２の延在方向に略垂直な方向に延在する連結用導体パターンによって連結される。そして、複数のグランドパターンＧＰ１を連結する連結用導体パターンと、複数のグランドパターンＧＰ２を連結する連結用導体パターンとが、ビアなどを介して電気的に接続される。これにより、図７の（ｂ）の構造の場合に、複数の電源パターンＤＰ１を並列に接続し、かつ、複数のグランドパターンＧＰ１，ＧＰ２を並列に接続することができる。

＜第１技術および第２技術の適用箇所について＞
次に、第１の技術または第２の技術を適用した電源配線およびグランド配線の配置位置について、説明する。

第１の技術および第２の技術は、半導体チップと配線基板とを含む半導体装置に適用する技術であり、すなわち、半導体装置に含まれる配線基板の電源配線およびグランド配線に適用する技術である。上記図１に示される電子装置ＤＳは、配線基板ＰＢ１，ＰＢ２を含んでおり、この配線基板ＰＢ１，ＰＢ２に設けられている電源配線およびグランド配線に、第１の技術および第２の技術の一方または両方を適用することができる。

上記図１に示される電子装置ＤＳにおいて、第１の技術または第２の技術を適用するのに好適な電源配線およびグランド配線の位置について、以下に説明する。

配線基板ＰＢ１上には、デカップリングコンデンサとして機能するコンデンサＣ１が搭載されており、また、配線基板ＰＢ２上には、デカップリングコンデンサとして機能するコンデンサＣ２が搭載されている。上述したように、半導体チップＣＰの消費電力が急変した際には、電流変化分はデカップリングコンデンサ（ここではコンデンサＣ１，Ｃ２）が供給する（補う）ことができるため、半導体チップＣＰに供給されている電源電圧の変動を抑制し、ノイズの発生を抑制することができる。

コンデンサＣ１から半導体チップＣＰへ電流が供給される際には、半導体チップＣＰから供給される電流は、配線基板ＰＢ１の電源配線３を通って半導体チップＣＰに供給される。また、コンデンサＣ２から半導体チップＣＰへ電流が供給される際には、半導体チップＣＰから供給される電流は、配線基板ＰＢ２の電源配線６を通って半導体チップＣＰに供給される。

このため、配線基板ＰＢ１においては、コンデンサＣ１から半導体チップＣＰへ電流が供給される際に、その電流が通る経路となり得る位置の電源配線３に、第１の技術または第２の技術を適用することが好ましい。また、配線基板ＰＢ２においては、コンデンサＣ２から半導体チップＣＰへ電流が供給される際に、その電流が通る経路となり得る位置の電源配線６に、第１の技術または第２の技術を適用することが好ましい。つまり、配線基板ＰＢ１において、第１の技術または第２の技術を適用した電源配線（上記電源パターンＤＰ，ＤＰ１，ＤＰ１ａ，ＤＰ１ｂ，ＤＰ２，ＤＰ２ｂ）では、コンデンサＣ１から半導体チップＣＰへ電流が供給される際に、コンデンサＣ１から供給される電流（交流電流）が流れることが好ましい。また、配線基板ＰＢ２において、第１の技術または第２の技術を適用した電源配線（上記電源パターンＤＰ，ＤＰ１，ＤＰ１ａ，ＤＰ１ｂ，ＤＰ２，ＤＰ２ｂ）では、コンデンサＣ２から半導体チップＣＰへ電流が供給される際に、コンデンサＣ２から供給される電流（交流電流）が流れることが好ましい。

例えば、図１に示されるように、配線基板ＰＢ１において、点線で囲まれた領域ＲＧ１に形成されている電源配線３およびグランド配線４について、第１の技術または第２の技術を適用する。また、配線基板ＰＢ２において、点線で囲まれた領域ＲＧ２に形成されている電源配線６およびグランド配線７について、第１の技術または第２の技術を適用する。配線基板ＰＢ１において、領域ＲＧ１に形成された電源配線３には、コンデンサＣ１から半導体チップＣＰへ電流が供給される際に、コンデンサＣ１から供給された電流（交流電流）が流れる。また、配線基板ＰＢ２において、領域ＲＧ２に形成された電源配線６には、コンデンサＣ２から半導体チップＣＰへ電流が供給される際に、コンデンサＣ２から供給された電流（交流電流）が流れる。

これにより、デカップリングコンデンサ（ここではコンデンサＣ１，Ｃ２）から半導体チップＣＰへ電流が供給される際に、その電流が流れる電源配線（３，６）について、時定数Ｌ／Ｒ（Ｌ／Ｒ比）を小さくすることができる。このため、半導体チップＣＰに供給されている電源電圧の変動をより短時間で収束させることができるため、半導体チップＣＰの動作時の電源電圧（半導体チップＣＰに供給されている電源電圧）の変動をより的確に抑制し、ノイズの発生をより的確に抑制することができる。

このように、配線基板ＰＢ１，ＰＢ２において第１の技術または第２の技術を適用した電源配線（領域ＲＧ１，ＲＧ２の電源配線）は、半導体チップＣＰの消費電力が急変した際に、デカップリングコンデンサ（ここではコンデンサＣ１，Ｃ２）から供給される交流電流の伝導経路（ＡＣパス）として機能することが好ましい。一方、配線基板ＰＢ１，ＰＢ２には、ＶＲＭ１から半導体チップＣＰへ供給される直流電流の伝導経路（ＤＣパス）となる電源配線も有している。配線基板ＰＢ２におけるＤＣパスは、例えば、図１において矢印ＹＧ付近の電源配線（ビアを含む）に対応している。配線基板ＰＢ２におけるＤＣパスは、半導体チップＣＰと配線基板ＰＢ１とを最短でつなぐ経路（最短経路）とすることが好ましい。なお、配線基板ＰＢ２のＤＣパスには、ＶＲＭ１から供給される直流電流だけでなく、コンデンサＣ１から供給される交流電流も流れ得る。

配線基板ＰＢ１上に搭載されたコンデンサＣ１に比べて、配線基板ＰＢ２上に搭載されたコンデンサＣ２は、半導体チップＣＰに近い位置にある。このため、コンデンサＣ２から半導体チップＣＰへ電流を供給する際には、伝搬遅延が短く、比較的短時間で電流を供給することができる。言い換えれば、比較的高い周波数の交流電流をコンデンサＣ２から半導体チップＣＰへ供給することができる。一方、配線基板ＰＢ２上に搭載されたコンデンサＣ２は、半導体チップＣＰから比較的遠いため、コンデンサＣ１から半導体チップＣＰへ電流を供給する際には、伝搬遅延が長く、電流供給には比較的長い時間を要する。言い換えれば、比較的低い周波数の交流電流がコンデンサＣ２から半導体チップＣＰへ供給される。いずれにしても、配線基板ＰＢ２において、コンデンサＣ２からの交流電流が流れる経路に第１の技術または第２の技術を適用したことで、半導体チップＣＰの動作時の電源電圧の変動をより的確に抑制することができる。また、配線基板ＰＢ１において、コンデンサＣ１からの交流電流が流れる経路に第１の技術または第２の技術を適用したことで、半導体チップＣＰの動作時の電源電圧の変動をより的確に抑制することができる。従って、半導体装置の性能を向上させることができる。

（実施の形態２）
図２９は、実施の形態２に係る電子装置ＤＳ２を示す断面図である。

図２９に示されるように、本実施の形態２における電子装置ＤＳ２は、配線基板（実装基板）ＰＢ３と、配線基板ＰＢ３上に搭載された半導体装置（半導体パッケージ）ＰＫＧ２、コンデンサ（キャパシタ）Ｃ３およびＶＲＭ１１と、を有している。配線基板ＰＢ３上に、更に他の電子部品（図示せず）を搭載することもできる。

半導体装置ＰＫＧ２は、配線基板ＰＢ４と、配線基板ＰＢ４上に搭載されたインターポーザ（中継基板、シリコンインタポーザ）ＳＰと、インターポーザＳＰ上に積層して搭載された複数の半導体チップＣＰ１と、インターポーザＳＰ上に複数の半導体チップＣＰ１とは離間して搭載された複数の半導体チップＣＰ２とを有している。複数の半導体チップＣＰ１と複数の半導体チップＣＰ２とは、インターポーザＳＰ上に互いに並んで配置されている。

なお、電子装置ＤＳ２においては、半導体チップＣＰ１，ＣＰ２を含んでいる半導体装置ＰＫＧ２が配線基板ＰＢ３上に搭載されているため、電子装置ＤＳ２は半導体チップを含んでいることになる。このため、電子装置ＤＳ２は、半導体装置とみなすこともできる。

半導体装置ＰＫＧ２が含む複数の半導体チップＣＰ１のうち、最も下の半導体チップＣＰ１ａは、制御用の半導体チップＣＰ１ａであり、その制御用の半導体チップＣＰ１ａよりも上の複数の半導体チップＣＰ１は、メモリ回路を備えるメモリチップＣＰ１ｂ〜ＣＰ１ｉである。半導体チップＣＰ１ａは、半導体チップＣＰ１ａ上に搭載された複数のメモリチップＣＰ１ｂ〜ＣＰ１ｉを制御することができる。半導体チップＣＰ２は、半導体チップＣＰ１ａを制御し、半導体チップＣＰ１ａから送られたデータを処理する論理回路などを備えるロジックチップである。積層された複数の半導体チップＣＰ２のうち、最も下の半導体チップＣＰ２を半導体チップＣＰ２ａと称することとする。積層された複数の半導体チップＣＰ１は、それらの間に介在する複数のバンプ電極を介して、互いに電気的に接続されている。また、積層された複数の半導体チップＣＰ２は、それらの間に介在する複数のバンプ電極を介して、互いに電気的に接続されている。

半導体チップＣＰ１ａ，ＣＰ２ａは、半導体チップＣＰ１ａ，ＣＰ２ａとインターポーザＳＰとの間に介在する複数のバンプ電極ＢＰ２と、インターポーザＳＰに設けられた複数の貫通ビアと、インターポーザＳＰと配線基板ＰＢ４との間に介在する複数の半田ボールＢＬ２とを介して、配線基板ＰＢ４の配線と電気的に接続されている。

半導体装置ＰＫＧを構成する配線基板ＰＢ４の下面に配置された複数の半田ボールＢＬ１が、配線基板ＰＢ３の上面側の半田ボール接続用の複数の端子パターンに接続されている。これにより、配線基板ＰＢ３の配線と配線基板ＰＢ４の配線とが、半田ボールＢＬ１を介して電気的に接続されている。

配線基板ＰＢ３，ＰＢ４のそれぞれは、複数の配線層を有しており、各配線層は、必要に応じて複数の配線を有しており、それらの配線が、配線基板ＰＢ３，ＰＢ４の内部配線を構成している。配線基板ＰＢ３，ＰＢ４のそれぞれは、内部配線として、ＶＲＭ１１で生成された電源電圧が供給される電源配線と、グランド電位が供給されるグランド配線と、信号が伝送される信号配線とを含んでいる。図２９では、電源配線とグランド配線を区別しやすいように、配線基板ＰＢ３，ＰＢ４において、電源配線を黒の塗りつぶしで示し、グランド配線をドットのハッチングで示してあり、信号線については、図示を省略してある。

ＶＲＭ１１で生成された電源電圧は、配線基板ＰＢ３の電源配線と、半田ボールＢＬ１と、配線基板ＰＢ４の電源配線と、半田ボールＢＬ２と、インターポーザＳＰに設けられた複数の貫通ビアと、バンプ電極ＢＰ２とを介して、半導体チップＣＰ１，ＣＰ２に供給される。

半導体チップＣＰ１ａの電源用端子（電源電圧入力用端子）と、半導体チップＣＰ２ａの電源用端子（電源電圧入力用端子）とは、バンプ電極ＢＰ２とインターポーザＳＰの貫通ビアと、半田ボールＢＬ２と、配線基板ＰＢ４の電源配線とを介して、電気的に接続されている。本実施の形態２では、配線基板ＰＢ４において、半導体チップＣＰ１ａ（の電源用端子）と半導体チップＣＰ２ａ（の電源用端子）とを接続する電源配線に、第１の技術または第２の技術を適用する。例えば、図２９に示されるように、配線基板ＰＢ４において、点線で囲まれた領域ＲＧ３に形成されている電源配線およびグランド配線について、第１の技術または第２の技術を適用する。

半導体チップＣＰ１，ＣＰ２のそれぞれは、内部に電源配線とグランド配線とを有している。半導体チップＣＰ１，ＣＰ２内の電源配線には、半導体チップＣＰ１，ＣＰ２に供給された電源電圧が供給され、半導体チップＣＰ１，ＣＰ２内のグランド配線には、半導体チップＣＰ１，ＣＰ２に供給されたグランド電位が供給される。また、半導体チップＣＰ１，ＣＰ２のそれぞれは、その内部に、電源配線とグランド配線との間に配置された複数のキャパシタ（電源キャパシタ）を有している。半導体チップＣＰ１，ＣＰ２のそれぞれにおいて、電源配線とグランド配線とは、それらのキャパシタ（電源キャパシタ）を介して接続されている。

半導体チップＣＰ１の消費電力が急変した際には、電流変化分を補うために、半導体チップＣＰ２内に形成された上述の電源キャパシタから半導体チップＣＰ１へ電流を供給することができ、それによって、半導体チップＣＰ１に供給されている電源電圧の変動を抑制し、ノイズの発生を抑制することができる。また、半導体チップＣＰ２の消費電力が急変した際には、電流変化分を補うために、半導体チップＣＰ１内に形成された上述の電源キャパシタから半導体チップＣＰ２へ電流を供給することができ、それによって、半導体チップＣＰ２に供給されている電源電圧の変動を抑制し、ノイズの発生を抑制することができる。

半導体チップＣＰ２内の電源キャパシタから半導体チップＣＰ１へ電流が供給される際には、その電流は、配線基板ＰＢ４の電源配線を通って半導体チップＣＰ１に供給される。半導体チップＣＰ１内の電源キャパシタから半導体チップＣＰ２へ電流が供給される際には、その電流は、配線基板ＰＢ４の電源配線を通って半導体チップＣＰ２に供給される。

このため、配線基板ＰＢ４においては、半導体チップＣＰ２内の電源キャパシタから半導体チップＣＰ１へ電流（交流電流）が供給される際や、半導体チップＣＰ１内の電源キャパシタから半導体チップＣＰ２へ電流（交流電流）が供給される際に、その電流（交流電流）が通る経路となり得る位置の電源配線に、第１の技術または第２の技術を適用することが好ましい。つまり、配線基板ＰＢ４において、第１の技術または第２の技術を適用した電源配線では、半導体チップＣＰ２内の電源キャパシタから半導体チップＣＰ１へ交流電流が供給される際や、半導体チップＣＰ１内の電源キャパシタから半導体チップＣＰ２へ交流電流が供給される際に、その交流電流が流れることが好ましい。配線基板ＰＢ４において、領域ＲＧ３に形成された電源配線には、そのような交流電流が流れ得る。

これにより、半導体チップＣＰ２内の電源キャパシタから半導体チップＣＰ１へ電流（交流電流）が供給される際や、半導体チップＣＰ１内の電源キャパシタから半導体チップＣＰ２へ電流（交流電流）が供給される際に、その電流が流れる電源配線について、時定数Ｌ／Ｒ（Ｌ／Ｒ比）を小さくすることができる。このため、半導体チップＣＰ１の消費電力が急変した際に、半導体チップＣＰ１に供給されている電源電圧の変動をより短時間で収束させることができ、また、半導体チップＣＰ２の消費電力が急変した際に、半導体チップＣＰ２に供給されている電源電圧の変動をより短時間で収束させることができる。従って、半導体チップＣＰ１，ＣＰ２の動作時の電源電圧（半導体チップＣＰ１，ＣＰ２に供給されている電源電圧）の変動をより的確に抑制し、ノイズの発生をより的確に抑制することができる。このため、電子装置または半導体装置の性能を向上させることができる。

また、本実施の形態では、半導体チップＣＰ１の消費電力が急変した際には、半導体チップＣＰ２内に形成された電源キャパシタをデカップリングキャパシタとして機能させることができ、また、半導体チップＣＰ２の消費電力が急変した際には、半導体チップＣＰ１内に形成された電源キャパシタをデカップリングキャパシタとして機能させることができる。このため、配線基板ＰＢ４上やインターポーザＳＰ上に、デカップリングキャパシタとしてのコンデンサ部品を搭載しなくともよくなるので、半導体装置ＰＫＧ２が製造しやすくなり、また、半導体装置ＰＫＧ２の製造コストを低減することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ ＶＲＭ
２，５ 配線層
３，６ 電源配線
４，７ グランド配線
ＢＬ，ＢＬ１，ＢＬ２ 半田ボール
ＢＰ，ＢＰ２ バンプ電極
Ｃ１，Ｃ２，Ｃ３ コンデンサ
ＣＰ，ＣＰ１，ＣＰ２ 半導体チップ
ＤＰ１０１ 電源プレーン
ＤＳ，ＤＳ２ 電子装置
ＤＰ，ＤＰ１，ＤＰ１ａ，ＤＰ１ｂ，ＤＰ２，ＤＰ２ｂ 電源パターン
ＥＬ１，ＥＬ２，ＥＬ１０，ＥＬ１１，ＥＬ１２ 微小エレメント
ＧＰ，ＧＰ１，ＧＰ１ａ，ＧＰ１ｂ，ＧＰ２，ＧＰ２ａ，ＧＰ３ グランドパターン
ＧＰ１０１，ＧＰ１０２ グランドプレーン
ＰＢ１，ＰＢ２，ＰＢ３，ＰＢ４ 配線基板
ＰＫＧ，ＰＫＧ２ 半導体装置
ＲＧ１，ＲＧ２，ＲＧ３ 領域
ＲＫ１ａ，ＲＫ１ｂ，ＲＫ２ａ，ＲＫ２ｂ，ＲＫ３ａ，ＲＫ３ｂ 連結用導体パターン
ＳＰ インターポーザ
Ｖ１，Ｖ２，Ｖ１１，Ｖ１２ ビア

Claims (17)

1. 複数の配線層を含む第１配線基板と、第１半導体チップと、を有する半導体装置であって、
   前記第１配線基板は、複数の第１積層構造を有し、
   前記複数の第１積層構造のぞれぞれは、
   前記複数の配線層のうちの第１配線層に形成され、かつ、第１方向に延在する第１導体パターンと、
   前記複数の配線層のうちの前記第１配線層よりも一つ下の第２配線層に形成され、かつ、前記第１方向に延在する第２導体パターンと、
   を含み、
   前記複数の第１積層構造は、前記第１方向と交差する第２方向において、第１の間隔で設けられており、
   前記第１導体パターンには、電源電圧およびグランド電位のうちの一方が供給され、
   前記第２導体パターンには、前記電源電圧および前記グランド電位のうちの他方が供給される、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１積層構造の幅をＷとし、前記第１積層構造における前記第１導体パターンと前記第２導体パターンとの間の間隔をＤとし、前記第１導体パターンまたは前記第２導体パターンの厚さをＴとし、前記第２方向において隣り合う前記第１積層構造同士の間隔をＳとしたときに、
   Ｔ／２≦Ｗ＜Ｄ×２、かつ、Ｄ×２＜Ｓ≦Ｄ×５
   が成り立つ、半導体装置。
3. 請求項１記載の半導体装置において、
   前記第２方向に並ぶ前記複数の第１積層構造の前記第１導体パターンは、並列接続され、かつ、前前記第２方向に並ぶ前記複数の第１積層構造の前記第２導体パターンは、並列接続されている、半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１配線基板上に配置された第１コンデンサを更に有し、
   前記第１配線基板の電源配線とグランド配線とが前記第１コンデンサを介して接続され、
   前記第１導体パターンに前記電源電圧が供給される場合は、
   前記第１コンデンサから前記第１配線基板の前記電源配線を通って前記第１半導体チップに電流が供給される際に、前記第１コンデンサから供給される前記電流は前記第１導体パターンを通り、
   前記第２導体パターンに前記電源電圧が供給される場合は、
   前記第１コンデンサから前記第１配線基板の前記電源配線を通って前記第１半導体チップに電流が供給される際に、前記第１コンデンサから供給される前記電流は前記第２導体パターンを通る、半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１半導体チップは、前記第１配線基板上に配置されている、半導体装置。
6. 請求項１記載の半導体装置において、
   第２配線基板を更に有し、
   前記第１配線基板は、前記第２配線基板上に配置され、
   前記第１半導体チップは、前記第１配線基板上に配置されている、半導体装置。
7. 請求項１記載の半導体装置において、
   第２配線基板を更に有し、
   前記第２配線基板は、前記第１配線基板上に配置され、
   前記第１半導体チップは、前記第２配線基板上に配置されている、半導体装置。
8. 請求項１記載の半導体装置において、
   前記複数の第１積層構造のぞれぞれは、前記複数の配線層のうちの前記第２配線層よりも一つ下の第３配線層に形成され、かつ、第１方向に延在する第３導体パターンを更に含み、
   前記第１導体パターンおよび前記第３導体パターンには、電源電圧およびグランド電位のうちの一方が供給され、
   前記第２導体パターンには、前記電源電圧および前記グランド電位のうちの他方が供給される、半導体装置。
9. 複数の配線層を含む第１配線基板と、第１半導体チップと、を有する半導体装置であって、
   前記第１配線基板は、第１積層構造と、第２積層構造と、を有し、
   前記第１積層構造は、
   前記複数の配線層のうちの第１配線層に形成され、かつ、第１方向に延在する第１導体パターンと、
   前記複数の配線層のうちの前記第１配線層よりも一つ下の第２配線層に形成され、かつ、前記第１方向に延在する第２導体パターンと、
   を含み、
   前記第２積層構造は、
   前記第１配線層に形成され、かつ、前記第１方向に延在する第３導体パターンと、
   前記第２配線層に形成され、かつ、前記第１方向に延在する第４導体パターンと、
   を含み、
   前記第１積層構造および前記第２積層構造は、前記第１方向と交差する第２方向において、第１の間隔で交互に設けられており、
   前記第１導体パターンおよび前記第４導体パターンのそれぞれには、電源電圧およびグランド電位のうちの一方が供給され、
   前記第２導体パターンおよび前記第３導体パターンのそれぞれには、前記電源電圧および前記グランド電位のうちの他方が供給される、半導体装置。
10. 請求項９記載の半導体装置において、
    前記第１積層構造または前記第２積層構造の幅をＷとし、
    前記第１積層構造における前記第１導体パターンと前記第２導体パターンとの間の間隔、または、前記第１積層構造における前記第１導体パターンと前記第２導体パターンとの間の間隔をＤとし、
    前記第１導体パターン、前記第２導体パターン、前記第３導体パターンまたは前記第４導体パターンの厚さをＴとし、
    前記第２方向において隣り合う前記第１積層構造と前記第２積層構造との間の間隔をＳとしたときに、
    Ｔ／２≦Ｗ＜Ｄ×２、かつ、Ｔ≦Ｓ＜Ｄ×２
    が成り立つ、半導体装置。
11. 請求項９記載の半導体装置において、
    前記第２方向に並ぶ複数の前記第１積層構造および前記第２積層構造の前記第１導体パターンおよび前記第４導体パターンは、並列接続され、かつ、前記第２方向に並ぶ複数の前記第１積層構造および前記第２積層構造の前記第２導体パターンおよび前記第３導体パターンは、並列接続されている、半導体装置。
12. 請求項９記載の半導体装置において、
    前記第１配線基板上に配置された第１コンデンサを更に有し、
    前記第１配線基板の電源配線とグランド配線とが前記第１コンデンサを介して接続され、
    前記第１導体パターンおよび前記第４導体パターンに前記電源電圧が供給される場合は、
    前記第１コンデンサから前記第１半導体チップに電流が供給される際に、前記第１コンデンサから供給される前記電流は、前記第１導体パターンおよび前記第４導体パターンを通り、
    前記第２導体パターンおよび前記第３導体パターンに前記電源電圧が供給される場合は、
    前記第１コンデンサから前記第１半導体チップに電流が供給される際に、前記第１コンデンサから供給される前記電流は、前記第２導体パターンおよび前記第３導体パターンを通る、半導体装置。
13. 請求項９記載の半導体装置において、
    前記第１半導体チップは、前記第１配線基板上に配置されている、半導体装置。
14. 請求項９記載の半導体装置において、
    第２配線基板を更に有し、
    前記第１配線基板は、前記第２配線基板上に配置され、
    前記第１半導体チップは、前記第１配線基板上に配置されている、半導体装置。
15. 請求項９記載の半導体装置において、
    第２配線基板を更に有し、
    前記第２配線基板は、前記第１配線基板上に配置され、
    前記第１半導体チップは、前記第２配線基板上に配置されている、半導体装置。
16. 請求項９記載の半導体装置において、
    第２半導体チップを更に有し、
    前記第１導体パターンおよび前記第４導体パターンに前記電源電圧が供給される場合は、
    前記第２半導体チップ内のキャパシタから前記第１配線基板の電源配線を通って前記第１半導体チップに電流が供給される際に、前記第２半導体チップから供給される前記電流は、前記第１導体パターンおよび前記第４導体パターンを通り、
    前記第２導体パターンおよび前記第３導体パターンに前記電源電圧が供給される場合は、
    前記第１半導体チップ内のキャパシタから前記第１配線基板の電源配線を通って前記第２半導体チップに電流が供給される際に、前記第１半導体チップから供給される前記電流は、前記第２導体パターンおよび前記第３導体パターンを通る、半導体装置。
17. 請求項９記載の半導体装置において、
    前記第１積層構造は、前記複数の配線層のうちの前記第２配線層よりも一つ下の第３配線層に形成され、かつ、第１方向に延在する第５導体パターンを更に含み、
    前記第２積層構造は、前記第３配線層に形成され、かつ、前記第１方向に延在する第６導体パターンを更に含み、
    前記第１導体パターン、前記第４導体パターンおよび前記第５導体パターンには、前記電源電圧および前記グランド電位のうちの一方が供給され、
    前記第２導体パターン、前記第３導体パターンおよび前記第６導体パターンには、前記電源電圧および前記グランド電位のうちの他方が供給される、半導体装置。

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