JP2014236188A - 配線板及びその製造方法 - Google Patents

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雅敏 國枝
照井　誠
Makoto Terui
誠 照井
明日香 伊井
Asuka Ii
明日香 伊井
閑野　義則
Yoshinori Kanno
義則 閑野
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Abstract

【課題】高い信頼性を有する配線板を提供する。
【解決手段】配線板１００は、層間絶縁層３３ａと、層間絶縁層３３ａ上に形成され、ＤＲＡＭ５１を実装する導体パッド３６ｃを含む第１導体パターンと、層間絶縁層３３ａ内に設けられ、絶縁層１１０と、絶縁層１１０上に形成された第２導体パターン１１１と、第２導体パターン１１１に接続された導体パッド３６ａと、を有する配線構造体１０と、導体パッド３６ａに接続されるとともに導体パッド３６ａよりも上層に形成された、ＤＲＡＭ５１を実装する導体パッド３６ｅと、を備える。隣接する導体パッド３６ｃと導体パッド３６ｅとの間隔は、導体パッド３６ｃ同士の間隔よりも長い。
【選択図】図１Ａ

Description

本発明は、配線板及びその製造方法に関し、詳しくは、高密度の配線を部分的に有する配線板及びその製造方法に関する。
ＩＣチップ（半導体素子）を実装するための多層プリント配線板として、スルーホール導体を有する樹脂性のコア基板上に層間絶縁層と導体層を交互に積層し、導体層間をバイアホール導体で接続する配線板が知られている。
近年のＩＣチップの微細化、高集積化に伴い、パッケージ基板の最上層に形成される実装パッドの数が増大し、パッド数の増大によって実装パッドのファインピッチ化が進行している。このような実装パッドのファインピッチ化に伴い、パッケージ基板の配線ピッチも急速に細線化している（例えば、特許文献１を参照）。
この配線板では、その内部に、高密度の配線を部分的に形成している。具体的には、配線板の層間絶縁層の内部に、高密度の配線層が形成されている電子部品が配設されている。そして、このような構造により、上述した実装パッドのファインピッチ化の傾向に対応している。
国際公開第２００７／１２９５４５号
このような厚みの薄い電子部品を層間絶縁層の内部に配設するにあたっては、位置ずれを生じ易い傾向がある。このように電子部品が所定の位置から位置ずれした箇所に配設されると、配線板側（パッケージ基板側）の実装パッドを、実装する半導体素子の端子に応じた適正な位置に配置することができないことがある。その結果、半導体素子の実装が困難になる可能性がある。
本発明は、こうした実情に鑑みてなされたものであり、半導体素子の実装性が向上した配線板を提供することを目的とする。
本発明の第１の観点に係る配線板は、
第１絶縁層と、
前記第１絶縁層上に形成され、半導体素子を実装する第１実装パッドを含む第１導体パターンと、
前記第１絶縁層内に設けられ、第２絶縁層と、前記第２絶縁層上に形成された第２導体パターンと、前記第２導体パターンに接続されている第２実装パッドと、を有する配線構造体と、
前記第２実装パッドに接続されるとともに前記第２実装パッドよりも上層に形成された、前記半導体素子を実装する第３実装パッドと、を備え、
隣接する前記第１実装パッドと前記第３実装パッドとの間隔は、前記第１実装パッド同士の間隔よりも長い、
ことを特徴とする。
隣接する前記第１実装パッドと前記第３実装パッドとの間隔は、前記第１実装パッド同士の間隔に対して、２以上の整数倍に設定されている、ことが好ましい。
前記第３実装パッド同士の間隔は、前記第１実装パッド同士の間隔よりも短い、ことが好ましい。
前記第２導体パターンは、前記半導体素子としての、第１半導体素子と第２半導体素子とを接続する信号線である、ことが好ましい。
前記第２導体パターンの幅は、前記第１導体パターンの幅よりも短い、ことを特徴とする、ことが好ましい。
隣接する前記第２導体パターン同士の間隔は、隣接する第１導体パターン同士の間隔よりも短い、ことが好ましい。
前記第１絶縁層よりも下層の絶縁層と、前記配線構造体との間には接着層が介在されている、ことが好ましい。
前記第３実装パッドは、前記半導体素子としての第１半導体素子に接続されている第１パッドと、前記半導体素子としての第２半導体素子に接続されている第２パッドと、を備え、
前記第１パッド同士の間隔は、前記第２パッド同士の間隔よりも短い、ことが好ましい。
前記第１半導体素子は、マイクロプロセッサであり、前記第２半導体素子は、ダイナミックラムである、ことが好ましい。
前記第２導体パターンのＬ／Ｓ（ラインアンドスペース）が１μｍ／１μｍ〜５μｍ／５μｍである、ことが好ましい。
前記第３実装パッドが、前記第２実装パッドから前記半導体素子側にオフセットされている、ことが好ましい。
本発明の第２の観点に係る配線板の製造方法は、
第１絶縁層上に半導体素子を実装する第１実装パッドを含む第１導体パターンを形成することと、
第２絶縁層と、前記第２絶縁層上に形成された第２導体パターンと、前記第２導体パターンに接続されている第２実装パッドと、を有する配線構造体を前記第１絶縁層内に設けることと、
前記第２実装パッドに接続されるとともに前記第２実装パッドよりも上層に形成された、前記半導体素子を実装する第３実装パッドを設けることと、を備え、
隣接する前記第１実装パッドと前記第３実装パッドとの間隔を、前記第１実装パッド同士の間隔よりも長くする、
ことを特徴とする。
前記第３実装パッドを、前記第２実装パッドから前記半導体素子側にオフセットさせる、
ことが好ましい。
本発明によれば、高い信頼性を有する配線板を提供することができる。
本発明の第１実施形態に係る配線板が使用されたパッケージ基板を示す断面図である（下側の図は上側の図の要部である領域Ａの拡大断面図を示す）。 （ａ）は、第１実施形態に係る配線板を詳細に示す断面図であり、（ｂ）は、配線構造体がＤＲＡＭ側に位置ずれした状態を示す参考断面図であり、（ｃ）は、配線構造体がＭＰＵ側に位置ずれした状態を示す参考断面図である。 図１Ｂ（ａ）をＺ２方向からみた平面図である。 第１実施形態に係る配線板が使用されたパッケージ基板を詳細に示す断面図である。 第１実施形態に係る配線板の一部を拡大して示す図である（下側の図は上側の図の要部である領域Ｂの拡大断面図を示す）。 第１実施形態に係る配線構造体の製造プロセスを示すフローチャートである。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 第１実施形態に係る配線板の製造プロセスを示すフローチャートである。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である（下側の図は上側の図の要部である領域Ｃの拡大断面図を示す）。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 第１実施形態の変形例に係る配線板の要部を示す断面図である。 第２実施形態の配線板を説明する断面図である。 第２実施形態の配線板を説明する別の断面図である。 第２実施形態の配線板を説明するさらに別の断面図である。 本発明の実施形態の変形例に係る配線板を示す平面図である。
以下、本発明の実施形態に係る配線板及びその製造方法について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向に相当する配線板の積層方向（又は配線板の厚み方向）を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（又は各層の側方）を指す。配線板の主面は、Ｘ−Ｙ平面となる。また、配線板の側面は、Ｘ−Ｚ平面又はＹ−Ｚ平面となる。積層方向において、配線板のコアに近い側を下層、コアから遠い側を上層という。
以下の実施形態において、導体層は、一乃至複数の導体パターンで構成される層である。導体層は、電気回路を構成する導体パターン、例えば配線（グランドも含む）、パッド、又はランド等を含む場合もあれば、電気回路を構成しない面状の導体パターン等を含む場合もある。
開口部には、孔及び溝のほか、切欠及び切れ目等も含まれる。
開口部内に形成される導体のうち、ビアホール内に形成される導体をビア導体といい、スルーホール内に形成される導体をスルーホール導体といい、開口部に充填された導体をフィルド導体という。
ランドは、孔（ビアホール又はスルーホール等）の上又は縁部に形成される導体であり、少なくとも一部が孔内の導体（ビア導体又はスルーホール導体等）と一体的に形成される。
スタックとは、ビア導体が、その下層に形成されたビア導体のランド上に形成されていることをいう。すなわち、ビア導体の底面が、その下層のビア導体のランドからはみ出さなければ、スタックされていることになる。このようにスタックされた複数のビアは、スタックビアと呼ばれる。
めっきには、電解めっき又は無電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）又はＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。
層間絶縁層や配線構造体に使用される樹脂材料には、例えば、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）が使用される。
孔又は柱体（突起）の「幅（又は太さ）」は、特に指定がなければ、円の場合には直径を意味し、円以外の場合には２√（断面積／π）を意味する。ただし、他の寸法を指すことを明記している場合は、この限りでない。また、寸法が均一でない場合（凹凸がある場合又はテーパしている場合など）は、原則として、その寸法の平均値（異常値を除いた有効値のみの平均）を用いる。ただし、最大値など、平均値以外の値を用いることを明記している場合は、この限りでない。
＜第１実施形態＞
本実施形態に係る配線板１００は、例えば図１Ａに示されるような多層プリント配線板である。本実施形態の配線板１００は、コア基板を有するビルドアップ多層積層配線板である。ただし、本発明に係る配線板は、コア基板を有するビルドアップ多層積層配線板には限定されず、例えば両面リジッド配線板、フレキシブル配線板又はフレックスリジッド配線板であってもよい。また、配線板１００において、本発明の技術思想の範囲において、導体層及び絶縁層の寸法、層数等は、任意に変更することができる。
図１Ａ、図２に示されるように、配線板１００上には、第１半導体素子としてのマイクロプロセッサＭＰＵ（Micro-Processing Unit）５０と、第２半導体素子としてのダイナミックラムＤＲＡＭ(Dynamic Random Access Memory)５１とが実装配置され、パッケージ基板２０００を構成している。図２に示されるように、配線板１００は、マザーボード基板６０上に実装配置される。配線板１００と、ＭＰＵ５０、ＤＲＡＭ５１との間は、アンダーフィル樹脂７０で封止されている。
配線板１００は、図２に示されるように、コア基板２０と、層間絶縁層２５ａ、２６ａ、３３ａ、２５ｂ、２６ｂ、３３ｂと、導体層２４ａ、２９ａ、３１ａ、３７ｃ、２４ｂ、２９ｂ、３１ｂ、３７ｄと、ビア導体２３、３０ａ、３２ａ、３８ｃ、３０ｂ、３２ｂ、３８ｄと、最表層に形成されたソルダーレジスト層４０ａ、４０ｂと、を有する。
コア基板２０（配線板１００）は、第１面Ｆ１（Ｚ１側）及びその反対側の第２面Ｆ２（Ｚ２側）を有し、ビア導体２３は、コア基板２０を貫通している。コア基板２０、ビア導体２３、及び導体層２４ａ、２４ｂは、コア部に相当する。また、コア基板２０の第１面Ｆ１上には、ビルドアップ部Ｂ１（第１積層部）が形成され、コア基板２０の第２面Ｆ２上には、ビルドアップ部Ｂ２（第２積層部）が形成されている。ビルドアップ部Ｂ１は、３組の層間絶縁層及び導体層（層間絶縁層２５ａ、２６ａ、３３ａ及び導体層２４ａ、２９ａ、３１ａ、３７ｃ）を含み、ビルドアップ部Ｂ２は、３組の層間絶縁層及び導体層（層間絶縁層２５ｂ、２６ｂ、３３ｂ、及び導体層２４ｂ、２９ｂ、３１ｂ、３７ｄ）を含んでいる。
コア基板２０の第１面Ｆ１側には、４層の導体層２４ａ、２９ａ、３１ａ、３７ｃと３層の層間絶縁層２５ａ、２６ａ、３３ａとが下方（Ｚ２側）から交互に積層される。層間絶縁層２５ａ、２６ａ、３３ａは、それぞれ、導体層２４ａ、２９ａ、３１ａ、３７ｃの各層間に形成されている。また、コア基板２０の第１面Ｆ１側の最上層の表面には、ソルダーレジスト層４０ａが配置されている。
コア基板２０の第２面Ｆ２側には、４層の導体層２４ｂ、２９ｂ、３１ｂ、３７ｄと３層の層間絶縁層２５ｂ、２６ｂ、３３ｂとが交互に積層される。層間絶縁層２５ｂ、２６ｂ、３３ｂは、それぞれ、導体層２４ｂ、２９ｂ、３１ｂ、３７ｄの各層間に形成されている。また、コア基板２０の第２面Ｆ２側の最上層の表面には、ソルダーレジスト層４０ｂが配置されている。
コア基板２０には、コア基板２０を貫通する貫通孔２１（図７Ｂ参照）が形成されている。ビア導体２３は、フィルド導体であり、貫通孔２１に導体が充填されることで形成されている。コア基板２０の第１面Ｆ１上に形成される導体層２４ａとコア基板２０の第２面Ｆ２上に形成される導体層２４ｂとは、ビア導体２３を介して、互いに電気的に接続されている。
コア基板２０は、例えば芯材に樹脂含浸してなる。コア基板２０は、例えばガラス繊維の布にエポキシ樹脂を含浸させて熱硬化処理し、さらに板状に成形することで得られる。ただしこれに限定されず、コア基板２０の材料は任意である。
ビア導体２３の形状は、例えばコア基板２０の第１面Ｆ１及び第２面Ｆ２から中央部に向けて縮径されるつづみ型の円柱である。また、ビア導体２３の平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、ビア導体２３の形状は任意である。
層間絶縁層２５ａ、２６ａ、３３ａ、２５ｂ、２６ｂ、３３ｂには、それぞれビア導体３０ａ、３２ａ、３８ｃ、３０ｂ、３２ｂ、３８ｄが形成されている。これらビア導体は、いずれもフィルド導体であり、各層間絶縁層を貫通する各ビアホールに導体が充填されてなる。ビア導体３０ａ、３２ａ、３８ｃ、３０ｂ、３２ｂ、３８ｄの形状はそれぞれ、例えばコア基板２０に向かって縮径されるようにテーパしたテーパ円柱（円錐台）であり、その平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、ビア導体３０ａ等の形状は任意である。
層間絶縁層２５ａ（ビルドアップ部Ｂ１の最下層の層間絶縁層）、層間絶縁層２５ｂ（ビルドアップ部Ｂ２の最下層の層間絶縁層）、及びこれらよりも上層の層間絶縁層２６ａ、３３ａ、２６ｂ、３３ｂは、それぞれ、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）からなる。ただしこれに限定されず、各絶縁層の材料は任意である。
配線板１００の最上層には、半田バンプ４３ａが配置されており、半田バンプ４３ａは、導体パッド５０ａ、５１ａを介してＭＰＵ５０、ＤＲＡＭ５１に電気的に接続されている。
詳しくは、ＤＲＡＭ５１の導体パッド５１ａには、導体層３７ｃに形成された導体パッド３６ｃが、半田バンプ４３ａを介して接続されている。一方、ＭＰＵ５０の導体パッド５０ａには、導体層３７ｃに形成された導体パッド３６ｄが、半田バンプ４３ａを介して接続されている。
本実施形態では、配線板１００は、主配線板２００と、この主配線板２００の内部に配置された配線構造体１０とを含んでいる。配線構造体１０は、多層プリント配線板の配線ルールではなく、後に詳述するようにＩＣやＬＳＩなどの半導体素子の配線ルールに従って配線設計されたものであり、主配線板２００よりも、配線の密度の指標である、ラインとスペースの比を示すＬ／Ｓ（ラインアンドスペース）が微細になるように設計されている。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。具体的には、ラインとスペースの比を示すＬ／Ｓ（ラインアンドスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高配線密度に形成されている。これは、本実施形態の主配線板２００を含む通常の多層プリント配線板のＬ／Ｓが１０μｍ／１０μｍ程度であることに比較すると微細なレベルである。
主配線板２００は、半導体素子であるＭＰＵ５０及びＤＲＡＭ５１の電源端子Ｖｄｄへの電源の供給ラインと、信号の伝送ラインとを含む（図１Ａ、図１Ｃ参照）。
配線構造体１０は、最下層の接着層１２０ｃと、接着層１２０ｃ上の絶縁層１１０と、絶縁層１１０上の絶縁層１２０と、絶縁層１２０内に形成された信号伝送用の導体パターン１１１とを含んでいる。導体パターン１１１は、図３に示されるように、第１導体膜１１１ａと第２導体膜１１１ｂとからなる。絶縁層１１０、絶縁層１２０には、ポリイミド、フェノール系樹脂、ポリベンゾオキサゾール系樹脂のいずれかが絶縁材として使用できる。配線構造体１０は、層間絶縁層３３ａに配置されている。また、配線構造体１０上には、ＭＰＵ５０の導体パッド５０ａ、及び、ＤＲＡＭ５１の導体パッド５１ａ（図１Ａ参照）と接続するための導体パッド３６ａが形成されている。また、配線構造体１０の導体パターン１１１のパターン幅は、主配線板２００の導体層３７ｃ、３１ａ、２９ａ、２４ａ等のパターン幅よりも短い。
接着層１２０ｃに使用する材料としては、例えばエポキシ樹脂系、アクリル樹脂系、シリコーン樹脂系等の接着剤を用いることができる。絶縁層１２０には、小径の孔が形成されている。孔に導体が充填されることで、フィルドビアであるビア導体１２０ａが構成されている。
配線構造体１０は、電源の供給ラインを含まず、信号の伝送ラインのみを含んでおり、ＭＰＵ５０とＤＲＡＭ５１との間での信号の伝送に使用される。
詳しくは、導体パターン１１１は、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用され、ＭＰＵ５０及びＤＲＡＭ５１への電源の供給には使用されない。ＭＰＵ５０、ＤＲＡＭ５１の電源端子Ｖｄｄは、主配線板２００内のスタックビア８０（図１Ａ、図３参照）に電気的に接続され、外部の直流電源から電源が供給される。ＭＰＵ５０、ＤＲＡＭ５１のグランド端子Ｇｎｄ（図１Ｃ参照）は、主配線板２００内の別のスタックビアを介してグランドに接続される。
ビア導体１２０ａは、上層の導体パッド３６ａと電気的に接続されている。導体パッド３６ａは、上層のビア導体３８ｃ、半田バンプ４３ａ、導体パッド５０ａ、５１ａを介して、それぞれ、ＭＰＵ５０、ＤＲＡＭ５１に電気的に接続されている。なお、本実施形態の配線板１００では、導体パターン１１１と接着層１２０ｃとの間に、絶縁層１１０が介在配置されている。即ち、配線構造体１０は、３層構成とされている。しかしこれに限られず、絶縁層１１０が配置されず、接着層１２０ｃ上に直接的に導体パターン１１１が形成された２層構成であってもよい。また、図１Ａを参照して、配線構造体１０の導体パターン１１１に接続されている導体パッド３６ｅの内、ＭＰＵ５０に接続されている導体パッド３６ｇ（第１パッド）同士の間隔は、ＤＲＡＭ５１に接続されている導体パッド３６ｈ（第２パッド）同士の間隔よりも短い。また、隣接する導体パターン１１１同士の間隔は、隣接する導体層３１ａ同士の間隔よりも短い。
配線構造体１０の導体パターン１１１に接続されている導体パッド３６ａ同士の間隔Ｌ３（μｍ）は、図１Ｂ（ａ）、図１Ｃを参照して、配線板１００の導体層３７ｃにそれぞれ形成されている導体パッド３６ｃ同士の間隔Ｌ１（μｍ）、導体パッド３６ｄ同士の間隔Ｌ２（μｍ）よりも短い。また、図１Ｂ（ａ）に示されるように、隣接する導体パッド３６ｃと導体パッド３６ｅとの間隔Ｌ４（μｍ）は、導体パッド３６ｃ同士の間隔Ｌ１（μｍ）よりも長い。導体パッド３６ｃ同士の間隔Ｌ１（μｍ）は、導体パッド３６ｄ同士の間隔Ｌ２（μｍ）と等しくとも良い。また、導体パッド３６ｅ同士の間隔Ｌ３（μｍ）は、導体パッド３６ｃ同士の間隔Ｌ１、Ｌ２（μｍ）よりも短い。
なお、図１Ａを参照して、配線構造体１０の導体パッド３６ａは、層間絶縁層３３ａに形成されたビア導体３８ｅを介して、配線構造体１０の直上の導体パッド３６ｅと接続されている。また、導体パッド３６ｅは、半田バンプ４３ａを介して、ＭＰＵ５０、ＤＲＡＭ５１の導体パッド５０ａ、５１ａに接続されている。このため、導体パッド３６ａ同士の間隔Ｌ３（μｍ）は、配線構造体１０の直上の導体パッド３６ｅ同士の間隔と等しくなる。
ビア導体１２０ａの直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下であることがよい。ビア導体１２０ａの直径をこのような微小なサイズとすることにより、配線構造体１０での導体パターン１１１の配線引き回しの自由度が向上し、例えば、１層の絶縁層１２０にのみ形成された導体パターン１１１で、配線構造体１０の左右の辺の一方辺側から多くの配線を取り出すことが可能となる。また、導体パターン１１１は、１層のみに形成されるので、配線構造体１０での配線の層数を減少させることも可能となる。
図３に示されるように、ビア導体３２ａ、３８ｃは、それぞれ、例えば銅箔などの金属箔、銅の無電解めっき膜、及び銅の電解めっきからなる金属層３０１ａ、３０７ｃを介して各層間絶縁層２６ａ、３３ａに形成されたビアホール内に配置されている。
図３に示されるビア導体などの寸法のうち、ビア導体３８ｃの上面の直径（幅）Ｄ２は、例えば６２μｍであり、半田バンプ４３ａの直径Ｄ１は、例えば４６μｍである。また、配線構造体１０（接着層１２０ｃ以外）の厚さｔ１は、例えば２５μｍ、配線構造体１０の接着層１２０ｃの厚さｔ２は、例えば１０μｍ、ビア導体３２ａの厚さｔ３は、例えば１５μｍ、ソルダーレジスト層４０ａの厚さｔ４は、例えば１５μｍである。このように、配線構造体１０の接着層１２０ｃの厚さｔ２を１０μｍ程度とすることで、主配線板２００との間で十分な接着力が得られ、接着層１２０ｃに使用する材料の選択の幅が広がる。また、配線構造体１０上の導体パッド３６ａの直径Ｄ３は、１５〜２５μｍである。
半田バンプ４３ａは、ソルダーレジスト層４０ａ、４０ｂの開口部（ＳＲＯ）３８ａ内において、導体層３７ｃ上に配置されている。半田バンプ４３ａと、導体層３７ｃとの間には、ニッケルめっき層４１ａと、金めっき層４２ａとが形成されている。本実施形態では、最上層のビア導体３８ｃの開口部の直径Ｄｂと比較して、ソルダーレジスト層４０ａ、４０ｂの開口部３８ａの直径Ｄａが約１０％程度長い。このようにソルダーレジスト層４０ａ、４０ｂの開口部の直径Ｄａが直径Ｄｂよりも大きくなると、一般に、製造時の公差の精度が厳しくなるが、配線構造体１０は、ビア導体１２０ａの直径が１μｍ以上１０μｍ以下と短いので、配線構造体１０を主配線板２００に搭載（貼り付け）する場合に位置ずれを生じても、電気的な接続性が確保される範囲が広くなるという利点がある。
本実施形態では、図１Ｂ（ａ）、図１Ｃを参照して、隣接する導体パッド３６ｃと導体パッド３６ｅとの間隔Ｌ４（μｍ）は、導体パッド３６ｃ同士の間隔Ｌ１（μｍ）よりも長い。具体的には、間隔Ｌ１（μｍ）は、９０μｍに設定されており、間隔Ｌ４（μｍ）は、間隔Ｌ１（μｍ）の２倍の１８０μｍ（＝２×Ｌ１）に設定されている。
ここで、図１Ｂ（ｂ）に示されるように、例えば、隣接する導体パッド３６ｃと導体パッド３６ｅとの間隔Ｌ４（μｍ）が、導体パッド３６ｃ同士の間隔Ｌ１（μｍ）と等しい場合には、配線板１００への搭載時に、配線構造体１０が、本来搭載されるべき基準搭載位置からＤＲＡＭ５１側に位置ずれを生じたときに、配線構造体１０に最も近接する、導体層３１ａに形成された導体パッド及びビア導体３８ｃに接触する。これにより、配線板１００側（パッケージ基板側）の導体パッド３６ｃを、ＤＲＡＭ５１の導体パッド５１ａの位置に応じた適正な位置に配置することができないことが考えられる。
しかしながら、本実施形態では、図１Ｂ（ａ）に示されるように、隣接する導体パッド３６ｃと導体パッド３６ｅとの間隔Ｌ４（μｍ）が、導体パッド３６ｃ同士の間隔Ｌ１（μｍ）よりも長い。これにより、配線構造体１０の搭載スペースを、その位置ずれ量を見越した広さとすることができる。これにより、配線板１００への搭載時に、配線構造体１０が基準搭載位置からＤＲＡＭ５１側に位置ずれを生じても、配線構造体１０に最も近接する、導体層３１ａに形成された導体パッド及びビア導体３８ｃに接触することが防止される。この結果、ＤＲＡＭ５１の導体パッド５１ａの接続不良を軽減することができるようになる。なお、ＤＲＡＭ５１の導体パッド５１ａは、配線板１００側（パッケージ基板側）の導体パッド３６ｃの位置に応じて、カスタマイズ（専用化）している。
また、隣接する導体パッド３６ｄと導体パッド３６ｅとの間隔Ｌ５（μｍ）は、導体パッド３６ｄ同士の間隔Ｌ２（μｍ）よりも長い。具体的には、間隔Ｌ２（μｍ）は、７０μｍに設定されており、間隔Ｌ５（μｍ）は、間隔Ｌ２（μｍ）の２倍の１４０μｍ（＝２×Ｌ２）に設定されている。
一方、図１Ｂ（ｃ）に示されるように、例えば、隣接する導体パッド３６ｄと導体パッド３６ｅとの間隔Ｌ５（μｍ）が、導体パッド３６ｄ同士の間隔Ｌ２（μｍ）と等しい場合には、配線板１００への搭載時に、配線構造体１０が基準搭載位置からＭＰＵ５０側に位置ずれを生じたときに、配線構造体１０に最も近接する、導体層３１ａに形成された導体パッド及びビア導体３８ｃに接触し、配線板１００側（パッケージ基板側）の導体パッド３６ｄを、ＭＰＵ５０の導体パッド５０ａの位置に応じた適正な位置に配置することができないことが考えられる。
しかしながら、本実施形態では、図１Ｂ（ａ）に示されるように、隣接する導体パッド３６ｄと導体パッド３６ａとの間隔Ｌ５（μｍ）が、導体パッド３６ｄ同士の間隔Ｌ２（μｍ）よりも長い。これにより、配線構造体１０の搭載スペースを、その位置ずれ量を見越した広さとすることができる。これにより、配線板１００への搭載時に、配線構造体１０が基準搭載位置からＭＰＵ５０側に位置ずれを生じたとしても、配線構造体１０に最も近接する、導体層３１ａに形成された導体パッド及びビア導体３８ｃに接触することが防止される。この結果、ＭＰＵ５０の導体パッド５０ａの接続不良を軽減することができるようになる。なお、ＭＰＵ５０の導体パッド５０ａは、配線板１００側（パッケージ基板側）の導体パッド３６ｃの位置に応じて、カスタマイズ（専用化）している。
なお、ここでは、隣接する導体パッド３６ｃと導体パッド３６ｅとの間隔Ｌ４（μｍ）は、導体パッド３６ｃ同士の間隔Ｌ１（μｍ）の２倍に設定されているが、間隔Ｌ４（μｍ）は、例えば、間隔Ｌ１（μｍ）のｎ（ｎは３以上の整数）倍に設定されていてもよい。また、隣接する導体パッド３６ｄと導体パッド３６ｅとの間隔Ｌ５（μｍ）は、導体パッド３６ｄ同士の間隔Ｌ２（μｍ）の２倍に設定されているが、間隔Ｌ５（μｍ）は、例えば、間隔Ｌ１（μｍ）のｎ（ｎは３以上の整数）倍に設定されていてもよい。
本実施形態では、配線構造体１０は、配線板１００の適正な位置に配置され、配線構造体１０と、配線板１００との間に位置ずれが実質的にないことを想定している。上述したように、隣接する導体パッド３６ｃ、３６ｄと導体パッド３６ｅとの間隔Ｌ４、Ｌ５（μｍ）を、導体パッド３６ｃ、３６ｄ同士の間隔Ｌ１、Ｌ２（μｍ）よりも長くするのは、配線構造体１０の搭載ずれを見越したスペースを配線板１００に確保することで、配線構造体１０の搭載性を高めるためである。このため、本実施形態では、隣接する導体パッド３６ｃと導体パッド３６ｅとの間隔Ｌ４（μｍ）と、隣接する導体パッド３６ｄと導体パッド３６ｅとの間隔Ｌ５（μｍ）とは、配線構造体１０の搭載性が高められる限り、導体パッド３６ｃ、３６ｄ同士の間隔Ｌ１、Ｌ２（μｍ）よりも長い範囲で、任意の距離に設定することができる。
本実施形態では、配線構造体１０が配線板１００の適正な位置に配置され、配線構造体１０と、配線板１００との間で位置ずれが実質的にない。よって、信号用の伝送配線を有する配線構造体１０で、ＭＰＵ５０とＤＲＡＭ５１とを最短経路で接続することができる。このため、ＭＰＵ５０とＤＲＡＭ５１との間で信号の伝送が理想的な状態で行えるようになる。
本実施形態の配線板１００には、主配線板２００の全層を貫通するスルーホールは形成されていない。しかしこれに限られず、主配線板２００の全層を貫通するスルーホールを形成し、表層部の導体層同士を電気的に接続し、配線板１００上の半導体素子への信号の伝送や電源の供給に使用することもできる。
本実施形態の配線板１００によれば、主配線板２００に、主配線板２００よりも高配線密度とされた、半導体素子間の信号伝送用の配線構造体１０を内蔵するので、多層プリント配線板である配線板１００の設計の自由度を向上させることができる。例えば、電源系及び信号系の配線の全てが配線板の特定の部位に集中することを回避することができる。また、例えば、電子部品の周辺の電子部品が存在しない領域では、導体が存在せず樹脂のみ存在するような構造となることを避けることができる。
以下、本実施形態に係る配線板１００の製造方法の一例について説明する。配線板１００の製造プロセスは、配線構造体１０の製造プロセス、主配線板２００に配線構造体１０を搭載する工程を含む主配線板（多層プリント基板）２００の製造プロセスで構成される。
配線構造体１０は、例えば図４に示すようなプロセスで製造される。
＜配線構造体１０の製造プロセス＞
図４のステップＳ１１では、図５Ａに示されるように、支持板１００１を準備する。支持板１００１は、例えば表面の平坦なガラスからなる。そして、支持板１００１上に、剥離剤１００２を形成する。
図４のステップＳ１２では、支持板１００１上に、剥離剤１００２を介して、積層部を形成する。この積層部は、樹脂絶縁層と導体パターン（導体層）とが交互に積層されてなる。
具体的には、図５Ｂに示されるように、剥離剤１００２上に、例えば樹脂からなる絶縁層１１０（樹脂絶縁層）を配置する。絶縁層１１０と剥離剤１００２とは、例えば加熱処理により接着する。
続いて、図５Ｂに示されるように、例えばセミアディティブ（ＳＡＰ）法を用いて、絶縁層１１０上に導体パターン１１１を形成する。導体パターン１１１は、第１導体膜１１１ａと第２導体膜１１１ｂとからなる（図３参照）。より詳しくは、第１導体膜１１１ａは、ＴｉＮ層（下層）とＣｕ層（上層）との２層からなる。これらの金属層は、それぞれ、例えばスパッタ法によって製膜されるので、微細とされた導体パターン１１１と基材との良好な密着性が確保される。また、第２導体膜１１１ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。
導体パターン１１１は、ラインとスペースの比を示すＬ／Ｓ（ラインアンドスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高配線密度に形成する。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。ここでの配線密度は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integrated Circuit）などの半導体素子に配線を形成する場合と同等の配線ルールで形成する。
続いて、図５Ｄに示されるように、絶縁層１１０上に、例えばラミネート等により、絶縁層１２０を形成する。絶縁層１２０は、導体パターン１１１を覆うように形成する。
続いて、例えばレーザにより、絶縁層１２０に孔（ビアホール）を形成する。孔は、導体パターン１１１に到達し、その一部を露出させる。ここでの孔の直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下の微小なサイズとする。その後、必要に応じて、デスミアやソフトエッチをする。
続いて、例えばセミアディティブ（ＳＡＰ）法により、孔内にビア導体１２０ａ（フィルド導体）を形成するとともに、ビア導体１２０ａに接続されるように、絶縁層１２０上に導体パッド（導体層）３６ａを形成する。
これにより、図５Ｅに示されるように、支持板１００１上に、絶縁層１１０、１２０、及び導体パターン１１１から構成された積層部１０１が得られる。積層部１０１の絶縁層１２０にビア導体１２０ａ及び導体パッド３６ａが形成された積層部１０１が得られる。
図４のステップＳ１３では、図５Ｆに示されるように、別の支持板１００３を準備する。支持板１００３は、支持板１００１と同様、例えば表面の平坦なガラスからなる。そして、支持板１００３を積層部１０１上に接着層１２０ｂを介して積層する。
図４のステップＳ１４では、支持板１００１を取り外す。具体的には、図５Ｇに示されるように、例えば加熱により剥離剤１００２を軟化させた後、Ｘ方向（又はＹ方向）に支持板１００１をスライド移動させることにより、積層部１０１から支持板１００１を剥離する。なお、積層部１０１から支持板１００１を剥離した後において、例えば剥離剤１００２が積層部１０１の第２主面上に残っている場合には、洗浄を行い、その剥離剤１００２を除去する。そうすると、図５Ｈに示されるような、支持板１００３上に積層部１０１が形成された状態となる。なお、支持板１００１は、例えば洗浄等を行って再利用することができる。支持板１００１は、ガラス以外にガラスクロス入りエポキシなどの基材を使用してもよい。
図４のステップＳ１５では、積層部１０１上に、例えばエポキシ樹脂系、アクリル樹脂系、シリコーン樹脂系等の接着剤を用いて接着層１２０ｃを形成する。具体的には、接着層１２０ｃは、例えば積層部１０１上にラミネータで接着剤を厚さが均一になるようにラミネートすることで形成する。
図４のステップＳ１６では、図５Ｉに示されるように、例えばダイシングソーにより、所定のダイシングラインに沿ってカットして、配線板１００を個片化する。これにより、複数の配線構造体１０が得られる。ここで得られた配線構造体１０は、支持板１００３上に接着層１２０ｂを介して積層部１０１が形成され、さらに積層部１０１の上に接着層１２０ｃが形成されたものである。
本実施形態の配線構造体１０の製造方法は、支持板１００１、１００３として表面の平坦なガラス板を使用するので、配線構造体１０の製造に適している。このような製造方法であれば、表面が平坦とされ、かつ、反りが抑制された高品質の配線板１００が得られる。
次に主配線板２００を製造するとともに、主配線板２００に配線構造体１０を搭載し、本実施形態の配線板１００を製造する。配線板１００は、例えば図６に示されるようなプロセスで製造する。
＜配線板１００の製造プロセス＞
まず、図６のステップＳ２１では、図７Ａに示されるように、補強材に樹脂が含浸されてなるコア基板２０を準備する。コア基板２０の第１面Ｆ１上及び第２面Ｆ２上には銅箔２０ａがラミネートにより形成されている。コア基板２０の厚さは、例えば０．４〜０．７ｍｍである。補強材としては、例えばガラスクロス、アラミド繊維、ガラス繊維などが使用できる。樹脂としては、例えばエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが使用できる。さらに、樹脂中には、水酸化物からなる粒子が含有されている。水酸化物としては、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム、水酸化バリウム等の金属水酸化物が挙げられる。水酸化物は熱で分解されることで水が生成する。このため、水酸化物は、コア基板を構成する材料から熱を奪うことが可能であると考えられる。すなわち、コア基板が水酸化物を含むことで、レーザでの加工性が向上すると推測される。
次に、銅箔２０ａの表面に、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を施し、黒化浴（酸化浴）による黒化処理を施す。
続いて、図６のステップＳ２２では、図７Ｂに示されるように、コア基板２０の第１面Ｆ１（上面）側及び第２面Ｆ２（下面）側からＣＯ２レーザにて、レーザを照射してコア基板２０を貫通する貫通孔２１を形成する。具体的には、ＣＯ２レーザを用い、コア基板２０の第１面Ｆ１側及び第２面Ｆ２（下面）側から、交互にレーザを照射することで、第１面Ｆ１側及び第２面Ｆ２側から穿孔された孔を連通させ、貫通孔２１を形成する。
続いて、コア基板２０を、所定濃度の過マンガン酸を含む溶液に浸漬し、デスミア処理を行う。このとき、コア基板２０の重量減少度が１．０重量％以下、好ましくは０．５重量％以下であるように処理することがよい。コア基板２０は、ガラスクロス等の強化材に樹脂が含浸されて成り、デスミア処理で樹脂を溶解すると、貫通孔内にはガラスクロスが突き出すことになるが、コア基板２０の重量減少度がこのような範囲の場合、ガラスクロスの突き出しが抑制され、貫通孔内にめっきを充填する際にボイドが残ることが防止される。その後、コア基板２０の表面に、パラジウム触媒を付与する。
続いて、図７Ｃに示されるように、無電解めっき液にコア基板２０を浸漬し、コア基板２０の第１面Ｆ１上、第２面Ｆ２上及び貫通孔２１の内壁に無電解めっき膜２２を形成する。無電解めっき膜２２を形成する材料としては、銅、ニッケルなどが挙げられる。この無電解めっき膜２２をシード層として、無電解めっき膜２２上に電解めっき膜２３ａを形成する。貫通孔２１は、電解めっき膜２３ａで充填される。
続いて、図７Ｄに示されるように、基板表面の電解めっき膜２３ａに所定パターンのエッチングレジストを形成し、エッチングレジストの非形成部の無電解めっき膜２２、電解めっき膜２３ａ、及び銅箔２０ａを除去する。その後、エッチングレジストを除去することにより、コア基板２０の第１面Ｆ１上に導体層（第１導体）２４ａが、コア基板２０の第２面Ｆ２上に導体層（第２導体）２４ｂが形成される。これら導体層２４ａと導体層２４ｂとは、貫通孔２１内の、電解めっき膜から形成されるビア導体２３によって互いに電気的に接続される。
続いて、図６のステップＳ２３では、図７Ｅに示されるように、コア基板２０の両面Ｆ、Ｓ上に、例えば層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）を積層し、層間絶縁層２５ａ、２５ｂを形成する。
続いて、図７Ｆに示されるように、ＣＯ２ガスレーザを用い、層間絶縁層２５ａ、２５ｂにそれぞれバイアホール用開口部２６ｃ、２６ｄを形成する。さらに、過マンガン酸塩などの酸化剤等に基板を浸漬し、デスミア処理を行う。
続いて、図７Ｇに示されるように、層間絶縁層２５ａ、２５ｂの表面にパラジウムなどの触媒を付与し、無電解めっき液に基板を浸漬させることにより、無電解めっき膜２７ａ、２７ｂを形成する。その後、無電解めっき膜２７ａ、２７ｂ上にめっきレジスト（図示せず）を形成する。そして、めっきレジストから露出する無電解めっき膜２７ａ、２７ｂ上に、電解めっき膜２８ａ、２８ｂを形成する。その後、モノエタノールアミンを含む溶液を用いてめっきレジストを除去する。電解めっき膜間の無電解めっき膜をエッチングで除去することで、導体層２９ａ、２９ｂ及びビア導体３０ａ、３０ｂを形成する。次いで、導体層２９ａ、２９ｂの表面にＳｎめっきを施し、ＳｎＣｕ層を形成する。このＳｎＣｕ層上にシランカップリング剤を塗布する。
続いて、図６のステップＳ２４では、図７Ｈ、図７Ｉに示されるように、上述した工程を繰り返す。これにより、層間絶縁層２５ａ、２５ｂ上に、コア基板２０の第１面Ｆ１側及び第２面Ｆ２（下面）側から層間絶縁層２６ａ、２６ｂが積層され、層間絶縁層２６ａ、２６ｂに導体層３１ａ、３１ｂ及びビア導体３２ａ、３２ｂが形成される。
続いて、図６のステップＳ２５では、図７Ｋに示されるように、配線構造体１０を、層間絶縁層２６ａ、２６ｂ上の所定領域に、接着層１２０ｃを介して搭載（貼り付ける）する。ここでは、図１Ａ、図１Ｃに示す完成した配線板１００において、隣接する導体パッド３６ｃと導体パッド３６ｅとの間隔Ｌ４（μｍ）が、導体パッド３６ｃ同士の間隔Ｌ１（μｍ）よりも長く、かつ、隣接する導体パッド３６ｄと導体パッド３６ｅとの間隔Ｌ５（μｍ）が、導体パッド３６ｄ同士の間隔Ｌ２（μｍ）よりも長くなるように、配線構造体１０は、最も近接した導体層３１ａと離間するように主配線板２００上に配置する。ここでは、隣接する導体パッド３６ｃと導体パッド３６ｅとの間隔Ｌ４（μｍ）は、例えば、導体パッド３６ｃ同士の間隔Ｌ１（μｍ）の２倍に設定する。また、隣接する導体パッド３６ｄと導体パッド３６ｅとの間隔Ｌ５（μｍ）は、例えば、導体パッド３６ｄ同士の間隔Ｌ２（μｍ）の２倍に設定する。これにより、図７Ｌに示す状態となる。
続いて、図７Ｍに示されるように、支持板１００３を剥離する。
続いて、図６のステップＳ２６では、図７Ｎに示されるように、上述した工程を繰り返す。これにより、層間絶縁層２６ａ、２６ｂ上に、コア基板２０（配線板１００）の第１面Ｆ１側及び第２面Ｆ２側から、層間絶縁層３３ａ、３３ｂが積層され、層間絶縁層３３ａ、３３ｂに、導体層３７ｃ（導体パッド３６ｃ、３６ｄ、３６ｅ）、３７ｄ及びビア導体３８ｃ、３８ｄが形成される。
その後、図７Ｎを参照して、基板の両面に、ソルダーレジスト層４０ａ、４０ｂを従来周知の方法で形成した後、ソルダーレジスト層４０ａ、４０ｂにそれぞれ、開口部３８ａ、３８ｂをフォトリソグラフィーによって形成する。ここでは、開口部３８ａ、３８ｂから露出する導体層３７ｃ及び導体層３７ｄの上面が半田パッドとして機能する。
続いて、図６のステップＳ２７では、図７Ｐに示されるように、半田パッド上にニッケルめっき層４１ａ、４１ｂを形成し、さらにニッケルめっき層４１ａ、４１ｂ上に金めっき層４２ａ、４２ｂを形成する。ニッケル−金層の代わりに、ニッケル−パラジウム−金層を形成することもできる。その後、開口部３８ａ、３８ｂ内に半田ボールを配置し、リフローを行うことで、第１面（上面）側に半田バンプ４３ａ、第２面（裏面）側に半田バンプ４３ｂが形成され、多層プリント配線板である配線板１００（図１Ａ、図１Ｃ参照）が完成する。
なお、上記実施形態では、配線構造体１０は、配線板１００において、第１面Ｆ１側で最も表層側に位置する層間絶縁層３３ａ内に形成されていたが、それより内層の層間絶縁層３３ａ、２６ａ、２５ａ側に形成されていてもよい。
本実施形態は、本発明の技術思想を逸脱しない範囲で変形することが可能である。以下に本実施形態に係る変形例の一例について説明する。
＜変形例＞
上記実施形態では、ＤＲＡＭ５１に上方で接続されるビア導体３８ｃと導体層３７ｃ（導体パッド３６ｃ）とは、上から１層目の層間絶縁層３３ａに形成されていた（図１Ａ参照）。これに対し、本変形例１では、図８に示されるように、ビア導体３８ｃと導体層３７ｃ（導体パッド３６ｃ）とは、異なる層間絶縁層（図８では、層間絶縁層３９ａ、３３ａ）に亘って形成されている。これ以外の構成及び各構成要素の寸法は、上記第１実施形態と同様である。また、配線板１００の製造プロセスについても、ビア導体３８ｃと導体層３７ｃとを、異なる層間絶縁層３９ａ、３３ａに亘って形成する点以外は上記実施形態と同様である。
＜第２実施形態＞
上記第１実施形態では、配線構造体１０が配線板１００の適正な位置に配置され、配線構造体１０と、配線板１００との間で位置ずれが実質的にないことを想定していた。
これに対し、本実施形態では、配線板１００において、第１実施形態と同様な構成を採用するが、以下に説明するように、配線構造体１０が配線板１００に搭載された時に、位置ずれを生じることを前提とする。そして、そのような位置ずれを生じた後に、配線構造体１０の導体パッド３６ａに接続される導体パッド３６ｅの位置を導体パッド３６ａからオフセットさせる。
本実施形態では、配線構造体１０が主配線板２００に搭載された時に、図１Ｂ（ａ）に示す基準搭載位置から、図９Ａに示されるように、ＤＲＡＭ５１側に位置ずれしている。
本実施形態では、図９Ｂに示されるように、配線板１００の層間絶縁層３３ａ上に導体パッド３６ｅを形成するときに（図７Ｎ参照）、導体パッド３６ｅを、配線構造体１０がＤＲＡＭ５１側に位置ずれした量に応じて、導体パッド３６ａからＭＰＵ５０側にオフセットさせて形成する。
これにより、図９Ｃに示されるように、配線板１００にＭＰＵ５０とＤＲＡＭ５１とを実装したときに、ＭＰＵ５０の導体パッド５０ａとＤＲＡＭ５１の導体パッド５１ａとが、半田バンプ４３ａを介して、配線構造体１０の導体パッド３６ｅに適正に接続されるようになる。
以上のとおり、本実施形態によれば、配線構造体１０に基準搭載位置からの位置ずれが生じた場合でも、配線構造体１０と、ＭＰＵ５０とＤＲＡＭ５１との接続性を確保することができるようになる。
本実施形態においても、配線構造体１０には、信号の伝送ラインのみが存在し、電源の供給ラインは存在しない。ＭＰＵ５０、ＤＲＡＭ５１への電源は、図１Ａに示されるように、主配線板２００に形成されたスタックビア８０を介して供給される。
本実施形態において、これ以外の構成及び機能は、第１実施形態と同様であるので、対応する箇所には対応する符号を付して詳細な説明を省略する。また、本実施形態においては、配線板１００は、導体パッド３６ｅを、配線構造体１０がＤＲＡＭ５１側に位置ずれした量に応じて、ＭＰＵ５０側にオフセットさせて形成する点以外、第１実施形態と同様にして製造されるので、配線板１００の製造方法についての説明を省略する。また、配線構造体１０の製造方法は、第１実施形態と同様であるので説明を省略する。
上記実施形態は、本発明の技術思想を逸脱しない範囲で変形することが可能である。以下に本実施形態に係る変形例の一例について説明する。
＜変形例＞
上記実施形態では、１つの配線構造体１０によってＭＰＵ５０と、ＤＲＡＭ５１とを接続した。これに対して、本変形例では、図１０に示されるように、配線板１０３において、２つ（複数）の配線構造体１０を用い、この配線構造体１０によって、ＭＰＵ５０と、２つのＤＲＡＭ５１ｂ、５１ｃとを接続する。これ以外は、上記実施形態と同様であるので、対応する箇所には対応する符号を付して詳細な説明を省略する。
このような接続形態を採用することにより、単一の配線構造体１０のみを使用する場合と比較して、ＭＰＵ５０と、２つのＤＲＡＭ５１ｂ、５１ｃとの電気的接続の信頼性が向上するようになる。即ち、例えば、ＤＲＡＭ５１ｂ、５１ｃの特性（配線ピッチ、配線幅など）に応じた専用の配線構造体１０を使用することができるようになり、電気的接続の精度が向上する。この結果、ＭＰＵ５０に接続されたＤＲＡＭ５１ｂ、５１ｃの性能を最大限に発揮させることができるようになる。
以上のとおり、本発明の実施形態に係る配線板及びその製造プロセスについて説明したが、本発明に係る配線板及びその製造プロセスは、上記各実施形態及び変形例で示した順序及び内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、不要な工程を適宜に省略することもできる。
上記各実施形態及び変形例は、任意に組み合わせることができる。用途等に応じて適切な組み合わせを選ぶことができる。
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
本発明に係る配線板は、複数の半導体素子（ダイ）が実装されるパッケージ基板に好適に使用できる。また、本発明に係る配線板の製造方法は、そのようなパッケージ基板の製造に適している。
１０ 配線構造体
２０ コア基板
２０ａ 銅箔
２１ 貫通孔
２２ 無電解めっき膜
２３、３０ａ、３０ｂ、３２ａ、３２ｂ、３８ｃ、３８ｄ、３８ｅ ビア導体
２３ａ 電解めっき膜
２４ａ、２４ｂ、２９ａ、２９ａ、２９ｂ、３１ａ、３１ｂ、３７ｃ、３７ｄ 導体層
２５ａ、２５ｂ、２６ａ、２６ｂ、３３ａ、３３ｂ 層間絶縁層
２６ｃ バイアホール用開口部
３６ａ、３６ｃ、３６ｄ、３６ｅ、３６ｇ、３６ｈ 導体パッド
３８ａ、３８ｂ 開口部
４０ａ、４０ｂ ソルダーレジスト層
４３ａ、４３ｂ 半田バンプ
５０ ＭＰＵ（マイクロプロセッサ）
５０ａ、５１ａ 導体パッド
５１ ＤＲＡＭ（ダイナミックラム）
６０ マザーボード基板
７０ アンダーフィル樹脂
８０ スタックビア
１００、１０３ 配線板
１０１ 積層部
１１０、１２０ 絶縁層
１１１ 導体パターン
１１１ａ、１１１ｂ 導体膜
１２０ａ ビア導体
１２０ｃ 接着層
２００ 主配線板
Ｂ１、Ｂ２ ビルドアップ部
Ｄ１、Ｄ３、Ｄａ、Ｄｂ、Ｄｄ 直径
Ｆ１ 第１面
Ｆ２ 第２面
Ｇｎｄ グランド端子
Ｖｄｄ 電源端子

Claims (13)

  1. 第１絶縁層と、
    前記第１絶縁層上に形成され、半導体素子を実装する第１実装パッドを含む第１導体パターンと、
    前記第１絶縁層内に設けられ、第２絶縁層と、前記第２絶縁層上に形成された第２導体パターンと、前記第２導体パターンに接続されている第２実装パッドと、を有する配線構造体と、
    前記第２実装パッドに接続されるとともに前記第２実装パッドよりも上層に形成された、前記半導体素子を実装する第３実装パッドと、を備え、
    を備え、
    隣接する前記第１実装パッドと前記第３実装パッドとの間隔は、前記第１実装パッド同士の間隔よりも長い、
    ことを特徴とする配線板。
  2. 隣接する前記第１実装パッドと前記第３実装パッドとの間隔は、前記第１実装パッド同士の間隔に対して、２以上の整数倍に設定されている、ことを特徴とする請求項１に記載の配線板。
  3. 前記第３実装パッド同士の間隔は、前記第１実装パッド同士の間隔よりも短い、ことを特徴とする請求項１又は２に記載の配線板。
  4. 前記第２導体パターンは、前記半導体素子としての、第１半導体素子と第２半導体素子とを接続する信号線である、ことを特徴とする請求項１乃至３のいずれか１項に記載の配線板。
  5. 前記第２導体パターンの幅は、前記第１導体パターンの幅よりも短い、ことを特徴とする請求項１乃至４のいずれか１項に記載の配線板。
  6. 隣接する前記第２導体パターン同士の間隔は、隣接する第１導体パターン同士の間隔よりも短い、ことを特徴とする請求項１乃至５のいずれか１項に記載の配線板。
  7. 前記第１絶縁層よりも下層の絶縁層と、前記配線構造体との間には接着層が介在されている、ことを特徴とする請求項１乃至６のいずれか１項に記載の配線板。
  8. 前記第３実装パッドは、前記半導体素子としての第１半導体素子に接続されている第１パッドと、前記半導体素子としての第２半導体素子に接続されている第２パッドと、を備え、
    前記第１パッド同士の間隔は、前記第２パッド同士の間隔よりも短い、ことを特徴とする請求項１乃至７のいずれか１項に記載の配線板。
  9. 前記第１半導体素子は、マイクロプロセッサであり、前記第２半導体素子は、ダイナミックラムである、ことを特徴とする請求項８に記載の配線板。
  10. 前記第２導体パターンのＬ／Ｓ（ラインアンドスペース）が１μｍ／１μｍ〜５μｍ／５μｍである、ことを特徴とする請求項１乃至９のいずれか１項に記載の配線板。
  11. 前記第３実装パッドが、前記第２実装パッドから前記半導体素子側にオフセットされている、
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の配線板。
  12. 第１絶縁層上に半導体素子を実装する第１実装パッドを含む第１導体パターンを形成することと、
    第２絶縁層と、前記第２絶縁層上に形成された第２導体パターンと、前記第２導体パターンに接続されている第２実装パッドと、を有する配線構造体を前記第１絶縁層内に設けることと、
    前記第２実装パッドに接続されるとともに前記第２実装パッドよりも上層に形成された、前記半導体素子を実装する第３実装パッドを設けることと、を備え、
    隣接する前記第１実装パッドと前記第３実装パッドとの間隔を、前記第１実装パッド同士の間隔よりも長くする、
    ことを特徴とする配線板の製造方法。
  13. 前記第３実装パッドを、前記第２実装パッドから前記半導体素子側にオフセットさせる、
    ことを特徴とする請求項１２に記載の配線板の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016122790A (ja) * 2014-12-25 2016-07-07 イビデン株式会社 多層配線板
JP2020053562A (ja) * 2018-09-27 2020-04-02 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2020053560A (ja) * 2018-09-27 2020-04-02 イビデン株式会社 プリント配線板の製造方法
JP2020053561A (ja) * 2018-09-27 2020-04-02 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
KR20210093712A (ko) * 2020-01-17 2021-07-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
JP2022050595A (ja) * 2020-02-03 2022-03-30 大日本印刷株式会社 貫通電極基板

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595494B2 (en) 2015-05-04 2017-03-14 Qualcomm Incorporated Semiconductor package with high density die to die connection and method of making the same
US9368450B1 (en) * 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
US10438881B2 (en) 2015-10-29 2019-10-08 Marvell World Trade Ltd. Packaging arrangements including high density interconnect bridge
CN107025481B (zh) * 2016-02-02 2021-08-20 上海伯乐电子有限公司 柔性印制电路板及应用其的智能卡模块和智能卡
CN107027239A (zh) * 2016-02-02 2017-08-08 上海伯乐电子有限公司 柔性印制电路板及应用其的智能卡模块和智能卡
JP6669547B2 (ja) * 2016-03-23 2020-03-18 京セラ株式会社 配線基板
JP6341245B2 (ja) * 2016-09-05 2018-06-13 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板および半導体装置
US11430740B2 (en) * 2017-03-29 2022-08-30 Intel Corporation Microelectronic device with embedded die substrate on interposer
US10943869B2 (en) * 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10580738B2 (en) * 2018-03-20 2020-03-03 International Business Machines Corporation Direct bonded heterogeneous integration packaging structures
US10742217B2 (en) 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system
US10535608B1 (en) 2018-07-24 2020-01-14 International Business Machines Corporation Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate
US20200098725A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Semiconductor package or semiconductor package structure with dual-sided interposer and memory
US11094654B2 (en) * 2019-08-02 2021-08-17 Powertech Technology Inc. Package structure and method of manufacturing the same
US11164817B2 (en) 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers
US11094637B2 (en) 2019-11-06 2021-08-17 International Business Machines Corporation Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
JP2021082786A (ja) * 2019-11-22 2021-05-27 ルネサスエレクトロニクス株式会社 半導体装置
US11410934B2 (en) * 2020-04-16 2022-08-09 Advanced Semiconductor Engineering, Inc. Substrate and semiconductor device package and method for manufacturing the same
US11715755B2 (en) * 2020-06-15 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming integrated high density MIM capacitor
US11532582B2 (en) * 2020-08-25 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package and method of manufacture
US11817392B2 (en) 2020-09-28 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US20220199574A1 (en) * 2020-12-18 2022-06-23 Intel Corporation Microelectronic structures including bridges

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3792445B2 (ja) * 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US7462784B2 (en) 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US8064224B2 (en) * 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
KR20100037300A (ko) * 2008-10-01 2010-04-09 삼성전자주식회사 내장형 인터포저를 갖는 반도체장치의 형성방법
US20110110061A1 (en) * 2009-11-12 2011-05-12 Leung Andrew Kw Circuit Board with Offset Via
JP5931547B2 (ja) 2012-03-30 2016-06-08 イビデン株式会社 配線板及びその製造方法
JP2013214578A (ja) 2012-03-30 2013-10-17 Ibiden Co Ltd 配線板及びその製造方法
JP2014082334A (ja) 2012-10-16 2014-05-08 Ibiden Co Ltd 配線板及びその製造方法
US9236366B2 (en) * 2012-12-20 2016-01-12 Intel Corporation High density organic bridge device and method
US8901748B2 (en) * 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9147663B2 (en) * 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016122790A (ja) * 2014-12-25 2016-07-07 イビデン株式会社 多層配線板
JP2020053562A (ja) * 2018-09-27 2020-04-02 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2020053560A (ja) * 2018-09-27 2020-04-02 イビデン株式会社 プリント配線板の製造方法
JP2020053561A (ja) * 2018-09-27 2020-04-02 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
KR20210093712A (ko) * 2020-01-17 2021-07-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
KR102397032B1 (ko) * 2020-01-17 2022-05-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11616026B2 (en) 2020-01-17 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
JP2022050595A (ja) * 2020-02-03 2022-03-30 大日本印刷株式会社 貫通電極基板
JP7435635B2 (ja) 2020-02-03 2024-02-21 大日本印刷株式会社 貫通電極基板

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Publication number Publication date
US20140360759A1 (en) 2014-12-11
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