KR20100037300A - 내장형 인터포저를 갖는 반도체장치의 형성방법 - Google Patents

내장형 인터포저를 갖는 반도체장치의 형성방법 Download PDF

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KR20100037300A
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semiconductor
package
embedded interposer
forming
chip
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양세영
이규진
김평완
마금희
장철용
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삼성전자주식회사
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Abstract

반도체장치의 형성방법을 제공한다. 먼저, 내장형 인터포저(embedded interposer)를 갖는 인쇄회로기판을 형성한다. 상기 내장형 인터포저 상에 도전성 접착제를 이용하여 반도체 칩 또는 반도체 패키지를 장착한다. 상기 내장형 인터포저는 상기 반도체 칩과 실질적으로 동일한 열팽창계수를 갖는다. 상기 내장형 인터포저는 반도체 웨이퍼를 사용하여 형성할 수 있다.

Description

내장형 인터포저를 갖는 반도체장치의 형성방법{Method of forming semiconductor device having embedded interposer}
본 발명은 반도체장치의 형성방법에 관한 것으로, 특히 내장형 인터포저를 갖는 반도체장치의 형성방법에 관한 것이다.
반도체 장치의 경박단소화에 따라 인쇄회로기판(printed circuit board; PCB)에 반도체 칩을 장착하는 기술이 널리 연구되고 있다. 상기 반도체 칩은 웨이퍼레벨패키지(wafer level package; WLP) 또는 플립칩패키지(flip chip package)와 같은 디시에이패키지(direct chip attach package)로 제공될 수 있다. 상기 디시에이패키지는 상기 인쇄회로기판에 전기적으로 접속된다.
일반적으로 상기 반도체기판 및 상기 인쇄회로기판은 서로 다른 열팽창계수(coefficient of thermal expansion; CTE)를 갖는다. 상기 반도체장치가 온도변화에 노출되는 경우, 상기 반도체기판 및 상기 인쇄회로기판의 열팽창계수의 차이(CTE mismatch)에 기인하여 솔더 조인트 크랙(solder joint crack)과 같은 불량을 유발한다. 상기 솔더 조인트 크랙은 상기 반도체기판 및 상기 인쇄회로기판 사이의 전기저항을 상승시키며 기계적 결합강도를 약화시킨다.
예를 들면, 상기 반도체장치는 동작에 의한 온도의 상승/감소 및/또는 주변환경에 의한 온도의 상승/감소에 반복적으로 노출될 수 있다. 이 경우에, 상기 반도체기판 및 상기 인쇄회로기판은 서로 다른 열 팽창량에 따른 변위 차가 발생한다. 그 결과, 상기 반도체기판 및 상기 인쇄회로기판 사이에 결합한 솔더 볼은 상기 변위 차에 기인한 층 밀리기 변형(shear strain)이 발생한다. 상기 층 밀리기 변형(shear strain)은 상기 솔더 조인트 크랙의 원인을 제공한다.
반도체패키지에 관한 다른 기술이 한국공개특허 제10-2003-0069774호에 "반도체 장치용 기판 및 그 제조 방법과 반도체 패키지"라는 제목으로 요네다 요시유키 등에 의해 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 솔더 조인트(solder joint)의 신뢰성을 향상할 수 있는 반도체장치의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 반도체장치의 형성방법을 제공한다. 내장형 인터포저(embedded interposer)를 갖는 인쇄회로기판을 형성한다. 상기 내장형 인터포저 상에 도전성 접착제를 이용하여 반도체 칩 또는 반도체 패키지를 장착한다. 상기 내장형 인터포저는 상기 반도체 칩과 실질적으로 동일한 열팽창계수를 갖는다.
본 발명의 몇몇 실시 예에서, 상기 내장형 인터포저는 반도체 웨이퍼를 사용하여 형성할 수 있다.
다른 실시 예에서, 상기 인쇄회로기판은 베이스 기판을 준비하고, 상기 베이스 기판에 상기 내장형 인터포저를 부착하여 형성할 수 있다. 상기 내장형 인터포저를 덮는 피에스알(Photo Solder Resist; PSR) 층을 형성할 수 있다.
또 다른 실시 예에서, 상기 베이스 기판을 덮는 라미네이션층(lamination layer)을 형성할 수 있다. 상기 라미네이션층은 상기 베이스 기판을 부분적으로 노출하는 캐비티(cavity)를 구비할 수 있다. 상기 내장형 인터포저는 상기 캐비티(cavity) 내에 위치할 수 있다.
또 다른 실시 예에서, 상기 베이스 기판에 캐비티(cavity)를 형성할 수 있다. 상기 내장형 인터포저는 상기 캐비티(cavity) 내에 위치할 수 있다.
또 다른 실시 예에서, 상기 내장형 인터포저 및 상기 베이스 기판을 전기적으로 접속하는 재배선층을 형성할 수 있다. 상기 재배선층은 잉크제트(Inkjet) 기술을 이용하여 형성할 수 있다.
또 다른 실시 예에서, 상기 내장형 인터포저를 관통하는 관통전극을 형성할 수 있다.
또 다른 실시 예에서, 상기 도전성 접착제는 솔더볼(solder ball), 솔더페이스트(solder paste), 도전성 범프(conductive bump), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에서, 상기 반도체 패키지는 웨이퍼레벨 칩스케일패키지(Wafer Level Chaip Scale Package; WL CSP), 플립칩 패키지(Flip Chip Package), 및 엠시피(Multi Chip Package; MCP)로 이루어진 일군에서 선택된 하나일 수 있다.
또한, 본 발명의 다른 실시 예들은, 반도체 모듈의 형성방법을 제공한다. 내장형 인터포저(embedded interposer) 및 복수의 탭들(Tabs)을 갖는 인쇄회로기판을 형성한다. 상기 내장형 인터포저 상에 도전성 접착제를 이용하여 반도체 칩 또는 반도체 패키지를 장착한다. 상기 내장형 인터포저는 상기 반도체 칩과 실질적으로 동일한 열팽창계수를 갖는다. 상기 탭들(Tabs)은 상기 반도체 칩 또는 상기 반도체 패키지에 전기적으로 접속된다.
몇몇 실시 예에서, 상기 반도체 패키지는 웨이퍼레벨 칩스케일패키지(Wafer Level Chaip Scale Package; WL CSP), 플립칩 패키지(Flip Chip Package), 및 엠시피(Multi Chip Package; MCP)로 이루어진 일군에서 선택된 하나일 수 있다. 상기 반도체 패키지는 디램(Dynamic Random Access Memory; DRAM)을 포함할 수 있다.
이에 더하여, 본 발명의 또 다른 실시 예들은, 반도체 카드 패키지의 형성방법을 제공한다. 내장형 인터포저(embedded interposer) 및 카드 단자들을 갖는 인쇄회로기판을 형성한다. 상기 내장형 인터포저 상에 도전성 접착제를 이용하여 반도체 칩 또는 반도체 패키지를 장착한다. 상기 내장형 인터포저는 상기 반도체 칩과 실질적으로 동일한 열팽창계수를 갖는다. 상기 카드 단자들은 상기 반도체 칩 또는 상기 반도체 패키지에 전기적으로 접속된다.
몇몇 실시 예에서, 상기 반도체 패키지는 웨이퍼레벨 칩스케일패키지(Wafer Level Chaip Scale Package; WL CSP), 플립칩 패키지(Flip Chip Package), 및 엠시피(Multi Chip Package; MCP)로 이루어진 일군에서 선택된 하나일 수 있다. 상기 반도체 패키지는 비휘발성 메모리소자(non-volatile memory device)를 포함할 수 있다.
본 발명의 실시 예들에 따르면, 내장형 인터포저(embedded interposer)를 갖는 인쇄회로기판, 및 상기 내장형 인터포저 상에 도전성 접착제를 이용하여 장착된 반도체 칩 또는 반도체 패키지가 제공된다. 상기 내장형 인터포저는 상기 반도체 칩과 실질적으로 동일한 열팽창계수를 갖는다. 이에 따라, 상기 도전성 접착제의 솔더 조인트 신뢰성(solder joint reliability; SJR)과 같은 기계적/전기적 특성을 종래에 비하여 현저히 개선할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
[제 1 실시 예]
도 1 내지 도 5는 본 발명의 제 1 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 인터포저 기판(11) 및 제 1 절연막(13)을 갖는 내장형 인터포저(embedded interposer; 10)를 형성할 수 있다. 상기 인터포저 기판(11)은 전면(11F) 및 상기 전면(11F)과 마주보는 후면(11B)을 정의할 수 있다. 상기 제 1 절연막(13)은 상기 전면(11F)을 덮도록 형성할 수 있다.
구체적으로, 상기 인터포저 기판(11)은 벌크 실리콘웨이퍼(bulk Si wafer)와 같은 반도체 웨이퍼를 사용하여 형성할 수 있다. 일반적으로 상기 벌크 실리콘웨이퍼는 1mm 또는 그 이상의 두께일 수 있다. 이 경우에, 상기 벌크 실리콘웨이퍼를 연마하여 0.05mm 내지 0.3mm 두께의 상기 인터포저 기판(11)을 형성할 수 있다. 상기 벌크 실리콘웨이퍼의 연마는 화학기계적연마(chemical mechanical polishing; CMP)공정 및/또는 에치백(etch back)공정을 적용할 수 있다.
상기 제 1 절연막(13)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 제 1 절연막(13)은 화학기상증착(chemical vapor deposition; CVD)방법, 열산화 방법, 또는 스핀코팅(spin coating)방법으로 형성할 수 있다. 상기 제 1 절연막(13)은 상기 벌크 실리콘웨이퍼의 연마공정 전 또는 후에 형성할 수 있다. 상기 제 1 절연막(13) 상에 도전성 배선들(도시하지 않음)을 형성할 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 제 1 절연막(13)은 상기 인터포저 기판(11)보다 얇은 두께를 갖도록 형성할 수 있다.
도 2를 참조하면, 베이스 기판(21)에 라미네이션 층(lamination layer; 27)을 적층하여 예비 인쇄회로기판(preliminary printed circuit board; 20)을 형성할 수 있다. 상기 예비 인쇄회로기판(20)은 상기 라미네이션 층(27)에 형성된 캐비티(cavity; 28)를 갖도록 형성할 수 있다.
구체적으로, 상기 베이스 기판(21)은 연성인쇄회로기판(flexible printed circuit board) 및/또는 경성인쇄회로기판(rigid printed circuit board)으로 형성 할 수 있다. 상기 베이스 기판(21)은 제 1 배선들(23) 및 제 2 배선들(25)을 구비하는 다층 인쇄회로기판(multi-layer PCB)으로 형성할 수 있다. 상기 제 1 배선들(23)은 상기 베이스 기판(21) 내부에 형성할 수 있다. 상기 제 2 배선들(25)은 상기 베이스 기판(21)의 표면에 형성할 수 있다. 상기 제 1 배선들(23) 및 상기 제 2 배선들(25)은 Cu, W, WN, Ti, TiN, Ta, TaN, Au, Ag, Ni, Pt, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 라미네이션 층(27)은 상기 베이스 기판(21)을 덮도록 형성할 수 있다. 상기 라미네이션 층(27)은 상기 베이스 기판(21)을 부분적으로 노출하는 상기 캐비티(28) 및 상기 제 2 배선들(25)을 노출하는 콘택홀(29)을 갖도록 형성할 수 있다. 상기 라미네이션 층(27)은 절연성 물질막으로 형성할 수 있다.
도 3을 참조하면, 상기 캐비티(28)에 노출된 상기 베이스 기판(21)에 접착제(31)를 사용하여 상기 내장형 인터포저(10)를 부착할 수 있다. 상기 접착제(31)는 상기 베이스 기판(21) 및 상기 후면(11B) 사이에 형성할 수 있다. 상기 라미네이션 층(27) 및 상기 내장형 인터포저(10) 사이에 스페이서(33)를 형성할 수 있다. 상기 스페이서(33)는 절연성 물질막으로 형성할 수 있다. 또한, 상기 스페이서(33)는 상기 접착제(31)와 동일한 물질막으로 형성할 수 있다. 상기 내장형 인터포저(10) 및 상기 라미네이션 층(27)의 상부표면들은 실질적으로 동일평면상에 노출될 수 있다.
도 4를 참조하면, 상기 라미네이션 층(27) 및 상기 내장형 인터포저(10)에 재배선층(redistribution layer; 41, 43, 45) 및 피에스알(Photo Solder Resist; PSR) 층(47)을 형성할 수 있다. 상기 베이스 기판(21), 상기 라미네이션 층(27), 상기 내장형 인터포저(10), 상기 재배선층(41, 43, 45) 및 상기 피에스알 층(47)은 인쇄회로기판(20')을 구성할 수 있다.
상기 재배선층(41, 43, 45)은 외부접속 단자들(41), 콘택플러그들(45) 및 제 3 배선들(43)을 포함할 수 있다. 상기 외부접속 단자들(41)은 상기 제 1 절연막(13) 상에 형성할 수 있으며, 상기 제 3 배선들(43)은 상기 제 1 절연막(13) 및 상기 라미네이션 층(27)을 가로지르도록 형성할 수 있고, 상기 콘택플러그들(45)은 상기 콘택홀(29)을 채우도록 형성할 수 있다. 즉, 상기 콘택플러그들(45)은 상기 제 3 배선들(43) 및 상기 제 2 배선들(25)에 접촉될 수 있다. 상기 재배선층(41, 43, 45)은 Cu, W, WN, Ti, TiN, Ta, TaN, Au, Ag, Ni, Pt, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 또한, 상기 재배선층(41, 43, 45)은 솔더 페이스트(solder paste)와 같은 도전성 페이스트(conductive paste), 또는 도전성 테이프(conductive atpe)로 형성할 수 있다. 예를 들면, 상기 재배선층(41, 43, 45)은 잉크제트(Inkjet) 기술을 이용하여 형성할 수 있다.
상기 피에스알 층(47)은 상기 라미네이션 층(27), 상기 내장형 인터포저(10), 및 상기 재배선층(41, 43, 45)을 덮도록 형성할 수 있다. 상기 피에스알 층(47)은 상기 외부접속 단자들(41)을 노출하는 개구부들(49)을 갖도록 형성할 수 있다. 상기 피에스알 층(47)은 절연성 물질막으로 형성할 수 있다.
도 5를 참조하면, 상기 인쇄회로기판(20') 상에 웨이퍼레벨 칩스케일패키지(Wafer Level Chaip Scale Package; WL CSP; 54)를 실장할 수 있다.
상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 반도체 칩(51), 웨이퍼 재배선층(52) 및 패키지 단자들(53)을 갖도록 형성할 수 있다. 상기 반도체 칩(51)은 실리콘 웨이퍼와 같은 반도체 웨이퍼를 사용하여 형성할 수 있다. 상기 웨이퍼 재배선층(52)은 상기 반도체 칩(51)을 덮을 수 있다. 상기 패키지 단자들(53)은 상기 웨이퍼 재배선층(52)의 표면에 노출될 수 있다. 상기 패키지 단자들(53)은 Cu, W, WN, Ti, TiN, Ta, TaN, Au, Ag, Ni, Pt, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 도전성 접착제(55)를 사용하여 상기 내장형 인터포저(10)에 부착할 수 있다. 상기 도전성 접착제(55)는 상기 패키지 단자들(53) 및 상기 외부접속 단자들(41) 사이에 형성할 수 있다. 상기 도전성 접착제(55)는 솔더볼(solder ball), 솔더페이스트(solder paste), 도전성 범프(conductive bump), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다. 상기 도전성 접착제(55)는 상기 반도체 칩(51) 및 상기 인쇄회로기판(20') 사이를 기계적/전기적으로 접속하는 역할을 할 수 있다.
상기 내장형 인터포저(10)는 상기 반도체 칩(51)과 실질적으로 동일한 열팽창계수(coefficient of thermal expansion; CTE)를 갖도록 형성할 수 있다. 예를 들면, 상기 인터포저 기판(11) 및 상기 반도체 칩(51)은 반도체 웨이퍼를 사용하여 형성할 수 있다. 이에 따라, 상기 도전성 접착제(55)의 기계적/전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
본 발명의 다른 실시 예에서, 상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 다른 반도체 칩(도시하지 않음)으로 대체할 수 있다. 예를 들면, 상기 다른 반도체 칩은 상기 웨이퍼 재배선층(52)이 생략된 것과 유사한 구성을 보일 수 있다. 이 경우에, 상기 다른 반도체 칩은 상기 도전성 접착제(55)를 사용하여 상기 내장형 인터포저(10)에 부착할 수 있다.
본 발명의 또 다른 실시 예에서, 상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 플립칩 패키지(Flip Chip Package), 및/또는 엠시피(Multi Chip Package; MCP)와 같은 다른 반도체 패키지로 대체할 수 있다.
더 나아가서, 본 발명의 실시 예들에서 언급되는 반도체 칩들은 디램(Dynamic Random Access Memory; DRAM)과 같은 휘발성 메모리소자, 플래시메모리(Flash Memory)와 같은 비휘발성 메모리소자, 마이크로프로세서(Microprocessor), 로직소자(Logic device), 또는 이들의 조합일 수 있다.
[제 2 실시 예]
도 6 내지 도 9는 본 발명의 제 2 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다. 이하에서는 제 1 실시 예와의 차이점만 간략하게 설명하기로 한다.
도 6을 참조하면, 베이스 기판(21')에 캐비티(cavity; 28')를 형성할 수 있다. 상기 베이스 기판(21')은 제 1 배선들(23)을 구비할 수 있다. 상기 베이스 기판(21')은 예비 인쇄회로기판(preliminary printed circuit board; 220)을 구성할 수 있다.
도 7을 참조하면, 상기 베이스 기판(21')에 접착제(31)를 사용하여 내장형 인터포저(10)를 부착할 수 있다. 상기 내장형 인터포저(10)는 상기 캐비티(cavity; 28') 내에 위치할 수 있다. 상기 접착제(31)는 상기 베이스 기판(21') 및 상기 인터포저 기판(11) 사이에 형성할 수 있다. 상기 내장형 인터포저(10)의 측벽에 스페이서(33)를 형성할 수 있다. 상기 스페이서(33)는 상기 내장형 인터포저(10) 및 상기 베이스 기판(21') 사이를 채우도록 형성할 수 있다. 상기 내장형 인터포저(10) 및 상기 베이스 기판(21')의 상부표면들은 실질적으로 동일평면상에 노출될 수 있다.
도 8을 참조하면, 상기 베이스 기판(21') 및 상기 내장형 인터포저(10)에 재배선층(redistribution layer; 41, 43') 및 피에스알(Photo Solder Resist; PSR) 층(47)을 형성할 수 있다. 상기 베이스 기판(21'), 상기 내장형 인터포저(10), 상기 재배선층(41, 43') 및 상기 피에스알 층(47)은 인쇄회로기판(220')을 구성할 수 있다.
상기 재배선층(41, 43')은 외부접속 단자들(41) 및 제 3 배선들(43')을 포함할 수 있다. 상기 외부접속 단자들(41)은 제 1 절연막(13) 상에 형성할 수 있으며, 상기 제 3 배선들(43')은 상기 제 1 절연막(13) 및 상기 베이스 기판(21')을 가로지르도록 형성할 수 있다. 상기 피에스알 층(47)은 상기 베이스 기판(21'), 상기 내장형 인터포저(10), 및 상기 재배선층(41, 43')을 덮도록 형성할 수 있다. 상기 피에스알 층(47)은 상기 외부접속 단자들(41)을 노출하는 개구부들(49)을 갖도록 형성할 수 있다.
도 9를 참조하면, 상기 인쇄회로기판(220') 상에 플립칩 패키지(Flip Chip Package; 54')를 실장할 수 있다.
상기 플립칩 패키지(54')는 반도체 칩(51), 패키지 기판(2), 언더 필(Underfill; 3), 패키지 내부배선들(4) 및 패키지 단자들(53')을 갖도록 형성할 수 있다. 상기 반도체 칩(51)은 실리콘 웨이퍼와 같은 반도체 웨이퍼를 사용하여 형성할 수 있다. 상기 언더 필(3)은 상기 반도체 칩(51) 및 상기 패키지 기판(2) 사이에 형성할 수 있다. 상기 패키지 내부배선들(4)은 상기 반도체 칩(51) 및 상기 패키지 기판(2) 사이에 상기 언더 필(3)을 관통하도록 형성할 수 있다. 상기 패키지 내부배선들(4)은 솔더볼(solder ball), 솔더페이스트(solder paste), 도전성 범프(conductive bump), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다. 상기 패키지 내부배선들(4)은 상기 반도체 칩(51) 및 상기 패키지 기판(2) 사이의 전기적인 접속경로를 제공하는 역할을 할 수 있다. 상기 패키지 단자들(53')은 상기 패키지 기판(2)의 표면에 노출될 수 있다. 상기 패키지 단자들(53')은 상기 패키지 내부배선들(4)을 경유하여 상기 반도체 칩(51)에 전기적으로 접속될 수 있다.
상기 플립칩 패키지(54')는 도전성 접착제(55)를 사용하여 상기 내장형 인터포저(10)에 부착할 수 있다. 상기 도전성 접착제(55)는 상기 패키지 단자들(53') 및 상기 외부접속 단자들(41) 사이에 형성할 수 있다. 상기 도전성 접착제(55)는 솔더볼(solder ball), 솔더페이스트(solder paste), 도전성 범프(conductive bump), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다. 상기 도전성 접착제(55)는 상기 반도체 칩(51) 및 상기 인쇄회로기판(220') 사이를 기계적/전기적으로 접속하는 역할을 할 수 있다.
본 발명의 또 다른 실시 예에서, 상기 플립칩 패키지(54')는 웨이퍼레벨 칩스케일패키지(WL CSP), 및/또는 엠시피(Multi Chip Package; MCP)와 같은 다른 반도체 패키지로 대체할 수 있다.
[제 3 실시 예]
도 10 내지 도 13은 본 발명의 제 3 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다.
도 10을 참조하면, 베이스 기판(21)에 접착제(31)를 사용하여 상기 내장형 인터포저(10)를 부착할 수 있다. 상기 베이스 기판(21)은 제 1 배선들(23) 및 제 2 배선들(25)을 구비하는 다층 인쇄회로기판(multi-layer PCB)으로 형성할 수 있다. 상기 베이스 기판(21)은 예비 인쇄회로기판(preliminary printed circuit board; 320)을 구성할 수 있다. 상기 내장형 인터포저(10)의 측벽들에 스페이서(33')를 형성할 수 있다. 상기 스페이서(33')는 절연성 물질막으로 형성할 수 있다. 상기 내장형 인터포저(10)는 상기 베이스 기판(21) 상에 돌출될 수 있다.
도 11을 참조하면, 상기 베이스 기판(21) 및 상기 내장형 인터포저(10)에 재배선층(redistribution layer; 41, 43")을 형성할 수 있다.
상기 재배선층(41, 43")은 외부접속 단자들(41), 및 제 3 배선들(43")을 포 함할 수 있다. 상기 외부접속 단자들(41)은 상기 제 1 절연막(13) 상에 형성할 수 있으며, 상기 제 3 배선들(43")은 상기 제 1 절연막(13), 상기 스페이서(33') 및 상기 베이스 기판(21)을 가로지르도록 형성할 수 있다. 상기 제 3 배선들(43")은 상기 제 2 배선들(25)에 접촉할 수 있다. 상기 재배선층(41, 43")은 Cu, W, WN, Ti, TiN, Ta, TaN, Au, Ag, Ni, Pt, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 또한, 상기 재배선층(41, 43")은 솔더 페이스트(solder paste)와 같은 도전성 페이스트(conductive paste), 또는 도전성 테이프(conductive atpe)로 형성할 수 있다. 예를 들면, 상기 재배선층(41, 43")은 잉크제트(Inkjet) 기술을 이용하여 형성할 수 있다.
도 12를 참조하면, 상기 내장형 인터포저(10), 상기 재배선층(41, 43") 및 상기 베이스 기판(21)을 덮는 피에스알(Photo Solder Resist; PSR) 층(47')을 형성할 수 있다. 상기 베이스 기판(21), 상기 내장형 인터포저(10), 상기 재배선층(41, 43") 및 상기 피에스알 층(47')은 인쇄회로기판(320')을 구성할 수 있다. 상기 피에스알 층(47')은 상기 외부접속 단자들(41)을 노출하는 개구부들(49)을 갖도록 형성할 수 있다. 상기 피에스알 층(47')은 절연성 물질막으로 형성할 수 있다. 상기 피에스알 층(47')의 상부표면은 단 차를 보일 수 있다.
도 13을 참조하면,
상기 인쇄회로기판(320') 상에 웨이퍼레벨 칩스케일패키지(Wafer Level Chaip Scale Package; WL CSP; 54)를 실장할 수 있다.
상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 반도체 칩(51), 웨이퍼 재배 선층(52) 및 패키지 단자들(53)을 갖도록 형성할 수 있다. 상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 도전성 접착제(55)를 사용하여 상기 내장형 인터포저(10)에 부착할 수 있다. 상기 도전성 접착제(55)는 상기 패키지 단자들(53) 및 상기 외부접속 단자들(41) 사이에 형성할 수 있다. 상기 도전성 접착제(55)는 상기 반도체 칩(51) 및 상기 인쇄회로기판(320') 사이를 기계적/전기적으로 접속하는 역할을 할 수 있다.
본 발명의 또 다른 실시 예에서, 상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 플립칩 패키지(Flip Chip Package), 및/또는 엠시피(Multi Chip Package; MCP)와 같은 다른 반도체 패키지로 대체할 수 있다.
[제 4 실시 예]
도 14 내지 도 18은 본 발명의 제 4 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다.
도 14를 참조하면, 인터포저 기판(11), 제 1 절연막(13'), 제 2 절연막(17), 및 제 1 관통전극들(TSV; 15)을 갖는 내장형 인터포저(embedded interposer; 10')를 형성할 수 있다. 상기 제 1 관통전극들(15)은 상기 인터포저 기판(11)을 관통하도록 형성할 수 있다.상기 제 1 절연막(13')은 상기 인터포저 기판(11)의 일면을 덮도록 형성할 수 있다. 상기 제 2 절연막(17)은 상기 인터포저 기판(11)의 다른 면을 덮도록 형성할 수 있다. 상기 제 1 관통전극들(15)의 측벽들은 상기 제 1 절연막(13')으로 덮일 수 있다. 상기 제 1 관통전극들(15)은 상기 제 1 절연막(13') 및 상기 제 2 절연막(17)에 의하여 상기 인터포저 기판(11)과 절연될 수 있다.
상기 제 1 관통전극들(15)은 Cu, W, WN, Ti, TiN, Ta, TaN, Au, Ag, Ni, Pt, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 제 2 절연막(17)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 제 2 절연막(17)은 화학기상증착(chemical vapor deposition; CVD)방법, 또는 스핀코팅(spin coating)방법으로 형성할 수 있다.
도 15를 참조하면, 베이스 기판(21)에 라미네이션 층(lamination layer; 27)을 적층하여 예비 인쇄회로기판(preliminary printed circuit board; 420)을 형성할 수 있다. 상기 예비 인쇄회로기판(420)은 상기 라미네이션 층(27)에 형성된 캐비티(cavity; 28)를 갖도록 형성할 수 있다. 상기 베이스 기판(21)은 제 1 배선들(23) 및 제 2 배선들(25)을 구비하는 다층 인쇄회로기판(multi-layer PCB)으로 형성할 수 있다. 상기 제 1 배선들(23) 중 몇몇은 상기 캐비티(28) 내에 노출될 수 있다.
도 16을 참조하면, 상기 캐비티(28)에 노출된 상기 베이스 기판(21)에 접착제(31)를 사용하여 상기 내장형 인터포저(10')를 부착할 수 있다. 상기 제 1 관통전극들(15)은 상기 접착제(31)를 관통하여 상기 제 1 배선들(23)에 접촉할 수 있다. 상기 라미네이션 층(27) 및 상기 내장형 인터포저(10') 사이에 스페이서(33)를 형성할 수 있다.
도 17를 참조하면, 상기 라미네이션 층(27) 및 상기 내장형 인터포저(10')에 피에스알(Photo Solder Resist; PSR) 층(47)을 형성할 수 있다. 상기 베이스 기판(21), 상기 라미네이션 층(27), 상기 내장형 인터포저(10'), 및 상기 피에스알 층(47)은 인쇄회로기판(420')을 구성할 수 있다. 상기 피에스알 층(47)은 상기 라미네이션 층(27), 및 상기 내장형 인터포저(10')을 덮도록 형성할 수 있다. 상기 피에스알 층(47)은 상기 제 1 관통전극들(15)의 일단을 노출하는 개구부들(49)을 갖도록 형성할 수 있다.
도 18을 참조하면, 상기 인쇄회로기판(420')상에 엠시피(Multi Chip Package; MCP; 54")를 실장할 수 있다.
상기 엠시피(54")는 복수의 반도체 칩들(51, 51'), 패키지 기판(2'), 봉지재(3'), 및 패키지 단자들(53")을 갖도록 형성할 수 있다. 상기 반도체 칩들(51, 51')은 차례로 적층된 메모리칩들(51) 및 제어 칩(control chip; 51')으로 구성될 수 있다. 상기 반도체 칩들(51, 51')은 제 2 관통전극들(75)에 의하여 상기 패키지 단자들(53")에 전기적으로 접속될 수 있다. 상기 봉지재(3')는 상기 반도체 칩들(51, 51') 및 상기 패키지 기판(2')을 덮을 수 있다.
상기 엠시피(54")는 도전성 접착제(55)를 사용하여 상기 내장형 인터포저(10')에 부착할 수 있다. 상기 도전성 접착제(55)는 상기 패키지 단자들(53") 및 상기 제 1 관통전극들(15) 사이에 형성할 수 있다. 상기 도전성 접착제(55)는 솔더볼(solder ball), 솔더페이스트(solder paste), 도전성 범프(conductive bump), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다. 상기 도전성 접착제(55)는 상기 반도체 칩(51) 및 상기 인쇄회로기판(420') 사이를 기계적/전기적으로 접속하는 역할을 할 수 있다.
본 발명의 또 다른 실시 예에서, 상기 엠시피(Multi Chip Package; MCP; 54")는 웨이퍼레벨 칩스케일패키지(WL CSP), 및/또는 플립칩 패키지(Flip Chip Package)와 같은 다른 반도체 패키지로 대체할 수 있다.
[제 5 실시 예]
도 19 내지 도 21은 본 발명의 제 5 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다.
도 19를 참조하면, 베이스 기판(21)에 접착제(31)를 사용하여 내장형 인터포저(embedded interposer; 10')를 부착할 수 있다.
상기 내장형 인터포저(10')는 인터포저 기판(11), 제 1 절연막(13'), 제 2 절연막(17), 및 제 1 관통전극들(TSV; 15)을 갖도록 형성할 수 있다. 상기 베이스 기판(21)은 제 1 배선들(23) 및 제 2 배선들(25)을 구비하는 다층 인쇄회로기판(multi-layer PCB)으로 형성할 수 있다. 상기 베이스 기판(21)은 예비 인쇄회로기판(preliminary printed circuit board; 520)을 구성할 수 있다. 상기 제 1 관통전극들(15)은 상기 접착제(31)를 관통하여 상기 제 1 배선들(23)에 접촉할 수 있다.
도 20을 참조하면, 상기 베이스 기판(21) 및 상기 내장형 인터포저(10')에 피에스알(Photo Solder Resist; PSR) 층(47')을 형성할 수 있다. 상기 베이스 기판(21), 상기 내장형 인터포저(10'), 및 상기 피에스알 층(47')은 인쇄회로기판(520')을 구성할 수 있다. 상기 피에스알 층(47')은 상기 베이스 기판(21) 및 상기 내장형 인터포저(10')를 덮도록 형성할 수 있다. 상기 피에스알 층(47')은 상기 제 1 관통전극들(15)의 일단을 노출하는 개구부들(49)을 갖도록 형성할 수 있다.
도 21을 참조하면, 상기 인쇄회로기판(520') 상에 웨이퍼레벨 칩스케일패키지(Wafer Level Chaip Scale Package; WL CSP; 54)를 실장할 수 있다. 상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 반도체 칩(51), 웨이퍼 재배선층(52) 및 패키지 단자들(53)을 갖도록 형성할 수 있다.
상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 도전성 접착제(55)를 사용하여 상기 내장형 인터포저(10')에 부착할 수 있다. 상기 도전성 접착제(55)는 상기 패키지 단자들(53) 및 상기 제 1 관통전극들(15) 사이에 형성할 수 있다. 상기 도전성 접착제(55)는 상기 반도체 칩(51) 및 상기 인쇄회로기판(520') 사이를 기계적/전기적으로 접속하는 역할을 할 수 있다.
본 발명의 또 다른 실시 예에서, 상기 웨이퍼레벨 칩스케일패키지(WL CSP; 54)는 플립칩 패키지(Flip Chip Package), 및/또는 엠시피(Multi Chip Package; MCP)와 같은 다른 반도체 패키지로 대체할 수 있다.
[제 6 실시 예]
도 22는 본 발명의 제 6 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 22를 참조하면, 내장형 인터포저(10)를 갖는 인쇄회로기판(20') 상에 반도체 칩들(61, 63, 65)을 장착할 수 있다. 상기 인쇄회로기판(20')은 상기 제 1 실시 예에서 도 1 내지 도 4를 참조하여 설명한 것과 유사한 구성을 보일 수 있다.
상기 인쇄회로기판(20') 상에 제 1 반도체 칩(61)을 실장할 수 있다. 상기 제 1 반도체 칩(61)은 제 1 관통전극들(62)을 갖도록 형성할 수 있다. 상기 제 1 반도체 칩(61)은 실리콘 웨이퍼와 같은 반도체 웨이퍼를 사용하여 형성할 수 있다. 상기 제 1 관통전극들(62)은 Cu, W, WN, Ti, TiN, Ta, TaN, Au, Ag, Ni, Pt, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 제 1 반도체 칩(61)은 도전성 접착제(55)를 사용하여 상기 내장형 인터포저(10)에 부착할 수 있다. 상기 도전성 접착제(55)는 상기 제 1 관통전극들(62) 및 상기 외부접속 단자들(41) 사이에 형성할 수 있다. 상기 도전성 접착제(55)는 솔더볼(solder ball), 솔더페이스트(solder paste), 도전성 범프(conductive bump), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다. 상기 도전성 접착제(55)는 상기 제 1 반도체 칩(61) 및 상기 인쇄회로기판(20') 사이를 기계적/전기적으로 접속하는 역할을 할 수 있다.
상기 내장형 인터포저(10)는 상기 제 1 반도체 칩(61)과 실질적으로 동일한 열팽창계수(coefficient of thermal expansion; CTE)를 갖도록 형성할 수 있다. 예를 들면, 상기 인터포저 기판(11) 및 상기 제 1 반도체 칩(61)은 반도체 웨이퍼를 사용하여 형성할 수 있다. 이에 따라, 상기 도전성 접착제(55)의 기계적/전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
상기 제 1 반도체 칩(61) 상에 제 2 관통전극들(64)을 갖는 제 2 반도체 칩(63)을 적층 할 수 있다. 상기 제 2 반도체 칩(63)은 상기 제 2 관통전극들(64) 및 상기 제 1 관통전극들(62)을 통하여 상기 제 1 반도체 칩(61) 및 상기 인쇄회로 기판(20')에 전기적으로 접속될 수 있다. 상기 제 2 반도체 칩(63) 상에 제 3 관통전극들(66)을 갖는 제 3 반도체 칩(65)을 적층 할 수 있다. 상기 제 3 반도체 칩(65)은 상기 제 3 관통전극들(66), 상기 제 2 관통전극들(64), 및 상기 제 1 관통전극들(62)을 통하여 상기 인쇄회로기판(20')에 전기적으로 접속될 수 있다. 상기 상기 제 3 반도체 칩(65) 및 상기 제 2 반도체 칩(63) 사이에 복수의 다른 반도체 칩들을 적층 할 수 있다. 상기 인쇄회로기판(20')에 몰딩 컴파운드(molding compound), 메탈 캡(metal cap) 또는 세라믹 캡(ceramic cap)과 같은 봉지재(79)를 형성할 수 있다. 상기 반도체 칩들(61, 63, 65)은 상기 봉지재(79)로 덮일 수 있다.
상기 반도체 칩들(61, 63, 65)은 디램(Dynamic Random Access Memory; DRAM)과 같은 휘발성 메모리소자, 플래시메모리(Flash Memory)와 같은 비휘발성 메모리소자, 마이크로프로세서(Microprocessor), 로직소자(Logic device), 또는 이들의 조합일 수 있다.
[제 7 실시 예]
도 23은 본 발명의 제 7 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이고, 도 24는 도 23의 절단선 I-I'에 따라 취해진 단면도이다.
도 23 및 도 24를 참조하면, 내장형 인터포저(10)를 갖는 인쇄회로기판(120)에 도전성 접착제(55)를 사용하여 반도체 패키지들(151)을 장착할 수 있다. 상기 인쇄회로기판(120)은 도 1 내지 도 22를 참조하여 설명한 것과 유사한 구성을 보일 수 있다. 상기 도전성 접착제(55)는 상기 반도체 패키지들(151) 및 내장형 인터포 저(10) 사이에 형성할 수 있다. 상기 인쇄회로기판(120)의 일단에 복수의 탭들(125)을 형성할 수 있다. 상기 인쇄회로기판(120)의 일면에 레지스터 칩(152), 및 /또는 로직 칩(도시하지 않음)과 같은 다른 반도체소자들이 장착될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 탭들(125)은 상기 레지스터 칩(152) 및 상기 반도체 패키지들(151)에 전기적으로 직/병렬 접속될 수 있다.
본 발명의 제 7 실시 예에 따른 반도체장치는 반도체 모듈일 수 있다. 상기 반도체 패키지들(151)은 웨이퍼레벨 칩스케일패키지(WL CSP), 플립칩 패키지(Flip Chip Package), 및 엠시피(Multi Chip Package; MCP)로 이루어진 일군에서 선택된 하나일 수 있다. 또한, 상기 반도체 패키지들(151)은 디램(Dynamic Random Access Memory; DRAM)과 같은 휘발성 메모리소자, 플래시메모리(Flash Memory)와 같은 비휘발성 메모리소자, 마이크로프로세서(Microprocessor), 및 로직소자(Logic device)로 이루어진 일군에서 선택된 적어도 하나를 구비할 수 있다. 예를 들면, 상기 반도체 패키지들(151)은 디램(Dynamic Random Access Memory; DRAM)과 같은 휘발성 메모리소자를 구비할 수 있다. 이 경우에, 본 발명의 제 7 실시 예에 따른 반도체장치는 메모리 모듈일 수 있다.
이와는 달리, 상기 반도체 패키지들(151)은 반도체 칩들로 대체될 수 있다. 상기 반도체 칩들은 디램(Dynamic Random Access Memory; DRAM)과 같은 휘발성 메모리소자(volatile memory device), 플래시메모리(Flash Memory)와 같은 비휘발성 메모리소자(non-volatile memory device), 마이크로프로세서(Microprocessor), 로직소자(Logic device), 또는 이들의 조합일 수 있다.
[제 8 실시 예]
도 25는 본 발명의 제 8 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이고, 도 26은 도 25의 절단선 Ⅱ-Ⅱ'에 따라 취해진 분해단면도이며, 도 27은 도 25의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 25, 도 26 및 도 27을 참조하면, 인쇄회로기판(621) 및 하우징(631)을 구비하는 카드기판(671)에 도전성 접착제(655)를 사용하여 반도체 패키지(651)를 장착할 수 있다.
상기 인쇄회로기판(621)은, 도 1 내지 도 22를 참조하여 설명한 것과 유사한 구성을갖는, 내장형 인터포저(610) 및 외부접속 단자들(641)을 갖도록 형성할 수 있다. 상기 외부접속 단자들(641)은 내부배선들(623)을 경유하여 상기 인쇄회로기판(621)의 일면에 형성된 카드 단자들(627)에 전기적으로 접속될 수 있다. 상기 하우징(631)은 상기 인쇄회로기판(621)을 덮을 수 있다. 상기 하우징(631)은 상기 내장형 인터포저(610) 상에 형성된 캐비티(cavity; 633)를 구비할 수 있다. 상기 외부접속 단자들(641) 상에 개구부들(649)을 형성할 수 있다. 상기 외부접속 단자들(641)은 상기 캐비티(633) 내에 노출될 수 있다. 상기 하우징(631)은 몰딩 컴파운드(molding compound), 메탈 캡(metal cap) 또는 세라믹 캡(ceramic cap)과 같은 봉지재로 형성된 것일 수 있다.
상기 도전성 접착제(655)는 상기 반도체 패키지(651) 및 상기 외부접속 단자들(641) 사이에 형성할 수 있다. 상기 도전성 접착제(655)는 솔더볼(solder ball), 솔더페이스트(solder paste), 도전성 범프(conductive bump), 에이시에 프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다. 상기 도전성 접착제(655)는 상기 반도체 칩(651) 및 상기 인쇄회로기판(621) 사이를 기계적/전기적으로 접속하는 역할을 할 수 있다. 상기 반도체 패키지(651) 상에 덮개(639)를 덮을 수 있다. 상기 덮개(639)는 몰딩 컴파운드(molding compound), 메탈 캡(metal cap) 또는 세라믹 캡(ceramic cap)과 같은 봉지재로 형성할 수 있다.
본 발명의 제 8 실시 예에 따른 반도체장치는 반도체 카드 패키지일 수 있다. 상기 반도체 패키지(651)는 웨이퍼레벨 칩스케일패키지(WL CSP), 플립칩 패키지(Flip Chip Package), 및 엠시피(Multi Chip Package; MCP)로 이루어진 일군에서 선택된 하나일 수 있다. 또한, 상기 반도체 패키지(651)는 디램(Dynamic Random Access Memory; DRAM)과 같은 휘발성 메모리소자, 플래시메모리(Flash Memory)와 같은 비휘발성 메모리소자, 마이크로프로세서(Microprocessor), 및 로직소자(Logic device)로 이루어진 일군에서 선택된 적어도 하나를 구비할 수 있다. 예를 들면, 상기 반도체 패키지(651)는 플래시메모리(Flash Memory)와 같은 비휘발성 메모리소자를 구비할 수 있다. 이 경우에, 본 발명의 제 8 실시 예에 따른 반도체장치는 메모리 카드일 수 있다.
이와는 달리, 상기 반도체 패키지(651)는 반도체 칩으로 대체될 수 있다. 상기 반도체 칩은 디램(Dynamic Random Access Memory; DRAM)과 같은 휘발성 메모리소자(volatile memory device), 플래시메모리(Flash Memory)와 같은 비휘발성 메모리소자(non-volatile memory device), 마이크로프로세서(Microprocessor), 로직 소 자(Logic device), 또는 이들의 조합일 수 있다.
[실험예]
내장형 인터포저를 갖는 반도체장치의 솔더 조인트 신뢰성
구분 반도체 칩(mm) 내장형 인터포저(mm) 사이클 비고
case 1 9.1x13.84x0.55 - 822 1.0
case 2 8.8x12.8x0.1 995 1.2
case 3 9.1x13.84x0.1 1000 1.21
case 4 10.16x16.76x0.1 1020 1.24
case 5 9.1x13.84x0.2 1153 1.4
case 6 9.1x13.84x0.3 1276 1.55
표 1은 본 발명의 실시 예들에 따른 내장형 인터포저를 갖는 반도체장치의 솔더 조인트 신뢰성 시뮬레이션 결과를 정리한 것이다. 본 실험 예는 본 발명의 제 1 실시에와 유사한 구성을 갖는 반도체 장치를 시뮬레이션에 이용하였다. 구체적으로, 같은 크기의 반도체 칩을 사용한 웨이퍼레벨 칩스케일패키지를 이용하였으며, 내장형 인터포저의 크기는 서로 다르게 하였고, 도전성 접착제는 솔더볼(solder ball)을 이용하였다. 표 1의 솔더 조인트 신뢰성 시뮬레이션에 사용된 기술은 반도체 신뢰성 시험에 사용되는 티씨 테스트(Temperature cycle test; T/C test)이다. 즉, 표 1에서 사이클은 상기 솔더볼에 크랙(crack)이 발생하는 시점까지 가해진 온도 스트레스의 횟수를 의미한다.
표 1을 참조하면, case 1과 같이 내장형 인터포저를 사용하지 않았을 때 822 사이클 후 솔더 조인트 크랙(solder joint crack)이 발생하였다. case 2 내지 case 6와 같이 서로 다른 크기의 내장형 인터포저를 사용하였을 때, 995 사이클 내지 1276 사이클 후 솔더 조인트 크랙(solder joint crack)이 발생하였다. 결론적으로, 비고란에 기재된 바와 같이 내장형 인터포저를 사용하였을 때 솔더 조인트 신뢰성(solder joint reliability; SJR)은 1.2 배 내지 1.55 배 향상되는 것으로 나타났다.
도 1 내지 도 5는 본 발명의 제 1 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다.
도 6 내지 도 9는 본 발명의 제 2 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다.
도 10 내지 도 13은 본 발명의 제 3 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다.
도 14 내지 도 18은 본 발명의 제 4 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다.
도 19 내지 도 21은 본 발명의 제 5 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 공정단면도들이다.
도 22는 본 발명의 제 6 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 23은 본 발명의 제 7 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이다.
도 24는 본 발명의 제 7 실시 예에 따른 반도체장치의 형성방법을 설명하기 위하여 도 23의 절단선 I-I'에 따라 취해진 단면도이다.
도 25는 본 발명의 제 8 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이다.
도 26은 본 발명의 제 8 실시 예에 따른 반도체장치의 형성방법을 설명하기 위하여 도 25의 절단선 Ⅱ-Ⅱ'에 따라 취해진 분해단면도이다.
도 27은 본 발명의 제 8 실시 예에 따른 반도체장치의 형성방법을 설명하기 위하여 도 25의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.

Claims (20)

  1. 내장형 인터포저(embedded interposer)를 갖는 인쇄회로기판을 형성하고,
    상기 내장형 인터포저 상에 도전성 접착제를 이용하여 반도체 칩 또는 반도체 패키지를 장착하는 것을 포함하되, 상기 내장형 인터포저는 상기 반도체 칩과 실질적으로 동일한 열팽창계수를 갖는 반도체장치의 형성방법.
  2. 제 1 항에 있어서,
    상기 내장형 인터포저는 반도체 웨이퍼를 사용하여 형성하는 반도체장치의 형성방법.
  3. 제 1 항에 있어서,
    상기 인쇄회로기판을 형성하는 것은
    베이스 기판을 준비하고,
    상기 베이스 기판에 상기 내장형 인터포저를 부착하는 것을 포함하는 반도체장치의 형성방법.
  4. 제 3 항에 있어서,
    상기 베이스 기판을 덮는 라미네이션층(lamination layer)을 형성하는 것을 더 포함하되, 상기 라미네이션층은 상기 베이스 기판을 부분적으로 노출하는 캐비 티(cavity)를 구비하고, 상기 내장형 인터포저는 상기 캐비티(cavity) 내에 위치하는 반도체장치의 형성방법.
  5. 제 3 항에 있어서,
    상기 베이스 기판에 캐비티(cavity)를 형성하는 것을 더 포함하되, 상기 내장형 인터포저는 상기 캐비티(cavity) 내에 위치하는 반도체장치의 형성방법.
  6. 제 3 항에 있어서,
    상기 내장형 인터포저 및 상기 베이스 기판을 전기적으로 접속하는 재배선층을 형성하는 것을 더 포함하는 반도체장치의 형성방법.
  7. 제 6 항에 있어서,
    상기 재배선층은 잉크제트(Inkjet) 기술을 이용하여 형성하는 반도체장치의 형성방법.
  8. 제 3 항에 있어서,
    상기 내장형 인터포저를 관통하는 관통전극을 형성하는 것을 더 포함하는 반도체장치의 형성방법.
  9. 제 3 항에 있어서,
    상기 내장형 인터포저를 덮는 피에스알(Photo Solder Resist; PSR) 층을 형성하는 것을 더 포함하는 반도체장치의 형성방법.
  10. 제 1 항에 있어서,
    상기 도전성 접착제는 솔더볼(solder ball), 솔더페이스트(solder paste), 도전성 범프(conductive bump), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나인 반도체장치의 형성방법.
  11. 제 1 항에 있어서,
    상기 반도체 패키지는 웨이퍼레벨 칩스케일패키지(Wafer Level Chaip Scale Package; WL CSP), 플립칩 패키지(Flip Chip Package), 및 엠시피(Multi Chip Package; MCP)로 이루어진 일군에서 선택된 하나인 반도체장치의 형성방법.
  12. 내장형 인터포저(embedded interposer) 및 복수의 탭들(Tabs)을 갖는 인쇄회로기판을 형성하고,
    상기 내장형 인터포저 상에 도전성 접착제를 이용하여 반도체 칩 또는 반도체 패키지를 장착하는 것을 포함하되, 상기 내장형 인터포저는 상기 반도체 칩과 실질적으로 동일한 열팽창계수를 갖고, 상기 탭들(Tabs)은 상기 반도체 칩 또는 상기 반도체 패키지에 전기적으로 접속되는 반도체 모듈의 형성방법.
  13. 제 12 항에 있어서,
    상기 내장형 인터포저는 반도체 웨이퍼를 사용하여 형성하는 반도체 모듈의 형성방법.
  14. 제 12 항에 있어서,
    상기 도전성 접착제는 솔더볼(solder ball), 솔더페이스트(solder paste), 도전성 범프(conductive bump), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나인 반도체 모듈의 형성방법.
  15. 제 12 항에 있어서,
    상기 반도체 패키지는 웨이퍼레벨 칩스케일패키지(Wafer Level Chaip Scale Package; WL CSP), 플립칩 패키지(Flip Chip Package), 및 엠시피(Multi Chip Package; MCP)로 이루어진 일군에서 선택된 하나인 반도체 모듈의 형성방법.
  16. 제 15 항에 있어서,
    상기 반도체 패키지는 디램(Dynamic Random Access Memory; DRAM)을 포함하는 반도체 모듈의 형성방법.
  17. 내장형 인터포저(embedded interposer) 및 카드 단자들을 갖는 인쇄회로기판을 형성하고,
    상기 내장형 인터포저 상에 도전성 접착제를 이용하여 반도체 칩 또는 반도체 패키지를 장착하는 것을 포함하되, 상기 내장형 인터포저는 상기 반도체 칩과 실질적으로 동일한 열팽창계수를 갖고, 상기 카드 단자들은 상기 반도체 칩 또는 상기 반도체 패키지에 전기적으로 접속되는 반도체 카드 패키지의 형성방법.
  18. 제 17 항에 있어서,
    상기 내장형 인터포저는 반도체 웨이퍼를 사용하여 형성하는 반도체 카드 패키지의 형성방법.
  19. 제 17 항에 있어서,
    상기 반도체 패키지는 웨이퍼레벨 칩스케일패키지(Wafer Level Chaip Scale Package; WL CSP), 플립칩 패키지(Flip Chip Package), 및 엠시피(Multi Chip Package; MCP)로 이루어진 일군에서 선택된 하나인 반도체 카드 패키지의 형성방법.
  20. 제 19 항에 있어서,
    상기 반도체 패키지는 비휘발성 메모리소자(non-volatile memory device)를 포함하는 반도체 카드 패키지의 형성방법.
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