JP4899406B2 - フリップチップ型半導体装置 - Google Patents

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Description

本発明は、配線基板上にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）半導体素子を搭載したフリップチップ型半導体装置及びその製造方法に関し、特に接合信頼性が高く、且つＬＳＩの取り外し（リペア）が可能であるフリップチップ型半導体装置及びその製造方法に関する。
図３は従来のフリップチップ型半導体装置を示す断面図であり、ベア（裸）のＬＳＩを有機系配線基板（ビルドアップ基板）にフリップチップで実装したものである。
図３に示すように、ベアのＬＳＩ２を有機系配線基板１にフリップチップで実装する場合、有機系配線基板１上に形成された電極１１とＬＳＩ電極２１とをはんだ６によって接合し、その後、はんだ接合部をアンダーフィル樹脂５で充填し、保護する構造となっている。
はんだ接合部がアンダーフィル樹脂５で充填されているため、はんだ接合部が、ＬＳＩ（熱膨張係数＝３．５ｐｐｍ／℃）と有機系配線基板（ビルドアップ基板 熱膨張係数＝約１５ｐｐｍ／℃）との熱膨張係数差により発生する実装応力により破壊されるのを防いでいる。しかしながら、本構造においては、前記実装応力がＬＳＩ内部にかかった状態となり、ＬＳＩの反りが発生している。
ＬＳＩ自体の強度が高いＳｉＯ２膜を採用したＬＳＩであれば、ＬＳＩ自体に内部応力がかかっても問題はないが、ＬＳＩの高速動作のために脆弱なＬｏｗ−ｋ膜（低誘電率膜：比誘電率が低い層間絶縁膜）を採用したＬＳＩにおいては、本内部応力によってＬｏｗ−ｋ膜が破壊するという問題点があり、更に一層の実装応力の緩和が求められている。
また、本構造ではＬＳＩと有機系配線基板がアンダーフィル樹脂で固着されているためＬＳＩの取り外しができないという問題点がある。
特許文献１が開示している技術は、図４に示すように、ＬＳＩ電極２１とセラミック製キャリア基板電極９とをはんだ接合した後に、その接合部をアンダーフィル樹脂５で充填した半導体パッケージと、半導体パッケージを搭載するためのセラミック製パッケージ受け基板１０の電極と配線基板電極１１とをはんだ接合した後に、その接合部をアンダーフィル樹脂５で充填したもの、以上２つを更にはんだ接合するというものである。
このとき、セラミック製キャリア基板９とセラミック製パッケージ受け基板１０の材料を同一にするか又は２つの基板の熱膨張係数の差が５０％以内である材料を使用することによって、半導体パッケージのキャリア基板９と前記パッケージ受け基板１０との熱膨張係数が略同一又は近い値にすることが可能となり、はんだ接合部が熱膨張係数差により発生する実装応力によって破壊される問題を解決するというものである。
特許文献２が開示している技術は、図５に示すように、ＬＳＩ２をフェースボンディングしたセラミック製インターポーザ基板１２のＬＳＩを搭載していない側の底面に接続端子１３を備える構造をしている。この接続端子１３はＬＳＩチップの電極と接続している電極と導電性樹脂組成物から形成された応力緩和構造体１４及びその表面に形成されているはんだ付け可能な中継金属層１５により構成される。
また、中継金属層１５の形状は、応力緩和構造体１４に接続している面の面積が、その反対側の面積より小さく、つまり台形の形状を有する。台形形状にしたことにより、温度上昇時、ＬＳＩ２をフェースボンディングしたセラミック製インターポーザ基板１２及び有機系配線基板１の熱膨張係数の差により発生する実装応力を応力緩和構造体１４が有する弾性によって吸収し、はんだ接合部が破壊される問題等を解決するというものである。
特許文献３が開示している技術は、図６に示すように、ＬＳＩ電極２１の上にポスト電極１６を形成し、ポスト電極１６の周りにポスト電極１６と接合されないサポート板１７を設置し、前記２つを電極の部分のみ開口した樹脂１８で覆ったものと、配線基板１とを金属バンプ１９によって接合する構造をしており、このポスト金属１６が撓むことにより、基板とＬＳＩの熱膨張係数差により発生する実装応力を緩和する構造となっている。
特開平１１−５４８８４号公報（図１） 特開２０００−３０７０２５号公報（図１） 特許第３６２９１７８号公報（図１）
しかしながら、特許文献１に開示されている実装構造においては、ＬＳＩ２とセラミック製キャリア基板９との間の熱膨張係数差による実装応力がＬＳＩ内部にかかるため、ＬＳＩへの応力緩和効果が少ない。従来使用されている高強度のＳｉＯ２膜を採用したＬＳＩであれば、ＬＳＩ自体に実装応力がかかっても問題はないが、ＬＳＩの高速動作のために脆弱なＬｏｗ−ｋ膜を採用したＬＳＩにおいては、この実装応力によってＬｏｗ−ｋ膜が破壊するという問題が発生する。また、はんだ接合数が多くなるため、像組立工数が増大すると共にＬＳＩ−配線基板間の距離が長くなり、電気特性の悪化を招く。
また、特許文献２に開示されている実装構造においても同様に、ＬＳＩ２とセラミック製インターポーザ基板１２との間の熱膨張係数差による実装応力がＬＳＩ内部にかかるため、ＬＳＩ２への応力緩和効果が少ない。従来使用されている高強度のＳｉＯ２膜を採用したＬＳＩであれば問題ないが、高速化のために脆弱なＬｏｗ-ｋ膜を採用したＬＳＩでは、この実装応力によってＬｏｗ-ｋ膜が破壊するという問題が発生する。また、応力緩和構造体１４単体では接合強度を確保できない可能性が高く、接合信頼性が低い。
特許文献３に開示されている実装構造においては、ポスト電極１６が弾性率の高い金属電極で構成されるためＬＳＩ２への実装応力低減効果は少なく、また、ポスト電極１６の製造が困難であるといった問題がある。
本発明はかかる問題に鑑みてなされたものであって、ＬＳＩの取り外し（リペア）が可能であると共に、接合信頼性が優れたフリップチップ実装構造を提供することを目的とする。
本発明に係るフリップチップ型半導体装置は、配線基板と、前記配線基板上に配置されたインターポーザ基板と、前記インターポーザ基板上に配置され、前記インターポーザ基板に電気的に接続された半導体素子とを有し、前記インターポーザ基板は、導電性樹脂を介して前記配線基板に電気的に接続され、前記導電性樹脂による前記配線基板と前記インターポーザ基板との接合部を含む前記配線基板と前記インターポーザ基板との間が前記導電性樹脂と熱膨張差の小さいアンダーフィル樹脂によって充填されることで、当該インターポーザ基板が前記配線基板に固着されており、前記インターポーザ基板がコンデンサ機能を有しており、前記コンデンサ機能は、前記インターポーザ基板上に形成され、前記半導体素子と接続される面側に位置する複数の上部電極のうち、一部の隣り合う上部電極から相対する方向に向かう相互に平行な一対のコンデンサ電極と、該一対のコンデンサ電極の間に挟まれた誘電体と、から構成され、かつ、前記コンデンサ機能は、前記半導体素子に対する電源として機能し、前記一対のコンデンサ電極と、該一対のコンデンサ電極の間に挟まれた誘電体とは、前記インターポーザ基板の上方の空間に配置されており、かつ、当該一部の隣り合う上部電極間のみで保護膜によって覆われている、ことを特徴とする。
この場合には、前記配線基板と前記インターポーザ基板との間は、アンダーフィル樹脂を充填することによって固着されている。これにより、前記配線基板と前記インターポーザ基板との熱膨張係数差によって発生する実装応力が前記導電性樹脂及びアンダーフィル樹脂の変形によって吸収される。
また、前記インターポーザ基板はシリコン製であり、前記半導体素子はベアのシリコン半導体素子であることが好ましい。これにより、前記インターポーザ基板と前記半導体素子との間に熱膨張係数差が無く、よってＬＳＩにかかる実装応力が発生しない。
更に、本発明においては、前記配線基板はビルドアップ基板として機能する有機系配線基板であることが好ましい。これにより、高密度で多層の配線を実装可能である。
更にまた、前記インターポーザ基板の外形寸法は、例えば前記半導体素子の外形と同一か又はそれよりも大きな外形を有する。
更にまた、前記インターポーザ基板は、上面に前記半導体素子と接続するための電極を有し、下面に配線基板と接続するための電極を有し、前記上面電極と前記下面電極とが電気的に接続されているように構成することができる。
また、前記インターポーザ基板にコンデンサ機能を付加しているので、前記半導体素子の直下に電源を設置することになり、前記半導体素子の高周波によるノイズ削減が可能になる。
更に、本発明において、前記配線基板と前記インターポーザ基板との間は、アンダーフィル樹脂を充填することによって固着され、これにより、前記配線基板と前記インターポーザ基板との熱膨張係数差によって発生する実装応力が前記導電性樹脂及びアンダーフィル樹脂の変形によって吸収されるため、前記配線基板をセラミック基板とすることができる。
本発明に係るフリップチップ型半導体装置によれば、有機系配線基板とシリコン製インターポーザ基板との間の熱膨張係数差により発生する実装応力は、低弾性の導電性樹脂及びアンダーフィル樹脂の変形により吸収される。また、シリコン製インターポーザ基板とＬＳＩは、同素材のＳｉで構成されていることから、熱膨張係数が等しく実装応力が発生しないため、ＬＳＩへの応力がかからず、脆弱なＬｏｗ−ｋ膜を採用したＬＳＩでも破壊することがない。
また、シリコン製インターポーザ基板とＬＳＩとははんだによって接合されているだけであるため、再加熱によりＬＳＩの取り外しが可能である。
次に、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の第１の実施形態に係るフリップチップ型半導体装置の断面接合構造を示す模式図である。有機系配線基板（ビルドアップ基板）１の表面に電極１１が形成されている。また、半導体素子としてのＬＳＩ２の表面には電極２１が形成されている。そして、有機系配線基板（ビルドアップ基板）１上のＬＳＩ搭載位置にＬＳＩ外形と同一の外形寸法か又はそれよりも大きな外形を有するシリコン製インターポーザ基板３が配置されており、このインターポーザ基板３の上面にはＬＳＩ２と接続するための上面電極３２が形成され、下面には有機系配線基板（ビルドアップ基板）１と接続するための下面電極３１が形成されている。これらの上面電極３２と下面電極３１とは、インターポーザ基板３を厚さ方向に貫通するビアにより、電気的に接続されている。配線基板電極１１とシリコン製インターポーザ基板３の下面電極３１とは、低弾性（弾性率＝１〜３ＭＰａ）の導電性樹脂４により接続されている。そして、導電性樹脂４の接合部はアンダーフィル樹脂５により充填され、保護されている。また、ＬＳＩ電極２１とシリコン製インターポーザ基板３の上面電極３２とははんだ６により接続されている。
このフリップチップ型半導体装置の製造方法においては、配線基板電極１１に低弾性の導電性樹脂４を供給した後、上下に電極を有するシリコン製インターポーザ基板３を設置し、有機系配線基板１とシリコン製インターポーザ基板の下部電極３１とを導電性樹脂４で接合する。
その後、有機系配線基板（ビルドアップ基板）１とシリコン製インターポーザ基板３の間にアンダーフィル樹脂５を充填させた後に加熱し、樹脂硬化させて導電性樹脂４の接合部を保護する。アンダーフィル樹脂を充填する方法としては、流動性のあるアンダーフィル樹脂をディスペンサ等で有機系配線基板（ビルドアップ基板）とシリコン製インターポーザ基板との間の１００μｍ程度の隙間に毛細管現象を利用して充填するのが一般的である。
その後、シリコン製インターポーザ基板の上部電極３２にはんだを供給し、ＬＳＩ２を搭載後に加熱し、ＬＳＩ電極２１とシリコン製インターポーザ基板の上部電極３２とをはんだ接合することでＬＳＩ実装が完了する。
次に、上述の如く構成された本実施形態のフリップチップ型半導体装置の動作について説明する。本発明の構造によれば、有機系配線基板（ビルドアップ基板）１とシリコン製インターポーザ基板３は低弾性（弾性率＝１〜３ＭＰａ）の導電性樹脂４及びアンダーフィル樹脂５で接続及び固着されているため、有機系配線基板（ビルドアップ基板）１とシリコン製インターポーザ基板３との間の熱膨張係数差によって生じる実装応力は導電性樹脂４及びアンダーフィル樹脂５の変形で吸収される。これは、従来の実装構造（図３）において、接合材としてはんだ６（弾性率＝３００００ＭＰａ程度）が使用されているため、熱膨張差の有る材料を接合すると実装応力を吸収することができず、接合部に応力がかかるという問題点を解決するものである。
また、シリコン製インターポーザ基板３とＬＳＩ２は、同素材のＳｉで構成されていることから、熱膨張係数が等しく実装応力が発生しないため、ＬＳＩ２への応力がかからず、脆弱なＬｏｗ−ｋ膜を採用したＬＳＩでも破壊することがない。
また、シリコン製インターポーザ基板３とＬＳＩ２とははんだによって接合されているだけであるため、再加熱によりＬＳＩの取り外しが可能である。
図２は、本発明の第２の実施形態に係るフリップチップ型半導体装置を示す断面接合構造を示す模式図である。図２において、図１と同一構成物には同一符号を付して、その詳細な説明は省略する。シリコン製インターポーザ基板７のＬＳＩ２と接続される側の上部電極３２のうち、一部の隣り合う上部電極３２ａから、相対する方向に向かう相互に平行なコンデンサ電極７１とコンデンサ電極７２とが形成されており、このコンデンサ電極７１及びコンデンサ電極７２の間に誘電体７３が挟まれるようにして形成されている。そして、電極７１、電極７２及び誘電体７３は保護膜８により覆われている。これにより、電極７１、電極７２及び誘電体７３からコンデンサが構成され、シリコン製インターポーザ基板７にコンデンサ機能が付加される。このコンデンサは、ＬＳＩに対する電源となるものであり、ＬＳＩの直下に電源が設置されたことになり、ＬＳＩが受ける高周波ノイズを削減することができる。
なお、本発明の第１実施形態及び第２実施形態において、配線基板をセラミック基板（熱膨張係数＝約９ｐｐｍ／℃）とすることもできる。
本発明の第１実施形態に係るフリップチップ型半導体装置の断面接合構造を示す模式図である。 本発明の第２実施形態に係るフリップチップ型半導体装置の断面接合構造を示す模式図である。 従来の実装構造を示す断面接合構造を示す模式図である。 従来の実装構造を示す断面接合構造を示す模式図である。 従来の実装構造を示す断面接合構造を示す模式図である。 従来の実装構造を示す断面接合構造を示す模式図である。
符号の説明
１； 有機系配線基板（ビルドアップ基板）
１１； 配線基板電極
２； ＬＳＩ
２１； ＬＳＩ電極
３； シリコン製インターポーザ基板
３１； シリコン製インターポーザ基板の下部電極
３２； シリコン製インターポーザ基板の上部電極
４； 導電性樹脂
５； アンダーフィル樹脂
６； はんだ
７； シリコン製インターポーザ基板（コンデンサ機能付き）
７０； コンデンサ
７１； コンデンサ電極
７２； コンデンサ電極
７３； 誘電体
８； 保護膜
９； セラミック製キャリア基板
１０； セラミック製パッケージ受け基板
１２； セラミック製インターポーザ基板
１３； 接続端子
１４； 応力緩和構造体
１５； 中継金属層
１６； ポスト電極
１７； サポート板
１８； 樹脂
１９； 金属バンプ

Claims (6)

  1. 配線基板と、前記配線基板上に配置されたインターポーザ基板と、前記インターポーザ基板上に配置され、前記インターポーザ基板に電気的に接続された半導体素子とを有し、
    前記インターポーザ基板は、導電性樹脂を介して前記配線基板に電気的に接続され、
    前記導電性樹脂による前記配線基板と前記インターポーザ基板との接合部を含む前記配線基板と前記インターポーザ基板との間が前記導電性樹脂と熱膨張差の小さいアンダーフィル樹脂によって充填されることで、当該インターポーザ基板が前記配線基板に固着されており、
    前記インターポーザ基板がコンデンサ機能を有しており、
    前記コンデンサ機能は、前記インターポーザ基板上に形成され、前記半導体素子と接続される面側に位置する複数の上部電極のうち、一部の隣り合う上部電極から相対する方向に向かう相互に平行な一対のコンデンサ電極と、該一対のコンデンサ電極の間に挟まれた誘電体と、から構成され、かつ、前記コンデンサ機能は、前記半導体素子に対する電源として機能し、
    前記一対のコンデンサ電極と、該一対のコンデンサ電極の間に挟まれた誘電体とは、前記インターポーザ基板の上方の空間に配置されており、かつ、当該一部の隣り合う上部電極間のみで保護膜によって覆われている、
    ことを特徴とするフリップチップ型半導体装置。
  2. 前記インターポーザ基板はシリコン製であり、前記半導体素子はベアのシリコン半導体素子であることを特徴とする請求項１に記載のフリップチップ型半導体装置。
  3. 前記配線基板はビルドアップ基板として機能する有機系配線基板であることを特徴とする請求項１又は２に記載のフリップチップ型半導体装置。
  4. 前記インターポーザ基板の外形寸法は、前記半導体素子の外形と同一か又はそれよりも大きな外形を有することを特徴とする請求項１乃至３のいずれか１項に記載のフリップチップ型半導体装置。
  5. 前記インターポーザ基板は、上面に前記半導体素子と接続するための電極を有し、また下面に前記配線基板と接続するための電極を有し、前記上面電極と前記下面電極とが電気的に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載のフリップチップ型半導体装置。
  6. 前記配線基板がセラミック基板であることを特徴とする請求項１又は２に記載のフリップチップ型半導体装置。
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