JP5515744B2 - 配線基板及び半導体装置 - Google Patents

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Description

[関連出願の記載]
本発明は、日本国特許出願:特願2008−040335号(2008年2月21日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体パッケージ又は半導体チップを実装するための配線基板及び半導体装置に関し、特に、フリップチップ接続、CSP(Chip Scale Package)接続等に適した配線基板及び半導体装置に関する。
近年、電子機器の高性能化、多機能化を支えるLSI(Large Scale Integration)チップは多ピン化が進行しており、このLSIチップをパッケージ化するために用いられる接続手法も、多ピン化、高速信号に対応できるようにワイヤボンディングからフリップチップ接続へと移行している。フリップチップ接続は、LSIチップの配線側の面に電極を設けることができるため、多ピン化に適している。また、フリップチップ接続は、ワイヤボンディングやテープオートメイティッドボンディングのような接続手法と比較し、引き出し線を必要としないため、配線長の短縮化が可能である。
フリップチップ接続のプロセスとしては、LSIチップ120の電極121上に形成されたバンプ130と配線基板110上に形成された実装パッド112とを強固に接合し、その後、アンダーフィル樹脂140によりLSIチップ120と配線基板110の間を封止する手法が広く用いられている(図6参照)。フリップチップ接続に使用される一般的なバンプの材料には、Auやはんだ等が用いられている。はんだの材料の例として、Sn−Pb共晶はんだがあり、それ以外にも、例えば、Sn−Pb(共晶を除く)、Sn−Ag、Sn−Cu、Sn−Sb、Sn−Zn、Sn−Bi、及びこれらの材料に特定の添加元素をさらに加えた材料を挙げることができ、これらを適宜用いることができる。また、他のバンプの材質の例として、例えば、導電性樹脂バンプを使用したもの(特許文献1参照)や、樹脂コア131の周囲に金属層130が施されたボールバンプを導電性接着剤で接合したもの(特許文献2参照;図7参照)等がある。
一方、フリップチップ接続されるLSIチップの多くは、LSIチップ−配線基板間の熱膨張差による応力を緩和するため、LSIチップと配線基板の間の隙間を樹脂封止することにより、接続信頼性を確保する必要がある。樹脂封止する例は、特許文献3等で開示されている。
特開2000−332053号公報 特開平10−173006号公報 特開平11−233558号公報 特開2004−111753号公報
なお、上記特許文献1−4の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。
バンプを用いた従来技術において、LSIチップ−配線基板間がはんだバンプを介してフリップチップ接続される場合、弾性率が高いはんだバンプは、LSIチップ−配線基板間の熱膨張差により高い応力が発生し、はんだバンプ自身又ははんだバンプ近傍のLSIチップにおけるLSI回路を破壊するおそれがある。特に、ハイエンド向け大型ASIC(Application Specific Integrated Circuit)を中心にLSIチップにおける絶縁層のLow−k(低誘電率)化によるLSI回路の脆弱化が進行しており、特に、応力によるLSI回路の破壊が顕著になっている。
そこで、はんだバンプにかかる応力を緩和する目的でLSIチップと配線基板の隙間をアンダーフィル樹脂で封止することで接続信頼性を向上させる可能性は高くなる。ところが、はんだバンプの弾性率はアンダーフィル樹脂と比較してはるかに高く、例えば、Sn−3AG−0.5Cuはんだの弾性率は約40GPaであるのに対し、アンダーフィル樹脂の弾性率は充填剤を混入して高弾性率化した場合でも10GPa程度である。このため、弾性率の高いはんだバンプに依然として応力が集中して、繰返しの温度変化等により、はんだバンプ自身又ははんだバンプ近傍のLSIチップにおけるLSI回路にクラックが発生するおそれがある。
そこで、バンプの弾性率を下げる試みとして、例えば、特許文献1に記載の導電性樹脂バンプを用いて、LSIチップと配線基板をフリップチップ接続することが考えられる。この場合、導電性樹脂を使用することにより、はんだバンプに比較し低弾性化を図ることが可能となる。ところが、この手法では、導電性樹脂に重量比で80wt%(重量%)の多量の金属粒子を添加して、導電性を確保しているため、この多量の金属粒子の影響でバンプ自体の弾性率が上昇し、バンプ材質の低弾性化の効果が小さくなる。例を挙げると、エポキシ樹脂自身の弾性率は2GPa程度であっても、この従来例のように金属フィラーを多量に混入した場合、導電性樹脂としての弾性率は、10GPa程度まで上昇してしまう。
また、バンプの低弾性化に代わる接続部の低応力化の試みとして、特許文献4のように、プリント配線基板の導電性パッド上に突起状の樹脂を形成し、その樹脂の表面に金属薄膜を被覆した電極パッド部を用いて、はんだバンプを介してLSIチップと配線基板をフリップチップ接続することが考えられる。この場合、樹脂が存在することによりはんだバンプにかかる応力は緩和されるが、導電性パッド自体は高弾性なプリント配線基板上に固定されているため、十分な効果を得るには限界がある。
以上述べたように、フリップチップ接続は、高性能化に適した構造であるため、将来的に需要増が見込まれるが、高信頼性を確保するとともに、低コスト化、実装工程削減等の課題が残っている。
本発明の主な課題は、フリップチップ接続やCSP接続等においてバンプ接続部の高信頼性を確保することができる配線基板及び半導体装置を提供することである。
本発明の第1の視点においては、半導体パッケージ又は半導体チップを実装するための配線基板であって、所定の位置に凹部を有する絶縁層と、前記凹部内に埋め込まれるとともに、前記絶縁層よりも低弾性な低弾性樹脂と、前記低弾性樹脂上に配設されるとともに、前記低弾性樹脂の領域よりも小さい領域のパッドと、を備え、前記低弾性樹脂の領域の外周の前記絶縁層上に配設されるとともに、前記パッドと同一材料よりなる外周部と、前記低弾性樹脂の領域内であって前記実装パッドと前記外周部の間の領域の一部に配設されるとともに、前記パッドと同一材料よりなり、かつ、前記実装パッドと前記外周部を結線する1又は複数の結線部と、を備えることを特徴とする。
本発明の第2の視点においては、半導体装置において、前記配線基板と、前記配線基板のパッドと対応する位置に電極を有する半導体チップ又は半導体パッケージと、前記パッドと前記電極の間に配設されるとともに、前記パッドと前記電極を電気的に接続するバンプと、を備えることを特徴とする。
本発明によれば、絶縁層上の実装パッドの下には実装パッドの領域よりも大きな領域の低弾性樹脂が存在し、低弾性樹脂が絶縁層よりも低弾性であるため、フリップチップやCSPのように、半導体チップの電極と配線基板の実装パッドが向かい合ってバンプを介して接続する場合、半導体チップと配線基板の熱膨張係数の差がある場合でも、接続部は低弾性樹脂の上に浮いた構造となり、実装パッドが半導体チップと配線基板との間の線膨張係数差による応力を吸収することが可能になる。この応力緩和効果は、バンプの破壊防止のみでなく、半導体チップや配線基板のクラックの発生を防止する効果がある。
本発明の実施例1に係る配線基板の一部の構成を模式的に示した斜視図である。 本発明の実施例1に係る配線基板の一部の構成を模式的に示した(A)X−X間の断面図、(B)平面図である。 本発明の実施例1に係る配線基板に半導体チップを実装した半導体装置の一部の構成を模式的に示した断面図である。 本発明の実施例1に係る配線基板の製造方法を模式的に示した工程断面図である。 本発明の実施例2に係る配線基板の一部の構成を示した平面図である。 従来例1に係る半導体装置の一部の構成を模式的に示した断面図である。 従来例2に係る半導体装置の一部の構成を模式的に示した断面図である。
符号の説明
10、110 配線基板
11 低弾性樹脂
12、112 実装パッド(パッド)
12a、112a 配線
12b 外周部
12c 結線部
13、113 絶縁層(基板)
13a 穴
14 金属層
20、120 半導体チップ(LSIチップ)
21、121 電極
30、130 バンプ(金属層)
131 樹脂コア
140 アンダーフィル樹脂
本発明の実施形態に係る配線基板では、所定の位置に凹部を有する絶縁層(図5の13)と、前記凹部内に埋め込まれるとともに、前記絶縁層よりも低弾性な低弾性樹脂(図5の11)と、前記低弾性樹脂上に配設されるとともに、前記低弾性樹脂の領域よりも小さい領域のパッド(図2の12)と、を備え、前記低弾性樹脂の領域の外周の前記絶縁層上に配設されるとともに、前記パッドと同一材料よりなる外周部(図5の12b)と、前記低弾性樹脂の領域内であって前記実装パッドと前記外周部の間の領域の一部に配設されるとともに、前記パッドと同一材料よりなり、かつ、前記実装パッドと前記外周部を結線する1又は複数の結線部(図5の12c)と、を備える
さらに、以下の形態も可能である。
前記絶縁層中に配設されるとともに、少なくとも前記凹部の底面に配された金属層を備えることが好ましい
前記絶縁層上に形成されるとともに、前記外周部と接続された配線を備えることが好ましい。
前記結線部は、直線状、曲線状、斜線状、又はこれらの組合せで形成されていることが好ましい。
前記配線基板と、前記配線基板のパッドと対応する位置に電極を有する半導体チップ又は半導体パッケージと、前記パッドと前記電極の間に配設されるとともに、前記パッドと前記電極を電気的に接続するバンプと、を備える半導体装置とすることが好ましい。
本発明の実施例1に係る配線基板について図面を用いて説明する。図1は、本発明の実施例1に係る配線基板の一部の構成を模式的に示した斜視図である。図2は、本発明の実施例1に係る配線基板の一部の構成を模式的に示した(A)X−X´間の断面図、(B)平面図である。図3は、本発明の実施例1に係る配線基板に半導体チップを実装した半導体装置の一部の構成を模式的に示した断面図である。
図1及び図2を参照すると、配線基板10は、絶縁層13中に配線層(図示せず)が形成され、絶縁層13の表面の所定の位置に実装パッド12及び配線12aが形成された多層配線基板である。配線基板10は、プリント配線基板に限定されるわけではなく、セラミック基板等の他の配線基板への適用も可能である。配線基板10は、主な構成部として、絶縁層13と、低弾性樹脂11と、実装パッド12と、金属層14と、を有する。
絶縁層13は、内部に配線層(図示せず)及び金属層14が形成されており、表面の所定の位置に実装パッド12及び配線12aが形成されている。絶縁層13は、金属層14と実装パッド12の間の層に有底の穴(図4(B)の13aに相当)が形成されており、当該穴内に絶縁層13よりも低弾性な低弾性樹脂11が埋め込まれている。絶縁層13の穴は、実装パッド12の領域よりも大きな領域となるように形成されている。絶縁層13の材料には、例えば、絶縁性の有機材料又は無機材料が用いられ、プリント配線基板の場合には、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、BCB(Benzocyclobutene)、PBO(Polybenzoxazole)及びポリノルボルネン樹脂等を用いることができる。
低弾性樹脂11は、絶縁層13よりも低弾性な絶縁樹脂であり、絶縁層13に形成された穴(図4(B)の13aに相当)内に埋め込まれている。低弾性樹脂11は、実装パッド12の領域よりも大きな領域となっている。低弾性樹脂11の表面の領域内には、実装パッド12が形成されている。低弾性樹脂11には、装置使用温度範囲において弾性率が低く保たれる樹脂を用いることができ、例えば、シリコーン樹脂、エポキシ樹脂に熱可塑性分を加えたコンポジット樹脂、低溶融粘度エポキシ樹脂等を用いることができる。
実装パッド12は、バンプ30を介して半導体チップ20を実装するためのパッドであり、バンプ30と接合している(図3参照)。実装パッド12は、低弾性樹脂11の表面の領域内に形成されている。これにより、実装パッド12とバンプ30の接合部は、低弾性樹脂11上に浮いた状態となり、半導体チップ20と絶縁層13との間の線膨張係数差による応力を緩和することが可能となる。実装パッド12は、外周から配線12aが引き出されており、配線12aと一体に構成されている。配線12aは、絶縁層13及び低弾性樹脂11上に形成されている。
金属層14は、絶縁層13中に形成された金属よりなる層である。金属層14は、絶縁層13内に形成された配線層(図示せず)と同時に形成することができ、配線層と同一な材料(例えば、銅)を用いることができる。金属層14は、絶縁層13に低弾性樹脂11を埋め込むための穴(図4(B)の13aに相当)を形成する際のエッチングストッパ(レーザストッパ)としての役割を果たす。
半導体チップ20は、LSIチップ等の半導体部品であり、配線基板10側の面に電極21を有する(図3参照)。電極21は、バンプ30を介して実装パッド12と電気的に接続されており、バンプ30と接合している。なお、半導体チップ20の代わりに、半導体パッケージを配線基板10に実装するようにしてもよい。
バンプ30は、半導体チップ20の電極21と配線基板10の実装パッド12とを電気的に接続する導電部材である(図3参照)。バンプ30には、フリップチップ接続に使用される一般的な材料を用いることができ、例えば、Auやはんだ等を用いることができる。
次に、本発明の実施例1に係る配線基板の製造方法について図面を用いて説明する。図4は、本発明の実施例1に係る配線基板の製造方法を模式的に示した工程断面図である。なお、ここでは、配線基板10としてプリント配線基板を例に説明する。
まず、公知のプリント配線基板形成方法により、最外層に配線が存在しない状態の配線基板10を形成する(ステップA1;図4(A)参照)。このとき、絶縁層13中には実装パッド(図4(D)の12)の位置を中心に、実装パッド12の領域よりも大きな領域の金属層14のパターンを形成する。
なお、金属層14は、ステップA2において低弾性樹脂(図4(C)の11)を埋め込むための穴(図4(C)の13a)を形成する際に必要となるレーザストッパの役割を果たす。また、金属層14のパターンは、実装パッド(図4(D)の12)の平面形状と同様な形状としてもよく、円形に限らず、四角形状等の各種形状としてもよい。また、金属層14のパターンは、レーザ穴あけの際の位置ずれを考慮して、穴13aの領域よりも大きくする。
次に、レーザ(図示せず)により、実装パッド(図4(D)の12)の位置を中心に、実装パッド12の領域よりも大きな領域となるように穴13aを形成する(ステップA2;図4(B)参照)。レーザとしては、炭酸ガスレーザ、エキシマレーザ等を用いることができる。レーザ穴あけは、金属層14のパターンまでで止まり、一定の深さの穴13aを得ることができる。また、穴13aに関して、ここではレーザによる工法を示しているが、本工法に限ったものではなく、絶縁層13として感光性材料を用い、写真技術により穴13aを形成することも可能であり、各種工法を使用することが可能である。
次に、スキージを使用した刷り込み工法により、穴(図4(B)の13a)内に所望の樹脂を埋め、加熱炉に所定時間保管し、樹脂を硬化して、低弾性樹脂11を形成する(ステップA3;図4(C)参照)。なお、穴埋め工法としては、印刷による工法に限定されるものではなく、穴13a内に所望の樹脂を形成できればよい。
次に、公知の回路形成工法により、絶縁層13及び低弾性樹脂11上に実装パッド12及び配線12aを形成する(ステップA4;図4(D)参照)。このとき、実装パッド12は、低弾性樹脂11の領域内に形成する。すなわち、引き出された配線12aを除いて実装パッド12の全体が、低弾性樹脂11上に形成された構成とする。
最後に、図示は省略するが、必要に応じて公知のソルダーレジスト形成方法により、所望の位置にソルダーレジストを形成する。
以上のステップにより、図1と同様な配線基板10ができるが、図3と同様な半導体装置を得るためには、半導体チップ20の電極21上にバンプ30を形成し、その後、公知のフリップチップ接続工法により、配線基板10の実装パッド12とバンプ30を接合することになる。なお、配線基板10は応力を緩和する構造を持つため、バンプ30の材料は特に限定されることはなく、従来から使用されているはんだバンプ等を用いることができる。
なお、ここではフリップチップ接続の形態を示しているが、実装する電子部品に応じてCSP(Chip Scale Package)、BGA(Ball Grid Arrey)、ベアチップ等の形態でもよく、特に限定されるものではない。
実施例1によれば、低弾性樹脂11の領域内に実装パッド12が形成されているので、実装パッド12が低弾性樹脂11上に浮いている状態を作ることができる。そのため、半導体装置20の電極21上に形成されるバンプ30の材質が従来の高弾性のはんだであっても、半導体装置20と配線基板10の熱膨張差により生じる応力を低弾性樹脂11で吸収して緩和することができる。この応力緩和効果は、バンプ30の破壊防止のみでなく、半導体装置20や配線基板10のクラックの発生も防止する効果がある。この結果、今後の進展するハイエンド向けASIC等の脆弱な絶縁層を持つ半導体装置に対しても信頼性の高い接続構造を提供することができる。
本発明の実施例2に係る配線基板について図面を用いて説明する。図5は、本発明の実施例2に係る配線基板の一部の構成を示した平面図である。
実施例1では低弾性樹脂(図2の11)の領域内に実装パッド(図2の12;配線12aを除く)が配置されているが、実施例2では低弾性樹脂11の領域内に実装パッド12、外周部12b、結線部12cを配置したものである。その他の構成は、実施例1と同様である。
絶縁層13及び低弾性樹脂11上には、導電体(例えば、銅)よりなる実装パッド12、配線12a、外周部12b、及び結線部12cが一体となって配置されている。低弾性樹脂11の領域内には、実装パッド12、及び結線部12cのみが配置されている。低弾性樹脂11の領域内では、中央に実装パッド12が配置され、実装パッド12と外周部12bの間の領域の一部に実装パッド12と外周部12bを結線する結線部12cが配置されている。低弾性樹脂11の領域の外周の絶縁層13上には、外周部12bが配置されている。外周部12bは、低弾性樹脂11を囲むように配置されており、外周側で配線12aと接続され、内周側で結線部12cと接続されている。
実装パッド12、外周部12b、及び結線部12cで囲まれた領域には、導電体が配置されておらず、低弾性樹脂11の一部が露出している。低弾性樹脂11が露出している部分の平面形状は、例えば、C字型(図5(A)参照)、アーチ型(図5(B)参照)、楔型(図5(C)参照)にすることができる。C字型(図5(A)参照)では、結線部12cが1箇所あり、結線部12cの幅が一定である。アーチ型(図5(B)参照)では、結線部12cが4箇所あり、結線部12cの幅が一定である。楔型(風車型;図5(C)参照)では、結線部12cが4箇所あり、結線部12cの幅が変化している。低弾性樹脂11が露出している部分の平面形状は、図5のパターンに限定されるわけではなく、形状、結線数共に、その効果に合わせて自由に組み合わせることが可能である。結線部12cは、直線状、曲線状、斜線状、又はこれらの組合せで形成することができる。
実施例2によれば、実装パッド12と外周部12bに分け、1又は複数の結線部12cで実装パッド12と外周部12bを接続することにより、低弾性樹脂11上の実装パッド2が応力を緩衝する際の物理的な動きに追従しやすくなる。また、結線部12cが複数個所あれば、ある方向での緩衝を達成した場合に、その方向にて負荷のかかった結線部12cが断線したとしても、他の結線部12cで電気的な接続を継続することが可能となり、結果的に接続信頼性を向上させることができる。
本発明は、上記実施形態を基に説明したが、上記実施形態に限定されることなく、本発明の範囲内において種々の変更、変形、改良等を含むことはいうまでもない。また、本発明の範囲内において、開示した要素の多様な組み合わせ、置換ないし選択が可能である。
本発明のさらなる課題・目的及び展開形態は、特許請求の範囲を含む本発明の全開示事項からも明らかにされる。

Claims (5)

  1. 所定の位置に凹部を有する絶縁層と、
    前記凹部内に埋め込まれるとともに、前記絶縁層よりも低弾性な低弾性樹脂と、
    前記低弾性樹脂上に配設されるとともに、前記低弾性樹脂の領域よりも小さい領域のパッドと、
    を備え
    前記低弾性樹脂の領域の外周の前記絶縁層上に配設されるとともに、前記パッドと同一材料よりなる外周部と、
    前記低弾性樹脂の領域内であって前記実装パッドと前記外周部の間の領域の一部に配設されるとともに、前記パッドと同一材料よりなり、かつ、前記実装パッドと前記外周部を結線する1又は複数の結線部と、
    を備えることを特徴とする配線基板。
  2. 前記絶縁層中に配設されるとともに、少なくとも前記凹部の底面に配された金属層を備えることを特徴とする請求項1記載の配線基板。
  3. 前記絶縁層上に形成されるとともに、前記外周部と接続された配線を備えることを特徴とする請求項1又は2記載の配線基板。
  4. 前記結線部は、直線状、曲線状、斜線状、又はこれらの組合せで形成されていることを特徴とする請求項1乃至3のいずれか一に記載の配線基板。
  5. 請求項1乃至のいずれか一に記載の配線基板と、
    前記配線基板のパッドと対応する位置に電極を有する半導体チップ又は半導体パッケージと、
    前記パッドと前記電極の間に配設されるとともに、前記パッドと前記電極を電気的に接続するバンプと、
    を備えることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
KR101538648B1 (ko) 2007-07-31 2015-07-22 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) * 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
DE102011014584A1 (de) * 2011-03-21 2012-09-27 Osram Opto Semiconductors Gmbh Anschlussträger für Halbleiterchips und Halbleiterbauelement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277923A (ja) * 1999-03-29 2000-10-06 Nec Corp マザーボードプリント配線板およびその製造方法
JP2001094227A (ja) * 1999-09-20 2001-04-06 Shinko Electric Ind Co Ltd 半導体チップ実装用の配線基板と該基板を用いた半導体チップの実装方法
JP2003198068A (ja) * 2001-12-27 2003-07-11 Nec Corp プリント基板、半導体装置、およびプリント基板と部品との電気的接続構造
JP2004247549A (ja) * 2003-02-14 2004-09-02 Fujitsu Ltd 配線基板の作製方法および多層配線基板の作製方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277923A (ja) * 1999-03-29 2000-10-06 Nec Corp マザーボードプリント配線板およびその製造方法
JP2001094227A (ja) * 1999-09-20 2001-04-06 Shinko Electric Ind Co Ltd 半導体チップ実装用の配線基板と該基板を用いた半導体チップの実装方法
JP2003198068A (ja) * 2001-12-27 2003-07-11 Nec Corp プリント基板、半導体装置、およびプリント基板と部品との電気的接続構造
JP2004247549A (ja) * 2003-02-14 2004-09-02 Fujitsu Ltd 配線基板の作製方法および多層配線基板の作製方法

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