JP2010287646A - 配線基板及び半導体装置 - Google Patents
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Abstract
【解決手段】基板本体21の面21Aに設けられ、半導体チップ12がフリップチップ接続される接続面24Aを有したパッド24と、基板本体21の面21Aに設けられ、半導体チップ12と対向する部分の基板本体21を貫通する貫通ビア23、及びパッド24と接続されると共に、接続面24Aと一体的に構成された第1のはんだ形成面42Aを有する第1の配線パターン26と、基板本体21の面21Aに設けられ、パッド24と接続されると共に、接続面24Aと一体的に構成された第2のはんだ形成面44A,45Aを有し、湾曲形状とされた第2の配線パターン27と、を備える。
【選択図】図5
Description
図4は、本発明の第1の実施の形態に係る半導体装置の断面図であり、図5は、図4に示す配線基板を平面視した図である。図4は、図5に示すA−A線方向の断面に対応する図である。図5において、第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。
図6は、本発明の第2の実施の形態に係る半導体装置の断面図であり、図7は、図6に示す配線基板を平面視した図である。図6は、図7に示すC−C線方向の断面に相当する図である。図7において、図6に示す第2の実施の形態の半導体装置60と同一構成部分には、同一符号を付す。
11,61 配線基板
12,62 半導体チップ
13 外部接続端子
15 はんだ
16 内部接続端子
17 アンダーフィル樹脂
21 基板本体
21A,21B 面
23 貫通ビア
24 パッド
24A,51A 接続面
26 第1の配線パターン
27 第2の配線パターン
29,32,65 ソルダーレジスト層
31 配線パターン
35 貫通孔
41 第1の配線部
42 第2の配線部
42A 第1のはんだ形成面
44 第3の配線部
44A,45A 第2のはんだ形成面
45 第4の配線部
47 第1のソルダーレジスト層
47A,47B,47C,47D,62A,62B 辺
48 第2のソルダーレジスト層
49,67,68 溝部
51 外部接続用パッド
53 開口部
55 電極パッド
L1,L2,L3 長さ
W1,W2,W3,W4,W5,W6,W7,W8 幅
Claims (5)
- 基板本体と、
前記基板本体の第1の面に形成され、はんだを介して、半導体チップがフリップチップ接続される接続面を有したパッドと、
前記半導体チップと対向する部分の前記基板本体を貫通する貫通ビアと、
前記基板本体の第1の面に設けられ、前記基板本体の第1の面側に配置された部分の前記貫通ビアの一方の端部及び前記パッドの一方の端部と接続されると共に、前記パッドと接続された部分に前記接続面と同一平面上に配置された第1のはんだ形成面を有する第1の配線パターンと、
前記基板本体の第1の面及び前記第1の配線パターンに設けられ、前記接続面及び前記第1のはんだ形成面を露出する溝部を有する絶縁層と、
前記溝部から露出された部分の前記基板本体の第1の面に設けられ、前記パッドの他方の端部と接続されると共に、前記接続面と同一平面上に配置された第2のはんだ形成面を有する第2の配線パターンと、を備えた配線基板であって、
前記第2の配線パターンの形状は、湾曲形状であることを特徴とする配線基板。 - 前記第1の配線パターンは、前記貫通ビアの一方の端部と接続され、前記絶縁層に覆われた第1の配線部と、前記パッドの一方の端部及び前記第1の配線部と接続された第2の配線部と、を有し、
前記第2の配線部は、該第2の配線部が接続された前記第1の配線部の端部と前記パッドの一方の端部とを結ぶ第1の直線上に配置されており、
前記第2の配線パターンは、前記パッドの他方の端部と接続され、前記第1の直線の延長線上に配置された第3の配線部と、該第3の配線部と一体的に構成され、湾曲形状とされた第4の配線部と、を有することを特徴とする請求項1記載の配線基板。 - 前記溝部を構成する部分の前記絶縁層には、前記第1の配線部と前記第2の配線部との境界部分に対応する第1の辺が設けられており、
前記第2及び第3の配線部は、前記第1の辺に対して直交しない方向に延在することを特徴とする請求項2記載の配線基板。 - 前記基板本体の第1の面の反対側に位置する前記基板本体の第2の面に、前記貫通ビアの他方の端部と電気的に接続された外部接続用パッドを設けたことを特徴とする請求項1ないし3のうち、いずれか1項記載の配線基板。
- 請求項1ないし4のうち、いずれか1項記載の配線基板と、
電極パッドを有した前記半導体チップと、
前記電極パッドに設けられ、前記はんだを介して、前記パッドと電気的に接続される内部接続端子と、を備えたことを特徴とする半導体装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012127614A1 (ja) * | 2011-03-22 | 2012-09-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US20130299970A1 (en) * | 2012-05-11 | 2013-11-14 | Renesas Electronics Corporation | Semiconductor device |
JP2017085170A (ja) * | 2017-01-30 | 2017-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04255291A (ja) * | 1991-02-07 | 1992-09-10 | Nec Corp | 印刷配線板 |
JP2002344061A (ja) * | 2001-05-16 | 2002-11-29 | Hitachi Ltd | 半導体レ−ザ装置 |
JP2003338640A (ja) * | 2002-05-21 | 2003-11-28 | Rohm Co Ltd | 半導体チップを使用した半導体装置 |
JP2008047761A (ja) * | 2006-08-18 | 2008-02-28 | Ricoh Printing Systems Ltd | 半導体レーザ装置 |
JP2008060159A (ja) * | 2006-08-29 | 2008-03-13 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2008235365A (ja) * | 2007-03-16 | 2008-10-02 | Fujitsu Ltd | 配線基板、電子部品の実装構造、及び半導体装置 |
JP2009105139A (ja) * | 2007-10-22 | 2009-05-14 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法と半導体装置 |
-
2009
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04255291A (ja) * | 1991-02-07 | 1992-09-10 | Nec Corp | 印刷配線板 |
JP2002344061A (ja) * | 2001-05-16 | 2002-11-29 | Hitachi Ltd | 半導体レ−ザ装置 |
JP2003338640A (ja) * | 2002-05-21 | 2003-11-28 | Rohm Co Ltd | 半導体チップを使用した半導体装置 |
JP2008047761A (ja) * | 2006-08-18 | 2008-02-28 | Ricoh Printing Systems Ltd | 半導体レーザ装置 |
JP2008060159A (ja) * | 2006-08-29 | 2008-03-13 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2008235365A (ja) * | 2007-03-16 | 2008-10-02 | Fujitsu Ltd | 配線基板、電子部品の実装構造、及び半導体装置 |
JP2009105139A (ja) * | 2007-10-22 | 2009-05-14 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法と半導体装置 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012127614A1 (ja) * | 2011-03-22 | 2012-09-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN103443915A (zh) * | 2011-03-22 | 2013-12-11 | 瑞萨电子株式会社 | 半导体器件 |
US20140008798A1 (en) * | 2011-03-22 | 2014-01-09 | Shinji Baba | Semiconductor device |
JP5767695B2 (ja) * | 2011-03-22 | 2015-08-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9293405B2 (en) | 2011-03-22 | 2016-03-22 | Renesas Electronics Corporation | Semiconductor device |
US20130299970A1 (en) * | 2012-05-11 | 2013-11-14 | Renesas Electronics Corporation | Semiconductor device |
JP2013236039A (ja) * | 2012-05-11 | 2013-11-21 | Renesas Electronics Corp | 半導体装置 |
US8963327B2 (en) * | 2012-05-11 | 2015-02-24 | Renesas Electronics Corporation | Semiconductor device including wiring board with semiconductor chip |
JP2017085170A (ja) * | 2017-01-30 | 2017-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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