JP2003338640A - 半導体チップを使用した半導体装置 - Google Patents

半導体チップを使用した半導体装置

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JP2003338640A JP2002146657A JP2002146657A JP2003338640A JP 2003338640 A JP2003338640 A JP 2003338640A JP 2002146657 A JP2002146657 A JP 2002146657A JP 2002146657 A JP2002146657 A JP 2002146657A JP 2003338640 A JP2003338640 A JP 2003338640A
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lead
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Abstract

(57)【要約】 【課題】 溶融半田の表面張力による半導体チップ1が
回路基板10の表面で傾いた姿勢で固定されるのを防止
する。 【解決手段】 平面視略四角形状の結晶基板1a一つの
角部に形成された1つの第1電極部2と、前記1つの角
部に対して対角線上に位置する他の角部を挟む結晶基板
1aの2側辺に沿って形成された第2電極部3とを備え
た半導体チップ1を、その第1電極部2及び第2電極部
3と、回路基板10の表面に形成された第1リード部1
5と、複数本の第2リード部16a,16bとを、それ
ぞれ半田ペースト20により接合するに際して、細巾の
1本の第1リード部15は結晶基板1aにおける1側辺
と交差するように伸び、複数の第2リード部16a,1
6bは、第1リード部15と反対向きに延び、且つ第1
リード部15及び第2リード部16bは、互いに適宜寸
法だけ偏倚して配置されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体チップを使
用した半導体装置であって、片面に第1電極部と第2電
極部とが形成された半導体チップを、回路基板の表面に
形成した一対の外部接続用電極に半田接続する構成に関
するものである。
【0002】
【従来の技術】従来、例えば、先行技術の特開平11−
121797号公報や特開2002−94123号公報
に開示されているように、表面実装型の発光ダイオード
に搭載される半導体チップとしての発光ダイオードチッ
プ(発光素子チップ)1は、発光源が窒化ガリウム系化
合物半導体であって、サファイアを用いた結晶基板の片
面に複数の半導体薄膜層を、従来から周知の有機金属気
相成長法によって成膜されている。この薄膜積層体は、
図1(a)及び図1(b)に示すごとく、透明なサファ
イアを用いた平面視四角形状の結晶基板1aから順にG
aNバッファ層1b、n型GaN層1c、InGaN活
性層1d、p型AlGaN層1e、及びp型GaN層1
fであってダブルヘテロ構造をなす。
【0003】前記n型GaN層1cの1つのコーナー部
(角部)の上面はエッチングにより段差状に除去され、
この除去された部分にTi及びAuの積層膜とその上に
NiとAuの積層膜とを重ねたn側電極2(以下、第1
電極部という)が蒸着法によって形成されている。ま
た、前記エッチングによる除去部分を除いた最上層のp
型GaN層1fの上面には、NiとAuの積層膜からな
るp型電極3(以下、第2電極部という)が前記と同様
に蒸着法によって形成されている。
【0004】そして、前記先行技術では、前記発光素子
チップ1における第1電極部2及び第2電極部3の各上
面には金(Au)を原料とするバンプ部を設け、これら
バンプ部をチップ型の回路基板の表面に形成された一対
の外部接続用電極に対して接続固定するように構成され
ていた。
【0005】
【発明が解決しようとする課題】しかしながら、前記バ
ンプ部は金(Au)を原料とするので、製造コストが高
くなるという問題があった。また、発光素子チップ1
(半導体チップ)を回路基板に押圧して、前記バンプ部
を介して外部接続用電極に固定する方法では、回路基板
に対する発光素子チップの接近時の姿勢そのままで固定
されてしまい、以下のような装着時の姿勢のバラツキを
修正することができなかった。
【0006】この金製のバンプ部に代えて、半田ペース
ト等の加熱溶融性のダイボンディング剤による接続固定
が考えられた。即ち、前記ダイボンディング剤の適宜量
を、前記回路基板における各外部接続用電極の表面に塗
着し、このダイボンディング剤の上に、半導体チップを
載せ、この状態で、前記ダイボンディング剤を、加熱に
て一旦溶融したのち凝固するという方法を採用している
と、以下に述べるような問題があった。
【0007】すなわち、前記外部接続用電極の表面に塗
着したダイボンディング剤は、当該ダイボンディング剤
を加熱にて溶融したとき、前記外部接続用電極の表面を
四方に大きく広がり、この溶融ダイボンディング剤に載
っている半導体チップも、前記溶融ダイボンディング剤
の四方への広がりに伴って、外部接続用電極の表面に沿
って、設定された中心からずれるように横移動し、この
中心からずれ移動した位置において、前記溶融ダイボン
ディング剤の凝固にて外部接続用電極部に対して固定さ
れることになる。
【0008】そして、従来の前記回路基板の表面に形成
された一対の外部接続用電極の表面積が大きいことも相
俟って、前記横ずれ量が大きくなるという問題があっ
た。
【0009】また、例えば平面視四角形状の回路基板の
左右側縁と同じく平面視四角形状の半導体チップの左右
側縁とが平面視で非平行状の状態(傾いた状態)で、前
記外部接続用電極に対して半導体チップが供給された場
合に、この傾いた姿勢は修正されることなく前記非平行
状の状態のままで外部接続用電極に固定されることにな
る。
【0010】従って、回路基板における外部接続用電極
にダイボンディングした半導体チップを、合成樹脂製の
モールド部にてパッケージする場合には、このモールド
部における大きさを、当該モールド部にてパッケージす
る半導体チップが前記したように中心からずれ移動する
こと、及びその各側縁が回路基板の各側縁と非平行の傾
いた姿勢になることを見込み、このいずれの場合におい
ても、当該モールド部にて完全にパッケージできるよう
に、大きくしなければならないから、半導体装置の大型
化及び重量のアップを招来するのであった。
【0011】特に、前記半導体装置が、半導体チップを
発光ダイオードチップとし、且つ、モールド部を透明合
成樹脂製にしたチップ型LEDである場合には、前記し
た中心からずれ移動すること、及び発光ダイオードチッ
プの各側面が回路基板の各側面と非平行の傾いた姿勢に
なることにより、発光ダイオードチップからの光の指向
性が変化するから、光の指向性のバラ付きが大きくなる
のである。
【0012】本発明は、これらの問題を解消することを
技術的課題とするものである。
【0013】
【課題を解決するための手段】この技術的課題を達成す
るため、請求項1に記載の発明の半導体チップを使用し
た半導体装置は、平面視略四角形状の結晶基板の片面
に、当該結晶基板の一つの角部に形成された1つの小さ
い領域の第1電極部と、該第1電極部と対峙し、且つ前
記1つの角部に対して対角線上に位置する他の角部を含
み、当該他の角部を挟む結晶基板の2側辺に沿って伸び
るように形成された大きい領域の第2電極部とを備えた
半導体チップと、前記第1電極部及び第2電極部とにそ
れぞれ半田ペースト等の加熱溶融性のダイボンディング
剤により接合される一対の外部接続用電極が表面に形成
された回路基板とからなり、前記外部接続用電極は、前
記第1電極部に接続する第1外部接続用電極と、前記第
2電極部に接続する第2外部接続用電極とにより構成さ
れ、前記第1外部接続用電極には、前記結晶基板におけ
る1側辺と交差するように伸びる細巾の第1リード部を
有し、前記第2外部接続用電極には、前記第1リード部
が伸びる方向と反対向きに延び、且つ前記第1リード部
が交差する1側辺と略平行な結晶基板の1側辺と交差す
るように伸びる少なくとも一本の細巾の第2リード部を
有し、前記第1リード部及び第2リード部は、互いに適
宜寸法だけ偏倚して配置されていることを特徴とするも
のである。
【0014】他方、請求項2に記載の発明の半導体チッ
プを使用した半導体装置は、平面視略四角形状の結晶基
板の片面に、当該結晶基板の一つの角部に形成された1
つの小さい領域の第1電極部と、該第1電極部と対峙
し、且つ前記1つの角部に対して対角線上に位置する他
の角部を含み、当該他の角部を挟む結晶基板の2側辺に
沿って伸びるように形成された大きい領域の第2電極部
とを備えた半導体チップと、前記第1電極部及び第2電
極部とにそれぞれ半田ペースト等の加熱溶融性のダイボ
ンディング剤により接合される一対の外部接続用電極が
表面に形成された回路基板とからなり、前記外部接続用
電極は、前記第1電極部と接続する第1外部接続用電極
と、前記第2電極部に接続する第2外部接続用電極とに
より構成され、前記第1外部接続用電極には、前記結晶
基板における1側辺と交差するように伸びる細巾の第1
リード部を有し、前記第2外部接続用電極には、前記第
1リード部が伸びる方向と反対向きに延び、且つ前記第
1リード部が交差する1側辺と略平行な結晶基板の1側
辺と交差するように伸びる少なくとも一本の細巾の第2
リード部を有し、前記第2リード部の先端部には前記第
2電極部と接続し、且つ前記第1リード部と平行状であ
って、適宜寸法だけ偏倚して配置される先端電極片を有
していることを特徴とするものである。
【0015】他方、請求項3に記載の発明の半導体チッ
プを使用した半導体装置は、平面視略四角形状の結晶基
板の片面に、当該結晶基板の一つ側辺の略中央部に形成
された1つの小さい領域の第1電極部と、該第1電極部
と対峙し、且つ結晶基板の他の3側辺に沿って伸びるよ
うに形成された大きい領域の第2電極部とを備えた半導
体チップと、前記第1電極部及び第2電極部とにそれぞ
れ半田ペースト等の加熱溶融性のダイボンディング剤に
より接合される一対の外部接続用電極が表面に形成され
た回路基板とからなり、前記外部接続用電極は、前記第
1電極部に接続する第1外部接続用電極と、前記第2電
極部に接続する第2外部接続用電極とにより構成され、
前記第1外部接続用電極には、前記結晶基板における1
側辺と交差するように伸びる細巾の第1リード部を有
し、前記第2外部接続用電極には、前記第1リード部が
伸びる方向と反対向きに延び、且つ前記第1リード部が
交差する1側辺と略平行な結晶基板の1側辺と交差する
ように伸びる少なくとも一本の細巾の第2リード部を有
することを特徴とするものである。
【0016】そして、請求項4に記載の発明は、請求項
1乃至3のいずれかに記載の半導体チップを使用した半
導体装置において、前記第2外部接続用電極の第2リー
ド部には、その先端部に当該第2リード部と少なくとも
交差する方向に伸びて前記第2電極部に接続する先端電
極片を備えたものである。
【0017】また、請求項5に記載の発明は、請求項1
乃至4のいずれかに記載の半導体チップを使用した半導
体装置において、前記第1リード部及び第2リード部の
幅寸法は、前記結晶基板における相対向する各側辺の長
さの0.3〜0.1倍程度に設定されているものであ
る。
【0018】さらに、請求項6に記載の発明は、請求項
1乃至5のいずれかに記載の半導体チップを使用した半
導体装置において、前記結晶基板における前記第2リー
ド部が交差する側辺と交差する側辺に対して略平行状に
延び、且つ先端が当該側辺と交差して第2電極部に接触
するようにした第3リード部を、前記第2外部接続用電
極に連設したものである。
【0019】請求項7に記載の発明は、請求項1乃至6
のいずれかに記載の半導体チップを使用した半導体装置
において、前記半導体チップは、発光素子であり、少な
くとも前記半導体チップを、光透過性の合成樹脂製のモ
ールド部にてパッケージしたものである。
【0020】請求項8に記載の発明は、請求項1乃至7
のいずれかに記載の半導体チップを使用した半導体装置
において、レジスト膜を前記第1リード部、第2リード
部及び第3リード部のうち半導体チップの外周寄り部位
に形成したものである。
【0021】
【発明の作用・効果】請求項1及び請求項2の発明で
は、回路基板の表面に設けられた前記第1外部接続用電
極及び第2外部接続用電極に半田ペースト等の加熱溶融
性のダイボンディング剤を塗布した後、これらに半導体
チップの第1電極部及び第2電極部をそれぞれ対応させ
て合わせように載せる。
【0022】その場合、第1外部接続用電極に前記半導
体チップにおける1つの角部に形成された小さい領域の
第1電極部が合わさる一方、半導体チップにおける前記
第1電極部を囲み、且つ前記1つの角部と対角線上に位
置する他の角部を含むような大きい面積の第2電極部が
前記第2外部接続用電極に合わさる。
【0023】これにより、溶融したダイボンディング剤
は、各外部接続用電極の表面を四方に広がり、特に細巾
のリード部の表面に沿い且つ半導体チップ(結晶基板)
の側辺から伸びる方向に広がる。そして、前記各リード
部と半導体チップの側辺との交差部においては、当該半
導体チップの側辺に沿っても溶融ダイボンディング剤が
広がる。そのときの溶融したダイボンディング剤の表面
張力が前記各リード部とそれに交差する半導体チップ
(結晶基板)の側辺とに同時に作用するので、各1リー
ド部の伸びる方向と、それに交差する結晶基板の側辺と
の交差角度が略90度になるように自動的に姿勢変更さ
れるというセルフアライメント現象が発生する。
【0024】特に、請求項1の発明のように、細巾の第
1リード部と第2リード部とを適宜偏倚させるように配
置することにより、第2リード部の延長線が半導体チッ
プの平面視の面積の中心部に近い位置になるように第1
外部接続用電極を形成したとき、第1リード部(第1外
部接続用電極)が、前記半導体チップの中心部から遠く
に離れた角部の第1電極部に合わさることになる。従っ
て、前記第1リード部が半導体チップの側辺から突出す
る位置は、第2リード部が半導体チップの側辺から突出
する位置よりも当該半導体チップの平面視の面積の中心
部から遠い位置にあるから、前記表面張力が作用するモ
ーメント力(半導体チップをその中心点回りに回動させ
る力)は、第1リード部側で大きくなるので、前記第1
リード部及び第2リード部の伸びる方向と交差する結晶
基板の2つの相対向する側辺が、前記両リード部の伸び
る方向に対して直交しない非平行の向き姿勢(傾き姿
勢)で載せられた場合にも、前記第1リード部及び第2
リード部の伸びる方向と、それに交差する結晶基板の2
つの相対向する側辺との交差角度が略90度になるよう
に自動的に姿勢変更される作用が強くなるのである。
【0025】このように、溶融したダイボンディング剤
の表面張力によるセルフアライメントにて、前記四角形
の半導体チップは、その傾き姿勢が無くなるように自動
的に修正されるとともに、当該半導体チップを回路基板
の中心に正確に位置するように自動的に修正されること
になる。
【0026】この状態で冷却により、前記溶融したダイ
ボンディング剤が固化すると、前記自動修正された姿勢
で、半導体チップが回路基板に対して固定されるのであ
る。
【0027】第2請求項の発明によれば、前記第2外部
接続用電極には、前記第1リード部が伸びる方向と反対
向きに延び、且つ前記第1リード部が交差する1側辺と
略平行な結晶基板の1側辺と交差するように伸びる少な
くとも一本の細巾の第2リード部を有し、前記第2リー
ド部の先端部には前記第2電極部と接続し、且つ前記第
1リード部と平行状であって、適宜寸法だけ偏倚して配
置される先端電極片を有している。従って、溶融したダ
イボンディング剤が前記先端電極片の表面と半導体チッ
プの第2電極部の表面との隙間に沿って広がり、他方、
第1リード部の表面と第1電極部の表面の隙間に沿って
広がり、そのときの前記先端電極片の個所での表面張力
と第1リード部での表面張力とが、当該半導体チップの
平面視の面積の中心部を挟んで両側でバランスすること
になり、溶融したダイボンディング剤の表面張力による
セルフアライメントにて、前記四角形の半導体チップ
は、その傾き姿勢が無くなるように自動的に修正される
とともに、当該半導体チップを回路基板の中心に正確に
位置するように自動的に修正されるのである。
【0028】第3請求項の発明によれば、第1電極部
が、平面視略四角形状の結晶基板の一つ側辺の略中央部
に形成され、第2電極部が、前記第1電極部と対峙し、
且つ結晶基板の他の3側辺に沿って伸びるように形成さ
れるから、第1電極部と第2電極部とは、半導体チップ
の平面視において左右対称状に形成されることになり、
前記第1電極部に合わさる第1リード部と第2電極部に
合わさる第2リード部は、互いに反対向きに伸びるか
ら、半導体チップにおける相対向する平行状の2側辺
と、前記各リード部との交差部においては、当該半導体
チップの側辺に沿っても溶融ダイボンディング剤が広が
ると共に、各リード部の伸びる方向にも広がり、そのと
きの溶融したダイボンディング剤の表面張力が前記各リ
ード部とそれに交差する半導体チップ(結晶基板)の側
辺とに同時に作用するので、各1リード部の伸びる方向
と、それに交差する結晶基板の側辺との交差角度が略9
0度になるように自動的に姿勢変更されるというセルフ
アライメント現象が発生し、回路基板に対する半導体チ
ップの搭載姿勢を整えることができるという効果を奏す
る。
【0029】そして、請求項4に記載の発明は、請求項
1乃至3のいずれかに記載の半導体チップを使用した半
導体装置において、前記第2外部接続用電極の第2リー
ド部には、その先端部に当該第2リード部と交差する方
向に伸びて前記第2電極部に接続する先端電極片を備え
たものであるから、この先端電極片により第2電極部と
の電気的接合面積が増大すると共に、この部分(先端電
極片)でも溶融ダイボンディング剤による表面張力で、
前記セルフアライメントによる半導体チップの姿勢修正
の効果を一層達成させることができる。
【0030】また、請求項5に記載の発明は、請求項1
乃至4のいずれかに記載の半導体チップを使用した半導
体装置において、前記第1リード部及び第2リード部の
幅寸法は、前記結晶基板における相対向する各側辺の長
さの0.3〜0.1倍程度に設定されているものであ
り、溶融したダイボンディング剤が前記各リード部の長
手方向に伸びる側縁に沿って広がり易くなり、前記セル
フアライメントによる半導体チップの姿勢修正の効果を
一層達成させることができる。
【0031】さらに、請求項6に記載の発明は、請求項
1乃至5のいずれかに記載の半導体チップを使用した半
導体装置において、前記結晶基板における前記第2リー
ド部が交差する側辺と交差する側辺と略平行状に延び、
且つ先端部が当該側辺と交差して第2電極部に接触する
ようにした第3リード部を、前記第2外部接続用電極に
連設したものであり、前記第1リード部及び第2リード
部における前記セルフアライメントに加えて、これら両
リード部が延びる方向に平行な結晶基板の側辺と第3リ
ード部の先端部におけるセルフアライメントの作用・効
果が付加されるから、そのセルフアライメントによる半
導体チップの姿勢修正の効果がより向上するのである。
【0032】請求項7に記載の発明は、請求項1乃至6
のいずれかに記載の半導体チップを使用した半導体装置
において、前記半導体チップは、発光素子であり、少な
くとも前記半導体チップを、光透過性の合成樹脂製のモ
ールド部にてパッケージしたものである。
【0033】従って、回路基板に対する発光素子の配置
姿勢を整えることができて、発光素子からの光の発射方
向(光の指向性)のバラツキが無くなると共に、この半
導体チップをパッケージするモールド部を、従来の場合
よりも小さく、ひいては、半導体装置を小型・軽量化で
きるのである。
【0034】ダイボンディング剤を前記第1リード部、
第2リード部及び第3リード部に塗布した後、加熱する
と、表面張力により塗布量の多い方向に流れる。その流
れ方向が半導体チップの外周より外側である場合、当該
ダイボンディング剤による電極部とリード部との電気的
接触が不良となる。しかし、請求項8に記載の発明によ
れば、レジスト膜を前記第1リード部、第2リード部及
び第3リード部のうち半導体チップの外周寄り部位に形
成すると、このレジスト膜により、リード部の長手方向
に沿って半導体チップの外周より外側に流れるダイボン
ディング剤の流れをせき止めることになり、前記電気的
接触不良の発生を確実に防止できる。
【0035】また、レジスト剤を光反射率の高い白色等
の色にしておけば、発光素子から回路基板の表面方向に
発射された光が前記レジスト剤にて反射され、効率の良
いチップ型発光ダイオードを提供することができるとい
う効果を奏する。
【0036】
【発明の実施の形態】以下、本発明の実施の形態を、半
導体装置の一例としてのチップ型LEDに適用した場合
の図面について説明する。図1〜図6は、第1の実施の
形態を示す。チップ型LEDは、絶縁基板からなる平面
視四角形状(正方形及び長方形を含む以下同じ)の回路
基板10の表面に形成された第1外部接続用電極13と
第2外部接続用電極14とに、半田ペースト等の加熱溶
融性のダイボンディング剤を塗布した後、これらに上下
反転させた半導体チップの第1電極部2及び第2電極部
3をそれぞれ対応させて合わせように載せて加熱した
後、前記ダイボンディング剤の凝固にて位置固定され
て、電気的に接続させ、次いで、発光ダイオードチップ
1全体を覆うように、回路基板10の表面側に透光性の
合成樹脂製のモールド部19を設けたものである。
【0037】図1(a)及び図1(b)に示す半導体チ
ップの1例としての発光ダイオードチップ(発光素子)
1の構成は従来例(前述)と略同じである。即ち、透明
なサファイアを用いた平面視四角形状(正方形及び長方
形を含む以下同じ)の結晶基板1aから上へ順にGaN
バッファ層1b、n型GaN層1c、InGaN活性層
1d、p型AlGaN層1e、及びp型GaN層1fで
あってダブルヘテロ構造をなす。
【0038】前記n型GaN層1cの1つの角部の上面
はエッチングにより段差状に除去され、この除去された
部分にTi及びAuの積層膜とその上にNiとAuの積
層膜とを重ねたn側電極である第1電極部2が蒸着法に
よって形成されている。また、前記エッチングによる除
去部分を除いた部分、即ち、前記第1電極部2が位置す
る角部に対して対角線上に位置する他の角部を含み且つ
当該他の角部を挟む結晶基板1aの2側辺に沿って延び
るように形成された最上層のp型GaN層1fの上面に
は、NiとAuの積層膜からなるp型電極である第2電
極部3が前記と同様に蒸着法によって形成されている。
従って、第1電極部2は前記1つの角部に小さい領域で
例えば平面視略5角形状に形成される一方、第2電極部
3は、前記第1電極部2と平面視で略L状の隙間4を隔
てて配置される大きい面積(領域)の略L状に形成され
ている。
【0039】他方、チップ型の回路基板10は、図2及
び図3に示すように、ガラスエポキシ等の電気絶縁性の
平面視略四角形状の基板からなり、その回路基板10に
は、相対峙する一対の側辺に、金属膜による一対の端子
電極11、12が形成されている。なお、前記両端子電
極11、12は、回路基板10の上面から端面及び下面
にわたるように延びている。
【0040】回路基板10の表面(上面)には、前記端
子電極11に電気的に接続される第1外部接続用電極1
3と、端子電極12に電気的に接続される第2外部接続
用電極14とが同じく金属膜によりパターン形成されて
いる。
【0041】そして、図2及び図3に示されているよう
に、前記第1外部接続用電極13は、基端が前記端子電
極11に連設された1本の第1リード部15を有し、該
第1リード部15は回路基板10の長手方向に伸びる側
縁10a,10bと平行状に形成されている。第1リー
ド部15の先端部は前記発光ダイオードチップ1におけ
る第1電極部2と平面視で重なるように配置される。
【0042】第2外部接続用電極14は、前記他方の端
子電極12に基端が各々連設された複数本の第2リード
部16a,16bと、平面視L字状の第3リード部17
とを備える(有する)。第2リード部16a,16b及
び第3リード部17も、回路基板10の長手方向に伸び
る側縁10a,10bと平行状に形成されており、且つ
第1リード部15に対して少なくとも1本の第2リード
部(実施例では、第2リード部16b)及び第3リード
部17が、それぞれ直線状に並ばないように、適宜寸法
H1、H2だけ偏倚されている(図3参照)。そして、
前記第2リード部16a,16b及び第3リード部17
の各先端部は前記発光ダイオードチップ1における第2
電極部3と平面視で重なるように配置されている。
【0043】また、前記第1リード部15、第2リード
部16a,16b及び第3リード部17の幅寸法H3
は、発光ダイオードチップ1の結晶基板1aの1側辺の
長さの略0.3 〜0.1 倍程度の細幅であり、端子電極11
及び端子電極12表面側と一体的にパターン形成された
ものである。
【0044】そして、前記発光ダイオードチップ1にお
ける第1電極部2及び第2電極部3の各上面を下向きに
反転させ、この第1電極部2及び第2電極部3を、チッ
プ型の回路基板10の表面に形成された第1外部接続用
電極13における第1リード部15と第2外部接続用電
極14における第2リード部16a,16b及び第3リ
ード部17に対して、半田ペースト等の加熱溶融性のダ
イボンディング剤20により接続固定するように構成さ
れている。
【0045】その場合、第1実施形態では、第1リード
部15、第2リード部16a,16b及び第3リード部
17の各先端部近傍の表面に、図6(a)でハッチング
の位置で示すように、前記半田ペースト等の加熱溶融性
のダイボンディング剤20を塗着する。次いで、このダ
イボンディング剤20の上に、発光ダイオードチップ1
を第1電極部2及び第2電極部3が下向きになるように
反転させて載せ、その状態で半田等の溶融点以上の温度
に加熱した後、冷却してダイボンディング剤20を凝固
させる。
【0046】前記第1リード部15の上面の先端部上に
前記第1電極部2が位置し、且つ第2リード部16a,
16b及び第3リード部17の各上面の先端部が第2電
極部3上に重なるように発光ダイオードチップ1を配置
する。このときの発光ダイオードチップ1(結晶基板1
a)を平面視で見たときの4側辺を図2に示すごとく、
第1側辺1a1、第2側辺1a2、第3側辺1a3、第
4側辺1a4とするとき、図6(a)に示すように、平
面視において、前記第1リード部15は、平面視四角形
の発光ダイオードチップ1(結晶基板1a)の第1側辺
1a1と交差するように伸びる。また、第2リード部1
6a,16bは、前記発光ダイオードチップ1(結晶基
板1a)の第3側辺1a3と交差するように伸びる。他
方、第3リード部17の基端側は、結晶基板1aの第4
側辺1a4と平行状で且つ当該第4側辺1a4より外に
位置し、第3リード部17の先端部17a(L字状に屈
曲した部分)が前記第4側辺1a4と交差するように伸
びている。
【0047】そして、上述のように、発光ダイオードチ
ップ1を回路基板の上面に載せるときに、図6(a)に
二点鎖線で示すように、回路基板10の一対の側縁10
a,10bに対して、発光ダイオードチップ1における
第1側辺1a1及び第4側辺1a4が非平行状に傾いた
状態、或いは、発光ダイオードチップ1が前記回路基板
10の表面の中心からずれた位置に載せられている場合
に、加熱溶融した半田(ダイボンディング剤)20にお
ける表面張力が、各リード部15、16a,16b,1
7aと発光ダイオードチップ1の各側辺1a1,1a
3,1a4との交差部に同時に作用するから、この表面
張力によるセルフアライメント現象にて、平面視四角形
の発光ダイオードチップ1は、前記第1リード部15の
伸びる方向と発光ダイオードチップ1の第1側辺1a1
の交差角度が平面視で略90度になり、同様に、第2リ
ード部16a,16bの伸びる方向と第3側辺1a3と
の交差角度が平面視で略90度となり、さらに、第3リ
ード部17の先端部17aの伸びる方向と第4側辺1a
4との交差角度が平面視で略90度となるように、姿勢
の向きに自動的に修正される(図6(b)参照)。実施
形態では、前記第1リード部15及び第2リード部16
a,16bの伸びる方向が回路基板10の一対の側縁1
0a(10b)と平行状に形成されているから、四角形
の発光ダイオードチップ1の第1側辺1a1と回路基板
10の側縁10aとが平行状になるように姿勢修正され
るのである。
【0048】そして、前記発光ダイオードチップ1は、
前記のように修正された姿勢のままで、溶融半田の凝固
にて固定される。前記図2〜図6において、第3リード
部17を省略した実施の形態であっても良い。
【0049】なお、図6(a)の実施形態では、第1リ
ード部15の先端部(第1電極部2との接合部の位置及
び第1リード部15の伸びる線が、発光ダイオードチッ
プ1(結晶基板1a)の平面視の面積の中心から大きく
離れている一方、第2リード部16a,16bの伸びる
線及び第3リード部17の先端部17aの伸びる線は発
光ダイオードチップ1の平面視の面積の中心に近い。し
たがって、溶融したダイボンディング剤20による表面
張力が作用するモーメント力(半導体チップをその中心
点回りに回動させる力)は、第1リード部15側で大き
くなるので、前記第1リード部15及び第2リード部の
伸びる方向と交差する結晶基板の2つの相対向する側辺
(第1側辺1a1と第3側辺1a3と)が、前記両リー
ド部の伸びる方向に対して直交しない非平行の向き姿勢
(傾き姿勢)で載せられた場合にも、前記第1リード部
15及び第2リード部16a,16bの伸びる方向と、
それに交差する結晶基板1aの2つの相対向する側辺
(第1側辺1a1と第3側辺1a3と)との交差角度が
略90度になるように自動的に姿勢変更されるととも
に、当該発光ダイオードチップ1が回路基板10の表面
積における中心に正確に位置するように自動的に修正さ
れる作用が強くなると考えられる。
【0050】図7(a)及び図7(b)で示す第2実施
形態では、前記第1リード部15、第2リード部16
a,16b及び第3リード部17の表面(上面)と回路
基板10の表面のうち、発光ダイオードチップ1の外周
寄り部位、換言すると、各リード部の基端側(端子電極
11、12に近い側)にレジスト膜21を塗着して覆っ
た後、第1リード部15、第2リード部16a,16b
及び第3リード部17の各先端部近傍の表面に、図7
(a)でハッチングの位置で示すように、前記半田等の
加熱溶融性のダイボンディング剤20を塗着する。
【0051】前記各リード部15、16a,16b、1
7の上面に塗着された半田(ダイボンディング剤)20
が溶融したとき、例えば、前記各リード部15、16
a,16b、17の基端側に塗着量が多くてその方向に
溶融半田(ダイボンディング剤)20が引かれて、第1
電極部2及び第2電極部3から、前記溶融半田が外れた
位置まで移動してしまうと、各リード部と電極部と電気
的接合不良が発生する。しかし、上述のような位置にレ
ジスト膜21を形成しておけば、当該レジスト膜21に
邪魔されて、各リード部の伸びる方向に沿っての溶融半
田の移動が阻止されるから、前記セルフアライメントに
よる効果による姿勢修正の作用が向上すると共に、電気
的接合不良も防止できる。この溶融ダイボンディング剤
20の移動を阻止するためには、各リード部だけにレジ
スト膜21を塗着するのみで良い。さらに、レジスト膜
21を白色等、光反射率の高い色のものを使用した場
合、発光ダイオードチップ1から発射された光が、回路
基板10の表面側であるレジスト膜21にて反射される
効率が高くなり、発光ダイオードチップの光効率が向上
するという効果も奏する。
【0052】図8(a)、図8(b)に示す第3実施形
態では、第1外部接続用電極13としての第1リード部
15は前記第1、第2実施形態と同じであるが、第2外
部接続用電極14としての第2リード部22は1本であ
り、且つ第1リード部15と第2リード部22とは適宜
寸法H4だけ偏倚している。さらに、第2リード部22
の先端部は、平面視でL字状等で少なくとも第2リード
部22の伸びる方向と交差する方向に伸びるように先端
電極片23が一体的に形成されているものである。
【0053】このように構成することにより、第1リー
ド部15の先端部と、第2リード部22とその各先端電
極部23近傍の表面に、図8(a)でハッチングの位置
で示すように、前記半田ペースト等の加熱溶融性のダイ
ボンディング剤20を塗着する。次いで、このダイボン
ディング剤20の上に、発光ダイオードチップ1を第1
電極部2及び第2電極部3が下向きになるように反転さ
せて載せ、その状態で半田等の溶融点以上の温度に加熱
した後、冷却してダイボンディング剤20を凝固させ
る。
【0054】その場合に、図8(a)に二点鎖線で示す
ように、回路基板10の一対の側縁10a,10bに対
して、発光ダイオードチップ1における第1側辺1a1
及び第4側辺1a4が非平行状に傾いた状態、或いは、
発光ダイオードチップ1が前記回路基板10の表面の中
心からずれた位置に載せられている場合であっても、加
熱溶融した半田(ダイボンディング剤)20における表
面張力が、各リード部15、22と発光ダイオードチッ
プ1の各側辺1a1,1a3との交差部に同時に作用す
るから、この表面張力によるセルフアライメント現象に
て、平面視四角形の発光ダイオードチップ1は、前記第
1リード部15の伸びる方向と発光ダイオードチップ1
の第1側辺1a1の交差角度が平面視で略90度にな
り、同様に、第2リード部22の伸びる方向と第3側辺
1a3との交差角度が平面視で略90度となるように、
姿勢の向きに自動的に修正される(図8(b)参照)。
また、第2リード部22における先端電極片23の存在
により、第2電極部3との電気的接合が良好となる。
【0055】図9(a)及び図9(b)に示す第4実施
形態は、前記第3実施形態の形態のリード部15、22
と回路基板10の表面とに対して発光ダイオードチップ
1の外周寄り部位にレジスト膜21を塗着形成した場合
であって、第3実施形態による作用・効果に加えて、第
2実施形態(図7(a)及び図7(b)参照)と同様の
作用・効果を奏することができる。
【0056】図10(a)及び図10(b)に示す第5
実施形態は、前記第3実施形態の形態の第1リード部1
5に対して第2リード部22は略同一直線上に配置され
ている。そして、この第2リード部22の先端部には、
当該第2リード部22が延びる方向と略直交する方向に
延びる第1先端電極片23aと、該第1先端電極片23
aと平面視で略直交する方向に延びる第2先端電極片2
3bとが一体的にパターン形成されており、且つ第2先
端電極片23bは、前記第1リード部15と適宜寸法H
5だけ偏倚している。また、前記第1先端電極片23a
及び第2先端電極片23bは 発光ダイオードチップ1
(結晶基板1a)の第2電極部3に接続する(重なる)
位置に形成される。
【0057】このように構成することにより、第1リー
ド部15の先端部と、第2リード部22とその第1先端
電極片23a及び第2先端電極片23bの表面に、図1
0(a)でハッチングの位置で示すように、前記半田ペ
ースト等の加熱溶融性のダイボンディング剤20を塗着
する。次いで、このダイボンディング剤20の上に、発
光ダイオードチップ1を第1電極部2及び第2電極部3
が下向きになるように反転させて載せ、その状態で半田
等の溶融点以上の温度に加熱した後、冷却してダイボン
ディング剤20を凝固させる。
【0058】その場合に、図10(a)に二点鎖線で示
すように、回路基板10の一対の側縁10a,10bに
対して、発光ダイオードチップ1における第1側辺1a
1及び第4側辺1a4が非平行状に傾いた状態、或い
は、発光ダイオードチップ1が前記回路基板10の表面
の中心からずれた位置に載せられている場合であって
も、加熱溶融した半田(ダイボンディング剤)20にお
ける表面張力が、各リード部15、22と発光ダイオー
ドチップ1の各側辺1a1,1a3との交差部に同時に
作用すると共に第1先端電極片23a及び第2先端電極
片23bの表面と第2電極部の表面との隙間にも同時に
作用するから、これらの表面張力によるセルフアライメ
ント現象にて、平面視四角形の発光ダイオードチップ1
は、前記第1リード部15の伸びる方向と発光ダイオー
ドチップ1の第1側辺1a1の交差角度が平面視で略9
0度になり、同様に、第2リード部22の伸びる方向と
第3側辺1a3との交差角度が平面視で略90度となる
ように、姿勢の向きに自動的に修正される(図8(b)
参照)。また、第2リード部22における第1先端電極
片23a及び第2先端電極片23bの存在により、第2
電極部3との電気的接合が良好となる。
【0059】図11(a)及び図11(b)に示す第6
実施形態は、前記第5実施形態の形態のリード部15、
22と回路基板10の表面とに対して発光ダイオードチ
ップ1の外周寄り部位にレジスト膜21を塗着形成した
場合であって、第5実施形態による作用・効果に加え
て、第2実施形態(図7(a)及び図7(b)参照)と
同様の作用・効果を奏することができる。
【0060】図12に示す第7 実施形態では、発光ダイ
オードチップ1における平面視略四角形状の結晶基板1
aの片面に形成された第1電極部2は、当該結晶基板の
一つ側辺の略中央部に形成された1つの小さい領域のも
のであり、第2電極部3は、前記第1電極部2と対峙
し、且つ結晶基板1aの他の3側辺に沿って伸びるよう
に形成された大きい領域のものであって、図12におい
て左右対称形状となる。回路基板10の表面には、前記
第1電極部2及び第2電極部3とにそれぞれ半田ペース
ト等の加熱溶融性のダイボンディング剤20により接合
される第1外部接続用電極12と第2外部接続用電極1
3とが次に述べるようにパターン形成され、回路基板1
0の両端の端子電極11、12にそれぞれ一体的連設さ
れている。そして、前記第1外部接続用電極11には、
前記結晶基板1aにおける1側辺と交差するように伸び
る細巾の第1リード部24を一体的に設け、前記第2外
部接続用電極12には、前記第1リード部24が伸びる
方向と反対向きに延び、且つ前記第1リード部24が交
差する1側辺と略平行な結晶基板1aの1側辺と交差す
るように伸びる一本の第2リード部25を設け、この第
2リード部25の先端には、前記第2電極部3に接合で
きる先端電極片25aが一体的に形成されているもので
ある。
【0061】本実施形態では、発光ダイオードチップ1
における第1電極部2及び第2電極部3が左右対称形状
であると共に、第1リード部24と第2リード部25が
同一直線上に延びているから、加熱溶融した半田におけ
る表面張力が第1リード部24と第2リード部25との
伸びる方向とそれらに交差する発光ダイオードチップ1
(結晶基板1a)の相対峙する2つの側辺に沿う方向と
に同時且つ略同じ強さで(略均等に)作用するので、発
光ダイオードチップ1における各側面が回路基板10に
おける左右側縁10a,10bに対して非平行の向き姿
勢で載せられているか、或いは、発光ダイオードチップ
1が前記回路基板10の表面の中心からずれた位置に載
せられている場合にも、前記表面張力によるセルフアラ
イメント作用にて、前記四角形の発光ダイオードチップ
1は、その各側面が四角形の回路基板10における各側
縁と平行又は略平行になる姿勢の向きに自動的に修正さ
れるとともに、当該発光ダイオードチップ1が回路基板
10の表面積の中心に正確に位置するように自動的に修
正されることになる。
【0062】そして、前記発光ダイオードチップ1は、
前記のように修正された姿勢のままで、溶融半田の凝固
にて固定される。
【0063】前記各実施形態において、本発明者達の実
験によると、加熱溶融した半田における表面張力のセル
フアライメントによる前記した自動的な修正は、各リー
ド部の幅寸法を、前記発光ダイオードチップ1における
四角形の各辺の長さ寸法の0.1 〜0.3 倍程度にしたと
き、確実に達成できるのであり、導電性ペースト等の半
田ペースト以外の熱溶融性のダイボンディング剤につい
ても同様であった。
【0064】つまり、前記各実施形態のように構成する
ことにより、回路基板10に対する発光ダイオードチッ
プ1のダイボンディングに際して、ダイボンディング剤
のセルフアライメントにより、回路基板10における各
リード部の伸びる方向と発光ダイオードチップ1の一対
の側面とが略平行になるように、姿勢修正できるからこ
の発光ダイオードチップ1をパッケージするモールド部
19及び回路基板10における幅寸法を、従来の場合よ
りも小さくでき、ひいては、チップ型LEDを小型・軽
量化できるとともに、発光ダイオードチップ1からの発
射される光の指向性のバラ付きを小さくできる。
【0065】前記実施の形態は、発光ダイオードチップ
を使用したチップ型LEDに適用した場合であったが、
本発明は、このチップ型LEDに限らず、ダイオード又
はトランジスター等の他の半導体装置に適用できること
はいうまでもない。
【図面の簡単な説明】
【図1】 (a)は本発明に適用にする第1実施形態の
発光ダイオードチップの上面図、(b)は図1(a)の
Ib−Ib線矢視断面図である。
【図2】 第1実施形態のチップ型LEDを示す斜視図
である。
【図3】 第1実施形態のチップ型LEDを示す平面図
である。
【図4】 図2及び図3のIV−IV線矢視断面図である。
【図5】 図2及び図3のV−V線矢視断面図である。
【図6】 (a)は第1実施形態において回路基板に発
光ダイオードチップを載せた状態を示す平面図、(b)
はダイボンディング剤が凝固して発光ダイオードチップ
の姿勢が保持された状態を示す平面図である。
【図7】 (a)は第2実施形態におけるレジスト膜の
配置を示す平面図、(b)はダイボンディング剤が凝固
して発光ダイオードチップの姿勢が保持された状態を示
す平面図である。
【図8】 (a)は第3実施形態において回路基板に発
光ダイオードチップを載せた状態を示す平面図、(b)
はダイボンディング剤が凝固して発光ダイオードチップ
の姿勢が保持された状態を示す平面図である。
【図9】 (a)は第4実施形態におけるレジスト膜の
配置を示す平面図、(b)はダイボンディング剤が凝固
して発光ダイオードチップの姿勢が保持された状態を示
す平面図である。
【図10】 (a)は第5実施形態において回路基板に
発光ダイオードチップを載せた状態を示す平面図、
(b)はダイボンディング剤が凝固して発光ダイオード
チップの姿勢が保持された状態を示す平面図である。
【図11】 (a)は第6実施形態におけるレジスト膜
の配置を示す平面図、(b)はダイボンディング剤が凝
固して発光ダイオードチップの姿勢が保持された状態を
示す平面図である。
【図12】 第7実施形態におけるダイボンディング剤
が凝固して発光ダイオードチップの姿勢が保持された状
態を示す平面図である。
【符号の説明】
1 半導体チップ(発光ダイオー
ドチップ) 2 第1電極部 3 第2電極部 10 回路基板 10a,10b 側縁 11、12 端子電極 13 第1外部接続用電極 14 第2外部接続用電極 15、24 第1リード部 16a,16b,22,25 第2リード部 17 第3リード部 17a 先端部 19 モールド部 20 半田ペースト(ダイボンデ
ィング剤) 23、23a、23b、25a 先端電極片

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 平面視略四角形状の結晶基板の片面に、
    当該結晶基板の一つの角部に形成された1つの小さい領
    域の第1電極部と、該第1電極部と対峙し、且つ前記1
    つの角部に対して対角線上に位置する他の角部を含み、
    当該他の角部を挟む結晶基板の2側辺に沿って伸びるよ
    うに形成された大きい領域の第2電極部とを備えた半導
    体チップと、 前記第1電極部及び第2電極部とにそれぞれ半田ペース
    ト等の加熱溶融性のダイボンディング剤により接合され
    る一対の外部接続用電極が表面に形成された回路基板と
    からなり、 前記外部接続用電極は、前記第1電極部に接続する第1
    外部接続用電極と、前記第2電極部に接続する第2外部
    接続用電極とにより構成され、 前記第1外部接続用電極には、前記結晶基板における1
    側辺と交差するように伸びる細巾の第1リード部を有
    し、 前記第2外部接続用電極には、前記第1リード部が伸び
    る方向と反対向きに延び、且つ前記第1リード部が交差
    する1側辺と略平行な結晶基板の1側辺と交差するよう
    に伸びる少なくとも一本の細巾の第2リード部を有し、 前記第1リード部及び第2リード部は、互いに適宜寸法
    だけ偏倚して配置されていることを特徴とする半導体チ
    ップを使用した半導体装置。
  2. 【請求項2】 平面視略四角形状の結晶基板の片面に、
    当該結晶基板の一つの角部に形成された1つの小さい領
    域の第1電極部と、該第1電極部と対峙し、且つ前記1
    つの角部に対して対角線上に位置する他の角部を含み、
    当該他の角部を挟む結晶基板の2側辺に沿って伸びるよ
    うに形成された大きい領域の第2電極部とを備えた半導
    体チップと、 前記第1電極部及び第2電極部とにそれぞれ半田ペース
    ト等の加熱溶融性のダイボンディング剤により接合され
    る一対の外部接続用電極が表面に形成された回路基板と
    からなり、 前記外部接続用電極は、前記第1電極部と接続する第1
    外部接続用電極と、前記第2電極部に接続する第2外部
    接続用電極とにより構成され、 前記第1外部接続用電極には、前記結晶基板における1
    側辺と交差するように伸びる細巾の第1リード部を有
    し、 前記第2外部接続用電極には、前記第1リード部が伸び
    る方向と反対向きに延び、且つ前記第1リード部が交差
    する1側辺と略平行な結晶基板の1側辺と交差するよう
    に伸びる少なくとも一本の細巾の第2リード部を有し、 前記第2リード部の先端部には前記第2電極部と接続
    し、且つ前記第1リード部と平行状であって、適宜寸法
    だけ偏倚して配置される先端電極片を有していることを
    特徴とする半導体チップを使用した半導体装置。
  3. 【請求項3】 平面視略四角形状の結晶基板の片面に、
    当該結晶基板の一つ側辺の略中央部に形成された1つの
    小さい領域の第1電極部と、該第1電極部と対峙し、且
    つ結晶基板の他の3側辺に沿って伸びるように形成され
    た大きい領域の第2電極部とを備えた半導体チップと、 前記第1電極部及び第2電極部とにそれぞれ半田ペース
    ト等の加熱溶融性のダイボンディング剤により接合され
    る一対の外部接続用電極が表面に形成された回路基板と
    からなり、 前記外部接続用電極は、前記第1電極部に接続する第1
    外部接続用電極と、前記第2電極部に接続する第2外部
    接続用電極とにより構成され、 前記第1外部接続用電極には、前記結晶基板における1
    側辺と交差するように伸びる細巾の第1リード部を有
    し、 前記第2外部接続用電極には、前記第1リード部が伸び
    る方向と反対向きに延び、且つ前記第1リード部が交差
    する1側辺と略平行な結晶基板の1側辺と交差するよう
    に伸びる少なくとも一本の細巾の第2リード部を有する
    ことを特徴とする半導体チップを使用した半導体装置。
  4. 【請求項4】 前記第2外部接続用電極の第2リード部
    には、その先端部に当該第2リード部と少なくとも交差
    する方向に伸びて前記第2電極部に接続する先端電極片
    を備えたことを特徴とする請求項1乃至3のいずれかに
    記載の半導体チップを使用した半導体装置。
  5. 【請求項5】 前記第1リード部及び第2リード部の幅
    寸法は、前記結晶基板における相対向する各側辺の長さ
    の0.3〜0.1倍程度に設定されていることを特徴と
    する請求項1乃至4のいずれかに記載の半導体チップを
    使用した半導体装置。
  6. 【請求項6】 前記結晶基板における前記第2リード部
    が交差する側辺と交差する側辺に対して略平行状に延
    び、且つ先端が当該側辺と交差して第2電極部に接触す
    るようにした第3リード部を、前記第2外部接続用電極
    に連設したことを特徴とする請求項1乃至5のいずれか
    に記載の半導体チップを使用した半導体装置。
  7. 【請求項7】 前記半導体チップは、発光素子であり、
    少なくとも前記半導体チップを、光透過性の合成樹脂製
    のモールド部にてパッケージしたことを特徴とする請求
    項1乃至6のいずれかに記載の半導体チップを使用した
    半導体装置。
  8. 【請求項8】 レジスト膜を前記第1リード部、第2リ
    ード部及び第3リード部のうち半導体チップの外周寄り
    部位に形成したことを特徴とする請求項1乃至7のいず
    れかに記載の半導体チップを使用した半導体装置。
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CNB038008343A CN100362670C (zh) 2002-05-21 2003-04-16 使用半导体芯片的半导体装置
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010287646A (ja) * 2009-06-10 2010-12-24 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
JP2011023484A (ja) * 2009-07-14 2011-02-03 Nichia Corp 発光装置
JP2012033600A (ja) * 2010-07-29 2012-02-16 Nichia Chem Ind Ltd 半導体発光素子用実装基板とその実装基板を用いた半導体発光装置
JP2014207307A (ja) * 2013-04-12 2014-10-30 シチズン電子株式会社 Led装置及びその製造方法
WO2017010818A1 (ko) * 2015-07-15 2017-01-19 서울바이오시스 주식회사 발광 다이오드 패키지 제조 방법
WO2017135744A1 (ko) * 2016-02-05 2017-08-10 엘지이노텍(주) 발광소자 패키지
JP2018101803A (ja) * 2013-03-05 2018-06-28 日亜化学工業株式会社 発光装置
US10068821B2 (en) 2012-07-18 2018-09-04 Nichia Corporation Semiconductor component support and semiconductor device
JP2018182270A (ja) * 2017-04-21 2018-11-15 日亜化学工業株式会社 光源装置
US10593850B2 (en) 2015-07-15 2020-03-17 Seoul Viosys Co., Ltd. Method for manufacturing light emitting diode package

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101311635B1 (ko) * 2003-12-09 2013-09-26 젤코어 엘엘씨 표면 장착 발광 칩 패키지
US20060081859A1 (en) * 2004-10-15 2006-04-20 Shyi-Ming Pan Light emitting semiconductor bonding structure and method of manufacturing the same
CN101490591A (zh) 2006-07-14 2009-07-22 皇家飞利浦电子股份有限公司 与光学元件对准安装电光部件
JP2008251936A (ja) * 2007-03-30 2008-10-16 Rohm Co Ltd 半導体発光装置
EP2001058A1 (en) * 2007-06-08 2008-12-10 Augux Co., Ltd. Solder-type light-emitting diode chip assembly and method of bonding a solder-type light-emitting diode chip
US9252336B2 (en) 2008-09-26 2016-02-02 Bridgelux, Inc. Multi-cup LED assembly
US8049236B2 (en) * 2008-09-26 2011-11-01 Bridgelux, Inc. Non-global solder mask LED assembly
US8058664B2 (en) * 2008-09-26 2011-11-15 Bridgelux, Inc. Transparent solder mask LED assembly
KR100999784B1 (ko) * 2010-02-23 2010-12-08 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
JPWO2011118489A1 (ja) * 2010-03-24 2013-07-04 住友ベークライト株式会社 発光素子の製造方法およびそれを用いてなる発光素子
JP2012069764A (ja) 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
DE102013219087A1 (de) * 2013-09-23 2015-03-26 Osram Opto Semiconductors Gmbh Verfahren und Vorrichtung zum Bearbeiten eines optoelektronischen Bauteils
USD737784S1 (en) * 2014-07-30 2015-09-01 Kingbright Electronics Co., Ltd. LED component
JP6410083B2 (ja) * 2014-07-31 2018-10-24 シーシーエス株式会社 Led実装用基板、led
USD758977S1 (en) * 2015-06-05 2016-06-14 Kingbright Electronics Co. Ltd. LED component
USD774475S1 (en) * 2016-02-19 2016-12-20 Kingbright Electronics Co. Ltd. LED component
CN106711135A (zh) * 2017-01-09 2017-05-24 丽智电子(昆山)有限公司 一种模组化的光电二极管封装器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3869787A (en) * 1973-01-02 1975-03-11 Honeywell Inf Systems Method for precisely aligning circuit devices coarsely positioned on a substrate
US4032058A (en) * 1973-06-29 1977-06-28 Ibm Corporation Beam-lead integrated circuit structure and method for making the same including automatic registration of beam-leads with corresponding dielectric substrate leads
JP3127195B2 (ja) * 1994-12-06 2001-01-22 シャープ株式会社 発光デバイスおよびその製造方法
US6054716A (en) * 1997-01-10 2000-04-25 Rohm Co., Ltd. Semiconductor light emitting device having a protecting device
US6121637A (en) * 1997-10-03 2000-09-19 Rohm Co., Ltd. Semiconductor light emitting device with increased luminous power
JPH11121797A (ja) * 1997-10-16 1999-04-30 Matsushita Electron Corp チップ型半導体発光装置
JPH11168235A (ja) 1997-12-05 1999-06-22 Toyoda Gosei Co Ltd 発光ダイオード
JP3625377B2 (ja) * 1998-05-25 2005-03-02 ローム株式会社 半導体発光素子
JP4296644B2 (ja) * 1999-01-29 2009-07-15 豊田合成株式会社 発光ダイオード
JP4625997B2 (ja) * 1999-07-22 2011-02-02 日亜化学工業株式会社 発光ダイオード
JP4366810B2 (ja) * 2000-02-08 2009-11-18 日亜化学工業株式会社 発光ダイオードの形成方法
JP2001298216A (ja) 2000-04-12 2001-10-26 Matsushita Electric Ind Co Ltd 表面実装型の半導体発光装置
JP2001358367A (ja) * 2000-06-13 2001-12-26 Rohm Co Ltd チップ型発光素子
JP2002094123A (ja) 2000-09-14 2002-03-29 Citizen Electronics Co Ltd 表面実装型発光ダイオード及びその製造方法
TW579608B (en) * 2000-11-24 2004-03-11 High Link Technology Corp Method and structure of forming electrode for light emitting device
JP3972670B2 (ja) * 2002-02-06 2007-09-05 豊田合成株式会社 発光装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010287646A (ja) * 2009-06-10 2010-12-24 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
KR101549720B1 (ko) 2009-07-14 2015-09-02 니치아 카가쿠 고교 가부시키가이샤 발광 장치
JP2011023484A (ja) * 2009-07-14 2011-02-03 Nichia Corp 発光装置
US8614544B2 (en) 2009-07-14 2013-12-24 Nichia Corporation Light emitting device with electrode having recessed concave portion
JP2012033600A (ja) * 2010-07-29 2012-02-16 Nichia Chem Ind Ltd 半導体発光素子用実装基板とその実装基板を用いた半導体発光装置
US10068821B2 (en) 2012-07-18 2018-09-04 Nichia Corporation Semiconductor component support and semiconductor device
JP2018101803A (ja) * 2013-03-05 2018-06-28 日亜化学工業株式会社 発光装置
JP2014207307A (ja) * 2013-04-12 2014-10-30 シチズン電子株式会社 Led装置及びその製造方法
WO2017010818A1 (ko) * 2015-07-15 2017-01-19 서울바이오시스 주식회사 발광 다이오드 패키지 제조 방법
US10593850B2 (en) 2015-07-15 2020-03-17 Seoul Viosys Co., Ltd. Method for manufacturing light emitting diode package
WO2017135744A1 (ko) * 2016-02-05 2017-08-10 엘지이노텍(주) 발광소자 패키지
US10672961B2 (en) 2016-02-05 2020-06-02 Lg Innotek Co., Ltd. Light-emitting element package having lead frame with connection portion
JP2018182270A (ja) * 2017-04-21 2018-11-15 日亜化学工業株式会社 光源装置

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