JP4449608B2 - 半導体装置 - Google Patents
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Description
すなわち、上記インターポーザは、半導体素子の入出力端子と、プリント基板上の配線との電気的な接続機能を担っている。
そのため、インターポーザは、半導体素子の高密度に配置された入出力端子に対応するため、プリント基板よりも非常に薄い層構造と、微細なライン・アンド・スペースで形成された配線パターンとを有している。現在広く実用化されているインターポーザとしては、例えばBGA(Ball Grid Array)やCSP(Chip Size Package)等がある。
そして、上述したように、半導体素子を半田バンプでインターポーザに電気的に接続した後、この電気的接続及び半導体素子の信頼性を確保するため、対向している領域をアンダーフィル樹脂により封止している。ここで、従来から用いられているビルドアップ型のインターポーザは、ガラスクロスのコアを内層に含むため、熱膨張係数(ここでは、線膨張係数)が小さい値(≒15ppm/℃程度)である。
また、ガラスクロスのコアを用いた従来型のインターポーザは、例えば、10層の配線層を有する場合、その厚みは1〜2mmとなり、剛性を有するものであった。
そのため、上記アンダーフィル樹脂は、できるだけ印加される熱に対して安定であり、熱の変化による線膨張係数及び収縮係数の小さな材料が用いられている。(特許文献1参照)
そのため、従来型のインターポーザと同程度の配線密度を6層で達成することができ、しかも高周波対応とすることができ、その厚みは300μm以下である。
しかしながら、このコアを有さないインターポーザは、線形膨脹係数が低く厚みのあるガラスクロスが設けられていないため、従来に比較して線膨張係数が高く(16ppm/℃以上)、剛性が低いため変形しやすいものであった。
このため、アンダーフィル樹脂として従来の材料を用いた場合、このアンダーフィル樹脂が熱に対して安定した状態となっているため、熱によるインターポーザの膨張及び収縮によるストレスにより、アンダーフィル樹脂自体及び半田バンプの破壊を起こしてしまう問題があった。
本発明は、このような事情に鑑みてなされたもので、半導体素子と、コアを有さないインターポーザと、プリント基板各々が異なる膨張係数であっても、周囲の温度変化のストレスによる破壊及び破断を、従来例に比較して低減させられる半導体装置を提供することを目的とする。
本発明は、半導体素子が半田バンプなどを介して、フェイスダウンの状態にて、インターポーザに電気的に接続される形態の実装形式であり、コアを有さず樹脂、例えばポリイミド、またポリアミド,ポリアミドイミド,エポキシ,フェノール,ポリエステルイミドなどの樹脂で形成された多層膜からなるインターポーザを使用する場合に有効である。
このため、従来の様にアンダーフィル樹脂の線膨脹係数が、半導体装置の規格における温度範囲にて印加される温度全般にわたり安定であると、半導体素子及びインターポーザのいずれかに対してひずみを与えることとなってしまう。
したがって、アンダーフィル樹脂は、半導体素子及びインターポーザ各々の線膨脹係数に対応した線膨脹係数となる物性を有するものを使用する必要があり、本発明はそれを規定したものである。
半田ボール3各々の間と、半導体素子2とインターポーザ1との間隙と、半導体素子2の側面部とにアンダーフィル樹脂5とが設けられている。
インターポーザ1において、半導体素子2と対向する側の面(インターポーザ1の表面)上には、この半導体素子2と所定の間隔を有し、スティフナ4が設けられている。このスティフナ4は、コアを有さないインターポーザ1の反りを防止するため、接着剤7にを介して下方の面がインターポーザ1に貼着されている。ここで、接着剤7は、加熱硬化タイプの接着フィルムをラミネートするなどの方法により形成する。
カバープレート(ふた)9は、半導体素子2の発生する熱を放熱させるための放熱板として、また半導体素子2を機械的な衝撃から保護する保護部材として、スティフナ4の上方の面に放熱性に優れたペースト(接着剤)8により貼着されている。
本発明の実施例を、図1の半導体装置を参照して説明する。
半導体素子2は、例えばチップサイズが15mm×15mmであり、厚さが500umであり、Al(アルミニウム)のパッド2bが表面に250umピッチにて外周部に複数列で配置され、このパッド2b各々に半田ボール3が設けられている。半田ボール3はパッド2bに電気的に接続されており、この半田ボール3の材質は質量比において、Pb(鉛)が95%,Sn(スズ)が5%である。
パッド1b上には、あらかじめ、例えば約20umの厚さにて、錫−鉛共晶はんだにより予備はんだ層が形成されている。
そして、半導体素子2は、フェイスダウン状態により、インターポーザ1に対して、対応するパッド同士が対向するように位置合わせ(アライメント)され、半田ボール3を介して配置される。
そして、インターポーザ1と半導体素子2との間隙(半田ボール3の径による所定の距離)に残留しているフラックスを洗浄により除去し、毛細管現象を利用して上記間隙にアンダーフィル樹脂5を封入する。
半導体素子2が実装されている面を上面とすると、上記インターポーザ1の裏面には1mmピッチのパッド1dが設けられている。このパッド1dに半田ボール10が配設され、リフロー処理が行われ、パッド1dと半田ボール10とが電気的に接続され、半田ボール10の搭載されたインターポーザ1が形成されている。
このパッド6a上には、あらかじめ、はんだペーストが印刷されており、インターポーザ1を、プリント基板6に対して、対応するパッド同士が対向するように位置合わせ(アライメント)され、半田ボール10を介して配置される。
このとき、はんだペースト中にはフラックスが添加されており、配置後に所定の温度により、リフローの処理を行うことにより、上記はんだペーストが溶融され、半田ボール10とパッド6aとが電気的に接続される。この結果、パッド1dとパッド6aとは半田ボール10を介して電気的に接続される(2次実装)。
また、熱硬化樹脂はエポキシに限定されるものでなく、以下に述べる物性を有するものであれば、いずれの材質でも使用可能である。
そして、1次実装における電気的接続、すなわちパッド2bとパッド1bとの間の電気的接続が保たれているか否か(剥離の発生の有無)の検出を行い、信頼性評価結果として、電気的接続が保たれている場合OK、一方電気的接続が保たれていない場合NOの判定とした(テーブルではOKが○印で、NOが×印である)。
テーブルをから樹脂3及び樹脂4が電気的接続が保たれていることが判り、これらは転移温度が温度サイクル試験の最大温度以下であり、かつこの最大温度の近傍であることが読み取れる結果である。
信頼性がOKと判定された樹脂4と、信頼性がNOと判定された樹脂5との、弾性係数と温度との関係を示すグラフを図3に示す。
したがって、線膨脹係数が3ppm/℃の半導体素子2に対して、ガラス転移点の転移温度は100℃から120℃の範囲にあり、この転移温度以下の線膨脹係数α1が30ppm/℃以下であり、かつ125℃における弾性係数が0.1Gpa以上の樹脂がアンダーフィル樹脂5として適当であることがわかる。また、アンダーフィル樹脂5の線膨脹係数α2は、ガラス転移点の転移温度以上のとき、100ppm/℃以下であること、すなわち、転移温度以下と以上とにおける線膨張係数の変化が少ないことが必要である。
また、ガラスの転移温度が100℃より低いと、アンダーフィル樹脂5が早い段階にて、線膨脹係数が高く、弾性係数が低い状態となるため、インターポーザ1の膨脹に対応して容易に変形するため、応力が半田ボール10に集中して、半田ボール10の電気的接続が損なわれることとなる。
そして、アンダーフィル樹脂5は、125℃における弾性係数が0.1未満の低い数値であると、インターポーザ1の膨脹に対応して容易に変形するため、やはり半田ボール10に応力が集中して、半田ボール10の電気的接続が損なわれることとなる。
上述してきたように、半導体素子2,インターポーザ1及びアンダーフィル樹脂5における線膨脹係数の関係と、アンダーフィル樹脂5の弾性係数との相対的な関係(所定の温度範囲内における、相互の膨脹の異なりに基づく応力のバランス)により、半導体装置の使用温度の規格内における電気的接続の信頼性が保たれることが、図2の評価結果のテーブルから判る。
−40℃から125℃の温度サイクル試験を、500回繰り返して行い、第1次実装と同様に、2次実装における電気的接続、すなわちパッド1dとパッド6aとの間の電気的接続が保たれているか否か(剥離の発生の有無)の検出を行い、信頼性評価結果として、電気的接続が保たれている場合OKの判定とし、一方電気的接続が保たれていない場合NOの判定としたところ、全てOKであった。
この結果、インターポーザ1の線膨脹係数が、プリント基板6の線膨脹係数に比較して大きい場合であってもOKの判定、すなわち温度変化に対して信頼性が高いことが認められた。
1b,1d,2b,6a…パッド 2…半導体素子
3,10…半田ボール 4…スティフナ
5…アンダーフィル樹脂 6…プリント基板
7…接着剤 8…ペースト
9…カバープレート
Claims (3)
- 半導体素子と、該半導体素子を実装するコアを有さないインターポーザとを半田バンプにより接続し、前記半導体素子及びインターポーザの間と、半田バンプの間隙とに充填樹脂を充填して硬化させた半導体装置であって、
前記充填樹脂のガラス転移点の温度が100℃〜120℃であり、125℃における弾性率が0.28GPa以上2GPa以下であり、かつガラス転移点以下における線膨張係数α1が25ppm/℃以上30ppm/℃以下であることを特徴とする半導体装置。 - 前記充填樹脂がガラス転移点以上における線膨張係数α2が90ppm/℃以上100ppm/℃以下であることを特徴とする請求項1に記載の半導体装置。
- 前記半導体素子を搭載したインターポーザが実装され、線膨張係数が該インターポーザに比較して小さい値であるプリント基板を有することを特徴とする請求項1または請求項2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004203222A JP4449608B2 (ja) | 2004-07-09 | 2004-07-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004203222A JP4449608B2 (ja) | 2004-07-09 | 2004-07-09 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006024842A JP2006024842A (ja) | 2006-01-26 |
JP4449608B2 true JP4449608B2 (ja) | 2010-04-14 |
Family
ID=35797885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004203222A Expired - Fee Related JP4449608B2 (ja) | 2004-07-09 | 2004-07-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4449608B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SG130055A1 (en) * | 2005-08-19 | 2007-03-20 | Micron Technology Inc | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
EP1956648A4 (en) | 2006-09-13 | 2011-09-21 | Sumitomo Bakelite Co | SEMICONDUCTOR DEVICE |
CN102790018A (zh) | 2006-12-05 | 2012-11-21 | 住友电木株式会社 | 半导体封装件、芯层材料、积层材料及密封树脂组合物 |
TWI416673B (zh) | 2007-03-30 | 2013-11-21 | Sumitomo Bakelite Co | 覆晶半導體封裝用之接續構造、增層材料、密封樹脂組成物及電路基板 |
JP5771987B2 (ja) | 2008-03-31 | 2015-09-02 | 住友ベークライト株式会社 | 多層回路基板、絶縁シート、および多層回路基板を用いた半導体パッケージ |
US8513792B2 (en) * | 2009-04-10 | 2013-08-20 | Intel Corporation | Package-on-package interconnect stiffener |
JP5539077B2 (ja) * | 2010-07-09 | 2014-07-02 | ローム株式会社 | 半導体装置 |
KR101411813B1 (ko) | 2012-11-09 | 2014-06-27 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
JP6537815B2 (ja) | 2014-12-11 | 2019-07-03 | 株式会社ジェイデバイス | 半導体パッケージ及びその製造方法 |
-
2004
- 2004-07-09 JP JP2004203222A patent/JP4449608B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006024842A (ja) | 2006-01-26 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090420 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100105 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100118 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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