JP4449608B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4449608B2
JP4449608B2 JP2004203222A JP2004203222A JP4449608B2 JP 4449608 B2 JP4449608 B2 JP 4449608B2 JP 2004203222 A JP2004203222 A JP 2004203222A JP 2004203222 A JP2004203222 A JP 2004203222A JP 4449608 B2 JP4449608 B2 JP 4449608B2
Authority
JP
Japan
Prior art keywords
interposer
semiconductor element
linear expansion
expansion coefficient
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004203222A
Other languages
English (en)
Other versions
JP2006024842A (ja
Inventor
功 加藤
勝彦 新川
正孝 前原
健人 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Inc filed Critical Toppan Inc
Priority to JP2004203222A priority Critical patent/JP4449608B2/ja
Publication of JP2006024842A publication Critical patent/JP2006024842A/ja
Application granted granted Critical
Publication of JP4449608B2 publication Critical patent/JP4449608B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、多層回路配線基板(インターポーザ)に半導体素子を搭載して形成される半導体装置の構造に関する。
近年、LSI(大規模集積回路)等の半導体素子の動作速度が向上し、動作の基準となるクロック周波数で1GHzを超えるものが製品化されている。この高速動作する半導体素子は、回路規模が大きく、トランジスタ素子等の集積度の高いCPU等であり、データ及び制御信号の入出力端子数が多く、この数が1000を超える種類もある。
このような多端子数の半導体素子は、入出力端子のピッチが小さいため、回路素子を搭載するプリント基板に直接に実装することができず、インターポーザと呼ばれる多層回路配線基板を介して実装されている。
すなわち、上記インターポーザは、半導体素子の入出力端子と、プリント基板上の配線との電気的な接続機能を担っている。
そのため、インターポーザは、半導体素子の高密度に配置された入出力端子に対応するため、プリント基板よりも非常に薄い層構造と、微細なライン・アンド・スペースで形成された配線パターンとを有している。現在広く実用化されているインターポーザとしては、例えばBGA(Ball Grid Array)やCSP(Chip Size Package)等がある。
上記したインターポーザには、半導体素子が半田バンプなどを介して、フェイスダウンの状態にて電気的に接続される。
そして、上述したように、半導体素子を半田バンプでインターポーザに電気的に接続した後、この電気的接続及び半導体素子の信頼性を確保するため、対向している領域をアンダーフィル樹脂により封止している。ここで、従来から用いられているビルドアップ型のインターポーザは、ガラスクロスのコアを内層に含むため、熱膨張係数(ここでは、線膨張係数)が小さい値(≒15ppm/℃程度)である。
また、ガラスクロスのコアを用いた従来型のインターポーザは、例えば、10層の配線層を有する場合、その厚みは1〜2mmとなり、剛性を有するものであった。
そのため、上記アンダーフィル樹脂は、できるだけ印加される熱に対して安定であり、熱の変化による線膨張係数及び収縮係数の小さな材料が用いられている。(特許文献1参照)
特開2000−31345号公報
しかしながら、半導体装置にあっては、更なる高密度実装への対応、また、動作周波数の高速化への要望に応えるため、コアを設けずに樹脂などに配線パターンを形成した積層体をインターポーザとして用いることで、インターポーザ全体の厚さを薄くし、層間持続長を短くして、高い周波数に対応させたものが開発されている。
そのため、従来型のインターポーザと同程度の配線密度を6層で達成することができ、しかも高周波対応とすることができ、その厚みは300μm以下である。
しかしながら、このコアを有さないインターポーザは、線形膨脹係数が低く厚みのあるガラスクロスが設けられていないため、従来に比較して線膨張係数が高く(16ppm/℃以上)、剛性が低いため変形しやすいものであった。
このため、アンダーフィル樹脂として従来の材料を用いた場合、このアンダーフィル樹脂が熱に対して安定した状態となっているため、熱によるインターポーザの膨張及び収縮によるストレスにより、アンダーフィル樹脂自体及び半田バンプの破壊を起こしてしまう問題があった。
また、従来のアンダーフィル樹脂を用いた場合には、上記インターポーザを、コアを有するプリント基板に実装する際、半導体素子,インターポーザ及びプリント基板各々の膨張係数が異なるため、それぞれの接続部分における破断が生じるという欠点があった。
本発明は、このような事情に鑑みてなされたもので、半導体素子と、コアを有さないインターポーザと、プリント基板各々が異なる膨張係数であっても、周囲の温度変化のストレスによる破壊及び破断を、従来例に比較して低減させられる半導体装置を提供することを目的とする。
本発明の半導体装置は、半導体素子と、該半導体素子を実装する線膨張係数が16ppm/℃以上のインターポーザとを半田バンプ(実施例におけるパッド2bと半田ボール3とにより形成された半導体素子の半田バンプ)により接続し、前記半導体素子及びインターポーザの間と、半田バンプの間隙とに充填樹脂(実施例におけるアンダーフィル樹脂5)を充填して硬化させた半導体装置であって、前記充填樹脂のガラス転移点の温度が100℃〜120℃であり、125℃における弾性率が0.1GPa以上であり、かつガラス転移点以下における線膨張係数α1が30ppm/℃以下としたものである。
本発明の半導体装置は、前記充填樹脂がガラス転移点以上における線膨張係数α2が100ppm/℃以下としたものである。
本発明の半導体装置は、前記半導体素子を搭載したインターポーザが実装され、線膨張係数が該インターポーザに比較して小さい値であるプリント基板を有しているものである。
以上説明したように、本発明によれば、規格で設定された温度変化の範囲において、所定の線膨張係数及び弾性率を有するアンダーフィル樹脂(充填樹脂)を用いるため、半導体素子,インターポーザ及びプリント基板の膨張及び収縮に対し、上記アンダーフィル樹脂が各部の接続領域にかかるストレスを緩衝するため、半導体素子,インターポーザ及びプリント基板各々の線膨張係数が異なっていて、しかも、インターポーザの剛性が低いものであっても、半導体素子,インターポーザ及びプリント基板各々の間における破壊および破断を低減できる効果が得られる。
<本発明の半導体装置の構成>
本発明は、半導体素子が半田バンプなどを介して、フェイスダウンの状態にて、インターポーザに電気的に接続される形態の実装形式であり、コアを有さず樹脂、例えばポリイミド、またポリアミド,ポリアミドイミド,エポキシ,フェノール,ポリエステルイミドなどの樹脂で形成された多層膜からなるインターポーザを使用する場合に有効である。
しかしながら、コアを有さないインターポーザは、コアを有するものに比較して、線膨張係数が大きく(16ppm/℃以上)、半導体素子(線膨張係数:3ppm/℃程度)に対して線膨張係数が大きくなっている。
このため、従来の様にアンダーフィル樹脂の線膨脹係数が、半導体装置の規格における温度範囲にて印加される温度全般にわたり安定であると、半導体素子及びインターポーザのいずれかに対してひずみを与えることとなってしまう。
したがって、アンダーフィル樹脂は、半導体素子及びインターポーザ各々の線膨脹係数に対応した線膨脹係数となる物性を有するものを使用する必要があり、本発明はそれを規定したものである。
以下、本発明の一実施形態による半導体装置を図面を参照して説明する。なお、本発明でいう1次実装とは半導体素子2とインターポーザ1との電気的接続を意味し、2次実装とはインターポーザ1とプリント基板6との電気的接続を意味するものとする。図1は同実施形態の構成例の構造を示す模式構成断面図である。この図において、1次実装として、インターポーザ(多層回路配線板)1の2層目の配線1aに対して設けられたパッド1bに対し、フェイスダウン状態にて搭載される半導体素子2のパッド2bが、半田ボール3を介して電気的に接続されている。
半田ボール3各々の間と、半導体素子2とインターポーザ1との間隙と、半導体素子2の側面部とにアンダーフィル樹脂5とが設けられている。
このアンダーフィル樹脂5は、半導体素子2とインターポーザ1との接続強度を強化し、かつ湿気及び不純物の混入を防止し、半導体素子2及び半田ボール3の信頼性を確保するために設けられている。
インターポーザ1において、半導体素子2と対向する側の面(インターポーザ1の表面)上には、この半導体素子2と所定の間隔を有し、スティフナ4が設けられている。このスティフナ4は、コアを有さないインターポーザ1の反りを防止するため、接着剤7にを介して下方の面がインターポーザ1に貼着されている。ここで、接着剤7は、加熱硬化タイプの接着フィルムをラミネートするなどの方法により形成する。
また、インターポーザ1の裏面には、配線1cに接続されたパッド1dと、プリント基板6表面のパッド6aとが、2次実装として、半田ボール10を介して電気的に接続されている。
カバープレート(ふた)9は、半導体素子2の発生する熱を放熱させるための放熱板として、また半導体素子2を機械的な衝撃から保護する保護部材として、スティフナ4の上方の面に放熱性に優れたペースト(接着剤)8により貼着されている。
<本発明の実施例>
本発明の実施例を、図1の半導体装置を参照して説明する。
半導体素子2は、例えばチップサイズが15mm×15mmであり、厚さが500umであり、Al(アルミニウム)のパッド2bが表面に250umピッチにて外周部に複数列で配置され、このパッド2b各々に半田ボール3が設けられている。半田ボール3はパッド2bに電気的に接続されており、この半田ボール3の材質は質量比において、Pb(鉛)が95%,Sn(スズ)が5%である。
インターポーザ1の表面には、上記パッド2bがフェイスダウンにて対向したとき、このパッド2bに対して位置的に対応してパッド1bが設けられている。インターポーザ2は、40mm×40mmのサイズで、厚さ200umである。
パッド1b上には、あらかじめ、例えば約20umの厚さにて、錫−鉛共晶はんだにより予備はんだ層が形成されている。
そして、半導体素子2は、フェイスダウン状態により、インターポーザ1に対して、対応するパッド同士が対向するように位置合わせ(アライメント)され、半田ボール3を介して配置される。
このとき、半田ボール3表面にはフラックスが添加されており、配置後に所定の温度により、リフローの処理を行うことにより、上記予備はんだが溶融され、半田ボール3とパッド1bとが電気的に接続(はんだ接合)される。この結果、パッド1bとパッド2bとは半田ボール3を介して電気的に接続される(1次実装)。
そして、インターポーザ1と半導体素子2との間隙(半田ボール3の径による所定の距離)に残留しているフラックスを洗浄により除去し、毛細管現象を利用して上記間隙にアンダーフィル樹脂5を封入する。
上記アンダーフィル樹脂5は、例えば、150℃の温度における1時間の熱処理が行われ、硬化させられる。その後、スティフナ4と半導体素子2に対して、セラミック、ガラス、金属等を材質とするカバープレート9(ふた)が、ペースト8により貼着される。
半導体素子2が実装されている面を上面とすると、上記インターポーザ1の裏面には1mmピッチのパッド1dが設けられている。このパッド1dに半田ボール10が配設され、リフロー処理が行われ、パッド1dと半田ボール10とが電気的に接続され、半田ボール10の搭載されたインターポーザ1が形成されている。
また、プリント基板6の表面には、パッド1dがフェイスダウンにて対向したとき、このパッド1dに対して位置的に対応してパッド6aが設けられている。
このパッド6a上には、あらかじめ、はんだペーストが印刷されており、インターポーザ1を、プリント基板6に対して、対応するパッド同士が対向するように位置合わせ(アライメント)され、半田ボール10を介して配置される。
このとき、はんだペースト中にはフラックスが添加されており、配置後に所定の温度により、リフローの処理を行うことにより、上記はんだペーストが溶融され、半田ボール10とパッド6aとが電気的に接続される。この結果、パッド1dとパッド6aとは半田ボール10を介して電気的に接続される(2次実装)。
上述した構造の半導体装置の1次実装における電気的接続の信頼性の評価を行った結果を図2のテーブルに示す。ここで言う各樹脂はアンダーフィル樹脂5であり、熱硬化樹脂であり、無機フィラーが適時添加されている。
また、熱硬化樹脂はエポキシに限定されるものでなく、以下に述べる物性を有するものであれば、いずれの材質でも使用可能である。
1次実装の電気接続信頼性の評価方法として、周囲温度30℃、湿度60%の環境に192時間放置し、最高250℃の温度にてリフロー処理を3回行った後、−55℃から125℃の温度サイクル試験を1000回繰り返して行った。
そして、1次実装における電気的接続、すなわちパッド2bとパッド1bとの間の電気的接続が保たれているか否か(剥離の発生の有無)の検出を行い、信頼性評価結果として、電気的接続が保たれている場合OK、一方電気的接続が保たれていない場合NOの判定とした(テーブルではOKが○印で、NOが×印である)。
上記テーブルにおいて、Tgがガラス転移点の転移温度であり、CTEが線膨脹係数(単位:ppm/℃)であり、Eは弾性係数(単位:Gpa)である。また、Tgにおけるα1は転移温度以下の線膨脹係数であり、α2は転移温度以上の線膨脹係数である。
テーブルをから樹脂3及び樹脂4が電気的接続が保たれていることが判り、これらは転移温度が温度サイクル試験の最大温度以下であり、かつこの最大温度の近傍であることが読み取れる結果である。
信頼性がOKと判定された樹脂4と、信頼性がNOと判定された樹脂5との、弾性係数と温度との関係を示すグラフを図3に示す。
また、樹脂3及び樹脂4は、他の樹脂と異なり、転移温度以下と以上とにおける線膨張係数の変化が少ないことが判る。
したがって、線膨脹係数が3ppm/℃の半導体素子2に対して、ガラス転移点の転移温度は100℃から120℃の範囲にあり、この転移温度以下の線膨脹係数α1が30ppm/℃以下であり、かつ125℃における弾性係数が0.1Gpa以上の樹脂がアンダーフィル樹脂5として適当であることがわかる。また、アンダーフィル樹脂5の線膨脹係数α2は、ガラス転移点の転移温度以上のとき、100ppm/℃以下であること、すなわち、転移温度以下と以上とにおける線膨張係数の変化が少ないことが必要である。
ガラス転移点の転移温度が120℃より高いと、アンダーフィル樹脂5が温度サイクル試験の最大温度まで線膨脹係数が低く、弾性係数が大きい状態となるため、半導体素子2の膨脹に対して対応できず、半導体素子2が応力により破壊されることとなる。
また、ガラスの転移温度が100℃より低いと、アンダーフィル樹脂5が早い段階にて、線膨脹係数が高く、弾性係数が低い状態となるため、インターポーザ1の膨脹に対応して容易に変形するため、応力が半田ボール10に集中して、半田ボール10の電気的接続が損なわれることとなる。
そして、アンダーフィル樹脂5は、125℃における弾性係数が0.1未満の低い数値であると、インターポーザ1の膨脹に対応して容易に変形するため、やはり半田ボール10に応力が集中して、半田ボール10の電気的接続が損なわれることとなる。
さらに、線膨張係数α1が大きすぎても小さすぎても、半導体素子2とインターポーザ1との接続部分がその応力変化を吸収できずに壊れてしまう。
上述してきたように、半導体素子2,インターポーザ1及びアンダーフィル樹脂5における線膨脹係数の関係と、アンダーフィル樹脂5の弾性係数との相対的な関係(所定の温度範囲内における、相互の膨脹の異なりに基づく応力のバランス)により、半導体装置の使用温度の規格内における電気的接続の信頼性が保たれることが、図2の評価結果のテーブルから判る。
また、1次実装にてOKとなった半導体装置に対する2次実装における電気的接続の信頼性の評価について説明する。
−40℃から125℃の温度サイクル試験を、500回繰り返して行い、第1次実装と同様に、2次実装における電気的接続、すなわちパッド1dとパッド6aとの間の電気的接続が保たれているか否か(剥離の発生の有無)の検出を行い、信頼性評価結果として、電気的接続が保たれている場合OKの判定とし、一方電気的接続が保たれていない場合NOの判定としたところ、全てOKであった。
この結果、インターポーザ1の線膨脹係数が、プリント基板6の線膨脹係数に比較して大きい場合であってもOKの判定、すなわち温度変化に対して信頼性が高いことが認められた。
また、1次実装及び2次実装の信頼性の評価における線膨脹係数及び弾性係数の測定において、線膨張係数はTMA法により、弾性係数はDMA法により、どちらもEXSTAR600(セイコーインスツルメンツ株式会社製)によって測定した。
本発明の一実施形態による半導体装置の構造例を示す模式構成断面図である。 図1の半導体装置において、各種アンダーフィル樹脂を使用した1次実装における電気的接続の信頼性評価結果を示すテーブルである。 アンダーフィル樹脂5(図2のテーブルにおける樹脂4及び樹脂5)の弾性係数と温度との関係を示すグラフである。
符号の説明
1…インターポーザ 1a,1c…配線
1b,1d,2b,6a…パッド 2…半導体素子
3,10…半田ボール 4…スティフナ
5…アンダーフィル樹脂 6…プリント基板
7…接着剤 8…ペースト
9…カバープレート

Claims (3)

  1. 半導体素子と、該半導体素子を実装するコアを有さないインターポーザとを半田バンプにより接続し、前記半導体素子及びインターポーザの間と、半田バンプの間隙とに充填樹脂を充填して硬化させた半導体装置であって、
    前記充填樹脂のガラス転移点の温度が100℃〜120℃であり、125℃における弾性率が0.28GPa以上2GPa以下であり、かつガラス転移点以下における線膨張係数α1が25ppm/℃以上30ppm/℃以下であることを特徴とする半導体装置。
  2. 前記充填樹脂がガラス転移点以上における線膨張係数α2が90ppm/℃以上100ppm/℃以下であることを特徴とする請求項1に記載の半導体装置。
  3. 前記半導体素子を搭載したインターポーザが実装され、線膨張係数が該インターポーザに比較して小さい値であるプリント基板を有することを特徴とする請求項1または請求項2に記載の半導体装置。
JP2004203222A 2004-07-09 2004-07-09 半導体装置 Expired - Fee Related JP4449608B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004203222A JP4449608B2 (ja) 2004-07-09 2004-07-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004203222A JP4449608B2 (ja) 2004-07-09 2004-07-09 半導体装置

Publications (2)

Publication Number Publication Date
JP2006024842A JP2006024842A (ja) 2006-01-26
JP4449608B2 true JP4449608B2 (ja) 2010-04-14

Family

ID=35797885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004203222A Expired - Fee Related JP4449608B2 (ja) 2004-07-09 2004-07-09 半導体装置

Country Status (1)

Country Link
JP (1) JP4449608B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
EP1956648A4 (en) 2006-09-13 2011-09-21 Sumitomo Bakelite Co SEMICONDUCTOR DEVICE
CN102790018A (zh) 2006-12-05 2012-11-21 住友电木株式会社 半导体封装件、芯层材料、积层材料及密封树脂组合物
TWI416673B (zh) 2007-03-30 2013-11-21 Sumitomo Bakelite Co 覆晶半導體封裝用之接續構造、增層材料、密封樹脂組成物及電路基板
JP5771987B2 (ja) 2008-03-31 2015-09-02 住友ベークライト株式会社 多層回路基板、絶縁シート、および多層回路基板を用いた半導体パッケージ
US8513792B2 (en) * 2009-04-10 2013-08-20 Intel Corporation Package-on-package interconnect stiffener
JP5539077B2 (ja) * 2010-07-09 2014-07-02 ローム株式会社 半導体装置
KR101411813B1 (ko) 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP6537815B2 (ja) 2014-12-11 2019-07-03 株式会社ジェイデバイス 半導体パッケージ及びその製造方法

Also Published As

Publication number Publication date
JP2006024842A (ja) 2006-01-26

Similar Documents

Publication Publication Date Title
JP4828164B2 (ja) インタポーザおよび半導体装置
US20020011668A1 (en) Electronic package with bonded structure and method of making
JP2007103737A (ja) 半導体装置
US20070132090A1 (en) Semiconductor device
JP2008226946A (ja) 半導体装置およびその製造方法
JPH06510396A (ja) 集積回路チップ・キャリア
KR100809698B1 (ko) 솔더링 플럭스 및 언더 필 수지층을 구비하는 반도체 소자실장 구조체 및 반도체 소자 실장 방법
WO2009104668A1 (ja) 配線基板及び半導体装置
US8183689B2 (en) Printed circuit board and flip chip package using the same with improved bump joint reliability
JP2007158279A (ja) 半導体装置及びそれを用いた電子制御装置
JP4449608B2 (ja) 半導体装置
US6992380B2 (en) Package for semiconductor device having a device-supporting polymeric material covering a solder ball array area
US7786564B2 (en) Semiconductor device and method for manufacturing semiconductor device
KR101374144B1 (ko) 워피지 방지 구조를 갖는 반도체 장치
JP2009130048A (ja) 半導体装置及び電子装置
US20060033196A1 (en) Package structure
US20050167827A1 (en) Solder alloy and semiconductor device
US20060180944A1 (en) Flip chip ball grid array package with constraint plate
KR20220078131A (ko) 하이브리드 반도체 장치 및 이를 포함하는 전자 기기
JP2007317754A (ja) 半導体装置
JP2004128364A (ja) 半導体パッケージおよび半導体パッケージの実装構造体
KR20160112345A (ko) 반도체 칩
US20100327435A1 (en) Electronic component and manufacture method thereof
JP2007096025A (ja) 半導体装置の製造方法
JP5589734B2 (ja) 電子部品及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070622

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090217

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100118

R150 Certificate of patent or registration of utility model

Ref document number: 4449608

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140205

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees