JP2009130048A - 半導体装置及び電子装置 - Google Patents

半導体装置及び電子装置 Download PDF

Info

Publication number
JP2009130048A
JP2009130048A JP2007301922A JP2007301922A JP2009130048A JP 2009130048 A JP2009130048 A JP 2009130048A JP 2007301922 A JP2007301922 A JP 2007301922A JP 2007301922 A JP2007301922 A JP 2007301922A JP 2009130048 A JP2009130048 A JP 2009130048A
Authority
JP
Japan
Prior art keywords
semiconductor device
hole
wiring board
electronic device
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007301922A
Other languages
English (en)
Inventor
Seiya Fujii
誠也 藤井
Fumitomo Watanabe
文友 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2007301922A priority Critical patent/JP2009130048A/ja
Priority to US12/269,951 priority patent/US20090129036A1/en
Publication of JP2009130048A publication Critical patent/JP2009130048A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01043—Technetium [Tc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10409—Screws
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10719—Land grid array [LGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】耐ＴＣ性や耐衝撃性、接合強度を向上させ、二次実装の信頼を向上させた半導体装置及び電子装置を提供する。
【解決手段】一面に接続パッド３を有し、他面に接続パッド３と電気的に接続された複数のランド４を有する配線基板２と、配線基板２の一面に搭載された半導体チップ６と、半導体チップ６に設けられた電極パッド８と、電極パッド８と接続パッド３とを電気的に接続するワイヤ９と、少なくとも半導体チップ６およびワイヤ９を覆う絶縁性樹脂からなる封止体１０と、ランド４に設けられた外部端子５と、配線基板２の周辺部に穿設された、固定手段を装着する貫通孔１１と、を具備してなることを特徴とする。
【選択図】図１

Description

本発明は、半導体チップがパッケージ基板上に実装されてなる半導体装置、及び該半導体装置が搭載された電子装置に関する。
近年、半導体チップの集積度が年々向上し、それに伴って配線の微細化や多層化などが進んでいる。一方、半導体パッケージ（半導体装置）の高密度実装化のためには、パッケージサイズの小型化が必要となっている。例えば、ＢＧＡ(Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ)やＣＳＰ(Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ)などの半導体パッケージは、パッケージ基板上に半導体チップを実装し、この半導体チップとパッケージ基板との間をワイヤボンディング等で接続した構造を有している。この場合、パッケージ基板の裏面全面に外部接続用のはんだボールを配置することができるため、多ピン化に対応可能なパッケージ形態となっている
従来のＢＧＡ型半導体装置は、一面に複数の接続パッドを有し、他面に接続パッドと電気的に接続された複数のランドとを有する配線基板と、配線基板の一面に搭載された半導体チップと、半導体チップに設けられた電極パッドと接続パッドとを電気的に接続するワイヤと、半導体チップとワイヤを覆う絶縁性樹脂からなる封止体と、ランドに設けられた外部端子とから概略構成されている。
このようなＢＧＡ型半導体装置は、携帯電話等の小型電子機器に搭載されているため、配線基板とチップの熱膨張係数の差による応力や、電子機器の落下等による機械的な衝撃にも耐えることが必要になっている。
そこで、配線基板に格子状に搭載される外部端子（バンプ）のうち、４隅に配置されるバンプのサイズを大きく構成し、応力の集中する４隅のバンプを補強することで、半導体装置の二次実装の信頼性を向上する技術が知られている。このような技術としては、例えば特許文献１や特許文献２に記載されている。
また、特許文献３には、半導体装置の配線基板に放熱用の貫通孔を設ける技術が記載されている。
特開２００１−２１０７４９号公報 特開２００６−２９４６５６号公報 特開２００７−９６０３５号公報
しかしながら、４隅のバンプのサイズを大きく構成する方法では、応力の集中する４隅のバンプが補強されることで、ある程度は二次実装の信頼性を向上することができるが、半田ボールを搭載してバンプを形成する場合にはバンプの高さも高くなってしまう恐れがあり、これにより配線基板に搭載されるバンプの高さにバラつきが生じてしまう。そのため、バンプ高さのバラつきによって、実装基板への実装性が悪くなる恐れがある。また電子部品等による機械的な衝撃に対する二次実装の信頼性については考慮されていない。
また、前述の放熱用の貫通孔を設ける技術では、最外のバンプより内側に貫通孔を設けているため、配線領域を考慮して貫通孔を形成する、或いは貫通孔を避けるように配線する必要が生じる。これにより、配線のレイアウト設計の複雑化につながる。また、半導体装置の高機能化等による端子数の増加や半導体装置の小型化等により、バンプ間のピッチは狭ピッチ化してきており、配線を避けて貫通孔を設けることは困難である。
また、半導体装置のバンプにかかる実装基板との間の熱応力や機械的な衝撃や、接合強度などの二次実装の信頼性については考慮されていない。さらには、半導体装置のチップ周辺等、近い領域に貫通孔を設ける構成であり、貫通孔内の配線基板と樹脂の界面から水分が浸入し、半導体チップ等に影響を与える恐れもある。
本発明は、上記事情に鑑みてなされたものであり、ＢＧＡ型半導体装置及びＢＧＡ型半導体装置を搭載した電子装置において、耐ＴＣ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｙｃｌｅ）性や耐衝撃性、接合強度を向上させ、二次実装の信頼を向上させた半導体装置及び電子装置を提供することを目的とする。
上記の目的を達成するために、本発明は以下の構成を採用した。
［１］本発明の半導体装置は、一面に接続パッドを有し、他面に前記接続パッドと電気的に接続された複数のランドを有する配線基板と、
前記配線基板の一面に搭載された半導体チップと、
前記半導体チップに設けられた電極パッドと、
前記電極パッドと前記接続パッドとを電気的に接続するワイヤと、
少なくとも前記半導体チップおよび前記ワイヤを覆う絶縁性樹脂からなる封止体と、
前記ランドに設けられた外部端子と、
前記配線基板の周辺部に穿設された、固定手段を装着する貫通孔と、を具備してなることを特徴とする。
［２］また、本発明の半導体装置においては、前記配線基板が平面視略矩形であり、前記貫通孔が、前記配線基板において少なくとも対向する２つの角部に配置されていることが好ましい。
［３］また、本発明の半導体装置においては、前記貫通孔が、前記角部の全てに配置されていることが好ましい。
［４］また、本発明の半導体装置においては、前記角部において、最外周の前記外部端子配置線の交点上に前記貫通孔が配置されていることが好ましい。
［５］また、本発明の半導体装置においては、前記角部において、最外周の前記外部端子配置線の交点よりも外側に前記貫通孔が配置されていることが好ましい。
［６］また、本発明の半導体装置においては、前記貫通孔の少なくとも１つは、他の前記貫通孔と異なる形状であることが好ましい。
［７］本発明の電子装置は、前記［１］〜［６］の何れかに記載の半導体装置と、前記半導体装置を含む複数の電子部品が搭載されている実装基板と、を具備してなり、前記半導体装置と前記配線基板とを固定する固定手段が、少なくとも前記貫通孔と前記配線基板との間に設けられていることを特徴とする。
［８］また、本発明の電子装置においては、前記固定手段は、弾性材料から構成される弾性部材であることが好ましい。
［９］また、本発明の電子装置においては、前記固定手段は、金属材料から構成される金属部材であることが好ましい。
［１０］また、本発明の電子装置においては、前記金属材料は、熱伝導性金属材料であることが好ましい。
［１１］また、本発明の電子装置においては、前記実装基板は、前記貫通孔の対応位置に支柱が設けられていることが好ましい。
［１２］また、本発明の電子装置においては、前記固定手段は、前記貫通孔を介して前記半導体装置を前記実装基板に圧接する固定部材であることが好ましい。
［１３］また、本発明の電子装置においては、前記固定手段を覆うように接着剤が付され、前記貫通孔と前記実装基板とが前記接着剤により接着されていることが好ましい。
本発明の半導体装置は、ＢＧＡ型の半導体装置の周辺部位に、固定手段を装着する貫通孔が設けられていることにより、固定手段を装着して実装基板との補強接続が可能となる。特に、半導体装置への応力の発生し易い４隅に外部端子を配置せず、当該４隅に設けた貫通孔を用いて補強接続することで、さらに２次実装の信頼性を向上できる。
また、補強材を適切に選択することにより、要求される個々の信頼性を向上することが可能となる。また、リフロー等を必要としないため、電子部品の実装も容易であり、接着剤の未使用時には電子部品の交換も容易である。
具体的には、一面に接続パッドを有し、他面に前記接続パッドと電気的に接続された複数のランドを有する配線基板と、前記配線基板の一面に搭載された半導体チップと、前記半導体チップに設けられた電極パッドと、前記電極パッドと前記接続パッドとを電気的に接続するワイヤと、少なくとも前記半導体チップおよび前記ワイヤを覆う絶縁性樹脂からなる封止体と、前記ランドに設けられた外部端子と、前記配線基板の周辺部に穿設された、固定手段を装着する貫通孔と、を具備してなることにで、配線基板上の配線を妨げることなく、実装基板との補強接続が可能となる。また、貫通孔を実装時の位置決めに用いることもでき、実装精度の向上を図ることができる。
また、前記貫通孔が、前記配線基板が平面視略矩形であり、前記配線基板において少なくとも対向する２つの角部に配置されていることで、熱応力のかかりやすい角部における接続が補強されるため、実装補強の効果が高くなる。
また、前記貫通孔が、前記角部の全てに配置されていることで、熱応力のかかりやすい角部における接続がより補強されるため、実装補強の効果がより高くなる。
また、前記角部において、最外周の前記外部端子配置線の交点上に前記貫通孔が配置されていることにより、熱応力の一番かかる外部端子のコーナー部を電気的に接続せずに補強接続に利用することで、配線基板の面積を有効に活用できる。
また、前記角部において、最外周の前記外部端子配置線の交点よりも外側に前記貫通孔が配置されていることにより、外部端子数を減らすことなく、熱応力の基点となるコーナー部を補強接続することができる。
また、前記貫通孔の少なくとも１つは、他の前記貫通孔と異なる形状であることで、半導体装置のインデックスとして利用でき、実装作業効率を向上させることができる。
また、本発明の電子装置は、前記の何れかに記載の半導体装置と、前記半導体装置を含む複数の電子部品が搭載されている実装基板と、を具備してなり、前記半導体装置と前記配線基板とを固定する固定手段が、少なくとも前記貫通孔と前記配線基板との間に設けられていることで、電子装置に搭載される電子部品と実装基板との補強接続ができ、半導体装置の２次実装の信頼性を向上させることができる。
また、前記固定手段は、弾性材料から構成される弾性部材であることにより、熱膨張係数差による半導体装置の凹凸の反りを、この弾性材料の伸びで吸収するため、半導体装置の２次実装の信頼性が向上する。
また、前記固定手段は、金属材料から構成される金属部材であることにより、半導体装置と実装基板の接続がより強固となり耐衝撃性と接合強度が向上する。
また、前記金属材料は、熱伝導性金属材料であることにより、放熱性が向上する。
また、前記固定手段は、前記貫通孔の対応位置に支柱が設けられていることにより、弾性材料等からなる固定手段であっても、補強接続がより強固となり耐衝撃性と接合強度が向上する。
また、前記固定手段は、前記貫通孔を介して前記半導体装置を前記実装基板に圧接する固定部材であることにより、実装基板に搭載される電子部品の高さを低くすることができ、電子装置を小型・薄型化できる。
また、前記固定手段を覆うように接着剤が付され、前記貫通孔と前記実装基板とが前記接着剤により接着されていることにより、固定部材が半導体装置や実装基板と一体化されるため、補強接続がさらに強固となり耐衝撃性と接合強度が向上する。
以下、本発明の実施の形態である半導体装置及び電子装置について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及び電子装置を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及び電子装置における各部の寸法関係とは異なる場合がある。
＜半導体装置＞
図１に示すように、本実施形態の半導体装置１は、一面に接続パッド３を有し、他面に接続パッド３と電気的に接続された複数のランド４，…を有する平面視略矩形の配線基板２と、配線基板２の一面に搭載された半導体チップ６と、半導体チップ６に設けられた電極パッド８と、電極パッド８と接続パッド３とを電気的に接続するワイヤ９と、半導体チップ６およびワイヤ９を覆う絶縁性樹脂からなる封止体１０と、各ランド４，…に設けられた外部端子５，…と、配線基板２の周辺部に穿設された、固定手段を装着する貫通孔１１とから概略構成されている。
配線基板２には所定の配線が形成されており、一面の略中央部位には半導体チップ６が絶縁性の接着材７を介して固定され、他面には接続パッド３と電気的に接続された複数のランド４，…が形成されている。ランド４には、それぞれ外部端子５となる半田ボールがそれぞれ搭載されており、外部端子５は所定の間隔で格子状に配置されている。
図１（ａ）に示すように、配線基板２は略四角形であることが好ましく、例えば０．２５ｍｍのガラスエポキシ基板などを用い、例えば１０ｍｍ×１０ｍｍ程度の大きさに形成すればよい。図１（ｂ）に示すように、配線基板２の一面には、半導体チップ６及びワイヤ９を覆うように封止体１０で覆われている。封止体１０は、例えばエポキシ樹脂等の熱硬化性樹脂からなる。
半導体チップ６は、例えば論理回路や記憶回路等が一面に形成され、周辺近傍に電極パッド８が形成されている。電極パッド８はそれぞれ対応する接続パッド３と、導電性のワイヤ９により結線されることで電気的に接続されている。ワイヤ９は、例えばＡｕ、Ｃｕ等から形成すればよい。
配線基板２の角部Ｋには、４隅に配置される外部端子５を形成せずに、貫通孔１１が穿設されている。すなわち、最外周の外部端子５の配置線Ｌ１，Ｌ２，Ｌ３，Ｌ４の交点Ｘ１，Ｘ２，Ｘ３，Ｘ４上に貫通孔１１が配置されている。貫通孔１１は、図１（ｂ）に示すように、配線基板２の下面から封止体１０の上面まで貫通するように形成されている。尚、貫通孔１１形成位置は、配線禁止区域として配線を形成しないように構成されている。
貫通孔１１の大きさは、例えばバンプ（外部端子５）のコーナー部に配置するように、バンプのボール径と同程度に１００μｍ〜５００μｍの大きさが好ましいが、貫通孔１１は大きい程効果的であるため、５００μｍより大きく構成してもよい。
貫通孔１１の穿設位置は、配線基板２の周辺部であればよいが、少なくとも対向する２つの角部Ｋに配置されていることが好ましく、角部Ｋの全てに配置されていることがより好ましい。
例えば、図２に示すように、半導体装置１Ａの配線基板２Ａ角部において、最外周の外部端子５Ａの配置線Ｌ１〜Ｌ４の交点Ｘ１〜Ｘ４よりも外側に貫通孔１１Ａが配置されていてもよい。このように貫通孔１１を形成することで、配線基板２Ａの配線や外部端子１１Ａの数に影響を与えず、貫通孔１１Ａを形成できる。
また、図３に示すように一つの貫通孔１１Ｂを、他の貫通孔１１Ｃと異なる形状とすることで、半導体装置１Ｂのインデックスとして活用できる。
「実装構造」
半導体装置１の実装構造は、図４に示すように、外部端子５を実装基板１２のランド１３に実装すると共に、半導体装置１の４隅に形成された貫通孔１１に、例えばボルトとナットやネジ等の固定手段１４を用いて補強接続する。
このように、ＢＧＡ型の半導体装置１の周辺部位に貫通孔１１を設けたことにより、電子装置の実装基板１２との補強接続が可能となる。特に、半導体装置１への応力の発生し易い４隅の外部端子５を配置せず、当該４隅に設けた貫通孔１１を用いて補強接続することで、さらに２次実装の信頼性を向上できる。また、貫通孔１１を半導体装置１の実装基板１２への実装の際の位置決めに用いても良い。
また、半導体装置１と実装基板１２との２次実装の信頼性を向上することにより、実装基板１２を組み込んだ電子装置の信頼性を向上できる。
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置１の製造方法について説明する。
図５に示すように、半導体装置１に用いられる配線母基板１５は、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐｒｏｃｅｓｓ）方式で処理されるものであり、複数の製品形成部１６と枠部１７から構成される。
製品形成部１６は、切断分離した後に前述の配線基板２となる部位であり、配線基板２と同様の構成からなる。製品形成部１６の４隅には、貫通孔１１形成用のマーク１８が形成され、マトリックス状に配置されている。
マトリックス状に配置された製品形成部１６の周囲には、枠部１７が設けられている。枠部１７には所定の間隔で位置決め孔１９が設けられ、搬送・位置決めが可能に構成されている。また、製品形成部１６間はダイシングラインとなる。このようにして、図５及び図６（ａ）に示すような配線母基板１５が準備される。
次に、図６（ｂ）に示すように、配線母基板１５の製品形成部１６の一面に、それぞれ半導体チップ６を絶縁性の接着材７を介して接着固定する。そして、半導体チップ６の一面の電極パッド８と、製品形成部１６の接続パッド３とを導電性のワイヤ９により結線する。
ワイヤ９は、例えばＡｕ等からなり、図示しないワイヤボンディング装置により、溶融され先端にボールが形成されたワイヤ９を、半導体チップ６の電極パッド上に超音波熱圧着することで接続し、その後、所定のループ形状を描き、ワイヤ９の後端を対応する接続パッド３上に超音波熱圧着することで形成される。
次に、図６（ｃ）に示すように、配線母基板１５の製品形成部１６を一体的に覆う絶縁性の樹脂からなる封止体１０が形成される。封止体１０は、例えば図示しないトランスファモールド装置の上型と下型からなる成形金型で、配線母基板１５を型締めし、ゲートから上型と下型によって形成されたキャビティ内に熱硬化性のエポキシ樹脂を圧入させ、キャビティ内に充填された後、熱硬化させることで封止部１０が形成される。
次に、図６（ｄ）に示すように、配線母基板１５の製品形成部１６に設けたマーク１８の部位に、ドリル等の穿孔手段Ｄにより貫通孔１１を形成する。貫通孔１１は、配線基板２の他面から封止体１０の上面まで貫通するように形成される。尚、穿孔は、レーザー等で貫通孔を形成しても良い。尚、不良の製品形成部には穿孔しないように構成し、不良品を選別し易くしても良い。
次に、図６（ｅ）に示すように、配線母基板１５の他面に格子状に配置された複数のランド４上に、導電性のボールを搭載し、外部端子５を形成する。ボールマウント工程では、配線母基板１５上のランドの配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、例えば半田等からなるボールを前記吸着孔に保持し、保持されたボールにフラックスを転写形成し、配線母基板１５のランド４に一括搭載する。ボール搭載後、リフローすることで外部端子５が形成される。
次に、図６（ｆ）に示すように、配線母基板１５をダイシングラインで切断し、製品形成部１６毎に分離する。基板ダイシングは、配線母基板１５の封止体１０をダイシングテープ２０に接着し、ダイシングテープ２０によって配線母基板を支持する。そして、配線母基板１５を、高速回転のダイシングブレード２１により縦横にダイシングラインを回転研削して、配線母基板１５を個片化する。個片化完了後、ダイシングテープからピックアップすることで、図１に示すような半導体装置１が得られる。
＜電子装置＞
本実施形態の電子装置は、半導体装置１と、半導体装置１を含む複数の電子部品が搭載されている実装基板１２と、を具備してなり、半導体装置１と配線基板２とを固定する固定手段１４が、少なくとも貫通孔１１と配線基板２との間に設けられている。
固定手段１４については、半導体装置１に求められる信頼性によって種類を選択することができる。例えば、耐実装ＴＣ性が必要な場合、固定手段１４は硬い金属などではなく、バネやゴムなどの弾性材料からなる弾性部材であることが望ましい。これは、高低温時の熱膨張係数差による半導体装置の凹凸の反りを、この弾性部材の伸びで吸収するためである。熱膨張係数差による応力の逃げ場がない金属部材での固定にくらべ、２次実装信頼性の向上が見込まれる。
図７に示すように、ゴム等の弾性材料から構成される弾性部材２２を用いる場合、弾性部材２２を実装基板１２に接着することで、接着面積が広くなり良好に実装できる。また、貫通孔１１を設けているために、実装基板１２への実装後に、貫通孔１１から弾性材料を流し込んで弾性部材２２を形成することができる。
この補強接続では、耐衝撃性の向上のみならず、耐実装ＴＣ性の向上も見込まれる。ゴム等の弾性材料から構成したことにより、熱膨張係数差による半導体装置の凹凸の反りを、この弾性材料の伸びで吸収するため、外部端子５の外周部（コーナー）に配置されることにより、実装ＴＣ評価時のコーナー部に集中する応力を外部端子５に変わって受けるダミーバンプの効果を持つことになる。これらの効果により、半導体装置１の２次実装の信頼性を向上することができる。
なお、２次接着材は絶縁性の弾性部材２２を用いることで、実装基板１２上に広がっても外部端子がショートしない。
また、固定手段１４は金属材料からなる金属部材であってもよく、金属部材を接着剤等で半導体装置１や実装基板１２と接着することが好ましい。金属部材が半導体装置１や実装基板１２が一体になる為、半導体装置１と実装基板１２の接続がより強固となり耐衝撃性や接続強度が向上できる。また、金属材料は熱伝導性金属材料であることが好ましい。熱導電性の高い素材を採用する事により、半導体装置で発生する熱を放出する効果もある。特に、図９に示すように、複数の半導体装置が積層されており放熱性が低い半導体装置や、ロジックなどの熱を発する半導体を有する半導体装置には有効である。
また、図８に示すように、複数の半導体装置１Ｃ，１Ｄがパッケージ積層される構造において、上側の半導体装置１Ｃ及び下側の半導体装置１Ｄのそれぞれの４隅に貫通孔１１Ｄ，１１Ｅを形成するように構成してもよい。
上下の半導体装置１Ｃ，１Ｄの貫通孔１１Ｄ，１１Ｅは同位置に形成されており、貫通孔１１Ｄ，１１Ｅにより上下の半導体装置１Ｃ，１Ｄの位置決めが可能となる。また上下の半導体装置１Ｃ，１Ｄの貫通孔１１Ｄ，１１Ｅを通して、固定部材１４Ａにより実装基板１２と補強接続することにより、パッケージ積層された半導体装置の耐ＴＣ性の向上、もしくは耐衝撃性や接合強度を向上し、２次実装の信頼性を向上できる。
なお、この場合も、耐実装ＴＣ性や耐衝撃性の個々の要求に対して、固定手段１４Ａの種類を変更する事が有効である。
また、図９に示すように、実装基板１２の所定位置に支柱２３を形成しておいてもよい。これにより実装基板１２へ搭載される半導体装置１を、貫通孔１１に支柱２３を挿入することで、位置合せが可能となり実装精度を向上できる。また支柱２３が挿入された貫通孔１１に接着材２３ａ等を充填することで、補強接続することができる。
また、図１０に示すように、ネジやボルト・ナットのような固定部材１４Ｂにより貫通孔１１を用いて固定することで、半導体装置１のランド４と実装基板１２のランド１３を圧接するように構成しても良い。これにより実装基板１２への実装効率が向上できる。応力による外部端子５の破壊も防止できる。また、半導体装置１の実装高さを低くすることができるため、図１１に示すように電子装置Ｈの小型・薄型化につながる。
また、半導体装置１のリペアも容易になる。さらに半導体装置１と実装基板１２との接続を確実にするために、ランド４，１３上にメッキやバンプ等の導電材料を形成しておいても良い。
また、耐衝撃性が求められる場合は、金属などの硬い金属部材もしくは固定部材１４Ｂを用い、固定手段１４と半導体装置１（貫通孔１１）や実装基板１２（貫通孔１２ａ）を接着剤で固定する事が望ましい。これは、半導体装置と実装基板の間を固手段１４で止めるだけに比べ、固定手段１４と半導体装置１や実装基板１２が一体になることにより、半導体装置１と実装基板１２の接続がより強固となり耐衝撃性や接合強度が向上することができる。これらにより、半導体装置１の２次実装の信頼性を向上することができる。
以上説明したように、本実施形態の電子装置Ｈは、半導体装置１と配線基板２とを固定する固定手段１４が、少なくとも貫通孔１１と配線基板２との間に設けられていることで、電子装置Ｈに搭載される電子部品と実装基板１２との補強接続ができ、半導体装置１の２次実装の信頼性を向上させることができる。
また、２次実装信頼性の低い電子部品について、固定手段１４を選択的に変更する事により、信頼性向上の為の種々の効果が得られる事が可能となり、その結果、電子装置としての信頼性の向上が可能となる。
本発明は、半導体チップがパッケージ基板上に実装されてなる半導体装置、及び該半導体装置が搭載された電子装置に広く利用することができる。
図１は、本発明の実施形態である半導体装置を示す図であり、図１（ａ）は下面（外部端子形成面）を示す平面図であり、図１（ｂ）は図１（ａ）のＡ‐Ａ’線を示す断面図である。 図２は、本発明の実施形態である半導体装置の貫通孔の応用例を示す平面図である。 図３は、本発明の実施形態である半導体装置の貫通孔の応用例を示す平面図である。 図４は、本発明の実施形態である半導体装置の実装構造を示す断面図である。 図５は、本発明の実施形態である半導体装置に用いる配線母基板を示す平面図である。 図６は、本発明の実施形態である半導体装置の製造方法を示す断面工程図である。 図７は、本発明の実施形態である半導体装置の実装構造を示す断面図である。 図８は、本発明の実施形態である半導体装置の実装構造を示す断面図である。 図９は、本発明の実施形態である半導体装置の実装構造を示す断面図である。 図１０は、本発明の実施形態である半導体装置の実装構造を示す断面図である。 図１１は、本発明の実施形態である電子装置を示す断面図である。
符号の説明
１，１Ａ，１Ｂ，１Ｃ，１Ｄ・・・半導体装置、２・・・配線基板、３・・・接続パッド、４，１３・・・ランド、５・・・外部端子、６，６Ａ，６Ｂ・・・半導体チップ、７・・・接着材、８・・・電極パッド、９・・・ワイヤ、１０・・・封止体、１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ・・・貫通孔、１２・・・実装基板、１４・・・固定手段、１５・・・配線母基板、１６・・・製品形成部、１７・・・枠部、１８・・・マーク、１９・・・位置決め孔、２０・・・ダイシングテープ、２１・・・ダイシングブレード、２２・・・弾性部材、２３・・・支柱、２３ａ・・・接着材、Ｈ・・・電子装置。

Claims (13)

  1. 一面に接続パッドを有し、他面に前記接続パッドと電気的に接続された複数のランドを有する配線基板と、
    前記配線基板の一面に搭載された半導体チップと、
    前記半導体チップに設けられた電極パッドと、
    前記電極パッドと前記接続パッドとを電気的に接続するワイヤと、
    少なくとも前記半導体チップおよび前記ワイヤを覆う絶縁性樹脂からなる封止体と、
    前記ランドに設けられた外部端子と、
    前記配線基板の周辺部に穿設された、固定手段を装着する貫通孔と、を具備してなることを特徴とする半導体装置。
  2. 前記配線基板が平面視略矩形であり、前記貫通孔が、前記配線基板において少なくとも対向する２つの角部に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記貫通孔が、前記角部の全てに配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記角部において、最外周の前記外部端子配置線の交点上に前記貫通孔が配置されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記角部において、最外周の前記外部端子配置線の交点よりも外側に前記貫通孔が配置されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記貫通孔の少なくとも１つは、他の前記貫通孔と異なる形状であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
  7. 請求項１〜６に記載の半導体装置と、前記半導体装置を含む複数の電子部品が搭載されている実装基板と、を具備してなり、前記半導体装置と前記配線基板とを固定する前記固定手段が、少なくとも前記貫通孔と前記配線基板との間に設けられていることを特徴とする電子装置。
  8. 前記固定手段は、弾性材料から構成される弾性部材であることを特徴とする請求項７に記載の電子装置。
  9. 前記固定手段は、金属材料から構成される金属部材であることを特徴とする請求項７に記載の電子装置。
  10. 前記金属材料は、熱伝導性金属材料であることを特徴とする請求項９に記載の電子装置。
  11. 前記固定手段は、前記貫通孔の対応位置に支柱が設けられていることを特徴とする請求項７に記載の電子装置。
  12. 前記固定手段は、前記貫通孔を介して前記半導体装置を前記実装基板に圧接する固定部材であることを特徴とする請求項７に記載の電子装置。
  13. 前記固定手段を覆うように接着剤が付され、前記貫通孔と前記実装基板とが前記接着剤により接着されていることを特徴とする請求項７〜１２に記載の電子装置。
JP2007301922A 2007-11-21 2007-11-21 半導体装置及び電子装置 Pending JP2009130048A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007301922A JP2009130048A (ja) 2007-11-21 2007-11-21 半導体装置及び電子装置
US12/269,951 US20090129036A1 (en) 2007-11-21 2008-11-13 Semiconductor device and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007301922A JP2009130048A (ja) 2007-11-21 2007-11-21 半導体装置及び電子装置

Publications (1)

Publication Number Publication Date
JP2009130048A true JP2009130048A (ja) 2009-06-11

Family

ID=40641728

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007301922A Pending JP2009130048A (ja) 2007-11-21 2007-11-21 半導体装置及び電子装置

Country Status (2)

Country Link
US (1) US20090129036A1 (ja)
JP (1) JP2009130048A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009782A (ja) * 2010-06-28 2012-01-12 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
JP2012099751A (ja) * 2010-11-05 2012-05-24 Canon Inc プリント回路板
JP2014216618A (ja) * 2013-04-30 2014-11-17 富士通株式会社 半導体装置及びその製造方法
WO2016098332A1 (ja) * 2014-12-15 2016-06-23 株式会社デンソー 電子装置
KR20210122046A (ko) * 2020-03-27 2021-10-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177206A (ja) * 1992-12-09 1994-06-24 Sumitomo Electric Ind Ltd 半導体装置
JPH08181246A (ja) * 1994-12-26 1996-07-12 Oki Electric Ind Co Ltd Ｂｇａ固定搭載構造
JPH10209213A (ja) * 1997-01-21 1998-08-07 Sumitomo Kinzoku Electro Device:Kk 半導体装置およびその製造方法
JPH11163043A (ja) * 1997-11-21 1999-06-18 Nec Corp ボールグリッドアレイ実装構造
JP2007273982A (ja) * 2007-03-26 2007-10-18 Hitachi Ltd 半導体モジュールの製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3864282B2 (ja) * 1998-09-22 2006-12-27 三菱マテリアル株式会社 パワーモジュール用基板及びその製造方法並びにこの基板を用いた半導体装置
JP3516611B2 (ja) * 1999-06-29 2004-04-05 シャープ株式会社 半導体装置、その製造方法及び半導体装置用基板
JP2002343899A (ja) * 2001-05-17 2002-11-29 Sharp Corp 半導体パッケージ用基板、半導体パッケージ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177206A (ja) * 1992-12-09 1994-06-24 Sumitomo Electric Ind Ltd 半導体装置
JPH08181246A (ja) * 1994-12-26 1996-07-12 Oki Electric Ind Co Ltd Ｂｇａ固定搭載構造
JPH10209213A (ja) * 1997-01-21 1998-08-07 Sumitomo Kinzoku Electro Device:Kk 半導体装置およびその製造方法
JPH11163043A (ja) * 1997-11-21 1999-06-18 Nec Corp ボールグリッドアレイ実装構造
JP2007273982A (ja) * 2007-03-26 2007-10-18 Hitachi Ltd 半導体モジュールの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009782A (ja) * 2010-06-28 2012-01-12 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
JP2012099751A (ja) * 2010-11-05 2012-05-24 Canon Inc プリント回路板
JP2014216618A (ja) * 2013-04-30 2014-11-17 富士通株式会社 半導体装置及びその製造方法
WO2016098332A1 (ja) * 2014-12-15 2016-06-23 株式会社デンソー 電子装置
KR20210122046A (ko) * 2020-03-27 2021-10-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 및 그 제조 방법
KR102491905B1 (ko) * 2020-03-27 2023-01-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US20090129036A1 (en) 2009-05-21

Similar Documents

Publication Publication Date Title
US10438873B2 (en) Semiconductor chip package having heat dissipating structure
KR101131138B1 (ko) 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
KR101194549B1 (ko) 인쇄회로기판의 제조방법
US8994168B2 (en) Semiconductor package including radiation plate
JP2012104790A (ja) 半導体装置
KR20060079754A (ko) 반도체 패키지용 칩 패드가 라우트된 리드 프레임
JP2008159955A (ja) 電子部品内蔵基板
JP5393986B2 (ja) 半導体装置の配線基板、半導体装置、電子装置及びマザーボード
JP2006190771A (ja) 半導体装置
JP4489575B2 (ja) 半導体装置及びその製造方法
JP2009130048A (ja) 半導体装置及び電子装置
JP4494249B2 (ja) 半導体装置
JP5538682B2 (ja) 半導体装置及びその製造方法
JP2009026861A (ja) 半導体装置及びその製造方法
KR100839075B1 (ko) 아이씨 패키지 및 그 제조방법
JP2009147053A (ja) 半導体装置及びその製造方法
JP4635471B2 (ja) 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム
JP2010010269A (ja) 半導体装置、半導体装置製造用中間体およびそれらの製造方法
JP4825529B2 (ja) 半導体装置
US20090189297A1 (en) Semiconductor device
JP2009283835A (ja) 半導体装置及びその製造方法
JP2006278771A (ja) 半導体装置及びその製造方法
JP5302234B2 (ja) 半導体装置
JP2010219554A (ja) 半導体装置及びそれを用いた電子制御装置
JP5316261B2 (ja) マルチチップモジュールおよびプリント基板ユニット並びに電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101014

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111220