JP4825529B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその組み立てに関し、特に、配線基板を有する半導体装置に適用して有効な技術に関する。
大型基板の主面に半田バンプを介して複数個の半導体チップを搭載した後、各半導体チップをエポキシ樹脂でモールドし、次いでバーンイン試験および電気特性評価試験を行った後、ダイシング装置を使って大型基板を切断することにより、複数個のＢＧＡを製造する技術がある（例えば、特許文献１参照）。
特開平９−３２１０８８号公報（図７）
ＢＧＡ（Ball Grid Array)やＣＳＰ（Chip Size Package)等に使用される配線基板は、１層から成るコア材の主面及び裏面に配線パターンが形成されている。
しかしながら、半導体装置の薄型化に伴い、配線基板の厚さも薄くする傾向にある。これにより、コア材も薄くなるためコア材の機械的強度が低くなり縦方向（基板厚さ方向）に亀裂が生じ易くなる。
そこで、配線基板の機械的強度を向上するために、薄いコア材の片面に配線パターンを形成したものを準備し、それぞれのコア材を貼り合わせた、コア材が複数層から成る配線基板が使用されてきている。例えば、コア材が２層から成る配線基板を用いた半導体装置がある。
しかしながら、半導体装置の更なる小型化に伴い、特にチップサイズと配線基板がほぼ同じ大きさからなるＣＳＰにおいて、温度サイクル試験等で貼り合わせたコア材が剥離（コアクラック）するという問題が生じた。その結果、配線基板の主面と裏面を電気的に接続する貫通孔（スルーホール）内に形成された配線が断線する。
この剥離の問題について本発明者らが検討した結果、以下のことが明らかになった。
まず、半導体チップは、例えばシリコンからなるため、その熱膨張係数は約1.４である。これに対し、半導体チップを実装するための配線基板の熱膨張係数は約１０と半導体チップよりも遥かに大きい。すなわち、温度サイクル試験において貼り合わせたコア材のうち、熱膨張係数の差により半導体チップを実装している側のコア材の膨張がはんだボールを形成している側のコア材に比べ抑えられるため、貼り合わせた界面で剥離が生じる。
なお、半導体装置の薄型化に伴い、コア材の厚さも薄くなっているため、配線基板自体の機械的強度が低下していることも原因である。
さらに、剥離は温度サイクル試験によってパッケージ外周から生じ易いため、特に基板において貫通孔が複数のランドよりも外周に配置されていると、パッケージ外周からのコア材の剥離により、貼りあわせた部分で貫通孔が分離して断線に至ることが問題である。
本発明の目的は、半導体装置の信頼性の向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、配線基板の複数のランド部において最外周に配置された第１ランド部と電気的に接続されるメッキ膜が形成された第１貫通孔は、前記第１ランド部より前記配線基板の中心側に形成されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
半導体装置の配線基板において最外周に配置されたランド部に電気的に接続される第１貫通孔が、ランド部より配線基板の中心側に形成されていることにより、温度サイクル試験等で配線基板の外周からクラックが生じても第１貫通孔より外側に配置されたランド部でクラックの進展を抑制することができる。これにより、半導体装置の信頼性の向上を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図３は図２に示すＢ部の構造を示す拡大部分断面図、図４は図１に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図、図５は図４に示す配線基板の裏面側の導体パターンの一例を示す裏面図である。また、図６は図４に示す配線基板のスルーホールの構造の一例を示す拡大部分断面図、図７は図４に示す配線基板の変形例のスルーホールの構造を示す拡大部分断面図である。さらに、図８は図１に示す半導体装置の組み立てにおける樹脂モールドまでの組み立ての一例を示す製造プロセスフロー図、図９は図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての一例を示す製造プロセスフロー図、図１０は図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図である。
本実施の形態１の半導体装置は、配線基板上に半導体チップ１が搭載された樹脂封止型の小型の半導体パッケージであり、本実施の形態１ではその一例として、図１〜図３に示すようなＣＳＰ７を取り上げて説明する。なお、ＣＳＰ７は、配線基板の裏面３ｂに複数の外部端子である半田ボール８が格子状に配置されて取り付けられており、したがって、ＣＳＰ７は、ＢＧＡ型の半導体パッケージである。
図１〜図３に示すＣＳＰ７の構造について説明すると、配線基板であるパッケージ基板３と、パッケージ基板３の主面３ａに搭載され、かつ集積回路を有する半導体チップ１と、半導体チップ１の電極であるパッド１ｃとパッケージ基板３のボンディング用端子３ｐとを電気的に接続する導電性のワイヤ４と、パッケージ基板３の裏面３ｂの複数のランド部３ｄ上に設けられた複数の外部端子である半田ボール８と、樹脂体６とからなる。
なお、半導体チップ１は、例えば、シリコンなどによって形成され、その主面１ａには集積回路が形成されている。また、半導体チップ１におけるその厚さと交差する平面形状は方形状であり、本実施の形態１では正方形である。さらに、図１に示すように主面１ａの周縁部には集積回路と電気的に接続される複数のパッド１ｃが形成されている。また、このパッド１ｃと、パッケージ基板３の主面３ａの周縁部に配置されたボンディング用端子３ｐとが導電性のワイヤ４によってそれぞれ電気的に接続されている。このワイヤ４は、例えば、金線等である。
また、半導体チップ１は、図３に示すように、その裏面１ｂが、ペースト剤やダイアタッチフィルム等の接着剤２を介してパッケージ基板３に固着され、主面１ａを上方に向けた状態でパッケージ基板３に搭載されている。
また、樹脂体６は、例えば、エポキシ樹脂等からなるとともに、パッケージ基板３の主面３ａ側に形成されており、半導体チップ１及び複数の導電性のワイヤ４を樹脂封止するものである。
また、パッケージ基板３の裏面３ｂに設けられた複数の外部端子である半田ボール８は、例えば、Ｐｂ−Ｓｎ等の半田からなり、パッケージ基板３の裏面３ｂに格子状に配置されている。
ここで、パッケージ基板３は、主面３ａと、主面３ａに対向する裏面３ｂと、主面３ａの周縁部に形成された複数のボンディング用端子（ワイヤ接合部）３ｐと、裏面３ｂに形成された複数のランド部３ｄと、主面３ａ及び裏面３ｂに形成され、かつ複数のボンディング用端子３ｐと複数のランド部３ｄの間にそれぞれ形成された複数のスルーホール（第１貫通孔）３ｅとを有している。すなわち、主面３ａの周縁部に形成された複数のボンディング用端子３ｐは、それぞれ対応するスルーホール３ｅを介して裏面３ｂのランド部３ｄに電気的に接続されている。
なお、パッケージ基板３におけるその厚さと交差する平面形状は方形状であり、本実施の形態１では正方形である。
また、パッケージ基板３は、図３に示すように比較的薄い２枚のコア材３ｃを貼り合わせて形成されている。２枚のコア材３ｃの貼り合わせ後の厚さは、例えば、0.１ｍｍ程度であり、表裏面のソルダレジスト膜３ｑを含めた基板の総厚は、例えば、0.２ｍｍ程度である。これにより、パッケージ基板３の機械的強度の向上が図られているとともに、パッケージ基板３の薄型化に対応している。すなわち、ＣＳＰ７の薄型化に対応している。
また、本実施の形態１のＣＳＰ７は、小型の半導体パッケージであるが、図１及び図２に示すように、特にチップサイズとパッケージ基板３がほぼ同じ大きさのものである。すなわち、パッケージ基板３は、半導体チップ１より僅かに大きい程度の面積であり、半導体チップ１の外側のパッケージ基板３の周縁部の領域に、複数のボンディング用端子３ｐが並んで設けられており、これらのボンディング用端子３ｐと半導体チップ１のパッド１ｃがそれぞれワイヤ４で電気的に接続されている。
なお、複数のボンディング用端子３ｐは、図３及び図４に示すようにパッケージ基板３の主面３ａの周縁部において、ソルダレジスト膜３ｑの開口窓３ｆに露出している。さらに、ボンディング用端子３ｐは、その一端はそれぞれ配線３ｎを介してスルーホール３ｅに接続され、他端には電解メッキ処理用の給電線３ｒが接続されている。したがって、ボンディング用端子３ｐ、配線３ｎ及びスルーホール３ｅには電解メッキ処理が施されている。パッケージ基板３のボンディング用端子３ｐ、配線３ｎ、給電線３ｒ、スルーホール３ｅ及びランド部３ｄ等の導体パターンは、例えば、銅合金からなり、さらにこれらの導体パターンに施されるメッキは、例えば、Ｎｉ／Ａｕメッキである。本実施の形態１では、例えばサブトラクティブ法によりパッケージ基板３を製造した場合について説明したが、これに限定されるものではない。例えば、セミアディティブ法によりパッケージ基板３を製造する場合は、下地となるＣｕシード層を無電解メッキ処理により形成した後、電解メッキ処理によりＣｕ配線を形成してもよい。
一方、パッケージ基板３の裏面３ｂには、図５に示すように、それぞれスルーホール３ｅとランド部３ｄが相互に接続されてなる複数の導体パターンが形成されており、複数のランド部３ｄのうち、パッケージ基板３の裏面３ｂにおいて最外周に配置されたランド部（第１ランド部）３ｄと電気的に接続されているスルーホール３ｅは、最外周に配置されたランド部（第１ランド部）３ｄよりパッケージ基板３の中心側に形成されている。すなわち、スルーホール３ｅとランド部３ｄが相互に接続されてなる複数の導体パターンのうち、ランド部３ｄが最外周に配置された前記導体パターンにおいて、スルーホール３ｅはランド部３ｄより内側に形成されている。
なお、主面３ａ側のスルーホール３ｅと裏面３ｂ側のスルーホール３ｅは、図３に示すように、ホール内壁に形成されたメッキ膜３ｇによって電気的に接続されている。
本実施の形態１のＣＳＰ７では、パッケージ基板３において、最外周に配置されたランド部（第１ランド部）３ｄに電気的に接続されるスルーホール３ｅが、最外周に配置されたランド部（第1ランド部）３ｄよりパッケージ基板３の中心側（内側）に形成されていることにより、温度サイクル試験等でパッケージ基板３の外周から剥離が生じてもスルーホール３ｅより外側に配置されたランド部（第１ランド部）３ｄで剥離の進展を抑制することができる。
これにより、剥離がスルーホール３ｅに対して直接的なダメージを与えることを抑制でき、不良に至るまでの時間を稼ぐことができる。
その結果、スルーホール３ｅでの断線の発生を低減することができ、ＣＳＰ７の信頼性の向上を図ることができる。
なお、最外周ではなく、外側から２列目及びそれより内側に形成されたランド部（第２ランド部）３ｄを有する導体パターンにおいては、必ずしもスルーホール３ｅが対応するランド部（第２ランド部）３ｄより基板の中心側に配置されていなくてもよく、少なくとも複数のスルーホール（第１貫通孔）３ｅが最外周のランド部（第１ランド部）３ｄよりパッケージ基板３の中心側（内側）に配置されていれば、外周から２列目及びそれより内側に形成されたランド部（第２ランド部）３ｄより外側に配置されていてもよい。
また、図６及び図７は、パッケージ基板３のスルーホール３ｅ内に孔埋め材を充填する構造の例を示すものであり、例えば、図６に示すパッケージ基板３では、スルーホール３ｅの孔埋め材として、ソルダレジスト等の絶縁膜３ｉを充填している。前記孔埋め材としてソルダレジスト等の絶縁膜３ｉを充填することにより、基板のコスト上昇を抑えることができる。
一方、図７に示す変形例のパッケージ基板３では、スルーホール３ｅの孔埋め材として、銅合金等の金属膜３ｈが充填されている。前記孔埋め材として、スルーホール３ｅ内に金属膜３ｈが埋め込まれていることにより、スルーホール３ｅ内にボイドが形成されることを阻止できる。更には、パッケージ基板３の主面３ａ及び裏面３ｂに形成された配線３ｎと一体形成することが可能であるため、機械的強度を向上することができる。その結果、放熱性も向上させることができるだけでなく、仮に剥離（クラック）がパッケージ基板３の最外周に形成されたランド部（第１ランド部）３ｄを通過してスルーホール３ｅにまで到達したとしても断線不良を抑制することができ、ＣＳＰ７の信頼性を向上させることができる。
次に、本実施の形態１のＣＳＰ７の製造方法を、図８〜図１０に示す製造プロセスフロー図を用いて説明する。
まず、図８のステップＳ１に示す基板準備を行う。ここでは、複数のパッケージ基板３を形成する領域が区画配置された多数個取り基板９を準備する。なお、パッケージ基板３を形成する領域では、最外周に配置されたランド部（第１ランド部）３ｄと電気的に接続されるスルーホール３ｅが、ランド部（第１ランド部）３ｄよりパッケージ基板３を形成する領域の中心側（内側）に形成されている基板を準備する。
その後、ステップＳ２に示すダイボンディングを行って多数個取り基板９上に図３に示す接着剤２を介して半導体チップ１を固着する。その際、パッケージ基板３を形成する領域の周縁部のボンディング用端子３ｐ列の内側に半導体チップ１を搭載する。
その後、ステップＳ３に示すワイヤボンディングを行う。ここでは、図３に示すように、半導体チップ１の主面１ａのパッド１ｃと、これに対応する多数個取り基板９のパッケージ基板３のワイヤ接合部であるボンディング用端子３ｐとを金線等の導電性のワイヤ４によって電気的に接続する。
その後、ステップＳ４に示す樹脂モールドを行う。ここでは、多数個取り基板９上において、複数の半導体チップ１や複数のワイヤ４を樹脂成形金型１５の１つのキャビティ１５ａで一括して覆って樹脂封止し、これによって一括封止体５を形成する。なお、一括封止体５を形成する封止用樹脂は、例えば、熱硬化性のエポキシ樹脂等である。
その後、図９のステップＳ５に示すボールマウントを行って図３に示すようにパッケージ基板３の裏面３ｂの各ランド部３ｄに半田ボール８を接続する。
その後、ステップＳ６に示すマークを行う。ここではレーザマーキング法等でマーキング１０を行って一括封止体５にマークを付す。なお、マーキング１０は、例えば、インクマーキング法などで行ってもよい。
その後、ステップＳ７に示す個片化を行う。ここでは、一括封止体５の表面にダイシングテープ１２を貼り、ダイシングテープ１２で固定した状態でダイシングブレード１１によって切断して各ＣＳＰ７に個片化する。
これにより、ステップＳ８に示すようにＣＳＰ７の組み立てを完了して製品完成となる。
なお、図１０は樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図である。
図１０に示す変形例は、マークを行った後にボールマウントを行うものである。
ボールマウントの工程は、パッケージ基板３のランド部３ｄに半田を塗布した後、リフロー処理により半田ボール８を形成する。このため、ボールマウントの工程においても、このリフロー処理によりパッケージ基板３が更に反る問題が生じる。マークの工程では、レーザマーキング法などでマーキングを行うが、パッケージ基板３が反った状態では、一括封止体５の表面に垂直にレーザを照射することが困難となるため、一括封止体５の表面にマークが付されないというマーキング不良が発生する。
そこで、図１０に示す変形例は、パッケージ基板３が反る要因の一つである半田ボール８形成時のリフロー処理を行う前に、先にマークの工程を行うものである。これにより、マーキング不良を抑制することができる。
（実施の形態２）
図１１は本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図、図１２は図１１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図１３は図１２に示すＢ部の構造を示す拡大部分断面図である。また、図１４は図１１に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図、図１５は図１４に示す配線基板の裏面側の導体パターンの一例を示す裏面図、図１６は図１４に示すＣ−Ｃ線に沿って切断した断面の構造を示す拡大部分断面図である。
図１１〜図１３に示す本実施の形態２の半導体装置は、実施の形態１のＣＳＰ７と同様に、配線基板上に半導体チップ１が搭載された樹脂封止型の小型のＣＳＰ１３である。
本実施の形態２のＣＳＰ１３では、パッケージ基板３の裏面３ｂの複数のランド部３ｄにおいて、図１５に示すように最外周に配置されたランド部（第１ランド部）３ｄと電気的に接続されるスルーホール３ｅは、ランド部（第１ランド部）３ｄよりパッケージ基板３の中心側に形成されている。さらに、これに加えて複数のスルーホール（第１貫通孔）３ｅより外側に複数のダミースルーホール（第２貫通孔）３ｍが形成されており、本実施の形態２では、パッケージ基板３の４つの角部付近にダミースルーホール３ｍが形成されている。詳細には、パッケージ基板３において、複数のダミースルーホール（第２貫通孔）３ｍは、複数のスルーホール（第１貫通孔）３ｅ及び複数のランド部３ｄより外側に形成されており、さらに、第１方向に形成された複数のボンディング用端子３ｐの配列延長線と第１方向と交差する第２方向に形成された複数のボンディング用端子３ｐの配列延長線との交点付近にダミースルーホール３ｍが形成されている。
すなわち、最外周に配置されたランド部（第１ランド部）３ｄと電気的に接続されるスルーホール（第１貫通孔）３ｅが、ランド部（第１ランド部）３ｄより内側に形成されており、さらにパッケージ基板３の４つの角部付近にダミースルーホール（第２貫通孔）３ｍが形成されている。
なお、ダミースルーホール３ｍは、図１４〜図１６に示すように、ランド部３ｄやスルーホール３ｅ、さらにボンディング用端子３ｐ等の他の導体パターンと接続していないノンコネクトホールである。ダミースルーホール３ｍは、パッケージ基板３の周縁部に形成されるものであるが、特に応力が集中し易い角部に形成することが好ましい。上記した剥離（コアクラック）はパッケージ基板３の外周から進展するが、外周の中でも特にパッケージ基板３の中心から最も遠い箇所、すなわち角部付近に応力が集中し易いためである。
また、ＣＳＰ１３は、ＣＳＰ７と同様に、小型の半導体パッケージであり、パッケージ基板３は、半導体チップ１より僅かに大きい程度ある。そこで、本実施の形態２のＣＳＰ１３のように、最外周に配置されたランド部３ｄと電気的に接続されるスルーホール３ｅを、ランド部３ｄより内側に形成することにより、周縁部に形成するダミースルーホール３ｍとスルーホール３ｅとが同列配置になることを避けられる。つまり、最外周に配置されたランド部３ｄと電気的に接続されるスルーホール３ｅを、ランド部３ｄより内側に形成することにより、パッケージ基板３が半導体チップ１より僅かに大きなＣＳＰ１３であってもパッケージ基板３の周縁部にダミースルーホール３ｍを配置することが可能になる。
ただし、半導体チップ１とパッケージ基板３の大きさは、極めて近いため、パッケージ基板３の角部を含む周縁部にダミースルーホール３ｍを形成した場合、これらダミースルーホール３ｍの更に外側に放熱用ビア等の他の貫通孔を形成するスペースは無い。
本実施の形態２のＣＳＰ１３によれば、最外周に配置されたランド部（第１ランド部）３ｄと電気的に接続されるスルーホール（第１貫通孔）３ｅが、ランド部３ｄより内側に形成され、さらにパッケージ基板３の周縁部にダミースルーホール（第２貫通孔）３ｍが形成されていることにより、温度サイクル試験等でパッケージ基板３の外周から剥離が生じてもダミースルーホール３ｍによって剥離の進展を抑制することができる。さらに、剥離が内側に進展したとしても最外周のランド部３ｄでクラックの進展を抑制することができる。
これにより、実施の形態１に比べスルーホール３ｅにおける断線の発生をさらに低減することができ、ＣＳＰ１３の信頼性の向上をさらに図ることができる。
なお、ダミースルーホール３ｍ内に充填する孔埋め材としては、実施の形態１と同様に、ソルダレジスト等の絶縁膜３ｉを充填してもよいし、または、銅合金等の金属膜３ｈを充填してもよい。ただし、ダミースルーホール３ｍ内に金属膜３ｈを充填する場合、ダミースルーホール３ｍに導体膜を形成するとともに前記導体膜に繋がる給電線３ｒが接続されている必要がある。
また、本実施の形態２のＣＳＰ１３は、少なくともスルーホール３ｅの外側に複数のダミースルーホール３ｍが設けられていればよく、最外周に配置されたランド部３ｄと電気的に接続されるスルーホール３ｅが、必ずしもランド部３ｄより内側に形成されていなくてもよい。
本実施の形態２のＣＳＰ１３のその他の構造と、ＣＳＰ１３によって得られるその他の効果については、ＣＳＰ７と同様であるため、その重複説明は省略する。
（実施の形態３）
図１７は本発明の実施の形態３の半導体装置の構造の一例を封止体を透過して示す平面図、図１８は図１７に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図１９は図１７に示すＢ−Ｂ線に沿って切断した断面の構造を示す断面図、図２０は図１８に示すＣ部の構造を示す拡大部分断面図である。さらに、図２１は図１７に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図、図２２は図２１に示す配線基板の裏面側の導体パターンの一例を示す裏面図である。
図１７〜図２０に示す本実施の形態３の半導体装置は、実施の形態１のＣＳＰ７と同様に、配線基板上に半導体チップ１が搭載された樹脂封止型の小型のＣＳＰ１４である。
本実施の形態３のＣＳＰ１４では、パッケージ基板３の裏面３ｂの複数のランド部３ｄにおいて、図２２に示すように最外周に配置されたランド部３ｄと電気的に接続されるスルーホール３ｅは、ランド部３ｄよりパッケージ基板３の中心側に形成されている。さらに、これに加えて複数のスルーホール（第１貫通孔）３ｅより外側に複数のダミースルーホール（第２貫通孔）３ｍが形成されており、本実施の形態２では、図２１に示すようにパッケージ基板３の４つの角部付近（第１方向に形成された複数のボンディング用端子３ｐの配列延長線と第１方向と交差する第２方向に形成された複数のボンディング用端子３ｐの配列延長線との交点付近）と、ボンディング用端子３ｐの列間とにダミースルーホール３ｍが形成されている。
また、ＣＳＰ１４では、パッケージ基板３のスルーホール３ｅとダミースルーホール３ｍそれぞれが、レーザ加工によって形成されている。レーザ加工では、基板に貫通孔を形成する場合、ドリルで貫通孔を形成する場合に比較して貫通孔の孔径を非常に小さくすることができる。さらに、図２０に示すように、貫通孔におけるレーザの進行方向の前側の開口部３ｊと後ろ側の開口部３ｋとではその大きさが異なる。
レーザ加工においては、レーザの中心の強度が最も高く、中心から離れて外周に向かうにつれてレーザの強度が低くなる。したがって、レーザの中心は強度が高いことにより、基板を貫通するが、これに比べて外周は強度が低いため貫通までは至らず、結果として図２０に示すように、スルーホール３ｅにおける基板の厚さ方向に沿った断面の形状は、台形（正台形）になる。
図２０に示すパッケージ基板３の場合には、レーザの進行方向の前側の開口部（レーザ照射面とは反対側に形成されるスルーホール３ｅの開口部）３ｊは、その形状が、例えば、直径0.０２〜0.０３ｍｍ程度の円形であり、一方、レーザの進行方向の後ろ側の開口部（レーザ照射面に形成されるスルーホール３ｅの開口部）３ｋは、その形状が、例えば、直径0.０５〜0.０７ｍｍ程度の円形である。
なお、ダミースルーホール３ｍを形成する際に、レーザ加工の方向は主面側からでも裏面側からでもどちらでもよい。
また、ＣＳＰ１４のパッケージ基板３では、図２１に示すように、各ボンディング用端子３ｐの外側に図４に示すような給電線３ｒが形成されていない。すなわち、ＣＳＰ１４のパッケージ基板３は、無電解メッキ処理等によって各導体パターンのメッキを形成したものである。
また、ＣＳＰ１４は、ＣＳＰ７と同様に、小型の半導体パッケージであり、パッケージ基板３は、半導体チップ１より僅かに大きい程度ある。したがって、パッケージ基板３の周縁部にダミースルーホール３ｍを形成するスペースを確保するのが困難である。そこで、本実施の形態３のＣＳＰ１４では、ボンディング用端子３ｐの列間にダミースルーホール３ｍを配置するにあたり、全てのスルーホール３ｅをレーザ加工によって形成して貫通孔の孔径を非常に小さくすることで、スペースを確保している。すなわち、最外周に配置されたランド部３ｄと電気的に接続するスルーホール３ｅを、ランド部３ｄよりパッケージ基板３の中心側に形成できるとともに、周縁部にダミースルーホール３ｍを形成することができる。
特に、ピン数の増加によってダミースルーホール３ｍの形成がスペース的に困難な場合、スルーホール３ｅやダミースルーホール３ｍをレーザ加工によって形成することに相対的に小径の穴（ドリル加工で開けた穴よりも小さい穴）を開けることが可能となり、ダミースルーホール３ｍを形成するためのスペースの確保が容易になる。例えば、多ピン化に対応させてボンディング用端子３ｐの列間に形成する際のダミースルーホール３ｍは、図２１に示すように、可能な限り孔径が小さな方が好ましい。
このようにＣＳＰ１４においても、実施の形態２のＣＳＰ１３と同様に、最外周に配置されたランド部３ｄと電気的に接続されるスルーホール３ｅが、ランド部３ｄより内側に形成され、さらに４つの角部を含むパッケージ基板３の周縁部にダミースルーホール３ｍが形成されていることにより、温度サイクル試験等でパッケージ基板３の外周からクラックが生じてもダミースルーホール３ｍによってクラックの進展を抑制することができる。さらに、クラックが内側に進展したとしても最外周のランド部３ｄでクラックの進展を抑制することができる。
これにより、スルーホール３ｅにおける断線の発生をさらに低減することができ、ＣＳＰ１４の信頼性の向上をさらに図ることができる。
なお、ダミースルーホール３ｍ内に充填する孔埋め材としては、実施の形態１と同様に、ソルダレジスト等の絶縁膜３ｉを充填してもよいし、または、銅合金等の金属膜３ｈを充填してもよい。ただし、ダミースルーホール３ｍ内に金属膜３ｈを充填する場合、ダミースルーホール３ｍに導体膜を形成するとともに前記導体膜に繋がる給電線３ｒが接続されている必要がある。
本実施の形態３のＣＳＰ１４のその他の構造と、ＣＳＰ１４によって得られるその他の効果については、実施の形態２のＣＳＰ１３と同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２及び３では、パッケージ基板３においてコア材３ｃが２層の場合を説明したが、コア材３ｃは２層以上の複数の層が貼り合わされて形成されていれば何層であってもよい。
本発明は、配線基板を有した電子装置に好適である。
本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図２に示すＢ部の構造を示す拡大部分断面図である。 図１に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図である。 図４に示す配線基板の裏面側の導体パターンの一例を示す裏面図である。 図４に示す配線基板のスルーホールの構造の一例を示す拡大部分断面図である。 図４に示す配線基板の変形例のスルーホールの構造を示す拡大部分断面図である。 図１に示す半導体装置の組み立てにおける樹脂モールドまでの組み立ての一例を示す製造プロセスフロー図である。 図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての一例を示す製造プロセスフロー図である。 図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図である。 本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図１２に示すＢ部の構造を示す拡大部分断面図である。 図１１に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図である。 図１４に示す配線基板の裏面側の導体パターンの一例を示す裏面図である。 図１４に示すＣ−Ｃ線に沿って切断した断面の構造を示す拡大部分断面図である。 本発明の実施の形態３の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１７に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図１７に示すＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。 図１８に示すＣ部の構造を示す拡大部分断面図である。 図１７に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図である。 図２１に示す配線基板の裏面側の導体パターンの一例を示す裏面図である。
符号の説明
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ パッド（電極）
２ 接着剤
３ パッケージ基板（配線基板）
３ａ 主面
３ｂ 裏面
３ｃ コア材
３ｄ ランド部
３ｅ スルーホール（第１貫通孔）
３ｆ 開口窓
３ｇ メッキ膜
３ｈ 金属膜
３ｉ 絶縁膜
３ｊ，３ｋ 開口部
３ｍ ダミースルーホール（第２貫通孔）
３ｎ 配線
３ｐ ボンディング用端子（ワイヤ接合部）
３ｑ ソルダレジスト膜
３ｒ 給電線
４ ワイヤ
５ 一括封止体
６ 樹脂体
７ ＣＳＰ（半導体装置）
８ 半田ボール（外部端子）
９ 多数個取り基板
１０ マーキング
１１ ダイシングブレード
１２ ダイシングテープ
１３，１４ ＣＳＰ（半導体装置）
１５ 樹脂成形金型
１５ａ キャビティ

Claims (7)

  1. 平面形状が方形状からなる主面、平面形状が方形状からなり、かつ前記主面とは反対側の裏面、前記主面に形成された複数のワイヤ接合部、前記裏面に形成された複数のランド部、前記主面と前記裏面の間に形成された複数の第１貫通孔、前記主面と前記裏面の間に形成された複数の第２貫通孔、および前記複数の第１貫通孔のそれぞれの内壁に形成され、前記複数のワイヤ接合部と前記複数のランド部とをそれぞれ電気的に接続するメッキ膜を有する配線基板と、
    前記配線基板の主面上に搭載された半導体チップと、
    前記半導体チップの複数の電極と前記配線基板の主面に形成された前記複数のワイヤ接合部とをそれぞれ電気的に接続する複数のワイヤと、
    前記半導体チップ及び前記複数のワイヤを封止する樹脂体と、
    前記複数のランド部上に形成された複数の外部端子と、
    を有し、
    前記複数の第１貫通孔のうち、前記複数のランド部において最外周に配置された第１ランド部と電気的に接続されるメッキ膜が形成された貫通孔は、前記第１ランド部より前記配線基板の中心側に形成されており、
    前記複数の第２貫通孔は、前記複数の第１貫通孔および前記複数のランド部より前記配線基板の外側にそれぞれ形成されており、かつ、前記複数のワイヤ接合部のうちの前記配線基板の第１辺と並ぶ第１方向に沿って形成された複数の第１ワイヤ接合部の配列延長線と、前記複数のワイヤ接合部のうちの前記配線基板の前記第１辺と交差する第２辺と並ぶ第２方向に沿って形成された複数の第２ワイヤ接合部の配列延長線との交点部にそれぞれ形成されており、
    前記複数の第２貫通孔のそれぞれは、前記複数のワイヤ接合部、前記複数のランド部、および前記複数の第１貫通孔のそれぞれの内壁に形成された前記メッキ膜と接続されていないことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記複数の第１貫通孔の内部に金属膜が埋め込まれていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記複数の第１貫通孔及び前記複数の第２貫通孔の内部に金属膜が埋め込まれていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記複数の第１貫通孔はレーザによって形成されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記複数の第１貫通孔及び前記複数の第２貫通孔はレーザによって形成されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記配線基板は、複数のコア材を貼り合わせて形成されていることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記複数の第１貫通孔のそれぞれは、前記複数のワイヤ接合部よりも前記配線基板の中心側に形成されていることを特徴とする半導体装置。
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