JP2011035302A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体チップの信頼性を向上させる。
【解決手段】ウエハ（半導体ウエハ）４０をスクライブ領域４０ｂに沿って切断して、複数の半導体チップを取得するダイシング工程において、ダイシング工程は、ウエハ４０を切断する前に、スクライブ領域４０ｂにレーザを照射するレーザ加工工程を含む。このレーザ加工工程では、第１のエネルギーを有する第１のレーザを、スクライブ領域４０ｂの主面３ａ上に形成された金属パターン４１ａを含むレーザ加工領域４３に主面３ａ側から照射して、絶縁層（第１絶縁層）３４を取り除く。次に、第１のエネルギーよりも低い第２のエネルギーを有する第２のレーザを、レーザ加工領域４４のデバイス領域４０ａ側の端部を含むレーザ加工領域４４に照射して、レーザ加工領域４４に形成された金属残渣を取り除く。
【選択図】図９

Description

本発明は半導体装置の製造技術に関し、特に半導体ウエハを切断して複数の半導体チップを取得するダイシング工程に適用して有効な技術に関する。
半導体装置の製造工程において、半導体ウエハのスクライブ領域にＴＥＧ（Test Element Group）と呼ばれるテスト用の素子を形成し、半導体ウエハを切断する前にＴＥＧを用いて電気的特性をテストした後、スクライブ領域を切断して半導体ウエハから複数の半導体チップを取得する技術がある（例えば、特許文献１参照）。
特開平７−３０２７７３号公報
半導体装置の製造工程において、複数のデバイス領域（チップ形成領域）を有する半導体ウエハから複数の半導体チップを取得するダイシング工程では、例えば、各チップ形成領域の周囲に配置されるスクライブ領域を、ダイシングブレード（ブレード）と呼ばれる切断治具を用いて切断することにより、各半導体チップを個片化する。
半導体チップの半導体素子形成面である主面には、半導体素子と電気的に接続される配線層（チップ配線層）が形成され、半導体チップが有する複数の半導体素子は、この配線層を介して半導体チップの外部端子である複数のパッド（電極パッド）と電気的に接続される。半導体チップの主面上に形成される配線層の層間絶縁膜としては、一般にＳｉＯ２が用いられるが、近年、配線層のノイズ防止などの観点から、ＳｉＯ２よりも誘電率が低い、低誘電率材料（ＬＯＷ−Ｋ材と呼ばれ、例えば、ＳｉＯＮなどがこれに該当する）を用いる技術がある。
ところが、前記低誘電率材料は、ＳｉＯ２よりも密度が低いため、形成される層間絶縁膜が脆弱であり、ダイシングブレードで切断する際の衝撃等により、クラックなどが発生し、配線層が半導体チップの主面から剥離するという問題がある。この剥離を防止ないしは抑制する方法として、ダイシングブレードで切断する前に、スクライブ領域に形成された配線層および層間絶縁膜にレーザを照射してこれを取り除く、所謂、レーザグルービング技術が有効である。
本願発明者は、このレーザグルービング技術について検討を行い、以下の課題を見出した。
レーザグルービング技術では、スクライブ領域に形成された層間絶縁膜にレーザを照射することにより層間絶縁膜を取り除く。ところが、スクライブ領域には、前記の通りＴＥＧと呼ばれるテスト用の素子が形成され、配線層には金属パターンが形成されている。この金属パターンにレーザを照射するとレーザを照射した領域の両端に、溶融した金属の残渣が、数ミクロンの高さでひげ状に立ち上がることが判った。この金属溶融残渣が、半導体チップの端部に残留した場合、導電性異物となるため、半導体チップの信頼性を低下させる原因となる。
例えば、半導体チップの複数のパッドと、配線基板やリードフレームの複数の端子とを、複数のワイヤを介してそれぞれ電気的に接続する場合、ワイヤのループ高さが低ければ、ワイヤが金属溶融残渣と接触してしまう懸念がある。また、半導体チップの複数のパッドが形成された主面側を、配線基板の複数の端子が配置される面と対向した状態で実装する、所謂フリップチップ実装（フェイスダウン実装）を行う場合、金属溶融残渣が配線基板上に脱落すると、配線基板上の複数の端子が金属溶融残渣を介して短絡する懸念がある。
また、金属溶融残渣が半導体チップの端部に残留することを防止する方法として、ＴＥＧとチップ形成領域の間に、金属パターンが形成されていない領域（レーザ加工領域）を設け、このレーザ加工領域にレーザを照射して層間絶縁膜を取り除く方法も考えられる。しかしこの場合、レーザ加工領域を設けることにより、半導体ウエハにおけるスクライブ領域の占める面積が広くなるため、１枚の半導体ウエハから取得可能な半導体チップの数が減少するため、製造効率の低下や原材料コストの上昇を招く原因となる。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体チップの信頼性を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明の一つの実施の形態における半導体装置の製造方法は、
主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域のうちの隣り合うデバイス領域の間に形成され、前記主面上に金属パターンが形成されたスクライブ領域、および前記主面とは反対側に位置する裏面を有する半導体ウエハを準備する半導体ウエハ準備工程、
前記半導体ウエハを前記スクライブ領域に沿って切断して、複数の半導体チップを取得するダイシング工程、を有し、
前記ダイシング工程は、前記半導体ウエハを切断する前に、前記スクライブ領域にレーザを照射するレーザ加工工程を含み、
前記レーザ加工工程には、
第１のエネルギーを有する第１のレーザを、前記金属パターンを含む第１のレーザ加工領域に前記主面側から照射して、第１絶縁層を取り除く工程と、
前記第１のエネルギーよりも低い第２のエネルギーを有する第２のレーザを、前記第１のレーザ加工領域の前記デバイス領域側の端部を含む第２のレーザ加工領域に照射して、前記第２のレーザ加工領域に形成された金属残渣を取り除く工程と、を有しているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、半導体チップの信頼性を向上させることができる。
本発明の一実施の形態である半導体装置の全体構造を示す断面図である。 図１に示す配線基板の上面側の概要を示す平面図である。 図１に示すマイコンチップの主面側の平面を示す平面図である。 図１に示すマイコンチップの主面側の周縁部を拡大して示す要部拡大断面図である。 本発明の一実施の形態である半導体装置の製造方法のウエハ準備工程で準備する半導体ウエハの主面側の平面を示す平面図である。 図５に示すＡ部を拡大した要部拡大平面図である。 図６に示すスクライブ領域周辺の要部拡大断面図である。 図７に示す半導体ウエハの主面側から、第１のレーザを照射した状態を示す要部拡大断面図である。 図８に示す半導体ウエハの主面側から第２のレーザを照射した状態を示す要部拡大断面図である。 図９に示す半導体ウエハに第１のダイシングブレードを挿入している状態を示す要部拡大断面図である。 図１０に示す半導体ウエハを第２のダイシングブレードを用いて切断した状態を示す要部拡大断面図である。 配線基板に、図１に示すマイコンチップ、メモリチップを順に搭載し、配線基板の端子と電気的に接続した状態を示す要部拡大断面図である。 図１２に示す配線基板の上面側を樹脂封止した状態を示す要部拡大断面図である。 本発明の他の実施の形態である半導体装置において、半導体ウエハの主面側から、第１のレーザを照射した状態を示す要部拡大断面図である。 図１４に示す半導体ウエハの主面側から、第２のレーザを照射した状態を示す要部拡大断面図である。 図１に示す半導体装置の変形例を示す断面図である。 図１に示す半導体装置の変形例を示す断面図である。 図８に対する変形例を示す要部拡大断面図である。 図９に対する変形例を示す要部拡大断面図である。 本発明の実施の形態に対する比較例である半導体ウエハにレーザを照射した状態を示す要部拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
＜半導体装置の構造概要＞
図１は本実施の形態の半導体装置の全体構造を示す断面図、図２は図１に示す配線基板の上面側の概要を示す平面図である。本実施の形態では、本願発明者が検討した半導体装置の例として、一枚の配線基板上に種類の異なる複数の半導体チップ（例えばメモリ系チップと、メモリ系チップを制御するコントローラ系チップ）を実装して、１つの半導体パッケージ内にシステムを構成するシステム・イン・パッケージ(System In Package：ＳＩＰ)型半導体装置（以下、単にＳＩＰと記載する）を取り上げて説明する。
図１において、ＳＩＰ（半導体装置）１は上面（表面、主面、チップ搭載面）２ａ、上面２ａの反対側に位置する下面（裏面）２ｂ、上面２ａに形成された複数の端子（ボンディングリード）１１、１２、および下面２ｂに形成された複数のランド（外部端子）１３を有する配線基板２を有している。
図１および図２に示す配線基板２は、例えば、複数（例えば、４層あるいはそれ以上）の配線層（表面配線層、裏面配線層および内層配線）を有する多層配線基板である。また、各配線層に形成された配線は、例えば銅（Ｃｕ）を主体とする導電膜によって構成され、図１に示す端子１１、１２は、この配線を介して、それぞれ電気的に接続されている。図１では、これらの配線の図示が省略されており、配線基板２の上面２ａに形成された端子１１、１２と、配線基板２の下面（裏面）２ｂに形成された外部入出力用のランド１３のみが示されている。
また、本実施の形態では、配線基板２の端子１１、１２のレイアウトが、それぞれ複数列で配置される例を示している。つまり、マイコンチップ３と電気的に接続される端子１１は、四角形の平面形状からなるマイコンチップ３の搭載領域であるチップ搭載領域２ｃの各辺にそって、それぞれ複数列（図２では２列）で端子１１が配置されている。詳しくは、チップ搭載領域２ｃ内において、外側に配置される第１列目の端子１１と、第１列目の端子１１よりも内側に配置される第２列目の端子１１を有している。また、第１列目の端子１１と第２列目の端子１１の配列は、第１列目の端子１１の中心が、隣り合う第２列目の端子１１の間に位置するように、所謂、千鳥状に配置されている。また、メモリチップ４と電気的に接続される端子１２は、四角形の平面形状からなる配線基板２の上面２ａの一辺に沿って、複数列（図２では２列）で配置されている。このように、端子１１、１２を複数列で配置する場合、小さいスペース内に多数の端子１１、１２を配置するので、高機能化および小型化が要求される半導体装置には、特に好適である。
また、本実施の形態のＳＩＰ１は、配線基板２の下面２ｂに配置される複数のランド１３のそれぞれに、図示しない実装基板の端子と接合するための半田ボール（導電性部材、外部端子）１４を配置（接合）する、所謂ＢＧＡ（Ball Grid Allay）型の半導体装置の例を示している。ただし、ＳＩＰ１の外部端子の構造は、このＢＧＡ型に限定されず、例えば、複数のランド１３がそれぞれ下面２ｂ側に露出する、所謂、ＬＧＡ（Land Grid Allay）型の半導体装置とすることもできる。ＢＧＡやＬＧＡは、配線基板２の下面２ｂに複数の外部端子となる半田ボール１４、あるいはランド１３を行列状に複数列で配置するので、高機能化に伴って外部端子数が増加した半導体装置の実装面積を低減することができる。
配線基板２の上面２ａには、四角形の外形形状を成す主面３ａ、主面３ａの反対側に位置する裏面３ｂ、および主面３ａの周縁部の各辺に沿って形成された複数のパッド（電極パッド）２１を有するマイコンチップ（半導体チップ）３が、主面３ａを配線基板２の上面２ａと対向させた状態で搭載されている。また、マイコンチップ３の主面３ａ上に形成された複数のパッド２１は、パッド２１上に形成されたバンプ２２を介して配線基板２の複数の端子１１にそれぞれ電気的に接続されている。つまり、マイコンチップ３は、基材となる配線基板２の上面２ａ上に、所謂フリップチップ実装（フェイスダウン実装とも呼ばれる）により実装されている。
また、マイコンチップ３の裏面３ｂ側には、主面４ａ、主面４ａの反対側に位置する裏面４ｂ、および主面４ａの周縁部の少なくとも一辺に沿って形成された複数のパッド（電極パッド）４ｄを有するメモリチップ（半導体チップ）４が、裏面４ｂを裏面３ｂと対向させた状態で積層され、配線基板２上に搭載されている。図１では、２枚のメモリチップ４を積層する例を示している。また、メモリチップ４の複数のパッド４ｄは、それぞれ、ワイヤ５を介して配線基板２の複数の端子１２に電気的に接続されている。つまり、メモリチップ４は、基材となる配線基板２の上面２ａ上に、所謂フェイスアップ実装により実装されている。マイコンチップ３、複数のメモリチップ４および複数のワイヤ５は、封止樹脂（封止体）６により樹脂封止されている。
マイコンチップ３の主面３ａには半導体素子が形成され、各半導体素子は、配線基板２に形成された配線（端子１１、１２を含む）を介してメモリチップ４、あるいはランド１３に電気的に接続されている。つまり、ＳＩＰ１は、配線基板２に形成された配線を介して、メモリチップ４と、メモリチップ４を制御するコントローラ系の半導体チップであるマイコンチップ３を電気的に接続し、システムを構成している。
次に、図１に示すマイコンチップ３の構造について説明する。図３は、図１に示すマイコンチップの主面側の平面を示す平面図、図４は、図１に示すマイコンチップの主面側の周縁部を拡大して示す要部拡大断面図である。
マイコンチップ３は、例えばシリコン（Ｓｉ）からなる基材である半導体基板３１を有し、半導体基板３１の主面３ａには、半導体素子層３１ａが配置され、半導体素子層３１ａに、例えばトランジスタやダイオードなど、複数の半導体素子が形成されている。
半導体素子層３１ａに形成される複数の半導体素子は主面３ａに形成される複数の配線（チップ内配線）３２および主面３ａ上に形成される表面配線３３を介して複数のパッド２１にそれぞれ電気的に接続されている。
配線３２は、例えば、銅（Ｃｕ）からなる埋め込み配線であり、主面３ａ側に形成される絶縁層３４に溝あるいは孔を形成し、この溝あるいは孔に銅などの導電性金属材料を埋め込んだ後、表面を研磨して配線を形成する、所謂、ダマシン技術により形成されている。配線３２は、複数の配線層に積層形成され、層間導電路となるビアを介して、各配線層の配線３２が電気的に接続されている。また、配線３２は、複数の半導体素子を電気的に接続し、あるいは複数の半導体素子を各パッド２１に電気的に接続して回路を形成するが、この配線経路の引き回しスペースを確保するため、複数の絶縁層３４を介して複数層に積層されている。
各配線層の配線３２の間に配置される層間絶縁膜としては、一般に、酸化シリコン（ＳｉＯ２）などの半導体化合物からなる無機絶縁層から成る。基材である半導体基板３１との密着性を向上させる観点から、半導体化合物を用いることが好ましい。しかし、近年、半導体チップ（半導体装置）に形成される集積回路の集積度の向上に伴い、半導体チップに形成した回路内に発生するノイズを防止する重要性が増している。このノイズは、例えば、複数層に積層された配線３２間、あるいは、配線３２と半導体素子の間に寄生容量が発生することにより生じる。そこで、本実施の形態では、各配線層の配線３２の間に配置される層間絶縁膜として、ＳｉＯ２よりも比誘電率が低い低誘電率材料からなる絶縁層３４を用いている。
絶縁層３４を構成する材料としては、例えば、ＳｉＯＣ、ＳｉＯＦ、ＳｉＬＫ、ＳｉＣＮ、メチル基を含有するＳｉＯ２、ＭＳＱ（Methyl Silses Quioxane）等が含まれる。これらの低誘電率材料からなる絶縁層は、いずれもＳｉＯ２からなる絶縁層（比誘電率３．９〜４程度）よりも比誘電率が低い。これにより、各配線層に配置される配線３２の間に寄生容量が発生することを防止ないしは抑制することができる。つまり、ノイズの発生を防止ないしは抑制することができる。
なお、マイコンチップ３の主面３ａとは、複数の半導体素子の形成面からパッド２１を形成する面、すなわち、複数層で積層される絶縁層３４のうち、最上段に積層される絶縁層３４の上面までを指す。したがって、複数の半導体素子が形成される半導体素子層３１ａ、および半導体素子層３１ａ上に複数の絶縁層３４を介して積層され、複数の半導体素子と電気的に接続される配線３２が形成される面は、主面３ａに含まれる。
主面３ａ上には、パッド２１、パッド２１と一体に形成され、配線３２を介して複数のパッド２１と半導体素子とをそれぞれ電気的に接続する表面配線３３が形成されている。パッド２１および表面配線３３は、例えばアルミニウム（Ａｌ）からなり、主面３ａを保護するパッシベーション膜となる絶縁層（表面絶縁層）３５に覆われている。この絶縁層３５は、絶縁層３４との密着性を向上させる観点からは、絶縁層３４と同種の材料とすることもできるが、絶縁層３５については層間絶縁膜である絶縁層３４と比較して、マイコンチップ３内のノイズに与える影響が相対的に低いので、例えば、ＳｉＯ２などの半導体酸化物とすることもできる。この場合、絶縁層３４の比誘電率は絶縁層３５の比誘電率よりも低くなる。
また、パッド２１をマイコンチップ３の外部端子とするため、パッド２１の表面（主面３ａとの対向面の反対側に位置する面）には、絶縁層３５に開口部が形成され、パッド２１は、該開口部において、絶縁層３５から露出している。このパッド２１の開口部から露出する部分に、図１に示すバンプ２２が形成されている。バンプ２２は、例えば金からなるワイヤの端部を球状に溶融させて、パッド２１の表面に圧着する、所謂スタッドバンプである。
また、複数のパッド２１が配置される領域の周囲には、パッド２１が配置される領域を取り囲むように、ガードリング３６が配置されている。ガードリング３６は、配線３２、表面配線３３と同種の金属からなる導体パターンであって、絶縁層３４の表面から半導体素子層３１ａまで延在している。ガードリング３６を形成することにより、マイコンチップ３の外部からのノイズ（例えば静電気）が、マイコンチップ３の主要回路に伝搬されることを防止ないしは抑制することができる。また、ガードリング３６を形成することにより、水分などが、ガードリング３６の内側に侵入することを防止ないしは抑制することができる。
また、主面３ａ上の周端部（チップ端部）には、表面配線３３と同種の金属（本実施の形態ではアルミニウム）からなる金属パターン（導電性部材）３７が、複数配置されている。この金属パターン３７は、後述する本実施の形態の半導体装置の製造方法において、ＴＥＧと呼ばれる、ウエハ段階でおこなうテスト用の金属パターンの一部であるが、この金属パターン３７が主面３ａの周端部に配置される理由についての詳細は、後述する。
＜半導体装置の製造方法＞
次に、ＳＩＰ１の製造方法について説明する。まず、本実施の形態の半導体装置の概要を説明すると、本実施の形態の半導体装置の製造方法は、半導体チップ（マイコンチップ３、メモリチップ４）を準備する工程、半導体チップを基板（配線基板２）上に搭載し、半導体チップと基板を電気的に接続する工程、および半導体チップを封止する工程を有している。本実施の形態では、前記各工程のうち、半導体チップを準備する工程について、特に詳細に説明する。また、ＳＩＰ１は、マイコンチップ３およびメモリチップ４の２種類の半導体チップを有しており、それぞれ個別に準備するものであるが、代表してマイコンチップ３を準備する工程について説明する。
半導体チップを準備する工程には、複数のデバイス領域および各デバイス領域の間に配置されるスクライブ領域を有する半導体ウエハを準備する半導体ウエハ準備工程、スクライブ領域に形成された導体パターンを用いてテストを行うテスト工程、および半導体ウエハをスクライブ領域に沿って切断し、複数の半導体チップを取得するダイシング工程が含まれる。以下順に説明する。
まず、ウエハ準備工程では、図５〜図７に示すウエハ（半導体ウエハ）４０を準備する。図５は、本実施の形態のウエハ準備工程で準備する半導体ウエハの主面側の平面を示す平面図、図６は図５に示すＡ部を拡大した要部拡大平面図、図７は図６に示すスクライブ領域周辺の要部拡大断面図である。
本実施の形態で準備するウエハ４０は、略円形の平面形状を有する主面３ａおよび主面３ａの反対側に位置する裏面３ｂを有している。なお、ウエハ４０の主面３ａは、図４に示すマイコンチップ３の主面３ａに対応している。
また、ウエハ４０は、複数のデバイス領域４０ａを有し、各デバイス領域４０ａは、それぞれ図３および図４に示すマイコンチップ３に相当する。したがって、複数のデバイス領域４０ａには、それぞれマイコンチップ３が有する半導体素子、配線３２、絶縁層３４、パッド２１、表面配線３３、絶縁層３５が形成されている。なお、図１に示すマイコンチップ３を端子１１と電気的に接続するバンプ２２は、ウエハ４０を切断する前に、各パッド２１の露出面上に予め形成されている。
また、複数のデバイス領域４０ａのうちの隣り合うデバイス領域４０ａの間には、スクライブ領域４０ｂが形成されている。スクライブ領域４０ｂは格子状に形成され、ウエハ４０の主面３ａ上を複数のデバイス領域４０ａに区画している。
また、スクライブ領域４０ｂには、複数のテストパターン４１が形成されている。このテストパターン４１は、ＴＥＧ（Test Element Group）と呼ばれ、次工程において、デバイス領域４０ａ内に形成される半導体素子や配線などが正しく形成されているか否かを確認するためのテストに用いるパターンであって、最上層の絶縁層３４の表面には、デバイス領域４０ａ内の表面配線３３と同じ金属からなる金属パターン４１ａが形成されている。また、スクライブ領域４０ｂには、テスト用の半導体素子が形成され、金属パターン４１ａはこのテスト用の半導体素子と電気的に接続されている。なお、スクライブ領域４０ｂに形成される金属パターン４１ａとしては、前記したＴＥＧの他、写真製版技術を用いて配線パターンを形成する際に位置決めに用いるマークと呼ばれる金属パターンを形成する場合もあるが、本実施の形態では図示を省略し、代表してテストパターン４１を示している。
図５〜図７に示すウエハ４０は、以下のように形成する。まず、基材となる略円形のウエハ（例えば、シリコンウエハ）である半導体基板３１を準備して、図５および図６に示す各デバイス領域４０ａに、それぞれ主面３ａ側に、図４に示す半導体素子層３１ａから絶縁層３５までを形成する。すなわち、ウエハ４０の主面３ａに、デバイス領域４０ａ毎に複数の半導体素子およびこれに電気的に接続される複数の配線層を積層し、回路を形成する。この時、スクライブ領域４０ｂには、デバイス領域４０ａ内に形成する各部材と同じタイミングで、テストパターン４１が形成される。また、デバイス領域４０ａには、四角形のデバイス領域４０ａの外縁に沿って、ガードリング３６が形成されるが、ガードリング３６も、デバイス領域４０ａ内に形成する各部材と同じタイミングで、形成される。
マイコンチップ３を構成する半導体素子やパッド２１、配線３２、表面配線３３、絶縁層３４、３５などの各部材を形成する方法は、特に限定されず、例えば、半導体ウエハに集積回路を形成し、その主面上に電極パッドを形成する公知の方法を用いることができるので、詳細な説明は省略する。
次に、デバイス領域４０ａ内に形成した半導体素子や配線などの各パターンが正しく形成されているか否かを確認するためのテストを行う。本工程では、例えば、テストパターン４１の最表面に形成された金属パターン４１ａにプローブ端子を接触させて、各金属パターン４１ａに電気的に接続されるテスト用の半導体素子の電気的特性を確認する。
次に、表面配線３３の一部であるパッド２１（絶縁層３５から露出した開口部）の表面にバンプ２２を形成する。なお、本工程は、前記したテストパターン４１を用いたテスト工程の前に行っても良い。また、図１に示すメモリチップ４は、ワイヤ５を介して端子１２と電気的に接続するフェイスアップ実装で実装するので、メモリチップ４の製造工程においては、バンプ２２を形成する工程は省略することができる。
次に、ウエハ４０をスクライブ領域４０ｂに沿って切断し、複数のマイコンチップ３を取得する。本工程では、例えばダイシングブレードと呼ばれる切断治具を、スクライブ領域４０ｂに沿って走らせて切断する。
しかし、本実施の形態では、前記したように、絶縁層３４に、ＳｉＯ２よりも比誘電率が低い低誘電率材料を用いている。この低誘電率材料は、一般にＳｉＯ２に比較して密度が低く、また、種類によっては、多孔質形状となっており空孔率が高いため絶縁層自体が脆弱であり、構造的に弱く、ＳｉＯ２との界面の接着力が弱い。このため、ダイシングブレードを、低誘電率材料からなる絶縁層３４に当接させて切断すると、クラックやチッピングが発生しやすい。クラックやチッピングが発生すると、絶縁層３４が剥離する場合があり、その剥離が、デバイス領域４０ａ内まで進展すると、半導体チップの信頼性を低下させる原因となる。そこで、本実施の形態では、ダイシングブレードにより切断する前に、予め、スクライブ領域４０ｂにレーザ加工を施して、後にダイシングブレードで切断する領域の絶縁層３４を取り除く、所謂レーザグルービング技術を用いている。すなわち、本実施の形態のダイシング工程には、ウエハ４０を切断する前にレーザ加工工程が含まれている。
ここで、本願発明者がレーザグルービング技術について検討した所、以下の課題を見出した。図８は、図７に示す半導体ウエハの主面側から、第１のレーザを照射した状態を示す要部拡大断面図、図９は、図８に示す半導体ウエハの主面側から第２のレーザを照射した状態を示す要部拡大断面図である。また図２０は、本実施の形態に対する比較例である半導体ウエハにレーザを照射した状態を示す要部拡大断面図である。
レーザグルービング技術では、スクライブ領域４０ｂにレーザ加工を施して、後にダイシングブレードで切断する領域の絶縁層３４を取り除く。例えば、図８に示すように、積層された複数の絶縁層３４を貫通して、半導体基板３１の表面を露出させるように開口部を形成する。したがって、少なくとも半導体基板３１上に積層された絶縁層３４を取り除くことができる程度の加工エネルギーを有するレーザをウエハ４０の主面３ａ側から照射する。ところが、本願発明者の検討によれば、絶縁層３４を取り除くことができる程度の加工エネルギーを有するレーザを、例えばアルミニウムなどの金属からなるテストパターン４１に照射すると、図８あるいは図２０に示すように、レーザを照射した領域の両端に溶融した金属の残渣である金属残渣（金属溶融残渣）４２が、数ミクロン以上の高さでひげ状に立ち上がることが判った。この金属残渣４２の高さ（金属パターン４１ａの表面から最も離れた頂部までの距離）は、半導体基板３１上に形成された配線層（配線３２、絶縁層３４、表面配線３３、および絶縁層３５からなる層）の高さ（厚さ）よりも高い。例えば、前記配線層の高さ（厚さ）が１〜２μｍ程度であるのに対して、金属残渣４２の高さは、５μｍ〜１２μｍの高さとなる。なお、図８、図９あるいは図２０では半導体基板３１上に形成された配線層の構造を判り易く示すため、配線３２、絶縁層３４、表面配線３３、および絶縁層３５からなる配線層を拡大して示している。このため、図８、図９あるいは図２０においては、金属残渣４２の高さは前記配線層の高さと比較して相対的に低く示しているが、本願発明者が具体的に検討した複数の半導体ウエハにおいては、いずれも、配線層の高さと比較して２倍以上の高さで金属残渣４２が立ち上がっていることを確認した。また、後で説明する図１５および図１８についても同様である。
レーザ加工領域４３の両端に形成される金属残渣４２のうち、スクライブ領域４０ｂ側に形成される金属残渣４２ｂは、後にダイシングブレードで加工することにより除去することができるので、特に大きな問題とはならない。しかし、デバイス領域４０ａ側に形成される金属残渣４２ａは、ダイシング工程が完了した後も、半導体チップ（マイコンチップ３、あるいはメモリチップ４）の端部に残留することとなる。この金属残渣４２ａは、導電性異物となるため、半導体チップの信頼性を低下させる原因となる。
例えば、図１に示すマイコンチップ３の主面３ａの周縁部に、金属残渣４２ａが形成されている場合、金属残渣４２ａが配線基板２上に脱落すると、配線基板２上の複数の端子１１が金属残渣４２ａを介して短絡する懸念がある。特に、図２に示すように、端子１１をチップ搭載領域２ｃの各辺に沿って複数列で配置するような、狭ピッチ多ピン化されたＳＩＰ１のような半導体装置の場合、隣り合う端子１１の距離が短くなるため、金属残渣４２ａによって短絡する危険性が上昇する。また、例えば、メモリチップ４の主面４ａの周縁部に、金属残渣４２ａが形成されている場合、ワイヤ５のループ高さが低ければ、ワイヤ５が金属残渣４２ａと接触してしまう懸念がある。特に、本実施の形態のように複数の半導体チップを積層するタイプの半導体装置においては、パッケージ全体の厚さを低減する観点から、ワイヤ５のループ高さを低くする必要がある。このため、ワイヤ５と金属残渣４２ａが接触する危険性が上昇する。
このように、半導体チップの信頼性低下の原因となる金属残渣４２ａが形成されることを防止する観点からは、図２０に示すように、金属パターン４１ａとガードリング３６の距離を広く確保して、レーザ加工領域４３のデバイス領域４０ａ側の端部が、金属パターン４１ａの形成されていない領域となるように配置する方法も考えられる。しかし、この場合、レーザによる加工精度や、レーザを照射する際の熱影響等を考慮すると、金属パターン４１ａからガードリング３６までの距離Ｌ１を広くとる必要がある。本願発明者の検討によれば、距離Ｌ１を４０μｍ以上とする必要がある。
これに対し、図８に示すように、レーザ加工領域４３の両端を、金属パターン４１ａと重なるように配置する場合、レーザ加工精度や、レーザ加工による熱影響の観点から、距離Ｌ１を４０μｍよりも小さく、必要最小限（例えば、１０μｍ〜２０μｍ程度）とすることができる。
つまり、図２０に示すように、レーザ加工領域４３のデバイス領域４０ａ側の端部が、金属パターン４１ａの形成されていない領域となるように配置する場合、スクライブ領域４０ｂの幅を広くとる必要がある。この結果、１枚のウエハ４０から取得可能な半導体チップ（マイコンチップ３）の数が減少するので、製造効率が低下する、あるいは、材料コストが増加する、などの課題が生じる。
そこで、本願発明者は、製造効率の低下を抑制しつつ、かつ、金属残渣４２ａがマイコンチップ３の主面３ａやメモリチップ４の主面４ａの周縁部に残留することを防止する技術について検討し、以下のレーザ加工技術を見出した。
すなわち、まず、図８に示すように第１のエネルギーを有する第１のレーザを、金属パターン４１ａを含むレーザ加工領域４３に主面３ａ側から照射して、絶縁層３４を取り除く。その後、図９に示すように第１のエネルギーよりも低い第２のエネルギーを有する第２のレーザを、レーザ加工領域４３のデバイス領域４０ａ側の端部を含むレーザ加工領域４４に主面３ａ側から照射する。
この場合、レーザ加工領域４３の両端には、金属パターン４１ａが配置されるので、第１のレーザを照射した後は、図８に示すように金属残渣４２ａが形成される。しかし、次に、第２のレーザをレーザ加工領域４３のデバイス領域４０ａ側の端部を含むレーザ加工領域４４に照射することにより、形成された金属残渣４２ａを選択的に取り除く。この結果、図３に示すように、得られるマイコンチップ３の周縁部には、金属パターン４１ａ（図７参照）の一部であった金属パターン３７が配置されるが、その表面の金属残渣４２ａは取り除かれた状態となる。
ここで、第１および第２のレーザのエネルギーについて説明する。レーザグルービング技術では、レーザ照射することにより加工エネルギーを被照射物に印加して、被照射物を溶融、あるいは気化させて取り除く。したがって、被照射物に印加される加工エネルギーを調整することにより、被照射物を選択的に取り除くことができる。つまり、本実施の形態では、第１のレーザにより、レーザ加工領域４３に形成された絶縁層３４、およびテストパターン４１を構成する金属パターン４１ａを取り除く。続いて照射する第２のレーザの加工エネルギーで、図８に示す金属残渣４２ａは取り除くことができ、かつ、金属パターン４１ａは殆ど加工しない程度に加工エネルギーを十分に小さくすることで、金属残渣４２ａを選択的に取り除くことができる。
被照射物に印加される加工エネルギーは、照射するレーザの出力（エネルギー出力）、焦点深度、および周波数により規定される。したがって、被照射物に印加する加工エネルギーを調整する手段として、第２のレーザの出力を第１のレーザの出力よりも低くする方法、第２のレーザの照射面から焦点深度までの距離を第１のレーザから焦点深度までの距離よりも長くする方法、あるいはこれらを組み合わせる方法を用いることができる。本実施の形態では、例えば、第２のレーザの出力を、第１のレーザの出力に対して１／５とすることにより、金属残渣４２ａを選択的に取り除いている。
また、本実施の形態では、第１のレーザを照射するレーザ加工領域４３の幅は、第２のレーザを照射するレーザ加工領域４４の幅よりも太い。これは以下の理由による。すなわち、レーザ加工領域４３は、ダイシングブレードを挿入するための溝を形成する領域であり、ダイシングブレードの位置合わせ精度、およびレーザ加工の位置合わせ精度の観点から、ある程度のマージンが必要となる。一方、第２のレーザを照射するレーザ加工領域４４は、金属残渣４２ａに照射することができれば良いので、ダイシングブレードの位置合わせ精度は考慮しなくても良い。また、レーザ加工領域４４はレーザ加工領域４３よりも、デバイス領域４０ａ側に配置されるので、レーザ加工領域４３よりも幅を狭くした方が、ガードリング３６までの距離を短くすることができる。このため、本実施の形態では、レーザ加工領域４３の幅をレーザ加工領域４４の幅よりも太くしている。
レーザ加工を行う場合には、被照射物（本実施の形態では、金属パターン４１ａおよび絶縁層３４）の表面に、例えば、ＰＶＡ（Polyvinyl Alcohol）など、水溶性の有機化合物からなる薄膜を形成し、該薄膜の上面側からレーザを照射する。これは、レーザ加工時に発生する塵などを、レーザ加工後の洗浄により、除去しやすくするためである。本実施の形態では、金属残渣４２ａを取り除く第２のレーザを、第１のレーザを照射した後から照射するので、第２のレーザを照射する工程では、金属残渣４２ａが薄膜から露出した状態で第２のレーザを照射する。このため、第１のレーザと比較して加工エネルギーが低い第２のレーザは、薄膜によってさらに加工エネルギーが低下するため、薄膜に覆われている金属残渣４２ａ以外の領域はより加工され難くなる。すなわち、金属残渣４２ａを選択的に取り除き易くなる点で有利である。
第２のレーザによるレーザ加工により金属残渣４２ａを選択的に取り除くと、後述するダイシングブレードを用いた切断工程の前の前処理が完了する。なお、ダイシングブレードによる切断を行う前に洗浄工程を行って、レーザ加工時に形成した水溶性の薄膜とともに、レーザ加工時に発生した塵などを除去しても良いが、切断工程時にも切断屑が発生するので、洗浄工程は、切断後に一括して行うこともできる。
また、本実施の形態では、第１のレーザによるレーザ加工において、ダイシングブレードを用いて切削する切削加工領域４０ｃ全体の絶縁層３４を除去する訳ではなく、切削加工領域４０ｃの両端に第１のレーザによるレーザ加工を施して２つの溝を形成している。すなわち、切削加工領域４０ｃの両端にそれぞれ第１のレーザにより加工されるレーザ加工領域４３を配置している。換言すれば、本実施の形態では第１のレーザおよび第２のレーザを照射してレーザ加工を完了した時点で、切削加工領域４０ｃ内に絶縁層３４およびテストパターン４１の一部が残っている。これにより、切削加工領域４０ｃ全体をレーザ加工領域とする場合と比較して、レーザ加工領域４３の幅を狭くすることができる。レーザ加工領域４３の幅を狭くすると、レーザ加工位置の位置精度を向上させることができるので、レーザ加工精度に起因して必要なマージン（スクライブ領域４０ｂの幅）を小さくすることができる。したがって、図８および図９の変形例としては、レーザ加工領域４３の幅を切削加工領域４０ｃの幅よりも太くして、切削加工領域４０ｃ内の絶縁層３４を全て第１のレーザにより取り除くこともできるが、上記観点からは、図８および図９に示すように切削加工領域４０ｃの両端にそれぞれ第１のレーザにより加工されるレーザ加工領域４３を配置することが好ましい。
次に、ダイシングブレードを用いてスクライブ領域４０ｂを切削加工し、ウエハ４０を切断して、複数のマイコンチップ３を取得する。ダイシングブレードを用いた切断方法は、以下に説明する方法の他、種々の変形例を適用することができるが、本実施の形態では、一例として、ブレード幅の異なる複数（２種類）のダイシングブレードを用いて切断する方法について説明する。
図１０は、図９に示す半導体ウエハに第１のダイシングブレードを挿入している状態を示す要部拡大断面図、図１１は図１０に示す半導体ウエハを第２のダイシングブレードを用いて切断した状態を示す要部拡大断面図である。
図１０および図１１に示すブレード５１、５２は、基体となる樹脂あるいは金属に、例えばダイヤモンドからなる砥粒を結合させた、所謂、レジンボンドブレード、あるいはメタルボンドブレードと呼ばれる切削治具（切断治具）である。ブレード５１、５２は、それぞれ環状に形成され、回転させながら、その周縁部（すなわち、ブレードの先端部）を切削対象物に押し当てることにより切削する。
本工程では、まず、ウエハ４０の裏面３ｂにダイシングテープ５３を貼着する。ダイシングテープ５３は、本工程において、ウエハ４０の裏面３ｂ側を保護する機能、ダイシングテープ５３の周縁部に配置される図示しない枠体と、ウエハ４０を一体化して、ウエハ４０の位置を固定する機能、あるいは、ウエハ４０から個片化された半導体チップ（マイコンチップ３）が飛散するのを防止する機能を有している。
第１のブレード５１をスクライブ領域４０ｂ内の切削加工領域４０ｃに配置して、ブレード５１を回転させながら、図５に示すスクライブ領域４０ｂに沿って移動させる。ブレード５１は、両側面５１ａが前記した第１のレーザによるレーザ加工領域４３（図８参照）に形成された溝の延長線上に位置するように配置する。したがって、レーザ加工領域４３は、ブレード５１を配置する位置精度を考慮して、側面５１ａがレーザ加工領域４３内に収まるような幅を有している。
ブレード５１による切削工程では、ブレード５１の先端が、切削加工領域４０ｃ内に残っている絶縁層３４（図９参照）およびテストパターン４１（図９参照）の一部を順次切削する。絶縁層３４は前記したように、ＳｉＯ２と比較して脆弱な低誘電率膜からなるため、切削中に、絶縁層３４にクラックやチッピングなどが発生する場合もある。しかし、本実施の形態では、予め切削加工領域４０ｃの両端にレーザ加工による溝を形成しているので、仮に切削加工領域４０ｃ内の絶縁層３４にクラックやチッピングが発生した場合であっても、デバイス領域４０ａに形成された絶縁層３４には進展しない。つまり、ダイシング工程における絶縁層３４の剥離等の不具合を防止することができる。
また、本実施の形態では、ブレード５１によりウエハ４０を完全に切断せず、ウエハ４０の途中（例えば、図１０に示すように半導体基板３１の途中）まで切削する、ハーフカットを行う。このように、切削工程を複数回に分けて段階的に切断することにより、１回の切削工程でウエハ４０を裏面３ｂ側まで切断する場合と比較して、切削抵抗を低減することができるので、切削工程時にウエハ４０に加わる応力を低減することができる。
次に、図１１に示すように、第２のブレード５２を用いて、ウエハ４０の裏面３ｂ側を貫通してダイシングテープ５３の一部まで切削する第２の切削工程を行う。本工程では、ウエハ４０を完全に切断する、フルカットを行う。ウエハ４０をフルカットすると、デバイス領域４０ａの主面３ａ側の端部が、スクライブ領域４０ｂの方向に傾く場合がある。この時、主面３ａ側に形成されたデバイス領域４０ａの絶縁層３４がブレード５２に接触すると、接触箇所にチッピングなどが発生する可能性がある。この観点からは、本実施の形態のようにフルカットを行う第２の切削工程においてはブレード５１よりも幅の狭いブレード５２を用いる方が好ましい。デバイス領域４０ａの主面３ａ側の端部からブレード５２までの距離を広くすることにより、第２の切削工程におけるチッピングの発生をより確実に防止できるからである。
本工程が完了すると、ウエハ４０のデバイス領域４０ａは、それぞれ個片化され、図３に示すマイコンチップ３を複数取得する。
次に、図１に示すＳＩＰ１を製造する、その他の工程について説明する。図１２は、配線基板に、図１に示すマイコンチップ、メモリチップを順に搭載し、配線基板の端子と電気的に接続した状態を示す要部拡大断面図である。また、図１３は、図１２に示す配線基板の上面側を樹脂封止した状態を示す要部拡大断面図である。
図１２において配線基板５５は、複数個分の配線基板２（図１参照）が、例えばマトリクス状に複数個並べられた状態で一体に形成された、所謂多数個取り配線基板である。
配線基板５５の上面２ａには、図１に示す配線基板２に相当する製品形成領域５５ａが複数形成され、それぞれに図１および図２に示す複数の端子１１、１２が形成されている。以下半導体チップを順次搭載する工程、および半導体チップと配線基板の端子を電気的に接続する工程について簡単に説明する。
本工程では、まず、マイコンチップ３をフリップチップ接続により、配線基板５５の上面に搭載する。詳しくは、図１に示す配線基板の端子１１上に、バンプ２２と接合させる半田（迎え半田）をそれぞれ配置して、マイコンチップ３の主面３ａ側に形成された複数のバンプ２２と半田とを接合する。この時、マイコンチップ３の主面３ａ側の端部に、図８に示すような金属残渣４２ａが残留しており、これが落下すると、隣り合う端子１１が短絡する原因となるが、本実施の形態では、前記したように、金属残渣４２ａを確実に除去することができるので、これを防止することができる。マイコンチップ３の複数のパッド２１と配線基板５５の複数の端子１１をそれぞれ電気的に接続した後、マイコンチップ３の主面３ａと配線基板５５の上面２ａの間にアンダフィル樹脂を配置して、接合部を保護する。アンダフィル樹脂１５は、例えばマイコンチップ３の周縁部の隣に図示しない充填ノズルを配置してマイコンチップ３の一方の辺から対向辺の方向に向かってアンダフィル樹脂を注入することにより配置する。この時、図８に示すような金属残渣４２ａが残留していると、アンダフィル樹脂１５を注入する際の圧力により、金属残渣４２ａがマイコンチップ３の端部から脱落し易くなる。しかし、本実施の形態では、前記したように、金属残渣４２ａを確実に除去することができるので、これを防止することができる。
次に、マイコンチップ３の裏面３ｂ側にメモリチップ４をフェイスアップ実装により搭載する。詳しくは、図１に示すようにメモリチップ４の裏面４ｂとマイコンチップ３の裏面３ｂを対向させた状態で、例えばＤＡＦ（Die Attach Film）と呼ばれる接着シートを介して接着する。本実施の形態では、２枚のメモリチップ４を搭載する例を示しているが、複数のメモリチップを積層する場合、図１に示すように下層のメモリチップ４のパッド４ｄが、露出するように上層のメモリチップ４を下層のメモリチップ４の主面４ａ上に積層する。
次に、メモリチップ４の複数のパッド４ｄ（図１参照）と配線基板５５の端子１２（図１参照）を、ワイヤ５を介して電気的に接続する。この時、メモリチップ４の主面４ａ側の端部に、図８に示す金属残渣４２ａが残留している場合、ワイヤ５のループ高さが低いとワイヤ５と金属残渣４２ａが接触してしまう場合がある。しかし、本実施の形態によれば、メモリチップ４（すなわち、フェイスアップ実装する半導体チップ）の製造工程においても、金属残渣４２ａを確実に除去することができるので、ワイヤ５のループ高さによらず、これを防止することができる。この結果、ワイヤ５のループ高さを低く抑えることができるので、複数枚の半導体チップが積層されるＳＩＰ１のような半導体装置であっても、パッケージ高さの上昇を抑制することができる。
次に、図１３に示すように、配線基板５５の上面２ａ側に配置されたマイコンチップ３、メモリチップ４、および複数のワイヤ５を樹脂封止して、これらを保護する。本工程は、例えば、図１３に示すように、上型５６ａおよび下型５６ｂよりなる成型金型５６のキャビティ５６ｃ内に図１２に示す配線基板５５を配置した後、キャビティ５６ｃ内に封止樹脂６を注入することにより行う。この時、メモリチップ４の主面４ａの周縁部に図８に示すような金属残渣４２ａが残留していると、封止樹脂６の注入時の圧力により、金属残渣４２ａあるいはワイヤ５が僅かに変形して短絡する可能性がある。しかし、本実施の形態によれば、メモリチップ４の製造工程においても、金属残渣４２ａを確実に除去することができるので、これを防止することができる。
次に、ボールマウント工程として、配線基板５５の下面２ｂ側に、図１に示す複数の半田ボール１４を形成する。その後、複数の製品形成領域５５ａ（図１２参照）を有する配線基板５５を封止樹脂６とともに切断し、個片化して、複数のＳＩＰ１を取得する。
以上説明したように、本実施の形態によれば、ダイシングブレードで切削加工を施す前に、レーザ加工をおこなって、スクライブ領域４０ｂの絶縁層３４を取り除くので、ダイシング工程において、半導体チップの層間絶縁膜である絶縁層３４にクラックやチッピングが発生し、半導体基板３１から剥離してしまうことを防止することができる。
また、レーザ加工工程では、絶縁層３４を取り除くための、エネルギーの強い第１のレーザを照射するレーザ加工領域４３の両端が、スクライブ領域４０ｂの主面３ａ上に形成される金属パターン４１ａと重なるように配置することにより、ガードリング３６と金属パターン４１ａの距離を４０μｍよりも小さく、例えば１０μｍ〜２０μｍとすることができる。この結果、ウエハ４０におけるスクライブ領域４０ｂの占める面積を低減することができるので、１枚のウエハ４０から取得できる半導体チップ（マイコンチップ３、メモリチップ４）の数が増加する。
また、第１のレーザを照射すると、レーザ加工領域４３のデバイス領域４０ａ側の端部に、金属残渣４２ａが残留するが、第１のレーザよりもエネルギーの低い第２のレーザを照射することにより、金属残渣４２ａを選択的に取り除くことができる。したがって、金属残渣４２ａが半導体チップの端部に残留することに起因する短絡などの問題を防止することができる。つまり、半導体チップの信頼性を向上させることができる。
（実施の形態２）
前記実施の形態では、第１のレーザにより絶縁層３４を取り除く際に発生する金属残渣４２ａを第２のレーザで選択的に取り除く実施態様について説明した。本実施の形態では、絶縁層３４を取り除く前に、予め、主面３ａ上の金属パターンを取り除く実施態様について説明する。
図１４は、本実施の形態の半導体ウエハの主面側から、第１のレーザを照射した状態を示す要部拡大断面図、図１５は図１４に示す半導体ウエハの主面側から、第２のレーザを照射した状態を示す要部拡大断面図である。なお、本実施の形態の半導体装置の製造方法と前記実施の形態で説明した半導体装置の製造方法の相違点は、半導体ウエハの主面側をレーザ加工する工程である。したがって、前記実施の形態と重複する説明は省略する。
本願発明者が、前記実施の形態で説明した金属残渣４２ａについて成分分析を行った所、金属残渣４２ａに含まれる金属成分は、金属パターン４１ａを構成する金属材料であるアルミニウムが大半を占めることが判った。これは、ウエハ４０の主面３ａ側に形成される複数層の配線のうち、表面配線３３（すなわち、金属パターン４１ａ）が最も厚い配線であるためと考えられる。また、絶縁層３４を取り除くことができる程度の比較的高い加工エネルギーを有するレーザを金属に照射すると、金属は溶融し、溶融金属が表面（主面３ａ側）に吹き出ることとなる。表面に吹き出た溶融金属は、大気（雰囲気）に暴露することにより急激に冷却されて凝固し、金属残渣４２になると考えられる。特に、レーザ加工領域の端部に大気に露出する金属パターン４１ａが形成されている場合、金属パターン４１ａが放熱材として機能するため、レーザ加工領域に隣接する金属パターン４１ａの端部にヒゲ状に残留すると考えられる。
したがって、絶縁層３４を取り除くことができる程度の比較的高い加工エネルギーを有するレーザを金属に照射する前に、予めレーザ加工領域内の金属パターン４１ａを取り除いておくことにより、金属残渣４２の形成を防止ないしは抑制することができる。第１に、レーザ加工領域内の金属量を大幅に低減することができるからである。また、第２に、前記実施の形態１で説明したレーザ加工領域４３に、銅からなる内層の配線３２が含まれる場合であっても、主面３ａ上に形成された金属パターン４１ａを取り除くことにより、配線３２に起因した溶融金属が主面３ａ上で凝固しても、主面３ａ上に残留し難い。つまり、凝固した溶融金属は金属残渣４２とはならずに、周囲に落下するので、洗浄する際に取り除くことができるからである。
そこで、本実施の形態では、レーザ加工により絶縁層３４を取り除く前に、予めレーザ加工領域内の金属パターン４１ａを取り除くレーザ加工技術について説明する。すなわち、まず、図１４に示すように第１のエネルギーを有する第１のレーザを、テストパターン４１を含むレーザ加工領域４５に照射して、レーザ加工領域４５内の金属パターン４１ａを取り除く。その後、図１５に示すように第１のエネルギーよりも高い第２のエネルギーを有する第２のレーザを、レーザ加工領域４６に照射して、レーザ加工領域４６内の絶縁層３４を取り除く。ここで、レーザ加工領域４６のデバイス領域４０ａ側の端部が、レーザ加工領域４５内に位置するように配置するものである。
本実施の形態によれば、絶縁層３４を取り除くための、強い加工エネルギーを有する第２のレーザを照射する際には、テストパターン４１の金属パターン４１ａが、予め除去されているので、前記実施の形態１で説明した金属残渣４２ａが形成されることを防止することができる。また、図１５に示すように、レーザ加工領域４６のスクライブ領域４０ｂ側の端部には、テストパターン４１の表面配線３３上に金属残渣４２ｂが形成されるが、金属残渣４２ｂは、前記実施の形態で説明したように、ブレードを用いてウエハ４０を切断する際に取り除くことができる。
ここで、第１のレーザおよび第２のレーザがそれぞれ有するエネルギーとは、前記実施の形態で説明したように、被照射物に印加される加工エネルギーを意味し、照射するレーザの出力（エネルギー出力）、焦点深度、および周波数のうち、いずれか１つ、あるいは複数を変化させることにより調整することができる。
本実施の形態によれば、レーザ加工領域４５に照射する第１のレーザのエネルギーをレーザ加工領域４６に照射する第２のレーザのエネルギーと比較して低くすることにより、図８に示すような金属残渣４２ａの発生を、導電性異物としての実効上無視できる程度まで抑制しつつ、テストパターン４１の表面配線３３を選択的に取り除くことができる。この場合、表面配線３３が取り除かれた後に露出する絶縁層３４は、その露出面が僅かに加工される程度の状態となる。
また、本実施の形態においても、レーザ加工を行う際には、前記実施の形態で説明した水溶性の薄膜を形成した状態で行うが、本実施の形態では、相対的にエネルギーの低い第１のレーザを照射する工程を、ウエハ４０の表面全体が、薄膜に覆われた状態で行うこととなるので、加工安定性の観点から好ましい。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、実施の形態１、２では、半導体チップの主面に形成される層間絶縁膜として、ＳｉＯ２よりも比誘電率が低い低誘電率材料からなる絶縁層３４を用いる実施態様を示したが、例えば、絶縁層３４に代えて、ＳｉＯ２からなる絶縁層を用いる半導体装置に適用しても良い。この場合であっても、ダイシング工程において、レーザ加工を行う場合には、実施の形態１、２で説明した課題が発生するので技術を適用することにより、これを解決することができる。
また、例えば、実施の形態１、２では、配線基板上に複数の半導体チップを積層した半導体装置の例を取り上げて説明したが、半導体チップを搭載する基板や、半導体チップの数は、これに限定されない。例えば、半導体チップを搭載する基板を、配線基板に代えて、リードフレームとする場合もある。
例えば、図１に示す半導体装置の変形例を示す図１６では、リードフレームに半導体チップを搭載して製造する、リードフレームタイプの半導体装置の一例を示している。図１６に示す半導体装置５７では、マイコンチップ３は、タブ（チップ搭載領域、ダイパッド）５８上に搭載され、マイコンチップ３の複数のパッド２１は、ワイヤ５を介して外部端子である複数のリード５９とそれぞれ電気的に接続されている。また、マイコンチップ３および複数のワイヤ５は、封止樹脂（封止体）６により封止され、複数のリード５９は、それぞれ一方の端部が封止樹脂６の内部に封止され、他方の端部は封止樹脂６の外部に配置されている。このタブ５８および複数のリード５９はリードフレームの一部を構成し、半導体装置５７の製造工程において、マイコンチップ３を搭載する時点では、これらは一体に形成されている。このように、実施の形態１、２で説明した技術をリードフレームタイプの半導体装置に適用することもできる。また、リードフレームタイプの半導体装置において、１つのパッケージ内に複数の半導体チップを有する構造とすることもできる。
また、例えば、図１に示す半導体装置の変形例を示す図１７のように、配線基板６１上に１枚の半導体チップ６２をフェイスアップ実装により搭載した半導体装置６０に適用することができる。図１７に示す半導体装置６０では、半導体チップ６２の主面３ａに形成された複数のパッド６３と配線基板の上面２ａに形成された複数の端子（ボンディングリード）６４が、複数のワイヤ６５を介して電気的に接続されている。この複数のワイヤ６５により端子６４とパッド６３を電気的に接続する工程では、まず、ワイヤ６５の一方の端部を端子６４の表面に接合した後、他方をパッド６３に接合する、所謂逆ボンディングにより行われている。この逆ボンディングによる接続方法は、所謂正ボンディングと比較して端子６４と半導体チップ６２の距離を近付けることができるので、半導体装置の平面寸法を小型化する場合に有効である。また、ワイヤ６５のループ高さも、正ボンディングと比較して、低くすることができる。しかし、ループ高さを低くすると、実施の形態１で説明したように、金属残渣４２ａが半導体チップ６２の端部に形成されていた場合に、短絡などが発生する危険性が増大する。したがって、逆ボンディングを行う半導体装置６０に用いる半導体チップ６２の製造工程において、実施の形態１、２で説明した技術を適用することは特に有効である。
また、実施の形態１、２では、絶縁層３４を取り除くためのレーザ加工において、ダイシングブレードを用いて切削する切削加工領域４０ｃ全体の絶縁層３４を除去する訳ではなく、切削加工領域４０ｃの両端にレーザ加工を施して２つの溝を形成する実施態様を説明した。しかし、例えば、図８に対する変形例を示す図１８のように、レーザ加工領域４３の幅を広くして、ダイシングブレードにより切削加工する切削加工領域４０ｃ内に配置されるテストパターンと絶縁層３４全体を取り除くこともできる。この場合、レーザ加工精度に起因して必要となるマージンの幅が、実施の形態１、２と比較して広くなるため、スクライブ領域４０ｂの幅は、実施の形態１と比較すると太くなるが、比較例である図２０に示す例と比較すると大幅に低減することができる。また、図９に対する変形例を示す図１９に示すように、金属残渣４２ａ（図８参照）を取り除くためのレーザ加工領域４４の幅を太くしても良いことは言うまでもない。この場合、図８に示す金属残渣４２ｂも一括して取り除くことができる。
また、実施の形態１、２では、レーザ加工工程の後、ダイシングブレードを用いて切断する実施態様について説明したが、レーザ加工工程の後、ウエハ４０を切断する手段は、ダイシングブレードを用いた切断方法には限定されない。例えば、実施の形態１、２で説明したレーザ加工工程の後、ウエハ４０の裏面３ｂ側まで、レーザにより切断する技術を適用することもできる。ただし、ウエハ４０を切断するためには、実施の形態１、２で説明した第１および第２のレーザと比較して、より強い加工エネルギーを有するレーザを用いる必要があるので、デバイス領域４０ａへの熱影響を考慮すると、実施の形態１、２で説明したように、ダイシングブレードで切断した方が、スクライブ領域４０ｂの幅をより狭くすることができる点で好ましい。
本発明は、特に半導体ウエハを切断して複数の半導体チップを取得するダイシング工程を行う半導体装置に利用可能である。
１ ＳＩＰ（半導体装置）
２ 配線基板
２ａ 上面
２ｂ 下面
２ｃ チップ搭載領域
３ マイコンチップ（半導体チップ）
３ａ、４ａ 主面
３ｂ、４ｂ 裏面
４ メモリチップ（半導体チップ）
４ｄ パッド（電極）
５ ワイヤ
６ 封止樹脂（封止体）
１１、１２ 端子（ボンディングリード）
１３ ランド
１４ 半田ボール
１５ アンダフィル樹脂
２１ パッド
２２ バンプ
３１ 半導体基板
３１ａ 半導体素子層
３２ 配線
３３ 表面配線
３４、３５ 絶縁層
３６ ガードリング
３７ 金属パターン
４０ ウエハ（半導体ウエハ）
４０ａ デバイス領域
４０ｂ スクライブ領域
４０ｃ 切削加工領域
４１ テストパターン
４１ａ 金属パターン
４２、４２ａ、４２ｂ 金属残渣（金属溶融残渣）
４３、４４、４５、４６ レーザ加工領域
５１、５２ ブレード（ダイシングブレード）
５１ａ 側面
５３ ダイシングテープ
５５ 配線基板（多数個取り基板）
５５ａ 製品形成領域
５６ 成型金型
５６ａ 上型
５６ｂ 下型
５６ｃ キャビティ
５７、６０ 半導体装置
５８ タブ（チップ搭載領域、ダイパッド）
５９ リード
６１ 配線基板
６２ 半導体チップ
６３ パッド
６４ 端子（ボンディングリード）
６５ ワイヤ
Ｌ１ 距離

Claims (14)

  1. 主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域のうちの隣り合うデバイス領域の間に形成されたスクライブ領域、および前記主面とは反対側に位置する裏面を有する半導体ウエハを準備する半導体ウエハ準備工程、
    前記半導体ウエハを前記スクライブ領域に沿って切断して、複数の半導体チップを取得するダイシング工程、を有し、
    前記半導体ウエハ準備工程で準備する前記半導体ウエハは、
    前記主面に形成される、複数の半導体素子が形成される半導体素子層、および前記半導体素子層上に複数の第１絶縁層を介して積層され、前記複数の半導体素子と電気的に接続される複数の第１配線、
    前記主面上に形成される、複数の第１電極、前記複数の第１電極と前記複数の半導体素子を電気的に接続する複数の第２配線、
    前記スクライブ領域の前記主面上に形成される金属パターン、を有し、
    前記ダイシング工程は、前記半導体ウエハを切断する前に、前記スクライブ領域にレーザを照射するレーザ加工工程を含み、
    前記レーザ加工工程には、
    第１のエネルギーを有する第１のレーザを、前記金属パターンを含む第１のレーザ加工領域に前記主面側から照射して、前記第１絶縁層を取り除く工程と、
    前記第１のエネルギーよりも低い第２のエネルギーを有する第２のレーザを、前記第１のレーザ加工領域の前記デバイス領域側の端部を含む第２のレーザ加工領域に照射して、前記第２のレーザ加工領域に形成された金属残渣を取り除く工程と、を有していることを特徴とする半導体装置の製造方法。
  2. 請求項１において、
    前記第１絶縁層は、ＳｉＯ２よりも比誘電率が低い低誘電率材料からなることを特徴とする半導体装置の製造方法。
  3. 請求項２において、
    前記ダイシング工程は、前記レーザ加工工程の後、ダイシングブレードを用いて前記半導体ウエハの前記スクライブ領域を切削加工して切断する工程、を含んでいることを特徴とする半導体装置の製造方法。
  4. 請求項３において、
    前記ダイシングブレードで切削する切削加工領域の両端に、それぞれ前記第１のレーザ加工領域を配置することを特徴とする半導体装置の製造方法。
  5. 請求項４において、
    前記第２のレーザ加工領域の幅は、前記第１のレーザ加工領域の幅よりも狭いことを特徴とする半導体装置の製造方法。
  6. 請求項１において、
    前記レーザ加工工程では、
    前記金属パターンおよび前記第１絶縁層の表面に水溶性の有機化合物からなる膜を形成し、前記第１のレーザは、前記膜の上面側から照射することを特徴とする半導体装置の製造方法。
  7. 請求項１において、
    前記デバイス領域の外周には、前記デバイス領域の外周に沿ってガードリングが配置され、
    前記ガードリングから前記金属パターンまでの距離は、４０μｍよりも小さいことを特徴とする半導体装置の製造方法。
  8. 請求項１において、
    上面、前記上面と反対側に位置する下面、および前記上面に形成される複数の端子を有する基板を準備する基板準備工程、
    前記基板の上面に、前記半導体チップを搭載する半導体チップ搭載工程、をさらに有し、
    前記半導体チップ搭載工程では、
    前記半導体チップの前記主面と、前記基板の前記上面を対向させた状態で、前記半導体チップの前記複数の第１電極と、前記基板の前記複数の端子とをそれぞれ電気的に接続することを特徴とする半導体装置の製造方法。
  9. 請求項１において、
    上面、前記上面と反対側に位置する下面、および前記上面に形成される複数の端子を有する基板を準備する基板準備工程、
    前記基板の上面に、前記半導体チップを搭載する半導体チップ搭載工程、
    前記半導体チップの前記複数の第１電極と、前記基板の前記複数の端子を、複数のワイヤを介して電気的に接続する、ワイヤボンディング工程、をさらに有し、
    前記半導体チップ搭載工程では、
    前記半導体チップの前記裏面を、前記基板の前記上面に接着することを特徴とする半導体装置の製造方法。
  10. 請求項１において、
    前記金属パターンは、前記スクライブ領域に形成されたテスト用の半導体素子と電気的に接続され、
    前記ダイシング工程の前に、前記金属パターンにプローブ端子を接触させて、前記金属パターンに電気的に接続される前記テスト用の半導体素子の電気的特性を確認する工程を有していることを特徴とする半導体装置の製造方法。
  11. 主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域のうちの隣り合うデバイス領域の間に形成されたスクライブ領域、および前記主面とは反対側に位置する裏面を有する半導体ウエハを準備する半導体ウエハ準備工程、
    前記半導体ウエハを前記スクライブ領域に沿って切断して、複数の半導体チップを取得するダイシング工程、を有し、
    前記半導体ウエハ準備工程で準備する前記半導体ウエハは、
    前記主面に形成される、複数の半導体素子が形成される半導体素子層、および前記半導体素子層上に複数の第１絶縁層を介して積層され、前記複数の半導体素子と電気的に接続される複数の第１配線、
    前記主面上に形成される、複数の第１電極、前記複数の第１電極と前記複数の半導体素子を電気的に接続する複数の第２配線、
    前記スクライブ領域の前記主面上に形成される金属パターン、を有し、
    前記ダイシング工程は、前記半導体ウエハを切断する前に、前記スクライブ領域にレーザを照射するレーザ加工工程を含み、
    前記レーザ加工工程には、
    第１のエネルギーを有する第１のレーザを、前記金属パターンを含む第１のレーザ加工領域に前記主面側から照射して、前記第１のレーザ加工領域内の前記金属パターンを取り除く工程と、
    前記第１のエネルギーよりも高い第２のエネルギーを有する第２のレーザを、第２のレーザ加工領域に照射して、前記第２のレーザ加工領域内の前記第１絶縁層を取り除く工程と、を有し、
    前記第２のレーザ加工領域の前記デバイス領域側の端部は、前記第１のレーザ加工領域内に位置するように配置することを特徴とする半導体装置の製造方法。
  12. 請求項１１において、
    前記第１絶縁層は、ＳｉＯ２よりも比誘電率が低い低誘電率材料からなることを特徴とする半導体装置の製造方法。
  13. 主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域のうちの隣り合うデバイス領域の間に形成されたスクライブ領域、および前記主面とは反対側に位置する裏面を有する半導体ウエハを準備する半導体ウエハ準備工程、
    前記半導体ウエハを前記スクライブ領域に沿って切断して、複数の半導体チップを取得するダイシング工程、を有し、
    前記半導体ウエハ準備工程で準備する前記半導体ウエハは、
    前記主面に形成される、複数の半導体素子が形成される半導体素子層、および前記半導体素子層上に複数の第１絶縁層を介して積層され、前記複数の半導体素子と電気的に接続される複数の第１配線、
    前記主面上に形成される、複数の第１電極、前記複数の第１電極と前記複数の半導体素子を電気的に接続する複数の第２配線、
    前記スクライブ領域の前記主面上に形成される金属パターン、を有し、
    前記ダイシング工程は、前記半導体ウエハを切断する前に、前記スクライブ領域にレーザを照射するレーザ加工工程を含み、
    前記レーザ加工工程には、
    第１のエネルギーを有する第１のレーザを、第１のレーザ加工領域に前記主面側から照射する工程と、
    前記第１のエネルギーよりも低い第２のエネルギーを有する第２のレーザを、前記第１のレーザ加工領域の前記デバイス領域側の端部を含む第２のレーザ加工領域に照射する工程と、を有し、
    前記第１のレーザ加工領域の両端は、前記金属パターンと重なる位置に配置されていることを特徴とする半導体装置の製造方法。
  14. 請求項１３において、
    前記第１絶縁層は、ＳｉＯ２よりも比誘電率が低い低誘電率材料からなることを特徴とする半導体装置の製造方法。
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