JP2014165388A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】薄型の半導体ウエハから複数の半導体チップを安定的に取得する。
【解決手段】一実施の形態の半導体装置の製造方法は、支持部材１１に貼り付けられた半導体ウエハ５０の裏面を研削する工程の後、支持部材１１に貼り付けられた状態で、半導体ウエハを切断する工程を含んでいる。ここで、半導体ウエハ５０を切断する工程には、半導体ウエハ５０の裏面３ｂ側からダイシングブレード（切断刃）により溝を形成する工程と、半導体ウエハ５０の裏面３ｂ側から、研磨材を含む加工水ＪＷ１を加圧して噴射することで、半導体ウエハ５０を切断する工程と、が含まれている。
【選択図】図１７

Description

本発明は、半導体装置の製造技術に関し、特に、薄型化された半導体チップを有する半導体装置に適用して有効な技術に関するものである。

特開２００４−２５９９３８号公報（特許文献１）には、ノズルから砥粒を混入した加工水を噴射させて、半導体ウエハを切断するウォータージェット加工方法が記載されている。

特開２００４−２５９９３８号公報

半導体装置の集積度を向上させるために必要な技術として、半導体チップの厚さの薄型化が進められている。ところが、半導体チップの薄型化に伴って、半導体チップを取得するための半導体ウエハを薄型化すると、製造工程中の半導体ウエハのハンドリングが難しくなる。このため、薄型の半導体ウエハから複数の半導体チップを安定的に取得するためには、薄型の半導体ウエハに対応した製造技術が必要になる。

例えば、半導体ウエハの裏面を研削する工程では、薄くなる半導体ウエハの強度を保持する技術が必要になる。また、半導体ウエハを、複数の半導体チップに分割する工程では、半導体ウエハのスクライブ領域において、チッピングや金属膜剥がれなどの現象が発生することを抑制する技術が必要になる。また、製造効率向上の観点からは、上記半導体ウエハを分割する工程では、短時間で切断可能な技術が必要になる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置の製造方法は、支持部材に貼り付けられた半導体ウエハの裏面を研削する工程の後、上記支持部材に貼り付けられた状態で、半導体ウエハを切断する工程を含んでいる。ここで、上記半導体ウエハを切断する工程には、上記半導体ウエハの上記裏面側から切断刃により溝を形成する工程と、上記半導体ウエハの上記裏面側から、研磨材を含む加工水を加圧して噴射することで、上記半導体ウエハを切断する工程と、が含まれているものである。

上記一実施の形態によれば、薄型の半導体ウエハから複数の半導体チップを安定的に取得できる。

一実施の形態である半導体装置の斜視図である。 図１に示す半導体装置の下面図である。 図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。 図１のＡ−Ａ線に沿った断面図である。 図４に示すＡ部の拡大断面図である。 図１〜図５を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図６に示すチップ準備工程の詳細な工程フローを示す説明図である。 図７に示すウエハ準備工程のそれぞれで準備する半導体ウエハの平面図である。 図８のＡ−Ａ線に沿った拡大断面図である。 図９に示す切断部周辺の拡大断面図である。 図９に示す半導体ウエハが支持部材に貼り付けられた状態を示す断面図である。 図７に示す裏面研削工程において半導体ウエハの裏面を研削した状態を示す断面図である。 図７に示す裏面電極形成工程において半導体ウエハの裏面電極を形成した状態を示す断面図である。 図７に示す溝形成工程において半導体ウエハの裏面側に溝を形成した状態を示す断面図である。 図１４に示す切断部周辺を拡大して示す拡大断面図である。 図７に示す個片化工程において半導体ウエハを切断した状態を示す断面図である。 図１６に示す切断部周辺を拡大して示す拡大断面図である。 図１６に示す半導体ウエハを保持テープに貼り付けた状態を示す断面図である。 図１５に対する変形例を示す拡大断面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。例えば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、シリコン・ゲルマニウム（ＳｉＧｅ）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であっても良いし、その特定の数値未満の数値でも良い。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を表面、表面の反対側の面を裏面として記載する。また、配線基板のチップ搭載面側の平面を上面あるいは表面、上面の反対側に位置する面を下面として記載する。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

以下で説明する実施の形態では、複数の半導体チップが積層された半導体装置の例として一つのパッケージ内に、メモリ回路が形成された半導体チップとメモリ回路の動作を制御する制御回路が形成された半導体チップが搭載された半導体パッケージを取り上げて説明する。

図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ−Ａ線に沿った断面図である。また、図５は、図４に示すＡ部の拡大断面図である。なお、図１〜図４では、見易さのため、端子数を少なくして示しているが、端子（例えば、ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図１〜図４に示す態様には限定されない。

＜半導体装置＞
まず、本実施の形態の半導体装置１の概要構成について、図１〜図４を用いて説明する。本実施の形態の半導体装置１は、配線基板２、配線基板２上に積層された複数の半導体チップ３（図４参照）および複数の半導体チップ３を封止する樹脂体である封止体４を備える。

図４に示すように、配線基板２は、複数の半導体チップ３が搭載された上面（面、主面、またはチップ搭載面ともいう）２ａ、上面２ａとは反対側の下面（面、主面、または実装面ともいう）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｃを有している。また、配線基板２は、図２および図３に示すように平面視において四角形の外形形状を成す。

配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄ、および複数の配線２ｄ間や隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。ここで、本実施の形態の配線基板２は、３つの絶縁層２ｅを有しており、真ん中の絶縁層２ｅがコア層であるが、コアとなる絶縁層２ｅを有していない、所謂、コアレス基板を用いても良い。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される引き回し配線、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線が含まれる。

また、配線基板２の上面２ａには、半導体チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極ともいう）２ｆが形成されている。一方、配線基板２の下面２ｂには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール５が接合された、複数のランド２ｇが形成されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。

また、配線基板２の上面２ａおよび下面２ｂは、絶縁膜（詳しくは、ソルダレジスト膜）２ｈ、２ｋにより覆われている。配線基板２の上面２ａに形成された配線２ｄは絶縁膜２ｈに覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（例えば、半導体チップ３との接合部）が絶縁膜２ｈから露出している。また、配線基板２の下面２ｂに形成された配線２ｄは絶縁膜２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（例えば、半田ボール５との接合部）が絶縁膜２ｋから露出している。

また、図４に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）５は、図２に示すように行列状（アレイ状、マトリクス状ともいう）に配置されている。また、図２では図示を省略するが、複数の半田ボール５が接合される複数のランド２ｇ（図４参照）も行列状に配置されている。このように、配線基板２の実装面側に、複数の外部端子（例えば、半田ボール５、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置１は、配線基板２の実装面である下面２ｂ側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することができる点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。

また、半導体装置１は、配線基板２上に搭載される複数の半導体チップ３を備えている。複数の半導体チップ３は、配線基板２の上面２ａ上に積層されている。また、複数の半導体チップ３のそれぞれは、表面（主面、上面ともいう）３ａ、表面３ａとは反対側の裏面（主面、下面ともいう）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップ３を積層することにより、半導体装置１を高機能化させた場合であっても、実装面積を低減することができる。図４では、２個の半導体チップ３を積層する例を示しているが、半導体チップ３の積層数には、種々の変形例が適用でき、例えば３個以上の半導体チップ３を積層しても良い。

複数の半導体チップ３を積層して好適な例として、一つのパッケージ内に複数の回路を形成し、この複数の回路によりシステムを構成させる、所謂ＳｉＰ（System in Package）型の半導体装置を例示できる。ＳｉＰ型の半導体装置は、高機能化のため、複数の半導体チップ３を一つのパッケージ内に搭載する場合があるが、この複数の半導体チップ３を積層することで、平面サイズを小さくすることができる。

図４に示す例では、一方（例えば下段側）に搭載される半導体チップ３は、演算処理回路が形成されたロジックチップ（半導体チップ）ＬＣである。一方、ロジックチップＬＣの上段側に搭載される半導体チップ３は、ロジックチップＬＣとの間で通信するデータを記憶する主記憶回路が形成された、メモリチップ（半導体チップ）ＭＣである。ロジックチップＬＣとメモリチップＭＣとは、電気的に接続され、メモリチップＭＣに形成された主記憶回路からのデータの入出力は、ロジックチップＬＣに形成された制御回路により行われる。

また、図４に示すように複数の半導体チップ３の間には、絶縁性接着材である接着材ＮＣＬが配置される。接着材ＮＣＬは、上段側の半導体チップ３の表面３ａと下段側の半導体チップ３の裏面３ｂ（または、配線基板２の上面２ａ）の間の空間を塞ぐように配置される。詳しくは、この接着材ＮＣＬは、配線基板２上にロジックチップＬＣを接着固定する接着材ＮＣＬ１、ロジックチップ上にメモリチップＭＣを接着固定する接着材ＮＣＬ２を含む。また、接着材ＮＣＬ１、ＮＣＬ２は、それぞれ絶縁性（言い換えれば、非導電性）の材料（例えば、樹脂材料）から成り、ロジックチップＬＣと配線基板２の接合部、ロジックチップＬＣとメモリチップＭＣの接合部に接着材ＮＣＬを配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。

また、半導体装置１は、複数の半導体チップ３を封止する封止体４を備える。封止体４は、上面（面、表面ともいう）４ａ、上面４ａとは反対側に位置する下面（面、裏面ともいう）４ｂ（図４参照）、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形の外形形状を成す。図１に示す例では、封止体４の平面サイズ（すなわち、上面４ａ側から平面視した時の寸法、上面４ａの外形サイズともいう）は配線基板２の平面サイズと同じであって、封止体４の側面４ｃは配線基板２の側面２ｃと連なっている。

封止体４は、複数の半導体チップ３を保護する樹脂体であって、複数の半導体チップ３間、および半導体チップ３と配線基板２に密着させて封止体４を形成することで、薄い半導体チップ３の損傷を抑制することができる。また、封止体４は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体４には、複数の半導体チップ３間および半導体チップ３および配線基板２に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体４の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ_２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体４を形成した後の熱変形による半導体チップ３の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ３と封止体４の線膨張係数を近づけることが好ましい。

＜積層された半導体チップの電気的接続方法の詳細＞
次に、図４に示す半導体チップ３の詳細および各半導体チップ３の電気的な接続方法について説明する。図５は図４に示すＡ部の拡大断面図である。

上記したようにＳｉＰ型の半導体装置の場合、配線基板２上に搭載される複数の半導体チップ３を電気的に接続するが、半導体チップ３間の伝送経路におけるノイズ影響を低減する観点から、伝送距離を短くすることが好ましい。そこで、本実施の形態では、積層された半導体チップ３間の伝送経路を図示しないワイヤや配線基板２を経由せずに、半導体チップ３間に設けられた導電性部材を介して接続している。

図５に示す例では、複数の半導体チップ３同士を、ワイヤを介さずに接続する方法として、半導体チップ３を厚さ方向に貫通する貫通電極（内部電極）３ｔｓｖを形成し、この貫通電極３ｔｓｖを介して積層された半導体チップ３同士を接続する技術を適用している。

下段側に搭載される、ロジックチップＬＣは、表面３ａに形成された複数の表面電極（電極、パッドともいう）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッドともいう）３ｂｐを有している。また、ロジックチップＬＣは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。複数の表面電極３ａｐと、裏面３ｂの複数の裏面電極３ｂｐとは、複数の貫通電極３ｔｓｖを介してそれぞれ電気的に接続されている。

また、突起電極７ｂおよび半田材７ｓを介して、ロジックチップＬＣの表面電極３ａｐと配線基板２のボンディングリード２ｆが電気的に接続されている。また、ロジックチップＬＣの裏面電極３ｂｐは、メモリチップＭＣの表面電極３ａｐと、接続材（突起電極）７を介して電気的に接続されている。図５に示す例では、ロジックチップＬＣとメモリチップＭＣを接続する接続材７は、半田材７ｓである。

半導体チップ３が備える各回路は、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、例えばシリコン（Ｓｉ）からなる半導体基板（図示は省略）を備え、半導体基板の素子形成面である主面に、例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上（つまり、表面３ａ側）には、複数の配線と複数の配線層間を絶縁する絶縁膜を備える配線層（図示は省略）が形成（積層）される。言い換えれば、配線が形成された複数の導体パターン層と、複数の絶縁層とが、交互に積層されている。各配線層の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。配線層の数は特に限定されないが、本実施の形態では、少なくとも３層以上（例えば１０層程度）の配線層が積層された、多層配線層になっている。半導体チップ３の表面３ａ（図４参照）に形成される複数の表面電極３ａｐは、半導体基板と表面３ａの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。

したがって、図５に示すように、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、表面電極３ａｐと貫通電極３ｔｓｖとを電気的に接続することで、半導体チップ３の表面３ａ側と裏面３ｂ側を電気的に接続する導通経路を形成することができる。図５に示す例では、ロジックチップＬＣの裏面電極３ｂｐとメモリチップＭＣの表面電極３ａｐとを、接続材７を介して電気的に接続することにより、メモリチップＭＣの回路とロジックチップＬＣの回路とを電気的に接続することができる。

上記のように、本実施の形態によれば、複数の半導体チップ３を、ワイヤを介さずに電気的に接続することができるので、データの伝送距離を短縮することができる。この結果、複数の伝送経路のそれぞれを高速化することができる。

また、図５に示す例では、ロジックチップＬＣの表面３ａに形成された複数の突起電極７ｂは、柱状（例えば円柱や角柱）の形状を成す。これら突起電極７ｂの形状は、突起電極７ｂを形成する際の製法に応じて異なるが、図５に示す実施態様には限定されない。

また、例えば、半田材７ｓは、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなる。半田材７ｓは、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本実施の形態において、半田材、あるいは半田成分について説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。

また、図５に示すロジックチップＬＣのように、貫通電極３ｔｓｖを備える半導体チップ３は、厚さ、すなわち、表面３ａと裏面３ｂの離間距離は薄く（言い換えれば、小さく）することが好ましい。半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部（貫通孔および貫通しない穴を含む）を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極３ｔｓｖの径（すなわち、半導体チップ３の厚さ方向に対して直交方向の長さ）を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。

このため、ロジックチップＬＣの厚さは、貫通電極３ｔｓｖが形成されていないメモリチップＭＣの厚さよりも薄く、例えば１００μｍよりも薄い。図５に示す例では、ロジックチップＬＣの厚さは、例えば５０μｍ程度である。

上記のように、半導体チップ３を薄型化する場合、半導体チップ３を露出させた状態では、半導体チップ３が損傷する懸念がある。このため、本実施の形態では、図５に示すように、積層される半導体チップ３の間に、それぞれ接着材ＮＣＬを介在させている。これにより、半導体チップ３同士を電気的に接続する接続部、および各半導体チップ３を保護することができる。また、図４に示す例では、複数の半導体チップ３に封止体４を密着させて封止する。この場合、封止体４は半導体チップ３の保護部材として機能し、半導体チップ３の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ３を樹脂で封止することにより、半導体装置１の信頼性（耐久性）を向上させることができる。

＜半導体装置の製造方法＞
次に、図１〜図５を用いて説明した半導体装置１の製造工程について説明する。図６は、図１〜図５を用いて説明した半導体装置の製造工程の概要を示す説明図である。

本実施の形態では、図６に示す半導体チップ準備工程において、図３〜図５を用いて説明したロジックチップＬＣと、メモリチップＭＣを準備する。本セクションでは、図６に示す工程フローに沿って製造工程の概要を説明する前に、図５に示すロジックチップＬＣの製造方法について説明する。

＜半導体チップの製造方法＞
図７は、図６に示すチップ準備工程の詳細な工程フローを示す説明図である。以下、図７に示す工程フローの詳細について、順に説明する。なお、図４に示すメモリチップＭＣについては、以下で説明するロジックチップＬＣの製造方法に準じ、一部を省略することにより製造できるので、以下では代表例としてロジックチップＬＣの製造方法を取り上げて説明する。

＜ウエハ準備工程＞
まず、図７に示すウエハ準備工程では、図８および図９に示すように、半導体ウエハ５０を準備する。図８は、図７に示すウエハ準備工程のそれぞれで準備する半導体ウエハの平面図である。また、図９は図８のＡ−Ａ線に沿った拡大断面図である。また、図１０は、図９に示す切断部周辺の拡大断面図である。

図８および図９では、見易さのため、チップ形成部５０ａの数を少なく（例えば図８に示す例では、１６個）して記載している。ただし、チップ形成部５０ａの数は、図８に示す態様には限定されず、１６個よりも多くすることもできる。また、図８ではチップ形成部５０ａと切断部５０ｂとの境界を示すため、チップ形成部５０ａおよび切断部５０ｂの輪郭を二点鎖線で示す。しかし、チップ形成部５０ａおよび切断部５０ｂは、図７に示す個片化工程において分割される領域、および切削加工される予定領域なので、実際に視認可能な境界線が存在する必要はない。

図９に示すように、ウエハ準備工程で準備する半導体ウエハ５０は、表面３ａおよび裏面３ｂ２を有している。また、半導体ウエハ５０は、表面３ａを区画する、複数のチップ形成部５０ａが設けられている。また、図８および図９に示すように、半導体ウエハ５０は、複数のチップ形成部５０ａのうち、互いに隣り合うチップ形成部５０ａの間に、図７に示す個片化工程において切削加工が施される予定領域である、切断部（切削加工部、ダイシング部、スクライブ部ともいう）５０ｂを有している。図７および図８に示す例では、切断部５０ｂの幅は、例えば１００μｍ程度である。

この複数のチップ形成部５０ａのそれぞれは、図４に示す半導体チップ３（詳しくは、ロジックチップＬＣ）に相当する。このように複数のチップ形成部５０ａを有する半導体ウエハ５０を用いる場合、図示しない半導体基板の素子形成面上に回路素子を形成する際に、複数のチップ形成部５０ａに対して一括して処理を施すことができる。このため、半導体チップの製造効率を向上させることができる。

また図９に示すように、半導体ウエハ５０の複数のチップ形成部５０ａのそれぞれには、表面３ａに、複数の表面電極３ａｐが形成されている。また、半導体ウエハ５０の表面３ａと裏面３ｂ２との間には、複数の内部電極３ｉｖが形成されている。この複数の内部電極３ｉｖは、図５に示す複数の貫通電極３ｔｓｖに相当する金属部材であって、半導体ウエハの厚さ方向に延びるように形成されている。また、複数の内部電極３ｉｖは、表面３ａにおいて表面電極３ａｐと接続されている。言い換えれば、複数の内部電極３ｉｖは、複数の表面電極３ａｐを介して複数の接続材７と電気的に接続されている。

また、半導体ウエハ５０の切断部５０ｂには、金属パターンＭＰが配置されている。この金属パターンＭＰは、例えば、ＴＥＧ（Test Element Group）と呼ばれる評価用の素子であって、ウエハ準備工程で、半導体ウエハ５０に複数の半導体素子や配線層からなる集積回路を形成した時に、正しく形成されているかどうかを検査するために形成される。ただし、切断部５０ｂに形成される金属パターンＭＰは、ＴＥＧに限定されず、例えば、アライメントマークとして金属パターンＭＰを形成する場合がある。

図８〜図１０に示す半導体ウエハ５０は、例えば、以下のように形成する。まず、図７に示す半導体基板準備工程では、図１０に示すように、半導体素子形成面である主面ＷＨａおよび主面ＷＨａの反対側に位置する裏面（被研削面）ＷＨｂを有する半導体基板（例えばシリコンウエハ）ＷＨを準備する。主面ＷＨａは、半導体素子を形成する面であって、厳密には、図１０に示す表面３ａと裏面ＷＨｂの間であって、表面３ａから１μｍ〜数μｍ程度の位置に配置されている。一方、裏面ＷＨｂは図９に示す裏面３ｂ２と同一の面である。また、半導体基板ＷＨの厚さは、図４に示す半導体チップ３（ロジックチップＬＣおよびメモリチップＭＣ）の厚さよりも厚く、例えば７００〜８００μｍ程度（厳密には、例えば、７７５μｍ）である。

次に、図７に示す孔形成工程では、図９に示す内部電極３ｉｖを形成するための複数の孔（穴、開口部）を形成する。次に、図７に示す内部電極形成工程では、複数の孔内に金属材料を埋め込んで複数の内部電極３ｉｖを形成する。本工程で埋め込まれる金属材料としては、例えば銅（Ｃｕ）を例示することができる。また、金属材料を埋め込む工法は、例えばめっき法を例示することができる。

次に、図７に示す配線層形成工程では、チップ形成部５０ａの主面ＷＨａに、複数の半導体素子（図示は省略）を形成する。次に、主面ＷＨａのチップ形成部５０ａ上に配線（図示は省略）が形成された導体パターン層と複数の絶縁層（層間絶縁膜）が交互に積層された、配線層（多層配線層）ＤＶを形成し、配線と絶縁層から成る各層の配線層ＤＶｉに形成された複数の配線と主面ＷＨａに形成された複数の半導体素子を電気的に接続する。

次に、図１０に示す配線層ＤＶの最上層に複数の表面配線（図示は省略）および複数の表面電極３ａｐ（図９参照）を形成する。この時、表面配線と表面電極３ａｐは一体に形成される。本工程で形成する表面電極３ａｐは、主面ＷＨａに形成された半導体素子と電気的に接続される。また、図９に示す内部電極３ｉｖと表面電極３ａｐは、電気的に接続される。

また、図１０に示すように、切断部５０ｂには、金属パターンＭＰが形成される。また、図１０に示すように、チップ形成部５０ａの周縁部には、ガードリング３ｇが形成される。ガードリング３ｇは、チップ形成部５０ａに形成された回路を保護する保護部材であって、チップ形成部５０ａの周囲を連続的に取り囲むように形成される。また、最上層に形成された金属パターンＭＰやガードリング３ｇは、図９に示す表面電極３ａｐや金属パターンと同じ金属材料で形成される。図１０に示す例では、例えば、銅（Ｃｕ）、またはアルミニウム（Ａｌ）を主成分とする金属材料から成る。

次に、配線層ＤＶ上に、配線層ＤＶを覆うように、絶縁層（パッシベーション膜と呼ばれ、例えば酸化シリコン（ＳｉＯ_２）膜、窒化シリコン（ＳｉＮ）膜、あるいは、酸窒化シリコン（ＳｉＯＮ）膜）ＰＳを形成する。その後、例えばエッチング法により、絶縁層ＰＳに開口部を形成し、表面電極３ａｐ（図９参照）の一部を絶縁層ＰＳから露出させる。

次に、半導体ウエハ５０を分割する前に、各チップ形成部５０ａに形成された集積回路の電気的試験などの検査を行って半導体ウエハ５０が得られる。また、図９に示すように、表面電極３ａｐ上に予め突起電極７ｂや半田材７ｓなどの接続材７を形成しておく場合には、図７に示すように突起電極形成工程を行う。

＜支持部材貼り付け工程＞
次に、図７に示す支持部材貼り付け工程では、半導体ウエハ５０と支持部材１１とを、樹脂材１２を介して貼り合わせる。図１１は図９に示す半導体ウエハが支持部材に貼り付けられた状態を示す断面図である。図７に示す裏面研削工程や溝形成工程、あるいは分割工程では、加工ステージ上に半導体ウエハ５０を固定した状態で半導体ウエハ５０に加工を施す。

このため、加工時に半導体ウエハ５０の表面３ａを保護するため、裏面研削工程および分割工程の前に、半導体ウエハ５０の表面３ａを支持部材１１の接着面１１ａと対向させた状態で、樹脂材１２を介して半導体ウエハ５０を支持部材１１に接着固定する。

ところで、加工時に半導体ウエハ５０の表面３ａを保護する点のみを考慮すれば、樹脂フィルム（基材）の一方の面に糊材（粘着材）が配置された接着テープ（バックグラインドテープあるいはダイシングテープと呼ばれる）を半導体ウエハ５０の表面３ａに貼り付けた状態で加工する方法を用いることができる。つまり、上記接着テープを支持部材として用いる方法を用いることができる。

しかし、本実施の形態では、後述する裏面研削工程で、半導体ウエハ５０の厚さが例えば１００μｍ以下となるまで半導体ウエハ５０の裏面３ｂ２を研削する。このように、半導体ウエハ５０の厚さを１００μｍ以下まで薄くする場合には、加工中、あるいは加工工程間のハンドリング時に半導体ウエハ５０が変形あるいは破損してしまうことを抑制する必要がある。支持部材１１は、薄くなった半導体ウエハ５０の変形を防止ないしは抑制するため、薄くなった半導体ウエハ５０よりも剛性（支持強度）が高い部材が好ましい。樹脂フィルムのように半導体ウエハ５０よりも剛性が低い部材の場合、半導体ウエハ５０の変形や破損を十分に抑制できないからである。

そこで、半導体ウエハ５０よりも厚く、半導体ウエハ５０と同程度の硬さを有するガラス板、あるいはシリコン基板などの半導体基板を支持部材１１として用いる。例えば、本実施の形態では、半導体ウエハ５０の厚さが７００μｍ〜８００μｍ程度であるのに対し、支持部材１１の厚さは５００μｍ〜８００μｍ程度である。これにより後述する裏面研削工程や分割工程におけるストレスにより半導体ウエハ５０が破損することを防止ないしは抑制することができる。

＜裏面研削工程＞
次に、図７に示す裏面研削工程では、図１２に示すように、半導体ウエハ５０の裏面３ｂ２を研削して、複数の内部電極３ｉｖのそれぞれを露出させる。図１２は、図７に示す裏面研削工程において半導体ウエハの裏面を研削した状態を示す断面図である。なお、図１２では、研削処理を施す前の裏面３ｂ２の位置を明示するため、研削前の半導体ウエハ５０の輪郭を二点鎖線で示している。

図１２に示すように、本工程では、半導体ウエハ５０の裏面３ｂ２側に対して研削処理を施し、半導体ウエハ５０の厚さを薄くする。言い換えれば、本工程では、半導体基板ＷＨの裏面ＷＨｂを研削することで、半導体ウエハ５０の厚さを、第１の厚さよりも小さい第２の厚さにする。例えば、本実施の形態では、図５に示すロジックチップＬＣの厚さが５０μｍ程度なので、半導体ウエハ５０の表面３ａからの高さが、５０μｍ程度の高さになるまで研削処理を施す。研削方法は、例えば化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により行うことができる。

本工程により、複数の内部電極３ｉｖは、半導体ウエハ５０の裏面３ｂにおいて、それぞれ露出する。また、上記したように、複数の内部電極３ｉｖは、複数の表面電極３ａｐと電気的に接続されている。つまり、本工程が完了すると、複数の内部電極３ｉｖは、半導体ウエハ５０の表面３ａおよび裏面３ｂのうちの、一方から他方までを貫通するように形成された、複数の貫通電極３ｔｓｖになる。

＜裏面電極形成工程＞
次に、図７に示す裏面電極形成工程では、図１３に示すように、半導体ウエハ５０の裏面３ｂに裏面電極３ｂｐを形成する。図１３は、図７に示す裏面電極形成工程において半導体ウエハの裏面電極を形成した状態を示す断面図である。

図１３に示すように、本工程では、半導体ウエハ５０の裏面３ｂにおいて露出する複数の貫通電極３ｔｓｖのそれぞれと、裏面電極３ｂｐとを電気的に形成する。裏面電極３ｂｐの形成方法は、例えば、めっき法を用いることができる。なお、図１３では、裏面３ｂに電極パッドである裏面電極３ｂｐを形成する例を示しているが、変形例としては、本工程で突起電極を形成することもできる。

＜溝形成工程＞
次に、図７に示す溝形成工程では、図１４および図１５に示すように、半導体ウエハ５０の切断部５０ｂに裏面３ｂ側から溝ＴＲ１を形成する。図１４は、図７に示す溝形成工程において半導体ウエハの裏面側に溝を形成した状態を示す断面図である。また、図１５は、図１４に示す切断部周辺を拡大して示す拡大断面図である。

図１４および図１５に示すように、本工程では、半導体ウエハ５０の切断部５０ｂに、回転する切断刃であるダイシングブレードＤＢ１を、裏面３ｂ側から挿入する。これにより、半導体ウエハ５０の切断部５０ｂに対して切削加工が施され、半導体基板ＷＨの一部を底面ＴＲｂ（図１５参照）とする溝ＴＲ１が形成される。図１５に示すダイシングブレードＤＢ１は、円形またはリング状の外形形状を成す薄板の外周に、例えば、ダイヤモンドなどの砥粒を固着させた切削加工治具である。また、ダイシングブレードＤＢ１は、円形またはリング形を成す平面の中心を回転軸として回転させることにより、外周に固着した砥粒が、切削対象物を切削する回転刃である。

本工程では、裏面３ｂ側から溝ＴＲ１を形成するので、支持部材１１により半導体ウエハ５０を保持した状態で切削加工を施すことができる。したがって、所謂ダイシングテープと呼ばれる支持テープを貼る必要がないので、効率的に溝ＴＲ１を形成することができる。

ここで、製造効率を向上させる観点からは、本工程において、ダイシングブレードＤＢ１により半導体ウエハ５０の切断部５０ｂを切断する方法が考えられる。しかし、本願発明者の検討によれば、本工程において、図１５に示す配線層ＤＶを含む切断部５０ｂ全体に切削加工を施した場合、半導体ウエハ５０のチッピング（割れや欠けが発生する現象）などが発生し易いことが判った。また、切断部５０ｂに金属パターンＭＰが形成されている場合、切削加工時の外力によって金属パターンＭＰが剥がれ、導電性異物の原因になる懸念があることが判った。

このため、本実施の形態では、チッピングや導電性異物発生の原因になる配線層ＤＶにはダイシングブレードＤＢ１による切削加工を施さず、半導体基板ＷＨに対して切削加工を施す。言い換えれば、本実施の形態では、ダイシングブレードＤＢ１により形成される溝ＴＲ１の底面ＴＲｂは、図１５に示すように、配線層ＤＶまで到達せず、半導体基板ＷＨ内に形成される。この溝ＴＲ１と厚さ方向に重なる位置に配置されている配線層ＤＶは、図７に示す個片化工程において、半導体基板ＷＨの裏面３ｂ側から、研磨材を含む加工水を加圧して噴射することで、除去される。詳細は後述するが、加圧水を噴射する方式（以下、加圧水噴射方式と記載する）の場合、ダイシングブレードＤＢ１による切削加工方式と比較して、チッピングや、金属パターンＭＰの剥離が発生し難い点で好ましい。一方、半導体基板ＷＨの除去速度の観点からは、加圧水噴射方式よりもダイシングブレードＤＢ１による切削加工方式の方が好ましい。また、ダイシングブレードＤＢ１を用いずに、加圧水噴射方式で半導体基板ＷＨの切断部５０ｂを取り除く場合、除去領域以外を保護する保護マスクを設ける必要がある。

そこで、本実施の形態では、チッピングや金属パターンＭＰの剥離が発生しない範囲で、ダイシングブレードＤＢ１による切削加工を施し、ダイシングブレードＤＢ１により形成された溝ＴＲ１に沿って配線層ＤＶを取り除く方式、つまり、併用方式を適用している。これにより、チッピングや金属パターンＭＰの剥離を抑制しつつ、かつ、効率的に切断部５０ｂを切断することができる。

また、切削加工の効率化の観点からは、半導体基板ＷＨの大部分（本実施の形態では、裏面研削行程後の半導体基板ＷＨの厚さの半分以上）を、ダイシングブレードＤＢ１により、除去することが好ましい。したがって、本実施の形態では、図１５に示すように、ダイシングブレードＤＢ１による切削加工の後、溝ＴＲ１と厚さ方向に重なる位置に残存する半導体基板ＷＨの厚さＴｋ１は、溝ＴＲ１と厚さ方向に重なる位置に残存する配線層ＤＶの厚さＴｋ２以下になっている。言い換えれば、溝ＴＲ１の底面ＴＲｂと半導体基板ＷＨの主面ＷＨａとの間隔（厚さＴｋ１）は、多層配線層である配線層ＤＶの厚さＴｋ２よりも小さい、あるいは同じである。

＜個片化工程＞
次に、図７に示す個片化工程では、図１５に示す溝ＴＲ１と厚さ方向に重なる位置に残存する半導体基板ＷＨおよび配線層ＤＶを取り除き、半導体ウエハ５０を切断して、半導体ウエハ５０をチップ形成部５０ａ毎に個片化する。図１６は、図７に示す個片化工程において半導体ウエハを切断した状態を示す断面図である。また、図１７は、図１６に示す切断部周辺を拡大して示す拡大断面図である。

本工程では、図１６および図１７に示すように、半導体ウエハ５０の裏面３ｂ側から、研磨材を含む加工水ＪＷ１を加圧して噴射することで、図１５に示す溝ＴＲ１と厚さ方向に重なる位置に残存する半導体基板ＷＨおよび配線層ＤＶを取り除く。加工水ＪＷ１には、研磨材として、例えば平均粒径が１μｍ以下の溶融アルミナ、あるいはシリカなどの粒子が含まれている。研磨材の濃度は、例えば５ｗｔ％程度である。また、加工水ＪＷ１の噴射口であるノズルＮＺ１の開口径は、例えば、０．１ｍｍ以下であって、例えば７０［ＭＰａ］程度に加圧された加工水ＪＷ１が、ノズルＮＺ１の噴出口の先端から半導体ウエハ５０に形成された溝ＴＲ１に向かって吹きつけられる。

また、本工程では、ノズルＮＺ１から加工水ＪＷ１を噴出させながら、ノズルＮＺ１と半導体ウエハ５０の平面的位置関係を図８に示す切断部５０ｂの延在方向に沿って移動させる。これにより、図１５に示す溝ＴＲ１と厚さ方向に重なる位置に残存する半導体基板ＷＨおよび配線層ＤＶを取り除くことができる。また、半導体ウエハ５０は、切断部５０ｂに沿って切断され、チップ形成部５０ａ毎に個片化される。

また、本工程では、図１５に示す溝ＴＲ１と厚さ方向に重なる位置に残存する半導体基板ＷＨおよび配線層ＤＶを取り除く際に、金属パターンＭＰも配線層ＤＶと一緒に取り除き、他の除去屑と共に洗い流すことができる。したがって、本実施の形態によれば、金属パターンＭＰの一部が導電性異物として半導体チップの周辺に残存することを防止または抑制できる。

ところで、半導体ウエハ５０の切断部５０ｂを加工水ＪＷ１により除去する場合、チップ形成部５０ａを保護するための保護マスクを貼り付ける必要がある。しかし、本実施の形態のように、切断部５０ｂに沿って、予め溝ＴＲ１（図１５参照）が形成されている場合には、特に保護マスクを設けなくても、溝ＴＲ１に沿って、選択的に切断部５０ｂを除去することができる。

＜支持部材剥離工程＞
次に、図７に示す支持部材剥離工程では、図１８に示すように半導体ウエハ５０の裏面３ｂ側に保持テープ１３を貼り付けて、支持部材１１および樹脂材１２を半導体ウエハ５０から剥離させる。図１８は、図１６に示す半導体ウエハを保持テープに貼り付けた状態を示す断面図である。

本工程により、半導体ウエハ５０から支持部材１１および樹脂材１２を取り除くと、保持テープ１３に貼り付けられ、かつ、チップ形成部５０ａ毎に個片化された複数の半導体チップ３が得られる。そして半導体チップ３を保持テープ１３から剥離させて、外観検査等、必要な検査を行えば、図６に示すチップ準備工程が完了する。

＜半導体装置の組立工程＞
次に、図６に示す工程フローに沿って、図１〜図５を用いて説明した半導体装置１の製造工程を簡単に説明する。

＜基板準備工程＞
まず、図６に示す基板準備工程では、半導体チップ３を積層する基材である配線基板を準備する。図示は省略するが、本工程では、例えば、図３に示す配線基板２に相当する複数のデバイス形成部（図示は省略）を備えた、所謂、多数個取りの配線基板（図示は省略）を準備する。各デバイス形成部には、図４を用いて説明した配線基板２の構成部材がそれぞれ形成されている。図４に示すように、４層以上（図４では４層）の配線層を有する配線基板２は、例えばビルドアップ工法により、形成することができる。

＜チップ搭載工程＞
次に、図６に示すチップ搭載工程では、第１接着材配置工程、第１チップ搭載工程、第２接着材配置工程、第２チップ搭載工程を順次行って、配線基板２上に複数の半導体チップ３を積層する。

まず、図６に示す第１接着材配置工程では、図４に示す、配線基板２の上面２ａ上に接着材ＮＣＬ１を配置する。半導体チップ３をフェイスダウン実装方式（フリップチップ接続方式）で配線基板上に搭載する場合、例えば、半導体チップ３と配線基板２を電気的に接続した後で接続部分を樹脂で封止する方式（後注入方式）が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。

本実施の形態において説明する例では、第１チップ搭載工程でロジックチップＬＣ（図４参照）を配線基板２上に搭載する前に、接着材ＮＣＬ１をチップ搭載領域に配置し、接着材ＮＣＬ１上からロジックチップＬＣを押し付けて配線基板２と電気的に接続する方式（先塗布方式）で、ロジックチップＬＣを搭載する。ただし、本実施の形態に対する変形例としては図６に示す第１チップ搭載工程と第１接着材配置工程の順番を前後させて、後注入方式を適用することができる。

次に、図６に示す第１チップ搭載工程では、ロジックチップＬＣを配線基板２上に搭載する。本工程では、ロジックチップＬＣの表面３ａが配線基板２の上面２ａと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりロジックチップＬＣを搭載する。また、本工程によりロジックチップＬＣと配線基板２は電気的に接続される。詳しくは、ロジックチップＬＣの表面に形成された複数の表面電極３ａｐと配線基板２の上面２ａに形成された複数のボンディングリード２ｆは、突起電極７ｂ（図５参照）および半田材７ｓ（図５参照）を介して電気的に接続される。

次に、図６に示す第２接着材配置工程では、ロジックチップＬＣ（半導体チップ３）の裏面３ｂ上およびロジックチップＬＣから露出する接着材ＮＣＬ１上に、接着材ＮＣＬ２を配置する。図５に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、およびロジックチップＬＣ上に搭載されるメモリチップＭＣは、いずれも半導体チップ３の表面３ａまたは裏面３ｂから突出する接続材７を介して下層の端子と電気的に接続される。このため、上記した第１接着材配置工程で説明したように、変形例としては後注入方式を適用することもできる。

次に、図６に示す第２チップ搭載工程では、ロジックチップＬＣ上にメモリチップＭＣを搭載する。本工程では、メモリチップＭＣの表面３ａがロジックチップＬＣの裏面３ｂ（あるいは、配線基板２の上面２ａ）と対向するように、メモリチップＭＣを搭載する。また、本工程によりメモリチップＭＣとロジックチップＬＣは電気的に接続される。

＜封止工程＞
次に、図６に示す封止工程では、図４に示すように、配線基板２の上面２ａ、ロジックチップＬＣ、およびメモリチップＭＣを樹脂で封止して、封止体４を形成する。封止体４の形成方法は、例えば、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成することができる。

＜ボールマウント工程＞
次に、図６に示すボールマウント工程では、図２に示すように、配線基板２の下面２ｂに形成された複数のランド２ｇ（図４参照）に、外部端子になる複数の半田ボール５を接合する。本工程では、配線基板２の下面２ｂにおいて露出する複数のランド２ｇそれぞれの上に半田ボール５を配置した後、加熱することで複数の半田ボール５とランド２ｇを接合する。本工程により、複数の半田ボール５は、配線基板２を介して複数の半導体チップ３（ロジックチップＬＣおよびメモリチップＭＣ）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール５を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール５を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール５よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。

＜個片化工程＞
次に、図６に示す個片化工程では、多数個取り基板である配線基板をデバイス形成部毎に分割する。本工程では、図示しない多数個取り配線基板に形成された、図示しないダイシングライン（切断部）に沿って配線基板および封止体を切断し、個片化された複数の半導体装置１（図４参照）を取得する。切断方法は特に限定されないが、例えば、ダイシングブレード（回転刃）を用いて切削加工を施すことにより、切断することができる。

以上の各工程により、図１〜図５を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。

次に、本実施の形態の代表的な変形例について説明する。

＜変形例１＞
上記した例では、薄型の半導体ウエハ５０の例として、複数の貫通電極３ｔｓｖが形成された半導体ウエハ５０に適用した実施態様を取り上げて説明した。しかし、最終的に取得する半導体チップ３の厚さが例えば１００μｍ以下、特には、５０μｍ程度以下まで薄くなる場合、複数の貫通電極３ｔｓｖが形成されていない場合でも同様の課題が生じる。したがって、上記した実施態様に対する変形例としては、複数の貫通電極３ｔｓｖが形成されていない半導体チップ３を搭載する、半導体装置の製造方法にも適用できる。

＜変形例２＞
また、上記した＜溝形成工程＞のセクションでは、研削部分の先端面ＤＢ１ｔが、被研削面である裏面３ｂと対向する面を有しているダイシングブレードＤＢ１を用いて溝ＴＲ１を形成する実施態様について説明した。しかし、変形例として、図１９に示すように、研削部分の先端面ＤＢ２ｔが、被研削面である裏面３ｂに対して傾斜した傾斜面となっているダイシングブレードＤＢ２を用いて溝ＴＲ２を形成することができる。図１９は図１５に対する変形例を示す拡大断面図である。この場合、溝ＴＲ２の幅は、溝ＴＲ１の幅よりも狭くすることができるので、切断部５０ｂの占有面積を低減することができる。

＜変形例３＞
また、上記した＜溝形成工程＞のセクションでは、溝ＴＲ１と厚さ方向に重なる位置に、半導体基板ＷＨの一部を残存させるように溝ＴＲ１を形成する実施態様について説明した。しかし、導電性異物の発生の有無に関しては、金属パターンＭＰを残すように溝ＴＲ１を形成すれば良いので、変形例としては、配線層（多層配線層）ＤＶの一部をダイシングブレードＤＢ１により切削加工することもできる。この時、金属パターンＭＰとダイシングブレードＤＢ１とが、接触しないように切削加工を施せば、金属パターンＭＰの剥離を抑制できる。ただし、配線層ＤＶの厚さＴｋ２は、半導体ウエハ５０全体の厚さに対して極めて薄く、例えば１μｍ〜数μｍ程度である。したがって、切削加工の深さ制御を容易にする観点からは、図１５に示すように溝ＴＲ１と厚さ方向に重なる位置に、半導体基板ＷＨの一部を残存させるように溝ＴＲ１を形成することが好ましい。

＜変形例４＞
また、上記した＜個片化工程＞のセクションでは、溝ＴＲ１に沿って半導体ウエハ５０を切断する方法として、加圧された加工水ＪＷ１を吹き付けて切断する加圧水噴射方式について説明した。しかし、変形例としては、溝ＴＲ１に向かって、レーザ光を照射して半導体ウエハ５０のうち、溝ＴＲ１と厚さ方向に重なる位置に残存する半導体基板ＷＨおよび配線層ＤＶを溶断する、レーザ溶断方式で切断することもできる。ただし、レーザ溶断の場合、レーザ溶断時の熱ストレスにより、個片化後の半導体チップ３の抗折強度が低下する懸念がある。したがって、半導体チップ３の抗折強度を向上させる観点からは、上記実施の形態で説明したように、加圧水噴射方式で半導体ウエハ５０を切断する方法が好ましい。

＜変形例５＞
また、上記実施の形態では、ロジックチップＬＣ上にメモリチップＭＣを一個積層した半導体装置について説明したが、半導体チップ３の積層数は図４に示す態様の他、種々の変形例を適用することができる。例えば、ロジックチップＬＣ上に、複数個のメモリチップＭＣを積層することができる。この場合、最上段のメモリチップＭＣとロジックチップＬＣの間に積層されるメモリチップＭＣは、貫通電極３ｔｓｖを形成することが好ましい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態では種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。

１ 半導体装置
２ 配線基板
２ａ 上面（面、主面、チップ搭載面）
２ｂ 下面（面、主面、実装面）
２ｃ 側面
２ｄ 配線
２ｅ 絶縁層
２ｆ ボンディングリード（端子、チップ搭載面側端子、電極）
２ｇ ランド
２ｈ、２ｋ 絶縁膜（ソルダレジスト膜）
３ 半導体チップ
３ａ 表面（主面、上面）
３ａｐ 表面電極（電極、パッド）
３ｂ 裏面（主面、下面）
３ｂｐ 裏面電極（電極、パッド）
３ｃ 側面
３ｉｖ 内部電極
３ｔｓｖ 貫通電極
４ 封止体（樹脂体）
４ａ 上面（面、表面）
４ｂ 下面（面、裏面）
４ｃ 側面
５ 半田ボール（外部端子、電極、外部電極）
７ 接続材
７ｂ 突起電極（バンプ電極）
７ｓ 半田材
１１ 支持部材
１１ａ 接着面
１２ 樹脂材
１３ 保持テープ
５０ 半導体ウエハ
５０ａ チップ形成部
５０ｂ 切断部（切削加工部、ダイシング部、スクライブ部）
ＤＢ１、ＤＢ２ ダイシングブレード
ＤＢ１ｔ、ＤＢ２ｔ 先端面
ＤＶ 配線層（多層配線層）
ＤＶｉ 配線層
ＪＷ１ 加工水
ＬＣ ロジックチップ（半導体チップ）
ＭＣ メモリチップ（半導体チップ）
ＭＰ 金属パターン
ＮＣＬ１、ＮＣＬ２ 接着材
ＮＺ１ ノズル
ＰＳ 絶縁層
Ｔｋ１、Ｔｋ２ 厚さ
ＴＲ１、ＴＲ２ 溝
ＴＲｂ 底面
ＷＨ 半導体基板（シリコンウエハ）
ＷＨａ 主面
ＷＨｂ 裏面（被研削面）

Claims (5)

1. 以下の工程を含む半導体装置の製造方法：
   （ａ）主面、および前記主面とは反対側の裏面を有する半導体基板と、前記半導体基板の前記主面上に形成された多層配線層と、前記多層配線層のうちの最上層の第１配線層に設けられた複数の電極パッドと、前記多層配線層のうちの前記最上層の前記第１配線層に設けられた金属パターンと、前記複数の電極パッドおよび前記金属パターンを露出するように前記多層配線層上に形成された絶縁層と、を備えた半導体ウエハを準備する工程；
   ここで、
   前記半導体ウエハは、第１の厚さから成り、
   前記半導体ウエハは、複数のチップ形成部と、前記複数のチップ形成部間に設けられた切断部と、を有し、
   前記複数の電極パッドは、前記複数のチップ形成部内のそれぞれに形成されており、
   前記金属パターンは、前記切断部に形成されており、
   （ｂ）前記（ａ）工程の後、前記半導体ウエハの前記絶縁層に、樹脂材を介して支持部材を貼り付ける工程；
   （ｃ）前記（ｂ）工程の後、前記半導体基板の前記裏面を研削することで、前記半導体ウエハを前記第１の厚さよりも小さい第２の厚さにする工程；
   （ｄ）前記（ｃ）工程の後、前記半導体ウエハの前記切断部に、前記半導体基板の前記裏面側から回転する切断刃を挿入し、前記半導体ウエハの前記切断部に前記半導体基板の一部を底面とする溝を形成する工程；
   ここで、
   前記溝の底面と前記半導体基板の前記主面との間隔は、前記多層配線層の厚さよりも小さい、あるいは同じであり、
   （ｅ）前記（ｄ）工程の後、前記切断部に前記半導体基板の前記裏面側から、研磨材を含む加工水を加圧して噴射することで、前記半導体基板の前記一部と、前記多層配線層および前記絶縁層のそれぞれのうちの前記半導体基板の前記一部と重なる部分を除去し、前記半導体ウエハを切断する工程。
2. 請求項１において、
   前記半導体基板には、前記複数の電極パッドと電気的に接続される複数の内部電極が形成されており、
   前記（ｃ）工程では、前記半導体基板の前記裏面において、前記複数の内部電極が露出するように前記半導体基板を研削する、半導体装置の製造方法。
3. 請求項１において、
   前記（ｄ）工程では、前記切断刃の先端面が、前記半導体基板の前記裏面に対して傾斜する、傾斜面となっている、半導体装置の製造方法。
4. 以下の工程を含む半導体装置の製造方法：
   （ａ）主面、および前記主面とは反対側の裏面を有する半導体基板と、前記半導体基板の前記主面上に形成された多層配線層と、前記多層配線層のうちの最上層の第１配線層に設けられた複数の電極パッドと、前記多層配線層のうちの前記最上層の前記第１配線層に設けられた金属パターンと、前記複数の電極パッドおよび前記金属パターンを露出するように前記多層配線層上に形成された絶縁層と、を備えた半導体ウエハを準備する工程；
   ここで、
   前記半導体ウエハは、第１の厚さから成り、
   前記半導体ウエハは、複数のチップ形成部と、前記複数のチップ形成部間に設けられた切断部と、を有し、
   前記複数の電極パッドは、前記複数のチップ形成部内のそれぞれに形成されており、
   前記金属パターンは、前記切断部に形成されており、
   （ｂ）前記（ａ）工程の後、前記半導体ウエハの前記絶縁層に、樹脂材を介して支持部材を貼り付ける工程；
   （ｃ）前記（ｂ）工程の後、前記半導体基板の前記裏面を研削することで、前記半導体ウエハを前記第１の厚さよりも小さい第２の厚さにする工程；
   （ｄ）前記（ｃ）工程の後、前記半導体ウエハの前記切断部に、前記半導体基板の前記裏面側から回転する切断刃を挿入し、前記半導体ウエハの前記切断部に前記金属パターンを残すように溝を形成する工程；
   （ｅ）前記（ｄ）工程の後、前記切断部に前記半導体基板の前記裏面側から、研磨材を含む加工水を加圧して噴射することで、前記半導体基板の一部と、前記多層配線層および前記絶縁層のそれぞれのうちの前記半導体基板の前記一部と重なる部分を除去し、前記半導体ウエハを切断する工程。
5. 以下の工程を含む半導体装置の製造方法：
   （ａ）主面、および前記主面とは反対側の裏面を有する半導体基板と、前記半導体基板の前記主面上に形成された多層配線層と、前記多層配線層のうちの最上層の第１配線層に設けられた複数の電極パッドと、前記多層配線層のうちの前記最上層の前記第１配線層に設けられた金属パターンと、前記複数の電極パッドおよび前記金属パターンを露出するように前記多層配線層上に形成された絶縁層と、を備えた半導体ウエハを準備する工程；
   ここで、
   前記半導体ウエハは、第１の厚さから成り、
   前記半導体ウエハは、複数のチップ形成部と、前記複数のチップ形成部間に設けられた切断部と、を有し、
   前記複数の電極パッドは、前記複数のチップ形成部内のそれぞれに形成されており、
   前記金属パターンは、前記切断部に形成されており、
   （ｂ）前記（ａ）工程の後、前記半導体ウエハの前記絶縁層に、樹脂材を介して支持部材を貼り付ける工程；
   （ｃ）前記（ｂ）工程の後、前記半導体基板の前記裏面を研削することで、前記半導体ウエハを前記第１の厚さよりも小さい第２の厚さにする工程；
   （ｄ）前記（ｃ）工程の後、前記半導体ウエハの前記切断部に、前記半導体基板の前記裏面側から回転する切断刃を挿入し、前記半導体ウエハの前記切断部に前記半導体基板の一部を底面とする溝を形成する工程；
   ここで、
   前記溝の底面と前記半導体基板の前記主面との間隔は、前記多層配線層の厚さよりも小さい、あるいは同じであり、
   （ｅ）前記（ｄ）工程の後、前記切断部に前記半導体基板の前記裏面側から、レーザ光を照射することで、前記半導体基板の前記一部と、前記多層配線層および前記絶縁層のそれぞれのうちの前記半導体基板の前記一部と重なる部分を除去し、前記半導体ウエハを切断する工程。

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