JP2014165388A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】薄型の半導体ウエハから複数の半導体チップを安定的に取得する。
【解決手段】一実施の形態の半導体装置の製造方法は、支持部材11に貼り付けられた半導体ウエハ50の裏面を研削する工程の後、支持部材11に貼り付けられた状態で、半導体ウエハを切断する工程を含んでいる。ここで、半導体ウエハ50を切断する工程には、半導体ウエハ50の裏面3b側からダイシングブレード(切断刃)により溝を形成する工程と、半導体ウエハ50の裏面3b側から、研磨材を含む加工水JW1を加圧して噴射することで、半導体ウエハ50を切断する工程と、が含まれている。
【選択図】図17
【解決手段】一実施の形態の半導体装置の製造方法は、支持部材11に貼り付けられた半導体ウエハ50の裏面を研削する工程の後、支持部材11に貼り付けられた状態で、半導体ウエハを切断する工程を含んでいる。ここで、半導体ウエハ50を切断する工程には、半導体ウエハ50の裏面3b側からダイシングブレード(切断刃)により溝を形成する工程と、半導体ウエハ50の裏面3b側から、研磨材を含む加工水JW1を加圧して噴射することで、半導体ウエハ50を切断する工程と、が含まれている。
【選択図】図17
Description
本発明は、半導体装置の製造技術に関し、特に、薄型化された半導体チップを有する半導体装置に適用して有効な技術に関するものである。
特開2004−259938号公報(特許文献1)には、ノズルから砥粒を混入した加工水を噴射させて、半導体ウエハを切断するウォータージェット加工方法が記載されている。
半導体装置の集積度を向上させるために必要な技術として、半導体チップの厚さの薄型化が進められている。ところが、半導体チップの薄型化に伴って、半導体チップを取得するための半導体ウエハを薄型化すると、製造工程中の半導体ウエハのハンドリングが難しくなる。このため、薄型の半導体ウエハから複数の半導体チップを安定的に取得するためには、薄型の半導体ウエハに対応した製造技術が必要になる。
例えば、半導体ウエハの裏面を研削する工程では、薄くなる半導体ウエハの強度を保持する技術が必要になる。また、半導体ウエハを、複数の半導体チップに分割する工程では、半導体ウエハのスクライブ領域において、チッピングや金属膜剥がれなどの現象が発生することを抑制する技術が必要になる。また、製造効率向上の観点からは、上記半導体ウエハを分割する工程では、短時間で切断可能な技術が必要になる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、支持部材に貼り付けられた半導体ウエハの裏面を研削する工程の後、上記支持部材に貼り付けられた状態で、半導体ウエハを切断する工程を含んでいる。ここで、上記半導体ウエハを切断する工程には、上記半導体ウエハの上記裏面側から切断刃により溝を形成する工程と、上記半導体ウエハの上記裏面側から、研磨材を含む加工水を加圧して噴射することで、上記半導体ウエハを切断する工程と、が含まれているものである。
上記一実施の形態によれば、薄型の半導体ウエハから複数の半導体チップを安定的に取得できる。
(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。例えば、成分についていえば、「Aを主要な成分として含むX」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、シリコン・ゲルマニウム(SiGe)合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であっても良いし、その特定の数値未満の数値でも良い。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を表面、表面の反対側の面を裏面として記載する。また、配線基板のチップ搭載面側の平面を上面あるいは表面、上面の反対側に位置する面を下面として記載する。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
以下で説明する実施の形態では、複数の半導体チップが積層された半導体装置の例として一つのパッケージ内に、メモリ回路が形成された半導体チップとメモリ回路の動作を制御する制御回路が形成された半導体チップが搭載された半導体パッケージを取り上げて説明する。
図1は本実施の形態の半導体装置の斜視図、図2は、図1に示す半導体装置の下面図である。また、図3は、図1に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図4は図1のA−A線に沿った断面図である。また、図5は、図4に示すA部の拡大断面図である。なお、図1〜図4では、見易さのため、端子数を少なくして示しているが、端子(例えば、ボンディングリード2f、ランド2g、半田ボール5)の数は、図1〜図4に示す態様には限定されない。
<半導体装置>
まず、本実施の形態の半導体装置1の概要構成について、図1〜図4を用いて説明する。本実施の形態の半導体装置1は、配線基板2、配線基板2上に積層された複数の半導体チップ3(図4参照)および複数の半導体チップ3を封止する樹脂体である封止体4を備える。
まず、本実施の形態の半導体装置1の概要構成について、図1〜図4を用いて説明する。本実施の形態の半導体装置1は、配線基板2、配線基板2上に積層された複数の半導体チップ3(図4参照)および複数の半導体チップ3を封止する樹脂体である封止体4を備える。
図4に示すように、配線基板2は、複数の半導体チップ3が搭載された上面(面、主面、またはチップ搭載面ともいう)2a、上面2aとは反対側の下面(面、主面、または実装面ともいう)2b、および上面2aと下面2bの間に配置された側面2cを有している。また、配線基板2は、図2および図3に示すように平面視において四角形の外形形状を成す。
配線基板2は、上面2a側に搭載された半導体チップ3と図示しない実装基板を電気的に接続するためのインタポーザであって、上面2a側と下面2b側を電気的に接続する複数の配線層(図4に示す例では4層)を有する。各配線層には、複数の配線2d、および複数の配線2d間や隣り合う配線層間を絶縁する絶縁層2eが形成されている。ここで、本実施の形態の配線基板2は、3つの絶縁層2eを有しており、真ん中の絶縁層2eがコア層であるが、コアとなる絶縁層2eを有していない、所謂、コアレス基板を用いても良い。また、配線2dには、絶縁層2eの上面または下面に形成される引き回し配線、および絶縁層2eを厚さ方向に貫通するように形成されている層間導電路であるビア配線が含まれる。
また、配線基板2の上面2aには、半導体チップ3と電気的に接続される端子である、複数のボンディングリード(端子、チップ搭載面側端子、電極ともいう)2fが形成されている。一方、配線基板2の下面2bには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置1の外部接続端子である複数の半田ボール5が接合された、複数のランド2gが形成されている。複数のボンディングリード2fと複数のランド2gは、複数の配線2dを介して、それぞれ電気的に接続されている。なお、ボンディングリード2fやランド2gに接続される配線2dは、ボンディングリード2fやランド2gと一体に形成されるので、図4では、ボンディングリード2fおよびランド2gを、配線2dの一部として示している。
また、配線基板2の上面2aおよび下面2bは、絶縁膜(詳しくは、ソルダレジスト膜)2h、2kにより覆われている。配線基板2の上面2aに形成された配線2dは絶縁膜2hに覆われている。絶縁膜2hには開口部が形成され、この開口部において、複数のボンディングリード2fの少なくとも一部(例えば、半導体チップ3との接合部)が絶縁膜2hから露出している。また、配線基板2の下面2bに形成された配線2dは絶縁膜2kに覆われている。絶縁膜2kには開口部が形成され、この開口部において、複数のランド2gの少なくとも一部(例えば、半田ボール5との接合部)が絶縁膜2kから露出している。
また、図4に示すように、配線基板2の下面2bの複数のランド2gに接合される複数の半田ボール(外部端子、電極、外部電極)5は、図2に示すように行列状(アレイ状、マトリクス状ともいう)に配置されている。また、図2では図示を省略するが、複数の半田ボール5が接合される複数のランド2g(図4参照)も行列状に配置されている。このように、配線基板2の実装面側に、複数の外部端子(例えば、半田ボール5、ランド2g)を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置1は、配線基板2の実装面である下面2b側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することができる点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置1は、配線基板2上に搭載される複数の半導体チップ3を備えている。複数の半導体チップ3は、配線基板2の上面2a上に積層されている。また、複数の半導体チップ3のそれぞれは、表面(主面、上面ともいう)3a、表面3aとは反対側の裏面(主面、下面ともいう)3b、および、表面3aと裏面3bとの間に位置する側面3cを有し、図3に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップ3を積層することにより、半導体装置1を高機能化させた場合であっても、実装面積を低減することができる。図4では、2個の半導体チップ3を積層する例を示しているが、半導体チップ3の積層数には、種々の変形例が適用でき、例えば3個以上の半導体チップ3を積層しても良い。
複数の半導体チップ3を積層して好適な例として、一つのパッケージ内に複数の回路を形成し、この複数の回路によりシステムを構成させる、所謂SiP(System in Package)型の半導体装置を例示できる。SiP型の半導体装置は、高機能化のため、複数の半導体チップ3を一つのパッケージ内に搭載する場合があるが、この複数の半導体チップ3を積層することで、平面サイズを小さくすることができる。
図4に示す例では、一方(例えば下段側)に搭載される半導体チップ3は、演算処理回路が形成されたロジックチップ(半導体チップ)LCである。一方、ロジックチップLCの上段側に搭載される半導体チップ3は、ロジックチップLCとの間で通信するデータを記憶する主記憶回路が形成された、メモリチップ(半導体チップ)MCである。ロジックチップLCとメモリチップMCとは、電気的に接続され、メモリチップMCに形成された主記憶回路からのデータの入出力は、ロジックチップLCに形成された制御回路により行われる。
また、図4に示すように複数の半導体チップ3の間には、絶縁性接着材である接着材NCLが配置される。接着材NCLは、上段側の半導体チップ3の表面3aと下段側の半導体チップ3の裏面3b(または、配線基板2の上面2a)の間の空間を塞ぐように配置される。詳しくは、この接着材NCLは、配線基板2上にロジックチップLCを接着固定する接着材NCL1、ロジックチップ上にメモリチップMCを接着固定する接着材NCL2を含む。また、接着材NCL1、NCL2は、それぞれ絶縁性(言い換えれば、非導電性)の材料(例えば、樹脂材料)から成り、ロジックチップLCと配線基板2の接合部、ロジックチップLCとメモリチップMCの接合部に接着材NCLを配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。
また、半導体装置1は、複数の半導体チップ3を封止する封止体4を備える。封止体4は、上面(面、表面ともいう)4a、上面4aとは反対側に位置する下面(面、裏面ともいう)4b(図4参照)、および上面4aと下面4bの間に位置する側面4cを有し、平面視において四角形の外形形状を成す。図1に示す例では、封止体4の平面サイズ(すなわち、上面4a側から平面視した時の寸法、上面4aの外形サイズともいう)は配線基板2の平面サイズと同じであって、封止体4の側面4cは配線基板2の側面2cと連なっている。
封止体4は、複数の半導体チップ3を保護する樹脂体であって、複数の半導体チップ3間、および半導体チップ3と配線基板2に密着させて封止体4を形成することで、薄い半導体チップ3の損傷を抑制することができる。また、封止体4は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体4には、複数の半導体チップ3間および半導体チップ3および配線基板2に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体4の機能を向上させるため、例えば、シリカ(二酸化珪素;SiO2)粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体4を形成した後の熱変形による半導体チップ3の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ3と封止体4の線膨張係数を近づけることが好ましい。
<積層された半導体チップの電気的接続方法の詳細>
次に、図4に示す半導体チップ3の詳細および各半導体チップ3の電気的な接続方法について説明する。図5は図4に示すA部の拡大断面図である。
次に、図4に示す半導体チップ3の詳細および各半導体チップ3の電気的な接続方法について説明する。図5は図4に示すA部の拡大断面図である。
上記したようにSiP型の半導体装置の場合、配線基板2上に搭載される複数の半導体チップ3を電気的に接続するが、半導体チップ3間の伝送経路におけるノイズ影響を低減する観点から、伝送距離を短くすることが好ましい。そこで、本実施の形態では、積層された半導体チップ3間の伝送経路を図示しないワイヤや配線基板2を経由せずに、半導体チップ3間に設けられた導電性部材を介して接続している。
図5に示す例では、複数の半導体チップ3同士を、ワイヤを介さずに接続する方法として、半導体チップ3を厚さ方向に貫通する貫通電極(内部電極)3tsvを形成し、この貫通電極3tsvを介して積層された半導体チップ3同士を接続する技術を適用している。
下段側に搭載される、ロジックチップLCは、表面3aに形成された複数の表面電極(電極、パッドともいう)3ap、および裏面3bに形成された複数の裏面電極(電極、パッドともいう)3bpを有している。また、ロジックチップLCは、表面3aおよび裏面3bのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極3apと複数の裏面電極3bpを電気的に接続する複数の貫通電極3tsvを有している。複数の表面電極3apと、裏面3bの複数の裏面電極3bpとは、複数の貫通電極3tsvを介してそれぞれ電気的に接続されている。
また、突起電極7bおよび半田材7sを介して、ロジックチップLCの表面電極3apと配線基板2のボンディングリード2fが電気的に接続されている。また、ロジックチップLCの裏面電極3bpは、メモリチップMCの表面電極3apと、接続材(突起電極)7を介して電気的に接続されている。図5に示す例では、ロジックチップLCとメモリチップMCを接続する接続材7は、半田材7sである。
半導体チップ3が備える各回路は、半導体チップ3の表面3a側に形成される。詳しくは、半導体チップ3は、例えばシリコン(Si)からなる半導体基板(図示は省略)を備え、半導体基板の素子形成面である主面に、例えばトランジスタなどの複数の半導体素子(図示は省略)が形成される。半導体基板の主面上(つまり、表面3a側)には、複数の配線と複数の配線層間を絶縁する絶縁膜を備える配線層(図示は省略)が形成(積層)される。言い換えれば、配線が形成された複数の導体パターン層と、複数の絶縁層とが、交互に積層されている。各配線層の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。配線層の数は特に限定されないが、本実施の形態では、少なくとも3層以上(例えば10層程度)の配線層が積層された、多層配線層になっている。半導体チップ3の表面3a(図4参照)に形成される複数の表面電極3apは、半導体基板と表面3aの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
したがって、図5に示すように、半導体チップ3を厚さ方向に貫通する貫通電極3tsvを形成し、表面電極3apと貫通電極3tsvとを電気的に接続することで、半導体チップ3の表面3a側と裏面3b側を電気的に接続する導通経路を形成することができる。図5に示す例では、ロジックチップLCの裏面電極3bpとメモリチップMCの表面電極3apとを、接続材7を介して電気的に接続することにより、メモリチップMCの回路とロジックチップLCの回路とを電気的に接続することができる。
上記のように、本実施の形態によれば、複数の半導体チップ3を、ワイヤを介さずに電気的に接続することができるので、データの伝送距離を短縮することができる。この結果、複数の伝送経路のそれぞれを高速化することができる。
また、図5に示す例では、ロジックチップLCの表面3aに形成された複数の突起電極7bは、柱状(例えば円柱や角柱)の形状を成す。これら突起電極7bの形状は、突起電極7bを形成する際の製法に応じて異なるが、図5に示す実施態様には限定されない。
また、例えば、半田材7sは、鉛(Pb)を実質的に含まない、所謂、鉛フリー半田からなる。半田材7sは、例えば錫(Sn)のみ、錫−ビスマス(Sn−Bi)、または錫−銅−銀(Sn−Cu−Ag)などである。ここで、鉛フリー半田とは、鉛(Pb)の含有量が0.1wt%以下のものを意味し、この含有量は、RoHS(Restriction of Hazardous Substances)指令の基準として定められている。以下、本実施の形態において、半田材、あるいは半田成分について説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。
また、図5に示すロジックチップLCのように、貫通電極3tsvを備える半導体チップ3は、厚さ、すなわち、表面3aと裏面3bの離間距離は薄く(言い換えれば、小さく)することが好ましい。半導体チップ3の厚さを薄くすれば、貫通電極3tsvの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部(貫通孔および貫通しない穴を含む)を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ3の厚さを薄くすれば、貫通電極3tsvを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極3tsvの径(すなわち、半導体チップ3の厚さ方向に対して直交方向の長さ)を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
このため、ロジックチップLCの厚さは、貫通電極3tsvが形成されていないメモリチップMCの厚さよりも薄く、例えば100μmよりも薄い。図5に示す例では、ロジックチップLCの厚さは、例えば50μm程度である。
上記のように、半導体チップ3を薄型化する場合、半導体チップ3を露出させた状態では、半導体チップ3が損傷する懸念がある。このため、本実施の形態では、図5に示すように、積層される半導体チップ3の間に、それぞれ接着材NCLを介在させている。これにより、半導体チップ3同士を電気的に接続する接続部、および各半導体チップ3を保護することができる。また、図4に示す例では、複数の半導体チップ3に封止体4を密着させて封止する。この場合、封止体4は半導体チップ3の保護部材として機能し、半導体チップ3の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ3を樹脂で封止することにより、半導体装置1の信頼性(耐久性)を向上させることができる。
<半導体装置の製造方法>
次に、図1〜図5を用いて説明した半導体装置1の製造工程について説明する。図6は、図1〜図5を用いて説明した半導体装置の製造工程の概要を示す説明図である。
次に、図1〜図5を用いて説明した半導体装置1の製造工程について説明する。図6は、図1〜図5を用いて説明した半導体装置の製造工程の概要を示す説明図である。
本実施の形態では、図6に示す半導体チップ準備工程において、図3〜図5を用いて説明したロジックチップLCと、メモリチップMCを準備する。本セクションでは、図6に示す工程フローに沿って製造工程の概要を説明する前に、図5に示すロジックチップLCの製造方法について説明する。
<半導体チップの製造方法>
図7は、図6に示すチップ準備工程の詳細な工程フローを示す説明図である。以下、図7に示す工程フローの詳細について、順に説明する。なお、図4に示すメモリチップMCについては、以下で説明するロジックチップLCの製造方法に準じ、一部を省略することにより製造できるので、以下では代表例としてロジックチップLCの製造方法を取り上げて説明する。
図7は、図6に示すチップ準備工程の詳細な工程フローを示す説明図である。以下、図7に示す工程フローの詳細について、順に説明する。なお、図4に示すメモリチップMCについては、以下で説明するロジックチップLCの製造方法に準じ、一部を省略することにより製造できるので、以下では代表例としてロジックチップLCの製造方法を取り上げて説明する。
<ウエハ準備工程>
まず、図7に示すウエハ準備工程では、図8および図9に示すように、半導体ウエハ50を準備する。図8は、図7に示すウエハ準備工程のそれぞれで準備する半導体ウエハの平面図である。また、図9は図8のA−A線に沿った拡大断面図である。また、図10は、図9に示す切断部周辺の拡大断面図である。
まず、図7に示すウエハ準備工程では、図8および図9に示すように、半導体ウエハ50を準備する。図8は、図7に示すウエハ準備工程のそれぞれで準備する半導体ウエハの平面図である。また、図9は図8のA−A線に沿った拡大断面図である。また、図10は、図9に示す切断部周辺の拡大断面図である。
図8および図9では、見易さのため、チップ形成部50aの数を少なく(例えば図8に示す例では、16個)して記載している。ただし、チップ形成部50aの数は、図8に示す態様には限定されず、16個よりも多くすることもできる。また、図8ではチップ形成部50aと切断部50bとの境界を示すため、チップ形成部50aおよび切断部50bの輪郭を二点鎖線で示す。しかし、チップ形成部50aおよび切断部50bは、図7に示す個片化工程において分割される領域、および切削加工される予定領域なので、実際に視認可能な境界線が存在する必要はない。
図9に示すように、ウエハ準備工程で準備する半導体ウエハ50は、表面3aおよび裏面3b2を有している。また、半導体ウエハ50は、表面3aを区画する、複数のチップ形成部50aが設けられている。また、図8および図9に示すように、半導体ウエハ50は、複数のチップ形成部50aのうち、互いに隣り合うチップ形成部50aの間に、図7に示す個片化工程において切削加工が施される予定領域である、切断部(切削加工部、ダイシング部、スクライブ部ともいう)50bを有している。図7および図8に示す例では、切断部50bの幅は、例えば100μm程度である。
この複数のチップ形成部50aのそれぞれは、図4に示す半導体チップ3(詳しくは、ロジックチップLC)に相当する。このように複数のチップ形成部50aを有する半導体ウエハ50を用いる場合、図示しない半導体基板の素子形成面上に回路素子を形成する際に、複数のチップ形成部50aに対して一括して処理を施すことができる。このため、半導体チップの製造効率を向上させることができる。
また図9に示すように、半導体ウエハ50の複数のチップ形成部50aのそれぞれには、表面3aに、複数の表面電極3apが形成されている。また、半導体ウエハ50の表面3aと裏面3b2との間には、複数の内部電極3ivが形成されている。この複数の内部電極3ivは、図5に示す複数の貫通電極3tsvに相当する金属部材であって、半導体ウエハの厚さ方向に延びるように形成されている。また、複数の内部電極3ivは、表面3aにおいて表面電極3apと接続されている。言い換えれば、複数の内部電極3ivは、複数の表面電極3apを介して複数の接続材7と電気的に接続されている。
また、半導体ウエハ50の切断部50bには、金属パターンMPが配置されている。この金属パターンMPは、例えば、TEG(Test Element Group)と呼ばれる評価用の素子であって、ウエハ準備工程で、半導体ウエハ50に複数の半導体素子や配線層からなる集積回路を形成した時に、正しく形成されているかどうかを検査するために形成される。ただし、切断部50bに形成される金属パターンMPは、TEGに限定されず、例えば、アライメントマークとして金属パターンMPを形成する場合がある。
図8〜図10に示す半導体ウエハ50は、例えば、以下のように形成する。まず、図7に示す半導体基板準備工程では、図10に示すように、半導体素子形成面である主面WHaおよび主面WHaの反対側に位置する裏面(被研削面)WHbを有する半導体基板(例えばシリコンウエハ)WHを準備する。主面WHaは、半導体素子を形成する面であって、厳密には、図10に示す表面3aと裏面WHbの間であって、表面3aから1μm〜数μm程度の位置に配置されている。一方、裏面WHbは図9に示す裏面3b2と同一の面である。また、半導体基板WHの厚さは、図4に示す半導体チップ3(ロジックチップLCおよびメモリチップMC)の厚さよりも厚く、例えば700〜800μm程度(厳密には、例えば、775μm)である。
次に、図7に示す孔形成工程では、図9に示す内部電極3ivを形成するための複数の孔(穴、開口部)を形成する。次に、図7に示す内部電極形成工程では、複数の孔内に金属材料を埋め込んで複数の内部電極3ivを形成する。本工程で埋め込まれる金属材料としては、例えば銅(Cu)を例示することができる。また、金属材料を埋め込む工法は、例えばめっき法を例示することができる。
次に、図7に示す配線層形成工程では、チップ形成部50aの主面WHaに、複数の半導体素子(図示は省略)を形成する。次に、主面WHaのチップ形成部50a上に配線(図示は省略)が形成された導体パターン層と複数の絶縁層(層間絶縁膜)が交互に積層された、配線層(多層配線層)DVを形成し、配線と絶縁層から成る各層の配線層DViに形成された複数の配線と主面WHaに形成された複数の半導体素子を電気的に接続する。
次に、図10に示す配線層DVの最上層に複数の表面配線(図示は省略)および複数の表面電極3ap(図9参照)を形成する。この時、表面配線と表面電極3apは一体に形成される。本工程で形成する表面電極3apは、主面WHaに形成された半導体素子と電気的に接続される。また、図9に示す内部電極3ivと表面電極3apは、電気的に接続される。
また、図10に示すように、切断部50bには、金属パターンMPが形成される。また、図10に示すように、チップ形成部50aの周縁部には、ガードリング3gが形成される。ガードリング3gは、チップ形成部50aに形成された回路を保護する保護部材であって、チップ形成部50aの周囲を連続的に取り囲むように形成される。また、最上層に形成された金属パターンMPやガードリング3gは、図9に示す表面電極3apや金属パターンと同じ金属材料で形成される。図10に示す例では、例えば、銅(Cu)、またはアルミニウム(Al)を主成分とする金属材料から成る。
次に、配線層DV上に、配線層DVを覆うように、絶縁層(パッシベーション膜と呼ばれ、例えば酸化シリコン(SiO2)膜、窒化シリコン(SiN)膜、あるいは、酸窒化シリコン(SiON)膜)PSを形成する。その後、例えばエッチング法により、絶縁層PSに開口部を形成し、表面電極3ap(図9参照)の一部を絶縁層PSから露出させる。
次に、半導体ウエハ50を分割する前に、各チップ形成部50aに形成された集積回路の電気的試験などの検査を行って半導体ウエハ50が得られる。また、図9に示すように、表面電極3ap上に予め突起電極7bや半田材7sなどの接続材7を形成しておく場合には、図7に示すように突起電極形成工程を行う。
<支持部材貼り付け工程>
次に、図7に示す支持部材貼り付け工程では、半導体ウエハ50と支持部材11とを、樹脂材12を介して貼り合わせる。図11は図9に示す半導体ウエハが支持部材に貼り付けられた状態を示す断面図である。図7に示す裏面研削工程や溝形成工程、あるいは分割工程では、加工ステージ上に半導体ウエハ50を固定した状態で半導体ウエハ50に加工を施す。
次に、図7に示す支持部材貼り付け工程では、半導体ウエハ50と支持部材11とを、樹脂材12を介して貼り合わせる。図11は図9に示す半導体ウエハが支持部材に貼り付けられた状態を示す断面図である。図7に示す裏面研削工程や溝形成工程、あるいは分割工程では、加工ステージ上に半導体ウエハ50を固定した状態で半導体ウエハ50に加工を施す。
このため、加工時に半導体ウエハ50の表面3aを保護するため、裏面研削工程および分割工程の前に、半導体ウエハ50の表面3aを支持部材11の接着面11aと対向させた状態で、樹脂材12を介して半導体ウエハ50を支持部材11に接着固定する。
ところで、加工時に半導体ウエハ50の表面3aを保護する点のみを考慮すれば、樹脂フィルム(基材)の一方の面に糊材(粘着材)が配置された接着テープ(バックグラインドテープあるいはダイシングテープと呼ばれる)を半導体ウエハ50の表面3aに貼り付けた状態で加工する方法を用いることができる。つまり、上記接着テープを支持部材として用いる方法を用いることができる。
しかし、本実施の形態では、後述する裏面研削工程で、半導体ウエハ50の厚さが例えば100μm以下となるまで半導体ウエハ50の裏面3b2を研削する。このように、半導体ウエハ50の厚さを100μm以下まで薄くする場合には、加工中、あるいは加工工程間のハンドリング時に半導体ウエハ50が変形あるいは破損してしまうことを抑制する必要がある。支持部材11は、薄くなった半導体ウエハ50の変形を防止ないしは抑制するため、薄くなった半導体ウエハ50よりも剛性(支持強度)が高い部材が好ましい。樹脂フィルムのように半導体ウエハ50よりも剛性が低い部材の場合、半導体ウエハ50の変形や破損を十分に抑制できないからである。
そこで、半導体ウエハ50よりも厚く、半導体ウエハ50と同程度の硬さを有するガラス板、あるいはシリコン基板などの半導体基板を支持部材11として用いる。例えば、本実施の形態では、半導体ウエハ50の厚さが700μm〜800μm程度であるのに対し、支持部材11の厚さは500μm〜800μm程度である。これにより後述する裏面研削工程や分割工程におけるストレスにより半導体ウエハ50が破損することを防止ないしは抑制することができる。
<裏面研削工程>
次に、図7に示す裏面研削工程では、図12に示すように、半導体ウエハ50の裏面3b2を研削して、複数の内部電極3ivのそれぞれを露出させる。図12は、図7に示す裏面研削工程において半導体ウエハの裏面を研削した状態を示す断面図である。なお、図12では、研削処理を施す前の裏面3b2の位置を明示するため、研削前の半導体ウエハ50の輪郭を二点鎖線で示している。
次に、図7に示す裏面研削工程では、図12に示すように、半導体ウエハ50の裏面3b2を研削して、複数の内部電極3ivのそれぞれを露出させる。図12は、図7に示す裏面研削工程において半導体ウエハの裏面を研削した状態を示す断面図である。なお、図12では、研削処理を施す前の裏面3b2の位置を明示するため、研削前の半導体ウエハ50の輪郭を二点鎖線で示している。
図12に示すように、本工程では、半導体ウエハ50の裏面3b2側に対して研削処理を施し、半導体ウエハ50の厚さを薄くする。言い換えれば、本工程では、半導体基板WHの裏面WHbを研削することで、半導体ウエハ50の厚さを、第1の厚さよりも小さい第2の厚さにする。例えば、本実施の形態では、図5に示すロジックチップLCの厚さが50μm程度なので、半導体ウエハ50の表面3aからの高さが、50μm程度の高さになるまで研削処理を施す。研削方法は、例えば化学機械研磨(CMP;Chemical Mechanical Polishing)法により行うことができる。
本工程により、複数の内部電極3ivは、半導体ウエハ50の裏面3bにおいて、それぞれ露出する。また、上記したように、複数の内部電極3ivは、複数の表面電極3apと電気的に接続されている。つまり、本工程が完了すると、複数の内部電極3ivは、半導体ウエハ50の表面3aおよび裏面3bのうちの、一方から他方までを貫通するように形成された、複数の貫通電極3tsvになる。
<裏面電極形成工程>
次に、図7に示す裏面電極形成工程では、図13に示すように、半導体ウエハ50の裏面3bに裏面電極3bpを形成する。図13は、図7に示す裏面電極形成工程において半導体ウエハの裏面電極を形成した状態を示す断面図である。
次に、図7に示す裏面電極形成工程では、図13に示すように、半導体ウエハ50の裏面3bに裏面電極3bpを形成する。図13は、図7に示す裏面電極形成工程において半導体ウエハの裏面電極を形成した状態を示す断面図である。
図13に示すように、本工程では、半導体ウエハ50の裏面3bにおいて露出する複数の貫通電極3tsvのそれぞれと、裏面電極3bpとを電気的に形成する。裏面電極3bpの形成方法は、例えば、めっき法を用いることができる。なお、図13では、裏面3bに電極パッドである裏面電極3bpを形成する例を示しているが、変形例としては、本工程で突起電極を形成することもできる。
<溝形成工程>
次に、図7に示す溝形成工程では、図14および図15に示すように、半導体ウエハ50の切断部50bに裏面3b側から溝TR1を形成する。図14は、図7に示す溝形成工程において半導体ウエハの裏面側に溝を形成した状態を示す断面図である。また、図15は、図14に示す切断部周辺を拡大して示す拡大断面図である。
次に、図7に示す溝形成工程では、図14および図15に示すように、半導体ウエハ50の切断部50bに裏面3b側から溝TR1を形成する。図14は、図7に示す溝形成工程において半導体ウエハの裏面側に溝を形成した状態を示す断面図である。また、図15は、図14に示す切断部周辺を拡大して示す拡大断面図である。
図14および図15に示すように、本工程では、半導体ウエハ50の切断部50bに、回転する切断刃であるダイシングブレードDB1を、裏面3b側から挿入する。これにより、半導体ウエハ50の切断部50bに対して切削加工が施され、半導体基板WHの一部を底面TRb(図15参照)とする溝TR1が形成される。図15に示すダイシングブレードDB1は、円形またはリング状の外形形状を成す薄板の外周に、例えば、ダイヤモンドなどの砥粒を固着させた切削加工治具である。また、ダイシングブレードDB1は、円形またはリング形を成す平面の中心を回転軸として回転させることにより、外周に固着した砥粒が、切削対象物を切削する回転刃である。
本工程では、裏面3b側から溝TR1を形成するので、支持部材11により半導体ウエハ50を保持した状態で切削加工を施すことができる。したがって、所謂ダイシングテープと呼ばれる支持テープを貼る必要がないので、効率的に溝TR1を形成することができる。
ここで、製造効率を向上させる観点からは、本工程において、ダイシングブレードDB1により半導体ウエハ50の切断部50bを切断する方法が考えられる。しかし、本願発明者の検討によれば、本工程において、図15に示す配線層DVを含む切断部50b全体に切削加工を施した場合、半導体ウエハ50のチッピング(割れや欠けが発生する現象)などが発生し易いことが判った。また、切断部50bに金属パターンMPが形成されている場合、切削加工時の外力によって金属パターンMPが剥がれ、導電性異物の原因になる懸念があることが判った。
このため、本実施の形態では、チッピングや導電性異物発生の原因になる配線層DVにはダイシングブレードDB1による切削加工を施さず、半導体基板WHに対して切削加工を施す。言い換えれば、本実施の形態では、ダイシングブレードDB1により形成される溝TR1の底面TRbは、図15に示すように、配線層DVまで到達せず、半導体基板WH内に形成される。この溝TR1と厚さ方向に重なる位置に配置されている配線層DVは、図7に示す個片化工程において、半導体基板WHの裏面3b側から、研磨材を含む加工水を加圧して噴射することで、除去される。詳細は後述するが、加圧水を噴射する方式(以下、加圧水噴射方式と記載する)の場合、ダイシングブレードDB1による切削加工方式と比較して、チッピングや、金属パターンMPの剥離が発生し難い点で好ましい。一方、半導体基板WHの除去速度の観点からは、加圧水噴射方式よりもダイシングブレードDB1による切削加工方式の方が好ましい。また、ダイシングブレードDB1を用いずに、加圧水噴射方式で半導体基板WHの切断部50bを取り除く場合、除去領域以外を保護する保護マスクを設ける必要がある。
そこで、本実施の形態では、チッピングや金属パターンMPの剥離が発生しない範囲で、ダイシングブレードDB1による切削加工を施し、ダイシングブレードDB1により形成された溝TR1に沿って配線層DVを取り除く方式、つまり、併用方式を適用している。これにより、チッピングや金属パターンMPの剥離を抑制しつつ、かつ、効率的に切断部50bを切断することができる。
また、切削加工の効率化の観点からは、半導体基板WHの大部分(本実施の形態では、裏面研削行程後の半導体基板WHの厚さの半分以上)を、ダイシングブレードDB1により、除去することが好ましい。したがって、本実施の形態では、図15に示すように、ダイシングブレードDB1による切削加工の後、溝TR1と厚さ方向に重なる位置に残存する半導体基板WHの厚さTk1は、溝TR1と厚さ方向に重なる位置に残存する配線層DVの厚さTk2以下になっている。言い換えれば、溝TR1の底面TRbと半導体基板WHの主面WHaとの間隔(厚さTk1)は、多層配線層である配線層DVの厚さTk2よりも小さい、あるいは同じである。
<個片化工程>
次に、図7に示す個片化工程では、図15に示す溝TR1と厚さ方向に重なる位置に残存する半導体基板WHおよび配線層DVを取り除き、半導体ウエハ50を切断して、半導体ウエハ50をチップ形成部50a毎に個片化する。図16は、図7に示す個片化工程において半導体ウエハを切断した状態を示す断面図である。また、図17は、図16に示す切断部周辺を拡大して示す拡大断面図である。
次に、図7に示す個片化工程では、図15に示す溝TR1と厚さ方向に重なる位置に残存する半導体基板WHおよび配線層DVを取り除き、半導体ウエハ50を切断して、半導体ウエハ50をチップ形成部50a毎に個片化する。図16は、図7に示す個片化工程において半導体ウエハを切断した状態を示す断面図である。また、図17は、図16に示す切断部周辺を拡大して示す拡大断面図である。
本工程では、図16および図17に示すように、半導体ウエハ50の裏面3b側から、研磨材を含む加工水JW1を加圧して噴射することで、図15に示す溝TR1と厚さ方向に重なる位置に残存する半導体基板WHおよび配線層DVを取り除く。加工水JW1には、研磨材として、例えば平均粒径が1μm以下の溶融アルミナ、あるいはシリカなどの粒子が含まれている。研磨材の濃度は、例えば5wt%程度である。また、加工水JW1の噴射口であるノズルNZ1の開口径は、例えば、0.1mm以下であって、例えば70[MPa]程度に加圧された加工水JW1が、ノズルNZ1の噴出口の先端から半導体ウエハ50に形成された溝TR1に向かって吹きつけられる。
また、本工程では、ノズルNZ1から加工水JW1を噴出させながら、ノズルNZ1と半導体ウエハ50の平面的位置関係を図8に示す切断部50bの延在方向に沿って移動させる。これにより、図15に示す溝TR1と厚さ方向に重なる位置に残存する半導体基板WHおよび配線層DVを取り除くことができる。また、半導体ウエハ50は、切断部50bに沿って切断され、チップ形成部50a毎に個片化される。
また、本工程では、図15に示す溝TR1と厚さ方向に重なる位置に残存する半導体基板WHおよび配線層DVを取り除く際に、金属パターンMPも配線層DVと一緒に取り除き、他の除去屑と共に洗い流すことができる。したがって、本実施の形態によれば、金属パターンMPの一部が導電性異物として半導体チップの周辺に残存することを防止または抑制できる。
ところで、半導体ウエハ50の切断部50bを加工水JW1により除去する場合、チップ形成部50aを保護するための保護マスクを貼り付ける必要がある。しかし、本実施の形態のように、切断部50bに沿って、予め溝TR1(図15参照)が形成されている場合には、特に保護マスクを設けなくても、溝TR1に沿って、選択的に切断部50bを除去することができる。
<支持部材剥離工程>
次に、図7に示す支持部材剥離工程では、図18に示すように半導体ウエハ50の裏面3b側に保持テープ13を貼り付けて、支持部材11および樹脂材12を半導体ウエハ50から剥離させる。図18は、図16に示す半導体ウエハを保持テープに貼り付けた状態を示す断面図である。
次に、図7に示す支持部材剥離工程では、図18に示すように半導体ウエハ50の裏面3b側に保持テープ13を貼り付けて、支持部材11および樹脂材12を半導体ウエハ50から剥離させる。図18は、図16に示す半導体ウエハを保持テープに貼り付けた状態を示す断面図である。
本工程により、半導体ウエハ50から支持部材11および樹脂材12を取り除くと、保持テープ13に貼り付けられ、かつ、チップ形成部50a毎に個片化された複数の半導体チップ3が得られる。そして半導体チップ3を保持テープ13から剥離させて、外観検査等、必要な検査を行えば、図6に示すチップ準備工程が完了する。
<半導体装置の組立工程>
次に、図6に示す工程フローに沿って、図1〜図5を用いて説明した半導体装置1の製造工程を簡単に説明する。
次に、図6に示す工程フローに沿って、図1〜図5を用いて説明した半導体装置1の製造工程を簡単に説明する。
<基板準備工程>
まず、図6に示す基板準備工程では、半導体チップ3を積層する基材である配線基板を準備する。図示は省略するが、本工程では、例えば、図3に示す配線基板2に相当する複数のデバイス形成部(図示は省略)を備えた、所謂、多数個取りの配線基板(図示は省略)を準備する。各デバイス形成部には、図4を用いて説明した配線基板2の構成部材がそれぞれ形成されている。図4に示すように、4層以上(図4では4層)の配線層を有する配線基板2は、例えばビルドアップ工法により、形成することができる。
まず、図6に示す基板準備工程では、半導体チップ3を積層する基材である配線基板を準備する。図示は省略するが、本工程では、例えば、図3に示す配線基板2に相当する複数のデバイス形成部(図示は省略)を備えた、所謂、多数個取りの配線基板(図示は省略)を準備する。各デバイス形成部には、図4を用いて説明した配線基板2の構成部材がそれぞれ形成されている。図4に示すように、4層以上(図4では4層)の配線層を有する配線基板2は、例えばビルドアップ工法により、形成することができる。
<チップ搭載工程>
次に、図6に示すチップ搭載工程では、第1接着材配置工程、第1チップ搭載工程、第2接着材配置工程、第2チップ搭載工程を順次行って、配線基板2上に複数の半導体チップ3を積層する。
次に、図6に示すチップ搭載工程では、第1接着材配置工程、第1チップ搭載工程、第2接着材配置工程、第2チップ搭載工程を順次行って、配線基板2上に複数の半導体チップ3を積層する。
まず、図6に示す第1接着材配置工程では、図4に示す、配線基板2の上面2a上に接着材NCL1を配置する。半導体チップ3をフェイスダウン実装方式(フリップチップ接続方式)で配線基板上に搭載する場合、例えば、半導体チップ3と配線基板2を電気的に接続した後で接続部分を樹脂で封止する方式(後注入方式)が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
本実施の形態において説明する例では、第1チップ搭載工程でロジックチップLC(図4参照)を配線基板2上に搭載する前に、接着材NCL1をチップ搭載領域に配置し、接着材NCL1上からロジックチップLCを押し付けて配線基板2と電気的に接続する方式(先塗布方式)で、ロジックチップLCを搭載する。ただし、本実施の形態に対する変形例としては図6に示す第1チップ搭載工程と第1接着材配置工程の順番を前後させて、後注入方式を適用することができる。
次に、図6に示す第1チップ搭載工程では、ロジックチップLCを配線基板2上に搭載する。本工程では、ロジックチップLCの表面3aが配線基板2の上面2aと対向するように、所謂フェイスダウン実装方式(フリップチップ接続方式)によりロジックチップLCを搭載する。また、本工程によりロジックチップLCと配線基板2は電気的に接続される。詳しくは、ロジックチップLCの表面に形成された複数の表面電極3apと配線基板2の上面2aに形成された複数のボンディングリード2fは、突起電極7b(図5参照)および半田材7s(図5参照)を介して電気的に接続される。
次に、図6に示す第2接着材配置工程では、ロジックチップLC(半導体チップ3)の裏面3b上およびロジックチップLCから露出する接着材NCL1上に、接着材NCL2を配置する。図5に示すように、本実施の形態の半導体装置1は、積層される複数の半導体チップ3の内、最下段(例えば第1段目)に搭載されるロジックチップLC、およびロジックチップLC上に搭載されるメモリチップMCは、いずれも半導体チップ3の表面3aまたは裏面3bから突出する接続材7を介して下層の端子と電気的に接続される。このため、上記した第1接着材配置工程で説明したように、変形例としては後注入方式を適用することもできる。
次に、図6に示す第2チップ搭載工程では、ロジックチップLC上にメモリチップMCを搭載する。本工程では、メモリチップMCの表面3aがロジックチップLCの裏面3b(あるいは、配線基板2の上面2a)と対向するように、メモリチップMCを搭載する。また、本工程によりメモリチップMCとロジックチップLCは電気的に接続される。
<封止工程>
次に、図6に示す封止工程では、図4に示すように、配線基板2の上面2a、ロジックチップLC、およびメモリチップMCを樹脂で封止して、封止体4を形成する。封止体4の形成方法は、例えば、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成することができる。
次に、図6に示す封止工程では、図4に示すように、配線基板2の上面2a、ロジックチップLC、およびメモリチップMCを樹脂で封止して、封止体4を形成する。封止体4の形成方法は、例えば、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成することができる。
<ボールマウント工程>
次に、図6に示すボールマウント工程では、図2に示すように、配線基板2の下面2bに形成された複数のランド2g(図4参照)に、外部端子になる複数の半田ボール5を接合する。本工程では、配線基板2の下面2bにおいて露出する複数のランド2gそれぞれの上に半田ボール5を配置した後、加熱することで複数の半田ボール5とランド2gを接合する。本工程により、複数の半田ボール5は、配線基板2を介して複数の半導体チップ3(ロジックチップLCおよびメモリチップMC)と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール5を接合した、所謂BGA(Ball Grid Array)型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール5を形成せず、ランド2gを露出させた状態、あるいはランド2gに半田ボール5よりも薄く半田ペーストを塗布した状態で出荷する、所謂LGA(Land Grid Array)型の半導体装置に適用することができる。LGA型の半導体装置の場合には、ボールマウント工程は省略することができる。
次に、図6に示すボールマウント工程では、図2に示すように、配線基板2の下面2bに形成された複数のランド2g(図4参照)に、外部端子になる複数の半田ボール5を接合する。本工程では、配線基板2の下面2bにおいて露出する複数のランド2gそれぞれの上に半田ボール5を配置した後、加熱することで複数の半田ボール5とランド2gを接合する。本工程により、複数の半田ボール5は、配線基板2を介して複数の半導体チップ3(ロジックチップLCおよびメモリチップMC)と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール5を接合した、所謂BGA(Ball Grid Array)型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール5を形成せず、ランド2gを露出させた状態、あるいはランド2gに半田ボール5よりも薄く半田ペーストを塗布した状態で出荷する、所謂LGA(Land Grid Array)型の半導体装置に適用することができる。LGA型の半導体装置の場合には、ボールマウント工程は省略することができる。
<個片化工程>
次に、図6に示す個片化工程では、多数個取り基板である配線基板をデバイス形成部毎に分割する。本工程では、図示しない多数個取り配線基板に形成された、図示しないダイシングライン(切断部)に沿って配線基板および封止体を切断し、個片化された複数の半導体装置1(図4参照)を取得する。切断方法は特に限定されないが、例えば、ダイシングブレード(回転刃)を用いて切削加工を施すことにより、切断することができる。
次に、図6に示す個片化工程では、多数個取り基板である配線基板をデバイス形成部毎に分割する。本工程では、図示しない多数個取り配線基板に形成された、図示しないダイシングライン(切断部)に沿って配線基板および封止体を切断し、個片化された複数の半導体装置1(図4参照)を取得する。切断方法は特に限定されないが、例えば、ダイシングブレード(回転刃)を用いて切削加工を施すことにより、切断することができる。
以上の各工程により、図1〜図5を用いて説明した半導体装置1が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
次に、本実施の形態の代表的な変形例について説明する。
<変形例1>
上記した例では、薄型の半導体ウエハ50の例として、複数の貫通電極3tsvが形成された半導体ウエハ50に適用した実施態様を取り上げて説明した。しかし、最終的に取得する半導体チップ3の厚さが例えば100μm以下、特には、50μm程度以下まで薄くなる場合、複数の貫通電極3tsvが形成されていない場合でも同様の課題が生じる。したがって、上記した実施態様に対する変形例としては、複数の貫通電極3tsvが形成されていない半導体チップ3を搭載する、半導体装置の製造方法にも適用できる。
上記した例では、薄型の半導体ウエハ50の例として、複数の貫通電極3tsvが形成された半導体ウエハ50に適用した実施態様を取り上げて説明した。しかし、最終的に取得する半導体チップ3の厚さが例えば100μm以下、特には、50μm程度以下まで薄くなる場合、複数の貫通電極3tsvが形成されていない場合でも同様の課題が生じる。したがって、上記した実施態様に対する変形例としては、複数の貫通電極3tsvが形成されていない半導体チップ3を搭載する、半導体装置の製造方法にも適用できる。
<変形例2>
また、上記した<溝形成工程>のセクションでは、研削部分の先端面DB1tが、被研削面である裏面3bと対向する面を有しているダイシングブレードDB1を用いて溝TR1を形成する実施態様について説明した。しかし、変形例として、図19に示すように、研削部分の先端面DB2tが、被研削面である裏面3bに対して傾斜した傾斜面となっているダイシングブレードDB2を用いて溝TR2を形成することができる。図19は図15に対する変形例を示す拡大断面図である。この場合、溝TR2の幅は、溝TR1の幅よりも狭くすることができるので、切断部50bの占有面積を低減することができる。
また、上記した<溝形成工程>のセクションでは、研削部分の先端面DB1tが、被研削面である裏面3bと対向する面を有しているダイシングブレードDB1を用いて溝TR1を形成する実施態様について説明した。しかし、変形例として、図19に示すように、研削部分の先端面DB2tが、被研削面である裏面3bに対して傾斜した傾斜面となっているダイシングブレードDB2を用いて溝TR2を形成することができる。図19は図15に対する変形例を示す拡大断面図である。この場合、溝TR2の幅は、溝TR1の幅よりも狭くすることができるので、切断部50bの占有面積を低減することができる。
<変形例3>
また、上記した<溝形成工程>のセクションでは、溝TR1と厚さ方向に重なる位置に、半導体基板WHの一部を残存させるように溝TR1を形成する実施態様について説明した。しかし、導電性異物の発生の有無に関しては、金属パターンMPを残すように溝TR1を形成すれば良いので、変形例としては、配線層(多層配線層)DVの一部をダイシングブレードDB1により切削加工することもできる。この時、金属パターンMPとダイシングブレードDB1とが、接触しないように切削加工を施せば、金属パターンMPの剥離を抑制できる。ただし、配線層DVの厚さTk2は、半導体ウエハ50全体の厚さに対して極めて薄く、例えば1μm〜数μm程度である。したがって、切削加工の深さ制御を容易にする観点からは、図15に示すように溝TR1と厚さ方向に重なる位置に、半導体基板WHの一部を残存させるように溝TR1を形成することが好ましい。
また、上記した<溝形成工程>のセクションでは、溝TR1と厚さ方向に重なる位置に、半導体基板WHの一部を残存させるように溝TR1を形成する実施態様について説明した。しかし、導電性異物の発生の有無に関しては、金属パターンMPを残すように溝TR1を形成すれば良いので、変形例としては、配線層(多層配線層)DVの一部をダイシングブレードDB1により切削加工することもできる。この時、金属パターンMPとダイシングブレードDB1とが、接触しないように切削加工を施せば、金属パターンMPの剥離を抑制できる。ただし、配線層DVの厚さTk2は、半導体ウエハ50全体の厚さに対して極めて薄く、例えば1μm〜数μm程度である。したがって、切削加工の深さ制御を容易にする観点からは、図15に示すように溝TR1と厚さ方向に重なる位置に、半導体基板WHの一部を残存させるように溝TR1を形成することが好ましい。
<変形例4>
また、上記した<個片化工程>のセクションでは、溝TR1に沿って半導体ウエハ50を切断する方法として、加圧された加工水JW1を吹き付けて切断する加圧水噴射方式について説明した。しかし、変形例としては、溝TR1に向かって、レーザ光を照射して半導体ウエハ50のうち、溝TR1と厚さ方向に重なる位置に残存する半導体基板WHおよび配線層DVを溶断する、レーザ溶断方式で切断することもできる。ただし、レーザ溶断の場合、レーザ溶断時の熱ストレスにより、個片化後の半導体チップ3の抗折強度が低下する懸念がある。したがって、半導体チップ3の抗折強度を向上させる観点からは、上記実施の形態で説明したように、加圧水噴射方式で半導体ウエハ50を切断する方法が好ましい。
また、上記した<個片化工程>のセクションでは、溝TR1に沿って半導体ウエハ50を切断する方法として、加圧された加工水JW1を吹き付けて切断する加圧水噴射方式について説明した。しかし、変形例としては、溝TR1に向かって、レーザ光を照射して半導体ウエハ50のうち、溝TR1と厚さ方向に重なる位置に残存する半導体基板WHおよび配線層DVを溶断する、レーザ溶断方式で切断することもできる。ただし、レーザ溶断の場合、レーザ溶断時の熱ストレスにより、個片化後の半導体チップ3の抗折強度が低下する懸念がある。したがって、半導体チップ3の抗折強度を向上させる観点からは、上記実施の形態で説明したように、加圧水噴射方式で半導体ウエハ50を切断する方法が好ましい。
<変形例5>
また、上記実施の形態では、ロジックチップLC上にメモリチップMCを一個積層した半導体装置について説明したが、半導体チップ3の積層数は図4に示す態様の他、種々の変形例を適用することができる。例えば、ロジックチップLC上に、複数個のメモリチップMCを積層することができる。この場合、最上段のメモリチップMCとロジックチップLCの間に積層されるメモリチップMCは、貫通電極3tsvを形成することが好ましい。
また、上記実施の形態では、ロジックチップLC上にメモリチップMCを一個積層した半導体装置について説明したが、半導体チップ3の積層数は図4に示す態様の他、種々の変形例を適用することができる。例えば、ロジックチップLC上に、複数個のメモリチップMCを積層することができる。この場合、最上段のメモリチップMCとロジックチップLCの間に積層されるメモリチップMCは、貫通電極3tsvを形成することが好ましい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態では種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
1 半導体装置
2 配線基板
2a 上面(面、主面、チップ搭載面)
2b 下面(面、主面、実装面)
2c 側面
2d 配線
2e 絶縁層
2f ボンディングリード(端子、チップ搭載面側端子、電極)
2g ランド
2h、2k 絶縁膜(ソルダレジスト膜)
3 半導体チップ
3a 表面(主面、上面)
3ap 表面電極(電極、パッド)
3b 裏面(主面、下面)
3bp 裏面電極(電極、パッド)
3c 側面
3iv 内部電極
3tsv 貫通電極
4 封止体(樹脂体)
4a 上面(面、表面)
4b 下面(面、裏面)
4c 側面
5 半田ボール(外部端子、電極、外部電極)
7 接続材
7b 突起電極(バンプ電極)
7s 半田材
11 支持部材
11a 接着面
12 樹脂材
13 保持テープ
50 半導体ウエハ
50a チップ形成部
50b 切断部(切削加工部、ダイシング部、スクライブ部)
DB1、DB2 ダイシングブレード
DB1t、DB2t 先端面
DV 配線層(多層配線層)
DVi 配線層
JW1 加工水
LC ロジックチップ(半導体チップ)
MC メモリチップ(半導体チップ)
MP 金属パターン
NCL1、NCL2 接着材
NZ1 ノズル
PS 絶縁層
Tk1、Tk2 厚さ
TR1、TR2 溝
TRb 底面
WH 半導体基板(シリコンウエハ)
WHa 主面
WHb 裏面(被研削面)
2 配線基板
2a 上面(面、主面、チップ搭載面)
2b 下面(面、主面、実装面)
2c 側面
2d 配線
2e 絶縁層
2f ボンディングリード(端子、チップ搭載面側端子、電極)
2g ランド
2h、2k 絶縁膜(ソルダレジスト膜)
3 半導体チップ
3a 表面(主面、上面)
3ap 表面電極(電極、パッド)
3b 裏面(主面、下面)
3bp 裏面電極(電極、パッド)
3c 側面
3iv 内部電極
3tsv 貫通電極
4 封止体(樹脂体)
4a 上面(面、表面)
4b 下面(面、裏面)
4c 側面
5 半田ボール(外部端子、電極、外部電極)
7 接続材
7b 突起電極(バンプ電極)
7s 半田材
11 支持部材
11a 接着面
12 樹脂材
13 保持テープ
50 半導体ウエハ
50a チップ形成部
50b 切断部(切削加工部、ダイシング部、スクライブ部)
DB1、DB2 ダイシングブレード
DB1t、DB2t 先端面
DV 配線層(多層配線層)
DVi 配線層
JW1 加工水
LC ロジックチップ(半導体チップ)
MC メモリチップ(半導体チップ)
MP 金属パターン
NCL1、NCL2 接着材
NZ1 ノズル
PS 絶縁層
Tk1、Tk2 厚さ
TR1、TR2 溝
TRb 底面
WH 半導体基板(シリコンウエハ)
WHa 主面
WHb 裏面(被研削面)
Claims (5)
- 以下の工程を含む半導体装置の製造方法:
(a)主面、および前記主面とは反対側の裏面を有する半導体基板と、前記半導体基板の前記主面上に形成された多層配線層と、前記多層配線層のうちの最上層の第1配線層に設けられた複数の電極パッドと、前記多層配線層のうちの前記最上層の前記第1配線層に設けられた金属パターンと、前記複数の電極パッドおよび前記金属パターンを露出するように前記多層配線層上に形成された絶縁層と、を備えた半導体ウエハを準備する工程;
ここで、
前記半導体ウエハは、第1の厚さから成り、
前記半導体ウエハは、複数のチップ形成部と、前記複数のチップ形成部間に設けられた切断部と、を有し、
前記複数の電極パッドは、前記複数のチップ形成部内のそれぞれに形成されており、
前記金属パターンは、前記切断部に形成されており、
(b)前記(a)工程の後、前記半導体ウエハの前記絶縁層に、樹脂材を介して支持部材を貼り付ける工程;
(c)前記(b)工程の後、前記半導体基板の前記裏面を研削することで、前記半導体ウエハを前記第1の厚さよりも小さい第2の厚さにする工程;
(d)前記(c)工程の後、前記半導体ウエハの前記切断部に、前記半導体基板の前記裏面側から回転する切断刃を挿入し、前記半導体ウエハの前記切断部に前記半導体基板の一部を底面とする溝を形成する工程;
ここで、
前記溝の底面と前記半導体基板の前記主面との間隔は、前記多層配線層の厚さよりも小さい、あるいは同じであり、
(e)前記(d)工程の後、前記切断部に前記半導体基板の前記裏面側から、研磨材を含む加工水を加圧して噴射することで、前記半導体基板の前記一部と、前記多層配線層および前記絶縁層のそれぞれのうちの前記半導体基板の前記一部と重なる部分を除去し、前記半導体ウエハを切断する工程。 - 請求項1において、
前記半導体基板には、前記複数の電極パッドと電気的に接続される複数の内部電極が形成されており、
前記(c)工程では、前記半導体基板の前記裏面において、前記複数の内部電極が露出するように前記半導体基板を研削する、半導体装置の製造方法。 - 請求項1において、
前記(d)工程では、前記切断刃の先端面が、前記半導体基板の前記裏面に対して傾斜する、傾斜面となっている、半導体装置の製造方法。 - 以下の工程を含む半導体装置の製造方法:
(a)主面、および前記主面とは反対側の裏面を有する半導体基板と、前記半導体基板の前記主面上に形成された多層配線層と、前記多層配線層のうちの最上層の第1配線層に設けられた複数の電極パッドと、前記多層配線層のうちの前記最上層の前記第1配線層に設けられた金属パターンと、前記複数の電極パッドおよび前記金属パターンを露出するように前記多層配線層上に形成された絶縁層と、を備えた半導体ウエハを準備する工程;
ここで、
前記半導体ウエハは、第1の厚さから成り、
前記半導体ウエハは、複数のチップ形成部と、前記複数のチップ形成部間に設けられた切断部と、を有し、
前記複数の電極パッドは、前記複数のチップ形成部内のそれぞれに形成されており、
前記金属パターンは、前記切断部に形成されており、
(b)前記(a)工程の後、前記半導体ウエハの前記絶縁層に、樹脂材を介して支持部材を貼り付ける工程;
(c)前記(b)工程の後、前記半導体基板の前記裏面を研削することで、前記半導体ウエハを前記第1の厚さよりも小さい第2の厚さにする工程;
(d)前記(c)工程の後、前記半導体ウエハの前記切断部に、前記半導体基板の前記裏面側から回転する切断刃を挿入し、前記半導体ウエハの前記切断部に前記金属パターンを残すように溝を形成する工程;
(e)前記(d)工程の後、前記切断部に前記半導体基板の前記裏面側から、研磨材を含む加工水を加圧して噴射することで、前記半導体基板の一部と、前記多層配線層および前記絶縁層のそれぞれのうちの前記半導体基板の前記一部と重なる部分を除去し、前記半導体ウエハを切断する工程。 - 以下の工程を含む半導体装置の製造方法:
(a)主面、および前記主面とは反対側の裏面を有する半導体基板と、前記半導体基板の前記主面上に形成された多層配線層と、前記多層配線層のうちの最上層の第1配線層に設けられた複数の電極パッドと、前記多層配線層のうちの前記最上層の前記第1配線層に設けられた金属パターンと、前記複数の電極パッドおよび前記金属パターンを露出するように前記多層配線層上に形成された絶縁層と、を備えた半導体ウエハを準備する工程;
ここで、
前記半導体ウエハは、第1の厚さから成り、
前記半導体ウエハは、複数のチップ形成部と、前記複数のチップ形成部間に設けられた切断部と、を有し、
前記複数の電極パッドは、前記複数のチップ形成部内のそれぞれに形成されており、
前記金属パターンは、前記切断部に形成されており、
(b)前記(a)工程の後、前記半導体ウエハの前記絶縁層に、樹脂材を介して支持部材を貼り付ける工程;
(c)前記(b)工程の後、前記半導体基板の前記裏面を研削することで、前記半導体ウエハを前記第1の厚さよりも小さい第2の厚さにする工程;
(d)前記(c)工程の後、前記半導体ウエハの前記切断部に、前記半導体基板の前記裏面側から回転する切断刃を挿入し、前記半導体ウエハの前記切断部に前記半導体基板の一部を底面とする溝を形成する工程;
ここで、
前記溝の底面と前記半導体基板の前記主面との間隔は、前記多層配線層の厚さよりも小さい、あるいは同じであり、
(e)前記(d)工程の後、前記切断部に前記半導体基板の前記裏面側から、レーザ光を照射することで、前記半導体基板の前記一部と、前記多層配線層および前記絶縁層のそれぞれのうちの前記半導体基板の前記一部と重なる部分を除去し、前記半導体ウエハを切断する工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013036141A JP2014165388A (ja) | 2013-02-26 | 2013-02-26 | 半導体装置の製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013036141A JP2014165388A (ja) | 2013-02-26 | 2013-02-26 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
---|---|
JP2014165388A true JP2014165388A (ja) | 2014-09-08 |
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---|---|---|---|
JP2013036141A Pending JP2014165388A (ja) | 2013-02-26 | 2013-02-26 | 半導体装置の製造方法 |
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---|---|
JP (1) | JP2014165388A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016096266A (ja) * | 2014-11-14 | 2016-05-26 | 株式会社東芝 | デバイスの製造方法 |
JP2016127273A (ja) * | 2014-12-29 | 2016-07-11 | 株式会社ディスコ | ウェハをダイに分割する方法 |
US9627259B2 (en) | 2014-11-14 | 2017-04-18 | Kabushiki Kaisha Toshiba | Device manufacturing method and device |
-
2013
- 2013-02-26 JP JP2013036141A patent/JP2014165388A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016096266A (ja) * | 2014-11-14 | 2016-05-26 | 株式会社東芝 | デバイスの製造方法 |
US9627259B2 (en) | 2014-11-14 | 2017-04-18 | Kabushiki Kaisha Toshiba | Device manufacturing method and device |
JP2016127273A (ja) * | 2014-12-29 | 2016-07-11 | 株式会社ディスコ | ウェハをダイに分割する方法 |
US9704749B2 (en) | 2014-12-29 | 2017-07-11 | Disco Corporation | Method of dividing wafer into dies |
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