JP5968736B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置の技術に関し、特に、平面サイズの異なる複数の半導体チップを積層する半導体装置に適用して有効な技術に関するものである。
特開２０１１−１８７５７４号公報（特許文献１）には、複数のメモリチップの積層体と配線基板の間に、貫通電極を備える半導体チップが配置された半導体装置が記載されている。
また、特開２００８−９１６３８号公報（特許文献２）や、特開２００８−９１６４０号公報（特許文献３）には、複数の半導体チップの積層体を含む、複数の半導体チップが配線基板上に搭載され、一括して封止された半導体装置が記載されている。
また、特表２０１０―５３８３５８号公報（特許文献４）には、複数の半導体チップを積層する方法として、ウエハレベルで積層する方法、およびチップレベルで積層する方法が記載されている。
特開２０１１−１８７５７４号公報 特開２００８−９１６３８号公報 特開２００８−９１６４０号公報 特表２０１０―５３８３５８号公報
本願発明者は、配線基板上に複数の半導体チップを積層した半導体装置の性能を向上させる技術を検討している。この一環として、複数の半導体チップ（例えば、メモリチップと、このメモリチップを制御する制御チップ）を１つの半導体装置内に搭載することで、この１つの半導体装置でシステムを構築する、所謂、ＳＩＰ（System In Package）型の半導体装置について検討した。
複数の半導体チップの積層方法として、半導体チップに貫通電極を形成し、この貫通電極を介して複数の半導体チップを互いに電気的に接続する方式がある。この方式は、積層される複数の半導体チップ間を、ワイヤを介さずに接続できるので、半導体チップ間の伝送距離を低減できる。
ところが、平面サイズが異なる複数の半導体チップを積層する場合、各半導体チップの設計の自由度の点で、制約が大きくなることを本願発明者は見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、配線基板上に搭載される第１半導体チップ、第２半導体チップ、および上記第１半導体チップよりも平面サイズが大きい第３半導体チップを有する。また、上記第１半導体チップと上記第３半導体チップは、上記第２半導体チップを介して電気的に接続されている。また、上記第２半導体チップは、上記配線基板と対向する表面、上記表面に形成される複数の表面電極、上記表面の反対側の裏面、および上記裏面に形成され、かつ上記複数の表面電極と電気的に接続される複数の裏面電極を有している。また、上記第２半導体チップは、上記表面および上記裏面のうち、一方の面から他方の面に向かって貫通する複数の貫通電極、および上記表面または上記裏面に形成され、上記複数の貫通電極と上記複数の表面電極または上記複数の裏面電極を電気的に接続する複数の引出配線を有する。また、上記第１半導体チップは、上記第２半導体チップと上記配線基板の間、または上記第２半導体チップの隣に配置され、かつ上記第２半導体チップの上記複数の表面電極と電気的に接続される。また、上記第３半導体チップは、上記第２半導体チップ上に配置され、かつ上記第２半導体チップの上記複数の裏面電極と電気的に接続される。
上記一実施の形態によれば、上記第１半導体チップの設計上の自由度を向上させることができる。
一実施の形態である半導体装置の斜視図である。 図１に示す半導体装置の下面図である。 図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１〜図４に示す半導体装置の回路構成例を模式的に示す説明図である。 図４に示すＡ部の拡大断面図である。 図４に示す複数の半導体チップの積層構造を単純化して示す説明図である。 図４に示すメモリチップの表面側のレイアウト例を示す平面図である。 図８に示すメモリチップの裏面側の一例を示す平面図である。 図４に示すロジックチップの表面側のレイアウト例を示す平面図である。 図１０に示すロジックチップの裏面側の一例を示す平面図である。 図４に示す再配線チップの表面側のレイアウト例を示す平面図である。 図１２に示す再配線チップの裏面側の一例を示す平面図である。 図３に対する変形例である半導体装置の内部構造を示す透視平面図である。 図３に対する他の変形例である半導体装置の内部構造を示す透視平面図である。 図１〜図１３を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１６に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。 図１７に示すデバイス領域１個分の拡大平面図である。 図１８のＡ−Ａ線に沿った拡大断面図である。 図１８の反対側の面を示す拡大平面図である。 図１３に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図である。 図２１のＡ−Ａ線に沿った拡大断面図である。 図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。 図２３に続く半導体チップの製造工程の概要を模式的に示す説明図である。 図１６に示す配線基板のチップ搭載領域上にロジックチップを搭載した状態を示す拡大平面図である。 図２５のＡ−Ａ線に沿った拡大断面図である。 図２５に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図である。 図２７のＡ−Ａ線に沿った拡大断面図である。 図２７に示すロジックチップの裏面上に再配線チップを搭載した状態を示す拡大平面図である。 図２９のＡ−Ａ線に沿った拡大断面図である。 図２９に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図である。 図３１のＡ−Ａ線に沿った拡大断面図である。 図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図３３に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図３１に示す再配線チップの裏面上にメモリチップの積層体を搭載した状態を示す拡大平面図である。 図３５のＡ−Ａ線に沿った拡大断面図である。 図３６に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。 図３７に示す封止体の全体構造を示す平面図である。 図３７に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。 図３９に示す多数個取りの配線基板を個片化した状態を示す断面図である。 図４に対する変形例である半導体装置の断面図である。 図４１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。 図４１および図４２に示す半導体装置の回路構成例を模式的に示す説明図である。 図５に対する変形例である半導体装置の回路構成例を模式的に示す説明図である。 図４１に対する変形例である半導体装置の断面図である。 図７に対応する第１の検討例を示す拡大断面図である。 図７に対応する第２の検討例を示す拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。例えば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
以下で説明する実施の形態では、ＳＩＰ型の半導体装置の例として、一つのパッケージ内に、メモリ回路が形成された半導体チップ（メモリチップ）とメモリ回路の動作を制御する制御回路が形成された半導体チップ（制御チップ）が搭載された半導体パッケージを取り上げて説明する。
（実施の形態１）
図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ−Ａ線に沿った断面図である。また、図５は、図１〜図４に示す半導体装置の回路構成例を模式的に示す説明図である。なお、図１〜図４では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図１〜図４に示す態様には限定されない。また、図３では、ロジックチップＬＣとメモリチップＭＣ４の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップＬＣおよび再配線チップＲＤＣの輪郭を、点線により示している。
＜半導体装置＞
まず、本実施の形態の半導体装置１の概要構成について、図１〜図４を用いて説明する。本実施の形態の半導体装置１は、配線基板２、配線基板２上に搭載された複数の半導体チップ３（図４参照）および複数の半導体チップ３を封止する封止体（樹脂体）４を備える。
図４に示すように、配線基板２は、複数の半導体チップ３が搭載された上面（面、主面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、主面、実装面）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｃを有し、図２および図３に示すように平面視において四角形の外形形状を成す。図２および図３に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ〜０．５ｍｍ程度である。
配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。ここで、本実施の形態の配線基板２は、３つの絶縁層２ｅを有しており、真ん中の絶縁層２ｅがコア層（コア材）であるが、コアとなる絶縁層２ｅを有していない、所謂、コアレス基板を用いても良い。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
また、配線基板２の上面２ａには、半導体チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。一方、配線基板２の下面２ｂには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール５が接合された、複数のランド２ｇが形成されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。
また、配線基板２の上面２ａおよび下面２ｂは、絶縁膜（ソルダレジスト膜）２ｈ、２ｋにより覆われている。配線基板２の上面２ａに形成された配線２ｄは絶縁膜２ｈに覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（半導体チップ３との接合部、ボンディング領域）が絶縁膜２ｈから露出している。また、配線基板２の下面２ｂに形成された配線２ｄは絶縁膜２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
また、図４に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）５は、図２に示すように行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボール５が接合される複数のランド２ｇ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボール５、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置１は、配線基板２上に搭載される複数の半導体チップ３を備えている。複数の半導体チップ３は、配線基板２の上面２ａ上に積層されている。また、複数の半導体チップ３のそれぞれは、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップを積層することにより、半導体装置１を高機能化させた場合であっても、実装面積を低減することができる。
図４に示す例では、最下段（配線基板２に最も近い位置）に搭載される半導体チップ３は、演算処理回路ＰＵ（図５参照）が形成されたロジックチップ（半導体チップ）ＬＣである。一方、ロジックチップＬＣの上段側に搭載される半導体チップ３は、ロジックチップＬＣとの間で通信するデータを記憶する主記憶回路（記憶回路）ＭＭ（図５参照）が形成された、メモリチップ（半導体チップ）ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４である。また、ロジックチップＬＣとメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間には、さらに別の半導体チップ３（再配線チップＲＤＣ）が配置される。再配線チップ（インタフェースチップ）ＲＤＣは、ロジックチップＬＣとメモリチップＭＣ１の電極（外部端子）の位置をアジャストするための複数の配線（再配線）を備え、ロジックチップＬＣとメモリチップＭＣ１は再配線チップＲＤＣの複数の配線を介して電気的に接続される。
また、図４に示すように複数の半導体チップ３の間には、接着材ＮＣＬ（絶縁性接着材）が配置される。接着材ＮＣＬは、上段側の半導体チップ３の表面３ａと下段側の半導体チップ３の裏面３ｂ（または、配線基板２の上面２ａ）の間の空間を塞ぐように配置される。詳しくは、この接着材ＮＣＬは、配線基板２上にロジックチップＬＣを接着固定する接着材（絶縁性接着材）ＮＣＬ１、ロジックチップ上に再配線チップＲＤＣを接着固定する接着材（絶縁性接着材）ＮＣＬ２、および再配線チップＲＤＣ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを接着固定する接着材（絶縁性接着材）ＮＣＬ３を含む。また、接着材ＮＣＬ１、ＮＣＬ２、ＮＣＬ３は、それぞれ絶縁性（非導電性）の材料（例えば樹脂材料）から成り、ロジックチップＬＣと配線基板２の接合部、ロジックチップＬＣと再配線チップＲＤＣの接合部、および再配線チップＲＤＣと積層体ＭＣＳの接合部に接着材ＮＣＬを配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。
また、図４に示す例では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間には、封止体４とは異なる封止体（チップ積層体用封止体、チップ積層体用樹脂体）６が配置され、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは封止体６により封止されている。封止体６は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａおよび裏面３ｂに密着するように埋め込まれ、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは、各半導体チップ３間の接合部および封止体６により一体化される。また、封止体６は、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。ただし、図４に示すようにメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最下段（最もロジックチップＬＣに近い位置）に搭載されるメモリチップＭＣ１の表面３ａは、封止体６から露出している。また、図３および図４に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最上段に配置されるメモリチップＭＣ４の裏面３ｂは封止体６から露出している。
また、半導体装置１は、複数の半導体チップ３を封止する封止体４を備える。封止体４は、上面（面、表面）４ａ、上面４ａとは反対側に位置する下面（面、裏面）４ｂ（図４参照）、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形の外形形状を成す。図１に示す例では、封止体４の平面サイズ（上面４ａ側から平面視した時の寸法、上面４ａの外形サイズ）は配線基板２の平面サイズと同じであって、封止体４の側面４ｃは配線基板２の側面２ｃと連なっている。また、図１に示す例では、封止体４の平面寸法（平面視における寸法）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。
封止体４は、複数の半導体チップ３を保護する樹脂体であって、複数の半導体チップ３間、および半導体チップ３と配線基板２に密着させて封止体４を形成することで、薄い半導体チップ３の損傷を抑制することができる。また、封止体４は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体４には、複数の半導体チップ３間および半導体チップ３および配線基板２に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体４の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体４を形成した後の熱変形による半導体チップ３の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ３と封止体４の線膨張係数を近づけることが好ましい。
＜半導体装置の回路構成＞
次に、半導体装置１の回路構成例について説明する。図５に示すように、ロジックチップＬＣには、上記した演算処理回路ＰＵの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路ＭＭの動作を制御する制御回路ＣＵが形成されている。また、ロジックチップＬＣには、例えば一次的にデータを記憶するキャッシュメモリなど、上記した主記憶回路ＭＭよりも記憶容量が小さい補助記憶回路（記憶回路）ＳＭが形成されている。図５では、一例として演算処理回路ＰＵ、制御回路ＣＵ、補助記憶回路ＳＭを総称して、コア回路（主回路）ＣＲ１として示している。ただし、コア回路ＣＲ１に含まれる回路は、上記以外の回路が含まれていても良い。
また、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路（外部入出力回路）ＧＩＦが形成されている。外部インタフェース回路ＧＩＦには、ロジックチップＬＣと図示しない外部機器との間で信号を伝送する信号線ＳＧが接続される。また、外部インタフェース回路ＧＩＦは、コア回路ＣＲ１とも電気的に接続され、コア回路ＣＲ１は、外部インタフェース回路ＧＩＦを介して外部機器と信号を伝送することができる。
また、ロジックチップＬＣには、内部機器（例えば、再配線チップＲＤＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＮＩＦが形成されている。内部インタフェース回路ＮＩＦには、データ信号を伝送するデータ線（信号線）ＤＳ、アドレス信号を伝送するアドレス線（信号線）ＡＳ、およびその他の信号を伝送する信号線ＯＳが接続されている。これらの、データ線ＤＳ、アドレス線ＡＳ、および信号線ＯＳは、それぞれ再配線チップＲＤＣを経由してメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の内部インタフェース回路ＮＩＦに接続されている。図５では、外部インタフェース回路ＧＩＦや内部インタフェース回路ＮＩＦなど、ロジックチップＬＣ以外の電子部品との間で信号の入出力を行う回路を、入出力回路ＮＳ１として示している。
また、ロジックチップＬＣには、コア回路ＣＲ１や入出力回路ＮＳ１を駆動するための電位を供給する電源回路ＤＲを備えている。電源回路ＤＲには、ロジックチップＬＣの入出力回路ＮＳ１を駆動する電圧を供給する、電源回路（入出力用電源回路）ＤＲ１と、ロジックチップＬＣのコア回路ＣＲ１を駆動する電圧を供給する、電源回路（コア用電源回路）ＤＲ２が含まれる。電源回路ＤＲには、例えば異なる複数の電位（第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ１や入出力回路ＮＳ１に印加される電圧が規定される。
ロジックチップＬＣのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。ところで、ロジックチップＬＣに図５に示す主記憶回路ＭＭを形成すれば、ロジックチップＬＣ、１枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路ＭＭ（図５参照）の容量は異なる。そこで、ロジックチップＬＣとは別の半導体チップ３に主記憶回路ＭＭを形成することで、ロジックチップＬＣの汎用性を向上させることができる。
また、要求される主記憶回路ＭＭの記憶容量に応じて、複数枚のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。図５に示す例では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ主記憶回路ＭＭが形成されている。図５では主記憶回路ＭＭをメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路（主回路）ＣＲ２として示している。ただし、コア回路ＣＲ２に含まれる回路は、主記憶回路ＭＭ以外の回路が含まれていても良い。
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ内部機器（例えば、再配線チップＲＤＣやロジックチップＬＣ）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＮＩＦが形成されている。図５では、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４以外の電子部品との間で信号の入出力を行う内部インタフェース回路ＮＩＦを、入出力回路ＮＳ２として示している。
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、コア回路ＣＲ２や入出力回路ＮＳ２を駆動するための電位を供給する電源回路（駆動回路）ＤＲを備えている。電源回路ＤＲには、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２を駆動する電圧を供給する、電源回路（入出力用電源回路）ＤＲ３と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路ＣＲ２を駆動する電圧を供給する、電源回路（コア用電源回路）ＤＲ４が含まれる。電源回路ＤＲには、例えば異なる複数の電位（例えば第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ２や入出力回路ＮＳ２に印加される電圧が規定される。
なお、図５に示す例では、ロジックチップＬＣの電源回路ＤＲ１と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の電源回路ＤＲ３を兼用化している。言い換えれば、ロジックチップＬＣの入出力回路ＮＳ１とメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２は、電源線Ｖ２から供給される同じ電圧が印加されて駆動するようになっている。このように、電源回路ＤＲの一部または全部を兼用化することで、電源回路に電位（駆動電圧）を供給する電源線Ｖ１、Ｖ２、Ｖ３の数を低減することができる。また、電源線Ｖ１、Ｖ２、Ｖ３の数を低減すれば、ロジックチップＬＣに形成される電極数を低減することができる。
また、ロジックチップＬＣとメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を電気的に接続する経路の間には、再配線チップＲＤＣが配置される。言い換えれば、ロジックチップＬＣとメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、再配線チップＲＤＣを介して電気的に接続される。図５に示す例では、再配線チップＲＤＣには、回路の構成要素としてトランジスタやダイオードなどの半導体素子を含む、コア回路ＣＲ１、ＣＲ２や入出力回路ＮＳ１、ＮＳ２は形成されていない。図５に示す再配線チップＲＤＣには、半導体基板に形成された導体パターン（再配線）を介してロジックチップＬＣとメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を電気的に接続する中継回路ＴＣのみが形成されている。ただし、図５に対する変形例として、再配線チップＲＤＣにトランジスタやダイオードなどの半導体素子を構成要素として含む回路を形成することもできる。この変形例については後述する。
半導体装置１のように、ある装置やシステムの動作に必要な回路が一つの半導体装置１に集約して形成されたものを、ＳｉＰ（System ｉn Package）と呼ぶ。なお、図４では、一つのロジックチップＬＣ上に、四つのメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層した例を示しているが、上記の通り、半導体チップ３の積層数には種々の変形例がある。図示は省略するが、例えば、最小限の構成としては、一つのロジックチップＬＣ上に一つの再配線チップＲＤＣを介して一つのメモリチップＭＣ１を搭載する変形例に適用することができる。
また、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の汎用性を向上させる観点からは、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズ（平面視における寸法、表面３ａおよび裏面３ｂの寸法、外形サイズ）は、各半導体チップ３の機能を達成可能な範囲内で最小化することが好ましい。ロジックチップＬＣは、回路素子の集積度を向上させることにより平面サイズを低減することができる。一方、平面サイズに応じて、主記憶回路ＭＭの容量や伝送速度（例えばデータバスの幅によるデータ転送量）が変化するので、メモリチップの平面サイズの小型化には限界がある。
このため、図４に示す例では、メモリチップＭＣ４の平面サイズは、ロジックチップＬＣの平面サイズよりも大きい。例えば、メモリチップＭＣ４の平面サイズは、一辺の長さが８ｍｍ〜１０ｍｍ程度の四角形であるのに対し、ロジックチップＬＣの平面サイズは、一辺の長さが５ｍｍ〜６ｍｍ程度の四角形である。また、図示は省略するが、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３の平面サイズは、メモリチップＭＣ４の平面サイズと同じである。
また、上記したように、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路ＧＩＦが形成されるので、外部機器との伝送距離を短縮する観点から、複数の半導体チップ３の積層順は、ロジックチップＬＣを最下段、すなわち、配線基板２に最も近い位置に搭載することが好ましい。つまり、半導体装置１のように平面サイズの小さい半導体チップ３（ロジックチップＬＣ）上に、平面サイズが大きい半導体チップ３（メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）を積層する構成が好ましい。
＜積層された半導体チップの電気的接続方法の詳細＞
次に、図３および図４に示すロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の詳細および各半導体チップ３の電気的な接続方法について説明する。図６は図４に示すＡ部の拡大断面図である。また、図７は、図４に示す複数の半導体チップの積層構造を単純化して示す説明図である。また、図４６および図４７は図７に対応する検討例を示す拡大断面図である。なお、図６および図７では、見易さのため、電極数を少なくして示しているが、電極（表面電極３ａｐ、裏面電極３ｂｐ、貫通電極３ｔｓｖ）の数は、図６および図７に示す態様には限定されない。
本願発明者は、ＳｉＰ型の半導体装置の性能を向上させる技術を検討しているが、この一環として、ＳｉＰに搭載される複数の半導体チップ間の信号伝送速度を、例えば１２Ｇｂｐｓ（毎秒１２ギガビット）以上に向上させる技術について検討した。ＳｉＰに搭載される複数の半導体チップ間の伝送速度を向上させる方法として、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、別の方法として、単位時間当たりの伝送回数を増やす方法がある（以下、高クロック化と記載する）。また、上記したバス幅拡大法とクロック数増加法を組み合わせて適用する方法がある。図１〜図５を用いて説明した半導体装置１は、バス幅拡大化と高クロック化を組み合わせて適用することにより、内部インタフェースの伝送速度を１２Ｇｂｐｓ以上に向上させた半導体装置である。
例えば図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ５１２ｂｉｔのデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、データバスの幅が１２８ｂｉｔのチャンネルを、それぞれ４つ備えており、この４チャンネルのバス幅を合計すると、５１２ｂｉｔとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ３Ｇｂｐｓ以上になっている。
このように、高クロック化とバス幅拡大化を組み合わせて適用する場合には、多数のデータ線を高速で動作させる必要があるため、ノイズの影響を低減する観点から、データの伝送距離を短縮することが好ましい。そこで、図４に示すように、ロジックチップＬＣとメモリチップＭＣ１は、ロジックチップＬＣとメモリチップＭＣ１の間に配置される導電性部材を介して電気的に接続されている。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間に配置される導電性部材を介して電気的に接続される。言い換えれば、半導体装置１では、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。また、半導体装置１では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。また、積層された複数の半導体チップの伝送経路中にボンディングワイヤを介在させない場合、ワイヤボンディングのスペースを省くことができるので、パッケージ全体の平面サイズを小型化することができる。
本実施の形態では複数の半導体チップ３同士を、ワイヤを介さずに接続する方法として、半導体チップ３を厚さ方向に貫通する貫通電極を形成し、この貫通電極を介して積層された半導体チップ３同士を接続する技術を適用している。詳しくは、ロジックチップＬＣは、表面３ａに形成された複数の表面電極（電極、パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、ロジックチップＬＣは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
半導体チップ３が備える各回路は、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、例えばシリコン（Ｓｉ）からなる半導体基板（図示は省略）を備え、半導体基板の主面（素子形成面）に、例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上（表面３ａ側）には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。半導体チップ３の表面３ａ（図３参照）に形成される複数の表面電極３ａｐは、半導体基板と表面３ａの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
したがって、図６に示すように、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、貫通電極３ｔｓｖを介して表面電極３ａｐと裏面電極３ｂｐを電気的に接続することで、裏面電極３ｂｐと表面３ａ側に形成された半導体チップ３の回路を電気的に接続することができる。つまり、図６に示すように、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の裏面電極３ｂｐを、接合材（導電性部材、バンプ電極、突起電極）７などの導電性部材を介して電気的に接続すれば、上段側の半導体チップ３の回路と下段側の半導体チップ３の回路は貫通電極３ｔｓｖを介して電気的に接続される。
また、図６に示す例では、メモリチップＭＣ１と配線基板２の間に搭載されるロジックチップＬＣおよび再配線チップＲＤＣが、それぞれ複数の貫通電極３ｔｓｖを有している。このため、メモリチップＭＣ１とロジックチップＬＣを、貫通電極３ｔｓｖを介して電気的に接続することで、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、ロジックチップＬＣとメモリチップＭＣ１の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
ここで、ロジックチップＬＣに形成された貫通電極３ｔｓｖを介して、メモリチップＭＣ１とロジックチップＬＣを電気的に接続する場合、図４６に示す半導体装置Ｈ１のように、ロジックチップＬＣ上に接合材７を介して、直接メモリチップＭＣ１を搭載する構造が考えられる。ところがこの場合、図４６に示すように、メモリチップＭＣ１の表面電極３ａｐと、ロジックチップＬＣの裏面電極３ｂｐ、貫通電極３ｔｓｖおよび表面電極３ａｐが、厚さ方向に重なるように、直線的に配置することになる。また、ロジックチップＬＣの表面電極３ａｐに接合される、接合材７および、接合材７に接合される配線基板２のボンディングリード２ｆも、メモリチップＭＣ１の表面電極３ａｐと厚さ方向に重なるように配置される。
ところが、半導体装置Ｈ１の場合、ロジックチップＬＣの複数の表面電極３ａｐ、複数の貫通電極３ｔｓｖ、および複数の裏面電極３ｂｐのレイアウトがメモリチップＭＣ１の複数の表面電極３ａｐのレイアウトにより制約される。また、逆に言えば、メモリチップＭＣ１の複数の表面電極３ａｐのレイアウトが、ロジックチップＬＣの複数の表面電極３ａｐ、複数の貫通電極３ｔｓｖ、および複数の裏面電極３ｂｐのレイアウトにより制約される。
例えば、図４６に示すようにロジックチップＬＣの平面サイズがメモリチップＭＣ１の平面サイズよりも小さい場合、メモリチップＭＣ１の表面電極３ａｐを表面３ａの周縁部に配置すると、ロジックチップＬＣと電気的に接続できなくなる。このため、メモリチップＭＣ１の複数の表面電極３ａｐは、ロジックチップＬＣの裏面３ｂと重なる位置に集約して配置する必要がある。また、ロジックチップＬＣの複数の表面電極３ａｐ、複数の貫通電極３ｔｓｖ、および複数の裏面電極３ｂｐは、メモリチップＭＣ１の複数の表面電極３ａｐと厚さ方向に重なる位置に配置する必要がある。
ロジックチップＬＣやメモリチップＭＣ１のそれぞれは、電気的特性や平面サイズの小型化などの要求から、半導体素子を含む回路領域や表面電極３ａｐの最適なレイアウトがある。しかし、半導体装置Ｈ１のように、ロジックチップＬＣ上に接合材７を介して、直接メモリチップＭＣ１を搭載する構造の場合、メモリチップＭＣ１の表面電極３ａｐとロジックチップＬＣの裏面電極３ｂｐを電気的に接続するために、半導体素子を含む回路領域や表面電極３ａｐのレイアウトに制約を受ける。つまり、半導体装置Ｈ１の場合、メモリチップＭＣ１の表面電極３ａｐとロジックチップＬＣの裏面電極３ｂｐを電気的に接続するために、各半導体チップ３の設計上の自由度が低下する。
特に、ロジックチップＬＣのように、演算処理回路ＰＵ（図５参照）を含む多数の回路が一つの半導体チップ３に集積される場合、製造プロセスが複雑になる。そこで、ロジックチップＬＣの製造効率向上の観点から、平面サイズを小さくして、１枚の半導体ウエハから取得可能なロジックチップＬＣの数を増やすことが好ましい。しかし、メモリチップＭＣ１の表面電極３ａｐとロジックチップＬＣの裏面電極３ｂｐを電気的に接続するために、半導体素子を含む回路領域や表面電極３ａｐのレイアウトに制約を受けると、ロックチップＬＣの平面サイズを十分に小さくすることが難しくなる。
また、図４６に示す半導体装置Ｈ１よりも設計上の自由度を向上させる方法として、図４７に示す半導体装置Ｈ２のように、ロジックチップＬＣの裏面３ｂに、裏面電極３ｂｐと貫通電極３ｔｓｖを電気的に接続する引出配線（再配線）ＲＤＬを形成する方法が考えられる。半導体装置Ｈ２の場合、図４７に示すように、ロジックチップＬＣの裏面電極３ｂｐと表面電極３ａｐの一部を、厚さ方向に重ならない位置に配置することができる。このため、図４６に示す半導体装置Ｈ１と比較するとロジックチップＬＣの複数の表面電極３ａｐおよび複数の貫通電極３ｔｓｖのレイアウト上の制約は低減する。
しかし、ロジックチップＬＣに引出配線ＲＤＬを形成する場合、ロジックチップＬＣの製造プロセスが更に複雑になる。また、引出配線ＲＤＬを形成する工程の歩留が、ロジックチップＬＣの歩留に影響するので、ロジックチップＬＣの製造効率低下の懸念がある。
そこで、本実施の形態では、図７に示す半導体装置１の構造を適用する。半導体装置１は、上面２ａおよび上面２ａの反対側の下面２ｂを有する配線基板を備える。配線基板２のチップ搭載面である上面２ａの反対側の下面２ｂには、外部端子である複数のランド２ｇが形成される。
また、半導体装置１は、表面３ａ、表面３ａに形成された複数の表面電極３ａｐ、表面３ａとは反対側の裏面３ｂ、および裏面３ｂに形成された複数の裏面電極３ｂｐを有するロジックチップＬＣ（半導体チップ３）を備える。ロジックチップＬＣの複数の表面電極３ａｐと複数の裏面電極３ｂｐは、それぞれ厚さ方向に（平面視において）重なる位置に形成されている。また、複数の表面電極３ａｐは、複数の表面電極３ａｐと複数の裏面電極３ｂｐの間に形成された複数の貫通電極３ｔｓｖを介して複数の裏面電極３ｂｐとそれぞれ電気的に接続される。また、ロジックチップＬＣは、表面３ａが配線基板２の上面２ａと対向するように配線基板２の上面２ａに搭載される。
また、半導体装置１は、表面３ａ、表面３ａに形成された複数の表面電極３ａｐ、表面３ａとは反対側の裏面３ｂ、および、裏面３ｂに形成された複数の裏面電極３ｂｐを有する再配線チップＲＤＣ（半導体チップ３）を備える。また、再配線チップＲＤＣは、表面３ａおよび裏面３ｂのうちの一方の面から他方の面に向かって貫通する複数の貫通電極３ｔｓｖを有する。また、再配線チップＲＤＣは、表面３ａまたは裏面３ｂに形成され、複数の貫通電極３ｔｓｖと複数の表面電極３ａｐまたは複数の裏面電極３ｂｐを電気的に接続する複数の引出配線（再配線）ＲＤＬを有する。図７に示す例では、引出配線ＲＤＬの配置スペースを広く出来る点で有利なので、表面３ａおよび裏面３ｂの両方に引出配線ＲＤＬを形成する例を示している。ただし、変形例として、表面３ａまたは裏面３ｂのいずれか一方に引出配線ＲＤＬを形成しても良い。表面電極３ａｐと複数の裏面電極３ｂｐは複数の貫通電極３ｔｓｖおよび複数の引出配線ＲＤＬを介して、それぞれ電気的に接続される。また、再配線チップＲＤＣは、ロジックチップＬＣの裏面３ｂ上に搭載されている。
また、半導体装置１は、表面３ａ、表面３ａに形成された複数の表面電極３ａｐ、および表面３ａとは反対側の裏面３ｂを有するメモリチップＭＣ１（半導体チップ３）を備える。メモリチップＭＣ１の複数の表面電極３ａｐは、再配線チップＲＤＣの複数の裏面電極３ｂｐと対向配置され、例えば接合材７を介して電気的に接続される。また、メモリチップＭＣ１は、メモリチップＭＣ１の表面３ａが再配線チップＲＤＣの裏面３ｂと対向するように、配置される。また、メモリチップＭＣ１の平面サイズ（例えば表面３ａの平面積）は、ロジックチップＬＣの平面サイズ（例えば裏面３ｂの平面積）よりも大きくなっている。
上記のように構成した半導体装置１は、再配線チップＲＤＣにより、複数の表面電極３ａｐと複数の裏面電極３ｂｐを、平面視において（詳しくは、表面３ａまたは裏面３ｂ側から厚さ方向に重ねて視た時）、異なる平面位置に配置することができる。例えば、図７に示す例では、複数の表面電極３ａｐと電気的に接続される複数の裏面電極３ｂｐのうち、少なくとも一部は、厚さ方向に重ならない位置に配置される。一方、再配線チップＲＤＣの複数の表面電極３ａｐと、ロジックチップＬＣの複数の裏面電極３ｂｐは、厚さ方向に重なる位置（互いに対向する位置）に配置される。また、ロジックチップＬＣの複数の裏面電極３ｂｐに電気的に接続される複数の貫通電極３ｔｓｖおよび複数の表面電極３ａｐは、それぞれ厚さ方向に重なる位置に配置される。
このため、メモリチップＭＣ１の複数の表面電極３ａｐと、再配線チップＲＤＣの複数の裏面電極３ｂｐはそれぞれ厚さ方向に重なる位置に配置され、接合材７を介して電気的に接続される。また、ロジックチップＬＣの複数の裏面電極３ｂｐと再配線チップＲＤＣの複数の表面電極３ａｐは、それぞれ厚さ方向に重なる位置に配置され、接合材７を介して電気的に接合される。
つまり、本実施の形態では、ロジックチップＬＣとメモリチップＭＣ１の間に、ロジックチップＬＣとメモリチップＭＣ１の電極の位置をアジャストするための複数の引出配線ＲＤＬを備えた再配線チップＲＤＣを配置することで、電極の平面配置を変換する。この結果、メモリチップＭＣ１は、電気的特性や小型化などの要求の観点から最適なレイアウトで、半導体素子を含む回路領域や表面電極３ａｐを形成することができる。一方、ロジックチップＬＣは、複数の貫通電極３ｔｓｖを配置するスペースを確保する必要はあるが、半導体素子を含む回路領域や表面電極３ａｐのレイアウトを、メモリチップＭＣ１のレイアウトに係わらず、最適化することができる。
すなわち、上記の構成によれば、メモリチップＭＣ１の設計上の自由度を向上させることができる。また、上記の構成によれば、ロジックチップＬＣの設計上の自由度を向上させることができる。また、メモリチップＭＣ１やロジックチップＬＣの設計上の自由度を向上させることで、これらの半導体チップ３の平面サイズを小型化できる。また、これらの半導体チップ３の平面サイズを小型化することで、１枚の半導体ウエハから取得可能な半導体チップ３が増加するので、半導体チップ３の製造効率が向上する。また、上記したように、再配線チップＲＤＣにより電極の平面位置を変換するので、ロジックチップの複数の裏面電極３ｂｐに電気的に接続される複数の貫通電極３ｔｓｖおよび複数の表面電極３ａｐは、それぞれ厚さ方向に重なる位置に配置することができる。したがって、ロジックチップＬＣの製造プロセスを簡略化し、歩留を向上させることができる。
なお、メモリチップＭＣ１とロジックチップＬＣを電気的に接続する伝送経路のインピーダンス成分を低減する観点からは、図４６や図４７に示すようにロジックチップＬＣ上に直接メモリチップＭＣ１を搭載する方が好ましい。しかし、再配線チップＲＤＣは、半導体基板を基材として利用することにより、ロジックチップＬＣやメモリチップＭＣ１に配線や電極を形成する技術を適用して引出配線ＲＤＬ、貫通電極３ｔｓｖ、表面電極３ａｐおよび裏面電極３ｂｐを形成することができる。このため、図示しないボンディングワイヤや配線基板２を介して、メモリチップＭＣ１とロジックチップＬＣを電気的に接続する場合と比較すれば、伝送経路中のインピーダンス成分を低減することができる。
また、再配線チップＲＤＣを介してメモリチップＭＣ１とロジックチップＬＣを電気的に接続する場合、引出配線ＲＤＬの配置スペースを広く確保できるので、メモリチップＭＣ１とロジックチップＬＣを結ぶ伝送経路の数（信号線の数）を増やすことができる。つまり、上記したバス幅拡大化を進めることができる。そしてバス幅拡大化を進めることにより、各信号線の単位時間当たりの伝送回数を減らすことができる。これにより、伝送経路中のノイズの影響を低減することができる。言い換えれば、ロジックチップＬＣとメモリチップＭＣ１の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
また、図６に示す例では、ロジックチップＬＣ上には、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層されるので、この複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間でも、信号伝送速度を向上させることが好ましい。そこで、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上下にそれぞれ半導体チップ３が配置される、メモリチップＭＣ１、ＭＣ２、ＭＣ３は、ロジックチップＬＣと同様に複数の貫通電極３ｔｓｖを有している。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａに形成された複数の表面電極（電極、パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
したがって、上記したロジックチップＬＣの場合と同様に、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の裏面電極３ｂｐを、接合材（導電性部材、バンプ電極）７などの導電性部材を介して電気的に接続すれば、積層された複数の半導体チップ３の回路は、貫通電極３ｔｓｖを介して電気的に接続される。
このため、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、積層された複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
なお、図６に示す例では、最上段に搭載されるメモリチップＭＣ４は、メモリチップＭＣ３と接続されれば良いので、複数の表面電極３ａｐは形成されるが、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖは形成されていない。このように、最上段に搭載されるメモリチップＭＣ４は、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えない構造を採用することで、メモリチップＭＣ４の製造工程を簡略化することができる。ただし、図示は省略するが、変形例としては、メモリチップＭＣ４についても、メモリチップＭＣ１、ＭＣ２、ＭＣ３と同様に、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えた構造にすることもできる。この場合、積層される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を同一の構造にすることで、製造効率を向上させることができる。
また、積層された半導体チップ３の間に配置され、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の３ｂｐを電気的に接続する接合材７は、図６に示す例では、例えば以下の材料を用いている。例えば、接合材７は、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなる半田材７ａであって、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本実施の形態において、半田材、あるいは半田成分について説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。
また、ロジックチップＬＣの表面電極３ａｐと配線基板２のボンディングリード２ｆの接合部では、例えば、柱状（例えば円柱形）に形成した銅（Ｃｕ）を主成分とする金属部材である突起電極７ｂおよび半田材７ａを介して、ロジックチップＬＣの表面電極３ａｐと配線基板２のボンディングリード２ｆが電気的に接続される。詳しくは、突起電極７ｂの先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜を積層しておき、先端の半田膜をボンディングリード２ｆに接合させることで、ロジックチップＬＣの表面電極３ａｐと配線基板２のボンディングリード２ｆを電気的に接続することができる。ただし、接合材７を構成する材料は、電気的特性上の要求、あるいは接合強度上の要求を満たす範囲内で種々の変形例を適用することができる。例えば、半導体チップ３の間の接合部に、突起電極７ｂを用いる構成とすることもできる。
また、図６に示すロジックチップＬＣ、再配線チップＲＤＣ、あるいはメモリチップＭＣ１、ＭＣ２、ＭＣ３のように、貫通電極３ｔｓｖを備える半導体チップ３は、厚さ、すなわち、表面３ａと裏面３ｂの離間距離は薄く（小さく）することが好ましい。半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部（貫通孔および貫通しない穴を含む）を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極３ｔｓｖの径（半導体チップ３の厚さ方向に対して直交方向の長さ、幅）を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
図６に示す例では、ロジックチップＬＣの厚さＴ１は、ロジックチップＬＣ上に配置される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さＴＡよりも薄い。例えば、ロジックチップＬＣの厚さＴ１は５０μｍである。これに対し、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さＴＡは２６０μｍ程度である。
上記のように、半導体チップ３を薄型化する場合、半導体チップ３を露出させた状態では、半導体チップ３が損傷する懸念がある。本実施の形態によれば、図４に示すように、複数の半導体チップ３に封止体４を密着させて封止する。このため、封止体４は半導体チップ３の保護部材として機能し、半導体チップ３の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ３を樹脂で封止することにより、半導体装置１の信頼性（耐久性）を向上させることができる。
また、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１の場合、伝送距離短縮の観点から、半導体チップ３と配線基板２の間隔も狭くする事が好ましい。例えば、図６に示す例では、ロジックチップＬＣの表面３ａと配線基板２の上面２ａの間の間隔Ｇ１は例えば２０μｍ〜３０μｍ程度である。また、メモリチップＭＣ１の表面３ａと配線基板２の上面２ａの間の間隔Ｇ２は例えば７０μｍ〜１００μｍ程度である。このように、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１では、半導体チップ３の厚さおよび離間距離を小さくすることで、伝送距離の短縮を図ることが好ましい。
＜各半導体チップの平面レイアウトの詳細＞
次に図６に示す複数の半導体チップ３それぞれの平面視における電極等のレイアウトについて説明する。図８は、図４に示すメモリチップの表面側のレイアウト例を示す平面図、図９は、図８に示すメモリチップの裏面側の一例を示す平面図である。また、図１０は、図４に示すロジックチップの表面側のレイアウト例を示す平面図、図１１は、図１０に示すロジックチップの裏面側の一例を示す平面図である。また、図１２は図４に示す再配線チップの表面側のレイアウト例を示す平面図、図１３は、図１２に示す再配線チップの裏面側の一例を示す平面図である。
なお、図８〜図１３では、見易さのため、電極数を少なくして示しているが、電極（表面電極３ａｐ、裏面電極３ｂｐ、貫通電極３ｔｓｖ）の数は、図８〜図１０に示す態様には限定されない。また、図９では、メモリチップＭＣ１、ＭＣ２、ＭＣ３の裏面図を示すが、裏面電極３ｂｐが形成されないメモリチップＭＣ４（図４参照）の裏面の構造は、図３に示されているので、図示は省略する。
また、図８〜図１３に示す各半導体チップ３の電極および引出配線ＲＤＬのレイアウトは、図１２および図１３に示す再配線チップＲＤＣにより、平面視における電極の配置を異なる位置に変換する実施態様を例示的に示したものである。電極および引出配線ＲＤＬのレイアウトは、ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４に形成される回路のレイアウト等に応じて、種々の変形例を適用できることは言うまでもない。
図８に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に配置されている。また、図９に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３が備える複数の裏面電極３ｂｐは、裏面３ｂにおいて中央部に配置されている。図６に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐとメモリチップＭＣ１、ＭＣ２、ＭＣ３の複数の裏面電極３ｂｐは、それぞれが厚さ方向に重なる位置に配置されている。
また、図８に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａ側（詳しくは、半導体基板の主面上）には、複数のメモリ領域（記憶回路素子配列領域）ＭＲが設けられている。図８に示す例では、上記した４チャンネルに対応した四つのメモリ領域ＭＲが形成されている。各メモリ領域ＭＲには複数のメモリセル（記憶回路素子）がアレイ状に配置されている。図５を用いて説明した主記憶回路ＭＭは、メモリ図８に示す複数のメモリ領域ＭＲにそれぞれ形成される。
本実施の形態では、図４に示すようにロジックチップＬＣ、再配線チップＲＤＣ、およびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの表面３ａの中心部が重なるように積層する。このため、図８に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐは、表面３ａの中央部に配置することで、平面サイズの異なる各半導体チップ３を電気的に接続する伝送経路距離を短くすることができる。
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐは、表面３ａの中央部に集約配置されている。言い換えれば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が有する複数の表面電極３ａｐは、表面３ａの周縁部に設けられた主回路領域（メモリ領域ＭＲ）に囲まれるように配置される。特に、図８に示す例では、表面３ａの周縁部に配置されるメモリ領域ＭＲとメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の側面３ｃの間には、表面電極３ａｐが存在しない。
このように、複数の表面電極３ａｐを表面３ａの中央部に集約して配置すれば、表面電極群が配置された領域を囲むように、４チャンネル分のメモリ領域ＭＲを配置するこができる。この結果、各メモリ領域ＭＲから表面電極３ａｐまでの距離を均等化することができる。つまり、複数のチャンネルそれぞれの伝送距離を等長化することができるので、チャネル毎の伝送速度の誤差を低減することができる点で好ましい。
また、図１０に示すように、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ１）は、表面３ａにおいて中央部に配置されている。また、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ２）は、表面３ａの周縁部に表面３ａの辺（側面３ｃ）に沿って配置されている。また、図１１に示すように、ロジックチップＬＣが備える複数の裏面電極３ｂｐのうちの一部（複数の裏面電極３ｂｐ１）は、裏面３ｂにおいて中央部に配置されている。また、ロジックチップＬＣが備える複数の裏面電極３ｂｐのうちの他部（複数の裏面電極３ｂｐ２）は、裏面３ｂの周縁部に裏面３ｂの辺（側面３ｃ）に沿って配置されている。
図１０に示す複数の表面電極３ａｐのうち、表面３ａの中央部に配置される複数の表面電極３ａｐ１は、図１１に示す裏面３ｂの中央部に配置される複数の裏面電極３ｂｐ１と、図６に示す複数の貫通電極３ｔｓｖを介して裏面電極３ｂｐと電気的に接続されている。また、複数の表面電極３ａｐ１の大部分は、図６に示す配線基板とは接合されていない。つまり、複数の表面電極３ａｐ１は、主に、内部インタフェース用の電極である。
一方、図１０に示す複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２の大部分は、図４に示す配線基板２を介して図示しない外部機器と電気的に接続されている。詳しくは、図６に示すように、突起電極７ｂおよび半田材７ａを介して、ロジックチップＬＣの表面電極３ａｐと配線基板２のボンディングリード２ｆが電気的に接続される。つまり複数の表面電極３ａｐ２は、主に外部インタフェース用の電極である。
ただし、図１０に示す複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２には、貫通電極３ｔｓｖが接合されないものと、図６に示す貫通電極３ｔｓｖが接合されるものが混在する。つまり、図１０に示す例では、複数の表面電極３ａｐ２は、内部インタフェース用の電極と外部インタフェース用の電極が混在する。
本実施の形態では、図１２および図１３に示すように再配線チップＲＤＣに形成された貫通電極３ｔｓｖおよび引出配線ＲＤＬを、メモリチップＭＣ１（図４参照）とロジックチップＬＣ（図４参照）を電気的に接続する伝送経路中に組み込むことで、平面視における電極の配置を異なる位置に変換する。このため、図８に示すように、メモリチップＭＣ１の複数の表面電極３ａｐが表面３ａの中央部の配置されている場合でも、図１１に示すように、ロジックチップＬＣの裏面３ｂの周縁部に形成される複数の裏面電極３ｂｐ２と電気的に接続することができる。このように本実施の形態によれば、再配線チップＲＤＣにより、電極の平面配置を自由に調整することができるので、ロジックチップＬＣおよびメモリチップＭＣ１の設計上の自由度を向上させることができる。
また、図１２および図１３に示す例では、再配線チップＲＤＣは裏面３ｂおよび表面３ａのそれぞれに引出配線ＲＤＬが形成されている。引出配線ＲＤＬは、表面電極３ａｐまたは裏面電極３ｂｐと一体に形成され、表面電極３ａｐまたは裏面電極３ｂｐと貫通電極３ｔｓｖを電気的に接続する。
また、図１３に示す例では、再配線チップＲＤＣの裏面３ｂの中央に集約配置される複数の裏面電極３ｂｐの一部に引出配線ＲＤＬが接続され、引出配線ＲＤＬを介して裏面３ｂの周縁部に形成された貫通電極３ｔｓｖに向かって引き出される。これにより、図１２に示す再配線チップＲＤＣは表面３ａの中央部には、隣り合う表面電極３ａｐ間の距離を図１３に示す裏面電極３ｂｐ間の距離よりも広くすることができる。そして、表面３ａでは、隣り合う表面電極３ａｐ間の広い隙間を利用して、引出配線ＲＤＬを配置することができる。つまり、表面３ａおよび裏面３ｂにそれぞれ複数の引出配線ＲＤＬを形成することで、図８に示すメモリチップＭＣ１の複数の表面電極３ａｐの配置ピッチが狭い場合でも、図１２および図１３に示す引出配線ＲＤＬの配置スペースを確保できる。
ただし、上記したように図１２および図１３に示すレイアウトは、再配線チップＲＤＣにより、平面視における電極の配置を異なる位置に変換する実施態様を例示的に示したものであり、種々の変形例が存在する。例えば、引出配線ＲＤＬの配置スペースが確保できれば、表面３ａまたは裏面３ｂのうち、いずれか一方のみに引出配線ＲＤＬを配置する変形例に適用することができる。
ところで、図１０に示すロジックチップＬＣの表面３ａの中央部に集約される表面電極３ａｐ１を内部インタフェース専用の電極として利用する場合には、表面電極３ａｐ１を図６に示す配線基板２と電気的に接続しなくても機能させることができる。しかし、図１０に示すように、表面電極３ａｐ１の一部を図６に示す配線基板２のボンディングリード２ｆと電気的に接続した場合には、表面電極３ａｐ１の一部を外部インタフェース用の電極として利用できる点で好ましい。
例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には図５に示す主記憶回路ＭＭを駆動させるための電源回路ＤＲが形成されるが、この電源回路ＤＲに電源電位（第１基準電位）や基準電位（第１基準電位と異なる第２基準電位、例えば接地電位）を供給する端子として、図１０に示す表面電極３ａｐ１の一部を利用することが考えられる。言い換えれば、図１０に示す例では、ロジックチップＬＣの表面３ａの中央部に配置される複数の表面電極３ａｐ１には、第１基準電位（例えば電源電位）が供給される第１基準電位電極と、第１基準電位とは異なる第２基準電位（例えば接地電位）が供給される第２基準電位電極が含まれる。さらに言い換えれば、図１０に示す例では、ロジックチップＬＣの表面３ａの中央部に配置される複数の表面電極３ａｐ１には、メモリチップＭＣ１に形成された回路を駆動する電圧を供給する電源線Ｖ２、Ｖ３（図５参照）が含まれる。
信号伝送速度を向上させる場合、瞬間的な電圧降下などによる動作の不安定化を抑制する観点から、電源の供給源と電源を消費する回路間の伝送距離を短くすることが好ましい。そこで、ロジックチップＬＣの表面電極３ａｐ１の一部を配線基板２と電気的に接続し、第１基準電位（例えば電源電位）や第２基準電位（例えば接地電位）を供給すれば、電源を消費する回路が形成されたメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の駆動回路までの距離を短縮できる点で好ましい。また、第１基準電位（例えば電源電位）が供給される第１基準電位電極と、第１基準電位とは異なる第２基準電位（例えば接地電位）が供給される第２基準電位電極は、図６に示すように表面電極３ａｐと裏面電極３ｂｐが厚さ方向に重なるように配置され、かつ貫通電極３ｔｓｖを介して電気的に接続されていることが好ましい。
また、図３に示す例では、再配線チップＲＤＣの平面サイズは、ロジックチップＬＣの平面サイズよりも大きく、かつメモリチップＭＣ４（積層体ＭＣＳ）の平面サイズよりも小さい。言い換えれば、再配線チップＲＤＣの４つの側面３ｃのそれぞれは、メモリチップＭＣ４の側面３ｃとロジックチップＬＣの側面３ｃの間に配置される。さらに換言すれば、再配線チップＲＤＣの平面サイズは、ロジックチップＬＣ、再配線チップＲＤＣおよびメモリチップＭＣ１を配線基板２上に搭載（積層）した際、再配線チップＲＤＣの４つの側面３ｃのそれぞれが、メモリチップＭＣ１の側面３ｃとロジックチップＬＣの側面３ｃの間に位置するような大きさである。
上記したように平面視における電極の位置を変換して、メモリチップＭＣ１とロジックチップＬＣの電極の位置を調整する観点からは、図１４や図１５に示す変形例の構成を適用することができる。図１４および図１５は、図３に対する変形例である半導体装置の内部構造を示す透視平面図である。図１４に示す第１の変形例である半導体装置１ａは、再配線チップＲＤＣの平面サイズがロジックチップＬＣの平面サイズよりも小さく、ロジックチップＬＣの４つの側面３ｃのそれぞれは、メモリチップＭＣ４の側面３ｃと再配線チップＲＤＣの側面３ｃの間に配置される。一方、図１５に示す第２の変形例である半導体装置１ｂは、再配線チップＲＤＣの平面サイズがメモリチップＭＣ４の平面サイズよりも大きく、メモリチップＭＣ４の４つの側面３ｃのそれぞれは、ロジックチップＬＣの側面３ｃと再配線チップＲＤＣの側面３ｃの間に配置される。
ここで、ロジックチップＬＣの設計上の自由度を向上させる観点からは、ロジックチップＬＣの裏面３ｂ全体を再配線チップＲＤＣで覆うことが好ましい。ロジックチップＬＣの裏面３ｂ全体を再配線チップＲＤＣで覆うことにより、ロジックチップＬＣの裏面３ｂの任意の位置に裏面電極３ｂｐ（図１１参照）を配置することができる。したがって、再配線チップＲＤＣの平面サイズは、ロジックチップＬＣの平面サイズ以上にすることが好ましい。また、積層体ＭＣＳを搭載する際の安定性の観点からも、再配線チップＲＤＣの平面サイズは、ロジックチップＬＣの平面サイズよりも大きいことが好ましい。
一方、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図８参照）の設計上の自由度を向上させる観点からは、メモリチップＭＣ１の表面３ａ（図８参照）全体を再配線チップＲＤＣで覆うことが好ましい。メモリチップＭＣ１の全体を再配線チップＲＤＣで覆うことにより、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図８参照）の表面３ａの任意の位置に表面電極３ａｐ（図８参照）を配置することができる。したがって、図１５に示すように再配線チップＲＤＣの平面サイズはメモリチップＭＣ４の平面サイズ以上にすることが好ましい。
しかし、再配線チップＲＤＣの平面サイズがメモリチップＭＣ４の平面サイズよりも大きくなると、再配線チップＲＤＣの周縁部が突出することになるため、損傷し易くなる。また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図８参照）の周縁の端部に表面電極３ａｐを形成すると、表面電極３ａｐや再配線チップＲＤＣとの接合部が損傷し易くなるので、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図８参照）の側面３ｃと表面電極３ａｐは離間して配置することが好ましい。このため、再配線チップＲＤＣの平面サイズがメモリチップＭＣ４の平面サイズよりも小さい場合でも、メモリチップＭＣ４の平面サイズと同程度の大きさがあれば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図８参照）の設計上の自由度を向上させることができる。
したがって、図３に示すように、再配線チップＲＤＣの平面サイズは、ロジックチップＬＣの平面サイズよりも大きく、かつメモリチップＭＣ４（積層体ＭＣＳ）の平面サイズよりも小さくすることが特に好ましい。言い換えれば、再配線チップＲＤＣの４つの側面３ｃのそれぞれは、メモリチップＭＣ４の側面３ｃとロジックチップＬＣの側面３ｃの間に配置されることが特に好ましい。さらに換言すれば、再配線チップＲＤＣの平面サイズは、ロジックチップＬＣ、再配線チップＲＤＣおよびメモリチップＭＣ１を配線基板２上に搭載（積層）した際、再配線チップＲＤＣの４つの側面３ｃのそれぞれが、メモリチップＭＣ１の側面３ｃとロジックチップＬＣの側面３ｃの間に位置するような大きさである。
＜半導体装置の製造方法＞
次に、図１〜図１３を用いて説明した半導体装置１の製造工程について説明する。半導体装置１は、図１６に示すフローに沿って製造される。図１６は、図１〜図１３を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図１７〜図４０を用いて、以下に説明する。
＜基板準備工程＞
まず、図１６に示す基板準備工程では、図１７〜図２０に示す配線基板２０を準備する。図１７は、図１６に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図１８は図１７に示すデバイス領域１個分の拡大平面図である。また、図１９は図１８のＡ−Ａ線に沿った拡大断面図である。また、図２０は、図１８の反対側の面を示す拡大平面図である。なお、図１７〜図２０では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ）の数は、図１７〜図２０に示す態様には限定されない。
図１７に示すように、本工程で準備する配線基板２０は、枠部（外枠）２０ｂの内側に複数のデバイス領域２０ａを備えている。詳しくは、複数（図１７では２７個）のデバイス領域２０ａが行列状に配置されている。複数のデバイス領域２０ａは、それぞれが、図１〜図４に示す配線基板２に相当する。配線基板２０は、複数のデバイス領域２０ａと、各デバイス領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
また、図１８および図１９に示すように各デバイス領域２０ａには、図４を用いて説明した配線基板２の構成部材がそれぞれ形成されている。配線基板２０は、上面２ａ、上面２ａの反対側の下面２ｂ、および上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層（コア層）２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
また、図１８に示すように、配線基板２０の上面２ａは、図１６に示す第１チップ搭載工程において、図１０に示すロジックチップＬＣを搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１を含む。チップ搭載領域２ｐ１は上面２ａにおいて、デバイス領域２０ａの中央部に存在する。なお、図１８ではチップ搭載領域２ｐ１の位置を示すため、チップ搭載領域の輪郭を２点鎖線で示すが、チップ搭載領域２ｐ１は、上記の通りロジックチップＬＣを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。
また、配線基板２０の上面２ａは、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、図１６に示す第１チップ搭載工程において、図１０に示すロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと電気的に接続される端子である。本実施の形態では、ロジックチップＬＣの表面３ａ側を配線基板２０の上面２ａと対向させる、所謂、フェイスダウン実装方式でロジックチップＬＣを搭載するので、複数のボンディングリード２ｆの接合部は、チップ搭載領域２ｐ１の内側に形成される。
また、配線基板２０の上面２ａは、絶縁膜（ソルダレジスト膜）２ｈにより覆われている。絶縁膜２ｈには開口部２ｈｗが形成され、この開口部２ｈｗにおいて、複数のボンディングリード２ｆの少なくとも一部（半導体チップとの接合部、ボンディング領域）が絶縁膜２ｈから露出している。
一方、図２０に示すように、配線基板２０の下面２ｂには複数のランド２ｇが形成されている。配線基板２０の下面２ｂは、絶縁膜（ソルダレジスト膜）２ｋにより覆われている。絶縁膜２ｋには開口部２ｋｗが形成され、この開口部２ｋｗにおいて、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
また、図１９に示すように、複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。これら複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇなどの導体パターンは、例えば、銅（Ｃｕ）を主成分とする金属材料で形成される。また、複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇは例えば、電解めっき法により形成することができる。また、図１９に示すように、４層以上（図１９では４層）の配線層を有する配線基板２０は、例えばビルドアップ工法により、形成することができる。
＜第１接着材配置工程＞
次に、図１６に示す第１接着材配置工程では、図２１および図２２に示すように、配線基板２０の上面２ａのチップ搭載領域２ｐ１上に接着材ＮＣＬ１を配置する。図２１は図１３に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図、図２２は図２１のＡ−Ａ線に沿った拡大断面図である。なお、図２１ではチップ搭載領域２ｐ１およびチップ搭載領域２ｐ２の位置を示すため、チップ搭載領域２ｐ１、２ｐ２の輪郭をそれぞれ２点鎖線で示すが、チップ搭載領域２ｐ１、２ｐ２は、上記の通りロジックチップＬＣを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。なお、以下、チップ搭載領域２ｐ１、２ｐ２を図示する場合には、同様に実際に視認可能な境界線が存在する必要はない。
半導体チップをフェイスダウン実装方式（フリップチップ接続方式）で配線基板上に搭載する場合、例えば、半導体チップと配線基板を電気的に接続した後で接続部分を樹脂で封止する方式（後注入方式）が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
本実施の形態において説明する例では、後述する第１チップ搭載工程でロジックチップＬＣ（図８参照）を配線基板２０上に搭載する前に、接着材ＮＣＬ１をチップ搭載領域２ｐ１に配置し、接着材ＮＣＬ１上からロジックチップＬＣを押し付けて配線基板２０と電気的に接続する方式（先塗布方式）で、ロジックチップＬＣを搭載する。
上記した後注入方式の場合、毛細管現象を利用して樹脂を隙間に埋め込むので、一つのデバイス領域２０ａに対する処理時間（樹脂を注入する時間）が長くなる。一方、上記した先塗布方式の場合、ロジックチップＬＣの先端（例えば、図６に示す突起電極７ｂの先端に形成された半田材７ａ）とボンディングリード２ｆの接合部が接触した時点で、既に配線基板２０とロジックチップＬＣの間には、接着材ＮＣＬ１が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス領域２０ａに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
ただし、本実施の形態に対する変形例としては図１６に示す第１チップ搭載工程と第１接着材配置工程の順番を前後させて、後注入方式を適用することができる。例えば、一括して形成する製品形成領域が少ない場合には、処理時間の差は小さくなるので、後注入方式を用いた場合でも、製造効率の低下を抑制できる。
また、先塗布方式で使用する接着材ＮＣＬ１は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、ロジックチップＬＣ（図６参照）と配線基板２０の接合部に接着材ＮＣＬ１を配置することで、接合部に設けられている複数の導電性部材（図６に示す接合材７およびボンディングリード２ｆ）の間を電気的に絶縁することができる。
また、接着材ＮＣＬ１はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ１は図６に示す接合材７よりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
また、硬化前の接着材ＮＣＬ１は、ハンドリング方法の違いから、以下の２通りに大別される。一つは、ＮＣＰ（Non-Conductive Paste）と呼ばれるペースト状の樹脂（絶縁材ペースト）から成り、図示しないノズルからチップ搭載領域２ｐ１に塗布する方式がある。もう一つは、ＮＣＦ（Non-Conductive Film）と呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）から成り、フィルム状態のままチップ搭載領域２ｐ１に搬送し、貼り付ける方法がある。絶縁材ペースト（ＮＣＰ）を使用する場合、絶縁材フィルム（ＮＣＦ）のように貼り付ける工程が不要なので、絶縁材フィルムを使用する場合よりも半導体チップ等に与えるストレスを小さくすることができる。一方、絶縁材フィルム（ＮＣＦ）を使用する場合、絶縁材ペースト（ＮＣＰ）よりも保形性が高いので、接着材ＮＣＬ１を配置する範囲や厚さを制御し易い。
図２１および図２２に示す例では、絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１をチップ搭載領域２ｐ１上に配置して、配線基板２０の上面２ａと密着するように貼り付けた例を示している。ただし、図示は省略するが、変形例としては、絶縁材ペースト（ＮＣＰ）を用いることもできる。
＜第１チップ準備工程＞
また、図１６に示す第１チップ準備工程では、図１０および図１１に示すロジックチップＬＣを準備する。図２３は、図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。また、図２４は図２３に続く半導体チップの製造工程の概要を模式的に示す説明図である。なお、図２３および図２４では、貫通電極３ｔｓｖおよび貫通電極３ｔｓｖと電気的に接続される裏面電極３ｂｐの製造方法を中心に説明し、貫通電極３ｔｓｖ以外の各種回路の形成工程については図示および説明を省略する。また、図２３および図２４に示す半導体チップの製造方法は、図４に示すロジックチップＬＣの他、再配線チップＲＤＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の製造方法にも適用することができる。
まず、ウエハ準備工程として、図２３に示すウエハ（半導体基板）ＷＨを準備する。ウエハＷＨは、例えばシリコン（Ｓｉ）から成る半導体基板であって、平面視において円形を成す。ウエハＷＨは、半導体素子形成面である表面（主面、上面）ＷＨｓおよび表面ＷＨｓの反対側の裏面（主面、下面）ＷＨｂを有する。また、ウエハＷＨの厚さは、図４に示すロジックチップＬＣ、再配線チップＲＤＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の厚さよりも厚く、例えば数百μｍ程度である。
次に、孔形成工程として、図６に示す貫通電極３ｔｓｖを形成するための孔（穴、開口部）３ｔｓｈを形成する。図２３に示す例では、マスク２５をウエハＷＨの表面ＷＨｓ上に配置して、エッチング処理を施すことにより孔３ｔｓｈを形成する。なお、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は、例えば本工程の後で、かつ、次の配線層形成工程の前に形成することができる。
次に、孔３ｔｓｈ内に例えば銅（Ｃｕ）などの金属材料を埋め込んで貫通電極３ｔｓｖを形成する。次に、配線層形成工程として、ウエハＷＨの表面ＷＨｓ上に配線層（チップ配線層）３ｄを形成する。本工程では、図６に示す複数の表面電極３ａｐを形成し、複数の貫通電極３ｔｓｖと複数の表面電極３ａｐをそれぞれ電気的に接続する。なお、再配線チップＲＤＣの場合には、表面電極３ａｐと貫通電極３ｔｓｖを接続する、引出配線ＲＤＬ（図１２参照）を形成する。引出配線ＲＤＬは表面電極３ａｐを形成する際に、一括して形成することができる。また、本工程では、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子と図６に示す複数の表面電極３ａｐを、配線層３ｄを介して電気的に接続する。再配線チップＲＤＣの場合、半導体素子を形成しない場合には、配線層３ｄを形成する工程は省略し、引出配線ＲＤＬを形成する工程に置き換えることができる。これにより、ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は配線層３ｄを介して電気的に接続される。
次に、突起電極形成工程として、表面電極３ａｐ（図６）上に突起電極７ｂを形成する。また、突起電極７ｂの先端に半田材７ａを形成する。この半田材７ａが、図６に示す半導体チップ３を配線基板２、または下層の半導体チップ３上に搭載する際の接合材として機能する。なお、図６に示す例では、ロジックチップＬＣと配線基板２の接合部以外では、突起電極７ｂを介さずに、半田材７ａを介して接合する例を示している。この場合、表面電極３ａｐの露出面に半田材７ａを接合し、半田材７ａをバンプ電極（所謂マイクロバンプ）として用いることができる。
次に、図２４に示す裏面研磨工程として、ウエハＷＨの裏面ＷＨｂ（図２３参照）側を研磨し、ウエハＷＨの厚さを薄くする。これにより、図６に示す半導体チップ３の裏面３ｂが露出する。言い換えると、貫通電極３ｔｓｖはウエハＷＨを厚さ方向に貫通する。また、複数の貫通電極３ｔｓｖは、ウエハＷＨの裏面３ｂにおいてウエハＷＨから露出する。図２４に示す例において、裏面研磨工程では、ガラス板などの支持基材２６および表面ＷＨｓ側を保護する保護層２７によりウエハＷＨを支持した状態で、研磨治具２８を用いて研磨する。
次に、裏面電極形成工程において、裏面３ｂに複数の裏面電極３ｂｐを形成し、複数の貫通電極３ｔｓｖと電気的に接続する。なお、図４に示す再配線チップＲＤＣの場合には、本工程において、貫通電極３ｔｓｖと、裏面電極３ｂｐを電気的に接続する引出配線ＲＤＬ（図１３参照）を形成する。引出配線ＲＤＬは裏面電極３ｂｐを形成する際に、一括して形成することができる。
次に個片化工程として、ウエハＷＨをダイシングラインに沿って分割し、複数の半導体チップ３を取得する。その後、必要に応じて検査を行い、図４に示す半導体チップ３（ロジックチップＬＣ、再配線チップＲＤＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３）が得られる。
＜第１チップ搭載工程＞
次に、図１６に示す第１チップ搭載工程では、図２５や図２６に示すように、ロジックチップＬＣを配線基板２上に搭載する。図２５は図１６に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。また、図２６は、図２５のＡ−Ａ線に沿った拡大断面図である。
本工程では、図２６に示すように、ロジックチップＬＣの表面３ａが配線基板２の上面２ａと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりロジックチップＬＣを搭載する。また、本工程によりロジックチップＬＣと配線基板２は電気的に接続される。詳しくは、ロジックチップＬＣの表面に形成された複数の表面電極３ａｐと配線基板２の上面２ａに形成された複数のボンディングリード２ｆは、突起電極７ｂ（図６参照）および半田材７ａ（図６参照）を介して電気的に接続される。
本工程では、図２６に示すように、配線基板２０のチップ搭載領域２ｐ１上にロジックチップＬＣ（半導体チップ３）を配置する。ロジックチップＬＣの表面３ａ側には接合材７が形成されている。一方、配線基板２０の上面２ａに形成されたボンディングリード２ｆの接合部には、図６に示す突起電極７ｂと電気的に接続するための接合材である半田層（図示は省略）が形成されている。また、加熱処理を行う前であれば、接着材ＮＣＬ１は硬化前の柔らかい状態である。このため、ロジックチップＬＣを接着材ＮＣＬ１上に配置すると、接合材７は接着材ＮＣＬ１の内部に埋まる。
次に、図示しない加熱治具をロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２０に向かってロジックチップＬＣを押し付ける。上記したように、加熱処理を行う前であれば、接着材ＮＣＬ１は硬化前の柔らかい状態なので、加熱治具によりロジックチップＬＣを押し込むと、ロジックチップＬＣの表面３ａに形成された複数の接合材７の先端は、ボンディングリード２ｆのボンディング領域（詳しくは図示しない半田層）と接触する。
次に、図示しない加熱治具にロジックチップＬＣが押し付けられた状態で、加熱治具によりロジックチップＬＣおよび接着材ＮＣＬ１を加熱する。ロジックチップＬＣと配線基板２０の接合部では、半田材７ａ（図２３参照）およびボンディングリード２ｆ上の図示しない半田層がそれぞれ溶融し、一体化する。これにより、図６に示すように、突起電極７ｂとボンディングリード２ｆは、半田材７ａを介して電気的に接続される。
また、接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化する。これにより、ロジックチップＬＣの一部が埋め込まれた状態で硬化した接着材ＮＣＬ１が得られる。また、ロジックチップＬＣの裏面電極３ｂｐは、硬化した接着材ＮＣＬ１から露出する。
＜第２接着材配置工程＞
次に、図１６に示す第２接着材配置工程では、図２７に示すように、ロジックチップＬＣ（半導体チップ３）の裏面３ｂ上およびロジックチップＬＣから露出する接着材ＮＣＬ１上に、接着材ＮＣＬ２を配置する。図２７は図２５に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図２８は図２７のＡ−Ａ線に沿った拡大断面図である。
上記した図６に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、および下段から数えて第２段目に搭載される再配線チップＲＤＣ、および下段から数えて第３段目に搭載されるメモリチップＭＣ１は、いずれもフリップチップ接続方式で搭載される。このため、上記した第１接着材配置工程で説明したように、変形例としては後注入方式を適用することもできるが、一つのデバイス領域２０ａ（図２７、図２８参照）に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
また、先塗布方式で使用する接着材ＮＣＬ２は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、ロジックチップＬＣ（図６参照）と再配線チップＲＤＣ（図６参照）の接合部に接着材ＮＣＬ２を配置することで、接合部に設けられている複数の導電性部材（例えば、図６に示す接合材７および裏面電極３ｂｐ）の間を電気的に絶縁することができる。
また、接着材ＮＣＬ２はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ２は図６に示す溶融前の接合材７よりも柔らかく、再配線チップＲＤＣを押し付けることにより変形させられる。
また、本工程で使用する接着材ＮＣＬ２としては、上記下ＮＣＰ（絶縁材ペースト）およびＮＣＦ（絶縁材フィルム）のいずれか一方を用いることができる。図２７および図２８に示す例では、ＮＣＰ（絶縁材ペースト）をノズル３０（図２８参照）から吐出して、ロジックチップＬＣの裏面３ｂ上およびロジックチップＬＣから露出する接着材ＮＣＬ１上に、接着材ＮＣＬ２を配置する。
なお、ノズル３０からペースト状の接着材ＮＣＬ２を吐出する点に関しては、上記第１接着材配置工程で説明した、後注入方式と共通する。しかし、本実施の形態では、図４に示すメモリチップＭＣ１を搭載する前に、予め接着材ＮＣＬ２を搭載する。したがって、毛細管現象を利用して樹脂を注入する後注入方式と比較すると、接着材ＮＣＬ２の塗布速度は大幅に向上させることができる。
絶縁材ペースト（ＮＣＰ）は、絶縁材フィルム（ＮＣＦ）と比較して、低荷重で塗布対象物（本工程ではロジックチップＬＣ）と密着させることができる。したがって、本工程の際に既に搭載されたロジックチップＬＣへのストレスを低減する観点からは、絶縁材ペースト（ＮＣＰ）の方が好ましい。ただし、図示は省略するが、変形例としては、接着材ＮＣＬ２として絶縁材フィルム（ＮＣＦ）を用いることもできる。
図２７に示す例では、平面視において四角形を成すロジックチップＬＣの対角線に沿ってロジックチップＬＣの裏面３ｂ上に接着材ＮＣＬ２を帯状に塗布する。このように、接着材ＮＣＬ２の塗布領域に、互いに交差する２本の帯形状を成すように、ペースト状の接着材ＮＣＬ２を塗布する方式（クロス塗布方式と呼ぶ）は、後述する第２チップ搭載工程において、接着材ＮＣＬ２を均等に拡げ易いという点で好ましい。ただし、後述する第２チップ搭載工程において、隙間が生じないように接着材ＮＣＬ２を拡げることができる方法であれば、図２７とは異なる塗布方法を用いることもできる。
＜第２チップ準備工程＞
また、図１６に示す第２チップ準備工程では、図１２および図１３に示す再配線チップＲＤＣを準備する。再配線チップＲＤＣには、表面３aに形成される複数の表面電極３ａｐおよび裏面３ｂに形成される複数の裏面電極３ｂｐ、および複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖが形成される。また、複数の表面電極３ａｐと複数の裏面電極３ｂｐの少なくとも一部は、平面視において異なる位置（例えば、図６に示すように厚さ方向に重ならない位置）に配置されている。図１２および図１３に示す例では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４に回路駆動用の電位（駆動用電源電圧）を供給する複数対の表面電極３ａｐと裏面電極３ｂｐは、平面視において同じ位置（例えば、図６に示すように厚さ方向に重なる位置）に配置されている。また、再配線チップＲＤＣには、表面３ａまたは裏面３ｂのいずれか一方または両方に、表面電極３ａｐまたは裏面電極３ｂｐと貫通電極３ｔｓｖを電気的に接続する引出配線ＲＤＬが形成されている。
再配線チップＲＤＣの製造方法は、上記したように、第１チップ準備工程で説明した工程を適用して製造できるので、重複する説明は省略する。なお、図１２および図１３に示す再配線チップＲＤＣの引出配線ＲＤＬは、図２３に示す配線層形成工程および図２４に示す裏面電極形成工程で形成することができる。また、表面３ａまたは裏面３ｂの一方に引出配線ＲＤＬを形成する場合には、図２３に示す配線層形成工程または図２４に示す裏面電極形成工程の一方を省略できる。また、第１チップ準備工程で説明した工程を適用すれば、再配線チップＲＤＣに半導体素子を形成し、回路を形成することもできる。
＜第２チップ搭載工程＞
次に、図１６に示す第２チップ搭載工程では、図２９や図３０に示すように、ロジックチップＬＣ上に再配線チップＲＤＣを搭載する。図２９は図２７に示すロジックチップの裏面上に再配線チップを搭載した状態を示す拡大平面図である。また、図３０は、図２９のＡ−Ａ線に沿った拡大断面図である。
本工程では、図３０に示すように、再配線チップＲＤＣの表面３ａがロジックチップＬＣの裏面３ｂ（あるいは、配線基板２０の上面２ａ）と対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）により再配線チップＲＤＣを搭載する。また、本工程により再配線チップＲＤＣとロジックチップＬＣは電気的に接続される。詳しくは、図６に示すように、再配線チップＲＤＣの表面３ａに形成された複数の表面電極３ａｐとロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、接合材７（半田材７ａ）を介して電気的に接続される。
本工程では、図２９に示すように、配線基板２０のチップ搭載領域（チップ搭載部）２ｐ２上に再配線チップＲＤＣ（半導体チップ３）を配置する。チップ搭載領域２ｐ２は、本工程で再配線チップＲＤＣを搭載する予定領域であって、第１チップ搭載工程で説明したチップ搭載領域２ｐ１と同様に実際に視認可能な境界線が存在する必要はない。再配線チップＲＤＣの表面３ａ側には接合材７が形成されている。接合材７は再配線チップＲＤＣの複数の表面電極３ａｐのそれぞれに接合されている。また、図示は省略するが、ロジックチップＬＣの複数の裏面電極３ｂｐにも接合材７を接合させておくこともできる。本工程では、再配線チップＲＤＣの複数の表面電極３ａｐのそれぞれと、ロジックチップＬＣの複数の裏面電極３ｂｐのそれぞれが対向するように配置する。
次に、図示しない加熱治具を再配線チップＲＤＣの裏面３ｂ側に押し当て、配線基板２０に向かって再配線チップＲＤＣを押し付ける。加熱処理を行う前であれば、接着材ＮＣＬ２は硬化前の柔らかい状態なので、加熱治具により再配線チップＲＤＣを押し込むと、図２８に示す接着材ＮＣＬ２はロジックチップＬＣの裏面３ｂと再配線チップＲＤＣの間で押し広げられる。また、再配線チップＲＤＣの表面３ａに形成された複数の接合材７の先端は、ロジックチップＬＣの裏面電極３ｂｐ（あるいは裏面電極３ｂｐ上に形成された図示しない半田材）と接触する。
次に、図示しない加熱治具に再配線チップＲＤＣが押し付けられた状態で、加熱治具により再配線チップＲＤＣおよび接着材ＮＣＬ２を加熱する。再配線チップＲＤＣとロジックチップＬＣの接合部では、半田材７ａが溶融し表面電極３ａｐおよび裏面電極３ｂｐに接合される。これにより、図６に示すように、再配線チップＲＤＣの複数の表面電極３ａｐと、ロジックチップＬＣの複数の裏面電極３ｂｐは、接合材７（半田材７ａ）を介して電気的に接続される。また、ロジックチップＬＣの複数の裏面電極３ｂｐはそれぞれロジックチップＬＣの複数の貫通電極３ｔｓｖと電気的に接続されているので、本工程により再配線チップＲＤＣは、ロジックチップＬＣの複数の貫通電極３ｔｓｖを介してロジックチップＬＣに形成された回路と電気的に接続される。
また、接着材ＮＣＬ２を加熱することで、接着材ＮＣＬ２は硬化する。これにより、再配線チップＲＤＣの一部が埋め込まれた状態で硬化した接着材ＮＣＬ２が得られる。また、再配線チップＲＤＣの裏面電極３ｂｐは、硬化した接着材ＮＣＬ２から露出する。
＜第３接着材配置工程＞
次に、図１６に示す第３接着材配置工程では、図３１に示すように、再配線チップＲＤＣ（半導体チップ３）の裏面３ｂ上に、接着材ＮＣＬ３を配置する。図３１は図２９に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図３２は図３１のＡ−Ａ線に沿った拡大断面図である。
上記した図６に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、および下段から数えて第２段目に搭載される再配線チップＲＤＣ、および下段から数えて第３段目に搭載されるメモリチップＭＣ１は、いずれもフリップチップ接続方式で搭載される。このため、上記した第１接着材配置工程で説明したように、変形例としては後注入方式を適用することもできるが、一つのデバイス領域２０ａ（図３１参照）に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
また、先塗布方式で使用する接着材ＮＣＬ３は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、再配線チップＲＤＣ（図６参照）とメモリチップＭＣ１（図６参照）の接合部に接着材ＮＣＬ３を配置することで、接合部に設けられている複数の導電性部材（例えば、図６に示す接合材７および裏面電極３ｂｐ）の間を電気的に絶縁することができる。
また、接着材ＮＣＬ３はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ３は図６に示す溶融前の接合材７よりも柔らかく、再配線チップＲＤＣを押し付けることにより変形させられる。
また、本工程で使用する接着材ＮＣＬ３としては、上記下ＮＣＰ（絶縁材ペースト）およびＮＣＦ（絶縁材フィルム）のいずれか一方を用いることができる。図３１および図３２に示す例では、再配線チップＲＤＣの裏面３ｂ上にＮＣＦ（絶縁材フィルム）である接着材ＮＣＬ３を配置する。ＮＣＦ（絶縁材フィルム）を使用する場合、本工程において、再配線チップＲＤＣの裏面３ｂに形成された裏面電極３ｂｐおよび引出配線ＲＤＬが接着材ＮＣＬ３に覆われ、密着するように配置する。
＜第３チップ準備工程＞
また、図１６に示す第３チップ準備工程では、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを準備する。本実施の形態に対する変形例としては、ロジックチップＬＣ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を順次積層することができる。しかし、本実施の形態では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を予め積層して、図３４に示す積層体（メモリチップ積層体、半導体チップ積層体）ＭＣＳを形成する実施態様について説明する。以下で説明するように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを形成する場合、例えば、図１６に示す第３チップ準備工程以外の工程とは別の場所で、他の工程とは独立して行うことができる。例えば、積層体ＭＣＳは、購入部品として準備することも可能である。このため、図１６に示す組立工程を簡略化し、全体として製造効率を向上させることができる点で有利である。
図３３は、図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。また、図３４は図３３に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。なお、図３３および図３４に示す複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの製造方法は、図２３および図２４を用いて説明した半導体チップの製造方法を適用して製造することができるので、説明を省略する。
まず、組立基材準備工程として、図３４に示す積層体ＭＣＳを組み立てるための基材（組立基材）３４を準備する。基材３４は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層する組立面３４ａを有し、組立面３４ａには、接着層３５が設けられている。
次にチップ積層工程として、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を基材３４の組立面３４ａ上に積層する。図３３に示す例では、積層される各半導体チップの裏面３ｂが基材３４の組立面３４ａと対向するように、メモリチップＭＣ４、ＭＣ３、ＭＣ２、ＭＣ１の順で、順次積層される。上段側の半導体チップ３の裏面電極３ｂｐと下段側の半導体チップ３の表面電極３ａｐは、例えば接合材７（半田材７ａ）により接合される。また、最上段に配置されるメモリチップＭＣ１の表面電極３ａｐには、突起電極７ｂおよび突起電極７ｂの先端接合される半田材７aが形成されている。
次に、図３４に示す積層体封止工程では、積層された複数の半導体チップ３の間に、樹脂（アンダフィル樹脂）を供給し、封止体（チップ積層体用封止体、チップ積層体用樹脂体）６を形成する。この封止体６は、上記第１接着材配置工程で説明した、後注入方式により形成される。すなわち、予め複数の半導体チップ３を積層した後、ノズル３６からアンダフィル樹脂６ａを供給し、積層された複数の半導体チップ３の間に埋め込む。アンダフィル樹脂６ａは図１６に示す封止工程で使用する封止用の樹脂よりも粘度が低く、毛細管現象を利用して複数の半導体チップ３の間に埋め込むことができる。その後、半導体チップ３の間に埋め込まれたアンダフィル樹脂６ａを硬化させて封止体６を得る。
この後注入方式で封止体６を形成する方法は、所謂、トランスファモールド方式と比較して隙間の埋め込み特性に優れているため、積層された半導体チップ３の間の隙間が狭い場合に適用して有効である。また、図３４に示すようにアンダフィル樹脂６ａを埋め込む隙間が複数段に形成されている場合、複数の隙間に対して一括してアンダフィル樹脂６ａを埋め込むことができる。このため、全体としては処理時間を短縮できる。
次に、組立基材除去工程では、基材３４および接着層３５を、メモリチップＭＣ４の裏面３ｂから剥離させて取り除く。基材３４と接着層３５を取り除く方法としては、例えば接着層３５に含まれる樹脂成分（例えば紫外線硬化樹脂）を硬化させる方法を適用することができる。以上の工程により、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層され、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の接続部が封止体６により封止された積層体ＭＣＳが得られる。この積層体ＭＣＳは、複数の表面電極３ａｐが形成された表面３ａ（メモリチップＭＣ１の表面３ａ）および表面３ａの反対側に位置する裏面３ｂ（メモリチップＭＣ４の裏面３ｂ）を有する一つのメモリチップと見做すことができる。
＜第３チップ搭載工程＞
次に、図１６に示す第３チップ搭載工程では、図３５や図３６に示すように、ロジックチップＬＣ上に再配線チップＲＤＣを搭載する。図３５は図３１に示す再配線チップの裏面上にメモリチップの積層体を搭載した状態を示す拡大平面図である。また、図３６は、図３５のＡ−Ａ線に沿った拡大断面図である。
本工程では、図３６に示すように、積層体ＭＣＳの表面３ａが再配線チップＲＤＣの裏面３ｂ（あるいは、配線基板２０の上面２ａ）と対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）により積層体ＭＣＳを搭載する。また、本工程により積層体ＭＣＳと再配線チップＲＤＣは電気的に接続される。詳しくは、図６に示すように、積層体ＭＣＳの表面３ａに形成された複数の表面電極３ａｐと再配線チップＲＤＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、接合材７（半田材７ａ）を介して電気的に接続される。
本工程では、図３５に示すように、配線基板２０のチップ搭載領域（チップ搭載部）２ｐ３上に積層体ＭＣＳ（半導体チップ３）を配置する。チップ搭載領域２ｐ３は、本工程で積層体ＭＣＳを搭載する予定領域であって、第１チップ搭載工程で説明したチップ搭載領域２ｐ１と同様に実際に視認可能な境界線が存在する必要はない。積層体ＭＣＳの表面３ａ側には接合材７が形成されている。接合材７は積層体ＭＣＳの複数の表面電極３ａｐのそれぞれに接合されている。また、図示は省略するが、再配線チップＲＤＣの複数の裏面電極３ｂｐにも接合材７を接合させておくこともできる。本工程では、積層体ＭＣＳの複数の表面電極３ａｐのそれぞれと、再配線チップＲＤＣの複数の裏面電極３ｂｐのそれぞれが対向するように配置する。
次に、図示しない加熱治具を積層体ＭＣＳの裏面３ｂ側に押し当て、配線基板２０に向かって積層体ＭＣＳを押し付ける。加熱処理を行う前であれば、接着材ＮＣＬ３は硬化前の柔らかい状態なので、加熱治具により積層体ＭＣＳを押し込むと、積層体ＭＣＳの表面３ａに形成された複数の接合材７の先端は、再配線チップＲＤＣの裏面電極３ｂｐ（あるいは裏面電極３ｂｐ上に形成された図示しない半田材）と接触する。
次に、図示しない加熱治具に積層体ＭＣＳが押し付けられた状態で、加熱治具により積層体ＭＣＳおよび接着材ＮＣＬ３を加熱する。積層体ＭＣＳと再配線チップＲＤＣの接合部では、半田材７ａが溶融し表面電極３ａｐおよび裏面電極３ｂｐに接合される。これにより、図６に示すように、積層体ＭＣＳの複数の表面電極３ａｐと、再配線チップＲＤＣの複数の裏面電極３ｂｐは、接合材７（半田材７ａ）を介して電気的に接続される。また、再配線チップＲＤＣの複数の裏面電極３ｂｐはそれぞれ再配線チップＲＤＣの複数の貫通電極３ｔｓｖと電気的に接続されているので、本工程により積層体ＭＣＳは、再配線チップＲＤＣおよびロジックチップＬＣの複数の貫通電極３ｔｓｖを介してロジックチップＬＣに形成された回路と電気的に接続される。
また、接着材ＮＣＬ３を加熱することで、接着材ＮＣＬ３は硬化する。これにより、積層体ＭＣＳの一部が埋め込まれた状態で硬化した接着材ＮＣＬ３が得られる。また、積層体ＭＣＳの裏面電極３ｂｐは、硬化した接着材ＮＣＬ３から露出する。
＜封止工程＞
次に、図１６に示す封止工程では、図３７に示すように、配線基板２０の上面２ａ、ロジックチップＬＣ、再配線チップＲＤＣ、および複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを樹脂で封止して、封止体４を形成する。図３７は図３６に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。また、図３８は、図３７に示す封止体の全体構造を示す平面図である。
本実施の形態では、図３８に示すように、複数のデバイス領域２０ａ（複数のデバイス領域２０ａにそれぞれ搭載された複数の半導体チップ）を一括して封止する封止体４を形成する。このような封止体４の形成方法は、一括封止（Block Molding）方式と呼ばれ、この一括封止方式により製造された半導体パッケージをＭＡＰ（Multi Array Package）型の半導体装置と呼ぶ。一括封止方式では、各デバイス領域２０ａの間隔を小さくすることができるので、１枚の配線基板２０における有効面積が大きくなる。つまり、１枚の配線基板２０から取得できる製品個数が増加する。このように、１枚の配線基板２０における有効面積を大きくすることで、製造工程を効率化することができる。
また、本実施の形態では、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成する。トランスファモールド方式により形成された封止体４は、例えば、図３７に示す積層体ＭＣＳを封止する封止体６のように、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体４の機能（例えば、反り変形に対する耐性）を向上させることができる。
なお、本実施の形態では、積層される複数の半導体チップ３の接合部（電気的接続部）は、接着材ＮＣＬ１、ＮＣＬ２、ＮＣＬ３、および封止体６により封止されている。したがって、変形例としては、封止体４を形成しない実施態様に適用することができる。この場合、本封止体工程は省略することができる。
＜ボールマウント工程＞
次に、図１６に示すボールマウント工程では、図３９に示すように、配線基板２０の下面２ｂに形成された複数のランド２ｇに、外部端子になる複数の半田ボール５を接合する。図３９は、図３７に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
本工程では、図３９に示すように配線基板２０の上下を反転させた後、配線基板２０の下面２ｂにおいて露出する複数のランド２ｇのそれぞれの上に半田ボール５を配置した後、加熱することで複数の半田ボール５とランド２ｇを接合する。本工程により、複数の半田ボール５は、配線基板２０を介して複数の半導体チップ３（ロジックチップＬＣ、再配線チップＲＤＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール５を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール５を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール５よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
＜個片化工程＞
次に、図１６に示す個片化工程では、図４０に示すように、配線基板２０をデバイス領域２０ａ毎に分割する。図４０は図３９に示す多数個取りの配線基板を個片化した状態を示す断面図である。本工程では、図４０に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０および封止体４を切断し、個片化された複数の半導体装置１（図４参照）を取得する。切断方法は特に限定されないが、図４０に示す例では、ダイシングブレード（回転刃）４０を用いてテープ材（ダイシングテープ）４１に接着固定された配線基板２０および封止体４を、配線基板２０の下面２ｂ側から切削加工して切断する実施態様を示している。ただし、本実施の形態で説明する技術は、複数のデバイス領域２０ａを備えた、多数個取り基板である配線基板２０を用いる場合に限って適用させるものではない。例えば、半導体装置１個分に相当する配線基板２（図４参照）の上に複数の半導体チップ３を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
以上の各工程により、図１〜図１３を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
（実施の形態２）
上記実施の形態１では、ロジックチップＬＣやメモリチップＭＣ１などの設計上の自由度を向上させることができる実施態様として、ロジックチップＬＣとメモリチップＭＣ１の間に、再配線チップＲＤＣを配置し、再配線チップＲＤＣを介してロジックチップＬＣとメモリチップＭＣ１を電気的に接続する実施態様について説明した。本実施の形態２では、ロジックチップＬＣと再配線チップＲＤＣを、それぞれ配線基板２上に並べて搭載する実施態様について説明する。なお、本実施の形態２では既に説明した実施の形態１との相違点を中心に説明し、重複する説明は原則として省略する。
図４１は、図４に対する変形例である半導体装置の断面図である。また、図４２は、図４１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４３は、図４１および図４２に示す半導体装置の回路構成例を模式的に示す説明図である。なお、図４１では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図４１に示す態様には限定されない。また、図４２では、ロジックチップＬＣとメモリチップＭＣ４の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップＬＣおよび再配線チップＲＤＣの輪郭を、点線（ロジックチップＬＣの輪郭の一部は実線）により示している。
まず、半導体装置１ｃは、図４１に示すようにロジックチップＬＣと再配線チップＲＤＣが、厚さ方向に重ならないように隣り合って配線基板２上に搭載され、さらに、ロジックチップＬＣおよび再配線チップＲＤＣと重なるように、積層体ＭＣＳが再配線チップＲＤＣ上に積層されている点で、図４に示す半導体装置１と相違する。言い換えれば、図４２に示すように、半導体装置１ｃは、ロジックチップＬＣが搭載されるチップ搭載領域（チップ搭載部）２ｐ１と再配線チップＲＤＣが搭載されるチップ搭載領域（チップ搭載部）２ｐ２が平面視において重ならず、配線基板２の上面２ａ側に、並べて配置されている。
半導体装置１ｃのように、複数の半導体チップ３を配線基板２上に並べて搭載する場合、複数の半導体チップ３の積層厚さを薄くすることができる。したがって、半導体装置１ｃは、上記実施の形態１で説明した半導体装置１（図４参照）よりも薄型化することができる。また、フェイスダウン実装方式（フリップチップ接続方式）で半導体チップ３を実装する場合、半導体チップ３上に実装するよりも配線基板２上に実装する方が、容易に実装することができる。
また、図４１に示すように半導体装置１ｃのロジックチップＬＣと再配線チップＲＤＣは、それぞれ表面３ａが配線基板２の上面２ａと対向した状態で、フェイスダウン実装方式（フリップチップ接続方式）で配線基板２上に搭載されている。また、再配線チップＲＤＣ上には、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳがフェイスダウン実装方式（フリップチップ接続方式）で配線基板２上に搭載されている。再配線チップＲＤＣ上と、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは、再配線チップＲＤＣに形成された複数の貫通電極３ｔｓｖを介して電気的に接続されている。また、半導体装置１ｃは、ロジックチップＬＣの複数の表面電極３ａｐと再配線チップＲＤＣの複数の表面電極３ａｐが、配線基板２が有する複数の配線２ｄを介して電気的に接続されている点で図４に示す半導体装置１と相違する。
半導体装置１ｃのようにロジックチップＬＣと、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳが搭載された再配線チップＲＤＣを、配線基板２を介して電気的に接続する場合の回路構成例を説明すると、例えば図４３に示すようになる。図４３に示す例では、ロジックチップＬＣが有する内部インタフェース回路ＮＩＦと再配線チップＲＤＣの中継回路ＴＣを結ぶ伝送経路の間に配線基板２が介在する。このため、配線基板２に形成された複数の配線２ｄ（図４１参照）により、ロジックチップＬＣと再配線チップＲＤＣの電極（外部端子）の位置をアジャストすることができる。
つまり、半導体装置１ｃの場合、ロジックチップＬＣが有する内部インタフェース回路ＮＩＦと、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の内部インタフェース回路ＮＩＦを接続するために、ロジックチップＬＣに貫通電極３ｔｓｖ（図６参照）を形成する必要がない。このため、図４１に示す例では、ロジックチップＬＣには、表面３ａ側と裏面３ｂ側を電気的に接続する貫通電極３ｔｓｖ（図６参照）が存在しない。また、ロジックチップＬＣの裏面３ｂには裏面電極３ｂｐ（図６参照）が形成されていない。このため、半導体装置１ｃの場合、上記した半導体装置１よりもロジックチップＬＣの構造を単純化することが可能なので、設計上の自由度が向上する。また、ロジックチップＬＣを製造する段階で、貫通電極３ｔｓｖや裏面電極３ｂｐを形成する工程を省略できるので、製造効率を向上させることができる。
ただし、図４１に示すように、ロジックチップＬＣの裏面３ｂの一部が、積層体ＭＣＳから露出する場合、裏面３ｂの露出領域上に、別の電子部品（例えば半導体チップ３）をフェイスダウン実装方式（フリップチップ接続方式）で搭載する実施態様に適用することもできる。この場合、ロジックチップＬＣに例えば図６に示すような貫通電極３ｔｓｖおよび裏面電極３ｂｐを接続することで、ロジックチップＬＣ上に搭載される図示しない電子部品と、ロジックチップＬＣを電気的に接続することができる。
また、ロジックチップＬＣと再配線チップＲＤＣの電極（外部端子）の位置を配線基板２によりアジャストすれば、例えば図４２に示すように半導体装置１ｃが有する再配線チップＲＤＣの平面サイズを図３に示す半導体装置１が有する再配線チップＲＤＣの平面サイズよりも小さくできる。図４２に示す例では、再配線チップＲＤＣの平面サイズは、メモリチップＭＣ４の平面サイズ、およびロジックチップＬＣの平面サイズよりも小さい。また、図４１に示す例では、再配線チップＲＤＣは、表面３ａおよび裏面３ｂにそれぞれ引出配線ＲＤＬが形成されているが、変形例として、引出配線ＲＤＬが形成されない構成とすることができる。この場合、再配線チップＲＤＣの平面サイズをさらに小型化することができる。ただし、引出配線ＲＤＬを再配線チップＲＤＣに形成しない場合は、メモリチップの表面電極３ａｐのレイアウトに合わせて配線基板２の上面２ａに複数のボンディングリード２ｆを形成しなければならない。そのため、複数のボンディングリード２ｆの容易な設計（レイアウト）も考慮した場合は、上記実施の形態のように、再配線チップＲＤＣに引出配線ＲＤＬを形成しておくことが好ましい。
再配線チップＲＤＣの平面サイズを小型化すれば、再配線チップＲＤＣの製造効率は向上するが、再配線チップＲＤＣ上に積層体ＭＣＳを搭載する際には、積層体ＭＣＳが安定し難くなる。そこで、図４１および図４２に示すように、メモリチップＭＣ１の表面３ａと配線基板２の上面２ａの間に、ロジックチップＬＣの少なくとも一部を配置することが好ましい。言い換えれば、ロジックチップＬＣの少なくとも一部は、メモリチップＭＣ１により覆われていることが好ましい。これにより、再配線チップＲＤＣ上に積層体ＭＣＳを搭載する際に積層体ＭＣＳを接着固定する接着材ＮＣＬ３の配置範囲を、再配線チップＲＤＣの裏面３ｂおよびロジックチップＬＣの裏面３ｂ上に拡げることができるので、積層体ＭＣＳが実装時に傾き難くなる。つまり、再配線チップＲＤＣ上に積層体ＭＣＳを搭載する際の安定性が向上する。
再配線チップＲＤＣ上に積層体ＭＣＳを搭載する際の安定性を向上させる観点からは、再配線チップＲＤＣの裏面３ｂの高さがロジックチップＬＣの裏面３ｂの高さと同程度になっていれば良い。しかし、積層体ＭＣＳを搭載する際に、メモリチップＭＣ１の表面３ａがロジックチップＬＣの裏面３ｂ等と例えば接触して損傷することを抑制する観点から、図４１に示すように再配線チップＲＤＣの裏面３ｂの高さがロジックチップＬＣの裏面３ｂの高さよりも高くなっていることが好ましい。再配線チップＲＤＣと積層体ＭＣＳは複数の接合材７（図６参照）を介して接続されるので、メモリチップＭＣ１の表面３ａと再配線チップＲＤＣの裏面３ｂは接触し難い。しかし、メモリチップＭＣ１の表面３ａとロジックチップＬＣの裏面３ｂの間には接合材７が存在しないので、再配線チップＲＤＣの裏面３ｂよりも低い位置にロジックチップＬＣの裏面３ｂを配置することが好ましい。
また、図４３に示す例では、ロジックチップＬＣの入出力回路ＮＳ１を駆動する電源回路（入出力用電源回路）ＤＲ１に接続される電源線Ｖ２と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２を駆動する電源回路（入出力用電源回路）ＤＲ３に接続される電源線Ｖ４をそれぞれ独立して配線基板２に接続している。半導体装置１ｃの場合、再配線チップＲＤＣとロジックチップＬＣが、それぞれ配線基板２に接続されるので、電源線Ｖ２、Ｖ４をそれぞれ独立して設けても、ロジックチップＬＣに形成される端子数（電極数）は増加しない。
また、半導体装置１ｃの場合、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２を駆動する電源回路（入出力用電源回路）ＤＲ３に接続される電源線Ｖ４、およびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路ＣＲ２を駆動する電源回路（入出力用電源回路）ＤＲ４に接続される電源線Ｖ３が、それぞれ配線基板２に接続され、ロジックチップＬＣには接続されない。このため、電源の供給源と電源を消費する回路間の伝送距離をさらに短くすることが可能となり、瞬間的な電圧降下などによる動作の不安定化を抑制することができる点で好ましい。
上記した相違点以外は、図４１〜図４３に示す半導体装置１ｃは図３〜図５に示す半導体装置１と同様なので、重複する説明は省略する。また、半導体装置１ｃの製造方法は、上記実施の形態１で説明した図１６に示す第２接着材配置工程で、チップ搭載領域２ｐ１（図４２参照）の隣に配置されるチップ搭載領域２ｐ２（図４２参照）に接着材ＮＣＬ２を配置する点で半導体装置１の製造方法と相違する。また、図１６に示す第２チップ搭載工程で、再配線チップＲＤＣと配線基板２を電気的に接続する点で半導体装置１の製造方法と相違する。上記相違点以外では、上記実施の形態１で説明した半導体装置の製造方法を適用することができるので、重複する説明は省略する。
＜その他の変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば上記実施の形態１および上記実施の形態２では、引出配線ＲＤＬ（図６参照）などの導体パターンにより構成される単純な中継回路ＴＣ（図５参照）のみが形成された再配線チップＲＤＣ（図６参照）を用いる実施態様について説明した。しかし変形例として、例えば図４４に示す半導体装置１ｄのように、再配線チップＲＤＣに、中継回路ＴＣの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路ＭＭの動作を制御する制御回路ＣＵ１の一部を形成することができる。図４４は図５に対する変形例である半導体装置の回路構成例を模式的に示す説明図である。
図４４に示す半導体装置１ｄが有する再配線チップＲＤＣには、中継回路ＴＣの他、信号線の通信周波数（クロック数）を増加させる制御回路ＣＵ１が形成されている。この場合、再配線チップＲＤＣとロジックチップＬＣを接続する信号線の数をメモリチップＭＣ１と再配線チップＲＤＣを接続する信号線の数よりも少なくすることができる。すなわち、ロジックチップＬＣが有する裏面電極３ｂｐ（図６参照）および貫通電極３ｔｓｖ（図６参照）の数を低減することができる。言い換えれば、再配線チップＲＤＣの裏面電極３ｂｐの数よりも表面電極３ａｐの数を少なくすることができる。この結果、ロジックチップＬＣに貫通電極３ｔｓｖを形成するために必要な制約が低減するので、ロジックチップＬＣの設計上の自由度を向上させることができる。
また例えば、図４４に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路ＭＭの動作を制御する制御回路ＣＵ１を再配線チップＲＤＣに形成する技術を、上記実施の形態２で説明した半導体装置１ｃと組み合わせて適用することもできる。
また例えば、上記実施の形態１および上記実施の形態２では、ロジックチップＬＣ、再配線チップＲＤＣおよび複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が、それぞれ配線基板２の上面２ａ側に搭載される実施態様について説明した。しかし変形例として図４５に示す半導体装置１ｅのように、ロジックチップＬＣを配線基板２の実装面である下面２ｂ側に搭載することができる。図４５は、図４１に対する変形例である半導体装置の断面図である。図４５に示す半導体装置１ｅは、ロジックチップＬＣが配線基板２の実装面である下面２ｂ側に搭載されている点で、図４１に示す半導体装置１ｃとは相違する。言い換えれば、半導体装置１ｅでは、ロジックチップＬＣと再配線チップＲＤＣの間に配線基板が配置される。
更に言い換えれば、半導体装置１ｅの配線基板２は、ロジックチップＬＣを搭載するためのチップ搭載領域を下面２ｂに、再配線チップＲＤＣを搭載するためのチップ搭載領域を上面２ａに、それぞれ備えている。また、ロジックチップＬＣおよび再配線チップＲＤＣは、それぞれフェイスダウン実装方式（フィリップチップ接続方式）により配線基板２に搭載される。すなわち、再配線チップＲＤＣは、表面３ａが配線基板２の上面２ａと対向するように配線基板２上に搭載される。また、ロジックチップＬＣは表面３aが配線基板２の下面２ｂと対向するように配線基板２に搭載される。
また、図４５に示す例では、ロジックチップＬＣと再配線チップＲＤＣは、厚さ方向に重なる位置に配置される。これにより、ロジックチップＬＣと再配線チップＲＤＣを電気的に接続する伝送経路の距離を短くすることができる。また、ロジックチップＬＣは、配線基板２の下面２ｂの中央部に配置され、半導体チップ１ｅの外部端子である複数のランド２ｇ（半田ボール５）は、ロジックチップＬＣの周囲に配置される。この場合、半導体チップの外部インタフェース回路（例えば図４４に示す外部インタフェース回路ＧＩＦ）と外部端子の距離を短くすることができる。
ただし、半導体装置１ｅのように配線基板２の上下面にそれぞれ半導体チップ３を搭載する場合、配線基板２内の配線２ｄの引き回しのレイアウトが複雑化するため、配線層数が増加する傾向がある。また、配線基板２の実装面側にチップ搭載領域を設けることにより、外部端子の配置スペースが不足する場合があり、実装面積が大型化しやすい。したがって、配線層数を少なくする観点、あるいは実装面積を低減する観点からは、図４に示す半導体装置１や図４１に示す半導体装置１ｃのように、チップ搭載面である上面２ａ側に、ロジックチップＬＣおよびチ再配線チップＲＤＣを搭載することが好ましい。
１、１ａ、１ｂ、１ｃ 半導体装置
２ 配線基板
２ａ 上面（面、主面、チップ搭載面）
２ｂ 下面（面、主面、実装面）
２ｃ 側面
２ｄ 配線
２ｄ１ 配線
２ｄ２ ビア配線
２ｅ 絶縁層（コア層）
２ｆ ボンディングリード（端子、チップ搭載面側端子、電極）
２ｇ ランド
２ｈ、２ｋ 絶縁膜（ソルダレジスト膜）
２ｈｗ 開口部
２ｋ 絶縁膜（ソルダレジスト膜）
２ｋｗ 開口部
２ｐ１、２ｐ３ チップ搭載領域（チップ搭載部）
３ 半導体チップ
３ａ 表面（主面、上面）
３ａｐ、３ａｐ１、３ａｐ２ 表面電極（電極、パッド）
３ａｐ１ 表面電極
３ａｐ２ 表面電極
３ｂ 裏面（主面、下面）
３ｂｐ、３ｂｐ１、３ｂｐ２ 裏面電極（電極、パッド）
３ｃ 側面
３ｄ 配線層（チップ配線層）
３ｐ 裏面電極
３ｔｓｈ 孔（穴、開口部）
３ｔｓｖ 貫通電極
４ 封止体（樹脂体）
４ａ 上面（面、表面）
４ｂ 下面（面、裏面）
４ｃ 側面
５ 半田ボール（外部端子、電極、外部電極）
６ 封止体（チップ積層体用封止体、チップ積層体用樹脂体）
６ａ アンダフィル樹脂
７ 接合材（導電性部材、バンプ電極、突起電極）
７ａ 半田材
７ｂ 突起電極
２０ 配線基板
２０ａ デバイス領域
２０ｂ 枠部（外枠）
２０ｃ ダイシングライン（ダイシング領域）
２５ マスク
２６ 支持基材
２７ 保護層
２８ 研磨治具
３０ ノズル
３４ 基材（組立基材）
３４ａ 組立面
３５ 接着層
３６ ノズル
４０ ダイシングブレード（回転刃）
４１ テープ材（ダイシングテープ）
ＡＳ アドレス線（信号線）
ＣＲ１、ＣＲ２ コア回路（主回路）
ＣＵ 制御回路
ＤＲ 電源回路（駆動回路）
ＤＲ１ 電源回路（入出力用電源回路）
ＤＲ２ 電源回路（コア用電源回路）
ＤＲ３ 電源回路（入出力用電源回路）
ＤＲ４ 電源回路（コア用電源回路）
ＤＳ データ線（信号線）
Ｇ１、Ｇ２ 間隔
ＧＩＦ 外部インタフェース回路（外部入出力回路）
ＬＣ ロジックチップ（半導体チップ）
ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４ メモリチップ（半導体チップ）
ＭＣＳ 積層体（メモリチップ積層体、半導体チップ積層体）
ＭＭ 主記憶回路（記憶回路）
ＭＲ メモリ領域（記憶回路素子配列領域）
ＮＣＬ１、ＮＣＬ２、ＮＣＬ３ 接着材（絶縁性接着材）
ＮＩＦ 内部インタフェース回路（内部入出力回路）
ＮＳ１、ＮＳ２ 入出力回路
ＮＳ２ コア回路
ＯＳ 信号線
ＰＵ 演算処理回路
ＲＤＣ 再配線チップ（インタフェースチップ）
ＲＤＬ 引出配線（再配線）
ＳＧ 信号線
Ｓｉ シリコン
ＳＭ 補助記憶回路（記憶回路）
Ｔ１、ＴＡ 厚さ
ＴＡ 厚さ
ＴＣ 中継回路
Ｖ１、Ｖ２、Ｖ３、Ｖ４ 電源線
ＷＨ ウエハ（半導体基板）
ＷＨｂ 裏面（主面、下面）
ＷＨｓ 表面（主面、上面）

Claims (7)

  1. 第１面、および前記第１面とは反対側の第２面を有する配線基板と、
    第１表面、前記第１表面に形成された第１信号用表面電極、前記第１表面に形成され、かつ前記第１信号用表面電極よりも前記第１表面の中央部側に配置された第１電源用表面電極、前記第１表面とは反対側の第１裏面、前記第１表面および前記第１裏面のうちの一方の面から他方の面に向かって貫通する第１信号用貫通電極、前記第１表面および前記第１裏面のうちの一方の面から他方の面に向かって貫通する第１電源用貫通電極、前記第１裏面に形成され、かつ前記第１信号用貫通電極を介して前記第１信号用表面電極と電気的に接続され、かつ前記第１信号用表面電極および前記第１信号用貫通電極と重なる位置に形成された第１信号用裏面電極、および前記第１裏面に形成され、かつ前記第１電源用貫通電極を介して前記第１電源用表面電極と電気的に接続され、かつ前記第１電源用表面電極および前記第１電源用貫通電極と重なる位置に形成された第１電源用裏面電極を有し、前記第１表面が前記配線基板の前記第１面と対向するように前記配線基板の前記第１面に搭載された第１チップと、
    第２表面、前記第２表面に形成され、かつ前記第１信号用裏面電極と電気的に接続された第２信号用表面電極、前記第２表面に形成され、かつ前記第１電源用裏面電極と電気的に接続され、かつ前記第２信号用表面電極よりも前記第２表面の中央部側に配置された第２電源用表面電極、前記第２表面とは反対側の第２裏面、前記第２表面および前記第２裏面のうちの一方の面から他方の面に向かって貫通する第２信号用貫通電極、前記第２表面および前記第２裏面のうちの一方の面から他方の面に向かって貫通する第２電源用貫通電極、前記第２裏面に形成され、かつ前記第２信号用貫通電極を介して前記第２信号用表面電極と電気的に接続された第２信号用裏面電極、前記第２裏面に形成され、かつ前記第２電源用貫通電極を介して前記第２電源用表面電極と電気的に接続され、かつ前記第２電源用表面電極および前記第２電源用貫通電極と重なる位置に形成された第２電源用裏面電極、および前記第２表面または前記第２裏面に形成され、前記第２信号用貫通電極と前記第２信号用表面電極または前記第２信号用裏面電極を電気的に接続する引出配線を有し、前記第２信号用表面電極および第２電源用表面電極が前記第１信号用裏面電極および前記第１電源用裏面電極とそれぞれ重なるように前記第１チップの前記第１裏面上に搭載された第２チップと、
    第３表面、前記第３表面に形成され、かつ前記第２信号用裏面電極と電気的に接続された第３信号用表面電極、前記第３表面に形成され、かつ前記第２電源用裏面電極と電気的に接続された第３電源用表面電極、および前記第３表面とは反対側の第３裏面を有し、前記第３表面が前記第２チップと対向し、かつ、前記第３信号用表面電極および前記第３電源用表面電極が前記第２信号用裏面電極および前記第２電源用裏面電極とそれぞれ重なるように前記第２チップ上に搭載された第３チップと、
    前記配線基板の前記第２面に形成された複数の外部端子と、
    を含み、
    前記第１チップおよび第３チップのそれぞれは、構成要素として半導体素子を含む回路が形成された半導体チップであり、
    前記第２チップは、構成要素として半導体素子を含む回路が形成されていないインタフェースチップであり、
    前記第１チップの前記第１表面は、前記第１電源用表面電極が配置された中央部と、前記第１信号用表面電極が配置され、かつ前記中央部の周囲に位置する周縁部と、を有し、
    前記第３チップの前記第３表面は、前記第３信号用表面電極および前記第３電源用表面電極が配置された中央部と、前記中央部の周囲に位置する周縁部と、を有し、
    前記第３チップは、前記第３チップの前記中央部が前記第１チップの前記中央部と重なるように、前記第２チップ上に搭載されている半導体装置。
  2. 請求項１において、
    前記第２信号用裏面電極および前記第２電源用裏面電極は、前記第３信号用表面電極および前記第３電源用表面電極と、接合材を介してそれぞれ電気的に接続されている半導体装置。
  3. 請求項１において、
    前記第２チップの平面サイズは前記第１チップの平面サイズよりも大きく、
    前記第３チップの平面サイズは、前記第１チップおよび前記第２チップのそれぞれの平面サイズよりも大きい半導体装置。
  4. 請求項３において、
    平面視において、前記第２チップの側面は、前記第１チップの側面と前記第３チップの側面の間に位置している半導体装置。
  5. 請求項１において、
    前記第３チップに形成された前記回路は、主記憶回路であり、
    前記第１チップに形成された前記回路は、前記主記憶回路の駆動を制御する第１制御回路であり、
    平面視において、前記第３信号用表面電極および前記第３電源用表面電極の周囲には、複数のメモリ領域が配置されている半導体装置。
  6. 請求項５において、
    前記第１チップには、さらに、前記第３チップまたは外部機器との間で入出力する信号データに対して演算処理を施す演算処理回路が形成されている半導体装置。
  7. 請求項５または６の何れか１項において、
    前記第３チップには、さらに、前記主記憶回路を駆動するための電源を供給する電源回路が形成されており、
    前記第３電源用表面電極は、前記電源回路と電気的に接続されている半導体装置。
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