JP2007180529A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】従来の半導体装置の製造方法は、薄型の半導体チップが搭載された半導体装置の製造に不向きである。
【解決手段】半導体装置１は、配線体１０、半導体チップ２０、半導体チップ３０、樹脂層４０、無機絶縁膜５０、および貫通電極６０を備えている。配線体１０上には、半導体チップ２０がフェイスダウン実装されている。樹脂層４０は、半導体チップ２０の側面を覆っている。この無機絶縁膜５０は、半導体チップ２０の裏面に接しており、当該裏面を直接に覆っている。また、無機絶縁膜５０は、樹脂層４０上まで延在している。貫通電極６０は、無機絶縁膜５０と半導体チップ２０の半導体基板とを貫通している。半導体チップ３０は、最上層の半導体チップ２０の裏面を覆う無機絶縁膜５０上にフェイスダウン実装されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

従来の半導体装置の製造方法としては、例えば特許文献１に記載されたものがある。これらの文献には、複数の半導体チップが積層されたマルチチップ型の半導体装置を製造する方法が記載されている。

特許文献１に記載の製造方法では、まず、一方の面上に電極ポストが形成されるとともに他方の面上に接続電極が形成されたプリント基板を準備する。次に、そのプリント基板の電極ポストが形成された面上に、半導体チップをフェイスダウンで実装する。続いて、電極ポストおよび半導体チップを樹脂モールドした後、電極ポストが露出するまで樹脂モールド面側を研磨する。

このようにして得られる、半導体チップが実装されたプリント基板を複数用意し、それらを積層することにより、マルチチップ型の半導体装置が製造される。このとき、隣り合うプリント基板間の接続は、一方の電極ポストと他方の接続電極とが接続されることにより行われる。

特許文献２に記載の製造方法では、まず、基板上にコンタクト隆起を形成した後、基板およびコンタクト隆起上に再配線を形成する。次に、基板上に半導体チップをフリップチップ実装する。続いて、コンタクト隆起および半導体チップを樹脂封止する。このとき、再配線が形成されたコンタクト隆起の先端が封止樹脂の表面に露出するようにする。コンタクト隆起の形成から樹脂封止までの工程を繰り返すことにより、マルチチップ型の半導体装置が製造される。

特許文献３に記載の製造方法では、まず、配線基板上に配線パターンを形成した後、その配線パターンに半導体チップの接続端子をフリップチップ接続する。次に、半導体チップの側面および裏面の全体を覆うように、層間絶縁膜を形成する。続いて、層間絶縁膜を貫通して半導体チップの素子形成面まで達するビアホールを形成する。その後、ビアホールを埋めるように金属プラグを形成する。

配線パターンの形成から金属プラグの形成までの工程を繰り返すことにより、マルチチップ型の半導体装置が製造される。ここで、上述の金属プラグを介して、半導体チップの接続端子とその半導体チップの上部の配線パターンとが互いに電気的に接続されている。

特許文献４に記載の製造方法では、まず、スルーホールが形成された半導体基板を準備する。次に、スルーホールの壁面に、絶縁層および接着性金属層を順に積層する。続いて、そのスルーホールを埋めるように金属プラグを形成する。このとき、金属プラグがスルーホールから突出するようにする。

このようにして得られる半導体チップを複数用意し、それらを積層することにより、マルチチップ型の半導体装置が製造される。このとき、隣り合う半導体チップ間の接続は、上述の突出した金属プラグを介して行われる。
特開２００２−３４３９０４号公報 特開２００５−１０９４８６号公報 特開２００４−１８６４２２号公報 特開平４−３５６９５６号公報

しかしながら、特許文献１，２の製造方法では、高速動作に適した半導体装置を得ることが困難である。なぜなら、半導体チップ間を伝わる信号の経路となる配線は、一旦チップの外側に引き出された後に再度チップの内部に引き込まれており、それゆえに、その配線長が長くなってしまうからである。

配線長が長いと信号に遅延が発生するため、この製造方法を高速動作が要求される半導体装置に適用することは困難である。例えば、ＤＤＲ２（Double Data Rate 2）メモリとの接続を考えた場合、２〜３ｍｍ程度の配線長でも問題になり得る。

そのうえ、特許文献１〜４の製造方法は何れも、薄型の半導体チップが搭載された半導体装置の製造に不向きである。その理由は、特許文献１については、半導体チップの裏面が剥き出しになるため、チップを薄くすると、金属汚染の問題が発生する点にある。かかる金属汚染は、半導体装置に悪影響を及ぼしてしまう。

一方、特許文献２〜４については、薄化されたチップを基板に実装する前にハンドリングしなければならない点に、上記理由がある。チップが非常に薄い（例えば５０μｍ未満）場合、わずかな力でもチップが損傷を受けてしまうため、単体のチップをハンドリングするのは極めて困難である。また、シリコンと絶縁層との間の応力のため、チップに自由表面を与えると当該チップが大きく反ってしまうことも、ハンドリングを一層困難にしている。

本発明による半導体装置の製造方法は、配線体を形成する工程と、上記配線体上に、半導体基板を有する第１の半導体チップをフェイスダウン実装する工程と、上記第１の半導体チップの側面を覆うように、上記配線体上に樹脂層を形成する工程と、上記第１の半導体チップおよび上記樹脂層を薄化する工程と、上記第１の半導体チップの裏面上に、当該裏面に接するとともに上記樹脂層上まで延在するように無機絶縁膜を形成する工程と、上記無機絶縁膜および上記半導体基板を貫通するように貫通電極を形成する工程と、上記無機絶縁膜上に、上記貫通電極と電気的に接続されるように第２の半導体チップをフェイスダウン実装する工程と、を含むことを特徴とする。

この製造方法においては、貫通電極により、第１の半導体チップと第２の半導体チップとの間の電気的接続を図っている。これにより、これらのチップ間の電気的接続をチップの外側を経由する配線により行う場合に比して、両チップ間を伝わる信号の経路長を短くすることができる。このため、高速動作に適した半導体装置を得ることができる。

さらに、第１の半導体チップの裏面を直接覆う無機絶縁膜を形成している。この無機絶縁膜により、当該半導体チップのデバイス領域（トランジスタ等の半導体素子が形成される領域）が金属で汚染されることが防止される。このため、半導体チップの裏面が剥き出しになっている場合とは異なり、半導体チップを薄化しても、金属汚染の問題が発生するのを防ぐことができる。

また、配線体上に実装した後に、第１の半導体チップを薄化している。このため、薄化された半導体チップを単体でハンドリングする必要がない。したがって、単体ではハンドリングが困難となる厚みまでチップを薄化することが可能となる。これらの点で、この製造方法は、薄型の半導体チップが搭載された半導体装置の製造に適している。

本発明による半導体装置は、配線体と、上記配線体上にフェイスダウン実装され、半導体基板を有する第１の半導体チップと、上記配線体上に設けられ、上記第１の半導体チップの側面を覆う樹脂層と、上記第１の半導体チップの裏面上に設けられ、当該裏面に接するとともに上記樹脂層上まで延在する無機絶縁膜と、上記第１の半導体チップおよび上記半導体基板を貫通する貫通電極と、上記無機絶縁膜上にフェイスダウン実装され、上記貫通電極と電気的に接続された第２の半導体チップと、を備えることを特徴とする。

この半導体装置においては、貫通電極により、第１の半導体チップと第２の半導体チップとの間の電気的接続を図っている。これにより、これらのチップ間の電気的接続をチップの外側を経由する配線により行う場合に比して、両チップ間を伝わる信号の経路長を短くすることができる。このため、高速動作に適した半導体装置が実現される。

さらに、第１の半導体チップの裏面を直接覆う無機絶縁膜が設けられている。この無機絶縁膜により、当該半導体チップのデバイス領域が金属で汚染されることが防止される。このため、半導体チップの裏面が剥き出しになっている場合とは異なり、半導体チップを薄化しても、金属汚染の問題が発生するのを防ぐことができる。

また、第１の半導体チップは、側面が樹脂層で覆われる一方で、裏面が無機絶縁膜で覆われている。かかる構造であれば、配線体上に実装した後に第１の半導体チップを薄化するという製造手法を好適に適用することができる。このため、この半導体装置の製造においては、薄化された半導体チップを単体でハンドリングする必要がない。したがって、単体ではハンドリングが困難となる厚みまでチップを薄化することが可能となる。これらの点で、この半導体装置は、薄型の半導体チップを搭載するのに適している。

本発明によれば、高速動作および薄型化に適した半導体装置およびその製造方法が実現される。

以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、配線体１０、半導体チップ２０（第１の半導体チップ）、半導体チップ３０（第２の半導体チップ）、樹脂層４０、無機絶縁膜５０、および貫通電極６０を備えている。配線体１０は、絶縁性樹脂１２と、その上に形成された配線１４とを含んでいる。絶縁性樹脂１２に形成された開口中に、導電体が形成されている。この導電体を介して、配線１４と後述する半田バンプ８０とが電気的に接続されている。

配線体１０上には、半導体チップ２０がフェイスダウン実装されている。具体的には、半導体チップ２０は接続端子２２を有しており、この接続端子２２が配線１４にフリップチップ接続されている。

また、配線体１０上には、樹脂層４０も形成されている。この樹脂層４０は、半導体チップ２０の側面を覆っている。樹脂層４０を構成する樹脂は、例えば、エポキシ樹脂またはＢＴ（Bismaleimide-Triazine）樹脂である。半導体チップ２０は、側面の略全体が樹脂層４０で覆われる一方で、その裏面（接続端子２２と反対側の面）が樹脂層４０の表面に露出している。

配線体１０と半導体チップ２０との間の間隙には、アンダーフィル樹脂４２が充填されている。このアンダーフィル樹脂４２は、半導体チップ２０の上面（接続端子２２が形成されている面）を覆っている。なお、アンダーフィル樹脂４２は、半導体チップ２０の上面だけでなく側面をも覆うように設けられていてもよい。その場合、上述の樹脂層４０は、アンダーフィル樹脂４２を介して半導体チップ２０の側面を覆うこととなる。

半導体チップ２０の裏面上には、無機絶縁膜５０が形成されている。この無機絶縁膜５０は、半導体チップ２０の裏面に接しており、当該裏面を直接に覆っている。また、無機絶縁膜５０は、樹脂層４０上まで延在している。本実施形態においては特に、無機絶縁膜５０が樹脂層４０の表面全体に渡って設けられている。さらに、無機絶縁膜５０は、互いに積層された複数の無機絶縁膜から構成されている。本実施形態において無機絶縁膜５０は、ＳｉＮ膜５２と、その上に形成されたＳｉＯ_２膜５４とから構成されている。

また、半導体チップ２０中には、貫通電極６０が形成されている。この貫通電極６０は、無機絶縁膜５０と半導体チップ２０の半導体基板とを貫通している。半導体チップ２０が有する半導体基板は、例えば、シリコン基板である。この半導体基板中には、貫通電極６０を包囲する絶縁リング７０が形成されている。絶縁リング７０の詳細な構成については、後述する。

半導体装置１においては、かかる構成の半導体チップ２０が複数（図１では、具体的に３つ）設けられており、これらは互いに積層されている。そして、これらの半導体チップ２０の中で最上層に位置する半導体チップ２０上に、半導体チップ３０が設けられている。すなわち、半導体チップ３０は、最上層の半導体チップ２０の裏面を覆う無機絶縁膜５０上にフェイスダウン実装されている。具体的には、半導体チップ３０は接続端子３２を有しており、この接続端子３２が無機絶縁膜５０を貫通する貫通電極６０にフリップチップ接続されている。これにより、半導体チップ３０は、貫通電極６０と電気的に接続されている。この半導体チップ３０は、半導体装置１全体の中で最上層に位置するチップである。

さらに、配線体１０の底面（半導体チップ２０と反対側の面）上には、半田バンプ８０（外部電極端子）が形成されている。

図２〜図４を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。概括すると、この製造方法は、下記工程（ａ）〜（ｇ）を含むものである。
（ａ）配線体１０を形成する工程
（ｂ）配線体１０上に、半導体基板を有する半導体チップ２０をフェイスダウン実装する工程
（ｃ）半導体チップ２０の側面を覆うように、配線体１０上に樹脂層４０を形成する工程
（ｄ）半導体チップ２０および樹脂層４０を薄化する工程
（ｅ）半導体チップ２０の裏面上に、当該裏面に接するとともに樹脂層４０上まで延在するように無機絶縁膜５０を形成する工程
（ｆ）無機絶縁膜５０および上記半導体基板を貫通するように貫通電極６０を形成する工程
（ｇ）無機絶縁膜５０上に、貫通電極６０と電気的に接続されるように半導体チップ３０をフェイスダウン実装する工程

以下、この製造方法をより詳細に説明する。まず、シリコン基板等の支持基板９０上に、シードメタル層９２を形成する。その後、めっき法等を用いて配線１４を形成し、配線体１０を得る（図２（ａ））。

次に、配線体１０上に、個片化されたデバイスチップ（半導体チップ２０）をフリップチップ実装する。さらに、これらの接続部、すなわち配線体１０と半導体チップ２０との間の間隙に、アンダーフィル樹脂４２を充填する（図２（ｂ））。このとき、塗布またはポッティング等により樹脂を予め形成しておき、その樹脂をフリップチップ接続と同時に硬化させてもよい。続いて、半導体チップ２０の側面を覆うように、配線体１０上に樹脂層４０を形成する（図２（ｃ））。このとき、半導体チップ２０の側面だけでなく裏面をも覆うように、樹脂層４０を形成してもよい。

その後、半導体チップ２０と樹脂層４０との同時研削を行う。これにより、半導体チップ２０および樹脂層４０が薄化される（図３（ａ））。このとき、半導体チップ２０の裏面に絶縁リング７０が露出するまで研削する。研削後の半導体チップ２０の厚みは、例えば２０μｍ程度である。なお、研削によって半導体チップ２０の裏面に生じた傷を消すために、研削後に、ポリッシュ、ＣＭＰ（化学的機械的研磨）またはドライエッチング等のストレスリリーフ工程を実行してもよい。次に、半導体チップ２０の裏面上に、ＳｉＮ膜５２または、ＳｉＮ膜５２およびＳｉＯ_２膜５４を形成する（図３（ｂ））。

その後、フォトリソグラフィー法等により、貫通電極６０が形成される領域を開口させる。さらに、ドライエッチング等により、無機絶縁膜５０と半導体チップ２０の半導体基板とを貫通する貫通孔６２を形成する（図３（ｃ））。このとき、絶縁リング７０と貫通孔６２との間に半導体基板が残ってもよい。

また、貫通孔６２の側面上に、絶縁膜（以下、側壁絶縁膜と呼ぶ）を形成してもよい。側壁絶縁膜としては、例えば、ＳｉＯ_２の単層膜、またはＳｉＯ_２／ＳｉＮの積層膜を用いることができる。側壁絶縁膜を形成する場合は、貫通孔６２の底面上の膜厚が薄くなるようにし、成膜後に全面をエッチバックすることにより、上記底面上の絶縁膜を完全に除去する。このとき、上記底面上以外の絶縁膜は残るようにする。

次に、貫通孔６２を金属で埋める。この工程は、例えば、次のように実行することができる。すなわち、貫通孔６２の内部および無機絶縁膜５０上にスパッタ法またはＣＶＤ法によりシードメタルを形成し、その後に電解めっきを施し、当該電解めっきによって無機絶縁膜５０上に形成された金属をＣＭＰにより除去する。これにより、貫通電極６０が形成される（図４（ａ））。ここで、シードメタルとしては、例えば、Ｃｕ／Ｔｉの積層膜が挙げられる。その後、無機絶縁膜５０の表面に露出する貫通電極６０上に、無電解めっき法等により、Ａｕ膜、あるいはＡｕ／Ｎｉの積層膜を形成してもよい。それにより、貫通電極６０の半田に対する濡れ性を向上させることができる。

なお、貫通孔６２を金属で埋める工程は、次のように実行してもよい。すなわち、貫通孔６２の内部および無機絶縁膜５０上にスパッタ法によりシードメタルを形成し、貫通孔６２の底面上以外に形成されたシードメタルを除去し、その後に無電解めっきを施す。

このように金属の埋込みそのものを無電解めっきにより実行する場合には、シードメタルを形成した後に、レジスト塗布、斜め露光および現像を順に実行することにより、貫通孔６２の底面上にのみレジストを残す。続いて、無機絶縁膜５０上のシードメタルをウェットエッチする。こうすることにより、シードメタルとしてＣｕ／Ｔｉを用いた場合であれば、貫通孔６２の底面上だけにＣｕ膜を残すことができる。その後は、例えば、Ｃｕ、ＮｉもしくはＰｄ、またはそれらを組み合わせてなる金属膜を無電解めっきにより形成すればよい。

２層目以降の半導体チップ２０についても、以上説明した、チップの実装から貫通電極の形成までの工程を繰り返す（図４（ｂ））。同図は、２層目の半導体チップ２０について、アンダーフィル樹脂４２の充填を終えた直後の様子を示している。

このようにして所定の数（本例では３つ）の半導体チップ２０を実装した後、最上層の半導体チップ２０の裏面を覆う無機絶縁膜５０上に、半導体チップ３０をフリップチップ実装する（図４（ｃ））。

次に、支持基板９０を除去する。この除去は、研削、ＣＭＰまたはエッチング等により行う。これらは、組み合わせて行うことも可能で、支持基板９０を研削した後、残った部分を、ＣＭＰもしくはエッチング、またはその両方を用いて除去することができる。エッチングは、ドライエッチングまたはウェットエッチングのどちらでも用いることができるが、最終除去の工程をドライエッチにすると、エッチング選択比が大きく取れるために、シードメタル層９２を安定的に残すことが可能となる。

さらに、支持基板９０とシードメタル層９２との間に剥離層を介在させておけば、支持基板９０の除去を容易にすることができる。例えば、剥離層として熱分解する材料を用いれば、支持基板９０を除去する工程において、熱分解温度以上に熱することにより、シードメタル層９２と支持基板９０とを剥離することができる。このときの加熱は、レーザー等で局所的に加熱する方法が望ましい。レーザーの波長は、支持基板９０を透過し、剥離層を透過しない波長に設定することにより、剥離層のみを局所的に加熱することができる。

これとは別に、支持基板９０と剥離層との界面、または剥離層とシードメタル層９２との界面の接着強度が弱くなるような材料を予め選択しておき、支持基板９０を除去する工程において、機械的な力を加えて支持基板９０を剥離してもよい。また、剥離層として、特定の溶液に溶ける材料、あるいは溶液の浸透によってシードメタル層９２または支持基板９０との密着が極端に低下するような材料を選択することによって、剥離層の側面から溶液を浸透させ、支持基板９０を剥離することも可能である。

その後、配線体の底面、すなわち支持基板９０が設けられていた側の面上に、半田バンプ８０を形成する。以上により、マルチチップ型の半導体装置１（図１参照）が得られる。

ここで、図５を参照しつつ、デバイスウエハ（個片化される前の半導体チップ２０を含むウエハ）の処理工程、すなわち半導体チップ２０を形成する工程の一例について説明する。まず、デバイスウェハの半導体基板１００中に、絶縁リング７０を形成する（図５（ａ））。この半導体基板１００は、ダイシング後に、半導体チップ２０の半導体基板となるものである。絶縁リング７０は、貫通電極６０が形成される領域を包囲するように形成される。

次に、半導体基板１００に、ＳＴＩ等の素子分離領域、およびトランジスタ等の半導体素子を形成する（何れも図示せず）。さらに、半導体基板１００上に、配線層１１０を形成する。配線層１１０は、コンタクトプラグ１１２および配線１１４を含む。コンタクトプラグ１１２は、半導体基板１００の表面のうち絶縁リング７０で囲まれた領域に当接している。これにより、このコンタクトプラグ１１２は、後の工程で貫通電極６０と接続されることとなる。配線１１４は、複数の層に設けられている。同層に設けられた配線間、および相異なる層に設けられた配線間は、絶縁層で分離されている。その後、配線層１１０上に、半田バンプ（接続端子２２）を形成する（図５（ｂ））。この半田バンプは、ＵＢＭ（Under Bump Metal）１１６を介して配線１１４に接続される。

続いて、必要に応じて、研削等により半導体基板１００を薄化する。その後、このデバイスウエハを個片化することにより、半導体チップ２０が得られる（図５（ｃ））。なお、上述した図１等においては、半導体チップ２０の配線層を図示していない。

図６および図７を参照しつつ、上述のようにして形成される絶縁リング７０の構成の一例を説明する。図６（ａ）は、半導体チップ２０の一部を示す断面図である。また、図６（ｂ）は、半導体チップ２０に形成された絶縁リング７０を示す平面図である。これらの図に示すように、本例において絶縁リング７０は、導電膜７２と、その周囲に設けられた絶縁膜７４とから構成されている。絶縁膜７４は、例えば、ＳｉＯ_２／ＳｉＮ／ＳｉＯ_２の積層膜である。絶縁リング７０は、絶縁膜７４のみから構成されてもよい。導電膜７２を追加することにより、絶縁リングの埋込を行い易くできる。

導電膜７２の材料としては、例えば、ポリシリコン、タングステンまたは銅が挙げられる。絶縁リング７０の形成後にトランジスタ等の半導体素子を形成する場合には、これらのうちポリシリコンを選択することが好ましい。それにより、半導体素子の形成工程における熱処理を好適に行うことができる。また、導電膜７２が金属汚染の原因となるのを防ぐこともできる。

かかる構成の絶縁リング７０は、次のように形成することができる。まず、ドライエッチング等により半導体基板１００にトレンチを形成する。続いて、トレンチを絶縁膜７４および導電膜７２で埋め込む。このとき、ＳｉＯ_２（熱酸化膜）、ＳｉＮ、ＳｉＯ_２、および導電膜７２の順に形成する。その後、ＣＭＰにより、半導体基板１００の表面上に残った導電膜７２および絶縁膜７４を除去する。

図７（ａ）は、貫通電極６０が形成された後の半導体チップ２０の一部を示す断面図である。また、図７（ｂ）は、貫通電極６０が形成された後の絶縁リング７０を示す平面図である。これらの図に示すように、本例において絶縁リング７０は、貫通電極６０と所定の間隔を置いて、当該貫通電極６０を包囲している。したがって、貫通電極６０と絶縁リング７０との間に半導体基板１００が介在している。

本実施形態の効果を説明する。本実施形態においては、貫通電極６０により、半導体チップ２０と半導体チップ３０との間の電気的接続を図っている。これにより、これらのチップ間の電気的接続をチップの外側を経由する配線により行う場合に比して、両チップ間を伝わる信号の経路長を短くすることができる。このため、高速動作に適した半導体装置１を得ることができる。

さらに、半導体チップ２０の裏面を直接覆う無機絶縁膜５０を形成している。この無機絶縁膜５０により、半導体チップ２０のデバイス領域が金属で汚染されることが防止される。このため、半導体チップの裏面が剥き出しになっている場合とは異なり、半導体チップを薄化しても、金属汚染の問題が発生するのを防ぐことができる。

また、半導体チップ２０は、側面が樹脂層４０で覆われる一方で、裏面が無機絶縁膜５０で覆われている。かかる構造であれば、配線体１０上に実装した後に半導体チップ２０を薄化するという製造手法を好適に適用することができる。実際、本実施形態に係る製造方法においては、配線体１０上に実装した後に半導体チップ２０を薄化している。このため、薄化された半導体チップ２０を単体でハンドリングする必要がない。したがって、単体ではハンドリングが困難となる厚みまでチップを薄化することが可能となる。すなわち、研削ばらつきが許せる範囲で、チップを極限まで薄くすることが可能である。

これらの点で、本実施形態に係る製造方法は、薄型の半導体チップが搭載された半導体装置の製造に適している。また、半導体装置１は、薄型の半導体チップを搭載するのに適している。このように、本実施形態においては、高速動作および薄型化に適した半導体装置１およびその製造方法が実現されている。

ところで、特許文献１においては、上述のとおり、貫通電極を用いることなく、プリント基板上に形成された電極ポストを用いて、半導体チップ間の電気的接続を図っている。この場合、半導体チップを研削して薄化する際に、電極ポストも研削されてしまうため、電極ポストを構成する金属による金属汚染が発生するという問題がある。

この点、本実施形態によれば、かかる問題を回避することができる。特に貫通電極６０の形成を半導体チップ２０の薄化後に実行することにより、貫通電極６０を構成する金属による金属汚染が発生するのも防止している。

また、特許文献４においては、デバイスウエハに対して、貫通電極の形成を実行している。現在の半導体業界において貫通電極の加工は一般的ではないため、かかる加工のために新規にラインを用意するのが普通である。それゆえ、複数のウエハサイズに対応するためには、それぞれのサイズ毎に製造設備を揃えなければならないという問題がある。

この点、本実施形態によれば、個片化された半導体チップ２０に対して貫通電極６０を形成しているため、デバイスウエハのサイズに関わらず、同一の製造設備で貫通電極６０の形成に対処することができる。

さらに、本実施形態においては、積層される半導体チップ毎にプロセスが完結している。このため、サイズが相異なる複数の半導体チップを積層することが可能である。

また、無機絶縁膜５０が樹脂層４０上まで延在するように設けられている。これにより、リソグラフィ工程やめっき工程等において、樹脂が膨潤するのを防ぐことができる。例えば、エポキシ樹脂は、アセトン、イソプロピルアルコール、酢酸エチル、酢酸ブチルおよびメチルエチルケトン等の薬液に対する耐性が低く、これらの薬液を吸収して膨潤することがある。半導体チップ２０の近傍で樹脂が膨潤すると、そこから剥離が発生し易くなってしまう。

半導体チップ２０には、貫通電極６０を包囲する絶縁リング７０が設けられている。これにより、貫通電極６０を構成する金属がデバイス領域に拡散するのを防ぐことができる。よって、金属汚染の問題が一層発生しにくい半導体装置１が実現されている。また、この絶縁リング７０は、貫通電極６０を形成する際のアライメントマークとしても機能する。これにより、貫通電極６０の位置合わせが容易となる。なお、絶縁リング７０とは別に、アライメントマークを形成してもよい。

さらに、絶縁リング７０は、半導体基板１００と貫通電極６０との間の絶縁信頼性を向上させるとともに、貫通電極６０の容量を低減している。

特に本実施形態においては、絶縁リング７０が所定の間隔を置いて貫通電極６０を包囲している。このように絶縁リング７０の内径を貫通電極６０の径よりも大きく設計しておくことにより、貫通電極６０を形成する際の位置合わせ精度に余裕が生じる。ただし、絶縁リング７０は、貫通電極６０に接するように設けられていてもよい。

絶縁リング７０は、導電膜７２とその周囲に設けられた絶縁膜７４とから構成されている。このように、絶縁膜７４だけでなく導電膜７２をも形成することにより、絶縁リング７０を形成する際にトレンチの埋込みが容易となる。ただし、絶縁リング７０は、絶縁膜のみで構成されていてもよい。また、絶縁リング７０を形成すること自体、必須ではない。特に、デバイスが金属汚染に対して敏感でない場合や、許容容量が大きい場合には、絶縁リング７０を設ける必要がない。絶縁リング７０を設けない場合には、貫通孔６２の形成後に、側壁絶縁膜を形成する工程が必須となる。

配線体１０を形成する工程においては支持基板９０上に配線体１０が形成され、半導体チップ３０を実装する工程よりも後に支持基板９０が除去されている。これにより、半導体チップ３０を実装するまでの工程をウエハ（すなわち、支持基板９０）上で実行することができる。このため、既存の製造設備を有効に活用することができる。

配線体１０の底面上に半田バンプ８０が設けられている。これにより、ＢＧＡパッケージとして半導体装置１を得ることができる。また、この半田バンプ８０は、支持基板９０の除去後に形成されている。これにより、配線体１０の底面に直接に半田バンプ８０を形成することが可能である。このため、シリコン基板等を介して半田バンプ８０が形成されている場合とは異なり、寄生容量の発生を抑えることができる。

貫通孔６２を金属で埋める工程において、貫通孔６２の内部および無機絶縁膜５０上にスパッタ法またはＣＶＤ法によりシードメタルを形成し、その後に電解めっきを施し、当該電解めっきによって無機絶縁膜５０上に形成された金属をＣＭＰにより除去した場合、Ｃｕ配線と同じプロセス（ダマシンプロセス）を適用することができる。

一方、貫通孔６２を金属で埋める工程において、貫通孔６２の内部および無機絶縁膜５０上にスパッタ法によりシードメタルを形成し、貫通孔６２の底面上以外に形成されたシードメタルを除去し、その後に無電解めっきを施した場合、ボイド等を発生させずに貫通孔６２を埋め込むことができる。なぜなら、貫通孔６２の底部からめっき成長するためである。また、金属を除去するためのＣＭＰ等の工程を省略することもできる。

図１３〜図１５を参照しつつ、本発明による半導体装置およびその製造方法の他の実施形態を説明する。概括すると、本実施形態に係る製造方法は、上記工程（ａ）〜（ｆ）を含むものである。

以下、この製造方法をより詳細に説明する。まず、支持基板９０上に、配線１４を形成し、配線体１０を得る（図１３（ａ））。このとき、支持基板９０としては、シリコン基板、ガラス基板、Ｃｕ基板等を用いることができる。さらに本実施形態では、半導体素子が形成されたシリコンウェハ（デバイスウェハ）を用いても良い。本実施形態では、支持基板９０は半導体パッケージの最終構造として残るので、デバイスウェハを支持基板９０として用いれば、半導体チップ１枚当たりの組立工程数を減らすことができる。また、配線体１０として、半導体チップ２０の電極位置に対応したパッド電極を形成するだけでもよい。

次に、配線体１０上に、個片化されたデバイスチップ（半導体チップ２０）をフリップチップ実装する。さらに、これらの接続部、すなわち配線体１０と半導体チップ２０との間の間隙に、アンダーフィル樹脂４２を充填する（図１３（ｂ））。このとき、塗布またはポッティング等により樹脂を予め形成しておき、その樹脂をフリップチップ接続と同時に硬化させてもよい。続いて、半導体チップ２０の側面を覆うように、配線体１０上に樹脂層４０を形成する（図１３（ｃ））。このとき、半導体チップ２０の側面だけでなく裏面をも覆うように、樹脂層４０を形成してもよい。樹脂層４０の形成方法としては、塗布、ラミネート、印刷、モールド等の工法がある。

その後、半導体チップ２０と樹脂層４０との同時研削を行う。これにより、半導体チップ２０および樹脂層４０が薄化される（図１４（ａ））。このとき、半導体チップ２０の裏面に絶縁リング７０が露出するまで研削する。研削後の半導体チップ２０の厚みは、例えば２０〜３０μｍ程度である。なお、研削によって半導体チップ２０の裏面に生じた傷を消すために、研削後に、ポリッシュ、ＣＭＰ（化学的機械的研磨）またはドライエッチング等のストレスリリーフ工程を実行してもよい。また、半導体チップ２０を予め充分に薄くしておくことにより、研削工程を省略してＣＭＰのみでも同様のことが実現できる。

次に、半導体チップ２０の裏面上に、無機絶縁膜５０として、ＳｉＮ膜または、ＳｉＮ膜およびＳｉＯ_２膜を形成する（図１４（ｂ））。その後、フォトリソグラフィー法等により、貫通電極６０が形成される領域を開口させる。さらに、ドライエッチング等により、無機絶縁膜５０と半導体チップ２０の半導体基板とを貫通する貫通孔６２を形成する（図１４（ｃ））。貫通孔６２の側面上に、上述の側壁絶縁膜を形成してもよい。

次に、貫通孔６２を金属で埋める。この工程は、例えば、次のように実行することができる。貫通孔６２の内部および無機絶縁膜５０上にスパッタ法によりシードメタルを形成し、貫通孔６２の底面上以外に形成されたシードメタルを除去し、その後に無電解めっきを施す。

このように金属の埋込みそのものを無電解めっきにより実行する場合には、シードメタルを形成した後に、レジスト塗布、斜め露光および現像を順に実行することにより、貫通孔６２の底面上にのみレジストを残す。続いて、無機絶縁膜５０上のシードメタルをウェットエッチする。こうすることにより、シードメタルとしてＣｕ／Ｔｉを用いた場合であれば、貫通孔６２の底面上だけにＣｕ膜を残すことができる。その後は、例えば、Ｃｕ、ＮｉもしくはＰｄ、またはそれらを組み合わせてなる金属膜を無電解めっきにより形成すればよい。あるいは、貫通孔６２形成時に、シリコン半導体チップのシリコンのみならず、配線層間膜までエッチングし、半導体チップの配線層を露出させ、その後無電解めっきを行うことにより、貫通孔の埋め込みを行うこともできる。半導体チップの配線材料としては、Ａｌ、Ｃｕ、Ｗ等があり、その何れの配線材料についても、無電解めっきを施すことが可能である。無電解めっきの材料としては、ＮｉやＣｕ、Ａｕを用いることができる。

以上説明した、チップの実装から貫通電極の形成までの工程を繰り返すことにより、必要に応じて積層数を増やすことができる。このようにして所定の数（本例では１つ）の半導体チップ２０を実装した後、最上層の半導体チップ２０の裏面にＣｕ／Ｔｉシードスパッタを行い、レジストを用いたパターニング、Ｃｕめっき、レジスト剥離、シードエッチを行うことにより、Ｃｕポスト６４を形成する。さらに、樹脂６６を形成し、研削もしくはＣＭＰを行うことによりＣｕポスト６４の上面を露出させる（図１５（ａ））。

このようにしてできたＣｕポスト６４に接続されるＣｕ配線６８を形成し、ソルダーレジスト８２の形成、半田ボール８４の搭載、個片化を行うことにより、最終的なパッケージを得る（図１５（ｂ））。本実施形態によれば、パッケージの上部に端子（半田ボール８４）を出すことで工程数減が可能である。また、貫通電極６０との組み合わせにより、配線長が低減され、それによる高速化が期待できる。さらに、デバイスウェハを支持基板９０として用いた場合、組立における工程数を削減することができる。また、最上層の半導体チップ２０の裏面にＣｕポスト６４を形成することにより、微細ピッチでの配線接続を実現できる。レーザでビアホールを形成して金属で埋める通常のビルドアップ工法では、ビアのピッチは１００μｍ程度が限界であるのに対し、Ｃｕポストを用いる方法では２０μｍピッチ程度の接続を実現することが可能である。

なお、本実施形態においては、Ｃｕポスト６４およびＣｕ配線６８の形成後に、半導体チップ３０の搭載、樹脂７６の形成、レーザを用いたビア７７の形成、Ｃｕ配線７８の形成、ソルダーレジスト８２の形成、半田ボール８４の搭載、個片化の手順により組立を行っても良い（図１６）。この場合、貫通電極のない半導体チップ３０を積層構造の中に入れられるため、低コストになる。また、最上面で再配線するため、半田ボール８４の位置を自由に決めることができる。

また、Ｃｕポスト６４およびＣｕ配線６８の形成後に、Ｃｕポスト７５の形成、半導体チップ３０の搭載、樹脂７６の形成、研削、半田ボール８４の搭載、個片化の手順により組立を行っても良い（図１７）。この場合、Ｃｕポスト７５を設けたことにより、外部端子の形成のための工程数を減らすことができる。また、外部端子形成には、Wafer-level CSPの工程をそのまま使えるため、既存インフラが使用可能となる。

また、Ｃｕポスト６４およびＣｕ配線６８の形成後に、半導体チップ３０の搭載、樹脂７６の形成、個片化、接着層９４への搭載、樹脂９６による封止、ビルドアップ層（ビア９７およびＣｕ配線９８）の形成、ソルダーレジスト８２の形成、半田ボール８４の搭載、個片化の手順により組立を行っても良い（図１８）。この場合、外部端子をファンアウトさせることにより、大パッケージに対応可能となる。微細パターンが必要でコストがかかる貫通電極プロセスを含む小パッケージと、より緩いパターンで構成される低コストのビルドアップ配線のみの大パッケージの組み合わせにより、全体としての低コスト化が実現可能となる。

図１９および図２０を参照しつつ、本発明による半導体装置およびその製造方法の他の実施形態を説明する。概括すると、本実施形態に係る製造方法は、上記工程（ａ）〜（ｆ）に加えて、下記工程（ｇ）〜（ｉ）を含むものである。
（ｇ）無機絶縁膜５０上に、貫通電極６０と電気的に接続されるようにシリコンインターポーザ１３０を実装する工程
（ｈ）シリコンインターポーザ１３０上に、無機絶縁膜１３４を形成する工程
（ｉ）無機絶縁膜１３４とシリコンインターポーザ１３０のシリコン基板とを貫通するように貫通電極１３６を形成する工程

以下、この製造方法をより詳細に説明する。まず、支持基板９０上に、配線１４を形成し、配線体１０を得る。次に、配線体１０上に、個片化されたデバイスチップ（半導体チップ２０）をフリップチップ実装する。さらに、これらの接続部、すなわち配線体１０と半導体チップ２０との間の間隙に、アンダーフィル樹脂４２を充填する。続いて、半導体チップ２０の側面を覆うように、配線体１０上に樹脂層４０を形成する（図１９（ａ））。

その後、半導体チップ２０と樹脂層４０との同時研削を行う。これにより、半導体チップ２０および樹脂層４０が薄化される。このとき、半導体チップ２０の裏面に絶縁リング７０が露出するまで研削する。次に、半導体チップ２０の裏面上に、無機絶縁膜５０として、ＳｉＮ膜または、ＳｉＮ膜およびＳｉＯ_２膜を形成する。その後、フォトリソグラフィー法等により、貫通電極６０が形成される領域を開口させる。さらに、ドライエッチング等により、無機絶縁膜５０と半導体チップ２０の半導体基板とを貫通する貫通孔６２を形成する。

次に、貫通孔６２を金属で埋める。本実施形態においては、金属の埋込みを無電解めっきにより実行する。その際、金属を半導体チップ２０の裏面から突出させることにより、貫通電極６０と同時に電極パッド６１を形成する（図１９（ｂ））。このとき、無電解Ａｕめっき仕上げにしておくと、電極パッド６１の酸化を防ぐことができ、その後のコンタクト形成やチップ接続で良好な電気接続を得ることができる。

以上説明した、チップの実装から貫通電極の形成までの工程を繰り返すことにより、必要に応じて積層数を増やすことができる。このようにして所定の数（本例では１つ）の半導体チップ２０を実装した後、最上層の半導体チップ２０の上に、能動素子が搭載されていないシリコンインターポーザ１３０を搭載する。ここで、シリコンインターポーザとは、シリコン基板上に配線のみを形成したもの、あるいはそれに容量素子または抵抗素子等の受動素子を組み込んだものをいう。その後、無機絶縁膜５０とシリコンインターポーザ１３０との間隙に、アンダーフィル樹脂４２を充填する。続いて、シリコンインターポーザ１３０の側面を覆うように、無機絶縁膜５０上に樹脂層１３２を形成する。その後、シリコンインターポーザ１３０と樹脂層１３２との同時研削を行う。この研削は、半導体チップ２０と樹脂層４０との同時研削と同様にして実行することができる。

次に、シリコンインターポーザ１３０上に、無機絶縁膜１３４として、ＳｉＮ膜または、ＳｉＮ膜およびＳｉＯ_２膜を形成する。無機絶縁膜１３４は、シリコンインターポーザ１３０に接するとともに樹脂層１３２上まで延在するように形成される。続いて、無機絶縁膜１３４とシリコンインターポーザ１３０のシリコン基板とを貫通するように、貫通電極１３６および電極パッド１３８を形成する（図１９（ｃ））。この貫通電極１３６は、シリコンインターポーザ１３０の底面に形成された配線（図示せず）を通じて、当該貫通電極１３６の下部に位置しない電極パッド６１と電気的に接続される。貫通電極１３６および電極パッド１３８は、貫通電極６０および電極パッド６１と同様の手法で形成することができる。

次に、半導体チップ３０を搭載し、樹脂７６を形成する（図２０（ａ））。その後、レーザを用いたビア７７の形成、Ｃｕ配線７８の形成、ソルダーレジスト８２の形成、半田ボール８４の搭載、個片化の手順により組立を行う（図２０（ｂ））。本実施形態では、シリコンインターポーザ１３０によりファンアウトさせるため、非常に微細なピッチの接続を拡大させることが可能である。また、チップ間の再配線が必要な場合、Ｓｉプロセスの微細配線を用いることができるので、１層あたりの配線性能は非常に高くなる。

なお、本実施形態においては、貫通電極１３６および電極パッド１３８の形成後、半導体チップ３０を搭載せずに、樹脂７６の形成、ビア７７の形成、Ｃｕ配線７８の形成、ソルダーレジスト８２の形成、半田ボール８４の搭載、個片化を行っても良い（図２１）。この場合、シリコンインターポーザ１３０をピッチ拡大のみに使用している。これにより、狭ピッチ多ピンの貫通電極６０の接続を半田ボール８４のピッチまで拡大することが極めて容易になる。Ｓｉプロセスの配線を使えるためである。

また、シリコンインターポーザ１３０を複数の半導体チップ２０の上部を一括して覆うように搭載してもよい（図２２）。この場合、非常に多数の積層チップの接続を、最上段のチップに集めることができる。同時に、半田ボール８４へのピッチ拡大をシリコンインターポーザ１３０が担っている。これにより、例えば非常に大容量のメモリを高速にアクセスできるＳｉＰ（System in Package）が実現できる。

本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、半導体チップ２０をフェイスダウン実装する工程においては、同一の層中に複数の半導体チップ２０を実装してもよい。図８に示す半導体装置２においては、下から２層目に、複数（本例では２つ）の半導体チップ２０が設けられている。同様に、半導体チップ３０を実装する工程においては、同一の層中に複数の半導体チップ３０を実装してもよい。その場合、同一の層中に複数の半導体チップ３０が設けられた半導体装置が得られる。

また、半導体チップ２０をフェイスダウン実装する工程は、半導体チップ２０と同一の層中に、ダミーチップを配置する工程を含んでいてもよい。半導体チップ３０をフェイスダウン実装する工程は、半導体チップ３０と同一の層中に、ダミーチップを配置する工程を含んでいてもよい。ここで、ダミーチップとは、半導体素子が形成されていないチップである。図９（ａ）に示す半導体装置３においては、半導体チップ２０が設けられた層および半導体チップ３０が設けられた層の双方に、ダミーチップ１２０が設けられている。図９（ｂ）は、半導体装置３における半導体チップ２０（または半導体チップ３０）とダミーチップ１２０との位置関係を示す平面図である。ただし、半導体チップ２０が設けられた層と半導体チップ３０が設けられた層とのうち何れか一方にのみ、ダミーチップ１２０を設けてもよい。また、半導体チップ２０が設けられた複数の層のうち一部の層にのみ、ダミーチップ１２０を設けてもよい。また、ダミーチップ１２０に容量素子が設けられており、当該ダミーチップ１２０が半導体チップ２０または半導体チップ３０と電気的に接続されていてもよい。

このようにチップが設けられていない領域にダミーチップを配置することにより、半導体装置の反りを小さく抑えることができる。それにより、機械的強度に優れた半導体装置が得られる。さらに、ダミーチップに容量素子を形成しておいて、配線層で接続することにより、デカップリング容量として利用することもできる。これにより、電源電圧のゆらぎを抑えることができ、高速動作やノイズに強いデバイス動作が可能となる。

さらに、ダミーチップを配置する工程においては、半導体装置の側面から離間するようにダミーチップを配置してもよい。図１０（ａ）に示す半導体装置４においては、ダミーチップ１２０が半導体装置４の側面から離間している。図１０（ｂ）は、半導体装置４における半導体チップ２０（または半導体チップ３０）とダミーチップ１２０との位置関係を示す平面図である。

このようにダミーチップがパッケージの切断面にオーバーラップしない構造とすることにより、パッケージダイシング工程においてダミーチップを切断する必要がなくなる。これにより、クラックまたは剥離等の問題が発生するのを抑えることができる。

上記実施形態においては、無機絶縁膜５０が樹脂層４０の表面全体に渡って設けられた例を示したが、無機絶縁膜５０は、図１１に示すように、半導体チップ２０から所定の距離まで延在するように、樹脂層４０の一部上にのみ設けられていてもよい。この場合、パッケージダイシング工程において切断するのは有機絶縁膜のみとなり、無機絶縁膜を切断する必要がなくなる。これにより、クラックまたは剥離等の問題が発生するのを抑えることができる。

上記実施形態においては、積層されるチップのサイズが全て等しい場合の例を示したが、これらのチップサイズは相異なっていてもよい。

上記実施形態においては、１つの貫通電極６０に対して１つの絶縁リング７０が設けられた例を示したが、図１２に示すように、１つの貫通電極６０に対して複数の絶縁リング７０が設けられていてもよい。同図においては、同心円をなす複数（本例では２つ）の絶縁リング７０が１つの貫通電極６０を包囲している。同図は、図７（ｂ）と同様の平面図である。

本発明による半導体装置の一実施形態を示す断面図である。 （ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。 （ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。 （ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。 （ａ）〜（ｃ）は、第１の半導体チップを形成する工程の一例を示す工程図である。 （ａ）および（ｂ）は、絶縁リングの構成の一例を説明するための図である。 （ａ）および（ｂ）は、絶縁リングの構成の一例を説明するための図である。 実施形態に係る半導体装置の変形例を示す断面図である。 （ａ）および（ｂ）は、実施形態に係る半導体装置の変形例を説明するための図である。 （ａ）および（ｂ）は、実施形態に係る半導体装置の変形例を説明するための図である。 実施形態に係る半導体装置の変形例を示す断面図である。 絶縁リングの構成の変形例を示す平面図である。 （ａ）〜（ｃ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。 （ａ）〜（ｃ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。 （ａ）および（ｂ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。 実施形態に係る半導体装置の変形例を示す断面図である。 実施形態に係る半導体装置の変形例を示す断面図である。 実施形態に係る半導体装置の変形例を示す断面図である。 （ａ）〜（ｃ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。 （ａ）および（ｂ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。 実施形態に係る半導体装置の変形例を示す断面図である。 実施形態に係る半導体装置の変形例を示す断面図である。

符号の説明

１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
１０ 配線体
１２ 絶縁性樹脂
１４ 配線
２０ 半導体チップ
２２ 接続端子
３０ 半導体チップ
３２ 接続端子
４０ 樹脂層
４２ アンダーフィル樹脂
５０ 無機絶縁膜
５２ ＳｉＮ膜
５４ ＳｉＯ_２膜
６０ 貫通電極
６１ 電極パッド
６２ 貫通孔
６４ Ｃｕポスト
６６ 樹脂
６８ Ｃｕ配線
７０ 絶縁リング
７２ 導電膜
７４ 絶縁膜
７５ Ｃｕポスト
７６ 樹脂
７７ ビア
７８ Ｃｕ配線
８０ 半田バンプ
８２ ソルダーレジスト
８４ 半田ボール
９０ 支持基板
９２ シードメタル層
９４ 接着層
９６ 樹脂
９７ ビア
９８ Ｃｕ配線
１００ 半導体基板
１１０ 配線層
１１２ コンタクトプラグ
１１４ 配線
１２０ ダミーチップ
１３０ シリコンインターポーザ
１３２ 樹脂層
１３４ 無機絶縁膜
１３６ 貫通電極
１３８ 電極パッド

Claims (40)

1. 配線体を形成する工程と、
   前記配線体上に、半導体基板を有する第１の半導体チップをフェイスダウン実装する工程と、
   前記第１の半導体チップの側面を覆うように、前記配線体上に樹脂層を形成する工程と、
   前記第１の半導体チップおよび前記樹脂層を薄化する工程と、
   前記第１の半導体チップの裏面上に、当該裏面に接するとともに前記樹脂層上まで延在するように無機絶縁膜を形成する工程と、
   前記無機絶縁膜および前記半導体基板を貫通するように貫通電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記無機絶縁膜上に、前記貫通電極と電気的に接続されるように第２の半導体チップをフェイスダウン実装する工程を含む半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法において、
   前記第２の半導体チップをフェイスダウン実装する工程においては、同一の層中に複数の前記第２の半導体チップを実装する半導体装置の製造方法。
4. 請求項２または３に記載の半導体装置の製造方法において、
   前記第２の半導体チップをフェイスダウン実装する工程は、当該第２の半導体チップと同一の層中に、半導体素子が形成されていないチップであるダミーチップを配置する工程を含む半導体装置の製造方法。
5. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
   前記第１の半導体チップをフェイスダウン実装する工程よりも前に、前記半導体基板中に、前記貫通電極が形成される領域を包囲する絶縁リングを形成する工程を含む半導体装置の製造方法。
6. 請求項１乃至５いずれかに記載の半導体装置の製造方法において、
   前記第１の半導体チップをフェイスダウン実装する工程においては、同一の層中に複数の前記第１の半導体チップを実装する半導体装置の製造方法。
7. 請求項１乃至６いずれかに記載の半導体装置の製造方法において、
   前記第１の半導体チップをフェイスダウン実装する工程は、当該第１の半導体チップと同一の層中に、半導体素子が形成されていないチップであるダミーチップを配置する工程を含む半導体装置の製造方法。
8. 請求項４または７に記載の半導体装置の製造方法において、
   前記ダミーチップを配置する工程においては、当該半導体装置の側面から離間するように前記ダミーチップを配置する半導体装置の製造方法。
9. 請求項１乃至８いずれかに記載の半導体装置の製造方法において、
   前記配線体を形成する工程においては、支持基板上に前記配線体を形成し、
   前記貫通電極を形成する工程よりも後に、前記支持基板を除去する工程を含む半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記支持基板を除去する工程よりも後に、前記配線体の前記支持基板が設けられていた側の面上に外部電極端子を形成する工程を含む半導体装置の製造方法。
11. 請求項１乃至８いずれかに記載の半導体装置の製造方法において、
    前記配線体を形成する工程においては、支持基板上に前記配線体を形成し、
    前記貫通電極を形成する工程よりも後に、前記第１の半導体チップの、前記支持基板と反対側に外部電極端子を形成する工程を含む半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法において、
    前記支持基板は、デバイスウェハである半導体装置の製造方法。
13. 請求項１１または１２に記載の半導体装置の製造方法において、
    前記無機絶縁膜上に、前記貫通電極と電気的に接続されるように第２の半導体チップをフェイスダウン実装する工程と、
    前記無機絶縁膜上に、前記第２の半導体チップを覆うように樹脂を形成する工程と、
    前記樹脂中にビアを形成する工程と、を含み、
    前記外部電極端子を形成する工程は、前記ビアを形成する工程よりも後に実行され、
    前記外部電極端子は、前記ビアを通じて前記貫通電極と電気的に接続される半導体装置の製造方法。
14. 請求項１１または１２に記載の半導体装置の製造方法において、
    前記無機絶縁膜上に、導体ポストを形成する工程と、
    前記無機絶縁膜上に、前記貫通電極と電気的に接続されるように第２の半導体チップをフェイスダウン実装する工程と、
    前記無機絶縁膜上に、前記導体ポストおよび前記第２の半導体チップを覆うように樹脂を形成する工程と、
    前記導体ポストが露出するまで前記樹脂を研削する工程と、を含み、
    前記外部電極端子を形成する工程は、前記樹脂を研削する工程よりも後に実行され、
    前記外部電極端子は、前記導体ポストを通じて前記貫通電極と電気的に接続される半導体装置の製造方法。
15. 請求項１１または１２に記載の半導体装置の製造方法において、
    前記無機絶縁膜上に、前記貫通電極と電気的に接続されるように第２の半導体チップをフェイスダウン実装する工程と、
    前記無機絶縁膜上に、前記第２の半導体チップを覆うように樹脂を形成する工程と、
    前記樹脂上に、当該樹脂よりも大きな面積を有する接着層を接着する工程と、
    前記接着層および前記樹脂中に、ビアを形成する工程と、を含み、
    前記外部電極端子を形成する工程は、前記ビアを形成する工程よりも後に実行され、
    前記外部電極端子は、前記ビアを通じて前記貫通電極と電気的に接続される半導体装置の製造方法。
16. 請求項１１または１２に記載の半導体装置の製造方法において、
    前記無機絶縁膜上に、前記貫通電極と電気的に接続されるように、シリコン基板を有するシリコンインターポーザを実装する工程と、
    前記シリコンインターポーザ上に、第２の無機絶縁膜を形成する工程と、
    前記第２の無機絶縁膜および前記シリコン基板を貫通するように第２の貫通電極を形成する工程と、を含み、
    前記外部電極端子を形成する工程は、前記第２の貫通電極を形成する工程よりも後に実行され、
    前記外部電極端子は、前記第２の貫通電極を通じて前記第１の半導体チップの前記貫通電極と電気的に接続される半導体装置の製造方法。
17. 請求項１６に記載の半導体装置の製造方法において、
    前記第２の無機絶縁膜上に、前記第２の貫通電極と電気的に接続されるように第２の半導体チップをフェイスダウン実装する工程と、
    前記第２の無機絶縁膜上に、前記第２の半導体チップを覆うように樹脂を形成する工程と、
    前記樹脂中にビアを形成する工程と、を含み、
    前記外部電極端子を形成する工程は、前記ビアを形成する工程よりも後に実行され、
    前記外部電極端子は、前記第２の貫通電極および前記ビアを通じて、前記第１の半導体チップの前記貫通電極と電気的に接続される半導体装置の製造方法。
18. 請求項１６に記載の半導体装置の製造方法において、
    前記第２の無機絶縁膜上に、半導体チップを実装せずに樹脂を形成する工程と、
    前記樹脂中にビアを形成する工程と、を含み、
    前記外部電極端子を形成する工程は、前記ビアを形成する工程よりも後に実行され、
    前記外部電極端子は、前記第２の貫通電極および前記ビアを通じて、前記第１の半導体チップの前記貫通電極と電気的に接続される半導体装置の製造方法。
19. 請求項１６乃至１８いずれかに記載の半導体装置の製造方法において、
    前記シリコンインターポーザは、複数の前記第１の半導体チップの上部を一括して覆うように実装される半導体装置の製造方法。
20. 請求項１乃至１９いずれかに記載の半導体装置の製造方法において、
    前記貫通電極を形成する工程は、前記無機絶縁膜および前記半導体基板を貫通する貫通孔を形成する工程と、前記貫通孔を金属で埋める工程とを含み、
    前記貫通孔を金属で埋める工程においては、前記貫通孔の内部および前記無機絶縁膜上にスパッタ法またはＣＶＤ法によりシードメタルを形成し、その後に電解めっきを施し、当該電解めっきによって前記無機絶縁膜上に形成された金属をＣＭＰにより除去する半導体装置の製造方法。
21. 請求項１乃至１９いずれかに記載の半導体装置の製造方法において、
    前記貫通電極を形成する工程は、前記無機絶縁膜および前記半導体基板を貫通する貫通孔を形成する工程と、前記貫通孔を金属で埋める工程とを含み、
    前記貫通孔を金属で埋める工程においては、前記貫通孔の内部および前記無機絶縁膜上にスパッタ法によりシードメタルを形成し、前記貫通孔の底面上以外に形成された前記シードメタルを除去し、その後に無電解めっきを施す半導体装置の製造方法。
22. 配線体と、
    前記配線体上にフェイスダウン実装され、半導体基板を有する第１の半導体チップと、
    前記配線体上に設けられ、前記第１の半導体チップの側面を覆う樹脂層と、
    前記第１の半導体チップの裏面上に設けられ、当該裏面に接するとともに前記樹脂層上まで延在する無機絶縁膜と、
    前記第１の半導体チップおよび前記半導体基板を貫通する貫通電極と、
    を備えることを特徴とする半導体装置。
23. 請求項２２に記載の半導体装置において、
    前記無機絶縁膜上にフェイスダウン実装され、前記貫通電極と電気的に接続された第２の半導体チップを備える半導体装置。
24. 請求項２３に記載の半導体装置において、
    複数の前記第２の半導体チップが同一の層中に設けられている半導体装置。
25. 請求項２３または２４に記載の半導体装置において、
    前記第２の半導体チップと同一の層中に、半導体素子が形成されていないチップであるダミーチップが設けられている半導体装置。
26. 請求項２２乃至２５いずれかに記載の半導体装置において、
    前記半導体基板中に設けられ、前記貫通電極を包囲する絶縁リングを備える半導体装置。
27. 請求項２２乃至２６いずれかに記載の半導体装置において、
    複数の前記第１の半導体チップが同一の層中に設けられている半導体装置。
28. 請求項２２乃至２７いずれかに記載の半導体装置において、
    前記第１の半導体チップと同一の層中に、半導体素子が形成されていないチップであるダミーチップが設けられている半導体装置。
29. 請求項２５または２８に記載の半導体装置において、
    前記ダミーチップは、当該半導体装置の側面から離間している半導体装置。
30. 請求項２５、２８または２９に記載の半導体装置において、
    前記ダミーチップには、容量素子が設けられており、
    当該ダミーチップは、前記第１の半導体チップと電気的に接続されている半導体装置。
31. 請求項２２乃至３０いずれかに記載の半導体装置において、
    前記配線体の前記第１の半導体チップと反対側の面上に設けられた外部電極端子を備える半導体装置。
32. 請求項２２乃至３０いずれかに記載の半導体装置において、
    前記配線体は、支持基板上に設けられており、
    前記第１の半導体チップの、前記支持基板と反対側に、外部電極端子が設けられている半導体装置。
33. 請求項３２に記載の半導体装置において、
    前記支持基板は、デバイスウェハである半導体装置。
34. 請求項３２または３３に記載の半導体装置において、
    前記無機絶縁膜上にフェイスダウン実装され、前記貫通電極と電気的に接続された第２の半導体チップと、
    前記無機絶縁膜上に設けられ、前記第２の半導体チップを覆う樹脂と、
    前記樹脂中に設けられたビアと、を備え、
    前記外部電極端子は、前記ビアを通じて前記貫通電極と電気的に接続されている半導体装置。
35. 請求項３２または３３に記載の半導体装置において、
    前記無機絶縁膜上にフェイスダウン実装され、前記貫通電極と電気的に接続された第２の半導体チップと、
    前記無機絶縁膜上に設けられ、前記第２の半導体チップを覆う樹脂と、
    前記樹脂中に設けられ、当該樹脂の表面に露出する導体ポストと、を備え、
    前記外部電極端子は、前記導体ポストを通じて前記貫通電極と電気的に接続されている半導体装置。
36. 請求項３２または３３に記載の半導体装置において、
    前記無機絶縁膜上にフェイスダウン実装され、前記貫通電極と電気的に接続された第２の半導体チップと、
    前記無機絶縁膜上に設けられ、前記第２の半導体チップを覆う樹脂と、
    前記樹脂上に接着され、当該樹脂よりも大きな面積を有する接着層と、
    前記接着層および前記樹脂中に設けられたビアと、を備え、
    前記外部電極端子は、前記ビアを通じて前記貫通電極と電気的に接続されている半導体装置。
37. 請求項３２または３３に記載の半導体装置において、
    前記貫通電極と電気的に接続されるように前記無機絶縁膜上に実装され、シリコン基板を有するシリコンインターポーザと、
    前記シリコンインターポーザ上に設けられた第２の無機絶縁膜と、
    前記第２の無機絶縁膜および前記シリコン基板を貫通する第２の貫通電極と、を備え、
    前記外部電極端子は、前記第２の貫通電極を通じて前記第１の半導体チップの前記貫通電極と電気的に接続されている半導体装置。
38. 請求項３７に記載の半導体装置において、
    前記無機絶縁膜上にフェイスダウン実装され、前記貫通電極と電気的に接続された第２の半導体チップと、
    前記第２の無機絶縁膜上に設けられ、前記第２の半導体チップを覆う樹脂と、
    前記樹脂中に設けられたビアと、を備え、
    前記外部電極端子は、前記第２の貫通電極および前記ビアを通じて、前記第１の半導体チップの前記貫通電極と電気的に接続されている半導体装置。
39. 請求項３７に記載の半導体装置において、
    前記第２の無機絶縁膜上に設けられた樹脂と、
    前記樹脂中に設けられたビアと、を含み、
    前記外部電極端子は、前記第２の貫通電極および前記ビアを通じて、前記第１の半導体チップの前記貫通電極と電気的に接続されており、
    前記第２の無機絶縁膜上には、半導体チップが実装されていない半導体装置。
40. 請求項３７乃至３９いずれかに記載の半導体装置において、
    前記シリコンインターポーザは、複数の前記第１の半導体チップの上部を一括して覆っている半導体装置。

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