JP4473807B2 - 積層半導体装置及び積層半導体装置の下層モジュール - Google Patents

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Description

本発明は、複数の半導体装置を積層して形成した積層半導体装置及び積層半導体装置の下層モジュールに関する。
携帯電話及びデジタルカメラ等を含む各種電子機器の小型化及び高機能化の要請に伴い、電子部品、特に複数個の半導体装置を積層した積層半導体装置が開発されている。
例えば、第１半導体チップが保持された第１半導体パッケージと、第２半導体チップが保持された第２半導体パッケージを積層した構成が示されている（例えば、特許文献１を参照。）。
このような積層半導体装置においては、実装の際に積層する半導体チップを検査することができず、積層後に検査を行う必要がある。積層後の検査において不良と判定された場合には、積層半導体装置全体を不良として廃棄するか又は実装箇所を順にはずし、再度実装を行う等の工程を必要とするため歩留まりが悪い。
これに対して、複数のチップを積層して実装する積層半導体装置において、実装の際に用いる実装用端子と品質を検査するための検査用端子とを備えた構成も示されている（例えば、特許文献２を参照。）。
この場合、実装済みのチップの検査用パッドと、積層するチップの検査用端子とをまず接合し、実装済みのチップの検査用パッドから検査用信号を入力して検査を行い、検査結果が良好であった場合には、積層する検査済みのチップの実装用端子を実装済みのチップの実装用パッドに接続して実装を行う。
しかし、この積層モジュールは、チップが基板に直接保持される構成であり、チップを子基板に実装したパッケージ同士を積層する場合に用いることは困難である。
さらに、積層半導体装置において、容易に電気的特性を検査できるようにした構成も示されている（例えば、特許文献３を参照。）。
この半導体装置においては、半導体チップと電気的に接続された第１及び第２の端子が形成されている。これにより、第１の端子を他の部材との電気的な接続に使用し、第２の端子を電気的な特性の検査に使用することができる。
また、グリッドアレータイプの半導体パッケージにおいて、表面実装した際の信号ピンと回路基板の回路パターンとの接合についての導通検査及び作製が完了した半導体パッケージの電気的試験が容易にできる構成も示されている（例えば、特許文献４を参照。）。
特開２００４−３６３１２６号公報 特開２００４−２８１６３３号公報 特開２００２−８３８９７号公報 特開平９−２２３７２５号公報
しかしながら、電子機器の小型化及び薄型化の進展並びに半導体チップの薄片化技術の進展に伴い、半導体チップを積層して高機能化する要求がより強くなってきている。この場合に、積層する半導体装置の積層前の信頼性を保障するための検査を行うことが可能な積層半導体装置が要求されている。例えば、上層に保持された半導体装置と接続するための接続端子及び外部機器と接続するための突起電極との間の導通状態を検査することが必要とされる。しかし、例えば、特許文献３に示された従来の積層半導体装置においては、第２の端子を用いることで検査を行うことができるが、積層するための接続端子を含めた検査を行うことはできないという問題がある。
また、特許文献４に示された従来の積層半導体装置においては、信号ピンとコンタクトパッドとを用いることで導通検査を行うことができるが、コンタクトパッドに接触するプローブにより傷が生じるため、積層の際に接続不良が発生しやすくなるという問題がある。また、検査装置が高価になるという問題もある。
本発明は、前記従来の問題を解決し、積層半導体装置において接続端子を含めた検査を容易にし、信頼性が高い積層半導体装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は積層半導体装置の下層モジュールを、上層モジュールと接続する上層モジュール接続端子が、下層モジュールに保持された半導体チップの端子と下層モジュールを外部基板と接続する端子との間に電気的に接続された構成とする。
具体的に、本発明に係る半導体装置の下層モジュールは、複数の第１のチップ端子を有する第１の半導体チップと、第１の半導体チップの平面寸法よりも大きい第１のチップ保持面を有し、第１のチップ保持面の上に第１の半導体チップを保持した第１の基板とを備え、第１の基板は、第１のチップ保持面の上に設けられ、各第１のチップ端子と電気的に接続された複数の第１のチップ接続端子と、第１のチップ保持面の上における第１の半導体チップの保持領域の外側部分に設けられ且つ第２の半導体チップを備えた上層モジュールと電気的に接続可能な複数の上層モジュール接続端子と、それぞれが第１のチップ保持面と反対側の面の上に設けられた複数の外部基板接続端子とを有し、各第１のチップ接続端子は、外部基板接続端子とそれぞれ電気的に接続され、各上層モジュール接続端子は、第１のチップ接続端子と対応する外部基板接続端子との間にそれぞれ電気的に接続されていることを特徴とする。
本発明の積層半導体装置の下層モジュールは、各第１のチップ接続端子は、外部基板接続端子とそれぞれ電気的に接続され、各上層モジュール接続端子は、第１のチップ接続端子と対応する外部基板接続端子との間にそれぞれ電気的に接続されているため、外部基板接続端子を用いて、第１の半導体チップの機能を検査する際に上層モジュール接続端子の検査を同時に行うことができる。従って、上層モジュール接続端子の導通検査をするために、上層モジュール接続端子にプローブを接触させる必要がないので、上層モジュール接続端子がプローブにより損傷することを防止できる。その結果、接続不良の発生を抑え、信頼性の高い積層半導体装置を実現できる。また、第１の半導体チップの機能検査と同時に上層モジュール接続端子の検査を行うことができるので、検査時間を短縮することができ、検査装置も単純化することが可能となる。
本発明の積層半導体装置の下層モジュールにおいて、各外部基板接続端子には、外部基板と接続可能な突起電極が設けられていることが好ましい。
本発明の積層半導体装置の下層モジュールにおいて、複数の上層モジュール接続端子の少なくとも一部は、上層モジュールに設けられ且つ第２の半導体チップと電気的に接続された複数の下層モジュール接続端子のいずれかと電気的に接続可能であることが好ましい。
本発明の積層半導体装置の下層モジュールにおいて、上層モジュール接続端子の数は、上層モジュールに設けられた下層モジュール接続端子の数と等しいかそれ以上であることが好ましい。このような構成とすることにより、下層モジュール接続端子の数が異なる複数種類の上層モジュールに対応することが可能となる。
本発明の積層半導体装置の下層モジュールにおいて、第１のチップ接続端子と上層モジュール接続端子とは、第１のチップ保持面に設けられた表面配線及び第１の基板に埋め込まれた埋め込み配線の少なくとも一方を介在させて互いに電気的に接続されており、上層モジュール接続端子と外部基板接続端子とは、第１の基板を貫通する貫通導体又はそれぞれが第１の基板を貫通しないように形成された複数の非貫通導体を介在させて互いに電気的に接続されていることが好ましい。
本発明の積層半導体装置の下層モジュールにおいて、複数の下層モジュール接続端子のうちの少なくとも１つは、高速な信号伝達が必要な高速信号処理端子であり、複数の上層モジュール接続端子のうちの高速信号処理端子と電気的に接続される上層モジュール接続端子は、第１のチップ接続端子とチップ保持面に設けられた表面配線により電気的に接続されていると共に、外部基板接続端子と第１の基板を貫通する貫通導体とにより電気的に接続されていることが好ましい。このような構成とすることにより、第１のチップ接続端子と上層モジュール接続端子と外部基板接続端子とを最短距離で電気的に接続できる。従って、第１の基板の伝送線路のインピーダンスを小さくすることができる。その結果、例えば、上層モジュールに半導体メモリを用いる場合に、アドレス端子やデータ端子からの信号を同じタイミングで高速信号処理することが可能となり、高速動作可能な積層型半導体モジュールを実現できる。
本発明の積層半導体装置の下層モジュールにおいて、上層モジュール接続端子のうちの少なくとも１つは、第１のチップ接続端子と、第１の基板に埋め込まれた埋め込み配線及び埋め込み配線と上層モジュール接続端子とを電気的に接続する非貫通導体を介在させて電気的に接続されていると共に、外部基板接続端子と、第１の基板を貫通する貫通導体を介在させて電気的に接続され、非貫通導体及び貫通導体は上層モジュール接続端子の下側に設けられていることが好ましい。このような構成とすることにより、第１のチップ実装面に設ける配線は、第１のチップ接続端子近傍に設ける必要最小限の配線のみとなる。また、上層モジュール接続端子の下側の領域を有効利用することができるので、第１の基板の第１のチップ保持面側の配線パターンの設計の自由度を大きくすることができ、半導体装置の信頼性が向上する。
この場合において、非貫通導体及び貫通導体は、上層モジュール接続端子の下面における平面的に最も離れた２つの領域の互いに異なる側とそれぞれ接していることが好ましい。このような構成とすることにより、非貫通導体と貫通導体との短絡の発生を低減することができる。これにより、半導体装置の信頼性を維持しつつ、検査工程を簡略化することが可能となる。また、上層モジュール接続端子をソルダレジスト等により保護する場合に、ソルダレジストの開口部分に貫通導体と非貫通導体の少なくとも一部がオーバーラップすることを避けられる。また、ソルダーレジスト開口部に露出しないようになるまで貫通導体と非貫通導体とを離してもよい。以上により、上層モジュール接続端子のソルダレジストの開口部において平坦度を維持でき、合わせて上層モジュールが積層されるときに接続強度を維持することもできる。
本発明の積層半導体装置の下層モジュールにおいて、第１の半導体チップは、第１の基板にフリップチップ方式、ワイヤボンディング方式又はテープオートメーテッドボンディング方式により保持されていることが好ましい。
本発明の積層半導体装置の下層モジュールにおいて、第１の半導体チップは、第１のチップ保持面の上に複数保持されていることが好ましい。このような構成とすることにより、例えば第１の半導体チップとして、ＤＳＰチップと電源用チップとの組み合わせ又はＣＰＵチップと不揮発メモリチップとの組み合わせ等を用いることができ、より高機能の積層用半導体装置を実現できる。
この場合において、複数の第１の半導体チップは、２個の第１の半導体チップが第１のチップ端子が設けられた面と反対側の面を互いに対向させて積層された積層チップとして第１のチップ保持面に保持されており、２個の第１の半導体チップの一方の各第１のチップ端子は、対応する第１のチップ接続端子とフリップチップ方式によりそれぞれ電気的に接続されており、２個の第１の半導体チップの他方の各第１のチップ端子は、対応する第１のチップ接続端子とワイヤボンディング方式又はテープオートメーテッドボンディング方式によりそれぞれ電気的に接続されていることが好ましい。このような構成とすることにより、薄型の積層用半導体装置を実現できる。
本発明の積層半導体装置の下層モジュールにおいて、外部基板接続端子は第１のチップ保持面と反対側の面の全面に配置されており、突起電極はボールバンプ又は柱状バンプであることが好ましい。
本発明の積層半導体装置の下層モジュールにおいて、第１の基板は、ガラスエポキシ樹脂、ポリイミド樹脂、アラミド樹脂又はセラミックからなることが好ましい。
本発明に係る積層半導体装置は、複数の第１のチップ端子を有する第１の半導体チップと、第１の半導体チップの平面寸法よりも大きい第１のチップ保持面を有し、第１のチップ保持面の上に第１の半導体チップを保持した第１の基板とを含む下層モジュールと、複数の第２のチップ端子を有する第２の半導体チップと、第２の半導体チップの平面寸法よりも大きい第２のチップ保持面を有し、第２のチップ保持面の上に第２の半導体チップを保持した第２の基板とを含む上層モジュールとを備え、第１の基板は、第１のチップ保持面の上に設けられ、各第１のチップ端子と電気的に接続された複数の第１のチップ接続端子と、第１のチップ保持面の上における第１の半導体チップの保持領域の外側部分に設けられた複数の上層モジュール接続端子と、第１のチップ保持面と反対側の面の上に設けられた複数の外部基板接続端子とを有し、各第１のチップ接続端子は、外部基板接続端子とそれぞれ電気的に接続され、各上層モジュール接続端子は、第１のチップ接続端子と対応する外部基板接続端子との間にそれぞれ電気的に接続されており、第２の基板は、第２のチップ保持面の上に設けられ、複数の第２のチップ端子のいずれかと電気的に接続された複数の第２のチップ接続端子と、第２のチップ保持面と反対側の面の上に設けられ、複数の第２のチップ接続端子のいずれかと電気的に接続された複数の下層モジュール接続端子を有し、下層モジュールと上層モジュールとは、第１のチップ保持面と、第２のチップ保持面と反対側の面とを対向させて積層され、各下層モジュール接続端子は、複数の上層モジュール接続端子のいずれかと電気的に接続されていることを特徴とする。
本発明の積層半導体装置によれば、各下層モジュール接続端子は、複数の上層モジュール接続端子のいずれかと電気的に接続されているため、積層半導体装置を組み立てる際に、下層モジュールについて上層モジュール接続端子を含めた導通検査及び信頼性試験を行った後に、上層モジュールを保持することができる。従って、積層半導体装置の信頼性及び作製歩留まりを大幅に改善することができる。
本発明の積層半導体装置において、各第２のチップ端子は、対応する第２のチップ接続端子とフリップチップ方式、ワイヤボンディング方式又はテープオートメーテッドボンディング方式によりそれぞれ電気的に接続されていることが好ましい。
本発明の積層半導体装置において、第２の半導体チップは、第２のチップ保持面の上に複数保持されていることが好ましい。
この場合において、複数の第２の半導体チップは、２個の第２の半導体チップが第２のチップ端子が設けられた面と反対側の面を互いに対向させて積層された積層チップとして第２のチップ保持面に保持されており、２個の第２の半導体チップの一方の各第２のチップ端子は、対応する第２のチップ接続端子とフリップチップ方式によりそれぞれ電気的に接続されており、２個の第２の半導体チップの他方の各第２のチップ端子は、対応する第２のチップ接続端子とワイヤボンディング方式又はテープオートメーテッドボンディング方式によりそれぞれ電気的に接続されていることが好ましい。
本発明の積層半導体装置において、第２の基板は、ガラスエポキシ樹脂、ポリイミド樹脂、アラミド樹脂又はセラミックからなることが好ましい。
この場合において、第１の基板と第２の基板とは、同一の材料からなることが好ましい。このような構成とすることにより、第１の基板と第２の基板との熱膨張係数を合わせることができるので、積層半導体装置にそりが発生することを容易に防止できる
本発明の積層半導体装置及び積層半導体装置の下層モジュールによれば、積層半導体装置において接続端子を含めた検査を容易にし、信頼性が高い積層半導体装置を実現できる。
（第１の実施形態）
図１は本発明の第１の実施形態に係る積層半導体装置用の下層モジュールの断面構成を示している。図１において、端子、電極及び配線等の個数及び形状については省略又は図示しやすい個数及び形状等としている。また、以下のすべての図において同様の省略等を行っている。
図１に示すように本実施形態の下層モジュールは、第１の基板１１と第１の基板１１の上に保持された第１の半導体チップ２１とにより構成されている。
本実施形態における第１の半導体チップ２１は、図１に示すように平面方形状のチップ基板に形成されており、チップ基板の中央部に半導体素子が形成された集積回路形成領域（図示せず）が設けられ、その外側に複数の第１のチップ端子２２が配置されている。なお、第１のチップ端子２２は集積回路形成領域内に配置されていてもよい。
第１のチップ端子２２は集積回路の配線の形成に使用される金属と同一の金属により一般的に形成されており、アルミニウム、銅又はアルミニウムと銅との積層材料等で形成される。チップ基板の表面は、第１のチップ端子２２が形成されている領域を除き（開口部という）、ソルダーレジスト等の絶縁膜（図示せず）で覆われている。なお、開口部分の表面にニッケル金めっき等の表面処理を施してもよい。
本実施形態においては、第１の半導体チップ２１は第１の基板１１にフリップチップ実装されており、第１のチップ端子２２には、突起電極２３が設けられている。突起電極２３はハンダ、金、銅及びニッケル等のいずれかからなる単体又は２つ以上からなる積層体であればよく、形状は球状又は柱状のバンプであればよい。突起電極２３は、ワイヤバンプ方式又はめっき方式等の公知の方法により形成すればよい。
第１の基板１１は、主面が、第１の半導体チップ２１の平面寸法よりも大きく、多層配線構造を有している。第１の基板１１の上面であるチップ保持面１２の上には、複数の第１のチップ接続端子１３が設けられている。本実施形態において、第１のチップ接続端子１３は、チップ保持面１２のほぼ中央部に配置されている第１の半導体チップ２１に設けられた突起電極２３と対応する位置にそれぞれ形成されており、第１のチップ接続端子１３はそれぞれ第１の半導体チップ２１の突起電極２３と導電性接着材４１により電気的に接続されている。
チップ保持面１２における第１の半導体チップ２１の保持領域の外側部分には、積層半導体装置の上層モジュール（図示せず）と接続するための複数の上層モジュール接続端子１４が設けられている。
上層モジュール接続端子１４は、チップ保持面１２の第１の半導体チップ２１を配置する領域を囲むように設けられ、後述する上層モジュールが有する下層モジュール接続端子と対応する位置に形成されている。なお、下層モジュール接続端子の数が異なる種々の上層モジュールを積層できるように、上層モジュール接続端子１４の数は、下層モジュール接続端子の数が最も多い上層モジュールに合わせて設ければよい。従って、下層モジュール接続端子の数が少ない上層モジュールを積層する場合には、上層モジュール接続端子１４の一部は下層モジュール接続端子と接続されていなくてよい。
また、第１の基板１１のチップ保持面１２と反対側の面（裏面）には、複数の外部基板接続端子１５が等間隔の格子状に配置されている。各外部基板接続端子１５には突起電極１６がそれぞれ設けられており、外部基板接続端子１５は外部基板（図示せず）と電気的に接続することができる。
図２（ａ）及び（ｂ）は第１の実施形態に係る第１の基板１１の詳細を示し、（ａ）は平面構成を示しており、（ｂ）は（ａ）のIIｂ−IIｂ線における断面構造を示している。
第１の基板１１は、アラミド樹脂、ガラスエポキシ樹脂、ポリイミド樹脂又はセラミック等により形成されている。なお、第１の基板１１のチップ保持面１２及び裏面には、接続端子が形成された部分等を除いて、ソルダーレジスト又はポリイミド等の絶縁膜１８が形成されている。
各第１のチップ接続端子１３は、複数の外部基板接続端子１５のいずれかと電気的に接続されている。また、各上層モジュール接続端子１４は、第１のチップ接続端子１３と外部基板接続端子１５との間に電気的に直列に接続されている。つまり、各上層モジュール接続端子１４は第１のチップ接続端子１３のいずれかと電気的に接続されると共に、外部基板接続端子１５のいずれかと電気的に接続されている。
第１のチップ接続端子１３と上層モジュール接続端子１４とは、チップ保持面１２に設けられた表面配線３１により直接接続されていても、第１の基板１１の内部に埋め込まれた埋め込み配線３２及び非貫通導体３３を介在させて接続されていてもよい。また、上層モジュール接続端子１４と外部基板接続端子１５とは、第１の基板１１を貫通する貫通導体３４により直接接続されていても、表面配線３１、埋め込み配線３２、非貫通導体３３等を介在させて接続されていてもよい。また、第１のチップ接続端子１３の一部は、上層モジュール接続端子１４を介在させずに直接外部基板接続端子１５と接続されていてもよい。さらに外部基板接続端子１５と非貫通導体３３及び貫通導体３４とは、第１の基板１１の裏面に設けられた裏面配線（図示せず）を介在させて接続されていてもよい。
このように、上層モジュール接続端子１４が第１のチップ接続端子１３と外部基板接続端子１５との間に直列に接続される構成とすることにより、突起電極１６を用いて第１の半導体チップ２１の機能検査を行うのと同時に、上層モジュール接続端子１４に対する導通検査を行うことができる。さらに、この導通検査において、上層モジュール接続端子１４の表面にプローブを接触させる必要がないため、上層モジュール接続端子１４の表面が傷つく恐れがない。従って、上層モジュール接続端子１４を用いて上層モジュールを積層する場合に、接続不良が発生したり、接続信頼性が低下したりすることを防止することができる。
次に、第１の実施形態に係る下層モジュールの製造方法について説明する。まず、第１の基板１１のチップ保持面１２に、第１の半導体チップ２１の突起電極２３が形成された面を対向させて、第１のチップ接続端子１３と突起電極２３とを位置合わせし、導電性接着剤４１により接続する。さらに、チップ保持面１２と第１の半導体チップ２１との間の空間にアンダーフィル樹脂４２を注入して接着及び封止をする。なお、導電性接着剤４１及びアンダーフィル樹脂４２の硬化を促進するために加熱することが好ましい。また、第１の半導体チップ２１と第１の基板１１との接続を、アンダーフィル樹脂４２の代わりに非導電性樹脂フィルムの硬化収縮により接続する方法等を用いて行ってもよい。
次に、第１の基板１１の裏面全体に格子状に配置された外部基板接続端子１５にハンダ、金、銅又はニッケル等からなるボール形状又は柱状の突起電極１６を、例えばハンダ（図示せず）により接合する。なお、突起電極１６として表面層に金属蒸着等を行い、導電性を付与した樹脂ボールを用いてもよい。
本実施形態に係る下層モジュールは、上層モジュール接続端子１４を介して上層モジュールを実装し、積層半導体装置とすることができるが、単体として使用することもできる。この場合においても、突起電極１６を介して第１の半導体チップ２１の機能検査と同時に、上層モジュール接続端子１４に対する導通検査も行うことができる。しかも、この導通検査においては、上層モジュール接続端子１４の表面にプローブを接触させる必要がないため上層モジュール接続端子１４の表面に傷が生じることもない。この結果、第２の半導体チップを備えた上層モジュールを実装する場合にも、接続不良が発生したり、接続信頼性が低下したりすることがない。
なお、第１の基板１１において第１のチップ接続端子１３、上層モジュール接続端子１４及び外部基板接続端子１５を電気的に直列に接続する構成は、上述したような構成に限らず、他の構成としてもよい。
例えば、第１のチップ接続端子１３と上層モジュール接続端子１４とを表面配線３１により電気的に接続し、上層モジュール接続端子１４と外部基板接続端子１５とを貫通導体３４により接続する構成の場合、最短長の導体パターンにより結ぶことができるので高速信号処理が必要な端子に用いることが望ましい。例えば、第１の基板１１に積層して実装する上層モジュールがＤＲＡＭ等の場合、そのデータ端子やアドレス端子のような高速信号処理が要求される端子に対して、このような構成を用いれば積層半導体装置として高速処理が可能となり、特に１００ＭＨzを超えるような周波数帯域で有効である。
さらに、上記構成のみでなく、第１の基板１１の表面及び内部の配線パターン設計に合わせて、表面配線、埋め込み配線、非貫通導体、貫通導体及び裏面配線を任意に組み合わせて自由に設計することができる。
（第１の実施形態の第１変形例）
図３は第１の実施形態の第１変形例に係る下層モジュールの断面構成を示している。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図３に示すように本変形例の下層モジュールは、第１の半導体チップ２１の第１のチップ端子２２と、第１の基板１１の第１のチップ接続端子１３とをワイヤリード２４により接続している。
また、ワイヤリード２４を保護するために、第１の半導体チップ２１及びワイヤリード２４を覆う保護樹脂４３が設けられている。
なお、ワイヤリード２４により接続する構成に代えて、第１の半導体チップ２１をテープオートメーテッドボンディング（ＴＡＢ）を用いて第１の基板１１に実装する構成としてもよい。
（第１の実施形態の第２変形例）
図４は第１の実施形態の第２変形例に係る下層モジュールの断面構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図４に示すように本変形例の下層モジュールは、２個の第１の半導体チップ２１が隣り合わせに第１の基板１１の上に保持されている。例えば、第１の半導体チップ２１として、デジタルシグナルプロセッサ（ＤＳＰ）チップ２１Ａと電源チップ２１Ｂとが保持されている。また、ＣＰＵチップと不揮発メモリチップとの組み合わせ等、他の複数のチップの組み合わせとしてもよい。
なお、本変形例においては２つの半導体チップをフリップチップ実装方式で実装しているが、ワイヤボンディング方式又はＴＡＢ方式により実装してもよい。また、２つの半導体チップを重ねて配置し、一方をフリップチップ方式、他方をワイヤボンディング方式により実装してもよい。
（第１の実施形態の第３変形例）
図５は第１の実施形態の第３変形例に係る下層モジュールの断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図５に示すように本変形例の下層モジュールは、複数の第１の半導体チップ２１が積層されて第１の基板１１の上に保持されている。例えば、本変形例の第１の半導体チップ２１は、ＤＳＰチップ２１Ｃと半導体メモリチップ２１Ｄとが積層されており、ＤＳＰチップ２１Ｃはフリップチップ方式により実装され、半導体メモリチップ２１Ｄはワイヤボンディング方式により実装されている。
本変形例においては、第１のチップ接続端子１３は、ＤＳＰチップ２１Ｃをフリップチップ方式で実装するためのバンプ接続端子１３Ｃと、半導体メモリチップ２１Ｄをワイヤボンディング方式で接続するためのワイヤ接続端子１３Ｄとにより構成されている。
ＤＳＰチップ２１Ｃの突起電極２３と、バンプ接続端子１３Ｃとを、例えば導電性接着剤４１により接続し、さらにアンダーフィル樹脂４２を充填する。次に、半導体メモリチップ２１ＤをＤＳＰチップ２１Ｃの上に貼り付けた後、ワイヤリード２４により半導体メモリチップ２１Ｄの接続用電極（図示せず）とワイヤ接続端子１３Ｄと接続する。
なお、本変形例においては、第１の半導体チップ２１とワイヤリード２４とを覆うように、第１の半導体チップ２１とワイヤリード２４とを保護する保護樹脂４３が設けられている。
なお、この第３の変形例では２つの半導体チップをフリップチップ方式とワイヤボンディング方式とで実装する構成について説明したが、ワイヤボンディング方式のみ若しくはＴＡＢ方式のみ又はこれらの組み合わせにより実装してもよい。また、第１の半導体チップの組み合わせは、どのようなものであってもよい。
（第１の実施形態の第４変形例）
図６は第１の実施形態の第４変形例に係る下層モジュールの断面構成を示している。図６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図６に示すように本変形例の下層モジュールは、上層モジュール接続端子１４と接続された表面配線３１が設けられておらず、貫通導体３４と非貫通導体３３とが上層モジュール接続端子１４に直接接続されており、第１のチップ接続端子１３と上層モジュール接続端子１４とは、非貫通導体３３及び埋め込み配線３２を介在させて電気的に接続されている。従って、チップ保持面１２の第１の半導体チップ２１保持領域よりも外側の部分においては、表面配線３１を設ける必要がなく、配線パターンの設計の自由度を大幅に向上させることができる。また、貫通導体３４と非貫通導体３３とが、上層モジュール接続端子１４の直下に設けられている。上層モジュール接続端子１４直下の領域は、通常空きスペースとなっているので、このように配線領域として活用することにより、配線スペースを確保することが可能となる。
なお、すべての上層モジュール接続端子１４に対してこのような構成を適用する必要はなく、配線パターン設計上、特に必要な上層モジュール接続端子１４のみをこのような構成としてもよい。
本変形例において、上層モジュール接続端子１４と非貫通導体３３及び貫通導体３４との配置を図７に示すようにしてもよい。図７は上層モジュール接続端子１４が設けられた部分の平面構成を拡大して示している。図７に示すように、非貫通導体３３と貫通導体３４とが上層モジュール接続端子１４の対角のそれぞれの側に別れて接続されている。これにより、非貫通導体３３と貫通導体３４との間隔を最も大きくすることができる。
この構成により、非貫通導体３３と貫通導体３４とが電気的に短絡する可能性を低減することができ、第１の基板１１を製造工程において検査する率を落とすことができ又は不要とすることができる。
非貫通導体３３と貫通導体３４とが上層モジュール接続端子１４以外の場所で短絡した場合には、第２の接続端子への経路を含めて保証を行うことができなくなる。非貫通導体３３と貫通導体３４との短絡は第１の基板１１を製造する過程において、例えば非貫通導体３３及び貫通導体３４のビアホールを加工する際に目視により検査することができるが、製造コストが増加してしまう。このため、上層モジュール接続端子１４に接続された非貫通導体３３と貫通導体３４との間隔ｄを可能な限り大きくし、非貫通導体３３と貫通導体３４との短絡を防止することが好ましい。
図７に示すような非貫通導体３３と貫通導体３４とが上層モジュール接続端子１４の対角のそれぞれの側に別れて接続されている構造とすれば、第１の基板１１のチップ保持面側における配線パターンの設計の自由度は維持しつつ、非貫通導体３３と貫通導体３４との短絡の可能性を著しく低減することができる。従って、第１の基板１１に対する検査を簡略化又は不要とすることができる。さらに、上層モジュール接続端子１４におけるソルダレジスト１８の開口部分に非貫通導体３３と貫通導体３４の一部が接続されることを避けられるのでソルダレジスト１８の開口部の平坦度を維持できる。また、上層モジュールが積層されるときに接続強度を維持することもできる。
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図８は本発明の第２の実施形態に係る積層半導体装置の断面構成を示している。図８において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。本実施形態の積層半導体装置は、下層モジュール１０の上に上層モジュール６０が積層されて形成されている。本実施形態において下層モジュール１０は、第１の実施形態の第１変形例に係る下層モジュールと同一である。上層モジュール６０は、第２の基板６１と、第２の基板６１の上に保持された第２の半導体チップ７１とにより構成されている。
図９（ａ）及び（ｂ）は本実施形態に係る上層モジュール６０であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のIXｂ−IXｂ線における断面構成を示している。図９（ａ）において、理解しやすくするために第２の半導体チップ７１の一部を切り欠いて示している
図９に示すように方形状の第２の半導体チップ７１の主面側の中央部には、集積回路形成領域（図示せず）が設けられ、集積回路形成領域を囲むように複数の第２のチップ端子７２が形成されている。なお、第２のチップ端子は集積回路形成領域内に配置されていてもよい。
本実施形態においては、第２の半導体チップ７１は第２の基板６１にフリップチップ実装されており、第２のチップ端子７２には、突起電極７３が設けられている。突起電極７３はハンダ、金、銅及びニッケル等のいずれかからなる単体又は２つ以上からなる積層体であればよく、形状は球状又は柱状のバンプであればよい。突起電極２３は、ワイヤバンプ方式又はめっき方式等の公知の方法により形成すればよい。
また、第２の半導体チップ７１と第２の基板６１との間には、アンダーフィル樹脂４２が充填されている。
第２の基板６１は、ガラスエポキシ樹脂等からなり、主面が第２の半導体チップ７１の平面寸法よりも大きい。第２の基板６１の上面であるチップ保持面６２の上には、複数の第２のチップ接続端子６３が設けられている。本実施形態において、第２のチップ接続端子６３は、チップ保持面６２のほぼ中央部に配置される第２の半導体チップ７１の突起電極７３と対応する位置にそれぞれ形成されており、第２のチップ接続端子６３はそれぞれ第２の半導体チップ７１の突起電極７３と導電性接着材４１により電気的に接続されている。
第２の基板６１チップ保持面６２と反対側の面（裏面）には、第２の基板６１の外縁部を囲むように、複数の下層モジュール接続端子６４が形成されている。第２のチップ接続端子６３と下層モジュール接続端子６４とは、チップ保持面６２に形成された表面配線８１及び貫通導体８２を介在させて電気的に接続されている。
なお、必要に応じて第２の基板７１の内部に埋め込み配線及び非貫通導体を設け、これらを用いて第２のチップ接続端子６３と下層モジュール接続端子６４とを接続してもよい。
第２のチップ接続端子６３は、第２の半導体チップ７１の突起電極７３と対応する位置に形成されている。下層モジュール接続端子６４は、下層モジュール１０の上層モジュール接続端子１４に対応した位置に配置されている。
上層モジュール６０を、下層モジュール１０の上に位置合わせして配置した後、導電性接続部材９１を用いて接続することにより、本実施形態の積層半導体装置を形成する。なお、導電性接続部材９１としては、例えばハンダ、金、銀等の金属からなるボールあるいは柱状体、表面が導電性を有する樹脂ボールあるいは柱状体を用いることができる。
この積層半導体装置は、最下層に配置する下層モジュール１０の機能検査の際に、上層モジュール接続端子１４の導通検査を同時に行うことができる。従って、積層実装した後に積層半導体装置が不良となる割合を大幅に低減でき、製造歩留まりを大幅に改善することができる。
なお、積層半導体装置を作製する場合に、それぞれの接続部分の接続方法を適正に選択する必要がある。すなわち、第１の半導体チップ２１の突起電極２３と第１のチップ接続端子１３との接続、第２の半導体チップ７１の突起電極７３と第２のチップ接続端子６３との接続、下層モジュール１０と上層モジュール６０との接続、及び下層モジュール１０と外部基板との接続等については、適正な材料と接続温度を設定することが要求される。
例えば、第１の半導体チップ２１の突起電極２３と第１の基板１１との接続及び第２の半導体チップ７１の突起電極７３と第２の基板６１との接続については、導電性接着剤や異方導電性接続部材を用い、下層モジュール１０と上層モジュール６０との接続及び下層モジュール１と外部基板との接続については、融点の異なるハンダ材料を用いることが好ましい。
（第２の実施形態の一変形例）
以下に、第２の実施形態の一変形例について図面を参照して説明する。図１０は本変形例に係る積層半導体装置の断面構成を示している。図１０において図８と同一の構成要素には同一の符号を附すことにより説明を省略する。本変形例においては上層モジュール６０は、第２の基板６１と、第２の基板６１の上に保持された半導体チップ７１Ａ及び半導体チップ７１Ｂとにより構成されている。
一例として半導体チップ７１Ａ及び半導体チップ７１Ｂが半導体メモリチップの場合について説明する。半導体チップ７１Ａは第２の基板６１にフリップチップ方式により実装され、半導体チップ７１Ｂはワイヤボンディング方式により第２の基板６１に実装されている。
このため、第２の基板６１の第２のチップ接続端子６２は、半導体チップ７１Ａをフリップチップ方式で接続するためバンプ接続端子６２Ａと、半導体チップ７１Ｂをワイヤボンディング方式で接続するためのワイヤ接続端子６２Ｂとを有する。
半導体チップ７１Ａの突起電極７３と第２の基板６１のバンプ接続端子６２Ａとを、例えば導電性接着剤４１により接続しており、半導体チップ７１Ａと第２の基板６１との間にはアンダーフィル樹脂４２を充填している。
半導体チップ７１Ｂは、半導体チップ７１Ａの上に貼り付けられており、半導体チップ７１Ｂの第２のチップ端子７２とワイヤ接続端子６２Ｂとがワイヤリード７４により接続されている。
なお、本変形例では、上層モジュール６０の全面を保護するための保護樹脂４５を設けている。
本変形例の積層半導体装置は、上層モジュールに複数の半導体チップが保持されているため、第２の半導体チップの機能、例えばメモリ容量を増加することができ、小型で、高機能の積層半導体装置を実現できる。
なお、第２の実施形態及びその変形例においては、第２の基板の基材としてはガラスエポキシ樹脂を用いた例について説明したが、本発明はこれに限定されない。第２の基板の基材についてはガラスエポキシ樹脂だけでなく、ポリイミド樹脂、アラミド樹脂又はセラミック等を用いてもよい。また、第１の基板の基材と第２の基板の基材とを同じ材料とすると、熱膨張係数の差異によるそりを防止できる点で好ましい。
また、第２の実施形態及びその変形例においては、第１の実施形態の第１変形例において説明した下層モジュールを用いる例を示したが、他の実施形態又は変形例において説明した下層モジュールを用いてもよい。
各実施形態及びその変形例において、貫通導体とは各層を上下に連続して縦につながる導体である。また、非貫通導体は、図１において一例を示したような物理的に非貫通であるものだけでなく、上下を貫通する貫通孔に設けられているが電気的に非貫通となっているものであってもよい。これは現存する基板と同様である。
本発明の積層半導体装置及び積層半導体装置の下層モジュールは、積層半導体装置において接続端子を含めた検査を容易にし、信頼性が高い積層半導体装置を実現でき、複数の半導体装置を積層して形成した積層半導体装置及び積層半導体装置の下層モジュール等として有用である。
本発明の第１の実施形態に係る積層半導体装置の下層モジュールを示す断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る積層半導体装置の下層モジュールの基板部分を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図である。 本発明の第１の実施形態の第１変形例に係る積層半導体装置の下層モジュールを示す断面図である。 本発明の第１の実施形態の第２変形例に係る積層半導体装置の下層モジュールを示す断面図である。 本発明の第１の実施形態の第３変形例に係る積層半導体装置の下層モジュールを示す断面図である。 本発明の第１の実施形態の第４変形例に係る積層半導体装置の下層モジュールを示す断面図である。 本発明の第１の実施形態の第４変形例の別の例に係る積層半導体装置の下層モジュールにおける上層モジュール接続端子部分を拡大して示す平面図である。 本発明の第２の実施形態に係る積層半導体装置を示す断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る積層半導体装置の上層モジュールの基板を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における断面図である。 本発明の第２の実施形態の一変形例に係る積層半導体装置を示す断面図である。
符号の説明
１０ 下層モジュール
１１ 第１の基板
１２ チップ保持面
１３ 第１のチップ接続端子
１３Ｃ バンプ接続端子
１３Ｄ ワイヤ接続端子
１４ 上層モジュール接続端子
１５ 外部基板接続端子
１６ 突起電極
１８ 絶縁膜（ソルダレジスト）
２１ 第１の半導体チップ
２１Ａ ＤＳＰチップ
２１Ｂ 電源チップ
２１Ｃ ＤＳＰチップ
２１Ｄ 半導体メモリチップ
２２ 第１のチップ端子
２３ 突起電極
２４ ワイヤリード
３１ 表面配線
３２ 埋め込み配線
３３ 非貫通導体
３４ 貫通導体
４１ 導電性接着材
４２ アンダーフィル樹脂
４３ 保護樹脂
４５ 保護樹脂
６０ 上層モジュール
６１ 第２の基板
６２ 第２のチップ保持面
６３ 第２のチップ接続端子
６３Ａ バンプ端子
６３Ｂ ワイヤ端子
６４ 下層モジュール接続端子
７１ 第２の半導体チップ
７２ 第２のチップ端子
７３ 突起電極
７４ ワイヤリード
８１ 表面配線
８２ 貫通導体
９１ 導電性接続部材

Claims (10)

  1. 複数の第１のチップ端子を有する第１の半導体チップと、
    前記第１の半導体チップの平面寸法よりも大きい第１のチップ保持面を有し、前記第１のチップ保持面の上に前記第１の半導体チップを保持した第１の基板とを備え、
    前記第１の基板は、
    前記第１のチップ保持面の上に設けられ、前記各第１のチップ端子と電気的に接続された複数の第１のチップ接続端子と、
    前記第１のチップ保持面の上における前記第１の半導体チップの保持領域の外側部分に設けられた複数の上層モジュール接続端子と、
    前記第１のチップ保持面と反対側の面の上に設けられた複数の外部基板接続端子と、
    前記第１の基板に埋め込まれた埋め込み配線と、
    前記第１の基板を貫通しないように形成された第１非貫通導体及び第２非貫通導体と、
    前記第１の基板を貫通する貫通導体とを有し、
    前記各上層モジュール接続端子は、前記第１のチップ接続端子と対応する前記外部基板接続端子との間にそれぞれ電気的に接続され、
    前記第１のチップ接続端子と前記埋め込み配線とは、前記第１非貫通導体を介して電気的に接続され、
    前記埋め込み配線と前記上層モジュール接続端子とは、前記第２非貫通導体を介して電気的に接続され、
    前記上層モジュール接続端子と前記外部接続端子とは、前記貫通導体を介して接続され、
    前記各第１のチップ接続端子は、前記外部基板接続端子とそれぞれ電気的に接続されていることを特徴とする積層半導体装置の下層モジュール。
  2. 前記各外部基板接続端子には、外部基板と接続可能な突起電極が設けられていることを特徴とする請求項１に記載の積層半導体装置の下層モジュール。
  3. 前記第２非貫通導体及び貫通導体は、前記上層モジュール接続端子の下側に設けられていることを特徴とする請求項１又は２に記載の積層半導体装置の下層モジュール。
  4. 前記第２非貫通導体及び貫通導体は、前記上層モジュール接続端子の下面における平面的に最も離れた２つの領域の互いに異なる側とそれぞれ接していることを特徴とする請求項３に記載の積層半導体装置の下層モジュール。
  5. 複数の第１のチップ端子を有する第１の半導体チップと、前記第１の半導体チップの平面寸法よりも大きい第１のチップ保持面を有し、前記第１のチップ保持面の上に前記第１の半導体チップを保持した第１の基板とを含む下層モジュールと、
    複数の第２のチップ端子を有する第２の半導体チップと、前記第２の半導体チップの平面寸法よりも大きい第２のチップ保持面を有し、前記第２のチップ保持面の上に前記第２の半導体チップを保持した第２の基板とを含む上層モジュールとを備え、
    前記第１の基板は、
    前記第１のチップ保持面に設けられ、前記各第１のチップ端子と電気的に接続された複数の第１のチップ接続端子と、
    前記第１のチップ保持面における前記第１の半導体チップの保持領域の外側部分に設けられた複数の上層モジュール接続端子と、
    それぞれが前記第１のチップ保持面と反対側の面に設けられた複数の外部基板接続端子と、
    前記第１の基板に埋め込まれた埋め込み配線と、
    前記第１の基板を貫通しないように形成された第１非貫通導体及び第２非貫通導体と、
    前記第１の基板を貫通する貫通導体とを有し、
    前記各上層モジュール接続端子は、前記第１のチップ接続端子と対応する前記外部基板接続端子との間にそれぞれ電気的に接続され、
    前記第１のチップ接続端子と前記埋め込み配線とは、前記第１非貫通導体を介して電気的に接続され、
    前記埋め込み配線と前記上層モジュール接続配線とは、前記第２非貫通導体を介して電気的に接続され、
    前記上層モジュール接続端子と前記外部接続端子とは、前記貫通導体を介して接続され、
    前記各第１のチップ接続端子は、前記外部基板接続端子とそれぞれ電気的に接続され、
    前記第２の基板は、
    前記第２のチップ保持面に設けられ、前記複数の第２のチップ端子のいずれかと電気的に接続された複数の第２のチップ接続端子と、
    前記第２のチップ保持面と反対側の面に設けられ、前記複数の第２のチップ接続端子のいずれかと電気的に接続された複数の下層モジュール接続端子を有し、
    前記下層モジュールと前記上層モジュールとは、前記第１のチップ保持面と、前記第２のチップ保持面と反対側の面とを対向させて積層され、
    前記各下層モジュール接続端子は、前記複数の上層モジュール接続端子のいずれかと電気的に接続されていることを特徴とする積層半導体装置。
  6. 前記各第２のチップ端子は、対応する前記第２のチップ接続端子とフリップチップ方式、ワイヤボンディング方式又はテープオートメーテッドボンディング方式によりそれぞれ電気的に接続されていることを特徴とする請求項５に記載の積層型半導体装置。
  7. 前記第２の半導体チップは、前記第２のチップ保持面の上に複数保持されていることを特徴とする請求項５又は６に記載の積層半導体装置。
  8. 前記複数の第２の半導体チップは、２個の前記第２の半導体チップが前記第２のチップ端子が設けられた面と反対側の面を互いに対向させて積層された積層チップとして前記第２のチップ保持面に保持されており、
    前記２個の第２の半導体チップの一方の前記各第２のチップ端子は、対応する前記第２のチップ接続端子とフリップチップ方式によりそれぞれ電気的に接続されており、
    前記２個の第２の半導体チップの他方の前記各第２のチップ端子は、対応する前記第２のチップ接続端子とワイヤボンディング方式又はテープオートメーテッドボンディング方式によりそれぞれ電気的に接続されていることを特徴とする請求項７に記載の積層半導体装置。
  9. 前記第２の基板は、ガラスエポキシ樹脂、ポリイミド樹脂、アラミド樹脂又はセラミックからなることを特徴とする請求項５から８のいずれか１項に記載の積層半導体装置。
  10. 前記第１の基板と前記第２の基板とは、同一の材料からなることを特徴とする請求項９に記載の積層半導体装置。
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