JP5265183B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に係り、特に、積層された複数の絶縁層と、他の配線基板が接続される側とは反対側に位置する積層された複数の絶縁層の面に設けられたテスト用パッド及び外部接続用パッドと、内部接続用パッドとテスト用パッドとを電気的に接続する第１の配線パターンと、半導体素子実装用パッドと外部接続用パッドとを電気的に接続する第２の配線パターンと、を有する配線基板を備えた半導体装置に関する。
従来の配線基板には、積層された複数の絶縁層と、他の配線基板が接続される側とは反対側に位置する積層された複数の絶縁層の面に設けられたテスト用パッド及び外部接続用パッドと、内部接続用パッドとテスト用パッドとを電気的に接続する第１の配線パターンと、半導体素子実装用パッドと外部接続用パッドとを電気的に接続する第２の配線パターンと、を有した配線基板（図１に示す第１の配線基板２０１に相当する）がある。
また、従来の半導体装置には、上記構成とされた配線基板と、その上方に配置された他の配線基板とを備え、内部接続端子を介して、配線基板と他の配線基板とを電気的に接続した構成とされた半導体装置（図１参照）がある。
図１は、従来の半導体装置の断面図である。
図１を参照するに、従来の半導体装置２００は、第１の配線基板２０１と、半導体素子２０２と、外部接続端子２０３と、第２の配線基板２０５と、電子部品２０６と、内部接続端子２０７とを有する。
第１の配線基板２０１は、コアレス基板であり、積層された複数の絶縁層２１１〜２１４と、半導体素子実装用パッド２１６Ａ，２１６Ｂと、内部接続用パッド２１７Ａ，２１７Ｂと、外部接続用パッド２１８Ａ，２１８Ｂと、テスト用パッド２１９Ａ，２１９Ｂと、第１の配線パターン２２１，２２２と、第２の配線パターン２２４，２２５とを有する。
積層された複数の絶縁層２１１〜２１４は、絶縁層２１１の下面２１１Ｂに、絶縁層２１２と、絶縁層２１３と、絶縁層２１４とが順次積層された構成とされている。
半導体素子実装用パッド２１６Ａ，２１６Ｂは、半導体素子２０２が実装される側の半導体素子実装用パッド２１６Ａ，２１６Ｂの面が絶縁層２１１の上面２１１Ａと略面一となるように、絶縁層２１１に内設されている。半導体素子実装用パッド２１６Ａ，２１６Ｂは、第１の配線基板２０１の中央部に対応する部分の絶縁層２１１に配置されている。
内部接続用パッド２１７Ａ，２１７Ｂは、内部接続端子２０７が接続される側の内部接続用パッド２１７Ａ，２１７Ｂの面が絶縁層２１１の上面２１１Ａと略面一となるように、絶縁層２１１に内設されている。内部接続用パッド２１７Ａ，２１７Ｂは、第１の配線基板２０１の外周部に対応する部分の絶縁層２１１に配置されている。
外部接続用パッド２１８Ａ，２１８Ｂは、絶縁層２１４の下面２１４Ａに設けられている。外部接続用パッド２１８Ａ，２１８Ｂは、第１の配線基板２０１の外周部に対応する部分の絶縁層２１４に配置されている。
テスト用パッド２１９Ａ，２１９Ｂは、絶縁層２１４の下面２１４Ａに設けられている。テスト用パッド２１９Ａ，２１９Ｂは、第１の配線基板２０１の中央部に対応する部分の絶縁層２１４に配置されている。テスト用パッド２１９Ａ，２１９Ｂは、半導体装置２００をマザーボード等の実装基板（図示せず）に実装する前に、半導体装置２００の電気的検査を行うためのパッドである。
第１の配線パターン２２１は、積層された複数の絶縁層２１１〜２１４に内設されており、複数の配線及びビアにより構成されている。第１の配線パターン２２１は、その一方の端部が内部接続用パッド２１７Ａと接続されており、他方の端部がテスト用パッド２１９Ａと接続されている。第１の配線パターン２２１は、絶縁層２１３の下面２１３Ａに設けられた引き回し用配線２３１を有する。引き回し用配線２３１は、第１の配線基板２０１の外周部に配置された内部接続用パッド２１７Ａから第１の配線基板２０１の中央部に配置されたテスト用パッド２１９Ａに第１の配線パターン２２１を引き回すための配線である。
第１の配線パターン２２２は、積層された複数の絶縁層２１１〜２１４に内設されており、複数の配線及びビアにより構成されている。第１の配線パターン２２２は、その一方の端部が内部接続用パッド２１７Ｂと接続されており、他方の端部がテスト用パッド２１９Ｂと接続されている。第１の配線パターン２２２は、絶縁層２１２の下面２１２Ａに設けられた引き回し用配線２３２を有する。引き回し用配線２３２は、第１の配線基板２０１の外周部に配置された内部接続用パッド２１７Ｂから第１の配線基板２０１の中央部に配置されたテスト用パッド２１９Ｂに第１の配線パターン２２２を引き回すための配線である。
第２の配線パターン２２４は、積層された複数の絶縁層２１１〜２１４に内設されており、複数の配線及びビアにより構成されている。第２の配線パターン２２４は、その一方の端部が半導体素子実装用パッド２１６Ａと接続されており、他方の端部が外部接続用パッド２１８Ａと接続されている。第２の配線パターン２２４は、絶縁層２１１の下面２１１Ａに設けられた引き回し用配線２３４を有する。引き回し用配線２３４は、第１の配線基板２０１の中央部に配置された半導体素子実装用パッド２１６Ａから第１の配線基板２０１の外周部に配置された外部接続用パッド２１８Ａに第２の配線パターン２２４を引き回すための配線である。
第２の配線パターン２２５は、積層された複数の絶縁層２１１〜２１４に内設されており、複数の配線及びビアにより構成されている。第２の配線パターン２２５は、その一方の端部が半導体素子実装用パッド２１６Ｂと接続されており、他方の端部が外部接続用パッド２１８Ｂと接続されている。第２の配線パターン２２５は、絶縁層２１２の下面２１２Ａに設けられた引き回し用配線２３５を有する。引き回し用配線２３５は、第１の配線基板２０１の中央部に配置された半導体素子実装用パッド２１６Ｂから第１の配線基板２０１の外周部に配置された外部接続用パッド２１８Ｂに第２の配線パターン２２５を引き回すための配線である。
半導体素子２０２は、第１の配線基板２０１に設けられた半導体素子実装用パッド２１６Ａ，２１６Ｂに実装されている。外部接続端子２０３は、外部接続用パッド２１８Ａ，２１８Ｂに設けられている。外部接続端子２０３は、マザーボード等の実装基板（図示せず）と接続される端子である。
第２の配線基板２０５は、積層された複数の絶縁層２４１〜２４３と、半導体素子接続用パッド２４５と、内部接続用パッド２４７と、配線パターン２４８とを有する。
積層された複数の絶縁層２４１〜２４３は、絶縁層２４１の下面２４１Ｂに、絶縁層２４２と、絶縁層２４３とが順次積層された構成とされている。
半導体素子接続用パッド２４５は、半導体素子２０６が実装される側の半導体素子接続用パッド２４５の面が絶縁層２４１の上面２４１Ａと略面一となるように、絶縁層２４１に内設されている。
内部接続用パッド２４７は、絶縁層２４３の下面２４３Ａに設けられている。内部接続用パッド２４７は、内部接続端子２０７と接続されており、内部接続端子２０７を介して、第１の配線基板２０１と電気的に接続されている。
半導体素子２０６は、第２の配線基板２０５に設けられた半導体素子接続用パッド２４５に実装されている。内部接続端子２０７は、第１の配線基板２０１と第２の配線基板２０５との間に配置されている。内部接続端子２０７は、その下端が第１の配線基板２０１に設けられた内部接続用パッド２１７Ａ，２１７Ｂと接続されており、上端が第２の配線基板２０５に設けられた内部接続用パッド２４７と接続されている（例えば、特許文献１参照。）。
特開２００６−３５１５６５号公報
しかしながら、従来の半導体装置２００では、第１の配線基板２０１の外周部に対応する部分の絶縁層２１４の下面２１４Ａに、外部接続端子２０３が配設される外部接続用パッド２１８Ａ，２１８Ｂを配置していたため、例えば、マザーボード等の実装基板のパッド（図示せず）に配置したはんだを加熱、溶融させて、第１の配線基板２０１を実装基板に実装する場合、半導体素子２０２、第１の配線基板２０１、及び実装基板等の熱膨張係数の差により第１の配線基板２０１に反りが発生して、第１の配線基板２０１の外周部が上方（言い換えれば、実装基板から離間する方向）に反ってしまう。この場合、第１の配線基板２０１の外部接続用パッド２１８Ａ，２１８Ｂに設けられた外部接続端子２０３と実装基板のパッドとの間で接続不良が発生して、第１の配線基板２０１と実装基板との間の電気的な接続信頼性が低下するという問題があった。
また、従来の半導体装置２００では、引き回し用配線２３１，２３２を備えた第１の配線パターン２２１，２２２を用いて、第１の配線基板２０１の外周部に配置された内部接続用パッド２１７Ａ，２１７Ｂと第１の配線基板２０１の中央部に配置されたテスト用パッド２１９Ａ，２１９Ｂとを電気的に接続すると共に、引き回し用配線２３４，２３５を備えた第２の配線パターン２２４，２２５を用いて、第１の配線基板２０１の中央部に配置された半導体素子実装用パッド２１６Ａ，２１６Ｂと第１の配線基板２０１の外周部に配置された外部接続用パッド２１８Ａ，２１８Ｂとを電気的に接続していたため、第１及び第２の配線パターンの配線長が長くなると共に、第１及び第２の配線パターンの引き回しが煩雑となり、クロストーク（ノイズ）が発生してしまうという問題があった。
なお、上記２つの問題は、第１及び／又は第２の配線基板２０１，２０５がコア基板を有したコア付きビルドアップ基板の場合でも発生する。
そこで本発明は、上述した問題点に鑑みなされたものであり、実装基板と接続された際の電気的な接続信頼性を向上できると共に、クロストークを低減することのできる半導体装置を提供することを目的とする。
本発明の一観点によれば、積層された複数の絶縁層と、前記積層された複数の絶縁層の上面側に設けられた内部接続用パッドと、前記積層された複数の絶縁層の上面側に設けられ、半導体素子が実装される半導体素子実装用パッドと、前記積層された複数の絶縁層の下面側に設けられたテスト用パッドと、前記積層された複数の絶縁層の下面側に設けられ、外部接続端子が配設される外部接続用パッドと、前記積層された複数の絶縁層に内設され、前記内部接続用パッドと前記テスト用パッドとを電気的に接続する第１の配線パターンと、前記積層された複数の絶縁層に内設され、前記半導体素子実装用パッドと前記外部接続用パッドとを電気的に接続する第２の配線パターンと、を有する第１の配線基板と、前記第１の配線基板の上方に配置され、内部接続端子を介して、前記第１の配線基板と電気的に接続される第２の配線基板と、前記半導体素子実装用パッドに実装された半導体素子と、を備えた半導体装置であって、前記外部接続用パッドを前記テスト用パッドよりも内側に配置し、前記半導体素子実装用パッドを前記内部接続用パッドよりも内側に配置し、前記第２の配線パターンを前記第１の配線パターンよりも内側に設け、前記第１の配線基板と前記第２の配線基板との間に、前記半導体素子及び前記内部接続端子を封止する封止樹脂を設けたことを特徴とする半導体装置が提供される。

本発明によれば、外部接続用パッドをテスト用パッドよりも内側に配置することにより、第１の配線基板の外周部よりも内側に位置する部分の半導体装置の反り（例えば、マザーボード等の実装基板のパッドに配置されるはんだを加熱、溶融して、半導体装置を実装基板に実装する際に発生する半導体装置の反り）の方が第１の配線基板の外周部に対応する部分の半導体装置の反りよりも小さいため、外部接続用パッドに配設される外部接続端子と実装基板のパッドとの接続信頼性が向上し、半導体装置と実装基板との間の電気的な接続信頼性を向上させることができる。
また、外部接続用パッドをテスト用パッドよりも内側に配置することにより、内部接続用パッドとテスト用パッドとを電気的に接続する第１の配線パターン、及び半導体素子実装用パッドと外部接続用パッドとを電気的に接続する第２の配線パターンの配線長を短くすることが可能となると共に、第１及び第２の配線パターンの引き回しが煩雑でなくなるため、第１及び第２の配線パターンに起因するクロストーク（ノイズ）を低減することができる。
本発明によれば、実装基板と接続された半導体装置の電気的な接続信頼性を向上できると共に、クロストークを低減することができる。
次に、図面に基づいて本発明の実施の形態について説明する。
（実施の形態）
図２は、本発明の実施の形態に係る半導体装置の断面図である。
図２を参照するに、本実施の形態の半導体装置１０は、第１の配線基板１１と、半導体素子１２と、外部接続端子１３と、電子部品１６と、第２の配線基板１７と、電子部品１８と、内部接続端子１９とを有する。
第１の配線基板１１は、コアレス基板であり、積層された複数の絶縁層２１，２２と、半導体素子実装用パッド２５，２６と、電子部品実装用パッド２７と、内部接続用パッド２８，２９と、外部接続用パッド３１，３２と、テスト用パッド３４，３５と、第１の配線パターン３７，３８と、第２の配線パターン４１，４２とを有する。
積層された複数の絶縁層２１，２２は、絶縁層２１の下面２１Ｂに、絶縁層２２が積層された構成とされている。絶縁層２１，２２としては、例えば、絶縁樹脂層を用いることができる。また、絶縁樹脂層の材料としては、例えば、エポキシ樹脂、ポリイミド樹脂等を用いることができる。
半導体素子実装用パッド２５，２６は、半導体素子１２が実装される側の半導体素子実装用パッド２５，２６の実装面２５Ａ，２６Ａが絶縁層２１の上面２１Ａ（積層された複数の絶縁層２１，２２の上面）と略面一となるように、絶縁層２１に内設されている。半導体素子実装用パッド２５，２６は、第１の配線基板１１の中央部に対応する部分の絶縁層２１に配置されている。半導体素子実装用パッド２５，２６としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。半導体素子実装用パッド２５，２６として、Ｃｕ膜を用いた場合、Ｃｕ膜上に、拡散防止膜（例えば、Ｎｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ積層膜）を形成してもよい。
電子部品実装用パッド２７は、半導体素子１２が実装される側の電子部品実装用パッド２７の実装面２７Ａが絶縁層２１の上面２１Ａ（積層された複数の絶縁層２１，２２の上面）と略面一となるように、絶縁層２１に内設されている。電子部品実装用パッド２７は、半導体素子実装用パッド２５の近傍に配置されており、半導体素子実装用パッド２５と電気的に接続されている。電子部品実装用パッド２７は、電子部品１６を実装するためのパッドである。電子部品実装用パッド２７としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。電子部品実装用パッド２７として、Ｃｕ膜を用いた場合、Ｃｕ膜上に、拡散防止膜（例えば、Ｎｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ積層膜）を形成してもよい。
内部接続用パッド２８，２９は、内部接続端子１９が接続される側の内部接続用パッド２８，２９の面２８Ａ，２９Ａが絶縁層２１の上面２１Ａ（積層された複数の絶縁層２１，２２の上面）と略面一となるように、絶縁層２１に内設されている。内部接続用パッド２８，２９は、第１の配線基板１１の外周部に対応する部分の絶縁層２１に配置されている。内部接続用パッド２８，２９としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。なお、内部接続端子１９と対向する内部接続用パッド２８，２９の面に、拡散防止膜（例えば、Ｎｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ積層膜）を設けてもよい。
外部接続用パッド３１，３２は、外部接続端子１３が配設される端子であり、絶縁層２２の下面２２Ａ（積層された複数の絶縁層２１，２２の下面）に設けられている。外部接続用パッド３１，３２は、テスト用パッド３４，３５よりも内側に配置されている。外部接続用パッド３１，３２としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。なお、外部接続端子１３と対向する外部接続用パッド３１，３２の面に、拡散防止膜（例えば、Ｎｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ積層膜）を設けてもよい。
このように、外部接続用パッド３１，３２をテスト用パッド３４，３５よりも内側に配置することにより、第１の配線基板１１の外周部よりも内側に位置する部分の第１の配線基板１１の反り（例えば、マザーボード等の実装基板１４のパッド１５に配置されるはんだを加熱、溶融して、第１の配線基板１１を実装基板１４に実装する際に発生する第１の配線基板１１の反り）の方が第１の配線基板１１の外周部の反りよりも小さいため、外部接続用パッド３１，３２に配設される外部接続端子１３と実装基板１４のパッド１５との接続信頼性が向上し、第１の配線基板１１と実装基板１４との間の電気的な接続信頼性を向上させることができる。
また、外部接続用パッド３１，３２をテスト用パッド３４，３５よりも内側に配置することにより、内部接続用パッド２８，２９とテスト用パッド３４，３５とを電気的に接続する第１の配線パターン３７，３８、及び半導体素子実装用パッド２５，２６と外部接続用パッド３１，３２とを電気的に接続する第２の配線パターン４１，４２の配線長を短くすることが可能になると共に、第１及び第２の配線パターン３７，３８，４１，４２の引き回しが煩雑でなくなるため、第１及び第２の配線パターン３７，３８，４１，４２に起因するクロストーク（ノイズ）を低減することができる。
外部接続用パッド３１，３２は、第１の配線基板１１の中央部に対応する部分の絶縁層２２の下面２２Ａに配置されている。このように、第１の配線基板１１のなかで最も反りの小さい第１の配線基板１１の中央部に対応する部分の絶縁層２２の下面２２Ａに外部接続用パッド３１，３２を配置することにより、第１の配線基板１１と実装基板１４との間の電気的な接続信頼性をさらに向上させることができる。
外部接続用パッド３１は、積層された複数の絶縁層２１，２２を介して、半導体素子実装用パッド２５と対向するように配置されており、外部接続用パッド３２は、積層された複数の絶縁層２１，２２を介して、半導体素子実装用パッド２６と対向するように配置されている。
このように、外部接続用パッド３１，３２を半導体素子実装用パッド２５，２６と対向するように配置することにより、外部接続用パッド３１と半導体素子実装用パッド２５とを電気的に接続する第２の配線パターン４１、及び外部接続用パッド３２と半導体素子実装用パッド２６とを電気的に接続する第２の配線パターン４２の配線長を極力短くすることが可能となる（言い換えれば、従来の第１の配線基板２０１（図１参照）に設けられていた引き回し用配線２２４，２２５が不要となる）ため、第２の配線パターン４１，４２に起因するクロストーク（ノイズ）をさらに低減することができる。
テスト用パッド３４，３５は、半導体装置１０の電気的検査を行うためのテスト用のパッドである。テスト用パッド３４，３５は、第１の配線基板１１の外周部に対応する部分の絶縁層２２の下面２２Ａ（積層された複数の絶縁層２１，２２の下面）に設けられている。テスト用パッド３４，３５は、外部接続用パッド３１，３２よりも外側に位置する部分の絶縁層２２の下面２２Ａに配置されている。
テスト用パッド３４は、積層された複数の絶縁層２１，２２を介して、内部接続用パッド２８と対向するように配置されており、テスト用パッド３５は、積層された複数の絶縁層２１，２２を介して、内部接続用パッド２９と対向するように配置されている。
このように、テスト用パッド３４，３５を内部接続用パッド２８，２９と対向するように配置することにより、テスト用パッド３４と内部接続用パッド２８とを電気的に接続する第１の配線パターン３７、及びテスト用パッド３５と内部接続用パッド２９とを電気的に接続する第１の配線パターン３８の配線長を極力短くすることが可能となる（言い換えれば、従来の第１の配線基板２０１（図１参照）に設けられていた引き回し用配線２２１，２２２が不要となる）ため、第１の配線パターン３７，３８に起因するクロストーク（ノイズ）をさらに低減することができる。
テスト用パッド３４，３５は、例えば、その形成領域が平面視額縁形状となるように、絶縁層２２の下面２２Ａに設けることができる。また、テスト用パッド３４，３５は、第１の配線基板１１全体において、第１の配線基板１１の反りの量が最も大きい第１の配線基板１１の角部にのみ設けてもよい。
このように、反りの量の大きい第１の配線基板１１の角部に対応する部分の絶縁層２２の下面２２Ａにのみテスト用パッド３４，３５を設けることにより、第１の配線基板１１の反りの量の小さい部分に対応する絶縁層２２の下面２２Ａに、外部接続用パッド３１，３２を配設することができる。
上記テスト用パッド３４，３５としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。なお、テスト用パッド３４，３５に、拡散防止膜（例えば、Ｎｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ積層膜）を設けてもよい。
第１の配線パターン３７は、積層された複数の絶縁層２１，２２に設けられており、ビア４５，４７と、配線４６とを有した構成とされている。ビア４５は、内部接続用パッド２８の下方に位置する部分の絶縁層２１を貫通するように設けられている。ビア４５の上端は、内部接続用パッド２８と接続されている。配線４６は、絶縁層２１の下面２１Ｂに設けられている。配線４６は、ビア４５の下端と接続されている。ビア４７は、配線４６とテスト用パッド３４との間に配置された部分の絶縁層２２を貫通するように設けられている。ビア４７は、その上端が配線４６と接続されており、下端がテスト用パッド３４と接続されている。
上記構成とされた第１の配線パターン３７は、絶縁層２１，２２を介して、対向配置された内部接続用パッド２８とテスト用パッド３４とを電気的に接続するための導体である。第１の配線パターン３７としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
このように、絶縁層２１，２２を介して、対向配置された内部接続用パッド２８とテスト用パッド３４との間に、内部接続用パッド２８とテスト用パッド３４とを電気的に接続する第１の配線パターン３７を設けることにより、従来の第１の配線基板２０１（図１参照）に設けられ、内部接続用パッド２１７Ａ，２１７Ｂとテスト用パッド２１９Ａ，２１９Ｂとを電気的に接続する第１の配線パターン２２１，２２２よりも第１の配線パターン３７の配線長を短くすることができる。
第１の配線パターン３８は、積層された複数の絶縁層２１，２２に設けられており、ビア５１，５３と、配線５２とを有した構成とされている。ビア５１は、内部接続用パッド２９の下方に位置する部分の絶縁層２１を貫通するように設けられている。ビア５１の上端は、内部接続用パッド２９と接続されている。配線５２は、絶縁層２１の下面２１Ｂに設けられている。配線５２は、ビア５１の下端と接続されている。ビア５３は、配線５２とテスト用パッド３５との間に配置された部分の絶縁層２２を貫通するように設けられている。ビア５３は、その上端が配線５２と接続されており、下端がテスト用パッド３５と接続されている。
上記構成とされた第１の配線パターン３８は、絶縁層２１，２２を介して、対向配置された内部接続用パッド２９とテスト用パッド３５とを電気的に接続するための導体である。第１の配線パターン３８としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
このように、絶縁層２１，２２を介して、対向配置された内部接続用パッド２９とテスト用パッド３５との間に、内部接続用パッド２９とテスト用パッド３５とを電気的に接続する第１の配線パターン３８を設けることにより、従来の第１の配線基板２０１（図１参照）に設けられ、内部接続用パッド２１７Ａ，２１７Ｂとテスト用パッド２１９Ａ，２１９Ｂとを電気的に接続する第１の配線パターン２２１，２２２よりも第１の配線パターン３８の配線長を短くすることができる。これにより、積層された複数の絶縁層２１，２２の層数を従来よりも少なくすることが可能となるため、第１の配線基板１１の厚さ方向のサイズを小型化することができる。
第２の配線パターン４１は、積層された複数の絶縁層２１，２２に設けられており、ビア５５，５７と、配線５６とを有した構成とされている。ビア５５は、半導体素子実装用パッド２５の下方に位置する部分の絶縁層２１を貫通するように設けられている。ビア５５の上端は、半導体素子実装用パッド２５と接続されている。配線５６は、絶縁層２１の下面２１Ｂに設けられている。配線５６は、ビア５５の下端と接続されている。ビア５７は、配線５６と外部接続用パッド３１との間に配置された部分の絶縁層２２を貫通するように設けられている。ビア５７は、その上端が配線５６と接続されており、下端が外部接続用パッド３１と接続されている。
上記構成とされた第２の配線パターン４１は、絶縁層２１，２２を介して、対向配置された半導体素子実装用パッド２５と外部接続用パッド３１とを電気的に接続するための導体である。第２の配線パターン４１としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
このように、絶縁層２１，２２を介して、対向配置された半導体素子実装用パッド２５と外部接続用パッド３１との間に、半導体素子実装用パッド２５と外部接続用パッド３１とを電気的に接続する第２の配線パターン４１を設けることにより、従来の第１の配線基板２０１（図１参照）に設けられ、半導体素子実装用パッド２１６Ａ，２１６Ｂと外部接続用パッド２１８Ａ，２１８Ｂとを電気的に接続する第２の配線パターン２２１，２２２よりも第２の配線パターン４１の配線長を短くすることができる。これにより、積層された複数の絶縁層２１，２２の層数を従来よりも少なくすることが可能となるため、第１の配線基板１１の厚さ方向のサイズを小型化することができる。
第２の配線パターン４２は、積層された複数の絶縁層２１，２２に設けられており、ビア６１，６３と、配線６２とを有した構成とされている。ビア６１は、半導体素子実装用パッド２６の下方に位置する部分の絶縁層２１を貫通するように設けられている。ビア６１の上端は、半導体素子実装用パッド２６と接続されている。配線６２は、絶縁層２１の下面２１Ｂに設けられている。配線６２は、ビア６１の下端と接続されている。ビア６３は、配線６２と外部接続用パッド３２との間に配置された部分の絶縁層２２を貫通するように設けられている。ビア６３は、その上端が配線６２と接続されており、下端が外部接続用パッド３２と接続されている。
上記構成とされた第２の配線パターン４２は、絶縁層２１，２２を介して、対向配置された半導体素子実装用パッド２６と外部接続用パッド３２とを電気的に接続するための導体である。第２の配線パターン４２としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。
このように、絶縁層２１，２２を介して、対向配置された半導体素子実装用パッド２６と外部接続用パッド３２との間に、半導体素子実装用パッド２６と外部接続用パッド３２とを電気的に接続する第２の配線パターン４２を設けることにより、従来の第１の配線基板２０１（図１参照）に設けられ、半導体素子実装用パッド２１６Ａ，２１６Ｂと外部接続用パッド２１８Ａ，２１８Ｂとを電気的に接続する第２の配線パターン２２１，２２２よりも第２の配線パターン４２の配線長を短くすることができる。
半導体素子１２は、半導体素子実装用パッド２５，２６に実装（フリップチップ実装）されている。半導体素子１２としては、例えば、ロジック用半導体素子を用いることができる。
外部接続端子１３は、外部接続用パッド３１，３２に設けられている。外部接続端子１３は、マザーボード等の実装基板１４に半導体装置１０を実装する際、マザーボード等の実装基板１４に設けられたパッド１５と電気的に接続される端子である。外部接続端子１３としては、例えば、はんだボールを用いることができる。
電子部品１６は、電子部品実装用パッド２７に実装されており、半導体素子１２と電気的に接続されている。電子部品１６としては、例えば、チップコンデンサ、チップインダクタ、チップ抵抗等を用いることができる。
第２の配線基板１７は、積層された複数の絶縁層７１〜７３と、電子部品実装用パッド７５，７６と、内部接続用パッド７８，７９と、配線パターン８１，８２とを有する。
積層された複数の絶縁層７１〜７３は、絶縁層７１の下面７１Ｂに、絶縁層７２と、絶縁層７３とが順次積層された構成とされている。絶縁層７１〜７３としては、例えば、絶縁樹脂層を用いることができる。絶縁樹脂層の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
電子部品実装用パッド７５，７６は、電子部品１８が実装される側の電子部品実装用パッド７５，７６の面７５Ａ，７６Ａが絶縁層７１の上面７１Ａと略面一となるように、絶縁層７１に内設されている。電子部品実装用パッド７５，７６としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。なお、電子部品１８と対向する電子部品実装用パッド７５，７６の面に、拡散防止膜（例えば、Ｎｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ積層膜）を設けてもよい。
内部接続用パッド７８，７９は、絶縁層７３の下面７３Ａに設けられている。内部接続用パッド７８，７９は、内部接続端子１９と接続されている。内部接続用パッド７８は、内部接続端子１９を介して、第１の配線基板１１に設けられた内部接続用パッド２８と電気的に接続されている。また、内部接続用パッド７８は、配線パターン８１を介して、電子部品実装用パッド７５と電気的に接続されている。内部接続用パッド７９は、内部接続端子１９を介して、第１の配線基板１１に設けられた内部接続用パッド２９と電気的に接続されている。また、内部接続用パッド７９は、配線パターン８２を介して、電子部品実装用パッド７６と電気的に接続されている。内部接続用パッド７８，７９としては、例えば、金属膜（例えば、Ｃｕ膜）を用いることができる。なお、内部接続端子１９と対向する内部接続用パッド７８，７９の面に、拡散防止膜（例えば、Ｎｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ積層膜）を設けてもよい。
配線パターン８１は、積層された複数の絶縁層７１〜７３に設けられており、ビア８５，８７，８９と、配線８６，８８とを有した構成とされている。ビア８５は、電子部品実装用パッド７５の下方に配置された部分の絶縁層７１を貫通するように設けられている。ビア８５の上端は、電子部品実装用パッド７５と接続されている。配線８６は、絶縁層７１の下面７１Ｂに設けられている。配線８６は、ビア８５の下端と接続されている。ビア８７は、配線８６の下方に配置された部分の絶縁層７２を貫通するように設けられている。配線８８は、絶縁層７２の下面７２Ａに設けられている。配線８８は、ビア８７の下端と接続されている。ビア８９は、内部接続用パッド７８と配線８８との間に配置された部分の絶縁層７３を貫通するように設けられている。ビア８９は、その上端が配線８８と接続されており、下端が内部接続用パッド７８と接続されている。上記構成とされた配線パターン８１は、電子部品実装用パッド７５と内部接続用パッド７８とを電気的に接続している。
配線パターン８２は、積層された複数の絶縁層７１〜７３に設けられており、ビア９１，９３，９５と、配線９２，９４とを有した構成とされている。ビア９１は、電子部品実装用パッド７６の下方に配置された部分の絶縁層７１を貫通するように設けられている。ビア９１の上端は、電子部品実装用パッド７６と接続されている。配線９２は、絶縁層７１の下面７１Ｂに設けられている。配線９２は、ビア９１の下端と接続されている。ビア９３は、配線９２の下方に配置された部分の絶縁層７２を貫通するように設けられている。配線９４は、絶縁層７２の下面７２Ａに設けられている。配線９４は、ビア９３の下端と接続されている。ビア９５は、内部接続用パッド７９と配線９４との間に配置された部分の絶縁層７３を貫通するように設けられている。ビア９５は、その上端が配線９４と接続されており、下端が内部接続用パッド７９と接続されている。上記構成とされた配線パターン８２は、電子部品実装用パッド７６と内部接続用パッド７９とを電気的に接続している。
電子部品１８は、第２の配線基板１７に設けられた電子部品実装用パッド７５，７６に実装されている。電子部品１８としては、例えば、半導体素子、チップコンデンサ、チップ抵抗、チップインダクタ等を用いることができる。
内部接続端子１９は、第１の配線基板１１に設けられた内部接続用パッド２８と第２の配線基板１７に設けられた内部接続用パッド７８との間、及び第１の配線基板１１に設けられた内部接続用パッド２９と第２の配線基板１７に設けられた内部接続用パッド７９との間に配設されている。内部接続端子１９は、内部接続用パッド２８と内部接続用パッド７８とを電気的に接続すると共に、内部接続用パッド２９と内部接続用パッド７９とを電気的に接続するための端子である。内部接続端子１９の直径は、内部接続端子１９により第１の配線基板１１と第２の配線基板１７と間に形成される隙間に半導体素子１２を収容可能な大きさとされている。内部接続端子としては、例えば、はんだボールや、第１の配線基板と第２の配線基板１７との間を所定の間隔に保つためのコア部と、コア部を覆う被覆部とを有した導電性ボール等を用いることができる。
このように、第１の配線基板１１と第２の配線基板１７との間を所定の間隔に保つためのコア部を有した導電性ボールを内部接続端子１９として用いることにより、半導体装置１０が外力を受けた場合でも第１の配線基板１１と第２の配線基板１７との間を所定の間隔に保つことができる。また、第１の配線基板１１に対して略平行となるように、第１の配線基板１１に第２の配線基板１７を精度良く実装することができる。
コア部としては、例えば、金属ボール（例えば、Ｃｕボール）や樹脂ボールを用いることができる。樹脂ボールの材料としては、例えば、ポリスチレン、ポリアクリル酸エステル、ポリ塩化ビニル等を用いることができる。また、被覆部の材料としては、例えば、はんだを用いることができる。
本実施の形態の半導体装置によれば、外部接続用パッド３１，３２をテスト用パッド３４，３５よりも内側に配置することにより、第１の配線基板１１の外周部よりも内側に位置する部分の半導体装置１０の反り（例えば、マザーボード等の実装基板１４のパッド１５に配置されるはんだを加熱、溶融して、半導体装置１０を実装基板１４に実装する際に発生する半導体装置１０の反り）の方が第１の配線基板１１の外周部に対応する部分の半導体装置１０の反りよりも小さいため、外部接続用パッド３１，３２に配設される外部接続端子１３と実装基板１４のパッド１５との接続信頼性が向上し、半導体装置１０と実装基板１４との間の電気的な接続信頼性を向上させることができる。
また、外部接続用パッド３１，３２をテスト用パッド３４，３５よりも内側に配置することにより、内部接続用パッド２８，２９とテスト用パッド３４，３５とを電気的に接続する第１の配線パターン３７，３８、及び半導体素子実装用パッド２５，２６と外部接続用パッド３１，３２とを電気的に接続する第２の配線パターン４１，４２の配線長を短くすることが可能になると共に、第１及び第２の配線パターン３７，３８，４１，４２の引き回しが煩雑でなくなるため、第１及び第２の配線パターン３７，３８，４１，４２に起因するクロストーク（ノイズ）を低減することができる。
なお、第１の配線基板１１に設けられた積層された絶縁層２１，２２の間にコア基板（例えば、ガラス繊維に樹脂を含浸させたガラスエポキシ基板）を設けてもよい。つまり、第１の配線基板１１としてコア付きビルドアップ基板を用いた場合でも本実施の形態の配線基板１１（コアレス基板）と同様な効果を得ることができる。また、第２の配線基板１７としてコア付きビルドアップ基板を用いてもよい。
図３は、本発明の実施の形態の第１変形例に係る半導体装置の断面図である。図３において、本実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図３を参照するに、本実施の形態の第１変形例の半導体装置１００は、本実施の形態の半導体装置１０に設けられた第１の配線基板１１と第２の配線基板１７との隙間に、半導体素子１２及び内部接続端子１９を封止する封止樹脂１０１を設けた以外は半導体装置１０と同様に構成される。
封止樹脂１０１は、第１の配線基板１１と第２の配線基板１７との隙間を充填するように配置されている。封止樹脂１０１としては、例えば、モールド樹脂を用いることができる。また、モールド樹脂の材料としては、例えば、エポキシ樹脂を用いることができる。
このように、第１の配線基板１１と第２の配線基板１７との隙間に配置された半導体素子１２及び内部接続端子１９を封止する封止樹脂１０１を設けることにより、第１及び第２の配線基板１１，１７と内部接続端子１９との接続強度を向上できると共に、外部から半導体装置１００が衝撃を受けた際、半導体素子１２の破損を防止することができる。
図４は、本発明の実施の形態の第２変形例に係る半導体装置の断面図である。図４において、本実施の形態の第１変形例の半導体装置１００と同一構成部分には同一符号を付す。
図４を参照するに、本実施の形態の第２変形例の半導体装置１１０は、本実施の形態の第１変形例の半導体装置１００の構成に、さらに電子部品１８を封止する封止樹脂１１１を設けた以外は半導体装置１１０と同様に構成される。
封止樹脂１１１は、電子部品１８を封止するように、絶縁層７１の上面７１Ａに設けられている。封止樹脂１１１としては、例えば、モールド樹脂を用いることができる。また、モールド樹脂の材料としては、例えば、エポキシ樹脂を用いることができる。
このように、絶縁層７１の上面７１Ａに電子部品１８を封止する封止樹脂１１１を設けることにより、外部から半導体装置１００が衝撃を受けた際、電子部品１８の破損を防止することができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、上記説明した半導体装置１０，１００，１１０において、半導体素子１２の接続方法、及び電子部品１８として半導体素子を用いた場合の電子部品１８の接続方法としては、フリップチップ接続を用いてもよいし、ワイヤボンディング接続を用いてもよい。
本発明は、実装基板と接続されると共に、他の配線基板と電気的に接続される配線基板を備えた半導体装置に適用できる。
従来の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の断面図である。 本発明の実施の形態の第１変形例に係る半導体装置の断面図である。 本発明の実施の形態の第２変形例に係る半導体装置の断面図である。
符号の説明
１０，１００，１１０ 半導体装置
１１ 第１の配線基板
１２ 半導体素子
１３ 外部接続端子
１４ 実装基板
１５ パッド
１６，１８ 電子部品
１７ 第２の配線基板
１９ 内部接続端子
２１，２２，７１〜７３ 絶縁層
２１Ａ，７１Ａ 上面
２１Ｂ，２２Ａ，７１Ｂ，７２Ａ，７３Ａ 下面
２５，２６ 半導体素子実装用パッド
２５Ａ，２６Ａ，２７Ａ 実装面
２７ 電子部品実装用パッド
２８，２９，７８，７９ 内部接続用パッド
２８Ａ，２９Ａ，７５Ａ，７６Ａ 面
３１，３２ 外部接続用パッド
３４，３５ テスト用パッド
３７，３８ 第１の配線パターン
４１，４２ 第２の配線パターン
４５，４７，５１，５３，５５，５７，６１，６３，８５，８７，８９，９１，９３，９５ ビア
４６，５２，５６，６２，８６，８８，９２，９４ 配線
７５，７６ 電子部品実装用パッド
８１，８２ 配線パターン
１０１，１１１ 封止樹脂

Claims (7)

  1. 積層された複数の絶縁層と、前記積層された複数の絶縁層の上面側に設けられた内部接続用パッドと、前記積層された複数の絶縁層の上面側に設けられ、半導体素子が実装される半導体素子実装用パッドと、前記積層された複数の絶縁層の下面側に設けられたテスト用パッドと、前記積層された複数の絶縁層の下面側に設けられ、外部接続端子が配設される外部接続用パッドと、前記積層された複数の絶縁層に内設され、前記内部接続用パッドと前記テスト用パッドとを電気的に接続する第１の配線パターンと、前記積層された複数の絶縁層に内設され、前記半導体素子実装用パッドと前記外部接続用パッドとを電気的に接続する第２の配線パターンと、を有する第１の配線基板と、
    前記第１の配線基板の上方に配置され、内部接続端子を介して、前記第１の配線基板と電気的に接続される第２の配線基板と、
    前記半導体素子実装用パッドに実装された半導体素子と、を備えた半導体装置であって、
    前記外部接続用パッドを前記テスト用パッドよりも内側に配置し、前記半導体素子実装用パッドを前記内部接続用パッドよりも内側に配置し、
    前記第２の配線パターンを前記第１の配線パターンよりも内側に設け、
    前記第１の配線基板と前記第２の配線基板との間に、前記半導体素子及び前記内部接続端子を封止する封止樹脂を設けたことを特徴とする半導体装置。
  2. 前記テスト用パッドを、前記第１の配線基板の角部にのみ設けたことを特徴とする請求項１に記載の半導体装置。
  3. 前記外部接続用パッドを前記第１の配線基板の中央部に対応する部分に配置したことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記テスト用パッドを前記内部接続用パッドと対向するように配置すると共に、前記半導体素子実装用パッドを前記外部接続用パッドと対向するように配置したことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
  5. 前記内部接続端子は、前記第１の配線基板と前記第２の配線基板との間を所定の間隔に保つためのコア部と、前記コア部を覆う被覆部とを有した導電性ボールであることを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
  6. 前記積層された複数の絶縁層の間に、コア基板を設けたことを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置。
  7. 前記第１の配線基板と対向する側とは反対側に位置する前記第２の配線基板の面に、電子部品を設けたことを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
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