CN101459156B - 半导体器件 - Google Patents

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Abstract

本发明公开一种半导体器件，该半导体器件包括配线基板，所述配线基板具有：多个堆叠的绝缘层；测试焊盘和外部连接焊盘，其布置在多个堆叠的绝缘层的与连接有另一个配线基板的一侧相反的一侧的表面上；第一配线图案，其使内部连接焊盘与测试焊盘电连接；以及第二配线图案，其使半导体元件安装焊盘与外部连接焊盘电连接。外部连接焊盘位于测试焊盘的内侧。

Description

半导体器件
技术领域
本发明涉及一种半导体器件。更具体地说，本发明涉及包括配线基板的半导体器件，该配线基板具有：多个堆叠的绝缘层；测试焊盘和外部连接焊盘，其布置在堆叠的绝缘层的与连接另一个配线基板的表面相反的表面上；第一配线图案，其使内部连接焊盘与测试焊盘电连接；以及第二配线图案，其使半导体元件安装焊盘与外部连接焊盘电连接。 
背景技术
配线基板(对应于图1所示的第一配线基板201)具有：多个堆叠的绝缘层；测试焊盘和外部连接焊盘，其布置在堆叠的绝缘层的与连接另一个配线基板的表面相反的表面上；第一配线图案，其使内部连接焊盘与测试焊盘电连接；以及第二配线图案，其使半导体元件安装焊盘与外部连接焊盘电连接。 
半导体器件(见图1)包括具有上述构造的配线基板和设置在该配线基板上面的另一个配线基板，并且构造成使该配线基板与所述另一个配线基板电连接。 
图1是现有技术的半导体器件的剖视图。 
参考图1，现有技术的半导体器件200具有：第一配线基板201、半导体元件202、外部连接端子203、第二配线基板205、电子部件206和内部连接端子207。 
第一配线基板201为无芯配线基板，并且具有：多个堆叠的绝缘层211至214、半导体元件安装焊盘216A和216B、内部连接焊盘217A和217B、外部连接焊盘218A和218B、测试焊盘219A和219B、第一配线图案221和222以及第二配线图案224和225。 
多个堆叠的绝缘层211至214具有这种构造，即：绝缘层212、 绝缘层213和绝缘层214顺序地堆叠在绝缘层211的下表面211B上。 
半导体元件安装焊盘216A和216B布置在绝缘层211内，使得半导体元件安装焊盘216A和216B的位于安装有半导体元件202一侧的表面基本上与绝缘层211的上表面211A齐平。半导体元件安装焊盘216A和216B位于绝缘层211的与第一配线基板201的中间部分相对应的部分中。 
内部连接焊盘217A和217B布置在绝缘层211内，使得内部连接焊盘217A和217B的位于安装有内部连接端子207一侧的表面基本上与绝缘层211的上表面211A齐平。内部连接焊盘217A和217B位于绝缘层211的与第一配线基板201的外围部分相对应的部分中。 
外部连接焊盘218A和218B布置在绝缘层214的下表面214A上。外部连接焊盘218A和218B位于绝缘层214的与第一配线基板201的外围部分相对应的部分中。 
测试焊盘219A和219B布置在绝缘层214的下表面214A上。测试焊盘219A和219B布置在绝缘层214的与第一配线基板201的中间部分相对应的部分中。测试焊盘219A和219B用于在将半导体器件200安装在例如母板等安装基板(未示出)上之前对半导体器件200进行电检查。 
第一配线图案221布置在多个堆叠的绝缘层211至214内，并且由多个配线和导通部构成。第一配线图案221的一个端部与内部连接焊盘217A连接，另一个端部与测试焊盘219A连接。第一配线图案221具有布置在绝缘层213的下表面213A上的布线配线(routingwiring)231。布线配线231是用于规定第一配线图案221的从位于第一配线基板201的外围部分的内部连接焊盘217A到位于第一配线基板201的中间部分的测试焊盘219A的路线的配线。 
第一配线图案222布置在多个堆叠的绝缘层211至214内，并且由多个配线和导通部构成。第一配线图案222的一个端部与内部连接焊盘217B连接，另一个端部与测试焊盘219B连接。第一配线图案222具有布置在绝缘层212的下表面212A上的布线配线232。布线配线232是用于规定第一配线图案222的从位于第一配线基板201的外围部分的内部连接焊盘217B到位于第一配线基板201的中间部分的测试焊盘219B的路线的配线。 
第二配线图案224布置在多个堆叠的绝缘层211至214内，并且由多个配线和导通部构成。第二配线图案224的一个端部与半导体元件安装焊盘216A连接，另一个端部与外部连接焊盘218A连接。第二配线图案224具有布置在绝缘层211的下表面211B上的布线配线234。布线配线234是用于规定第二配线图案224的从位于第一配线基板201的中间部分的半导体元件安装焊盘216A到位于第一配线基板201的外围部分的外部连接焊盘218A的路线的配线。 
第二配线图案225布置在多个堆叠的绝缘层211至214内，并且由多个配线和导通部构成。第二配线图案225的一个端部与半导体元件安装焊盘216B连接，另一个端部与外部连接焊盘218B连接。第二配线图案225具有布置在绝缘层212的下表面212A上的布线配线235。布线配线235是用于规定第二配线图案225的从位于第一配线基板201的中间部分的半导体元件安装焊盘216B到位于第一配线基板201的外围部分的外部连接焊盘218B的路线的配线。 
半导体元件202安装在布置于第一配线基板201内的半导体元件安装焊盘216A和216B上。外部连接端子203布置在外部连接焊盘218A和218B上。外部连接端子203将要与例如母板等安装基板(未示出)连接。 
第二配线基板205具有多个堆叠的绝缘层241至243、电子部件安装焊盘245、内部连接焊盘247和配线图案248。 
多个堆叠的绝缘层241至243具有这种构造，即：绝缘层242和绝缘层243顺序地堆叠在绝缘层241的下表面241B上。 
电子部件安装焊盘245布置在绝缘层241内，使得电子部件安装焊盘245的位于安装有电子部件206的一侧的表面与绝缘层241的上表面241A基本上齐平。 
内部连接焊盘247布置在绝缘层243的下表面243A上。内部连接焊盘247与内部连接端子207连接，并且通过内部连接端子207与第一配线基板201电连接。 
电子部件206安装在布置于第二配线基板205中的电子部件安装焊盘245上。内部连接端子207位于第一配线基板201与第二配线基板205之间。内部连接端子207的下端与布置在第一配线基板201中的内部连接焊盘217A和217B连接，上端与布置在第二配线基板205上的内部连接焊盘247连接(例如，见未审查的日本专利申请公开No.2006-351565)。 
在现有技术的半导体器件200中，上面布置有外部连接端子203的外部连接焊盘218A和218B位于绝缘层214的下表面214A的与第一配线基板201的外围部分相对应的部分中。因此，例如，在加热并熔化例如母板等安装基板(未示出)的连接焊盘上的焊料并且将第一配线基板201安装在该安装基板上的情况下，由于半导体元件202、第一配线基板201、安装基板等之间的热膨胀系数差别，会导致第一配线基板201发生翘曲，并且第一配线基板201的外围部分向上(换句话说，沿着远离安装基板的方向)翘曲。在这种情况下，存在的问题是：布置在第一配线基板201的外部连接焊盘218A和218B上的外部连接端子203与安装基板的连接焊盘之间会发生连接故障，并且降低了第一配线基板201与安装基板之间的电连接的可靠性。 
此外，在现有技术的半导体器件200中，利用包括布线配线231和232的第一配线图案221和222将位于第一配线基板201的外围部分的内部连接焊盘217A和217B与位于第一配线基板201的中间部分的测试焊盘219A和219B电连接，并且利用包括布线配线234和235的第二配线图案224和225将位于第一配线基板201的中间部分的半导体元件安装焊盘216A和216B与位于第一配线基板201的外围部分的外部连接焊盘218A和218B电连接。因此，存在的问题是：因为第一配线图案和第二配线图案的配线长度较长，所以第一配线图案和第二配线图案的布线变得更复杂，并且出现串扰(干扰)。 
在第一配线基板201和/或第二配线基板205为具有芯基板的配芯积层基板的情况下，也会出现上述两个问题。 
发明内容 
本发明的示例性实施例提供一种半导体器件，该半导体器件可以提高与安装基板连接时的电连接的可靠性，并且可以降低串扰。 
根据本发明的一个方面，半导体器件包括： 
第一配线基板，具有： 
多个堆叠的绝缘层， 
内部连接焊盘，其布置在所述多个堆叠的绝缘层的上表面一侧， 
半导体元件安装焊盘，其布置在所述多个堆叠的绝缘层的上表面一侧， 
测试焊盘，其布置在所述多个堆叠的绝缘层的下表面一侧；以及 
外部连接焊盘，其布置在所述多个堆叠的绝缘层的下表面一侧，并且在所述外部连接焊盘上面布置有外部连接端子， 
第一配线图案，其布置在所述多个堆叠的绝缘层内，并且使所述内部连接焊盘与所述测试焊盘电连接，以及 
第二配线图案，其使所述半导体元件安装焊盘与所述外部连接焊盘电连接； 
第二配线基板，其位于所述第一配线基板上方，通过内部连接端子安装在所述内部连接焊盘上并且与所述第一配线基板电连接；以及 
半导体元件，其安装在所述半导体元件安装焊盘上， 
其中，所述外部连接焊盘位于所述测试焊盘的内侧。 
第一配线基板可以具有电子部件安装焊盘，该电子部件安装焊盘布置在所述多个堆叠的绝缘层的上表面一侧，并且半导体器件可以包括电子部件，该电子部件安装在电子部件安装焊盘上。 
根据本发明，外部连接焊盘位于测试焊盘内侧的构造允许半导体器件在位于第一配线基板的外围部分内侧的部分中的翘曲(例如，在加热和熔化例如母板等安装基板的连接焊盘上的焊料并且将半导体器件安装在安装基板上的情况下出现的半导体器件的翘曲)在一定 程度上小于半导体器件在与第一配线基板的外围部分相对应的部分中的翘曲。因此，可以提高布置在外部连接焊盘上的外部连接端子与安装基板的连接焊盘之间的连接的可靠性，并且可以提高半导体器件与安装基板之间的电连接的可靠性。 
此外，外部连接焊盘位于测试焊盘内侧的构造允许缩短使内部连接焊盘与测试焊盘电连接的第一配线图案的配线长度，并且缩短使半导体元件安装焊盘与外部连接焊盘电连接的第二配线图案的配线长度，并且还允许第一配线图案和第二配线图案的布线不会变复杂。因此，可以减少因第一配线图案和第二配线图案引起的串扰(干扰)。 
根据本发明，可以提高与安装基板连接的半导体器件的电连接的可靠性，并可以减少串扰。 
从下面的详细描述、附图和权利要求书中可以清楚地看出其他特征和优点。 
附图说明
图1是现有技术的半导体器件的剖视图。 
图2是本发明实施例的半导体器件的剖视图。 
图3是本发明实施例的第一修改形式的半导体器件的剖视图。 
图4是本发明实施例的第二修改形式的半导体器件的剖视图。 
具体实施方式
下面，将参考附图描述本发明的实施例。 
(实施例) 
图2是本发明实施例的半导体器件的剖视图。 
参考图2，本实施例的半导体器件10具有：第一配线基板11、半导体元件12、外部连接端子13、电子部件16、第二配线基板17、电子部件18和内部连接端子19。 
第一配线基板11为无芯配线基板，并且具有：多个堆叠的绝缘层21和22、半导体元件安装焊盘25和26、电子部件安装焊盘27、内部连接焊盘28和29、外部连接焊盘31和32、测试焊盘34和35、 第一配线图案37和38以及第二配线图案41和42。 
多个堆叠的绝缘层21和22具有如下构造：绝缘层22堆叠在绝缘层21的下表面21B上。可以使用例如绝缘树脂层作为绝缘层21和22。可以使用例如环氧树脂、聚酰亚胺树脂等作为绝缘树脂层的材料。 
半导体元件安装焊盘25和26布置在绝缘层21内，使得半导体元件安装焊盘25和26的位于安装有半导体元件12一侧的安装表面25A和26A与绝缘层21的上表面21A(多个堆叠的绝缘层21和22的上表面)基本上齐平。半导体元件安装焊盘25和26位于绝缘层21的与第一配线基板11的中间部分相对应的部分中。可以使用例如金属膜(例如，Cu膜)作为半导体元件安装焊盘25和26。在使用Cu膜作为半导体元件安装焊盘25和26的情况下，在Cu膜上可以形成有防扩散层(例如，顺序地堆叠有Ni层和Au层的Ni/Au堆叠膜)。 
电子部件安装焊盘27布置在绝缘层21内，使得电子部件安装焊盘27的位于安装有半导体元件12一侧的安装表面27A与绝缘层21的上表面21A(多个堆叠的绝缘层21和22的上表面)基本上齐平。电子部件安装焊盘27位于半导体元件安装焊盘25附近，并且与半导体元件安装焊盘25电连接。电子部件安装焊盘27用于安装电子部件16。可以使用例如金属膜(例如，Cu膜)作为电子部件安装焊盘27。在使用Cu膜作为电子部件安装焊盘27的情况下，在Cu膜上可以形成有防扩散层(例如，顺序地堆叠有Ni层和Au层的Ni/Au堆叠膜)。 
内部连接焊盘28和29布置在绝缘层21内，使得内部连接焊盘28和29的位于内部连接端子19一侧的表面28A和29A与绝缘层21的上表面21A(多个堆叠的绝缘层21和22的上表面)基本上齐平。内部连接焊盘28和29位于绝缘层21的与第一配线基板11的外围部分相对应的部分中。可以使用例如金属膜(例如，Cu膜)作为内部连接焊盘28和29。在内部连接焊盘28和29的与内部连接端子19相面对的表面上可以形成有防扩散层(例如，顺序地堆叠有Ni层和 Au层的Ni/Au堆叠膜)。 
外部连接焊盘31和32为上面布置有外部连接端子13的端子，并且布置在绝缘层22的下表面22A(多个堆叠的绝缘层21和22的下表面)上。外部连接焊盘31和32位于测试焊盘34和35的内侧。可以使用例如金属膜(例如，Cu膜)作为外部连接焊盘31和32。在外部连接焊盘31和32的与外部连接端子13相面对的表面上可以形成有防扩散层(例如，顺序地堆叠有Ni层和Au层的Ni/Au堆叠膜)。 
外部连接焊盘31和32位于测试焊盘34和35内侧的构造允许第一配线基板11在位于第一配线基板11的外围部分内侧的部分中的翘曲(例如，在加热和熔化例如母板等安装基板14的连接焊盘15上的焊料并且将第一配线基板11安装在安装基板14上的情况下出现的第一配线基板11的翘曲)在一定程度上小于第一配线基板11的外围部分的翘曲。因此，可以提高布置在外部连接焊盘31和32上的外部连接端子13与安装基板14的连接焊盘15之间的连接的可靠性，并且可以提高第一配线基板11与安装基板14之间的电连接的可靠性。 
此外，外部连接焊盘31和32位于测试焊盘34和35内侧的构造允许缩短使内部连接焊盘28和29与测试焊盘34和35电连接的第一配线图案37和38的配线长度，并且缩短使半导体元件安装焊盘25和26与外部连接焊盘31和32电连接的第二配线图案41和42的配线长度，并且还允许第一配线图案37、38和第二配线图案41、42的布线不会变复杂。因此，可以减少因第一配线图案37、38和第二配线图案41、42引起的串扰(干扰)。 
外部连接焊盘31和32位于绝缘层22的下表面22A的与第一配线基板11的中间部分相对应的部分中。由于在第一配线基板11的中间部分中发生的翘曲最小，所以外部连接焊盘31和32位于绝缘层22的下表面22A的与第一配线基板11的中间部分相对应的部分中的构造可以进一步提高第一配线基板11与安装基板14之间的电连接的可靠性。 
外部连接焊盘31设置成隔着多个堆叠的绝缘层21和22与半导体元件安装焊盘25相对，外部连接焊盘32设置成隔着多个堆叠的绝缘层21和22与半导体元件安装焊盘26相对。 
外部连接焊盘31和32设置成与半导体元件安装焊盘25和26相对的构造能够尽可能地缩短使外部连接焊盘31与半导体元件安装焊盘25电连接的第二配线图案41的配线长度，并且能够尽可能地缩短使外部连接焊盘32与半导体元件安装焊盘26电连接的第二配线图案42的配线长度(换句话说，不需要布置在现有技术的配线基板的第一配线基板201中的布线配线234和235(见图1))。因此，可以进一步降低因第二配线图案41和42而引起的串扰(干扰)。 
测试焊盘34和35用于对半导体器件10进行电检查。测试焊盘34和35布置在绝缘层22的下表面22A(多个堆叠的绝缘层21和22的下表面)的与第一配线基板11的外围部分相对应的部分上。测试焊盘34和35设置在绝缘层22的下表面22A的位于外部连接焊盘31和32外侧的部分上。 
测试焊盘34设置成隔着多个堆叠的绝缘层21和22与内部连接焊盘28相对，测试焊盘35设置成隔着多个堆叠的绝缘层21和22与内部连接焊盘29相对。 
测试焊盘34和35设置成与内部连接焊盘28和29相对的构造能够尽可能地缩短使测试焊盘34与内部连接焊盘28电连接的第一配线图案37的配线长度，并且能够尽可能地缩短使测试焊盘35与内部连接焊盘29电连接的第一配线图案38的配线长度(换句话说，不需要布置在现有技术的配线基板的第一配线基板201中的布线配线231和232(见图1))，因此，可以进一步降低因第一配线图案37和38而引起的串扰(干扰)。 
测试焊盘34和35可以布置在绝缘层22的下表面22A上，使得其形成区域在平面图上呈框架形状。测试焊盘34和35可以仅布置在第一配线基板11的角边缘部分，在角边缘部分处，第一配线基板11的翘曲量在整个第一配线基板11中是最大的。 
测试焊盘34和35仅布置在绝缘层22的下表面22A的与第一配 线基板11角边缘部分(在角边缘部分处，第一配线基板11的翘曲量大)相对应的部分中的构造允许将外部连接焊盘31和32布置在绝缘层22的下表面22A的与第一配线基板11翘曲量小的部分相对应的部分中。 
可以使用例如金属膜(例如，Cu膜)作为测试焊盘34和35。在测试焊盘34和35中可以布置防扩散层(例如，顺序地堆叠有Ni层和Au层的Ni/Au堆叠膜)。 
第一配线图案37布置在多个堆叠的绝缘层21和22内，并且构造成具有导通部45、47和配线46。导通部45布置成穿过绝缘层21的位于内部连接焊盘28下方的部分。导通部45的上端与内部连接焊盘28连接。配线46布置在绝缘层21的下表面21B上，并且与导通部45的下端连接。导通部47布置成穿过绝缘层22的位于配线46与测试焊盘34之间的部分。导通部47的上端与配线46连接，下端与测试焊盘34连接。 
如此构造的第一配线图案37由用于使隔着绝缘层21和22彼此相对的内部连接焊盘28与测试焊盘34电连接的导体形成。可以使用例如金属膜(例如，Cu膜)作为第一配线图案37。 
使内部连接焊盘28与测试焊盘34电连接的第一配线图案37布置在隔着绝缘层21和22彼此相对的内部连接焊盘28与测试焊盘34之间的构造能够使第一配线图案37的配线长度比第一配线图案221和222的配线长度更短，其中第一配线图案221和222布置在现有技术的第一配线基板201(见图1)中，并且使内部连接焊盘217A和217B与测试焊盘219A和219B电连接。 
第一配线图案38布置在多个堆叠的绝缘层21和22内，并且构造成具有导通部51、53和配线52。导通部51布置成穿过绝缘层21的位于内部连接焊盘29下方的部分。导通部51的上端与内部连接焊盘29连接。配线52布置在绝缘层21的下表面21B上，并且与导通部51的下端连接。导通部53布置成穿过绝缘层22的位于配线52与测试焊盘35之间的部分。导通部53的上端与配线52连接，下端与测试焊盘35连接。 
如此构造的第一配线图案38由用于使隔着绝缘层21和22彼此相对的内部连接焊盘29与测试焊盘35电连接的导体形成。可以使用例如金属膜(例如，Cu膜)作为第一配线图案38。 
使内部连接焊盘29与测试焊盘35电连接的第一配线图案38布置在隔着绝缘层21和22彼此相对的内部连接焊盘29与测试焊盘35之间的构造能够使第一配线图案38的配线长度比第一配线图案221和222的配线长度更短，其中第一配线图案221和222布置在现有技术的第一配线基板201中(见图1)，并且使内部连接焊盘217A和217B与测试焊盘219A和219B电连接。因此，与现有技术的构造相比，可以减少多个堆叠的绝缘层21和22的层数，因而可以减小第一配线基板11在厚度方向上的尺寸。 
第二配线图案41布置在多个堆叠的绝缘层21和22内，并且构造成具有导通部55、57和配线56。导通部55布置成穿过绝缘层21的位于半导体元件安装焊盘25下方的部分。导通部55的上端与半导体元件安装焊盘25连接。配线56布置在绝缘层21的下表面21B上，并且与导通部55的下端连接。导通部57布置成穿过绝缘层22的位于配线56与外部连接焊盘31之间的部分。导通部57的上端与配线56连接，下端与外部连接焊盘31连接。 
如此构造的第二配线图案41由用于使隔着绝缘层21和22彼此相对的半导体元件安装焊盘25与外部连接焊盘31电连接的导体形成。可以使用例如金属膜(例如，Cu膜)作为第二配线图案41。 
使半导体元件安装焊盘25与外部连接焊盘31电连接的第二配线图案41布置在隔着绝缘层21和22彼此相对的半导体元件安装焊盘25与外部连接焊盘31之间的构造能够使第二配线图案41的配线长度比第二配线图案224和225的配线长度更短，其中第二配线图案224和225布置在现有技术的第一配线基板201中(见图1)，并且使半导体元件安装焊盘216A和216B与外部连接焊盘218A和218B电连接。因此，与现有技术的构造相比，可以减少多个堆叠的绝缘层21和22的层数，因而可以减小第一配线基板11在厚度方向上的尺寸。 
第二配线图案42布置在多个堆叠的绝缘层21和22内，并且构造成具有导通部61、63和配线62。导通部61布置成穿过绝缘层21的位于半导体元件安装焊盘26下方的部分。导通部61的上端与半导体元件安装焊盘26连接。配线62布置在绝缘层21的下表面21B上，并且与导通部61的下端连接。导通部63布置成穿过绝缘层22的位于配线62与外部连接焊盘32之间的部分。导通部63的上端与配线62连接，下端与外部连接焊盘32连接。 
如此构造的第二配线图案42由用于使隔着绝缘层21和22彼此相对的半导体元件安装焊盘26与外部连接焊盘32电连接的导体形成。可以使用例如金属膜(例如，Cu膜)作为第二配线图案42。 
使半导体元件安装焊盘26与外部连接焊盘32电连接的第二配线图案42布置在隔着绝缘层21和22彼此相对的半导体元件安装焊盘26与外部连接焊盘32之间的构造能够使第二配线图案42的配线长度比第二配线图案224和225的配线长度更短，其中第二配线图案224和225布置在现有技术的第一配线基板201中(见图1)，并且使半导体元件安装焊盘216A和216B与外部连接焊盘218A和218B电连接。 
半导体元件12安装(以倒装芯片安装方式安装)在半导体元件安装焊盘25和26上。可以使用例如逻辑半导体元件作为半导体元件12。 
外部连接端子13布置在外部连接焊盘31和32上。外部连接端子13是以下这种端子，即：当半导体器件10安装在例如母板等安装基板14上时，该端子将与布置在安装基板14上的连接焊盘15电连接。可以使用例如焊球作为外部连接端子13。 
电子部件16安装在电子部件安装焊盘27上，并且与半导体元件12电连接。可以使用例如片式电容器、片式电感器、片式电阻器等作为电子部件16。 
第二配线基板17具有：多个堆叠的绝缘层71至73、电子部件安装焊盘75和76、内部连接焊盘78和79以及配线图案81和82。 
多个堆叠的绝缘层71至73具有如下构造：绝缘层72和绝缘层 73顺序地堆叠在绝缘层71的下表面71B上。可以使用例如绝缘树脂层作为绝缘层71至73。可以使用例如环氧树脂、聚酰亚胺树脂等作为绝缘树脂层的材料。 
电子部件安装焊盘75和76布置在绝缘层71内，使得电子部件安装焊盘75和76的位于安装有电子部件18一侧的表面75A和76A基本上与绝缘层71的上表面71A齐平。可以使用例如金属膜(例如，Cu膜)作为电子部件安装焊盘75和76。在电子部件安装焊盘75和76的与电子部件18相面对的表面上可以形成有防扩散层(例如，顺序地堆叠有Ni层和Au层的Ni/Au堆叠膜)。 
内部连接焊盘78和79布置在绝缘层73的下表面73A上，并且与内部连接端子19连接。内部连接焊盘78通过内部连接端子19与布置在第一配线基板11中的内部连接焊盘28电连接，并且还通过配线图案81与电子部件安装焊盘75电连接。内部连接焊盘79通过内部连接端子19与布置在第一配线基板11中的内部连接焊盘29电连接，并且还通过配线图案82与电子部件安装焊盘76电连接。可以使用例如金属膜(例如，Cu膜)作为内部连接焊盘78和79。在内部连接焊盘78和79的与内部连接端子19相面对的表面上可以形成有防扩散层(例如，顺序地堆叠有Ni层和Au层的Ni/Au堆叠膜)。 
配线图案81布置在多个堆叠的绝缘层71至73内，并且构造成具有导通部85、87、89和配线86、88。导通部85布置成穿过绝缘层71的位于电子部件安装焊盘75下方的部分。导通部85的上端与电子部件安装焊盘75连接。配线86布置在绝缘层71的下表面71B上，并且与导通部85的下端连接。导通部87布置成穿过绝缘层72的位于配线86下方的部分。配线88布置在绝缘层72的下表面72A上，并且与导通部87的下端连接。导通部89布置成穿过绝缘层73的位于内部连接焊盘78与配线88之间的部分。导通部89的上端与配线88连接，并且下端与内部连接焊盘78连接。这样构造的配线图案81使电子部件安装焊盘75与内部连接焊盘78电连接。 
配线图案82布置在多个堆叠的绝缘层71至73内，并且构造成具有导通部91、93、95和配线92、94。导通部91布置成穿过绝缘层71的位于电子部件安装焊盘76下方的部分。导通部91的上端与电子部件安装焊盘76连接。配线92布置在绝缘层71的下表面71B上，并且与导通部91的下端连接。导通部93布置成穿过绝缘层72的位于配线92下方的部分。配线94布置在绝缘层72的下表面72A上，并且与导通部93的下端连接。导通部95布置成穿过绝缘层73的位于内部连接焊盘79与配线94之间的部分。导通部95的上端与配线94连接，并且下端与内部连接焊盘79连接。这样构造的配线图案82使电子部件安装焊盘76与内部连接焊盘79电连接。 
电子部件18安装在布置于第二配线基板17中的电子部件安装焊盘75和76上。可以使用例如半导体元件、片式电容器、片式电阻器、片式电感器等作为电子部件18。 
内部连接端子19布置在位于第一配线基板11中的内部连接焊盘28与位于第二配线基板17上的内部连接焊盘78之间，并且布置在位于第一配线基板11中的内部连接焊盘29与位于第二配线基板17上的内部连接焊盘79之间。内部连接端子19用于使内部连接焊盘28与内部连接焊盘78电连接，并且使内部连接焊盘29与内部连接焊盘79电连接。内部连接端子19的直径设为如下尺寸：允许将半导体元件12容纳在形成于第一配线基板11与第二配线基板17之间的间隙中。可以使用例如焊球和导电球等作为内部连接端子，其中，所述导电球由用于使第一配线基板11与第二配线基板17之间的间隙保持在预定值的核心部分和覆盖该核心部分的覆盖部分构成。 
即使外力施加在半导体元件12上，使用具有用于使第一配线基板11与第二配线基板17之间的间隙保持在预定值的核心部分的导电球作为内部连接端子19的构造也允许将第一配线基板11与第二配线基板17之间的间隙保持在预定值。此外，可以将第二配线基板17精确地安装在第一配线基板11上，以便与第一配线基板11基本平行。 
可以使用例如金属球(例如，Cu球)或树脂球作为核心部分。可以使用例如聚苯乙烯、聚丙烯酸酯、聚氯乙烯等作为树脂球的材料。可以使用例如焊料作为覆盖部分的材料。 
根据本实施例的半导体器件，外部连接焊盘31和32位于测试焊盘34和35内侧的构造允许半导体器件10在位于第一配线基板11的外围部分内侧的部分的翘曲(例如，在加热和熔化例如母板等安装基板14的连接焊盘15上的焊料并且将半导体器件10安装在安装基板14上的情况下出现的半导体器件10的翘曲)在一定程度上小于半导体器件10在与第一配线基板11的外围部分相对应的部分的翘曲。因此，可以提高布置在外部连接焊盘31和32上的外部连接端子13与安装基板14的连接焊盘15之间的连接的可靠性，并且可以提高半导体器件10与安装基板14之间的电连接的可靠性。 
此外，外部连接焊盘31和32位于测试焊盘34和35内侧的构造允许缩短使内部连接焊盘28和29与测试焊盘34和35电连接的第一配线图案37和38的配线长度，并且缩短使半导体元件安装焊盘25和26与外部连接焊盘31和32电连接的第二配线图案41和42的配线长度，并且还允许第一配线图案37、38和第二配线图案41、42的布线不会变复杂。因此，可以减少因第一配线图案37、38和第二配线图案41、42引起的串扰(干扰)。 
在位于第一配线基板11中的堆叠的绝缘层21与22之间可以布置芯基板(例如，用树脂浸渍玻璃纤维的玻璃纤维环氧树脂基板)。也就是说，在使用带芯的积层基板作为第一配线基板11的情况下，也可以获得与本实施例的配线基板11(无芯基板)相同的效果。可以使用带芯的积层基板作为第二配线基板17。 
图3是本发明实施例的第一修改形式的半导体器件的剖视图。在图3中，用相同的附图标记表示与本实施例的半导体器件10的部件相同的部件。 
参考图3，除了在半导体器件10中的第一配线基板11与第二配线基板17之间的间隙内布置用于密封半导体元件12和内部连接端子19的密封树脂101以外，按照与本实施例的半导体器件10相同的方式构造本发明实施例的第一修改形式的半导体器件100。 
密封树脂101设置成填充第一配线基板11与第二配线基板17之间的间隙。可以使用例如模制树脂作为密封树脂101。可以使用例如环氧树脂作为模制树脂的材料。 
在布置有用于密封位于第一配线基板11与第二配线基板17之间的间隙中的半导体元件12和内部连接端子19的密封树脂101的构造中，可以提高第一配线基板11和第二配线基板17与内部连接端子19之间的连接强度，当冲击从外部施加在半导体器件100上时，可以防止半导体元件12损坏。 
图4是本发明实施例的第二修改形式的半导体器件的剖视图。在图4中，用相同的附图标记表示与本实施例的第一修改形式的半导体器件100的部件相同的部件。 
参考图4，除了还布置有用于密封电子部件18的密封树脂111以外，按照与本实施例的第一修改形式的半导体器件100相同的方式构成本发明实施例的第二修改形式的半导体器件110。 
密封树脂111布置在绝缘层71的上表面71A上，以便密封电子部件18。可以使用例如模制树脂作为密封树脂111。可以使用例如环氧树脂作为模制树脂的材料。 
在绝缘层71的上表面71A上布置有用于密封电子部件18的密封树脂111的构造中，当冲击从外部施加在半导体器件110上时，可以防止电子部件18损坏。 
虽然已经详细地描述了本发明的优选实施例，但是本发明不限于具体的实施例，并且可以在所附权利要求书中阐述的本发明的精神范围内进行各种修改和变化。 
在半导体器件10、100、110中，在连接半导体元件12的方法中，以及在使用半导体元件作为电子部件18的情况下连接电子部件18的方法中，可以使用例如倒装芯片连接，或者使用引线接合连接。 
本发明可以适用于包括配线基板的半导体器件，该配线基板将要与安装基板连接，并且与另一个配线基板电连接。 

Claims (8)

1.一种半导体器件，包括：
第一配线基板，具有：
多个堆叠的绝缘层，
内部连接焊盘，其布置在所述多个堆叠的绝缘层的上表面一侧，
半导体元件安装焊盘，其布置在所述多个堆叠的绝缘层的上表面一侧，
测试焊盘，其布置在所述多个堆叠的绝缘层的下表面一侧；以及
外部连接焊盘，其布置在所述多个堆叠的绝缘层的下表面一侧，并且在所述外部连接焊盘上面布置有外部连接端子，
第一配线图案，其布置在所述多个堆叠的绝缘层内，并且使所述内部连接焊盘与所述测试焊盘电连接，以及
第二配线图案，其使所述半导体元件安装焊盘与所述外部连接焊盘电连接；
第二配线基板，其位于所述第一配线基板上方，通过内部连接端子安装在所述内部连接焊盘上并且与所述第一配线基板电连接；以及
半导体元件，其安装在所述半导体元件安装焊盘上，
其中，所述外部连接焊盘位于所述测试焊盘的内侧。
2.根据权利要求1所述的半导体器件，
其中，所述外部连接焊盘位于与所述第一配线基板的中间部分相对应的部分中。
3.根据权利要求1或2所述的半导体器件，
其中，所述测试焊盘设置成与所述内部连接焊盘相对，并且所述半导体元件安装焊盘设置成与所述外部连接焊盘相对。
4.根据权利要求1或2所述的半导体器件，还包括：
密封树脂，其布置在所述第一配线基板与所述第二配线基板之间，并且密封所述半导体元件和所述内部连接焊盘。
5.根据权利要求1或2所述的半导体器件，
其中，所述内部连接端子为导电球，所述导电球包括：核心部分，其用于使所述第一配线基板与所述第二配线基板之间的间隙保持在预定值；以及覆盖部分，其覆盖所述核心部分。
6.根据权利要求1或2所述的半导体器件，
其中，所述第一配线基板具有布置在所述多个堆叠的绝缘层之间的芯基板。
7.根据权利要求1或2所述的半导体器件，
其中，所述第一配线基板具有电子部件安装焊盘，所述电子部件安装焊盘布置在所述多个堆叠的绝缘层的上表面一侧，所述电子部件安装焊盘位于所述半导体元件安装焊盘附近，并且与所述半导体元件安装焊盘电连接，并且
所述半导体器件还包括电子部件，所述电子部件安装在所述电子部件安装焊盘上。
8.根据权利要求7所述的半导体器件，还包括：
另一个电子部件，其布置在所述第二配线基板的与面对所述第一配线基板的一侧相反的一侧的表面上。
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