JP2007183164A - 半導体集積回路装置及びその試験方法 - Google Patents
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Abstract
【解決手段】本発明の半導体集積回路装置は、複数の半導体集積回路装置要素(例えば、半導体集積回路装置14及び16)と、各半導体集積回路装置要素14及び16を中継する回路基板12とを有してなり、個々の半導体集積回路装置要素14及び16が回路基板12を介して電気的に接続された状態にて、回路基板12の少なくとも一部(例えば試験用パッド13)が外部試験装置と電気的に接続可能である。
【選択図】図1A
Description
前記PoPにおいては、上部の半導体集積回路装置及び下部の半導体集積回路装置の双方を同時に試験することが要求されるが、上下複数の半導体集積回路装置を同時に試験することは非常に困難である。その理由として、PoP全体の試験は、下部の半導体集積回路装置の下面に出力される端子にて実施するが、これら複数の半導体集積回路装置同士でシステムLSIを構成しているため、上部の半導体集積回路装置の端子全てが下部の端子に出力されていないことが多いということが挙げられる。また、上下のうち、いずれか片方の半導体集積回路装置の試験結果で不良となった場合、もう一方の半導体集積回路装置が良品であっても、上下の半導体集積回路装置は、容易に外すことができないため、両方とも不良品として扱わなくてはならず、測定試験の歩留りが自乗で悪化することとなる。即ち、例えば、上下の半導体集積回路装置で、それぞれ良品の割合が90%であるとき、90%×90%=81%となる。同様に、バーンイン等のスクリーニング処理の際、該スクリーニング処理の途中で、上下のうち、片方の半導体集積回路装置が不良となった場合、もう一方の半導体集積回路装置が良品であっても、前述の通り、上下の半導体集積回路装置は容易に外すことができないため、その両方が不良品扱いとされ、スクリーニング処理の歩留りが自乗で悪化するという問題がある。
本発明の半導体集積回路装置は、複数の半導体集積回路装置要素と、各半導体集積回路装置要素を中継する回路基板とを有してなり、個々の前記半導体集積回路装置要素が前記回路基板を介して電気的に接続された状態にて、該回路基板の少なくとも一部が外部試験装置と電気的に接続可能であることを特徴とする。
該半導体集積回路装置においては、複数の半導体集積回路装置要素が、前記回路基板を介して電気的に接続されているので、前記回路基板に対して上下両側に位置する半導体集積回路装置要素を同時に試験及びスクリーニング処理することができ、一つの外装パッケージが形成された状態にて、前記回路基板の少なくとも一部が前記外部試験装置と電気的に接続可能であるので、前記回路基板に対して例えば上側に位置する半導体集積回路装置要素について、単独で試験及びスクリーニング処理を行うことができ、しかも、不良品のみを取り外して良品に交換することができる。このため、本発明の半導体集積回路装置は高品質であり、SiP型、特にPoP型の半導体集積回路装置に特に好適である。
該半導体集積回路装置の試験方法においては、前記回路基板の少なくとも片側、例えば上側に位置する半導体集積回路装置要素について、信頼性試験等の試験が行われる。また、不良品のみを取り外して良品に交換することができるので、良品どうしを組み合わせて再実装することができ、半導体集積回路装置要素のいずれかが不良品であっても、全体が使用できなくなることがなく、個々の半導体集積回路装置要素の良品歩留りの悪化を防止することができる。
なお、前記外部試験装置による試験の際、前記半導体集積回路装置要素にスクリーニングパターンを印加し、例えば、バーンイン等のスクリーニング処理を行う場合、複数の半導体集積回路装置要素のうち、いずれかが壊れても、全体を不良品扱いとすることなく、良品の半導体集積回路装置要素については、継続してスクリーニング処理を行うことができ、個々の半導体集積回路装置要素の良品歩留りの悪化を防止することができる。
本発明の半導体集積回路装置の第1の実施例を図1A及び図1Bに示す。図1Bは、図1Aに示す半導体集積回路装置の斜視図を示す。
図1Aに示す半導体集積回路装置10は、複数の半導体集積回路装置(前記半導体集積回路装置要素)を積み重ねて実装し、一つの外装パッケージを形成するPoP型の半導体集積回路装置において、例えば、プリント基板、セラミック基板等の前記回路基板12を介して、2つの上側の半導体集積回路装置14と一つの下側の半導体集積回路装置16とが実装されている。回路基板12においては、下側の半導体集積回路装置16の背面に設けられた接続端子に相対する位置に接続端子が、また、上側の半導体集積回路装置14の出力端子に相対する位置に接続端子が、それぞれ設けられている。そして、これらを、はんだ付け等の実装手段により接続及び固定することにより、一つの外装パッケージが形成されている。また、上側の半導体集積回路装置14及び下側の半導体集積回路装置16は、配線18により電気的に接続されている。
図1Bに示すように、回路基板12の外周部には、複数の試験用パッド13が設けられており、該試験用パッド13は、上側の半導体集積回路装置14における回路パターン14Aと接続されている。
そして、各試験用パッド13に、試験用コンタクタ19の接触子19Aをそれぞれ接触させ、更に試験用コンタクタ19の配線を、図示しない外部試験装置に接続すると、回路基板12を介して配線18により電気的に接続されている上側の半導体集積回路装置14及び下側の半導体集積回路装置16に対して、同時に信頼性試験及びスクリーニング処理を行うことができ、また、各試験用パッド13には、上側の半導体集積回路装置14における回路パターン14Aが接続されているので、半導体集積回路装置10における、上側の半導体集積回路装置14に対して、単独で信頼性試験及びスクリーニング処理を行うことができるようになっている。
また、実施例1では、回路基板12の個数が1つであるが、該回路基板12の個数としては、特に制限はなく、目的に応じて適宜選択することができる。該回路基板12としては、半導体集積回路装置どうしを中継し、これらの半導体集積回路装置を電気的に接続する機能を有するものであれば特に制限はなく、目的に応じて適宜選択することができる。
本発明の半導体集積回路装置の第2の実施例を図2に示す。
図2に示す半導体集積回路装置20は、実施例1の半導体集積回路装置10において、回路基板12として、フレキシブル回路基板22が使用されている。このため、上下の半導体集積回路装置14及び16どうしの位置が実装時にずれていた場合や、温度変化が生じて、それぞれが膨張することにより位置ズレが生じた場合にも、フレキシブル回路基板22の可撓性、フレキシブル性等の特性により、実装部分における剥離や割れ等を生じることなく、安定して接続状態が保持される。また、フレキシブル回路基板20は、薄いシート状であり、半導体集積回路装置14及び16の取り付け高さを低下させることができるため、半導体集積回路装置20の全高を低く抑えることができる。
本発明の半導体集積回路装置の第3の実施例を図3に示す。
図3に示す半導体集積回路装置30は、実施例1の半導体集積回路装置10において、上側の半導体集積回路装置14における、複数の端子それぞれから引き出された配線14Bと試験用パッド13とが電気的に接続されている。実施例3では、下側の半導体集積回路装置16の下面に出力されない上側の半導体集積回路装置14の端子から配線14Bを引き出しておくことにより、上側の半導体集積回路装置14の信頼性試験を確実に行うことができる。
本発明の半導体集積回路装置の第4の実施例を図4Aに示す。
図4Aに示す半導体集積回路装置40は、実施例1の半導体集積回路装置10において、信頼性試験を行った後、回路基板12における、試験用パッド13及び回路基板12から引き出された回路パターン14Aの一部を含む外周部を切断して得られる。
ここで、半導体集積回路装置40の製造工程フローを図4Bに示す。図4Bに示すように、まず、複数の半導体集積回路装置を、回路基板を介して組み立て、図1Aに示す実施例1の半導体集積回路装置10を製造する。次いで、半導体集積回路装置10に対して信頼性試験を行う。その後、回路基板12における、試験用パッド13及び回路基板12から引き出された回路パターン14Aの一部を含む外周部を切断することにより、図4Aに示す実施例4の半導体集積回路装置40を製造することができる。
このように、試験後に試験用パッド13及び回路パターン14Aの一部を削除することにより、半導体集積回路装置40の外形を、より小型化することができる。
本発明の半導体集積回路装置の第5の実施例を図5Aに示す。
図5Aに示す半導体集積回路装置50は、実施例3の半導体集積回路装置30において更に、下側の半導体集積回路装置16の実装端子16Aに、下側用試験コンタクタ52の接触子52Aが接触され、下側用試験コンタクタ52の配線が、図示しない外部試験装置に接続されている。そして、(上側用)試験コンタクタ19に接続された上側の半導体集積回路装置14と、下側用試験コンタクタ52に接続された下側の半導体集積回路装置16との信頼性が、それぞれ並行して試験されるようになっている。
ここで、半導体集積回路装置50の信頼性試験の工程フローを図5Bに示す。図5Bに示すように、まず、複数の半導体集積回路装置を、回路基板12を介して組み立て、図5Aに示す実施例5の半導体集積回路装置50を製造する。次いで、上側の半導体集積回路装置14と、下側の半導体集積回路装置16とに対して、それぞれ並行して信頼性試験を行い、それぞれについて、「良」又は「不良」の判定を行う。ここで、「良」又は「不良」は、それぞれの半導体集積回路装置に設けたモニター端子を確認し、期待値通りの波形が出力されているかどうかにより判定することができる。その結果、「不良」の判定となった不良品の半導体集積回路装置が発見された場合、該不良品については、回路基板12から取り外し、別の半導体集積回路装置と交換して接続し、再実装する。そして、再び同様にして、信頼性試験を行い、良品どうしの組合せとなるまで、これらの操作を繰り返し行う。
このように、実施例5では、上側の半導体集積回路装置14と下側の半導体集積回路装置16とに対し、それぞれ単独で並行して信頼性試験を行うことができ、良品どうしを組み合わせて組み立てることができるので、半導体集積回路装置のいずれかが不良品であった場合にも、全体が使用できなくなることがなく、個々の半導体集積回路装置の良品歩留りが自乗で悪化するのを防ぐことができる。
本発明の半導体集積回路装置の第6の実施例を図6に示す。
図6に示す半導体集積回路装置60は、実施例5の半導体集積回路装置50において、回路基板12と上側の半導体集積回路装置14との間及び回路基板12と下側の半導体集積回路装置16との間に、導電材料62としての銅と、異方性導電樹脂64としての熱可塑性のプラスチックとを含む前記異方性導電材66が配設されており、該異方性導電材66により、上側の半導体集積回路装置14、回路基板12、及び下側の半導体集積回路装置16が電気的に接続されている。このため、信頼性試験により、不良の半導体集積回路装置が発見された場合、該不良品が接している異方性導電材66を再加熱等すると、異方性導電樹脂64が可塑化して脆くなり、前記不良品のみを取り外すことができ、別の半導体集積回路装置への交換及び再実装を容易に行うことができる。
なお、前記導電材料62としては、導電性を有する限り特に制限はなく、目的に応じて適宜選択することができ、銅のほか、ニッケル、金、銀、鉄などを使用することができる。また、前記異方性導電樹脂64としては、特に制限はなく、目的に応じて適宜選択することができるが、可塑性を有するのが好ましく、前記プラスチックの材料としては、ポリエチレン樹脂、ポリプロピレン樹脂、塩化ビニル樹脂、スチレン系樹脂、メタクリル酸樹脂などを使用することができる。
本発明の半導体集積回路装置の第7の実施例を図7に示す。
図7に示す半導体集積回路装置70は、実施例5の半導体集積回路装置50において、回路基板12と上側の半導体集積回路装置14との間及び回路基板12と下側の半導体集積回路装置16との間に、機械的なバネ材が併設された、略く字状のコンタクタ72が配設されており、該コンタクタ72により、上側の半導体集積回路装置14、回路基板12、及び下側の半導体集積回路装置16が互いに電気的に接続されている。このため、信頼性試験により、不良の半導体集積回路装置が発見された場合、該不良品が接しているコンタクタ72を取り外すことにより、前記不良品のみを取り外すことができ、別の半導体集積回路装置への交換及び再実装を容易に行うことができる。
なお、コンタクタ72としては、その形状、構造、材質(材料)については、特に制限はなく、目的に応じて適宜選択することができ、例えば、金属製のピン状コンタクタを使用することもできる。
本発明の半導体集積回路装置を用いたスクリーニング処理の一例として、第8の実施例を図8に示す。
例えば、実施例1の半導体集積回路装置10について、スクリーニング印加手段(不図示)からスクリーニングパターンを印加することにより、バーンイン等のスクリーニング処理を行う。このとき、図8に示すように、上側の半導体集積回路装置14及び下側の半導体集積回路装置16においては、それぞれ、回路基板12を介して相対して配置された半導体集積回路装置16及び14のスクリーニングパターンを発生する。このため、スクリーニング処理中に、例えば、上側の半導体集積回路装置14が壊れた場合でも、下側の半導体集積回路装置16に対して、外部試験装置からスクリーニングパターンを印加することができ、継続してスクリーニング処理を行うことができる。
なお、前記実施例2〜7の半導体集積回路装置についても、同様にスクリーニング処理を行うことができる。
本発明の半導体集積回路装置を用いたスクリーニング処理の他の例として、第9の実施例を図9に示す。
例えば、実施例1の半導体集積回路装置10について、スクリーニング印加手段(不図示)からスクリーニングパターンを印加することにより、バーンイン等のスクリーニング処理を行う。ここで、スクリーニング処理中に、上側の半導体集積回路装置14及び下側の半導体集積回路装置16のいずれかが壊れた場合、図9に示すように、回路基板12における試験用パッド13を通じて、外部からスクリーニングパターンを印加する。すると、例えば、図9に示す半導体集積回路装置10において、2つの上側の半導体集積回路装置14のうち、左側に位置する半導体集積回路装置14Cが壊れた場合、回路基板12における試験用パッド13を通じてスクリーニングパターンを印加すると、良品である下側の半導体集積回路装置16と、2つの上側の半導体集積回路装置14のうち、良品である右側の半導体集積回路装置14Dとに、それぞれスクリーニングパターンが印加される。このように、良品の半導体集積回路装置については、継続してスクリーニング処理を行うことができる。
なお、前記実施例2〜7の半導体集積回路装置についても、同様にスクリーニング処理を行うことができる。
図10に示すように、上側の半導体集積回路装置14及び下側の半導体集積回路装置16は、PoP型でのスクリーニングを可能とするために、それぞれテストモード端子(入力端子)80及びモニター端子82を有している。また、それぞれの相対するスクリーニングパターンを送受信するために、受信側には入力端子84を、送信側には入出力端子86を、有している。
なお、図10中、配線L1は、外部試験装置から回路基板12を介して電気的に接続されており、配線L2は、外部試験装置から下側用試験コンタクタ52の接触子52Aを介して電気的に接続されており、配線L3は、回路基板12に引き出されて電気的に接続され、最終的には外部試験装置に繋がるようになっており、配線L4は、下側用試験コンタクタ52の接触子52Aを介して引き出され、最終的には外部試験装置に繋がるようになっている。
実施例9では、スクリーニングパターンを受信できなくなった半導体集積回路装置に対するスクリーニング処理を継続させるために、予め上下の半導体集積回路装置14及び16を電気的に接続している配線18に対して、試験用パッド13(図9参照)を通じて、外部試験装置からスクリーニングパターンS2を印加することができるため、モニター端子82の不具合を確認した外部試験装置が、テストモード端子80へ動作(停止)命令を送信すると同時に、試験用パッド13を通じて、スクリーニングパターンS2相当の入力波形を印加し、スクリーニング処理を継続するようになっている。
従来のPoP(Package on Package)型の半導体集積回路装置の一例を図11に示す。
図11に示す半導体集積回路装置100においては、複数の半導体集積回路装置を積み重ねて実装し、一つの外装パッケージを形成するPoP型の半導体集積回路装置において、例えば、2つの上側半導体集積回路装置110と一つの半導体集積回路装置120とを有しており、下側の半導体集積回路装置120の背面に設けられた接続端子に、上側の半導体集積回路装置110において前記接続端子と相対する位置に設けられた端子をはんだ付け等の実装手段により接続及び固定することにより、一つの外装パッケージを形成している。
このような構造を有する従来の半導体集積回路装置においては、信頼性試験を行った場合、上下の半導体集積回路装置110及び120のうち、いずれか一方が不良品であると、もう一方が良品であっても、上下の半導体集積回路装置110及び120は、容易に取り外すことができないため、両方とも不良品として扱わなければならず、信頼性試験による歩留りが自乗で悪化する。同様に、バーンイン等のスクリーニング処理を行った場合、スクリーニング処理の途中で、上下の半導体集積回路装置110及び120のうち、いずれかが壊れて不良品となった場合、不良品のみを取り外すことができないため、その両方を不良品扱いしなければならず、スクリーニング処理を継続して行うことができない。
(付記1) 複数の半導体集積回路装置要素と、各半導体集積回路装置要素を中継する回路基板とを有してなり、
個々の前記半導体集積回路装置要素が前記回路基板を介して電気的に接続された状態にて、該回路基板の少なくとも一部が外部試験装置と電気的に接続可能であることを特徴とする半導体集積回路装置。
(付記2) 回路基板の少なくとも一部に配設され、半導体集積回路装置要素における回路パターンと接続された試験用パッドに、試験用コンタクタを接触させ、該試験用コンタクタを通じて外部試験装置に電気的に接続される付記1に記載の半導体集積回路装置。
(付記3) 回路基板が、フレキシブル基板である付記1から2のいずれかに記載の半導体集積回路装置。
(付記4) 回路基板を介して互いに電気的に接続された半導体集積回路装置要素のうち、前記回路基板の片側に位置する半導体集積回路装置要素のみが外部試験装置により試験される付記2から3のいずれかに記載の半導体集積回路装置。
(付記5) 回路基板の片側に位置する半導体集積回路装置要素の試験と並行して、前記回路基板の他の側に位置する半導体集積回路装置要素に電気的に接続した外部試験装置を用いて該半導体集積回路装置要素が試験される付記4に記載の半導体集積回路装置。
(付記6) 回路基板を介して配置された複数の半導体集積回路装置要素のうち、前記回路基板の少なくともいずれか一方の側に位置する半導体集積回路装置要素が取り外し可能である付記1から5のいずれかに記載の半導体集積回路装置。
(付記7) 外部試験装置による試験後、回路基板の少なくとも一部が切断されて、該回路基板と通じた回路パターン及び試験用パッドが削除された付記4から6のいずれかに記載の半導体集積回路装置。
(付記8) 回路基板の少なくとも一部が、該回路基板における外周部である付記1から7のいずれかに記載の半導体集積回路装置。
(付記9) 半導体集積回路装置要素と回路基板とが、異方性導電材を用いて電気的に接続された付記1から8のいずれかに記載の半導体集積回路装置。
(付記10) 異方性導電材が、可塑性を有する樹脂を含む付記9に記載の半導体集積回路装置。
(付記11) 可塑性を有する樹脂が、プラスチックである付記10に記載の半導体集積回路装置。
(付記12) 半導体集積回路装置要素と回路基板とが、コンタクタにより電気的に接続された付記1から11のいずれかに記載の半導体集積回路装置。
(付記13) 個々の半導体集積回路装置要素が、それぞれ回路基板を挟んで相対する半導体集積回路装置要素のスクリーニングパターンを発生する付記1から12のいずれかに記載の半導体集積回路装置。
(付記14) 回路基板に対して外部からスクリーニングパターンが印加された付記1から13のいずれかに記載の半導体集積回路装置。
(付記15) 付記1から14のいずれかに記載の半導体集積回路装置を試験する方法であって、
複数の半導体集積回路装置要素のうち、回路基板に対して少なくともいずれか一方の側に位置する前記半導体集積回路装置要素を外部試験装置により試験することを特徴とする半導体集積回路装置の試験方法。
(付記16) 回路基板の片側に位置する半導体集積回路装置要素の試験と並行して、前記回路基板の他の側に位置する半導体集積回路装置要素に電気的に接続した外部試験装置を用いて該半導体集積回路装置要素を試験し、これらの試験結果に応じて、前記半導体集積回路装置要素の取り外し及び交換を行う付記15に記載の半導体集積回路装置の試験方法。
(付記17) 外部試験装置による試験後、回路基板の少なくとも一部を切断し、該回路基板と通じた回路パターン及び試験用パッドを削除する付記15から16のいずれかに記載の半導体集積回路装置の試験方法。
(付記18) 外部試験装置による試験の際、半導体集積回路装置要素にスクリーニングパターンを印加する付記15から17のいずれかに記載の半導体集積回路装置の試験方法。
本発明の半導体集積回路装置の試験方法は、信頼性試験やスクリーニング処理の際に、複数の半導体集積回路装置の中に不良品が存在していても、処理を継続して行うことができ、しかも、不良品のみを取り外して良品に交換することができるので、試験及び処理による歩留りの悪化を防止することができる。
12 回路基板
13 試験用パッド
14 半導体集積回路装置(上側)
14A 回路パターン
14B 配線
16 半導体集積回路装置(下側)
16A 実装端子
18 配線
19,52 試験(用)コンタクタ
19A,52A 接触子
22 フレキシブル回路基板
62 導電材料
64 異方性導電樹脂
66 異方性導電材
80 テストモード端子(入力端子)
82 モニター端子
84 入力端子
86 入出力端子
L1〜L4 配線
S1〜S2 スクリーニングパターン
100 半導体集積回路装置(従来例)
110 半導体集積回路装置(上側)
120 半導体集積回路装置(下側)
Claims (10)
- 複数の半導体集積回路装置要素と、各半導体集積回路装置要素を中継する回路基板とを有してなり、
個々の前記半導体集積回路装置要素が前記回路基板を介して電気的に接続された状態にて、該回路基板の少なくとも一部が外部試験装置と電気的に接続可能であることを特徴とする半導体集積回路装置。 - 回路基板の少なくとも一部に配設され、半導体集積回路装置要素における回路パターンと接続された試験用パッドに、試験用コンタクタを接触させ、該試験用コンタクタを通じて外部試験装置に電気的に接続される請求項1に記載の半導体集積回路装置。
- 回路基板が、フレキシブル基板である請求項1から2のいずれかに記載の半導体集積回路装置。
- 回路基板を介して互いに電気的に接続された半導体集積回路装置要素のうち、前記回路基板の片側に位置する半導体集積回路装置要素のみが外部試験装置により試験される請求項1から3のいずれかに記載の半導体集積回路装置。
- 回路基板を介して配置された複数の半導体集積回路装置要素のうち、前記回路基板の少なくともいずれか一方の側に位置する半導体集積回路装置要素が取り外し可能である請求項1から4のいずれかに記載の半導体集積回路装置。
- 外部試験装置による試験後、回路基板の少なくとも一部が切断されて、該回路基板と通じた回路パターン及び試験用パッドが削除された請求項4から5のいずれかに記載の半導体集積回路装置。
- 半導体集積回路装置要素と回路基板とが、可塑性を有する樹脂を含む異方性導電材及びコンタクタのいずれかを用いて電気的に接続された請求項1から6のいずれかに記載の半導体集積回路装置。
- 個々の半導体集積回路装置要素が、それぞれ回路基板を挟んで相対する半導体集積回路装置要素のスクリーニングパターンを発生する請求項1から7のいずれかに記載の半導体集積回路装置。
- 請求項1から8のいずれかに記載の半導体集積回路装置を試験する方法であって、
複数の半導体集積回路装置要素のうち、回路基板に対して少なくともいずれか一方の側に位置する前記半導体集積回路装置要素を外部試験装置により試験することを特徴とする半導体集積回路装置の試験方法。 - 外部試験装置による試験の際、半導体集積回路装置要素にスクリーニングパターンを印加する請求項9に記載の半導体集積回路装置の試験方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006001421A JP2007183164A (ja) | 2006-01-06 | 2006-01-06 | 半導体集積回路装置及びその試験方法 |
US11/411,877 US7915720B2 (en) | 2006-01-06 | 2006-04-27 | Semiconductor integrated circuit device and test method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006001421A JP2007183164A (ja) | 2006-01-06 | 2006-01-06 | 半導体集積回路装置及びその試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007183164A true JP2007183164A (ja) | 2007-07-19 |
Family
ID=38284652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006001421A Pending JP2007183164A (ja) | 2006-01-06 | 2006-01-06 | 半導体集積回路装置及びその試験方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7915720B2 (ja) |
JP (1) | JP2007183164A (ja) |
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A711 | Notification of change in applicant |
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