JP3578581B2 - ベアチップの実装構造および実装方法およびそれに用いるインターポーザ - Google Patents

ベアチップの実装構造および実装方法およびそれに用いるインターポーザ Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明はベアチップの実装構造に関する。詳しくは、ベアチップを回路基板に実装するとき、両者間にインターポーザを介在させ、実装したベアチップが不良のときはベアチップを回路基板より容易に取り外すことができるベアチップの実装構造に関する。また、ベアチップを回路基板に実装する前に電気的特性の試験を容易に行なうことができるベアチップの実装構造に関する。
【０００２】
【従来の技術】
従来、ベアチップの回路基板への実装において、実装後にベアチップの不良が発見されたときは、回路基板よりベアチップを除去して交換する必要があるが、ベアチップの除去に際して回路基板を損傷し、回路基板全体を使用不可能にする場合がある。そこで回路基板を損傷しない実装構造が考えられている。
【０００３】
その１例として、図４（ａ）に示すものは特公平６−６６３５６号に記載された実装構造である。これは、同図に示すように、先ず回路基板１の所定の導体電極２上にベアチップ３を沸点の異なる２種類の溶剤からなる溶剤型の導電性接着剤４を用いてフェイスダウンボンディングにより実装した後、加熱等によって沸点の異なる２種類の溶剤からなる溶剤型導電性接着剤４中の低い沸点の溶剤分を蒸発させる。
【０００４】
このとき、図４（ｂ）に示すように時間経過とともにベアチップ３の接続抵抗は、導電性接着剤４中の溶剤分の蒸発度合に従って減少し、経過時間Ｔ後には電気的な導通が安定する。この後ベアチップ３の電気的特性を検査し、不良が検出されたときは回路基板１よりベアチップ３を取り外し、良品の場合のみ溶剤型の導電性接着剤４の本硬化を行ってベアチップ３を回路基板１へ本固定するのである。
【０００５】
また、他の実装構造として、特開平６−６９２８０号に記載された実装構造がある。これは、先ず図５（ａ）に示すように、回路基板１に配列されたパッド５にマスキングによって熱硬化性のパラジウム系導電樹脂材を塗布し、加熱することでパラジウム系導電樹脂材を硬化させてバンプ６の形成を行う。
【０００６】
次いで、図５（ｂ）に示すように、パッド５が配列された面に常温でゲル状となる熱可塑性の合成樹脂材７ａを盛りつけ、ベアチップ３の電極３ａをバンプ６に位置決めし、ベアチップ３を矢印Ｂ方向に押圧しながら加熱（例えば１１０〜１５０°Ｃ）し、図５（ｃ）に示すように、ゲル状の合成樹脂材７ａを硬化させ、絶縁層７を形成し、ベアチップ３を回路基板１に固着させ、同時にバンプ６をパッド５に密着させ、ベアチップ３を回路基板１に実装させるのである。
【０００７】
そして、電気的特性試験を行い、もしベアチップが不良のときは、例えば前記加熱温度より高い１５０〜２００°Ｃに加熱して絶縁層７を軟化させることにより、ベアチップを回路基板より容易に取り外すことができるようになっている。
【０００８】
上記ベアチップの実装構造ではベアチップの電気的特性は回路基板への実装後に行っているが、ベアチップ単体で試験を行うこともできる。その場合、従来のベアチップの電気的特性試験は、電極ピッチの微細化により非常に困難となっているが、従来用いられている試験装置は、図６に示すように、多数のプローブピン８を案内板９によってベアチップの電極ピッチに合わせるように案内している。また他の例では、ベアチップと同一ピッチで並べた接触ピンを備えたソケットが用いられている。
【０００９】
【発明が解決しようとする課題】
上記従来のベアチップの実装構造において、図４で説明した特公平６−６６３５６号に記載された実装構造は、ベアチップ３が導電性接着剤４で電極２のみに接着されているため、ベアチップが不良の時の取り外しは容易であるが、取り付け強度が充分とはいい難く取り付けの信頼性が低い。また図５で説明した特開平６−６９２８０号に記載された実装構造は、ベアチップを熱可塑性の合成樹脂により回路基板に固着しているため、熱硬化性樹脂に比べて接着強度は低く、ベアチップの取り外しは容易であるがやはり取り付けの信頼性に欠けるという問題がある。
【００１０】
また、図６で説明したベアチップの試験装置はプローブピンをベアチップの電極ピッチに合わせるためプローブピンが長くなり、高周波特性の測定には不向きであるという問題がある。また接触ピンをベアチップの電極ピッチと同一に並べたソケットは高価であり、且つ接触ピンが微小であるため耐久性が劣るという問題がある。
【００１１】
本発明は、上記従来の問題点に鑑み、ベアチップを回路基板に実装する場合に、信頼性を確保しつつ交換容易なベアチップの実装構造を実現しようとする。また，、本発明はベアチップを回路基板に実装する前に容易に試験を行なうことが可能なベアチップの実装構造を実現しようとする。
【００１２】
【課題を解決するための手段】
本発明によると、ベアチップを回路基板上に実装する構造であって、第１の径の基部と該第１の径より小さい第２の径の先端部とからなる少なくとも２段階に形成された金属バンプの入出力端子を有するベアチップと、該ベアチップの入出力端子に対応した位置に開口部を有するインターポーザーと、導通パッドを有する回路基板と、を具備し、前記ベアチップが前記インターポーザーを介して該回路基板上に搭載される場合に、前記入出力端子が前記インターポーザーの前記開口部を介して前記回路基板の前記導通パッドに直接電気的に接続され、バンプの先端の小さい第２の径の先端部が前記入出力端子をインターポーザーの開口部に容易に挿入可能とし、前記インターポーザーの厚さは入出力端子の高さより薄く、もって前記回路基板の表面に接触しないようにしたことを特徴とするベアチップの実装構造が提供される。この構成を採ることにより、バンプの先端の径が小さいため、インターポーザに設けられた開口部に挿入し易くなる。
【００１３】
また、本発明はベアチップを回路基板上に実装する実装方法であって、前記ベアチップの入出力端子に対応した位置に開口部を有し、該開口部にメッキを施したインターポーザを前記回路基板に接着する工程と、前記インターポーザの開口部に前記ベアチップの入出力端子が入るよう前記ベアチップを搭載する工程と、前記ベアチップを試験する工程と、前記ベアチップと前記インターポーザの間に接着剤を流し込む工程とからなることを特徴とする。この構成を採ることにより、ベアチップの基板への確実な実装ができると共にチップ不良の時の取り外しは強度的に弱いインターポーザの部分を破壊して取り外すことができるため取り外しは容易となり、且つ回路基板の破損は防止される。
【００１４】
また、本発明は、第１の径の基部と該第１の径より小さい第２の径の先端部とからなる少なくとも２段階に形成された金属バンプの入出力端子を有するベアチップを回路基板上に実装する実装方法であって、前記ベアチップの入出力端子に対応した位置に開口部を有するとともに、テスト用パッドが設けられるインターポーザへ前記ベアチップを搭載する工程と、前記テスト用パッドを用いて前記ベアチップを試験する工程と、前記テスト用パッドを切り離す工程とからなることを特徴とする。この構成を採ることにより、ベアチップを回路基板に実装する前に電気的特性を試験することができる。また試験後はインターポーザのベアチップより外に出ている部分を切り放すことにより回路基板へ実装した時に他の部品の邪魔にならず、搭載部品の実装密度を向上することができる。
【００１５】
また、本発明は、ベアチップを回路基板上に実装する際、両者間に介在させるインターポーザであって、前記ベアチップの突状の入出力端子に対応した位置に開口部を有し、前記開口の内面にはめっきが施され、かつ該めっきより引き出される試験用パッドを有することを特徴とする。この構成を採ることにより、インターポーザの開口部に設けられためっき部にバンプが接触し、さらに回路基板のパッドに確実に接触することができる。この際バンプの高さが多少低くパッドに接触できなくとも、めっき部を介してパッドに接触するため、電気的特性の試験を行うことができる。
【００１６】
【発明の実施の形態】
図１は本発明の第１の実施の形態を示す断面図である。同図において、２０はベアチップ、２１はインターポーザ、２２は回路基板である。そしてベアチップ２０には入出力端子にバンプ２３が設けられ、回路基板２２にはパッド２４が設けられている。また、インターポーザ２１はベアチップ２０とほぼ同じ大きさで、バンプ２３の高さよりも薄い絶縁性を有するフイルムであり、ベアチップ２０の入出力端子（バンプ２３）に対応した位置にそれぞれ開口部２５が設けられ、さらに該開口部２５の上下面及び内面にはめっき２５ａが施されている。
【００１７】
また該インターポーザ２１の材料としては、レーザで孔あけが可能な有機材料が好ましく、例えばポリエステルが用いられるが、特にポリイミド樹脂やガラスエポキシ樹脂等の耐熱性を有するものは温度試験のことを考慮すると有利である。さらにガラスやセラミョクでも良い。そして、回路基板２２のパッド２４に開口部２５を位置合わせしてインターポーザ２１を重ね、該インターポーザ２１の上にバンプ２３が開口部２５に挿入されるようにしてベアチップ２０を重ね合わせる。この際インターポーザ２１の開口部２５に設けられためっき部２５ａにバンプ２３が接触し、さらに回路基板２２のパッド２４に確実に接触することができる。この際バンプ２３の高さが多少低くパッド２４に接触できなくとも、めっき部２５ａを介してパッド２４に接触するため、電気的特性の試験を行うことができる。
【００１８】
試験後、ベアチップが良品の場合は、ベアチップ２０とインターポーザ２１との間及びインターポーザ２１と回路基板の間に熱硬化性樹脂を充填して加熱硬化させることによりベアチップ２０は回路基板２２に確実に固定される。またこの場合、熱硬化性樹脂の硬化による収縮によりバンプ２３とパッド２４の接触も確実となる。なお、その後ベアチップ２０が不良となった場合にはベアチップ２０は回路基板２２より除去する必要があるがベアチップ２０を回路基板２２より除去する場合、本実施の形態はベアチップ２０および回路基板２２より強度的に弱いインターポーザ２１から剥離されるためベアチップ２０および回路基板２２を傷めることはない。なお、この場合熱硬化性樹脂の強度を弱めるため加熱することが好ましい。また、バンプ２３はベアチップ２０に残るため取り外し後のチップ不良解析時にプロープの接触が容易となる。
【００１９】
図２は本発明の第２の実施の形態を示す図である。本第２の実施の形態は図２（ａ）に示すように、バンプ２３を金または半田等の柔軟な金属を用いたメタルバンプとし、その形状を２段以上の段差を有する形状としたことで、その他は第１の実施の形態と同様である。この段差のあるバンプの形成は、図２（ｂ）の如くキャピラリ２６から押し出された金線２７を加熱して、金線の先端にボールを形成しベアチップ２０に押しつけたのちに、金線を引き切ることでボールの部分と引き切られたワイヤの部分とによって２段の段差のあるバンプ２３が形成される。
【００２０】
次いで図２（ｃ）の如くベアチップ２０を裏返してガラス板２８の上に乗せ、ベアチップ２０を押圧してバンプ２３の高さを揃える。その後第１の実施の形態と同様にして回路基板２２の上にインターポーザ２１を挟んでベアチップ２０を実装するのである。このとき本実施の形態はバンプ２３の先端の径が小さいため、インターポーザ２１に設けられた開口部２５に挿入し易くなる。
【００２１】
なお、インターポーザ２１の孔あけは、インターポーザ２１に有機材料を用いた場合、レーザを用いて行なえば正確な孔あけができる。
【００２２】
図３は本発明の第３の実施の形態を示す図で、（ａ）は平面図、（ｂ）は（ａ）図のｂ−ｂ線における断面図である。同図において、２０はベアチップ、２１はインターポーザである。そしてベアチップ２０には入出力端子にバンプ２３が設けられている。また、インターポーザ２１はバンプ２３の高さよりも薄い絶縁性を有するフイルムであり、ベアチップ２０のバンプ２３に対応した位置に開口部２５が設けられていることは第１の実施の形態と同様であり、異なるところはインターポーザ２１をベアチップ２０のの外形より大きくして、各開口部２５にパッド３０を設け、その各パッド３０から引出し線３１を介してテスト用のパッド３２を設けたことである。
【００２３】
このように構成された本第３の実施の形態はベアチップ２０をインターポーザ２１に搭載し押圧すれば、ベアチップ２０のバンプ２３はインターポーザ２１のパッド３０に接触する。この状態で、テスト用パッド３２に試験装置のプローブを接触させて電気的特性を試験することができる。試験を実施した後にチップ不良が判明した場合にはベアチップの押圧を解除すれば、ベアチップ２０はインターポーザ２１から簡単に取り外すことができる。また本実施の形態は試験後、良品の場合はそのまま基板へ搭載するか、または、ベアチップ２０より外方にでているインターポーザ部分を切り放して搭載しても良く、この場合は他の実装部品の邪魔にならず、部品実装密度の向上に寄与することができる。
【００２４】
【発明の効果】
本発明のベアチップの実装構造に依れば、ベアチップとインターポーザとの間及びインターポーザと回路基板との間に熱硬化性樹脂を充填して加熱硬化させることによりベアチップは回路基板に確実に固定される。またベアチップが不良で該ベアチップを回路基板より除去する場合、ベアチップおよび回路基板より強度的に弱いインターポーザから剥離されるためベアチップおよび回路基板を傷めることはない。そしてバンプはベアチップに残るため取り外し後のチップ不良解析時にプロープの接触が容易となる。
【００２５】
また、インターポーザ上にテスト用のパッドを設けたことにより、ベアチップを回路基板に搭載する前に電気的特性を試験することができる。また試験後はベアチップより外に出ているインターポーザを切り放すことにより回路基板への実装時に他の部品への邪魔にならず、実装効率を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す断面図である。
【図２】本発明の第２の実施の形態を示す図で、（ａ）は断面図、（ｂ），（ｃ）はバンプの形成工程を示す図である。
【図３】本発明の第３の実施の形態を示す図で、（ａ）は平面図、（ｂ）は（ａ）図のｂ−ｂ線における断面図である。
【図４】従来のベアチップの回路基板への実装構造示す図で、（ａ）はベアチップを搭載した回路基板の断面図、（ｂ）は２種類の溶剤からなる溶剤型導電性接着剤の加熱時間による接続抵抗の変化を示す図である。
【図５】従来のベアチップの回路基板への実装構造の他の例を示す図で、（ａ）〜（ｃ）はベアチップを回路基板に実装する工程を説明するための図である。
【図６】従来のベアチップ試験装置を示す概略図である。
【符号の説明】
２０…ベアチップ
２１…インターポーザ
２２…回路基板
２３…バンプ
２４，３０…パッド
２５…開口部
２６…キャピラリ
２７…金線
２８…ガラス板
３１…引出し線
３２…テスト用パッド

Claims (4)

  1. ベアチップを回路基板上に実装する構造であって、
    第１の径の基部と該第１の径より小さい第２の径の先端部とからなる少なくとも２段階に形成された金属バンプの入出力端子を有するベアチップと、
    該ベアチップの入出力端子に対応した位置に開口部を有するインターポーザーと、
    導通パッドを有する回路基板と、を具備し、前記ベアチップが前記インターポーザーを介して該回路基板上に搭載される場合に、前記入出力端子が前記インターポーザーの前記開口部を介して前記回路基板の前記導通パッドに直接電気的に接続され、バンプの先端の小さい第２の径の先端部が前記入出力端子をインターポーザーの開口部に容易に挿入可能とし、
    前記インターポーザーの厚さは入出力端子の高さより薄く、もって前記回路基板の表面に接触しないようにしたことを特徴とするベアチップの実装構造。
  2. ベアチップを回路基板上に実装する実装方法であって、
    前記ベアチップの入出力端子に対応した位置に開口部を有し、該開口部にメッキを施したインターポーザを前記回路基板に接着する工程と、
    前記インターポーザの開口部に前記ベアチップの入出力端子が入るよう前記ベアチップを搭載する工程と、
    前記ベアチップを試験する工程と、
    前記ベアチップと前記インターポーザの間に接着剤を流し込む工程とからなることを特徴とするベアチップの実装方法。
  3. 第１の径の基部と該第１の径より小さい第２の径の先端部とからなる少なくとも２段階に形成された金属バンプの入出力端子を有するベアチップを回路基板上に実装する実装方法であって、
    前記ベアチップの入出力端子に対応した位置に開口部を有するとともに、テスト用パッドが設けられるインターポーザへ前記ベアチップを搭載する工程と、
    前記テスト用パッドを用いて前記ベアチップを試験する工程と、
    前記テスト用パッドを切り離す工程とからなることを特徴とするベアチップの実装方法。
  4. ベアチップを回路基板上に実装する際、両者間に介在させるインターポーザであって、
    前記ベアチップの突状の入出力端子に対応した位置に開口部を有し、前記開口の内面にはメッキが施され、かつ該メッキより引き出される試験用パッドを有することを特徴とするインターポーザ。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349198A (ja) * 1999-04-02 2000-12-15 Nitto Denko Corp チップサイズパッケージ用インターポーザ及びその製造方法と中間部材
JP2001077518A (ja) * 1999-09-01 2001-03-23 Fujitsu Ltd 電子部品実装プリント基板および電子部品取り外し方法
US7115986B2 (en) * 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
SG122743A1 (en) * 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
SG115459A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
US6972958B2 (en) * 2003-03-10 2005-12-06 Hewlett-Packard Development Company, L.P. Multiple integrated circuit package module
JP4123998B2 (ja) * 2003-03-24 2008-07-23 松下電器産業株式会社 電子回路装置およびその製造方法
JP2007183164A (ja) 2006-01-06 2007-07-19 Fujitsu Ltd 半導体集積回路装置及びその試験方法
US7540188B2 (en) * 2006-05-01 2009-06-02 Lynn Karl Wiese Process condition measuring device with shielding
US7555948B2 (en) * 2006-05-01 2009-07-07 Lynn Karl Wiese Process condition measuring device with shielding
JP5807221B2 (ja) * 2010-06-28 2015-11-10 アユミ工業株式会社 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム
US8432034B2 (en) 2011-05-25 2013-04-30 International Business Machines Corporation Use of a local constraint to enhance attachment of an IC device to a mounting platform
JP5803409B2 (ja) * 2011-08-12 2015-11-04 富士通株式会社 電子装置、電子装置の製造方法及び中継基板
JP2013137286A (ja) * 2011-12-28 2013-07-11 Advantest Corp 電子部品試験装置
US9237648B2 (en) 2013-02-25 2016-01-12 Invensas Corporation Carrier-less silicon interposer
US9646894B2 (en) 2013-03-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
DE102013108106B4 (de) 2013-03-15 2021-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Verpackungsmechanismen für Chips mit Verbindern
US9070644B2 (en) 2013-03-15 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US9437536B1 (en) 2015-05-08 2016-09-06 Invensas Corporation Reversed build-up substrate for 2.5D
US10211160B2 (en) 2015-09-08 2019-02-19 Invensas Corporation Microelectronic assembly with redistribution structure formed on carrier

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61160946A (ja) * 1984-12-31 1986-07-21 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体装置の接続構造体
JPS63266861A (ja) 1987-04-24 1988-11-02 Hitachi Ltd チツプリペア−方法
US5195237A (en) * 1987-05-21 1993-03-23 Cray Computer Corporation Flying leads for integrated circuits
JP2676828B2 (ja) * 1988-09-30 1997-11-17 株式会社デンソー 混成集積回路装置の製造方法
US5489804A (en) * 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
US5065227A (en) * 1990-06-04 1991-11-12 International Business Machines Corporation Integrated circuit packaging using flexible substrate
JPH04124845A (ja) 1990-09-17 1992-04-24 Fujitsu Ltd ベアチップ実装方法およびその構造
US5289631A (en) * 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips
US5859470A (en) * 1992-11-12 1999-01-12 International Business Machines Corporation Interconnection of a carrier substrate and a semiconductor device
JPH08510358A (ja) * 1993-04-14 1996-10-29 アムコール・エレクトロニクス・インク 集積回路チップと基板との相互接続
DE69428181T2 (de) * 1993-12-13 2002-06-13 Matsushita Electric Ind Co Ltd Vorrichtung mit Chipgehäuse und Verfahren zu Ihrer Herstellung
US5530288A (en) * 1994-10-12 1996-06-25 International Business Machines Corporation Passive interposer including at least one passive electronic component
US5742100A (en) * 1995-03-27 1998-04-21 Motorola, Inc. Structure having flip-chip connected substrates
US5574630A (en) * 1995-05-11 1996-11-12 International Business Machines Corporation Laminated electronic package including a power/ground assembly
US5814889A (en) * 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
JPH0945805A (ja) * 1995-07-31 1997-02-14 Fujitsu Ltd 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法
KR0157899B1 (ko) * 1995-09-22 1998-12-01 문정환 기판에 반도체 장치를 부착시키기 위한 연결구조
US5691041A (en) * 1995-09-29 1997-11-25 International Business Machines Corporation Socket for semi-permanently connecting a solder ball grid array device using a dendrite interposer
US5789930A (en) * 1995-12-14 1998-08-04 International Business Machine Corporation Apparatus and method to test for known good die
US5889326A (en) * 1996-02-27 1999-03-30 Nec Corporation Structure for bonding semiconductor device to substrate
US6022761A (en) * 1996-05-28 2000-02-08 Motorola, Inc. Method for coupling substrates and structure
JP2914308B2 (ja) * 1996-07-16 1999-06-28 日本電気株式会社 インターポーザー及び半導体デバイスの試験方法
US5848466A (en) * 1996-11-19 1998-12-15 Motorola, Inc. Method for forming a microelectronic assembly

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