JPH0945805A - 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法 - Google Patents

配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法

Info

Publication number
JPH0945805A
JPH0945805A JP7195455A JP19545595A JPH0945805A JP H0945805 A JPH0945805 A JP H0945805A JP 7195455 A JP7195455 A JP 7195455A JP 19545595 A JP19545595 A JP 19545595A JP H0945805 A JPH0945805 A JP H0945805A
Authority
JP
Japan
Prior art keywords
semiconductor device
wiring board
external connection
connection portion
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7195455A
Other languages
English (en)
Inventor
Yutaka Azumaguchi
裕 東口
Mitsuo Inagaki
光雄 稲垣
Makoto Totani
眞 戸谷
Yasuhiro Tejima
康裕 手島
Hiroshi Iimura
博司 飯村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP7195455A priority Critical patent/JPH0945805A/ja
Priority to US08/602,423 priority patent/US5783865A/en
Publication of JPH0945805A publication Critical patent/JPH0945805A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525Means for applying energy, e.g. heating means
    • H01L2224/75251Means for applying energy, e.g. heating means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81136Aligning involving guiding structures, e.g. spacers or supporting members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81136Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114Guiding structures outside the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/15165Monolayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09845Stepped hole, via, edge, bump or conductor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227Other objects, e.g. metallic pieces
    • H05K2201/10234Metallic balls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/0455PTH for surface mount device [SMD], e.g. wherein solder flows through the PTH during mounting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 BGA型半導体装置の位置合わせを容易に行
え、またこれを容易に実装された基板から取り外すこと
ができるようにすることを目的とする。 【解決手段】 ボール状の外部接続用部分を有する半導
体装置を搭載する配線基板であって、該配線基板は前記
外部接続用部分に対応する位置に設けられたスルーホー
ルと該スルーホール内及びその周囲に設けられた導体と
を有し、該導体のうち、前記外部接続用部分と係合する
ランド部分は断面テーパ状部分を有する配線基板。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体チップ等の電
子部品を配線基板で支持した半導体装置に関し、より詳
細にはボールグリッドアレイ(以下BGAという)型の
半導体装置に関する。より詳細には、本発明はBGA型
半導体装置の組み立て性及び保守性を考慮した構成のB
GA型半導体装置に関する。
【0002】近年、半導体チップが高集積化してきてお
り、また、半導体装置の実装の高密度化が要求されてき
ている。そこで、QFP型半導体装置に比べて、半導体
装置の裏面にボール状の外部接続用端子を広いピッチで
アレイ状に設けることができ、かつ端子の変形が少ない
という特徴を有するBGA型半導体装置が注目されてき
ている。QFP型半導体装置はその外部接続用端子は装
置の端部に沿って設けられているので、これが搭載され
るマザーボード(プリント基板、回路基板、配線基板又
は単に基板などとも言われる)上での位置合わせは比較
的容易である。また、マザーボード上に実装した後でこ
れを取り外すことも比較的容易である。
【0003】しかしながら、BGA型半導体装置では裏
面の全面又は一部にアレイ状にボール状の端子が設けら
れているため、マザーボード上での位置合わせや取り外
し等は極めて困難である。本発明は、この点に着目して
なされたものである。
【0004】
【従来の技術】ここで、図15を参照して、従来のBG
A型半導体装置を簡単に説明する。図15に示すBGA
型半導体装置10は、配線を有するベース12と、ベア
チップである半導体チップ(LSIチップ)14と、封
止部16と、ボール状のSnPbはんだバンプ18とを
有する。半導体チップ14に設けられている電極(図示
を省略する)とベース12の表面に設けられている電極
とは、ワイヤでボンディングされている。ベース12の
表面に設けられた電極とベース12の裏面に設けられた
はんだバンプ18とは、ベース内部に形成されている配
線層やスルーホールを介して、電気的に接続されてい
る。半導体チップ14及びベース12の表面は図示する
ように、樹脂製の封止部16で封止されている。はんだ
バンプ18は外部接続部分(電極)として機能し、ベー
ス12の裏面上にマトリクス状に配列されている。一般
に、隣接するはんだバンプ18の間隔は、1.5mm以
下である。
【0005】このようなBGA型半導体装置10は、図
15に示すように、ガラスエポキシ基板であるマザーボ
ード20上に搭載可能である。マザーボード20上に
は、マトリクス状に配列された電極22及び配線を有す
る。はんだバンプ18はマザーボード20上の電極に接
触した状態ではんだ付けされる。
【0006】
【発明が解決しようとする課題】しかしながら、図15
に示すBGA型半導体装置10では、裏面全面にボール
状のバンプ(端子)18が形成されているため、バンプ
18を正しく電極22上に位置合わせすることが困難で
ある。また、特に内部にあるバンプ18の接続状態も外
部から確認することは困難である。更に、一端BGA型
半導体装置10をマザーボード20上に固定した後は、
これを取り外すのが極めて困難である。この取り外しが
容易に行えないと、半導体装置が不良になり交換する必
要が生じた場合等においては不都合である。
【0007】したがって、本発明は上記従来技術の問題
点を解決し、BGA型半導体装置の位置合わせを容易に
行え、またこれを容易に実装された基板から取り外すこ
とができるようにすることを目的とする。
【0008】
【問題点を解決するための手段】請求項1に記載の発明
は、ボール状の外部接続用部分を有する半導体装置を搭
載する配線基板であって、該配線基板は前記外部接続用
部分に対応する位置に設けられたスルーホールと該スル
ーホール内及びその周囲に設けられた導体とを有し、該
導体のうち、前記外部接続用部分と係合するランド部分
は断面テーパ状部分を有することを特徴とする配線基板
である。
【0009】請求項2に記載の発明は、請求項1におい
て、前記スルーホールは前記ランド部分近傍のエッジ部
分において断面テーパ状であることを特徴とする配線基
板である。請求項3に記載の発明は、ボール状の外部接
続用部分を有する半導体装置を搭載する配線基板であっ
て、該配線基板は前記外部接続用部分に対応する位置に
設けられた複数のランドと、隣り合うランド間に設けら
れた絶縁層とを有し、該絶縁層の高さは前記ランドより
も高いことを特徴とする配線基板である。
【0010】請求項4に記載の発明は、ボール状の第1
の外部接続用部分を有する半導体装置を搭載する配線基
板であって、該配線基板はその第1の面に設けられかつ
前記第1の外部接続用部分と係合し得るランドと、第2
の面に設けられたボール状の第2の外部接続用部分と、
前記ランドと前記第2の外部接続用部分とを接続する導
体と、前記第2の面上であって前記第2の外部接続用部
分の周囲に設けられた発熱体とを有することを特徴とす
る配線基板である。
【0011】請求項5に記載の発明は、ボール状の外部
接続用部分を有する半導体装置を搭載する配線基板であ
って、該配線基板は前記外部接続用部分に対応する位置
に設けられたスルーホールと該スルーホール内及びその
周囲に設けられた導体とを有し、前記スルーホールは、
前記外部接続用部分に係合する第1の部分と、該第1の
部分よりも配線基板内部に設けられ、前記外部接続用部
分の幅よりも狭い第2の部分を有することを特徴とする
配線基板である。
【0012】請求項6に記載の発明は、ボール状の外部
接続用部分を有する半導体装置を搭載する配線基板であ
って、該配線基板は前記外部接続用部分に対応する位置
に設けられたスルーホールと該スルーホール内及びその
周囲に設けられた導体とを有し、前記スルーホールは、
前記外部接続用部分に係合する第1の部分と、該第1の
部分よりも配線基板内部に設けられ、前記外部接続用部
分の幅よりも広い第2の部分を有することを特徴とする
配線基板である。
【0013】請求項7に記載の発明は、電子部品と、該
電子部品及びパッドを支持するベースと、該ベースに取
り付けられ、前記電子部品と電気的に接続されるた外部
接続用部分と、前記電子部品と前記パッドとを接続する
ボンディングワイヤと、前記電子部品を封止する樹脂と
を有し、前記ベースは前記電子部品が搭載される第1の
面と、前記パッドが形成される第2の面とを有し、該記
第2の面は前記第1の面よりも下方に位置することを特
徴とする半導体装置である。
【0014】請求項8に記載の発明は、請求項7におい
て、前記ベースは別のパッドが設けられる第3の面を有
し、該第3の面は前記第2の面よりも下方に位置するこ
とを特徴とす半導体装置である。請求項9に記載の発明
は、請求項8において、前記第3の面が前記ベースの他
の面と接するコーナー部分は丸みを有することを特徴と
する半導体装置である。
【0015】請求項10に記載の発明は、電子部品を支
持するベースと、該ベースに取り付けられたボール状の
外部接続用部分とを有する半導体装置において、前記外
部接続用部分の周囲に発熱体を設けたことを特徴とする
半導体装置である。請求項11に記載の発明は、請求項
10において、前記半導体装置は、前記発熱体が設けら
れた面とは異なる面に設けられた電極と、該電極と前記
発熱体とを接続する導体とを有することを特徴とする半
導体装置である。
【0016】請求項12に記載の発明は、半導体装置の
底面にマトリクス状に設けられた外部接続用部分がはん
だ付けで配線基板に取り付けられた状態から前記半導体
装置を取り外す方法において、前記半導体装置を溶融は
んだ内に浸して前記半導体装置を加熱することで、前記
配線基板と前記半導体装置とのはんだ付け部分を溶融
し、前記半導体装置を前記基板から取り外すことを特徴
とする方法である。
【0017】請求項13に記載の発明は、半導体装置の
底面にマトリクス状に設けられた外部接続用部分がはん
だ付けで配線基板に取り付けられた状態から前記半導体
装置を取り外す方法において、前記配線基板を溶融はん
だ内に浸して前記半導体装置を加熱することで、前記配
線基板と前記半導体装置とのはんだ付け部分を溶融し、
前記半導体装置を前記基板から取り外すことを特徴とす
る方法である。
【0018】請求項14に記載の発明は、1枚の基板を
もとに複数の半導体装置のベースとなる複数の領域を形
成し、所定の部品を該複数の領域に搭載した後前記基板
を分割することで複数の半導体装置を製造することを特
徴とする半導体装置の製造方法である。
【0019】
【発明の実施の形態】以下、本発明の実施例を説明す
る。図1は、本発明の第1実施例を示す部分断面図であ
る。第1実施例は、BGA型半導体装置及びマザーボー
ド(以下、配線基板という)の両方に特徴がある。この
特徴は、配線基板上におけるBGA型半導体装置の位置
合わせを容易かつ確実に行えることにある。
【0020】図1において、BGA半導体装置のベース
(ガラスエポキシ等の絶縁物質で形成されている)12
には、アレイ状に配列されたボール状のはんだバンプ1
8が設けられている。はんだバンプは、ランド上に設け
られているが、図1でランドとはんだバンプとを一体的
に図示してある。第1実施例によるBGA型半導体装置
は、はんだバンプ18の頂部に突起部18aを有する点
で、図15に示す半導体装置10とは異なる。一例とし
て、はんだバンプ18は銅等で形成され、突起部18a
は銅の融点(183℃)よりも低い融点のはんだ(例え
ば、融点が120〜160℃のSn、Pb+Bi15)で
形成される。例えば、突起部18aは、ニッケルとアル
ミニウムの合金である。はんだバンプ18を形成後、突
起部18aを形成する。
【0021】BGA型半導体装置を実装するガラスエポ
キシ等の配線基板24は、はんだバンプ18の配列に対
応して、スルーホール26を有する。スルーホール26
の内壁並びに表面(実装面)及び裏面には、接続導体2
8が形成されている。接続導体28は例えば、銅をメッ
キすることで形成される。配線基板24の表面及び裏面
に露出する接続導体は、例えばリング状である。この部
分は、外部接続用部分(ランド;パッド又はフットプリ
ントともいう)として機能する。
【0022】配線基板の表面に露出する接続導体28の
ランド部分(上部ランド)は、参照番号28aで示すよ
うにテーパ状に形成されている(以下、テーパ部28a
という)。これは、はんだバンプ18の突起部18aと
かみ合うように作用する。テーパ部28aは、図2に示
すように、銅をスルーホール内外にメッキした後、先端
がテーパ状の治具30をスルーホール26に押し当て
る。これにより、接続導体28のコーナー部がテーパ状
に変形する。別の方法として、接続導体28のコーナー
部を適当な治具で削ってもよい。
【0023】BGA型半導体装置を配線基板24に実装
する際、突起部18a付はんだバンプ18とテーパ部2
8aを有する上部ランドとはかみ合い、位置合わせは容
易である。このため、自動搭載のみならず、手動で搭載
可能となる。半導体装置搭載後に位置ずれを起こすこと
はなく、したがって搭載後の作業が容易になる。また、
はんだ付けの状態が良好であるかどうかを、基板24の
裏面からスルーホール26内部を観察することで確認で
きる。なお、はんだバンプ18と上部ランドとは確実に
係合するため、はんだペーストを印刷することなくフラ
ックスのみでも実装が可能である。
【0024】なお、配線基板24は1層であっても多層
であってもよい。図3は、図1に示す構成の変形例であ
る。図3に示す変形例では、配線基板24のスルーホー
ル24の表面部分をテーパ状に形成し、銅をメッキした
際に自動的に上部ランドにテーパ部28aが形成される
ようにしたものである。この構成でも、BGA半導体装
置を配線基板24上に容易に位置合わせすることができ
る。
【0025】図4は、本発明の第2実施例を示す部分断
面図である。なお、前述した図に示す構成要素と同一の
ものには同一の参照番号を付けている。第2実施例は、
BGA型半導体装置を配線基板上に位置合わせする作業
を容易かつ確実に行えるようにするために、配線基板3
0の構成に特徴を持たせたものである。ガラスエポキシ
等の配線基板上30に銅等のランド36が形成され、隣
接するランド間にはランド36の高さ(厚み)より大の
レジスト層32が形成されている。これにより、隣接す
るランド36間の間隙部は凸状となり、ここにはんだバ
ンプ18が係合するので位置合わせは容易である。この
ため、自動搭載のみならず、手動で搭載可能となる。半
導体装置搭載後に位置ずれを起こすことはなく、したが
って搭載後の作業が容易になる。また、隣接するはんだ
バンプ18間にはレジスト層32が挿入される形態とな
るため、隣り合うはんだバンプ18を余分なはんだが接
続してしまう所謂ブリッジの発生を防止できる。更に、
はんだペーストを印刷せずにフラックスのみでも実装が
可能となる。
【0026】一例として、ランド36の厚みが50〜8
0μmの場合、レジスト層32の厚みは100〜200
μm程度である。次に、本発明の第3実施例について説
明する。図5は、本発明の第3実施例の一部断面図であ
る。第3実施例は、BGA型半導体装置を配線基板上に
位置合わせする作業を容易かつ確実に行えるようにする
ために、配線基板38の構成に特徴を持たせたものであ
る。
【0027】ガラスエポキシ等の配線基板38には、複
数のスルーホール40が形成され、この内部には銅のメ
ッキ等で形成される接続導体42が設けられている。ス
ルーホール40は段差部40aを有する。具体的には、
接続基板38の実装面部分のスルーホール40の径T2
ははんだバンプ18の最大径と同一かこれより多少大き
い。この段差部40aの深さT1は、はんだバンプ18
の高さよりも小さい。また、スルーホール40の内部部
分の径T3は、はんだバンプの最大径よりも小さい。
【0028】BGA型半導体装置を配線基板38上に搭
載する場合、はんだバンプ18はスルーホール40の段
差部40aにかみ合うので、位置合わせが容易であり、
このため、自動搭載のみならず、手動で搭載可能とな
る。半導体装置搭載後に位置ずれを起こすことはなく、
したがって搭載後の作業が容易になる。また、はんだ付
けの状態が良好であるかどうかを、基板38の裏面から
スルーホール40内部を観察することで確認できる。な
お、はんだ付けは、例えばスキージではんだペーストを
スルーホールの実装面付近に塗布し、半導体装置を搭載
後、固定する。
【0029】図6は、本発明の第4実施例の一部断面図
である。第4実施例は、BGA型半導体装置を配線基板
上に位置合わせする作業を容易かつ確実に行えるように
するために、配線基板の構成に特徴を持たせたものであ
り、前述の第3実施例とは異なる段差部をスルーホール
内に有する。
【0030】配線基板44は、内部に銅のメッキ等で形
成された接続導体48を有する複数のスルーホール46
を有する。配線基板44の実装面側に、スルーホール4
6は段差部46aを有する。段差部46aの実装面上の
径T8は、はんだバンプ18の最大径T5にほぼ等しい
か多少大きい。スルーホール46の内部径T7は、はん
だバンプ18の最大径T5より大きい。段差部46aの
径T8の部分の深さT6は、はんだバンプの厚みT4よ
りも大である。
【0031】BGA型半導体装置を配線基板44上に搭
載する場合、はんだバンプ18はスルーホール46の段
差部46aにかみ合うので、位置合わせが容易であり、
このため、自動搭載のみならず、手動で搭載可能とな
る。半導体装置搭載後に位置ずれを起こすことはなく、
したがって搭載後の作業が容易になる。また、はんだ付
けの状態が良好であるかどうかを、基板44の裏面から
スルーホール46内部を観察することで確認できる。な
お、はんだ付けは、例えばスキージではんだペーストを
スルーホールの実装面付近に塗布し、半導体装置を搭載
後、固定する。
【0032】次に、本発明の第5実施例を図8を参照し
て説明する。第5実施例は、ベースに支持された半導体
チップ等の電子部品を樹脂封止する際、樹脂内部に形成
された気泡がボンディングワイヤに与える悪影響を回避
する構成を有することを特徴とする。なお、図8を参照
して第5実施例を説明する前に、図7を参照して上記問
題点を説明する。
【0033】図7は、従来のBGA型半導体装置の断面
図である。導伝層と絶縁層を有する多層構成を有するベ
ース(パッケージ、回路基板等ともいう)50には、段
差状の凹部を有し、この底面にベアの半導体チップ52
が固定されている。段差面56上にはボンディングパッ
ド(図示を省略する)が設けられており、半導体チップ
52のボンディングパッドとボンディングワイヤ54で
接続されている。段差面56上のボンディングパッドと
ベース50の底面に設けられたボール状のはんだバンプ
62とは、ベース内部に設けられた図示を省略する配線
層及びスルーホールで電気的に接続されている。ベース
50の凹部は、樹脂で封止されている。ここで、樹脂封
止の際、半導体チップ52とベース50との間の間隙に
気泡60が発生しやい。気泡60がこの部分に発生する
と、熱ストレス等によりワイヤ接続部に以上な応力が発
生し、断線等の問題が生じる。
【0034】図8に示す第5実施例は、上記問題点を解
決するものである。導伝層と絶縁層の多層構成を有する
ベース64は段差状の凹部を有するが、図7の構成とは
異なり、半導体チップ52が搭載される面66aが最も
高い位置にあり、このチップ搭載面66aよりも低い位
置にボンディングパッドが設けられている面66b及び
66cを有する。これらのボンディングパッドはボンデ
ィングワイヤ72で、半導体チップ52のボンディング
パッドと電気的に接続されている。
【0035】ベース64上のボンディングパッドをチッ
プ搭載面66aよりも低い位置に設けることで半導体チ
ップ52及びその周辺とベース64との間に十分な距離
を設けることができる。図8に示す構成では、気泡60
が図示する位置に形成される可能性があるが、たとえ気
泡60が存在してもボンディングワイヤ72に影響を与
えることはない。なお、参照番号68で示すコーナー部
に丸みを持たせることで、気泡60の発生を十分に抑制
できる。
【0036】このように、本発明の第5実施例は、ボン
ディングワイヤ接続部付近に気泡が形成されない構造を
有するため、ワイヤ接続信頼性が向上するという効果を
有する。なお、第4及び第5実施例においてはんだバン
プ62は、ベース50及び64の反対側に設ける構成で
あってもよい。
【0037】次に、本発明の第6実施例を図9、図10
及び図11を参照して説明する。第6実施例は、ベース
(パッケージ)構成に特徴を持たせ、製造工程を簡略化
し、コストダウンを図ったものである。図7に示す半導
体装置を製造する場合、個々のベース50毎に製造ライ
ンを通して部品搭載、ワイヤボンディング、樹脂封止等
を行う。これに対し、第6実施例では、複数のベースを
一体として取り扱い、これに部品搭載、ワイヤボンディ
ング、樹脂封止等を行い、最後に個々のベースに分割す
ることを特徴としている。
【0038】まず、所定の大きさの定尺基板72の両面
にV字溝74を形成し、複数のベース72Aを規定す
る。図9の斜線で示す1つのベースは図10(a)の斜
線部分に相当する。定尺基板72は、例えば図9(a)
に示すベース部分Iに接着樹脂シートを介して配線パタ
ーンを表面に有する複数のガラスエポキシ基板を積層し
た部分IIを取り付けた構成である。
【0039】図10(b)は、図10(a)のAの部分
におけるV字溝74の詳細を示す図である。ベース部分
Iの厚みをT21とすると、T21=T23+T24+
T25でT23=T24>T25である。また、T22
はV字溝74の表面部分の幅を示す。V字溝74の幅及
び深さは、切断工程で容易に切断できるように任意に設
定できる。
【0040】図9(a)の定尺基板72を形成した後、
図9(b)に示すように半導体チップ78をAgエポキ
シ接着剤等で搭載面76に固定し、ボンディングワイヤ
80、はんだバンプ82及びリッド84を設ける。ま
た、必要に応じて放熱フィンを取り付けることもでき
る。なお、図9(a)の状態から図9(b)に至る工程
の順序は、種々の条件を考慮して任意に決めることがで
きる。最後に、V字溝74で切断し、個々のBGA型半
導体装置が完成する。
【0041】この結果、図9(a)の状態から図9
(b)に至る工程まで、定尺基板72を流せる製造ライ
ンであればよく、製造ラインが簡単になる。次に、本発
明の第7実施例を説明する。第7実施例は、BGA型半
導体装置を配線基板に搭載した後、容易に取り外すこと
ができるように工夫された構成を有することを特徴とす
る。
【0042】従来、QFP型半導体装置等のリード部品
では、実装後これを取り外すのは比較的容易である。例
えば、リード部に熱風やホットバーを当てることで部品
を取り外すことができる。しかしながら、BGA型半導
体装置は接合部が内部にも及んでいるため、例えばこれ
を熱風で取り外そうとするとBGA型半導体装置や配線
基板に大きな熱ストレスをかけてしまう。また、ホット
バーを内部の接合部に当てることはできない。
【0043】図11は、本発明の第7実施例を示す図で
ある。より詳細には、図11(a)はBGA型半導体装
置の断面図、図11(b)は底面図である。内部に半導
体チップ等の電子部品を有するBGA型半導体装置90
の裏面(例えば、図8に示すベース64の裏面)には、
ボール状のはんだバンプ92の周囲を取り囲むように、
発熱回路パターン94が形成されている。発熱回路パタ
ーン94は、例えばニクロム等の発熱体をメッキ等で形
成した薄膜抵抗体である。この発熱回路パターン94を
発熱させるために、半導体装置90の上面(例えば、図
8に示すベース64の表面)に少なくとも2つの電極9
8を設け、この電極98と発熱回路パターン94とを内
部に導体が設けられたスルーホール96で接続する。
【0044】実装されたBGA型半導体装置90を配線
基板から取り外す場合、端子98間に電源を接続し、発
熱回路パターン94を発熱させる。この発熱で、接続部
のはんだの温度がその溶融温度付近になるとはんだが柔
らかくなり、外部から適当な力で引っ張ることで装置9
0を取り外すことができる。
【0045】なお、はんだが完全に溶融してしまうと、
配線基板上の回路パターンをショートしてしまう可能性
があるので、温度を制御してある程度粘性が保持された
状態とすることが好ましい。粘性は、温度のほかはんだ
の材質等によっても制御できる。
【0046】次に、本発明の第8実施例を図12を参照
して説明する。第8実施例は、図11に示す第7実施例
の原理を応用したものである。第8実施例は、BGA型
半導体装置100を配線基板上に実装する際に、実装用
中間配線基板104を介在させることを特徴とする。図
12(a)はBGA型半導体装置100を実装用中間配
線基板104に取り付けた状態を示す図、図12(b)
は実装用中間配線基板104の底面(実装すべき配線基
板側)を示す図、及び図12(c)は実装用中間配線基
板104の上面(半導体装置100側)を示す図であ
る。実装用中間配線基板104の上面には、BGA型半
導体装置100のはんだバンプ102に対応してランド
110が設けられており、また底面にはボール状のはん
だバンプ108が設けられている。ランド110とはん
だバンプ108とは、実装用中間配線基板104に設け
られたスルーホール内の接続導体で電気的に接続されて
いる。
【0047】実装用中間配線基板104の底面には、は
んだバンプ108の周囲を取り囲むように、前述の発熱
回路パターン94と同様の発熱回路パターン106が形
成されている。BGA型半導体装置100を図示しない
配線基板(マザーボード)に実装する場合には、まず半
導体装置100を実装用中間配線基板104に取り付け
る。この取り付け作業は、通常半導体装置を配線基板に
取り付ける方法と同一である。次に、BGA型半導体装
置100が搭載された実装用中間配線基板104を、配
線基板上に実装する。この取り付け作業は、通常半導体
装置を配線基板に取り付ける方法と同一である。この
際、配線基板は第1ないし第4実施例のように構成され
ていると位置合わせが容易になる。
【0048】実装後、半導体装置100の不良等の理由
でこれを取り外す必要がある場合、発熱回路パターン1
06の任意の点に電極を取り付け、通電する。電極は発
熱回路パターン106に容易に直接取り付けることがで
きる。これにより、発熱回路パターン106が発熱し、
はんだの溶融温度近くになるとはんだが柔らかくなり、
外部から適当な力を加えることで実装用中間配線基板1
04を取り外すことができる。
【0049】次に、本発明の第9実施例について、図1
3を参照して説明する。第9実施例は、前述した第7及
び第8実施例と同様に、実装後にBGA型半導体装置を
容易に取り外せるようにすることを目的としている。具
体的には、第9実施例は、BGA型半導体装置の取り外
し方法である。
【0050】図13において、溶融はんだ118が満た
されたディップ漕116内に、配線基板112に実装さ
れているBGA型半導体装置114を図示するように浸
す。ディップ漕116内にはヒータ116が設けられ、
ヒータ116を通電することでディップ漕116内のは
んだをその融点温度に保つ。この状態でBGA型半導体
装置114は加熱され、配線基板112とのはんだ接合
部はその融点温度を越える温度となる。これにより接合
部は溶融し、半導体装置114を配線基板112から取
り外すことができる。
【0051】図14は、図13に示す方法の変形例であ
る。図14に示す方法では、溶融はんだ124が満たさ
れたディップ漕122内に配線基板112を浸す。ディ
ップ漕122内にはヒータ126が設けられ、ヒータ1
26を通電することでディップ漕122内のはんだをそ
の融点温度に保つ。この状態でBGA型半導体装置11
4は配線基板112を介して加熱され、配線基板112
とのはんだ接合部はその融点温度を越える温度となる。
これにより接合部は溶融し、半導体装置114を配線基
板112から取り外すことができる。
【0052】以上、本発明の実施例を説明した。上記本
発明の実施例を任意に組み合わせることは可能である。
例えば、図11に示す構成を図8に示す構成に適用する
ことができる。
【0053】
【発明の効果】請求項1、2に記載の発明によれば、半
導体装置のボール状の外部接続用部分は、配線基板のス
ルーホールの周囲に設けられ、かつ断面テーパ状部分を
有するランド部分に係合するため、半導体装置の位置合
わせが容易となる。このため、自動搭載のみならず、手
動で搭載可能となる。また、半導体装置搭載後に位置ず
れを起こすことはなく、したがって搭載後の作業が容易
になる。更に、はんだ付けの状態が良好であるかどうか
を、配線基板の裏面からスルーホール内部を観察するこ
とで確認できる。
【0054】請求項3に記載の発明によれば、半導体装
置のボール状の外部接続用部分は絶縁層で囲まれた領域
内の底部にあるランドと係合するので、半導体装置の位
置合わせが容易となる。このため、自動搭載のみなら
ず、手動で搭載可能となる。また、半導体装置搭載後に
位置ずれを起こすことはなく、したがって搭載後の作業
が容易になる。更に、絶縁層がはんだブリッジを防止す
る。
【0055】請求項4に記載の発明によれば、発熱体を
通電することで外部接続用部分は溶融し、半導体装置が
実装された配線基板を、実装面から容易に取り外すこと
ができる。請求項5及び6に記載の発明によれば、ボー
ル状の外部接続用部分がスルーホールの第の部分にかみ
合うため、半導体装置の位置合わせが容易となる。この
ため、自動搭載のみならず、手動で搭載可能となる。ま
た、半導体装置搭載後に位置ずれを起こすことはなく、
したがって搭載後の作業が容易になる。更に、はんだ付
けの状態が良好であるかどうかを、配線基板の裏面から
スルーホール内部を観察することで確認できる。
【0056】請求項7、8及び9に記載の発明によれ
ば、電子部品とワイヤボンディングされるパッドの位置
が電子部品の搭載面よりも下方に位置するため、樹脂内
部に気泡ができてもワイヤボンディングにストレスを与
えることはない。特に、請求項10に規定するように、
前記第3の面が前記ベースの他の面と接するコーナー部
分に丸みを持たせることで、気泡の発生を抑止すること
ができる。
【0057】請求項10及び11に記載の発明によれ
ば、発熱体を通電することで外部接続用部分は溶融し、
半導体装置を配線基板から容易に取り外すことができ
る。請求項12及び13に記載の発明によれば、外部接
続用部分が溶融することで、半導体装置を配線基板から
容易に取り外すことができる。
【0058】請求項14に記載の発明によれば、1枚の
基板をもとに複数の半導体装置のベースとなる複数の領
域を形成し、所定の部品を該複数の領域に搭載した後前
記基板を分割することで複数の半導体装置とすることが
でき、一貫して同一ラインで製造することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例による配線基板及びこれに
搭載されるBGA型半導体装置を示す要部断面図であ
る。
【図2】図1に示す配線基板の要部を加工する工程を示
す図である。
【図3】本発明の第1実施例の変形例を示す断面図であ
る。
【図4】本発明の第2実施例による配線基板及びこれに
搭載されるBGA型半導体装置を示す要部断面図であ
る。
【図5】本発明の第3実施例による配線基板及びこれに
搭載される半導体装置を示す要部断面図である。
【図6】本発明の第4実施例による配線基板及びこれに
搭載される半導体装置を示す要部断面図である。
【図7】従来のBGA型半導体装置の断面図である。
【図8】本発明の第5実施例による半導体装置を示す断
面図である。
【図9】本発明の第6実施例を示す断面図である。
【図10】本発明の第6実施例を示す平面図である。
【図11】本発明の第7実施例による半導体装置を示す
図である。
【図12】本発明の第8実施例を説明するための図であ
る。
【図13】本発明の第9実施例を示す図である。
【図14】本発明の第9実施例の変形例を示す図であ
る。
【図15】従来のBGA型半導体装置を説明するための
図である。
【符号の説明】
12 BGA型半導体装置 18 バンプ 18a 突起部 24 配線基板 26 スルーホール 28 接続導体 28a テーパ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 戸谷 眞 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 手島 康裕 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 飯村 博司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 ボール状の外部接続用部分を有する半導
    体装置を搭載する配線基板であって、 該配線基板は前記外部接続用部分に対応する位置に設け
    られたスルーホールと該スルーホール内及びその周囲に
    設けられた導体とを有し、 該導体のうち、前記外部接続用部分と係合するランド部
    分は断面テーパ状部分を有することを特徴とする配線基
    板。
  2. 【請求項2】 前記スルーホールは前記ランド部分近傍
    のエッジ部分において断面テーパ状であることを特徴と
    する請求項1記載の配線基板。
  3. 【請求項3】 ボール状の外部接続用部分を有する半導
    体装置を搭載する配線基板であって、 該配線基板は前記外部接続用部分に対応する位置に設け
    られた複数のランドと、隣り合うランド間に設けられた
    絶縁層とを有し、 該絶縁層の高さは前記ランドよりも高いことを特徴とす
    る配線基板。
  4. 【請求項4】 ボール状の第1の外部接続用部分を有す
    る半導体装置を搭載する配線基板であって、 該配線基板はその第1の面に設けられかつ前記第1の外
    部接続用部分と係合し得るランドと、第2の面に設けら
    れたボール状の第2の外部接続用部分と、前記ランドと
    前記第2の外部接続用部分とを接続する導体と、前記第
    2の面上であって前記第2の外部接続用部分の周囲に設
    けられた発熱体とを有することを特徴とする配線基板。
  5. 【請求項5】 ボール状の外部接続用部分を有する半導
    体装置を搭載する配線基板であって、 該配線基板は前記外部接続用部分に対応する位置に設け
    られたスルーホールと該スルーホール内及びその周囲に
    設けられた導体とを有し、 前記スルーホールは、前記外部接続用部分に係合する第
    1の部分と、該第1の部分よりも配線基板内部に設けら
    れ、前記外部接続用部分の幅よりも狭い第2の部分を有
    することを特徴とする配線基板。
  6. 【請求項6】 ボール状の外部接続用部分を有する半導
    体装置を搭載する配線基板であって、 該配線基板は前記外部接続用部分に対応する位置に設け
    られたスルーホールと該スルーホール内及びその周囲に
    設けられた導体とを有し、 前記スルーホールは、前記外部接続用部分に係合する第
    1の部分と、該第1の部分よりも配線基板内部に設けら
    れ、前記外部接続用部分の幅よりも広い第2の部分を有
    することを特徴とする配線基板。
  7. 【請求項7】 電子部品と、 該電子部品及びパッドを支持するベースと、 該ベースに取り付けられ、前記電子部品と電気的に接続
    されるた外部接続用部分と、 前記電子部品と前記パッドとを接続するボンディングワ
    イヤと、 前記電子部品を封止する樹脂とを有し、 前記ベースは前記電子部品が搭載される第1の面と、前
    記パッドが形成される第2の面とを有し、 該記第2の面は前記第1の面よりも下方に位置すること
    を特徴とする半導体装置。
  8. 【請求項8】 前記ベースは別のパッドが設けられる第
    3の面を有し、該第3の面は前記第2の面よりも下方に
    位置することを特徴とする請求項7記載の半導体装置。
  9. 【請求項9】 前記第3の面が前記ベースの他の面と接
    するコーナー部分は丸みを有することを特徴とする請求
    項8記載の半導体装置。
  10. 【請求項10】 電子部品を支持するベースと、該ベー
    スに取り付けられたボール状の外部接続用部分とを有す
    る半導体装置において、前記外部接続用部分の周囲に発
    熱体を設けたことを特徴とする半導体装置。
  11. 【請求項11】 前記半導体装置は、前記発熱体が設け
    られた面とは異なる面に設けられた電極と、該電極と前
    記発熱体とを接続する導体とを有することを特徴とする
    請求項10記載の半導体装置。
  12. 【請求項12】 半導体装置の底面にマトリクス状に設
    けられた外部接続用部分がはんだ付けで配線基板に取り
    付けられた状態から前記半導体装置を取り外す方法にお
    いて、 前記半導体装置を溶融はんだ内に浸して前記半導体装置
    を加熱することで、前記配線基板と前記半導体装置との
    はんだ付け部分を溶融し、前記半導体装置を前記基板か
    ら取り外すことを特徴とする方法。
  13. 【請求項13】 半導体装置の底面にマトリクス状に設
    けられた外部接続用部分がはんだ付けで配線基板に取り
    付けられた状態から前記半導体装置を取り外す方法にお
    いて、 前記配線基板を溶融はんだ内に浸して前記半導体装置を
    加熱することで、前記配線基板と前記半導体装置とのは
    んだ付け部分を溶融し、前記半導体装置を前記基板から
    取り外すことを特徴とする方法。
  14. 【請求項14】 1枚の基板をもとに複数の半導体装置
    のベースとなる複数の領域を形成し、所定の部品を該複
    数の領域に搭載した後前記基板を分割することで複数の
    半導体装置を製造することを特徴とする半導体装置の製
    造方法。
JP7195455A 1995-07-31 1995-07-31 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法 Pending JPH0945805A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7195455A JPH0945805A (ja) 1995-07-31 1995-07-31 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法
US08/602,423 US5783865A (en) 1995-07-31 1996-02-16 Wiring substrate and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7195455A JPH0945805A (ja) 1995-07-31 1995-07-31 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0945805A true JPH0945805A (ja) 1997-02-14

Family

ID=16341359

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7195455A Pending JPH0945805A (ja) 1995-07-31 1995-07-31 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5783865A (ja)
JP (1) JPH0945805A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037665A (en) * 1997-03-03 2000-03-14 Nec Corporation Mounting assembly of integrated circuit device and method for production thereof
US6346679B1 (en) 1999-08-27 2002-02-12 Nec Corporation Substrate on which ball grid array type electrical part is mounted and method for mounting ball grid array type electrical part on substrate
JP2008235929A (ja) * 2008-04-30 2008-10-02 Hamamatsu Photonics Kk 半導体装置
US7838994B2 (en) 2003-02-24 2010-11-23 Hamamatsu Photonics K.K. Semiconductor device and radiation detector employing it

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796590A (en) * 1996-11-05 1998-08-18 Micron Electronics, Inc. Assembly aid for mounting packaged integrated circuit devices to printed circuit boards
US5866442A (en) 1997-01-28 1999-02-02 Micron Technology, Inc. Method and apparatus for filling a gap between spaced layers of a semiconductor
US5786238A (en) * 1997-02-13 1998-07-28 Generyal Dynamics Information Systems, Inc. Laminated multilayer substrates
JP3578581B2 (ja) * 1997-02-28 2004-10-20 富士通株式会社 ベアチップの実装構造および実装方法およびそれに用いるインターポーザ
US5929521A (en) 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
US6740960B1 (en) * 1997-10-31 2004-05-25 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
US6097087A (en) * 1997-10-31 2000-08-01 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
US6107109A (en) * 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6140827A (en) * 1997-12-18 2000-10-31 Micron Technology, Inc. Method and apparatus for testing bumped die
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US5962922A (en) * 1998-03-18 1999-10-05 Wang; Bily Cavity grid array integrated circuit package
US6076726A (en) * 1998-07-01 2000-06-20 International Business Machines Corporation Pad-on-via assembly technique
US6069407A (en) * 1998-11-18 2000-05-30 Vlsi Technology, Inc. BGA package using PCB and tape in a die-up configuration
EP1094522A4 (en) * 1999-01-28 2008-01-02 Takeharu Etoh IMAGING DEVICE AND CINEMATOGRAPHIC CAMERA COMPRISING THE IMAGING DEVICE
JP3414696B2 (ja) * 2000-05-12 2003-06-09 日本電気株式会社 半導体装置のキャリア基板の電極構造
US6404064B1 (en) 2000-07-17 2002-06-11 Siliconware Precision Industries Co., Ltd. Flip-chip bonding structure on substrate for flip-chip package application
US6798078B2 (en) * 2000-12-14 2004-09-28 Yamaha Hatsudoki Kabushiki Kaisha Power control device with semiconductor chips mounted on a substrate
KR100374629B1 (ko) * 2000-12-19 2003-03-04 페어차일드코리아반도체 주식회사 얇고 작은 크기의 전력용 반도체 패키지
JP3660275B2 (ja) * 2001-06-14 2005-06-15 シャープ株式会社 半導体装置およびその製造方法
JP2003092468A (ja) * 2001-09-18 2003-03-28 Fujitsu Ltd 多層配線基板
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP4138529B2 (ja) * 2003-02-24 2008-08-27 浜松ホトニクス株式会社 半導体装置、及びそれを用いた放射線検出器
EP1542272B1 (en) * 2003-10-06 2016-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010103179A (ja) * 2008-10-21 2010-05-06 Toshiba Corp 半導体装置
JP5594198B2 (ja) * 2011-03-16 2014-09-24 富士通株式会社 電子部品及び電子部品組立装置
US20130001761A1 (en) * 2011-07-03 2013-01-03 Rogren Philip E Lead carrier with thermally fused package components
US9504159B2 (en) * 2014-01-31 2016-11-22 Intel Corporation Circuit component bridge device
US9659851B2 (en) * 2014-02-07 2017-05-23 Marvell World Trade Ltd. Method and apparatus for improving the reliability of a connection to a via in a substrate
CN107003417B (zh) * 2014-10-20 2019-06-21 模拟技术公司 用于辐射成像模态装置的探测器阵列的探测器单元
US20180053753A1 (en) * 2016-08-16 2018-02-22 Freescale Semiconductor, Inc. Stackable molded packages and methods of manufacture thereof
US10348015B2 (en) 2017-11-13 2019-07-09 Te Connectivity Corporation Socket connector for an electronic package

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5238884A (en) * 1975-09-23 1977-03-25 Mitsubishi Electric Corp Method of forming bump of flip chips
US4617730A (en) * 1984-08-13 1986-10-21 International Business Machines Corporation Method of fabricating a chip interposer
JPS63266861A (ja) * 1987-04-24 1988-11-02 Hitachi Ltd チツプリペア−方法
JPH02170444A (ja) * 1988-12-22 1990-07-02 Matsushita Electric Works Ltd 半導体素子の実装方法
US5012386A (en) * 1989-10-27 1991-04-30 Motorola, Inc. High performance overmolded electronic package
US4987478A (en) * 1990-02-20 1991-01-22 Unisys Corporation Micro individual integrated circuit package
JPH03297193A (ja) * 1990-04-17 1991-12-27 Hitachi Ltd 面付部品の実装方法
US5075965A (en) * 1990-11-05 1991-12-31 International Business Machines Low temperature controlled collapse chip attach process
JPH05175275A (ja) * 1991-12-25 1993-07-13 Nec Corp 半導体チップの実装方法および実装構造
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
JPH0697345A (ja) * 1992-09-17 1994-04-08 Ibiden Co Ltd 電子部品搭載用基板及びその製造方法
JP2620525B2 (ja) * 1994-09-08 1997-06-18 山一電機株式会社 球面形バンプとの接触構造
JPH0888063A (ja) * 1994-09-16 1996-04-02 Yamaichi Electron Co Ltd Icソケットの接触構造
US5702255A (en) * 1995-11-03 1997-12-30 Advanced Interconnections Corporation Ball grid array socket assembly

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037665A (en) * 1997-03-03 2000-03-14 Nec Corporation Mounting assembly of integrated circuit device and method for production thereof
US6297141B1 (en) 1997-03-03 2001-10-02 Nec Corporation Mounting assembly of integrated circuit device and method for production thereof
US6346679B1 (en) 1999-08-27 2002-02-12 Nec Corporation Substrate on which ball grid array type electrical part is mounted and method for mounting ball grid array type electrical part on substrate
US7838994B2 (en) 2003-02-24 2010-11-23 Hamamatsu Photonics K.K. Semiconductor device and radiation detector employing it
JP2008235929A (ja) * 2008-04-30 2008-10-02 Hamamatsu Photonics Kk 半導体装置

Also Published As

Publication number Publication date
US5783865A (en) 1998-07-21

Similar Documents

Publication Publication Date Title
JPH0945805A (ja) 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法
JP2768650B2 (ja) ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ
JPH0621326A (ja) Pcb基板上の多重パッケージ・モジュールとその作成方法
JPH0945809A (ja) 半導体装置及び半導体装置実装用基板
JP5272922B2 (ja) 半導体装置及びその製造方法
US20030068847A1 (en) Semiconductor device and manufacturing method
US6222738B1 (en) Packaging structure for a semiconductor element flip-chip mounted on a mounting board having staggered bump connection location on the pads and method thereof
WO2007080863A1 (ja) 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造
KR20060024117A (ko) 솔더 볼 형성 방법과 이를 이용한 반도체 패키지의 제조방법 및 구조
JP3268615B2 (ja) パッケージ部品の製造方法
US8168525B2 (en) Electronic part mounting board and method of mounting the same
US20040080034A1 (en) Area array semiconductor device and electronic circuit board utilizing the same
JP3334958B2 (ja) 半導体パッケージ及び半導体パッケージの製造方法
KR100746365B1 (ko) 플립칩 실장용 기판의 제조방법
JP3659872B2 (ja) 半導体装置
JP2001168224A (ja) 半導体装置、電子回路装置および製造方法
JPH0831871A (ja) 電子部品を表面実装する際に使用する界面封止用フィルム、及び電子部品の表面実装構造
JP3563170B2 (ja) 半導体装置の製造方法
JP2001102738A (ja) 電子部品実装半田付け方法
KR100343454B1 (ko) 웨이퍼 레벨 패키지
JPH08340164A (ja) Bga型パッケージの面実装構造
US20240312856A1 (en) Electronic component package, circuit module and method for producing electronic component package
JP3239071B2 (ja) ボール・グリッド・アレイ(bga)とその製造方法および電子装置
JP2822987B2 (ja) 電子回路パッケージ組立体およびその製造方法
JPH11251477A (ja) 半導体パッケージ、半導体装置、およびこれらの製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020514