JP5272922B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP5272922B2 JP5272922B2 JP2009150108A JP2009150108A JP5272922B2 JP 5272922 B2 JP5272922 B2 JP 5272922B2 JP 2009150108 A JP2009150108 A JP 2009150108A JP 2009150108 A JP2009150108 A JP 2009150108A JP 5272922 B2 JP5272922 B2 JP 5272922B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- semiconductor substrate
- bonding
- semiconductor device
- bonding electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/731—Location prior to the connecting process
- H01L2224/73101—Location prior to the connecting process on the same surface
- H01L2224/73103—Bump and layer connectors
- H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
図1は、本発明の第1の実施形態に係る半導体装置100の断面図である。半導体装置100は、第1の多層配線構造111を備えた第1の半導体基板110と、第2の多層配線構造121を備えた第2の半導体基板120とを有する。第1の半導体基板110は第1の多層配線構造111を構成する電極層の一部からなる第1の接合用電極層112を有し、第2の半導体基板120は第2の多層配線構造121を構成する電極層の一部からなる第2の接合用電極層122を有している。第1の接合用電極層112は第1のディッシング部113を備え、第2の接合用電極層122は第2のディッシング部123を備え、第1のディッシング部113と第2のディッシング部123との間に接合部材130が配置され、接合部材130を介して第1の接合用電極層112と第2の接合用電極層122が接合されている。本実施形態によれば、半導体基板の間に接合部材による接続面が形成されるので、電極ピッチが微細であっても信頼性が高い半導体装置を得ることができる。
次に、本発明の第2の実施形態について説明する。図3は、本実施形態による半導体装置200の断面図である。本実施形態では図3に示すように、第1の半導体基板210と第2の半導体基板220の間の領域に封止材料として絶縁樹脂240が配置されており、第1の半導体基板210と第2の半導体基板220との間を封止した構成となっている。その他の構成は、第1の実施形態による半導体装置100と同様である。この絶縁樹脂240によって、第1の多層配線構造211を構成する最表面層と第2の多層配線構造221を構成する最表面層が接着される。さらに、第1の半導体基板210と第2の半導体基板220を電気的に接続している接合部材230の周囲を、絶縁樹脂240が包み込んで保護することとなるため、第1の半導体基板210と第2の半導体基板220との接続の信頼性がさらに向上する。
110、210、310 第1の半導体基板
111、211 第1の多層配線構造
112 第1の接合用電極層
113 第1のディッシング部
120、220、320 第2の半導体基板
121、221 第2の多層配線構造
122 第2の接合用電極層
123 第2のディッシング部
130、230 接合部材
240 絶縁樹脂
300 関連する半導体装置
311、321 導電体スルーホール
312、322 ディッシング部
313、323 絶縁体
Claims (9)
- 第1の多層配線構造を備えた第1の半導体基板と、第2の多層配線構造を備えた第2の半導体基板とを有し、
前記第1の半導体基板は前記第1の多層配線構造を構成する電極層の一部からなる第1の接合用電極層を有し、前記第2の半導体基板は前記第2の多層配線構造を構成する電極層の一部からなる第2の接合用電極層を有し、
前記第1の接合用電極層は第1のディッシング部を備え、前記第2の接合用電極層は第2のディッシング部を備え、
前記第1のディッシング部と前記第2のディッシング部との間に接合部材が配置され、
前記接合部材を介して前記第1の接合用電極層と前記第2の接合用電極層が接合された半導体装置。 - 前記接合部材は前記第1のディッシング部または前記第2のディッシング部の全領域に配置され、前記接合部材の頂点部が前記第1の多層配線構造または前記第2の多層配線構造を構成する最表面層よりも突出していることを特徴とする請求項1に記載の半導体装置。
- 前記第1の半導体基板と前記第2の半導体基板の間の少なくとも一部の領域に封止材料を有することを特徴とする請求項1または2に記載の半導体装置。
- 前記接合部材の弾性率は、前記第1の接合用電極層または前記第2の接合用電極層の弾性率よりも小さいことを特徴とする請求項1から3のいずれか一項に記載の半導体装置。
- 前記接合部材の融点は、前記第1の接合用電極層または前記第2の接合用電極層の融点よりも低いことを特徴とする請求項1から4のいずれか一項に記載の半導体装置。
- 前記接合部材は、金(Au)またはスズ(Sn)を含み、前記第1の接合用電極層または前記第2の接合用電極層は銅(Cu)を含むことを特徴とする請求項1から5のいずれか一項に記載の半導体装置。
- 第1の多層配線構造を備えた第1の半導体基板に、前記第1の多層配線構造を構成する電極層の一部からなる第1の接合用電極層を形成し、
第2の多層配線構造を備えた第2の半導体基板に、前記第2の多層配線構造を構成する電極層の一部からなる第2の接合用電極層を形成し、
前記第1の接合用電極層に第1のディッシング部を形成し、
前記第2の接合用電極層に第2のディッシング部を形成し、
前記第1のディッシング部または前記第2のディッシング部の少なくとも一方に接合部材を配置し、
前記接合部材を介して前記第1の接合用電極層と前記第2の接合用電極層とを接合する
ことを特徴とする半導体装置の製造方法。 - 前記第1の半導体基板または前記第2の半導体基板の少なくとも一方の表面に封止材料を形成し、
前記接合部材を介して前記第1の接合用電極層と前記第2の接合用電極層とを接合した後に、前記封止材料を硬化する
ことを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記第1の半導体基板または前記第2の半導体基板の少なくとも一方の表面に封止材料を形成し、
前記接合部材の少なくとも一部を前記封止材料から露出させ、
前記接合部材を介して前記第1の接合用電極層と前記第2の接合用電極層とを接合した後に、前記封止材料を硬化する
ことを特徴とする請求項7に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009150108A JP5272922B2 (ja) | 2009-06-24 | 2009-06-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009150108A JP5272922B2 (ja) | 2009-06-24 | 2009-06-24 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011009372A JP2011009372A (ja) | 2011-01-13 |
JP5272922B2 true JP5272922B2 (ja) | 2013-08-28 |
Family
ID=43565701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009150108A Active JP5272922B2 (ja) | 2009-06-24 | 2009-06-24 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5272922B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105990292A (zh) * | 2015-03-17 | 2016-10-05 | 株式会社东芝 | 半导体装置及其制造方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5187284B2 (ja) * | 2009-06-26 | 2013-04-24 | ソニー株式会社 | 半導体装置の製造方法 |
JP5517800B2 (ja) | 2010-07-09 | 2014-06-11 | キヤノン株式会社 | 固体撮像装置用の部材および固体撮像装置の製造方法 |
US8803333B2 (en) * | 2012-05-18 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional chip stack and method of forming the same |
US9355980B2 (en) * | 2013-09-03 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional chip stack and method of forming the same |
JP6300301B2 (ja) * | 2013-11-20 | 2018-03-28 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
CN110164786A (zh) * | 2019-06-17 | 2019-08-23 | 德淮半导体有限公司 | 改善金属键合后的热膨胀的方法和半导体结构 |
WO2023079751A1 (ja) * | 2021-11-08 | 2023-05-11 | 株式会社レゾナック | 半導体チップ積層体、電子部品装置及び半導体チップ積層体の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09162240A (ja) * | 1995-12-13 | 1997-06-20 | Hitachi Ltd | 半導体装置 |
JP3532049B2 (ja) * | 1996-11-20 | 2004-05-31 | 京セラ株式会社 | 半導体装置と回路基板との接続構造 |
JP2001210779A (ja) * | 2000-01-24 | 2001-08-03 | Rohm Co Ltd | 半導体チップおよび半導体チップの製造方法 |
JP3440057B2 (ja) * | 2000-07-05 | 2003-08-25 | 唯知 須賀 | 半導体装置およびその製造方法 |
JP4190211B2 (ja) * | 2002-06-05 | 2008-12-03 | 株式会社東京精密 | 基板加工方法および基板加工装置 |
JP2010114165A (ja) * | 2008-11-04 | 2010-05-20 | Nikon Corp | 半導体装置、積層半導体装置および積層半導体装置の製造方法 |
JP2010287802A (ja) * | 2009-06-13 | 2010-12-24 | Philtech Inc | 貫通電極で貼り合わせた300mmウエハと半導体装置 |
-
2009
- 2009-06-24 JP JP2009150108A patent/JP5272922B2/ja active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105990292A (zh) * | 2015-03-17 | 2016-10-05 | 株式会社东芝 | 半导体装置及其制造方法 |
CN105990292B (zh) * | 2015-03-17 | 2019-11-01 | 东芝存储器株式会社 | 半导体装置及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2011009372A (ja) | 2011-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5272922B2 (ja) | 半導体装置及びその製造方法 | |
US8198140B2 (en) | Wiring substrate for mounting semiconductors, method of manufacturing the same, and semiconductor package | |
TWI549204B (zh) | Manufacturing method of semiconductor device | |
TWI496259B (zh) | 封裝裝置及其製造方法 | |
JP4729963B2 (ja) | 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法 | |
JP2004343030A (ja) | 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール | |
JP2009158593A (ja) | バンプ構造およびその製造方法 | |
JPH0945805A (ja) | 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法 | |
KR20030019187A (ko) | 반도체 장치 및 그 제조 방법 | |
JP6004441B2 (ja) | 基板接合方法、バンプ形成方法及び半導体装置 | |
JP2008112995A (ja) | 回路基板及びその製造方法 | |
JPWO2007096946A1 (ja) | 実装体及びその製造方法 | |
TW201123326A (en) | Method of manufacturing substrate for flip chip and substrate for flip chip manufactured using the same | |
US8179686B2 (en) | Mounted structural body and method of manufacturing the same | |
JP4151136B2 (ja) | 基板および半導体装置とその製造方法 | |
JP2003007916A (ja) | 回路装置の製造方法 | |
JP2004363573A (ja) | 半導体チップ実装体およびその製造方法 | |
JP2000277649A (ja) | 半導体装置及びその製造方法 | |
JP5560713B2 (ja) | 電子部品の実装方法等 | |
JP4736762B2 (ja) | Bga型半導体装置及びその製造方法 | |
US8168525B2 (en) | Electronic part mounting board and method of mounting the same | |
JP4100685B2 (ja) | 半導体装置 | |
JP4440494B2 (ja) | 半導体装置の製造方法 | |
KR100746365B1 (ko) | 플립칩 실장용 기판의 제조방법 | |
JP4285140B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20110706 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120518 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130416 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130429 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5272922 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |