JP5187284B2 - 半導体装置の製造方法 - Google Patents
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そして、本発明に係る第1の製造方法では、前記第1の工程が、前記電極の形成部位に対応して前記半導体素子基板の被貼り合わせ面に凹部を形成するとともに、前記凹部を電極材料で埋め込む工程と、前記半導体素子基板の被貼り合わせ面側を研磨処理によって平坦化する工程と、前記凹部に埋め込まれかつ前記研磨処理によって平坦化された電極の表層を薬液で溶かす工程とを含む。
本発明に係る第2の製造方法では、前記第1の工程が、前記電極の形成部位に対応して前記半導体素子基板の被貼り合わせ面に凹部を形成するとともに、前記凹部を電極材料で埋め込む工程と、前記半導体素子基板の被貼り合わせ面側を研磨処理によって平坦化する工程と、前記凹部に埋め込まれかつ前記研磨処理によって平坦化された電極の表層を酸化させて酸化層を形成する工程と、前記酸化層を除去する工程とを含む。
1.半導体装置の全体構成
2.第1の実施の形態に係る半導体装置の製造方法
3.第2の実施の形態に係る半導体装置の製造方法
4.第3の実施の形態に係る半導体装置の製造方法
図1は本発明が適用される半導体装置の全体的な構成の一例を示す概略断面図である。図示した半導体装置100は、第1の半導体素子基板101と第2の半導体素子基板201とを組み合わせてモジュール化したもので、3次元SiPと呼ばれる。第1の半導体素子基板101は、例えば、固体撮像素子(例えば、裏面照射型のCMOSイメージセンサ)を構成するものである。第2の半導体素子基板201は、例えば、ロジック素子やメモリ素子を構成するものである。その場合、半導体装置100は、固体撮像装置に相当するものとなる。
図3〜図5は本発明の第1の実施の形態に係る半導体装置の製造方法を説明する図である。本発明の第1の実施の形態に係る半導体装置の製造方法は、大きくは、第1の工程、第2の工程及び第3の工程を有するものである。このうち、第1の工程及び第2の工程では、上述した第1の半導体素子基板101と第2の半導体素子基板201を対象にして、それぞれ配線層が形成されている側の面でかつ保護膜により覆われていない面を被貼り合わせ面として、次のような処理を施す。
まず、図3(a)に示すように、半導体素子基板1の層間絶縁膜2の表面(被貼り合わせ面)に凹部3を形成する。半導体素子基板1は、上述した第1の半導体素子基板101や第2の半導体素子基板201に相当するものである。層間絶縁膜2は、上述した層間絶縁膜105,205に相当するものである。凹部3は、半導体素子基板1の電極の形成部位に対応して形成されている。電極の形成部位とは、第1の半導体素子基板101を製造の対象とする場合は、電極108を形成すべき部位に相当し、第2の半導体素子基板201を製造の対象とする場合は、電極208を形成すべき部位に相当する。凹部3は、二酸化シリコンからなる層間絶縁膜2の表面を、電極の形成部位に開口部を有するマスクで覆った状態で、層間絶縁膜2をエッチング(例えば、ドライエッチング)することにより形成する。
次に、図4(a)に示すように、電極6の表面に導電性の接合材料7を供給する。接合材料7としては、少なくとも電極6を構成する材料よりも融点が低い材料、好ましくは、融点が200℃以下の低融点金属又は低融点合金を用いる。その理由は、後述する熱処理で接合材料7を溶融させるときに、熱による半導体素子(トランジスタ等)の特性への影響を抑えるためである。接合材料7としては、特に、低融点鉛フリーはんだを用いることが望ましい。具体的な低融点鉛フリーはんだの材料としては、In(インジウム)、Sn/In(スズ/インジウム)、Sn/Bi(スズ/ビスマス)などを用いることができる。電極6への接合材料7の供給は、例えば、無電解めっき法で行なう。また、電極6の1個あたりの接合材料7の供給量は、層間絶縁膜2の表面を基準にした電極6の凹みによって確保される領域の容量以下とする。なお、接合材料7の供給は、上記の無電解めっき法に限らず、例えば図示はしないが、電極6の表面に薄い接着層を形成し、この接着層を用いて粉末状の低融点鉛フリーはんだを付着させる方法であってもよい。
上記第1の工程及び第2の工程を適用して、貼り合わせの対象となる2つの半導体素子基板1A,1Bを用意したら、図4(b)に示すように、2つの半導体素子基板1A,1Bを、互いに層間絶縁膜2A,2Bの表面同士を接触させた状態で、かつ、互いに電極6A,6Bの位置を合わせた状態で、貼り合わせる。
図6は本発明の第2の実施の形態に係る半導体装置の製造方法を説明する図である。なお、本発明の第2の実施の形態に係る半導体装置の製造方法は、上記第1の実施の形態と比較して、第2の工程と第3の工程が共通で、第1の工程が異なる。このため、第1の工程についてのみ説明する。
まず、上記第1の実施の形態と同様の処理手順を採用して、図6(a)に示す状態の半導体素子基板1を得る。図6(a)においては、半導体素子基板1の層間絶縁膜2の表面に凹部3が形成され、この凹部3を含めて、半導体素子基板1の層間絶縁膜2の表面が拡散防止膜4で覆われている。また、凹部3を電極材料で埋め込む状態で層間絶縁膜2上に電極材料層5が積層されている。
図7は本発明の第3の実施の形態に係る半導体装置の製造方法を説明する図である。なお、本発明の第3の実施の形態に係る半導体装置の製造方法は、上記第1の実施の形態と比較して、第2の工程と第3の工程が共通で、第1の工程が異なる。このため、第1の工程についてのみ説明する。
まず、上記第1の実施の形態と同様の処理手順を採用して、図7(a)に示す状態の半導体素子基板1を得る。図7(a)においては、半導体素子基板1の層間絶縁膜2の表面に凹部3が形成され、この凹部3を含めて、半導体素子基板1の層間絶縁膜2の表面が拡散防止膜4で覆われている。また、凹部3を電極材料で埋め込む状態で層間絶縁膜2上に電極材料層5が積層されている。
Claims (2)
- 貼り合わせの対象となる2つの半導体素子基板に対して、それぞれ、配線層が形成されている側の面でかつ保護膜により覆われていない面を被貼り合わせ面として、前記被貼り合わせ面よりも凹んだ状態で電極を形成する第1の工程と、
前記第1の工程によって得られる前記2つの半導体素子基板に対して、前記凹んだ状態で形成された前記電極の表面に導電性の接合材料を供給する第2の工程と、
前記2の工程によって得られる前記2つの半導体素子基板を、互いに前記被貼り合わせ面同士を接触させた状態で、かつ、互いに前記電極の位置を合わせた状態で、貼り合わせる第3の工程とを有し、
前記第1の工程は、
前記電極の形成部位に対応して前記半導体素子基板の被貼り合わせ面に凹部を形成するとともに、前記凹部を電極材料で埋め込む工程と、
前記半導体素子基板の被貼り合わせ面側を研磨処理によって平坦化する工程と、
前記凹部に埋め込まれかつ前記研磨処理によって平坦化された電極の表層を薬液で溶かす工程とを含む
半導体装置の製造方法。 - 貼り合わせの対象となる2つの半導体素子基板に対して、それぞれ、配線層が形成されている側の面でかつ保護膜により覆われていない面を被貼り合わせ面として、前記被貼り合わせ面よりも凹んだ状態で電極を形成する第1の工程と、
前記第1の工程によって得られる前記2つの半導体素子基板に対して、前記凹んだ状態で形成された前記電極の表面に導電性の接合材料を供給する第2の工程と、
前記2の工程によって得られる前記2つの半導体素子基板を、互いに前記被貼り合わせ面同士を接触させた状態で、かつ、互いに前記電極の位置を合わせた状態で、貼り合わせる第3の工程とを有し、
前記第1の工程は、
前記電極の形成部位に対応して前記半導体素子基板の被貼り合わせ面に凹部を形成するとともに、前記凹部を電極材料で埋め込む工程と、
前記半導体素子基板の被貼り合わせ面側を研磨処理によって平坦化する工程と、
前記凹部に埋め込まれかつ前記研磨処理によって平坦化された電極の表層を酸化させて酸化層を形成する工程と、
前記酸化層を除去する工程とを含む
半導体装置の製造方法。
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