TWI429066B - Semiconductor image sensor module and manufacturing method thereof - Google Patents

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TWI429066B
TWI429066B TW095119229A TW95119229A TWI429066B TW I429066 B TWI429066 B TW I429066B TW 095119229 A TW095119229 A TW 095119229A TW 95119229 A TW95119229 A TW 95119229A TW I429066 B TWI429066 B TW I429066B
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semiconductor
analog
memory
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TW095119229A
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Shin Iwabuchi
Makoto Motoyoshi
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Sony Corp
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Description

半導體影像感測器模組及其製造方法
本發明係關於半導體影像感測器模組及其製造方法。更詳細而言，係關於對應例如數位相機、攝影機、或者相機行動電話等快門速度之高速化而實現同時快門之半導體影像感測器模組。
相比於CCD影像感測器，CMOS(Complementary Metal－Oxide－Semiconductor，互補金氧半導體)影像感測器為單一電源，其耗電量低且可藉由標準CMOS製程而製造，故而具有片上系統簡易之優點。近年來，CMOS影像感測器因該優點而開始使用於高級單鏡反射數位相機或行動電話。
圖54及圖55分別表示CCD(Charge－Coupled Device，電荷耦合裝置)影像感測器、與CMOS影像感測器之簡化結構。
圖54所示之CCD影像感測器1，於攝像區域2內例如以2次元矩陣狀規則排列作為像素之複數個受光感測器(光電轉換元件)3，並對應各受光感測器行配置使信號電荷向垂直方向傳送之CCD構造之垂直傳送暫存器4，進而配置連接各垂直傳送暫存器4且使信號電荷向水平方向傳送之CCD構造之水平傳送暫存器5，且於該水平傳送暫存器5之終端連接電荷電壓變化而輸出之輸出部6。該CCD影像感測器1中，藉由各受光感測器3將攝像區域2中所接受之光轉換為信號電荷並儲存，經由讀出閘極部7讀出該各受光感測器3之信號電荷至垂直傳送暫存器4並向垂直方向傳送。又，每條線自垂直傳送暫存器4讀出至水平傳送暫存器5之信號電荷，向水平方向傳送並藉由輸出部6轉換為電壓信號並將其作為攝像信號而輸出。
另一方面，圖55所示之CMOS影像感測器11，具備：於攝像區域12內排列有複數個像素12之攝像區域13，控制電路14，垂直驅動電路15，行部16，水平驅動電路17，以及輸出電路18。攝像區域12中，複數個像素12以2次元規則排列，例如以2次元矩陣狀排列。各像素12係由光電轉換元件(例如光電二極體)與複數個MOS(Metal－Oxide－Semiconductor，金屬氧化半導體)電晶體而形成。控制電路14接受指令輸入時脈、與動作模式等之資料，或輸出包含影像感測器之資訊的資料。
該CMOS影像感測器11中，根據來自垂直驅動電路15之驅動脈衝而選擇像素12之列，並使所選擇之列的像素12之輸出通過垂直選擇線21而傳送至行部16。行部16中，行信號處理電路19對應像素12之行而排列，接受1列像素12之信號，並對該信號進行CDS(Correlated Double Sampling，關聯式雙取樣：去除固定圖案雜訊之處理)、信號放大或類比/數位(AD)轉換等處理。且，藉由水平驅動電路17依次對行信號處理電路19進行選擇，將其信號導入水平信號線20，並藉由輸出電路18作為攝像信號而輸出。
圖56A、56B係表示CCD影像感測器1與CMOS影像感測器11之各掃描線所對應之像素列之儲存時序圖。CCD影像感測器1之情形時，相同期間中於各受光感測器3中儲存信號電荷，自受光感測器3將信號電荷以全部像素讀出至垂直傳送暫存器4。亦即，如圖56A所示，於某個訊框之儲存期間同時儲存全部列之像素。藉此，可獲得儲存之同時性，故而可進行同時電子快門。
相對於此，CMOS影像感測器11之情形時，根據基本動作方式，輸出信號之像素12自該時點再次開始儲存經過光電轉換之信號，故而如圖56B所示，就某個訊框期間而言胺照掃描時序儲存期間偏移。藉此，可獲得儲存之同時性，並不獲得同時電子快門。亦即，CMOS影像感測器11，因並無可移動如CCD影像感測器之傳送時序之垂直傳送暫存器，故而藉由重設時序調節像素之儲存時間並調節資料傳送至行信號處理電路之時序。故而，必須使信號電荷之儲存期間偏移，無法實現全部像素以同一時序進行電荷儲存之同時快門化。(參照非專利文獻1之179頁)。
尤其，對高速移動之圖像進行攝影時，顯示出該差異。圖57A、57B係表示藉由CCD影像感測器亦即CMOS影像感測器對高速旋轉之葉片進行記錄之情形時的記錄圖像。根據該圖可知，對藉由CCD影像感測器所記錄之葉片25進行正常記錄，藉由CMOS影像感測器所記錄之葉片25則記錄為形狀傾斜(參照非專利文獻1之180頁)。
[非專利文獻1]CQ出版股份有限公司2003年8月10日發行、米本和也著「CCD/CMOS影像感測器之基礎與應用」179~180頁
作為上述CMOS影像感測器中高速移動圖像之攝影之對策，揭示有圖52及圖53所示之構成。該CMOS影像感測器31，係應用表面照射型CMOS影像感測器之情形，如圖52之平面方塊圖所示，其構成為：於1個半導體晶片之所需區域中，形成由排列包括作為光電轉換元件之光電二極體以及複數個MOS電晶體之像素而成之攝像區域，即形成所謂光電二極體PD．感測器電路區域32，並形成ADC．記憶體區域33，此區域與該光電二極體PD．感測器電路區域32鄰接且配置連接於各像素之複數個類比/數位(AD)轉換電路及記憶體機構。
圖53係表示CMOS影像感測器31之單位像素之剖面構造。該例中，於n型半導體基板35上形成p型半導體井區域36，於像素分離區域37中所劃分之各區域之p型半導體井區域36上形成包括光電二極體PD以及複數個MOS電晶體Tr之單位像素38，且於基板表面側介隔層間絕緣膜43而形成多層配線層39，該多層配線層39形成有多層例如第1層配線441、第2層配線442、第3層配線443，進而於其上形成彩色濾光片41及片上微透鏡42而構成為表面照射型。光電二極體PD，係由具有n型半導體區域46與由表面累層積而成之p＋半導體區域47之埋入型光電二極體而構成。構成像素之MOS電晶體Tr並未圖示，例如可設為具有讀出電晶體、重設電晶體、放大電晶體之3個電晶體構造，進而可設為增加垂直選擇電晶體之4個電晶體構造。
該CMOS影像感測器31中，由光電二極體進行光電轉換後立即同時進行類比/數位轉換，並作為資料保持於記憶體機構，其後，自記憶體機構依次讀出。該構成係使經過類比/數位轉換之信號於記憶體機構中暫時保存後進行信號處理，故而可實現同時快門。
然而，圖52之構成之CMOS影像感測器中，於1個半導體晶片內具有光電二極體PD.感測器電路區域32、與ADC．記憶體區域33，故而增加像素數進行高析像度化時其單位像素、亦即微細像素之開口面積減小，無法獲得較大靈敏度。且，晶片使用率較差需增大面積，從而無法避免成本增加。
本發明提供一種謀求像素開口率提高以及晶片使用效率提高，且可全像素同時快門開閉之CMOS型半導體影像感測器模組及其製造方法。
本發明之半導體影像感測器模組，其特徵在於：層積第1半導體晶片及第2半導體晶片而成，上述第1半導體晶片具備規則排列有複數個像素之影像感測器，各像素由光電轉換元件以及電晶體構成；上述第2半導體晶片具備包含複數個類比/數位轉換器之類比/數位轉換器陣列。
本發明之較好形態於上述半導體影像感測器模組中，係進而層積有第3半導體晶片之結構，上述第3半導體晶片具備至少具備解碼器以及感測放大器之記憶體元件陣列。
本發明之較好形態為以複數個光電轉換元件與複數個記憶體元件共有1個類比/數位轉換器之方式，第1及第2半導體晶片對第3半導體晶片接近配置之結構。
記憶體元件可由揮發性記憶體、浮閘非揮發性記憶體、MONOS型非揮發性記憶體、獲得多值之非揮發性記憶體等構成。
記憶體元件陣列可為記憶體元件陣列中具有同位檢查用記憶體位元之結構。記憶體元件陣列可為記憶體元件陣列中具有缺陷補救用備用位元之結構。
本發明之半導體影像感測器模組，其特徵在於：層積第1半導體晶片與第4半導體晶片而成，上述第1半導體晶片具備規則排列有複數個像素之影像感測器，各像素由光電轉換元件以及電晶體構成；上述第4半導體晶片具備包含複數個類比型非揮發性記憶體之類比型非揮發性記憶體陣列；藉由類比型非揮發性記憶體使記憶與儲存電荷量對應之資訊量而成。
本發明之半導體影像感測器模組之製造方法，其特徵在於具有：形成第1半導體晶片之步驟，上述第1半導體晶片具備將各像素由光電轉換元件以及電晶體構成之複數個像素規則排列成2次元狀之影像感測器；形成第2半導體晶片之步驟，上述第2半導體晶片具備包含複數個類比/數位轉換器之類比/數位轉換器陣列；及層積第1半導體晶片與第2半導體晶片而連接上述影像感測器之像素與類比/數位轉換器之步驟。該連接步驟中，將第1半導體晶片之影像感測器之像素與第2半導體晶片之類比/數位轉換器倒裝並藉由凸塊而接合，或者利用相對於LSI晶片面垂直地貫穿晶圓之通孔而連接。
本發明之半導體影像感測器模組之製造方法之較好形態於上述導體影像感測器模組之製造方法中具有：形成第3半導體晶片之步驟，上述第3半導體晶片具有至少具備解碼器以及感測放大器之記憶體元件陣列；層積第1半導體晶片、第2半導體晶片以及第3半導體晶片，將影像感測器之像素通過類比/數位轉換器與記憶體連接之步驟。該連接步驟中，利用與晶圓面垂直貫穿晶圓之通孔，將第1半導體晶片之影像感測器之像素透過第2半導體晶片之類比/數位轉換器而與第3半導體晶片之記憶體連接。
本發明之半導體影像感測器模組之製造方法，其特徵在於具有：形成第1半導體晶片之步驟，上述第1半導體晶片具備將各像素由光電轉換元件以及電晶體構成之複數個像素規則排列成2次元狀之影像感測器；形成第4半導體晶片之步驟，上述第4半導體晶片具備包含複數個類比型非揮發性記憶體之類比非揮發性記憶體陣列；及層積第1半導體晶片以及第4半導體晶片而連接影像感測器之像素與類比型非揮發性記憶體之步驟。
藉由本發明之半導體影像感測器模組，因層積第1半導體晶片及第2半導體晶片而構成，上述第1半導體晶片具備像素由光電轉換元件以及電晶體構成之影像感測器，上述第2半導體晶片具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，且第1半導體晶片中可使大部分形成為像素區域，故光電轉換元件之開口率提高，並可提高晶片使用率。又，設置具有包含複數個記憶體元件之記憶體元件陣列之半導體晶片，將來自第1半導體晶片之像素信號於短時間內利用第2半導體晶片進行類比/數位轉換，一旦保持於記憶體元件陣列之後，可進行信號處理，故而可實現像素之同時快門開閉。
因層積第1半導體晶片、第2半導體晶片進而第3半導體晶片而構成，上述第1半導體晶片具備像素由光電轉換元件以及電晶體構成之影像感測器，上述第2半導體晶片具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，上述第3半導體晶片具備至少具備解碼器以及感測放大器之記憶體元件陣列，而成為1個單一化的元件，可實現光電轉換元件之開口率提高、晶片使用率提高、進而實現全像素之同時快門開閉。
形成使第1及第3半導體晶片相對於第2半導體晶片近接配置，以便複數個光電轉換元件與複數個記憶體元件共有1個類比/數位轉換器之結構，藉此將來自複數個光電轉換元件之信號藉由類比/數位轉換器串列進行類比/數位轉換，可短時間內保持於記憶體元件，可實行全像素之同時快門開閉。
藉由本發明之半導體影像感測器模組，形成層積第1半導體晶片與第4半導體晶片之結構，上述第1半導體晶片具備像素由光電轉換元件以及電晶體構成之影像感測器，上述第4半導體晶片具備類比型非揮發性記憶體陣列，藉此第1半導體晶片中大部分可形成為像素區域，故而光電轉換元件之開口率提高，並可提高晶片使用率。又，將來自第1半導體晶片之像素信號一旦保持於類比型非揮發性記憶體單元之後進行信號處理，故而可實現像素之同時快門開閉。
藉由本發明之半導體影像感測器模組之製造方法，可製造可實現光電轉換元件之開口率之提高、晶片使用率之提高、進而實現全像素之同時快門開閉之具備CMOS影像感測器之半導體影像感測器模組。
以下參照圖式對本發明之實施形態加以說明。
圖1係表示本發明之半導體影像感測器模組之第1實施形態的概略構成。本發明實施形態之半導體影像感測器模組51係層積有第1半導體晶片52、第2半導體晶片53及第3半導體晶片54而成，上述第1半導體晶片52具備規則排列複數個像素且各像素由作為光電轉換元件之光電二極體以及電晶體而構成之影像感測器，上述第2半導體晶片53具備包含複數個類比/數位轉換器之類比/數位轉換器陣列(即所謂類比/數位轉換電路)，上述第3半導體晶片54具備至少包括解碼器以及感測放大器之記憶體元件陣列。
第1半導體晶片52之影像感測器由所謂背面照射型CMOS影像感測器而構成，本例中係於晶片表面側形成電晶體形成區域56，該區域形成有構成單位像素之電晶體，且於晶片背面側形成光電二極體形成區域57，該區域具有入射光L之入射面且2次元規則排列作為複數個光電轉換元件之光電二極體，例如以2次元矩陣狀進行排列。
圖2係表示背面照射型CMOS影像感測器之單位像素之例。本例之背面照射型CMOS影像感測器60，於經薄膜化之半導體基板、例如n型矽基板61之攝像區域59上形成有像素分離區域62，並於像素分離區域62中所劃分之各像素區域之p型半導體井區域63中形成有n型源極－汲極區域64、包含閘極絕緣膜65及閘極電極66之複數個MOS電晶體Tr。該複數個MOS電晶體Tr係使用放大電晶體及XY選擇開關用電晶體等之所謂感測器電晶體，且形成於基板表面側。至於複數個電晶體Tr，例如可由具有作為浮動擴散區域FD之源極－汲極區域之讀出電晶體、重設電晶體及放大電晶體之3個電晶體、或者進而增加垂直選擇電晶體之4個電晶體而構成。於基板表面側形成有介隔層間絕緣膜76而形成多層配線77之多層配線層78。進而於多層配線層78上接合有例如使用矽基板等之增強用支持基板79。
光電二極體PD藉由n＋電荷儲存區域68a及n型半導體區域68b、作為用以抑制形成於基板之表裏兩面之暗電流的累層積之p＋半導體區域69而形成。且，於基板背面側介隔鈍化膜71而形成有彩色濾光片72，進而於彩色濾光片72上形成對應各像素之片上微透鏡73。該攝像區域59成為所謂光電二極體PD感測器電路區域。
另一方面，第2半導體晶片53中，2次元配置有複數個包含複數個類比/數位轉換器之類比/數位轉換器陣列。
第3半導體晶片54中形成記憶體陣列，該記憶體陣列2次元排列有包含複數個記憶體元件之記憶體元件子陣列。該記憶體元件子陣列由解碼器及感測放大器而構成。各記憶體元件子陣列，以對應如下述將複數個像素(pixel)匯總為組之各像素陣列方塊之方式，形成為包含複數個記憶體元件並具備解碼器及感測放大器之記憶體陣列方塊。
至於記憶體元件，例如可使用以DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、SRAM(Static Random Access Memory，靜態隨機存取記憶體)為代表之揮發性記憶體、浮閘非揮發性記憶體、MONOS型非揮發性記憶體等。
圖18及圖19表示浮閘非揮發性記憶體之概略構成。如圖18所示，該浮閘非揮發性記憶體101，構成為：於半導體基板102上形成有源極區域103以及汲極區域104，並介隔閘極絕緣膜而形成浮動閘極105及控制閘極106。圖19係表示代表性NAND(nor and，反及)型、NOR(not or，反否)型、AND型快閃記憶體之單元陣列接線圖、寫入動作、刪除動作。NAND型可省略位元線與單一單元之接觸故而可理想地實現4F2 (F係由設計規則所決定之最小間距的1/2)之最小單元大小。寫入為通道FN隧道(Fowler－Nordheim Tunneling)方式，刪除為基板FN隧道放出方式。NOR型為可高速隨機存儲之CHE(Channel Hot Electron，通道熱電子)寫入方式，刪除為對源極端之FN隧道放出方式。AND型寫入為汲極端之FN隧道方式，讀出為通道FN隧道方式。NAND型快閃記憶體之寫入速度為25－50 μs較慢，如圖4、圖5所示藉由提高平行性而進行處理，可進行GBPS(十億位元組/sec)之高速資料傳送。
圖20及圖21表示MONOS型非揮發性記憶體之概略構成。如圖20所示，MONOS型非揮發性記憶體111，構成為：於半導體基板112上形成有源極區域113以及汲極區域114，並依次形成有隧道氧化膜115、Si3N4電荷收集層116、收集氧化膜117以及閘極聚電極118。圖21表示MONOS型記憶體之單元陣列接線圖、寫入動作、刪除動作。程式係藉由以CHE注入熱電子至Si3N4電荷收集層116，改變臨限值而進行。刪除係藉由通孔注入或者FN隧道之挑選而進行。
具備CMOS影像感測器60之第1半導體晶片52與具備類比/數位轉換器陣列之第2半導體晶片53，係以使與第1半導體晶片52之光入射側相反之表面側與第2半導體晶片53相對之方式層積，並介隔導電性連接體例如凸塊83對相互連接用焊墊81、82之間進行電性連接。又，具備類比/數位轉換器陣列之第2半導體晶片53與層積於其之上且具有記憶體元件陣列之第3半導體晶片54，以經由貫穿第2半導體晶片53之貫穿接觸部84而電性連接類比/數位轉換器與記憶體元件之方式而接合。
通常，相對於1個像素(1個像素)之面積，類比/數位轉換器需要50~100倍之布局面積。故而，本實施形態中，1個類比/數位轉換器構成為以匯總1個類比/數位轉換器之布局面積程度之像素數進行處理。進而，構成為將複數個像素資料保存於層積於其上之第3半導體晶片54之記憶體元件。通常每1個像素具有10~14位元之資料量，故而配置有記憶體元件陣列，其具有可記憶1個類比/數位轉換器之上所對應之像素數中每1個像素之資訊量的記憶體元件之積所對應之位元數。
圖3係表示包含上述複數個像素之1個像素陣列方塊、1個類比/數位轉換器、與包含對應像素陣列方塊之像素數而儲存資料之複數個記憶體元件之1個記憶體元件子陣列(亦即記憶體陣列方塊)之關係的模式性立體圖。層積有影像感測器之第1半導體晶片52、類比/數位轉換器陣列之第2半導體晶片53、以及記憶體元件陣列之第3半導體晶片54，並以包含複數個像素(像素)之1個像素陣列方塊86對應1個類比/數位轉換器87、且該1個類比/數位轉換器87對應包含可記憶有像素陣列方塊86之資訊之複數個記憶體元件的1個記憶體元件子陣列(記憶體陣列方塊88)之方式相互連接。
圖4係1個像素陣列方塊86之資料傳送之例。該例中，1個類比/數位轉換器(ADC(Analog－to－Digital Converter，類比數位轉換器))87對應包含64(＝8×8)個像素86a之像素陣列方塊86。以串列之方式使圖像資料自像素陣列方塊86傳送至類比/數位轉換器87。自類比/數位轉換器87以對應於記憶體中分解能之匯流排寬度將資料串列寫入記憶體陣列方塊88。該例中將1像素資料轉換為12位元並將其寫入記憶體陣列方塊88。記憶體陣列方塊88中具備感測放大器93、以及選擇像素86a之解碼器94[X解碼器94X，Y解碼器94Y]。就晶片面積效率方面而言，較理想的是由1個類比/數位轉換器87所處理之像素數因感測器上配置有類比/數位轉換器87故而以類比/數位轉換器87之面積與像素陣列方塊86之面積為相同之方式對像素數進行選擇，且因記憶體陣列方塊88亦配置於類比/數位轉換器87上故而以成為相同程度之大小之方式進行選擇。又，於類比/數位轉換器87上配置有記憶體陣列方塊88。像素陣列方塊86、類比/數位轉換器87、以及記憶體陣列方塊88之位置關係並非必須為正上，亦可為分別重疊信號配線取出部分。
圖5係全體方塊圖。其中設有：像素陣列121，其排列有複數個64像素陣列方塊86；類比/數位轉換器陣列122，其以1個類比/數位轉換器87對應於各像素陣列方塊86之方式，2次元配置包含複數個類比/數位轉換器87之類比/數位轉換器陣列；記憶體陣列123，其2次元排列有複數個記憶體陣列方塊88；以及數位信號處理裝置124。各像素陣列121、類比/數位轉換器陣列122、記憶體陣列123、以及數位信號處理裝置124藉由控制電路125而受到控制。該方塊圖中，像素陣列121中各64(＝8×8)像素陣列方塊86內之各像素資料由1個類比/數位轉換器87串列傳送，且各像素陣列方塊86之像素資料並行傳送至類比/數位轉換器陣列122所對應之各類比/數位轉換器87。傳送至類比/數位轉換器陣列122之資料，該例中1像素資料轉換為12位元，並藉由類比/數位轉換器數×12位元之並行處理寫入記憶體陣列123。該記憶體陣列123之資料由數位信號處理裝置124而處理。如此，全像素或者1方塊中的像素數資料為並列傳送，故而可實現系統非常高速之傳送速度。
本實施形態中，上述記憶體元件陣列(記憶體陣列方塊)88以500~1 kbit左右具備讀出電路(感測放大器)、寫入電路、解碼器。例如可行的是：以2 μm2 之像素大小，若類比/數位轉換機器87為100 μm2 ，則由1個類比/數位轉換器87所處理之像素數設為50個，此外記憶體元件陣列大小設為包含50×10~14位元之解碼器之大小。若設為最大14位元之資訊量，記憶體陣列方塊內之單元佔有率設為60%，則記憶體單元面積為0.01 μm2 ，以90 nm世代之DRAM之單元大小可實現。
第1半導體晶片52之背面側大部分主要形成為光電二極體PD(Photo Diode)之陣列，故而作為光電二極體PD可獲得充分之開口性亦即開口率。又，因可獲得充分之開口率，相反亦可製造微細像素。
經過類比/數位轉換之信號，暫時保存於記憶體元件單元。對記憶體元件之寫入時間，例如若使用DRAM進行串列存取，因可藉由μs級進行傳送，故而充分短於光電二極體PD之儲存時間，結果可實現全部像素之同時快門。
如圖3所示，記憶體元件子陣列88內亦可具備同位檢查用位元89、以及欠缺補救用冗餘位元90。
根據第1實施形態之半導體影像感測器模組51，對第1半導體晶片52、第2半導體晶片53以及第3半導體晶片54層積一體化，上述第1半導體晶片52具備背面照射型CMOS影像感測器60，上述第2半導體晶片53具備包含複數個類比/數位轉換器87之類比/數位轉換器陣列，第3半導體晶片54具備2次元排列具有記憶體元件陣列亦即複數個記憶體元件子陣列(記憶體陣列方塊)88之記憶體陣列(記憶體元件陣列)，藉此可充分擴大背面側之光電二極體PD之面積、亦即像素之開口率。藉此，可實現光學系統之收縮所對應之像素之微細化，且可實現CCD影像感測器之低雜訊化。尤其，因可製造開口率較大之微細像素，故而可獲得高析像度之半導體影像感測器模組。又，相對於1個類比/數位轉換器87，以共有包含複數個像素之像素陣列86以及包含複數個記憶體元件之記憶體元件陣列88之方式而構成，且經過類比/數位轉換之信號於短時間內自像素陣列86保持於記憶體元件陣列88後進行信號處理，從而可進行全像素之同時快門。因此，可提供高靈敏度、且可實現同時電子快門之CMOS影像感測器模組。本實施形態之CMOS影像感測器模組較理想的是應用於例如高級單鏡反射之數位相機、行動電話等。
第1實施形態中，層積有第1、第2及第3半導體晶片52、53及54，此外，例如亦可以如下方式構成半導體影像感測器模組，即層積CMOS影像感測器之第1半導體晶片52以及類比/數位轉換器陣列之第2半導體晶片53，並不層積具有記憶體元件陣列之第3半導體晶片54，而是與第1及第2半導體晶片52、53之層積體一併配置於所需之基板或者組件內，並經由外部配線而連接第2半導體晶片53與第3半導體晶片54之間。
圖6表示本發明之半導體影像感測器模組之第2實施形態之概略構成。本實施形態之半導體影像感測器模組99，與上述相同，層積第1半導體晶片52、第2半導體晶片53以及第3半導體晶片54而成，上述第1半導體晶片52具備規則排列複數個像素且由構成各像素之光電二極體形成區域57以及電晶體形成區域56而構成之CMOS影像感測器60，上述第2半導體晶片53具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，上述第3半導體晶片54具備至少具備解碼器以及感測放大器之記憶體元件陣列。
且，本實施形態中，第3半導體晶片54之記憶體元件係藉由獲取多值之非揮發性記憶體(以下稱為多值記憶體)而形成。該多值記憶體例如亦可使用於IEDM Technical Digest pp193－196(2002)中所揭示之使用巨磁阻薄膜之非揮發性電阻隨機存取記憶體(RRAM(resistance random access memory，變阻隨機存取記憶體))。
圖7(剖面構造)及圖8~圖17(程式)表示該RRAM(Resistance RAM)之一例。
圖8表示簡單的元件特性評價電路。圖9表示脈衝施加圖，圖10表示電壓電流圖。
該RRAM亦即電阻變化型多值記憶體元件，如圖7所示，於矽基板172上形成有元件分離區域173，由元件分離區域173而劃分之基板172上形成第1、第2及第3源極/汲極區域174、175及176。藉由第1及第2源極/汲極區域174及175以及介隔絕緣膜而形成之閘極電極(所謂字線)177而形成第1 MOS電晶體Tr1。又，藉由第2及第3源極/汲極區域175及176以及介隔絕緣膜而形成之閘極電極(所謂字線)178而形成第2 MOS電晶體Tr2。感測線181經由貫穿層間絕緣膜之導電插栓179而連接第2源極/汲極區域175。另一方面，電阻變化型多值記憶體元件182及183分別經由導電插栓179而連接第1及第3源極/汲極區域174及176。電阻變化型多值記憶體元件182及183之另一端連接位元線180。記憶體元件182及183例如可使用SrZrO3：Cr系材料。記憶體材料此外亦可為PCMO(Pr0.7Ca0.3MnO3)、或於硫化物中添加Cu、或Ag之材料等。於該記憶體材料184之上下形成有Pt電極185、186並形成有記憶體元件182、183。1個記憶體元件與1個MOS電晶體構成1位元。圖7中構成有與感測線共通之2位元記憶體元件。圖8表示單一記憶體元件之電路。
首先考慮2值電阻變化型記憶體之情形。
以圖9之方式對記憶體元件施加脈衝電壓。開關電壓臨限值根據材料、膜厚而變化。圖9中臨限值電壓設為＋ －0.7 V。實際上說明為較多情形時雖並非對象，此處"0"寫入、"1"寫入之臨限值電壓之絕對值相等。脈衝電壓上升至臨限值以上時電阻值產生變化(4→5、10→11：(參照圖10))。實際的讀出動作係根據施加低於臨限值之電壓而流動之電流判定"0"、"1"。較多情形時，產生"0"電阻值與"1"電阻值之間的中間電阻，並對該電阻以及記憶體之電阻進行比較而判定"0"、"1"。圖11表示記憶體陣列之接線圖。圖12表示"0"寫入動作之說明圖。"1"(低電阻)位元寫入"0"(高電阻)之情形時，開啟選擇單元之位元線，於位元線上以記憶體元件上施加臨限值電壓以上之電壓之方式施加脈衝電壓並進行"0"寫入。
圖13中就"1"寫入(Reset，重設)加以說明。開啟"1"寫入動作選擇單元之位元線，於感測線－位元線之間以記憶體元件上施加臨限值電壓以上之電壓之方式施加脈衝電壓並進行"1"寫入。圖14係讀出動作之說明。於感測線－位元線之間，對記憶體元件施加充分低於臨限值電壓之電壓，將該電流轉換為電壓，並與中間電阻(reference，參考)中所流動之電流進行比較判斷"1"、"0"。
圖15係臨限值為4個之多值記憶體之電流－電壓特性例。多值記憶體之情形時，臨限值為複數個之圖15之電流－電壓特性之例，V0、V1'、V2'、V3'中之讀出以低於V1之電壓(圖中為Vread)而進行。對高於先前位準之位準進行寫入動作之情形時，以V1－V2之間的電壓進行位準2之寫入，以V2－V3之間的電壓進行位準3之寫入，以及以V3以上之電壓進行位準4之寫入。又，對低於先前狀態之位準進行寫入之情形時以V3'至V2'之間的電壓進行位準3之寫入，以V2'至V1'之間的電壓進行位準2之寫入，以及以V1'至V0之間的電壓進行位準1之寫入。讀出係比較所產生之各個位準之中間電阻大小而進行。藉由來自記憶體陣列外部之偏電壓之控制可對多值進行控制，故而單元陣列電路自身與2值相同(參照圖11)。多值記憶體即使使寫入脈衝變化亦可實現。
圖16係上述IEDM(International Electron Device Meeting，國際電子元件會議)之實測結果。圖17就該理想情形加以說明。如圖所示根據程式脈衝數，元件電阻產生階段性變化。重設係施加逆方向脈衝而進行。讀出係對程式電壓施加充分低的電壓而檢測電阻值。該情形時單元陣列電路亦與圖11相同。
如此，RRAM若對應光電二極體PD之儲存電荷量，調節記憶體之寫入脈衝數，可進行記錄。又，讀出可藉由於記憶體中流動電流並檢測電阻值(電壓)之不同而進行。若每1個像素之資料量以x設為n值之記憶體，則構成每1個像素之記憶體單元之記憶體位元數y為x之n次方根，故而可減少記憶體陣列方塊中之記憶體位元數。
圖6中，其他構成與上述第1實施形態相同，故而對對應部分添加同一符號並省略重複說明。
根據第2實施形態之CMOS影像感測器模組99，藉由於構成第3半導體晶片之記憶體元件陣列之記憶體元件中使用非揮發性之多值記憶體，可大幅減少記錄1個像素所對應之資訊之記憶體元件數。且，與第1實施形態相同，背面側大部分主要形成為光電二極體PD之陣列，故而可充分獲得光電二極體PD之開口率，又，亦可製造微細像素。經類比/數位轉換之信號暫時保存於記憶體元件單元。若串列存儲對記憶體元件之寫入時間，可以μs級進行傳送，故而充分短於光電二極體PD之儲存時間，可實現全像素之同時快門。因此，可提供高靈敏度、且可實現同時電子快門之CMOS影像感測器模組。
圖22係表示本發明之半導體影像感測器模組之第3實施形態之概略構成。本實施形態之半導體影像感測器模組100，層積有第1半導體晶片52及第4半導體晶片55，上述第1半導體晶片52規則排列複數個像素，且具備由構成各像素之光電二極體形成區域57以及電晶體形成區域56而構成之與上述相同的CMOS影像感測器60，上述第4半導體晶片55由形成記憶體元件陣列而成。
且，本實施形態中，構成第4半導體晶片55之記憶體元件陣列之記憶體元件，構成為藉由例如以開關－電容器為代表之類比型非揮發性記憶體而形成。該類比型非揮發性記憶體，例如開關－電容器中，藉由放大器而產生像素之由光阻劑PD儲存之電荷量所對應之電位，並藉由該電位對電容器之儲存電荷量進行控制。電容器中所儲存之電荷與放大器所放大之信號電荷成比例。該情形時，具有對應之像素數之記憶體元件即可。
圖23表示使用開關－電容器之記憶體單元電路圖。該記憶體單元電路130包含：記憶體電容器131，寫入用開關132，寫入虛設開關133，寫入用D型觸發器134，讀出用開關135，以及讀出用D型觸發器136。各開關132、133、135包含NMOS(N－channel Metal Oxide Semiconductor，N溝道金屬氧化半導體)電晶體Trn以及PMOS(P－channel Metal Oxide Semiconductor，P溝道金屬氧化半導體)電晶體Trp。亦即各開關由CMOS電晶體而構成。該開關電容器型類比記憶體中，寫入係寫入用D型觸發器134之Q輸出變為高位準(High)時，寫入用開關132開啟且記憶體電容器131成為Vin－Vc間電壓而進行充電。讀出係讀出用D型觸發器136之輸出Q變為高位準(High)時讀出用開關135(所謂CMOS傳送電晶體)開啟且進行輸出。該後段亦可放入放大器。開關電容器型類比記憶體之資料傳送至類比/數位轉換器(ADC)。
圖24係表示開關－電容器剖面構造之一例。圖係表示記憶體電容器以及讀出用開關之部分。於p型半導體基板141上形成有元件分離區域142，並於元件分離區域142劃分之基板141上形成n型源極區域143及汲極區域144、以及介隔閘極絕緣膜使用1層聚矽而成之閘極電極145而形成有NMOS電晶體Trn。p型區域146係用以固定基板電位之電位供給區域。於p型半導體基板141上形成有n型半導體井區域147，並於該n型半導體井區域147上形成有p型源極區域148及汲極區域149、以及介隔閘極絕緣膜使用1層聚矽而成之閘極電極150而形成PMOS電晶體Trp。n型區域151係用以固定井區域電位之電位供給區域。藉由該NMOS電晶體Trn以及PMOS電晶體Trp而形成構成讀出用開關135之CMOS電晶體。另一方面，於元件分離區域142上，形成記憶體電容器131，其層積有使用1層聚矽而成之第1電極153與介電膜(層間絕緣膜)154、以及使用2層聚矽而成之第2電極155。形成經由貫穿層間絕緣膜156之各導電插栓157而連接各區域之配線158。配線158僅表示為1層金屬，亦可為複數層之配線圖案。至於記憶體電容器131，此外可用使用有2層金屬之電容器、MOS電容器。
圖25係表示使用有開關電容器型類比記憶體之類比記憶體陣列之方塊圖。行列狀排列複數個開關電容器型類比記憶體130而形成類比記憶體陣列161。各行之類比記憶體130上連接寫入控制信號之輸入線162、以及讀出控制信號之輸入線163。對應於類比記憶體單元161之各行之類比記憶體130，於類比記憶體陣列161之輸入側分別連接像素陣列方塊164，且於輸出側連接類比/數位轉換器165。自像素陣列方塊164之各像素輸入至類比記憶體陣列161之類比信號，以串列之方式依次儲存至各類比記憶體(記憶體單元)130。讀出係根據讀出控制信號自開端記憶體單元依次輸入至像素陣列方塊164所對應之類比/數位轉換器165並輸出數位信號。
其他構成因與上述第1實施形態相同，故而對對應部分添加同一符號並省略其重複說明。
對該類比型非揮發性記憶體之寫入，可以如下方式進行：以複數個像素為單位使記憶各複數個像素之資訊之記憶體元件子陣列對應，串列存儲複數個像素之資訊並將其寫入所對應之記憶體陣列。寫入時間若使用該類比記憶體進行串列存儲則可以μs級以下進行傳送。
根據第3實施形態之半導體影像感測器模組100，對第1半導體晶片52及第4半導體晶片55進行層積一體化，上述第1半導體晶片52具備背面照射型CMOS影像感測器，上述第4半導體晶片55具備類比型非揮發性記憶體陣列，藉此與上述第1實施形態相同，第1半導體晶片52之背面側大部分主要形成為光電二極體PD之陣列，可充分獲得光電二極體PD之開口率，又亦可製造微細像素。又，對類比型非揮發性記憶體之寫入時間亦可以μs級以下進行傳送，充分短於光電二極體PD之儲存時間，故而可實現全像素之同時快門。
繼而，使用圖26就本發明之半導體影像感測器模組之製造方法之實施形態加以說明。本例適用於製造圖1之第1實施形態之半導體影像感測器模組51之情形。
首先，如圖26A所示，於半導體基板之第1表面側形成電晶體形成區域，並於作為其背面之第2表面形成第1半導體晶片52，上述第1半導體晶片52上形成有作為光電轉換元件之光電二極體之形成區域。具體而言，如圖2所示，於經薄膜化半導體基板之表面側形成像素電晶體，並以背面側為光入射面之方式形成光電二極體。於半導體基板之表面側形成多層配線層，並於其上接合增強用支持基板、例如矽基板。於半導體基板之背面側介隔鈍化膜而形成彩色濾光片，進而形成片上微透鏡。於接合支持基板後，使用研磨及CMP(化學機械研磨)等進行半導體基板之薄膜化。且例如藉由貫穿接觸於支持基板上形成與多層配線連接之焊墊81。
繼而，如圖26B所示，於半導體基板上至少形成類比/數位轉換器陣列，且於半導體基板之表面形成各類比/數位轉換器之連接用焊墊82，進而以面對半導體基板之背面側之方式形成第2半導體晶片53，上述半導體晶片53形成有貫穿半導體基板之貫穿接觸部84。該半導體基板亦進行薄膜化。
於該第2半導體晶片53之焊墊82上設置導電性微凸塊83，經由該微凸塊83而倒裝，且電性連接第2半導體晶片53之焊墊82與第1半導體晶片52之表面側之焊墊81。
繼而，如圖26C所示，形成第3半導體晶片54，其2次元排列記憶體元件陣列並形成記憶體陣列。將該第3半導體晶片54層積於第2半導體晶片53上，且經由貫穿接觸部84電性連接第2類比/數位轉換器陣列、以及第3半導體晶片54之記憶體元件陣列。藉此，可獲得目標之具備CMOS影像感測器之半導體影像感測器模組51。
根據本實施形態之半導體影像感測器模組之製造方法，第1半導體晶片52上主要形成背面照射型CMOS影像感測器，故而即便光電二極體之開口率增加、且為微細像素亦可實現高靈敏度化。且，層積第1、第2及第3半導體晶片52、53及54且藉由微凸塊83、貫穿接觸部84而相互進行電性連接，故而可使相互連接之配線最短，並可使光電二極體之資料高速儲存至記憶體元件陣列，實現全像素之同時快門。因此，可製造具備CMOS影像感測器、高靈敏度且可實現同時電子快門之半導體影像感測器模組。
圖26之實施形態中，於形成CMOS影像感測器之第1半導體晶片52之表面側以倒裝而連接，層積有形成類比/數位轉換器陣列之第2半導體晶片53，此外，第1半導體晶片52與第2半導體晶片53之連接，亦可以藉由貫穿第2半導體晶片53之貫穿接觸部而進行。
圖6之第2實施形態之半導體影像感測器模組99基本上亦可藉由與圖25所示之相同製造方法而製造。
又，圖22之第3實施形態之半導體影像感測器模組100亦可藉由圖25B之步驟而製造，即，於形成有類比型非揮發性記憶體陣列之第4半導體晶片55之焊墊上設置微凸塊，且以倒裝的方式使第4半導體影像感測器模組55與第1半導體晶片52連接。
圖27A、27B表示本發明之半導體影像感測器模組之第4實施形態之概略構成。本實施形態之半導體影像感測器模組166、167與上述相同，由層積有第1半導體晶片52、第2半導體晶片53以及第3半導體晶片54而成，上述第1半導體晶片52具備規則排列複數個像素且由構成各像素之光電二極體形成區域57以及電晶體形成區域56而構成之CMOS影像感測器60，上述第2半導體晶片53具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，上述第3半導體晶片54具備至少具備解碼器以及感測放大器之記憶體元件陣列。第1半導體晶片52與第2半導體晶片53，於相互形成之連接用焊墊81、82之間介隔例如凸塊(微凸塊)83而電性連接。又，所謂第2半導體晶片53與第3半導體晶片54，係以經由貫穿第2半導體晶片53之貫穿接觸部84而電性連接類比/數位轉換器與記憶體元件之方式而接合。且，本實施形態中，係於第2半導體晶片53之下面側形成類比/數位轉換器87而構成。
圖27A之半導體影像感測器模組166係貫穿接觸部84並非直接連接於焊墊82而是自焊墊82之正上方向外而形成之示例。亦即，該半導體影像感測器模組166適用於貫穿接觸部84並不直接連接於焊墊82之情形。
圖27B之半導體影像感測器模組167係貫穿接觸部84形成於焊墊82正上方之示例。圖27B係模式性圖，可知於貫穿接觸部84與焊墊82之間插入有類比/數位轉換器87，實際上，形狀為貫穿接觸部84直接連接於焊墊82，且於貫穿接觸部84周圍形成類比/數位轉換器。亦即，該半導體影像感測器模組167適用於欲使貫穿接觸部84直接連接於焊墊82之情形。
根據圖27A、27B之第4實施形態之半導體影像感測器模組166、167，並不吸收貫穿接觸部84之雜訊而可將信號傳送至類比/數位轉換器87。
圖28A、28B表示本發明之半導體影像感測器模組之第5實施形態之概略構成。本實施形態之半導體影像感測器模組168、169，與上述相同，由層積有第1半導體晶片52、第2半導體晶片53、及第3半導體晶片54而成，上述第1半導體晶片52具備規則排列複數個像素且由構成各像素之光電二極體形成區域57以及電晶體形成區域56而構成之CMOS影像感測器60，上述第2半導體晶片53具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，上述第3半導體晶片54具備至少具備解碼器與感測放大器之記憶體元件陣列。第1半導體晶片52與第2半導體晶片53，於相互形成之連接用焊墊81、82之間介隔例如凸塊(微凸塊)83而電性連接。又，第2半導體晶片53與第3半導體晶片54，以介隔貫穿第2半導體晶片53之貫穿接觸部84而電性連接類比/數位轉換器與記憶體元件之方式接合。且，本實施形態中，第2半導體晶片53之上面側形成類比/數位轉換器87。來自第1半導體晶片52之各像素之信號，通過貫穿接觸部84藉由類比/數位轉換器87而進行類比/數位轉換。
圖28A之半導體影像感測器模組168係貫穿接觸部84並不直接連接於焊墊82而是自焊墊82正上方向外形成之示例。該情形時，於第2半導體晶片53之下面側形成有連接焊墊82之配線層170，並藉由該配線層170電性連接焊墊82與貫穿接觸部84。亦即，該半導體影像感測器模組168適用於不使貫穿接觸部84直接連接焊墊82之情形。
圖28B之半導體影像感測器模組169係貫穿接觸部84形成於焊墊82正上方之示例。又，圖28B係模式性圖，與上述相同，貫穿接觸部84以位於上面側之類比/數位轉換器87之中央部之方式連接類比/數位轉換器87。亦即，該半導體影像感測器模組169適用於欲使貫穿接觸部84直接連接焊墊82之情形。
圖28A、28B之第5實施形態之半導體影像感測器模組168、169較理想的是適用於第2半導體晶片53之下面側傾斜較大，於下面側難以形成類比/數位轉換器87之情形。
圖29A、29B表示本發明之半導體影像感測器模組之第6實施形態之概略構成。本實施形態之半導體影像感測器模組187、188，與上述相同，係層積有第1半導體晶片52、第2半導體晶片53、及第3半導體晶片54而成，上述第1半導體晶片52具備規則排列複數個像素且由構成各像素之光電二極體形成區域57以及電晶體形成區域56而構成之CMOS影像感測器60，上述第2半導體晶片53具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，上述第3半導體晶片54具備至少具備解碼器與感測放大器之記憶體元件陣列。第1半導體晶片52與第2半導體晶片53，於相互形成之連接用焊墊81、82之間，介隔例如凸塊(微凸塊)83而電性連接。又，第2半導體晶片53與第3半導體晶片54，以經由貫穿第2半導體晶片53之貫穿接觸部84而電性連接類比/數位轉換器與記憶體元件之方式而接合。且，本實施形態中，於第3半導體晶片54之下面側形成記憶體陣列方塊88。第2半導體晶片53之類比/數位轉換器陣列中經過類比/數位轉換之信號記憶於記憶體陣列方塊88。
圖29A之半導體影像感測器模組187係第2半導體晶片53內之貫穿接觸部84並不直接連接焊墊82而是自焊墊82之正上方向外形成之示例。該情形時，於第2半導體晶片53之下面側形成有連接焊墊82之配線層170，並經由該配線層170而電性連接焊墊82與貫穿接觸部84。亦即，該半導體影像感測器模組187適用於並不直接連接第2半導體晶片53內之貫穿接觸部84與焊墊82之情形。
圖29B之半導體影像感測器模組188係第2半導體晶片53內之貫穿接觸部84形成於焊墊82正上方之示例。亦即，該半導體影像感測器模組188適用於第2半導體晶片53內之貫穿接觸部84與焊墊82直接連接之情形。
圖29A、29B之第6實施形態之半導體影像感測器模組187、188較理想的是適用於第3半導體晶片54之上面側之傾斜較大，於上面側難以形成記憶體陣列方塊88之情形。
圖30A、30B表示本發明之半導體影像感測器模組之第7實施形態之概略。本實施形態之半導體影像感測器模組189、190，與上述相同，層積有第1半導體晶片52、第2半導體晶片53及第3半導體晶片54而成，上述第1半導體晶片52具備規則排列複數個像素且由構成各像素之光電二極體形成區域57與電晶體形成區域56而構成之CMOS影像感測器60，上述第2半導體晶片53具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，上述第3半導體晶片54具備至少具備解碼器與感測放大器之記憶體元件陣列。第1半導體晶片52與第2半導體晶片53，於相互形成之連接用焊墊81、82之間介隔例如凸塊(微凸塊)83而電性連接。又，第2半導體晶片53與第3半導體晶片54，以經由貫穿第2半導體晶片53之貫穿接觸部84、以及貫穿第3半導體晶片53之貫穿接觸部84'而電性連接類比/數位轉換器與記憶體元件之方式而接合。且，本實施形態中，於第3半導體晶片54之上面側形成記憶體陣列方塊88，且構成為以兩貫穿接觸部84及84'面對面之方式進行連接。由第2半導體晶片53之類比/數位轉換器陣列進行類比/數位轉換之信號通過貫穿接觸部84及84'而記憶至記憶體陣列方塊88。
圖30A之半導體影像感測器模組189係第3半導體晶片54內之貫穿接觸部84'所連接之第2半導體晶片53內的貫穿接觸部84並不直接連接焊墊82，而是自焊墊82之正上方向外形成之示例。該情形時，於第2半導體晶片53之下面側形成有連接焊墊82之配線層170，並經由該配線層170電性連接焊墊82與貫穿接觸部84。亦即，該半導體影像感測器模組189適用於第2半導體晶片53內之貫穿接觸部84並不直接連接焊墊82之情形。
圖30B之半導體影像感測器模組190係第3半導體晶片54內之貫穿接觸部84'所連接之第2半導體晶片53內的貫穿接觸部84形成於焊墊82正上方之示例。亦即，該半導體影像感測器模組190，適用於第2半導體晶片53內之貫穿接觸部84與焊墊82直接連接之情形。
圖30A、30B之半導體影像感測器模組189、190較理想的是適用於第3半導體晶片54之下面側之傾斜較大，下面側難以形成記憶體陣列方塊88之情形。
圖31A、31B係表示本發明之半導體影像感測器模組之第8實施形態之概略。本實施形態之半導體影像感測器模組191、192由層積有第1半導體晶片52以及第2半導體晶片193而構成。第1半導體晶片52具備規則排列複數個像素且由構成各像素之光電二極體形成區域57以及電晶體形成區域56而構成之CMOS影像感測器60。第2半導體晶片193，於下部側具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，並於上部側具備至少具備解碼器與感測放大器之記憶體元件陣列。又，第2半導體晶片193中，經由貫穿形成有類比/數位轉換器陣列之區域之貫穿接觸部84而電性連接類比/數位轉換器與記憶體元件。
圖31A之半導體影像感測器模組191，構成為：於第2半導體晶片193之下面形成焊墊82，於第1半導體晶片52之上面形成焊墊81，並對第1半導體晶片52與第2半導體晶片193進行加熱壓接使得兩焊墊82及81之間連接。焊墊81、82以外之區域藉由黏接材而黏接，藉此可進而增強第1及第2半導體晶片52及193間的黏接強度。
圖31B之半導體影像感測器模組192中，並不形成焊墊，而是於第2半導體晶片193之下部側形成有類比/數位轉換器陣列之區域中形成貫穿接觸部84，並於第1半導體晶片52之電晶體形成區域56形成接觸部84"。且，半導體影像感測器模組192構成為兩接觸部84及84"面對面進行加熱壓接並連接第1半導體晶片52與第2半導體晶片193。
圖32一併表示本發明之半導體影像感測器模組之第9實施形態之概略及其製造方法。本實施形態之半導體影像感測器模組194，如圖32A所示，首先形成第1半導體晶片52與第2半導體晶片193。第1半導體晶片52構成為，具備規則排列複數個像素且由構成各像素之光電二極體形成區域57以及電晶體形成區域56所構成之CMOS影像感測器60，且於電晶體形成區域56之上面形成焊墊81。第2半導體晶片193構成為，於下部側具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，並於上部側具備至少具備解碼器與感測放大器之記憶體元件陣列。該第2半導體晶片193構成為，於形成有類比/數位轉換器陣列之下部側之下面形成焊墊82，且形成貫穿下部側之貫穿接觸部84，並經由配線層170而連接焊墊82與貫穿接觸部84。
繼而，如圖32B所示，第1半導體晶片52之焊墊81與第2半導體晶片193之焊墊82介隔凸塊(微凸塊)83進行加熱壓接而接合。藉由該凸塊83可實現數像素單位之並聯。以此方式，製造第9實施形態之半導體影像感測器模組194。
圖33表示圖31A之半導體影像感測器模組191之製造方法。首先，如圖33A所示，形成第1半導體晶片52與第2半導體晶片193。第1半導體晶片52構成為，具備規則排列複數個像素且由構成各像素之光電二極體形成區域57以及電晶體形成區域56所構成之CMOS影像感測器60，且於電晶體形成區域56之上面形成焊墊81。第2半導體晶片193構成為，於下部側具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，並於上部側具備至少具備解碼器與感測放大器之記憶體元件陣列。該第2半導體晶片193構成為，於形成有類比/數位轉換器陣列之下部側之下面形成焊墊82，且形成貫穿下部側之貫穿接觸部84，並經由配線層179而連接焊墊82與貫穿接觸部84。
繼而，如圖33B所示，第1半導體晶片52與第2半導體晶片193以焊墊81及82相互面對面連接之方式進行加熱壓接而接合。藉由使焊墊81、82較小形成，可實現數像素單位之並聯。焊墊81、82之連接區域以外之區域藉由黏接材而進行黏接，可進而增強黏接強度。以此方式，製造圖31A之半導體影像感測器模組191。
圖34係圖31B之半導體影像感測器模組192之製造方法。首先，如圖34A所示，形成第1半導體晶片52以及第2半導體晶片193。第1半導體晶片52構成為，具備規則排列複數個像素且由構成各像素之光電二極體形成區域57以及電晶體形成區域56所構成之CMOS影像感測器60，且於電晶體形成區域56內形成接觸部84"。第2半導體晶片193構成為，於下部側具備包含複數個類比/數位轉換器之類比/數位轉換器陣列，並於上部側具備至少具備解碼器與感測放大器之記憶體元件陣列。該第2半導體晶片193之構成為，於形成有類比/數位轉換器陣列之下部側，形成貫穿該下部側之貫穿接觸部84。第1及第2半導體晶片52、193上並未形成有焊墊。
繼而，如圖34B所示，第1半導體晶片52與第2半導體晶片193，以接觸部84"及貫穿接觸部84相互面對面連接之方式，藉由加熱壓接而接合。以此方式，製造圖31B之半導體影像感測器模組192。該製造方法中，較難以對準，使每單位面積之像素數最大增加。又，圖32至圖34之實施形態中，圖34之半導體影像感測器模組192可使第1半導體晶片下面至第2半導體晶片上面之高度最小。
圖35~圖37一併表示本發明之半導體影像感測器模組之第10實施形態~第12實施形態之概略及其製造方法。第10實施形態~第12實施形態之半導體影像感測器模組係接合第1半導體晶片196及第2半導體晶片197而成，上述第1半導體晶片196內置光電二極體形成區域57、電晶體形成區域56及類比/數位轉換器陣列195，上述第2半導體晶片197形成有記憶體陣列。第1半導體晶片196中，類比/數位轉換器陣列195連接於電晶體形成區域56側。藉由如此之構成，光電二極體形成區域57中所產生之類比信號並不吸收例如圖32B之凸塊(微凸塊)83之雜訊，可藉由類比/數位轉換器成為數位信號。故而，最終的圖像輸出信號中雜訊較少。
圖35表示第10實施形態之半導體影像感測器模組。本實施形態之半導體影像感測器模組198，形成第1半導體晶片196以及第2半導體晶片197。第1半導體晶片196構成為，內置有藉由形成於下部側之光電二極體形成區域57與形成於中間部分之電晶體形成區域56而構成的CMOS影像感測器，以及形成於上部側之類比/數位轉換器陣列195。於形成有類比/數位轉換器陣列195之區域中形成有貫穿接觸部84，並於上面形成有連接貫穿接觸部84之焊墊81。第2半導體晶片197構成為形成記憶體陣列，並於下面形成焊墊82。
繼而，如圖35B所示，第1半導體晶片196與第2半導體晶片197係於焊墊81及82之間形成凸塊(微凸塊)83進行加熱壓接而接合。藉此，製造第10實施形態之半導體影像感測器方塊198。該半導體影像感測器方塊198中藉由凸塊83可進行數像素單位之並聯。
圖36表示第11實施形態之半導體影像感測器模組。本實施形態之半導體影像感測器模組199首先如圖36A所示，與上述相同，形成第1半導體晶片196以及第2半導體晶片197。第1半導體晶片196與第2半導體晶片197之構成，因與圖35相同，故而對應部分添加同一符號並省略其詳細說明。
繼而，如圖36B所示，第1半導體晶片196與第2半導體晶片197，以焊墊81及82相互面對面連接之方式進行加熱壓接而接合。藉此，製造第11實施形態之半導體影像感測器方塊199。該半導體影像感測器模組199中，藉由使焊墊81及82較小形成，可進行數像素單位之並聯。再者，焊墊81及82之連接區域以外之區域藉由黏接材進行黏接，可進而增強第1及第2半導體晶片196及197間的黏接強度。
圖37表示第12實施形態之半導體影像感測器模組。本實施形態之半導體影像感測器模組200，首先如圖37A所示，與上述相同形成第1半導體晶片196以及197。第1半導體晶片196除不形成焊墊以外係與圖35為相同之構成，故而對應部分添加同一符號並省略其詳細說明。又，第2半導體晶片197係形成記憶體陣列並以面對下面之方式形成接觸部201。接觸部201之形態可考慮為多種，例如亦可以貫穿之方式形成。該第2半導體晶片197上並未形成焊墊。
繼而，如圖37B所示，第1半導體晶片196與第2半導體晶片197，以貫穿接觸部84以及接觸部201面對面連接之方式進行加熱壓接而接合。藉此，製造第12實施形態之半導體影像感測器模組200。該第12實施形態之半導體影像感測器模組200之製造方法中，對準較困難，可使每單位面積之像素數最大增加。又，第10實施形態~第12實施形態之中，第2實施形態之半導體影像感測器模組200，可使第1半導體晶片196下面至第2半導體晶片197上面之高度最小。
繼而，對本發明之半導體影像感測器模組之第13實施形態加以說明。本實施形態之半導體影像感測器模組，於上述各實施形態中，設為其電晶體形成區域內複數個像素共有浮動擴散之構成。藉此，可進一步增大每單位像素面積之光電二極體面積。
又，電晶體形成區域內複數個像素共有浮動擴散之外，進而可為複數個像素共有放大電晶體構成。藉此可進而增大每單位像素面積之光電二極體面積。
圖38表示電晶體形成區域內由4個像素共有像素電晶體電路之一部分之情形時的像素內之等效電路。
該等效電路構成為，具備4個像素之4個受光部(光電二極體PD)210所對應之各個傳送電晶體212，且該等傳送電晶體212連接於共通之浮動擴散(FD)部，並共用其以外之1個放大電晶體214、及1個重設電晶體220等。信號電荷經由放大電晶體214而連接至信號輸出線。亦可於放大電晶體214與信號輸出線之間設置傳送電晶體，對信號輸出線之輸出進行切換。
以複數個像素共有該浮動擴散之像素構成，可適用於本發明之背面照射型CMOS影像感測器。例如，微凸塊需要每4個像素之面積之情形時，4個像素共有浮動擴散FD、放大電晶體214、及重設電晶體220。藉此，即便微凸塊之必要面積較大之情形時，對應此微凸塊之必要面積1像素不以較大面積進行設計亦可，故而可獲得每單位面積之像素數。
又，上述情形表示電晶體形成區域內由4個像素共用像素電晶體電路之一部分之情形，亦存在電晶體形成區域內3個像素共用像素電晶體電路之一部分之情形、或電晶體形成區域內6個像素共用像素電晶體電路之一部分之情形。
繼而，對本發明之半導體影像感測器模組之第14實施形態加以說明。本實施形態之半導體影像感測器模組係裝載以鋸齒狀配置(所謂傾斜排列)像素之彩色編碼技術而構成。藉由該像素排列之構成，相比於正方像素排列，可增加每單位像素面積假想像素數。該像素排列亦可適用於本發明之背面照射型CMOS影像感測器。例如微凸塊需要複數個像素之面積之情形時，以上述第13實施形態之方式藉由複數個像素共有浮動擴散FD，對應於微凸塊之必要面積即便不以較大面積設計1個像素亦可。因此，可獲得每單位面積之像素數，進而，相比於正方像素排列，可增加每單位像素面積之假想像素數。
圖39表示本發明之第14實施形態之半導體影像感測器模組、亦即背面照射型CMOS影像感測器之概略構成。本實施形態之半導體影像感測器係並不使用芯片彩色濾光片而進行色分離之示例。本實施形態之半導體影像感測器261具備：攝像區域264，其形成於同一半導體晶片262(相當於第1半導體晶片52)之表面上且作為二次元排列複數個像素263之受光區域；以及周邊電路265、266，其用於該攝像區域264之外側所配置之像素263之選擇及信號輸出。周邊電路265、266亦可不位於上述光電二極體形成區域57內，而是位於電晶體形成區域56內。其中一個周邊電路265由位於攝像區域264之側邊之垂直掃描電路(所謂垂直暫存器電路)而構成。另一個周邊電路266由位於攝像區域264之下側之水平掃描電路(所謂水平暫存器電路)及輸出電路等(包含信號放大電路、A/D轉換電路、同期信號產生電路等)而構成。
攝像區域264中，複數個像素進行所謂傾斜排列。亦即，攝像區域264包括：第1像素群，其使複數個像素263A於水平方向及垂直方向上分別以特定間距W1二次元配置為大致格子狀；第2像素群，其以相對於第1像素群於水平方向及垂直方向上以上述間距W1之約1/2之間距偏移之狀態下二次元配置複數個像素263B，且像素263A、263B正好排列形成為傾斜偏移之正方格子狀。本例中，於奇數列排列像素263B，偏移1/2間距於偶數列排列像素263A。芯片彩色濾光片於本例中使用紅(R)、綠(G)、藍(B)之原色濾光片。圖39中，R/B之表述表示紅(R)、藍(B)中任一者之情形。亦即，紅(R)與藍(B)圖39中沿垂直方向交替排列為紅(R)－藍(B)－紅(R)－藍(B)...。
繼而，對本發明之半導體影像感測器模組之第15實施形態加以說明。本實施形態之半導體影像感測器模組係裝載有像素共有ADC之示例。此處表示上述第1~第14實施形態中任一實施形態之情形時的電荷信號之流動。藉由FD像素共有(第13實施形態)及鋸齒狀編碼(第14實施形態)，將自電晶體形成區域所輸出之電荷信號傳送至AD轉換陣列內。
圖40係表示適用於第15實施形態之半導體影像感測器模組之固體攝像裝置，例如像素並列ADC裝載之CMOS影像感測器之構成的方塊圖。
如圖40所示，本實施形態之CMOS影像感測器310，除具備以行列狀(矩陣狀)2次元配置多數個包含光電轉換元件之單位像素311而成之像素陣列部312之外，亦包含：列或者單位像素掃描電路313，行處理部314，參照電壓供給部315，行或者單位像素掃描電路316，水平輸出線317以及時序控制電路318。
該系統構成中，時序控制電路318根據主時脈MCK，生成作為列或者單位像素掃描電路313、行或者單位像素處理部314、參照電壓供給部315以及行或者單位像素掃描電路316等之動作之基準的時脈信號或控制信號等，並將上述信號賦予列或者單位像素掃描電路313、行處理部314、參照電壓供給部315以及行或者單位像素掃描電路316等。
又，對像素陣列部312之各單位像素311進行驅動控制之周邊驅動系統或信號處理系統、亦即列或者單位像素掃描電路313、參照電壓供給部315、行或者單位像素掃描電路316、以及時序控制電路318等，與像素陣列部312集成於同一晶片(相當於第1半導體晶片52)319上的電晶體形成區域356。
至於單位像素311，此處省略圖示，除光電轉換元件(例如光電二極體)外，例如可使用3個電晶體構成者，即具有例如使藉由該光電轉換元件進行光電轉換而獲得之電荷傳送至FD(浮動擴散)部之傳送電晶體、對該FD部之電位進行控制之重設電晶體、以及輸出對應FD部之電位之信號的放大電晶體，或者使用進而具有用以進行像素選擇之選擇電晶體之4個電晶體構成者等。
於像素陣列部312上，單位像素311以2次元配置為m行n列，相對於該m列n行之像素配置以列或者單位像素為單位配線有列或者單位像素控制線321(321－1~321－n)，並以行或者單位像素為單位配線有行或者單位像素信號線322(322－1~322－m)。或者，亦可相對於該m列n行之像素配置以像素為單位配線有像素控制線，並以每個像素為單位進行控制。列控制線321－1~321－n之各一端，與列掃描電路313之各列所對應之各輸出端連接。列或者單位像素掃描電路313由移位暫存器等構成，並經由列或者單位像素控制線321－1~321－n對像素陣列部312之列或者單位像素位址、行或者單位像素掃描進行控制。行或者單位像素處理部314具有例如於每個像素陣列部312之像素行或者單位像素、亦即每個行或者單位像素信號線322－1~322－m上所設置之ADC(類比－數位轉換電路)323－1~323－m，並將自像素陣列部312之各單位像素311輸出至每個行或者單位像素之類比信號轉換為數位信號並輸出。
本實施形態之特徵為該等ADC323－1~323－m之構成，關於其詳細情形下文進行敍述。
參照電壓供給部315，例如具有DAC(數位－類比轉換電路)351，作為生成隨時間推移位準以傾斜狀變化、即所謂遞增(RAMP)波形之參照電壓Vref之機構。再者，作為生成遞增波形之參照電壓Vref之機構，並非僅限於DAC351。DAC351係於自時序控制電路318獲得之控制信號CS1之控制下，根據自該時序控制電路318所獲得之時脈CK而生成遞增波形之參照電壓Vref並將其供給至行或者單位像素處理部314之ADC323－1~323－m。
此處，對作為本實施形態之特徵之ADC323－1~323－m之構成之詳細情形進行具體說明。再者，ADC323－1~323－m分別構成為，可選擇性地進行與讀出單位像素311全部資訊之逐行掃描方式之通常框速率模式、以及相比通常框速率模式時使單位像素311之曝光時間設定為1/N並使框速率提高N倍例如提高為2倍之高速框速率模式之各動作模式相對應之AD轉換動作。該動作模式之切換係藉由自時序控制電路318獲得之控制信號CS2、CS3而執行控制。又，相對於時序控制電路318，自外部之系統控制器(未圖示)獲得用以切換通常框速率模式與高速框速率模式之各動作模式之指示資訊。
ADC323－1~323－m全部為相同構成，且於上述第1半導體晶片52或者第2半導體晶片之中配置AD轉換陣列。又，亦可於第1半導體晶片52或者第2半導體晶片之AD轉換陣列上配置行或者單位像素處理部314、比較器331、作為計數機構之例如遞增/遞減計數器(圖中描述為U/DCNT)332、傳送開關333以及記憶體裝置334、DAC351、參照電壓供給部315、時序控制電路318。又，除於上述第1半導體晶片52之電晶體形成區域56中設置參照電壓供給部315、行或者單位像素掃描電路316、以及時序控制電路318之外，亦可於第1半導體晶片52或者第2半導體晶片中AD轉換陣列上配置參照電壓供給部、行或者單位像素掃描電路、以及時序控制電路。
此處，列舉每個行或者單位像素而對ADC323－m加以說明。ADC323－m之構成為具有比較器331、作為計數機構之例如遞增/遞減計數器(圖中描述為U/DCNT)332、傳送開關333以及記憶體裝置334。
比較器331對與自像素陣列部312之第n行之各單位像素311所輸出之信號相對應之行或者單位像素信號線322－m之信號電壓Vx、以及自參照電壓供給部315所提供之遞增波形之參照電壓Vref進行比較，例如於參照電壓Vref大於信號電壓Vx時輸出Vco變為"H"位準，於參照電壓Vref為信號電壓Vx以下時輸出Vco變為"L"位準。
遞增/遞減計數器332係非同期計數器，其藉由於自時序控制電路318所獲得之控制信號CS2之控制下，自時序控制電路318同時獲得時脈CK以及DAC351，並與該時脈CK同時進行下(DOWN)計數或者上(UP)計數，對比較器331之比較動作開始至比較動作結束為止之比較期間進行測定。具體而言，通常框速率模式下，來自1個單位像素311之信號之讀出動作中，第1次讀出動作時藉由進行遞減計數而對第1次讀出時之比較時間進行測定，第2次讀出動作時藉由進行遞增計數對第2次讀出時之比較時間進行測定。另一方面，高速框速率模式中，原樣保持某列之單位像素311之計數結果，繼而，關於下一列之單位像素311，根據上次之計數結果於第1次讀出動作時藉由進行遞減計數而對第1次讀出時之比較時間進行測定，第2次讀出動作時藉由進行遞增計數而對第2次讀出時之比較時間進行測定。
傳送開關333，於自時序控制電路318所獲得之控制信號CS3之控制下，在通常框速率模式下，在某列之單位像素311之遞增/遞減計數器332之計數動作結束之時點成為開啟(閉)狀態並將該遞增/遞減計數器332之計數結果傳送至記憶體裝置334。另一方面，例如N＝2之高速框速率下，於某列之單位像素311之遞增/遞減計數器332之計數動作結束之時點保持為關閉(開)之狀態，繼而，於下一列之單位像素311之遞增/遞減計數器332之計數動作結束之時點成為開啟狀態，並將該遞增/遞減計數器332之垂直2個像素之計數結果傳送至記憶體裝置334。如此，自像素陣列部312之各單位像素311經由行或者單位像素信號線322－1~322－m而提供至每個行或者單位像素之類比信號，藉由ADC323(323－1~323－m)之比較器331以及遞增/遞減計數器332之各動作可轉換為N位元之數位信號並儲存至記憶體裝置334(334－1~334－m)。
行或者單位像素掃描電路316由移位暫存器等而構成，且對行或者單位像素處理部314中ADC323－1~323－m之行或者單位像素位址或行或者單位像素之掃描進行控制。於該行或者單位像素掃描電路316之控制下，於水平輸出線317依次讀出ADC323－1~323－m中各自經過AD轉換之N位元之數位信號，並經由該水平輸出線317將其作為攝像資料而輸出。
再者，因與本實施形態並無直接關聯故而並未特別圖示，亦可於上述構成要素以外設置相對於經由水平輸出線317而輸出之攝像資料實施各種信號處理之電路等。上述構成之本實施形態之行或者單位像素並行ADC裝載之CMOS影像感測器310中，可經由傳送開關333將遞增/遞減計數器332之計數結果選擇性地傳送至記憶體裝置334，故而可對遞增/遞減計數器332之計數動作、以及對該遞增/遞減計數器332之計數結果之水平輸出線17之讀出動作獨立進行控制。
繼而，使用圖41之時序圖對上述構成之第15實施形態之CMOS影像感測器310之動作加以說明。
此處，省略對單位像素311之具體動作之說明，眾所周知，於單位像素311中進行重設動作以及傳送動作，於重設動作中將重設為特定電位時之FD部之電位作為重設成分自單位像素311輸出至行或者單位像素信號線322－1~322－m，於傳送動作中將藉由光電轉換自光電轉換元件傳送電荷時之FD部之電位作為信號成分自單位像素311輸出至行或者單位像素信號線322－1~322－m。
藉由列或者單位像素掃描電路313之列或者單位像素掃描選擇某個列或者單位像素i，自此選擇列或者單位像素i之單位像素311向行或者單位像素信號線322－1~322－m進行之第1次讀出動作穩定後，藉由自DAC351將遞增波形之參照電壓Vref施加於ADC323－1~323－m之各比較器331，比較器331可對行或者單位像素信號線322－1~322－m之各信號電壓Vx與參照電壓Vref進行比較動作。於將參照電壓Vref施加於比較器331之同時，藉由自時序控制電路318對遞增/遞減計數器332施加時脈CK，可根據遞減計數動作對該遞增/遞減計數器332中第1次讀出動作時比較器331之比較時間進行測定。
且，於參照電壓Vref與行或者單位像素信號線322－1~322－m之信號電壓Vx不等時比較器331之輸出Vco自"H"位準反轉為"L"位準。遞增/遞減計數器332接受該比較器321之輸出Vco之極性反轉，停止遞減計數動作並保持比較器331之第1次比較期間所對應之計數值。該第1次讀出動作中，如先前所述，讀出單位像素311之重設成分△V。該重設成分△V內，每個單位像素311中包含作為偏移之不均一固定圖案雜訊。
然而，該重設成分△V之不均一通常較小，又，重設位準為全像素共通，故而行或者單位像素信號線322－1~322－m之信號電壓Vx大概已知。因此，第1次重設成分△V之讀出時，可藉由調整參照電壓Vref而縮短比較期間。
本實施形態中，於7位元之計數期間(128時脈)進行重設成分△V之比較。第2次讀出動作中，除重設成分△V外，藉由與第1次重設成分△V之讀出動作相同之動作而讀出每個單位像素311之入射光量所對應之信號成分Vsig。亦即，於自選擇列或者單位像素i之單位像素311向行或者單位像素信號線322－1~322－m之第2次讀出穩定後，藉由自DAC351將參照電壓Vref施加於ADC323－1~323－m之各比較器331，比較器331可進行行或者單位像素信號線322－1~322－m之各信號電壓Vx與參照電壓Vref之比較動作。同時，該比較器331之第2次比較時間可與遞增/遞減計數器332之第1次相反而根據遞增計數動作而進行測定。
如此，將遞增/遞減計數器332之計數動作第1次作為遞減計數動作，第2次作為遞增計數動作，藉此該遞增/遞減計數器332內可自動進行(第2次比較期間)－(第1次比較期間)之減法處理。且，於參照電壓Vref與行信號線322－1~322－m之信號電壓Vx不等時比較器331之輸出Vco進行極性反轉，接受該極性反轉且遞增/遞減計數器332之計數動作停止。其結果為，於遞增/遞減計數器332中可保持(第2次比較期間)－(第1次比較期間)之減法處理之結果所對應之計數值。(第2次比較期間)－(第1次比較期間)＝(信號成分Vsig＋重設成分△V＋ADC323之偏移成分)－(重設成分△V＋ADC323之偏移成分)＝(信號成分Vsig)，藉由進行以上2次之讀出動作與遞增/遞減計數器332之減法處理，除包含每個單位像素311之不均一之重設成分△V外，亦可去除每個ADC323(323－1~323－m)之偏移成分，故而可僅獲得每個單位像素311之入射光量所對應之信號成分Vsig。
此處，去除包含每個單位像素311之不均一之重設成分△V之處理，係所謂CDS(Correlated Double Sampling，關聯式雙取樣)處理。第2次讀出時讀出入射光量所對應之信號成分Vsig，故為了於較大範圍內判定光量之大小而必須使參照電壓Vref較大變化。故而，本實施形態之CMOS影像感測器310中，信號成分Vsig之讀出係於10位元之計數期間(1024時脈)進行比較。該情形時，第1次與第2次之比較位元數不同，藉由使參照電壓Vref之遞增波形之傾斜與第1次以及第2次相同，可使AD轉換之精度相等，故而根據遞增/遞減計數器332可獲得正確之減法結果作為(第2次比較期間)－(第1次比較期間)之減法處理之結果。
上述一連串AD轉換動作結束後，遞增/遞減計數器332中保持N位元之數位值。且，行處理部314之各ADC323－1~323－m中經過AD轉換之N位元數位值(數位信號)，藉由行或者單位像素掃描電路316之行或者單位像素掃描，經由N位元寬之水平輸出線317而依次向外部輸出。其後，藉由以列或者單位像素為單位依次重複進行相同之動作，可生成2次元圖像。又，本實施形態之行或者單位像素並列ADC裝載之CMOS影像感測器310中，ADC323－1~323－m各自具有記憶體裝置334，故可於第i列之單位像素311將AD轉換後之數位值傳送至記憶體裝置34，而自水平輸出線317向外部輸出，並可於第i＋1列之單位像素311同時進行讀出動作以及遞增/遞減計數動作。
根據本實施形態，在將自單位像素經由行信號線而輸出之類比信號轉換為數位值並讀出的固體攝像裝置中，藉由於複數個單位像素間對數位值進行相加而讀出，從而即便縮短單位像素之曝光時間，結果1個像素資訊之資訊量並未減少，故而不會使靈敏度降低即可實現高框速率化。
上述全部實施形態中貫穿接觸部(第1、2、3半導體晶片內)、或者接觸部84"、201，可藉由Cu、Al、W、WSi、Ti、TiN、矽化物或者該等之組合而形成。
圖42係表示本發明之半導體影像感測器模組之第16實施形態。圖42係表示安裝有背面照射型CMOS固體攝像元件之半導體影像感測器模組之構成之模式剖面圖。本實施形態之半導體影像感測器模組400係例如於插入物(中間部分基板)403上安裝有作為設置有攝像像素部之背面照射型CMOS固體攝像元件之感測器晶片401a、以及設置有信號處理等之周邊電路部之信號處理晶片402而構成。
感測器晶片401a於支持基板430上形成有層間絕緣層420，且於內部埋入有埋入配線層421。於其上層形成有半導體層412，且於其表面形成有表面絕緣膜411。於半導體層412中，形成有作為光電轉換元件之光電二極體414以及測試用電極413等。又，埋入配線層421之一部分成為相對於半導體層412介隔閘極絕緣膜而形成之閘極電極，並構成MOS電晶體415。進而，形成貫穿支持基板430並連接埋入配線層421之支持基板貫穿配線431，且自支持基板430之表面突出之突起電極(凸塊)432形成於支持基板貫穿配線431之表面。凸塊(微凸塊)432係於小於打線接合中通常所使用之焊墊電極之焊墊上藉由電解電鍍等而形成之突起狀金屬電極。
上述構成之感測器晶片401a係所謂背面照射型CMOS固體攝像元件，即相對於半導體層412中所形成之光電二極體414，自表面絕緣膜411側照射光時產生信號電荷，並將次信號電荷儲存至光電二極體。MOS電晶體415具有使光電二極體414中所儲存之信號電荷向FD部之傳送、信號放大、或者重設等功能。上述構成中半導體層係將半導體基板之背面薄膜化而獲得者，其具有為使基板形狀穩定而與支持基板430黏合之構造。
如上所述，本實施形態之CMOS固體攝像元件係背面照射型固體攝像元件，其於形成有複數個包含光電轉換元件以及電界效果電晶體之像素的半導體層之其中一面上形成有連接複數個像素之埋入配線，且半導體層之另一面作為光電轉換元件之受光面。
上述感測器晶片401a，自作為光照射側之相反側之支持基板430側，於表面形成有配線440以及使彼等絕緣之絕緣層441之插入物403上，以絕緣層之開口部至配線之表面一部分露出而成之焊點與凸塊接合之方式藉由覆晶而安裝。
另一方面，形成有周邊電路部之信號處理晶片402，例如介隔凸塊而由覆晶安裝於插入物403上。
如此之構成之半導體影像感測器模組400以插入物403為單位安裝於其他安裝基板上，例如藉由打線接合442等而電性連接以使用。例如，插入物403上，形成可連接上述感測器晶片(CMOS固體攝像元件)401a與信號處理晶片402且具有單晶化功能之電極PAD。
圖43係表示組裝有本實施形態之CMOS固體攝像元件之影像感測器(相當於半導體影像感測器模組)之構成的方塊圖。圖44係表示本實施形態之CMOS固體攝像元件之像素之構成的等效電路圖。本實施形態之影像感測器係由攝像像素部512、V選擇機構(垂直傳送暫存器)514、H選擇機構(水平傳送暫存器)516、時序產生器(TG)518、S/H．CDS(取樣保持．關聯式雙取樣)電路部520、AGC部522、A/D轉換部524、數位放大部526等而構成。例如，可將攝像像素部512、V選擇機構514、H選擇機構516以及S/H．CDS電路部520聚集於1晶片上並作為圖42之感測器晶片401a，且剩餘電路部分設為聚集於信號處理晶片402上之形態。或者，可設為感測器晶片401a上僅形成有攝像像素部512之構成。
攝像像素部512設置有光電轉換元件之光電二級體(PD)600，其作為以2次元矩陣狀排列多數個像素且如圖44所示於各像素中生成並儲存光接收量所對應之信號電荷，進而，設置有4個MOS電晶體，即傳送電晶體620，其將該光電二極體600轉換並儲存之信號電荷傳送至浮動擴散部(FD部)610，重設電晶體630，其重設FD部610之電壓；放大電晶體640，其輸出對應FD部610之電壓之輸出信號，以及選擇(位址)電晶體650，其將該放大電晶體640之輸出信號輸出至垂直信號線660。
如此之構成之像素中，藉由傳送電晶體220將光電二極體600所光電轉換之信號電荷傳送至FD部610。FD部610與放大電晶體640之閘極連接，且放大電晶體640構成攝像像素部512之外部所設置之定電流源670以及源極隨耦器，故而位址電晶體650為ON時，FD部610之電壓所對應之電壓輸出至垂直信號線660。又，重設電晶體630使FD部610之電壓重設為不依賴信號電荷之定電壓(圖44中為驅動電壓Vdd)。又，藉由使用以驅動控制各MOS電晶體之各種驅動配線於水平方向上配線於攝像像素部512上，藉由V選擇機構514而於垂直方向上以水平線(像素列)單位依次選擇攝像像素部512之各像素，且藉由來自時序產生器518之各種脈衝信號而控制各像素之MOS電晶體，可使各畫素之信號通過垂直信號線660而以像素行為單位讀出至S/H．CDS部520。
S/H．CDS部520於每個攝像像素部512之像素行設置有S/H．CDS電路，亦相對於自攝像像素部512之各像素行所讀出之像素信號，進行CDS(關聯式雙取樣)等信號處理。H選擇機構516將來自S/H．CDS部520之像素信號輸出至AGC部522。AGC部522相對於藉由H選擇機構516所選擇之來自S/H．CDS部520之像素信號而進行特定之增益控制，並將此像素信號輸出至A/D轉換部524。A/D轉換部524將來自AGC部522之像素信號自類比信號轉換為數位信號並將其輸出至數位放大部526。數位放大部526對來自A/D轉換部524之數位信號輸出進行必要之放大或緩衝，並自未圖示之外部端子進行輸出。時序產生器518亦將各種時序信號供給至上述攝像像素部512之各像素以外之各部。
上述第16實施形態之半導體影像感測器模組(亦即CMOS影像感測器)400，以先前之方式將自像素所輸出之信號輸出至像素周邊電路後並不將輸出信號自晶片周邊之焊墊電極輸入至信號處理元件，而是可直接介隔微凸塊使自CMOS影像感測器之像素所輸出之信號以像素單位或者複數個像素單位為單位輸入至信號處理元件。藉此，可提供元件間信號處理速度高之高性能且具有影像感測器與信號處理元件單晶片化之高功能之元件。又，可提高光電二極體之開口率，提高晶片使用率，並實現全像素之同時快門。
就第16實施形態之背面照射型CMOS固體攝像元件之製造方法加以說明。首先，如圖45A所示，例如於包含矽等之半導體基板410之表面上，藉由熱氧化法或者CVD(化學氣相沈積)法等，形成包含氧化矽等、以下步驟中成為表面絕緣膜之絕緣膜411。進而，例如於絕緣膜411之上層例如藉由黏貼法或者磊晶成長法等形成矽等半導體層412，並作為SOI(semiconductor on insulator，絕緣半導體)基板。此處，預先於半導體層412上形成測試用電極413。
繼而，如圖45B所示，例如藉由於n型半導體層412上離子注入p型導電性雜質並形成pn接合，於半導體層412中形成光電二級體414作為光電轉換元件，進而於半導體層412之表面介隔閘極絕緣膜而形成閘極電極，連接光電二極體414等並形成MOS電晶體415，而形成上述構成之複數個像素。進而，例如形成覆蓋MOS電晶體之層間絕緣層420。此時，以連接電晶體、半導體層412等之方式將埋入配線層421埋入層間絕緣層420中而形成。
繼而，如圖45C所示，例如藉由以熱硬化樹脂為黏接劑之熱壓接等，於層間絕緣層420之上層黏貼包含矽基板或者絕緣性之樹脂基板等之支持基板430。
繼而，如圖46A所示，例如藉由機械研磨等自黏貼面之相反側使支持基板430薄膜化。
繼而，如圖46B所示，以連接埋入配線層421之方式形成貫穿支持基板430之支持基板貫穿配線431。例如藉由光蝕微影步驟圖案形成光阻膜，藉由進行乾蝕刻等蝕刻，於支持基板430上形成到達埋入配線層421之開口部，可藉由以銅等低電阻金屬埋入而形成。
繼而，如圖47A所示，例如藉由金屬電鍍處理等於支持基板貫穿配線431之表面形成自支持基板430之表面突出之凸塊432。
繼而，如圖47B所示，例如自SOI基板之半導體基板410側直至光電二級體414可受光為止，對半導體基板410進行薄膜化。例如將絕緣膜411設為止動，至絕緣膜411露出為止自半導體基板410之背面側藉由機械研磨或者濕蝕刻處理等而進行。藉此，成為殘留有SOI基板之半導體層412之構成。此處，於表面露出之絕緣膜412稱為表面絕緣膜。圖式上圖示為相對於圖47A上下關係相反。
如以上之方式，可形成本實施形態之背面照射型CMOS固體攝像元件(感測器晶片)401a。進而，較好的是於經過薄膜化而獲得之半導體基板(半導體層412)之背面上，例如藉由CVD法而使絕緣膜成膜。該絕緣膜可兼有保護背面之矽面之目的以及相對於入射光作為防反射膜之功能。
以上述方式而形成之背面照射型CMOS固體攝像元件(感測器晶片)401a，以受光面側向上介隔凸塊432藉由覆晶而安裝於插入物403上。例如，插入物403之配線上之焊點、凸塊、與感測器晶片之支持基板上之凸塊，於低於感測器晶片401a、信號處理晶片402內所使用之配線融點之溫度下，且於凸塊可電性穩定連接之溫度下進行壓接。又，例如亦可於信號處理晶片402上直接安裝感測器晶片401a而進行模組化，該情形時亦可以與上述相同之方式進行。
另一方面，形成有周邊電路部之信號處理晶片402亦相同，介隔凸塊藉由覆晶而安裝於插入物403上。藉此，背面照射型CMOS固體攝像元件(感測器晶片)401a與信號處理晶片402可經由插入物403上所形成之配線而連接。
藉由以上之方式，可製造組裝有本實施形態之背面照射型CMOS固體攝像元件之影像感測器。又，藉由覆晶進行安裝後，可使用測試用電極413對感測器晶片之電路進行測試。
如上所述，藉由本實施形態之背面照射型CMOS固體攝像元件之製造方法，黏貼支持基板而確保強度後對半導體基板進行薄膜化，又，對支持基板進行薄膜化而形成貫穿配線，故而不自半導體基板之背面獲得電極而可自支持基板獲得電極，可簡便、容易的製造具有自照射面之相反側之面獲得電極之構成之背面照射型CMOS固體攝像元件。又，與光入射面相反之支持基板側可形成電極，故而可提高電極之配置之自由度，不會損壞CMOS影像感測器之開口率而可使多數微凸塊形成於像素正下方或像素周邊正下方。如此，藉由對半導體基板之背面進行薄膜化，以及藉由凸塊連接形成有凸塊之插入物等安裝基板或信號處理晶片等其他半導體晶片，可製造高性能且高功能之元件。
至於半導體基板，較好的是，例如如SOI基板之基板中預先形成有氧化膜者，因半導體基板之薄膜化中可使用SOI基板中的氧化膜作為濕蝕刻之止動，故而薄膜化後可獲得均勻且平坦之半導體基板。
圖48表示本發明之半導體影像感測器模組之第17實施形態。圖48係表示安裝有背面照射型CMOS固體攝像元件之半導體影像感測器模組之構成的模式性剖面圖。本實施形態之半導體影像感測器模組401，與第16實施形態相同，例如於插入物(中間部分基板403)上，安裝作為設置有攝像像素部之背面照射型CMOS固體攝像元件、即感測器晶片401b、與設置有信號處理等周邊電路部之信號處理晶片402而成。
感測器晶片401b，於支持基板430上形成有層間絕緣層420，並於內部埋入有埋入配線層421。於其上層形成有半導體層412，且於其表面形成有表面絕緣膜(411、419)。於半導體層412中形成有光電二極體414以及測試用電極413等。又，埋入配線層421之一部分成為相對於半導體層412介隔閘極絕緣膜而形成之閘極電極，構成MOS電晶體415。又，形成貫穿半導體層412並連接埋入配線層421之半導體層貫穿配線416。
進而，形成貫穿支持基板430之支持基板貫穿配線431，並於支持基板貫穿配線431之表面形成自支持基板430之表面突出之突起電極(凸塊)432。另一方面，例如形成貫穿半導體層412及層間絕緣層420並連接支持基板貫穿配線431之半導體層絕緣層貫穿配線417，且半導體層貫穿配線416與半導體層絕緣層貫穿配線417藉由表面絕緣膜411上所形成之連接配線418而連接。
支持基板貫穿配線431於本實施形態中如上述所示構成為經由半導體層絕緣層貫穿配線417、連接配線418、半導體層貫穿配線416而連接埋入配線層421，但並不限於此，亦可為經由該等中一部分、或者並不經由該等而直接連接埋入配線層421之構成。
上述構成之感測器晶片401b構成為，相對於半導體層412中所形成之光電二極體414，若自表面絕緣膜(411、419)側照射光則產生信號電荷並將其儲存至光電二級體。且該感測器晶片401b於形成有包含光電轉換元件以及電界效果電晶體之複數個像素之半導體層之其中一面上，形成連接複數個像素之埋入配線，半導體層之另一面係成為光電轉換元件之受光面之背面照射型固體攝像元件。
上述感測器晶片401b，自作為光照射側之相反側之支持基板430側，以自絕緣層之開口部至配線之表面之一部分露出而成之焊點等與凸塊接合之方式藉由覆晶而安裝於表面形成有配線440及使彼等絕緣之絕緣層441之插入物403上。
另一方面，形成有周邊電路部之信號處理晶片402，例如介隔凸塊藉由覆晶而安裝於插入物上。如此構成之半導體影像感測器模組401，以插入物403為單位安裝於其他安裝基板上，例如藉由打線接合442等電性連接而使用。組裝有本實施形態之CMOS固體攝像元件之影像感測器(相當於半導體影像感測器模組)之構成及像素之構成，與第16實施形態相同。
上述第17實施形態之半導體影像感測器模組(亦即、CMOS影像感測器)401可實現與第16實施形態相同之效果。
就第17實施形態之背面照射型CMOS固體攝像元件之製造方法加以說明。首先，如圖49A所示，例如於包含矽等之半導體基板410之表面，藉由熱氧化法或者CVD(化學氣相沈積)法等，形成包含氧化矽等且於以下步驟中成為表面絕緣膜之絕緣膜411。進而，例如於絕緣膜411之上層，例如藉由黏貼法或者磊晶成長法等，形成矽等之半導體層412作為SOI基板。此處，於半導體層412上預先形成測試用電極413。
繼而，如圖49B所示，例如離子注入導電性雜質，並於半導體層412中形成光電二級體414作為光電轉換元件，進而於半導體層412之表面介隔閘極絕緣膜而形成閘極電極，連接光電二極體414等而形成MOS電晶體415，並形成上述構成之複數個像素。進而，例如形成覆蓋MOS電晶體之層間絕緣層420。此時，以連接電晶體、半導體層412等之方式使埋入配線層421埋入層間絕緣層420中而形成。
另一方面，形成作為支持基板貫穿配線之支持基板配線431，其距離包含矽基板或者絕緣性樹脂基板等的支持基板430之其中一個主面之表面至少為特定深度。繼而，如圖49C所示，於層間絕緣層420之上層自支持基板配線431之形成面側黏貼支持基板430。
繼而，如圖50A所示，例如自SOI基板之半導體基板410側至光電二級體414可受光為止，對半導體基板410進行薄膜化。例如，絕緣膜411設為止動，絕緣膜411露出為止自半導體基板410之背面側藉由機械研磨或者濕蝕刻等而進行。藉此，成為殘留有SOI基板之半導體層412之構成。圖式上，相對於圖49C圖示為上下關係相反。
繼而，如圖50B所示，形成連接支持基板配線431與埋入配線層421之連接配線。具體而言，例如形成貫穿半導體層412並與埋入配線層421連接之半導體層貫穿配線416。形成貫穿半導體層412以及層間絕緣層420並與支持基板貫穿配線431連接之半導體層絕緣層貫穿配線417。形成連接半導體層貫穿配線416與半導體層絕緣層貫穿配線417之連接配線418。此後，形成成為保護膜之表面絕緣膜419。
繼而，如圖51A所示，例如藉由機械研磨等，至支持基板配線431露出為止自黏貼面之相反側對支持基板430進行薄膜化，支持基板配線431作為貫穿支持基板430之支持基板貫穿配線。
繼而，如圖51B所示，例如藉由金屬電鍍處理等，於支持基板貫穿配線431之表面形成自支持基板430之表面突出之凸塊432。以如上之方式，可形成本實施形態之背面照射型CMOS固體攝像元件(感測器晶片)401b。
以上述方式而形成之背面照射型CMOS固體攝像元件(感測器晶片)401b，受光面側向上並介隔凸塊432藉由覆晶而安裝於插入物403上。信號處理晶片402亦同樣藉由覆晶而安裝。且，背面照射型CMOS固體攝像元件(感測器晶片)401b與信號處理晶片402經由插入物403上所形成之配線而連接。如以上之方式，可製造組裝有本實施形態之背面照射型CMOS固體攝像元件之影像感測器。
本實施形態中，半導體基板上所形成之埋入配線與支持基板中的貫穿電極並不直接連接，而是於半導體基板之背面經過薄膜化後，藉由配線而使貫穿電極與埋入配線連接。該方法中，因藉由支持基板之背面所形成之微凸塊而與信號處理元件連接，無需進行打線接合，故而可進而減小單晶片化時之大小。
如上所述，藉由本實施形態之背面照射型CMOS固體攝像元件之製造方法，黏貼支持基板而確保強度後對半導體基板進行薄膜化，又，對支持基板進行薄膜化後形成貫穿配線，故而可簡便、容易地製造具有自照射面之相反側之面獲得電極之構成的背面照射型CMOS固體攝像元件。
如上所述，第17實施形態之半導體影像感測器模組(亦即組裝有CMOS固體攝像元件之CMOS影像感測器)401中，自像素所輸出之信號可以像素單位或者複數個像素單位為單位直接介隔微凸塊而輸入至信號處理元件。藉此，可提供元件間之信號處理速度較高之高性能、影像感測器與信號處理元件單晶片化之高功能之元件。又，可提高光電二極體之開口率並提高晶片使用率，故而可實現全像素之同時快門。又，因無需藉由打線接合而連接晶片或晶圓，故而可縮小晶片大小，提高晶圓之收率，降低晶片成本。
上述第16、第17實施形態中之貫穿配線可藉由Cu、Al、W、WSi、Ti、TiN、矽化物或者該等之組合而形成。
使用圖42、圖48所說明之本發明，並非限定於上述第16、第17實施形態之說明。例如，上述實施形態中使用SOI基板作為半導體基板，並不限於此，亦可使用通常之半導體基板，自光電二極體、電晶體之形成面之相反側之面進行薄膜化。又，自支持基板突出而形成之凸塊亦可形成於晶片整個面積，例如以CMOS影像感測器之像素為單位形成獨立之凸塊並與插入物等連接，以像素為單位讀出。此外，亦可於未脫離本發明之要旨之範圍內進行種種變更。
上述第1至第17實施形態之各半導體影像感測器模組，例如可適用於數位相機、攝影機、相機行動電話等中所使用之相機模組。進而，可適用於電子裝置等中所使用之電子機器模組。
上述半導體影像感測器，為具備背面照射型CMOS影像感測器之構成，此外，亦可為具備圖27之表面照射型CMOS影像感測器之構成。
1．．．CCD影像感測器
2．．．攝像區域
3．．．受光感測器
4．．．垂直傳送暫存器
5．．．水平傳送暫存器
6．．．輸出部
7．．．讀出閘極部
11．．．CMOS影像感測器
12．．．像素
13．．．攝像區域
14．．．控制部
15．．．垂直驅動電路
16．．．行部
17．．．水平驅動電路
18．．．輸出電路
19．．．行信號處理電路
20．．．水平信號線
21．．．垂直信號線
31．．．CMOS影像感測器
32．．．光電二極體感測器電路區域
33．．．ADC記憶體區域
35．．．n型半導體基板
36．．．p型半導體井區域
37．．．像素分離區域
38．．．單位像素
41．．．彩色濾光片
42．．．片上微透鏡
43．．．層間絕緣膜
441，442，443．．．配線
47．．．p＋半導體區域
51，99，100．．．半導體影像感測器模組
52．．．具備影像感測器之第1半導體晶片
53．．．具備類比/數位轉換器陣列之第2半導體晶片
54．．．具備記憶體元件陣列之第3半導體晶片
55．．．具備類比型非揮發性記憶體陣列之第4半導體晶片
56．．．電晶體形成區域
57．．．光電二極體形成區域
61．．．n型矽基板
62．．．像素分離區域
63．．．p型半導體井區域
64．．．源極－汲極區域
65．．．閘極絕緣膜
66．．．閘極電極
68a．．．n＋電荷儲存區域
68b．．．n型半導體區域
69．．．p＋ 半導體區域
71．．．鈍化膜
72．．．彩色濾光片
73．．．片上微透鏡
76．．．層間絕緣膜
77．．．多層配線
78．．．多層配線層
81，82．．．焊墊
83．．．微凸塊
84．．．貫穿接觸部
84，201．．．接觸部
86．．．像素陣列方塊
86a．．．像素
87．．．AD轉換器
88．．．記憶體元件子陣列
89．．．同位檢查用位元
90．．．冗餘位元
93．．．感測放大器
94X．．．X解碼器
94Y．．．Y解碼器
101．．．浮閘非揮發性記憶體
102．．．半導體基板
103．．．源極區域
104．．．汲極區域
105．．．浮動閘極
106．．．控制閘極
111．．．MONOS型非揮發性記憶體
112．．．半導體基板
113．．．源極區域
114．．．汲極區域
115．．．隧道氧化膜
116．．．Si3N4電荷收集層
117．．．收集氧化膜
118．．．閘極聚電極
121．．．像素陣列
122．．．A/D轉換器陣列
123．．．記憶體陣列
124．．．數位信號處理裝置
125．．．控制電路
130．．．記憶體單元電路
131．．．記憶體電容器
132．．．寫入用開關
133．．．寫入虛設開關
134．．．寫入用D型觸發器
135．．．讀出用開關
136．．．讀出用D型觸發器
141．．．p型半導體基板
142．．．元件分離區域
143．．．n型源極區域
144．．．n型汲極區域
145．．．閘極電極
146．．．p型區域
147．．．n型半導體井區域
148．．．P型源極區域
149．．．p型汲極區域
150．．．閘極電極
151．．．n型區域
153．．．第1電極
154．．．介電膜
155．．．第2電極
156．．．層間絕緣膜
157．．．導電插栓
158．．．配線
161．．．類比記憶體單元
162．．．寫入控制信號之輸入線
163．．．讀出控制信號之輸入線
164．．．像素陣列方塊
165．．．A/D轉換器
170．．．配線層
172．．．矽基板
173．．．元件分離區域
174，175，176．．．源極－汲極區域
177，178．．．字線
179．．．導電插栓
180．．．位元線
181．．．感測線
182，183．．．電阻變化型多值記憶體元件
184．．．記憶體材料
185，186．．．Pt電極
166，167，168，169，187，188，189，190．．．半導體影像感測器模組
193．．．第2半導體晶片
196．．．第1半導體晶片
197．．．第2半導體晶片
191，192，194，198，199．．．半導體影像感測器模組
200，261，300．．．半導體影像感測器模組
210．．．光電二極體
212．．．傳送電晶體
214．．．放大電晶體
220．．．重設電晶體
262．．．半導體晶片
263[263A，263B]．．．像素
264．．．攝像區域
265，266．．．周邊電路
311．．．單位像素
312．．．像素陣列部
313．．．列或者單位像素掃描電路
314．．．行或者單位像素處理部
315．．．參照電壓供給部
316．．．行或者單位像素掃描電路
317．．．水平輸出線
318．．．時序控制電路
319．．．晶片
356．．．電晶體形成區域
400．．．半導體影像感測器模組
401a，402b．．．感測器晶片
402．．．信號處理晶片
403．．．插入物
410．．．半導體基板
411．．．(表面)絕緣膜
412．．．半導體層
413．．．測試用電極
414．．．光電二級體(光電轉換元件)
415．．．電晶體
416．．．半導體層貫穿電極
417．．．半導體層絕緣層貫穿配線
418．．．連接配線
419．．．表面絕緣膜
420．．．層間絕緣層
421．．．埋入配線
430．．．支持基板
431．．．支持基板貫穿配線(支持基板配線)
432．．．凸塊(突起電極)
440．．．配線
441．．．絕緣層
442．．．打線接合
512．．．攝像像素部
514．．．V選擇機構
516．．．H選擇機構
518．．．時序產生器(TG)
520．．．S/H．CDS電路部
522．．．AGC部
524．．．A/D轉換部
526．．．數位放大部
600．．．光電二極體(PD)
610．．．浮動擴散部(FD部)
620．．．傳送電晶體
630．．．重設電晶體
640．．．放大電晶體
650．．．位址電晶體
660．．．垂直信號線
660，670．．．定電流源
圖1係表示本發明之半導體影像感測器模組之第1實施形態之概略構成圖。
圖2係適用本發明之背面照射型CMOS影像感測器之主要部分之剖面圖。
圖3係圖1之實施形態之主要部分之模式性立體圖。
圖4係為說明第1實施形態之資料傳送所提供之方塊構成圖。
圖5係第1實施形態之全體方塊圖。
圖6係表示本發明之半導體影像感測器模組之第2實施形態之概略構成圖。
圖7係第2實施形態之獲取多值之非揮發性記憶體(電阻變化型多值記憶體)之概略剖面圖。
圖8係多值記憶體之電路圖。
圖9係2值電阻變化型記憶體之情形時的施加脈衝之說明圖。
圖10係2值電阻變化型記憶體之情形時的電壓－電流特性圖。
圖11係記憶體陣列之接線圖。
圖12係"0"寫入動作之說明圖。
圖13係"1"寫入動作之說明圖。
圖14係讀出動作說明圖。
圖15係多值記憶體之電流－電壓特性圖。
圖16係為說明多值記憶體所提供之程式圖。
圖17係多值記憶體之複數個脈衝程式之理想情形之說明圖。
圖18係浮閘非揮發性記憶體之概略構成圖。
圖19係對代表性浮閘非揮發性記憶體之單元陣列接線、寫入動作、刪除動作加以說明之說明圖。
圖20係MONOS(Metal oxide nitrogen oxide silicon，金屬氧化氮氧化矽)型非揮發性記憶體之概略構成圖。
圖21係對MONOS型記憶體之單元陣列接線、寫入動作、刪除動作加以說明之說明圖。
圖22係表示本發明之半導體影像感測器模組之第3實施形態之概略構成圖。
圖23係開關電容器型類比記憶體之記憶體單元電路圖。
圖24係開關電容器型類比記憶體之概略構成圖。
圖25係開關電容器型類比記憶體之接線圖。
圖26A~26C係表示本發明之半導體影像感測器模組之製造方法之一實施形態之製造步驟圖。
圖27A及27B係分別表示本發明之半導體影像感測器模組之第4實施形態之概略構成圖。
圖28A及28B係分別表示本發明之半導體影像感測器模組之第5實施形態之概略構成圖。
圖29A及29B係分別表示本發明之半導體影像感測器模組之第6實施形態之概略構成圖。
圖30A及30B係分別表示本發明之半導體影像感測器模組之第7實施形態之概略構成圖。
圖31A及31B係分別表示本發明之半導體影像感測器模組之第8實施形態之概略構成圖。
圖32A及32B係一併表示本發明之半導體影像感測器模組之第9實施形態以及製造方法之概略構成圖。
圖33A及33B係表示第8實施形態之圖31A之半導體影像感測器模組之製造方法的製造步驟圖。
圖34A及34B係表示第8實施形態之圖31B之半導體影像感測器模組之製造方法的製造步驟圖。
圖35A及35B係一併表示本發明之半導體影像感測器模組之第10實施形態以及製造方法之概略構成圖。
圖36A及36B係一併表示本發明之半導體影像感測器模組之第11實施形態以及製造方法之概略構成圖。
圖37A及37B係一併表示本發明之半導體影像感測器模組之第12實施形態以及製造方法之概略構成圖。
圖38係為說明本發明之半導體影像感測器模組之第13實施形態所提供之像素內的等效電路圖。
圖39係表示本發明之半導體影像感測器模組之第14實施形態之概略構成圖。
圖40係表示本發明之半導體影像感測器模組之第15實施形態之構成的方塊圖。
圖41係為說明第15實施形態之半導體影像感測器模組之動作所提供之時序圖。
圖42係表示本發明之半導體影像感測器模組之第16實施形態的模式性剖面圖。
圖43係表示本發明之第16實施形態之半導體影像感測器模組之構成之方塊圖。
圖44係表示本發明之第16實施形態之CMOS固體攝像元件之像素構成的等效電路圖。
圖45A~45C係表示本發明之第16實施形態之背面照射型CMOS固體攝像元件之製造步驟的剖面圖(第1)。
圖46A及46B係表示本發明之第16實施形態之背面照射型CMOS固體攝像元件之製造步驟的剖面圖(第2)。
圖47A及47B係表示本發明之第16實施形態之背面照射型CMOS固體攝像元件之製造步驟的剖面圖(第3)。
圖48係表示本發明之半導體影像感測器模組之第17實施形態的模式剖面圖。
圖49A~49C係表示本發明之第17實施形態之背面照射型CMOS固體攝像元件之製造步驟的剖面圖(第1)。
圖50A及50B係表示本發明之第17實施形態之背面照射型CMOS固體攝像元件之製造步驟的剖面圖(第2)。
圖51A及51B係表示本發明之第17實施形態之背面照射型CMOS固體攝像元件之製造步驟的剖面圖(第3)。
圖52係先前技術之半導體影像感測器模組之概略平面布局圖。
圖53係表面照射型CMOS影像感測器之主要部分的剖面圖。
圖54係CCD影像感測器之概略構成圖。
圖55係CMOS影像感測器之概略構成圖。
圖56A及56B係CCD影像感測器與CMOS影像感測器之儲存時序圖。
圖57A及57B係表示CCD影像感測器與CMOS影像感測器進行高速攝像時的記錄圖像之差的說明圖。
51．．．半導體影像感測器模組
52．．．具備影像感測器之第1半導體晶片
53．．．具備類比/數位轉換器陣列之第2半導體晶片
54．．．具備記憶體元件陣列之第3半導體晶片
56．．．電晶體形成區域
57．．．光電二極體形成區域
81，82．．．焊墊
83．．．微凸塊
84．．．貫穿接觸部

Claims (11)

  1. 一種半導體影像感測器模組，其特徵在於：層積第1半導體晶片及第2半導體晶片而成；上述第1半導體晶片包含規則排列有複數個像素之影像感測器，上述各像素由光電轉換元件以及電晶體構成；且上述光電轉換元件係形成於上述第1半導體晶片之背面，即上述第1半導體晶片之受光面側，亦即黏貼面之相反側；並且上述電晶體係形成於上述第1半導體晶片之表面，即黏貼面側；上述第2半導體晶片包含包括複數個類比/數位轉換器之類比/數位轉換器陣列；藉由2層層積使複數個光電轉換元件共有1個類比/數位轉換器。
  2. 如請求項1之半導體影像感測器模組，其中進而層積第3半導體晶片而成，上述第3半導體晶片包含至少包含解碼器以及感測放大器之記憶體元件陣列。
  3. 如請求項2之半導體影像感測器模組，其中以複數個光電轉換元件與複數個記憶體元件共有1個類比/數位轉換器之方式，上述第1及第2半導體晶片對上述第3半導體晶片接近配置而成。
  4. 如請求項3之半導體影像感測器模組，其中上述記憶體元件為揮發性記憶體。
  5. 如請求項3之半導體影像感測器模組，其中 上述記憶體元件為浮閘(floating gate)非揮發性記憶體。
  6. 如請求項3之半導體影像感測器模組，其中上述記憶體元件為MONOS型非揮發性記憶體。
  7. 如請求項3之半導體影像感測器模組，其中上述記憶體元件為取多值之非揮發性記憶體。
  8. 如請求項2之半導體影像感測器模組，其中上述記憶體元件陣列中具有同位檢查用記憶體位元。
  9. 如請求項2之半導體影像感測器模組，其中上述記憶體元件陣列中具有缺陷補救用備用位元。
  10. 一種半導體影像感測器模組，其特徵在於：層積第1半導體晶片與第4半導體晶片而成；上述第1半導體晶片包含規則排列有複數個像素之影像感測器，上述各像素由光電轉換元件以及電晶體構成；且上述光電轉換元件係形成於上述第1半導體晶片之背面，即上述第1半導體晶片之受光面側，亦即黏貼面之相反側；並且上述電晶體係形成於上述第1半導體晶片之表面，即黏貼面側；上述第4半導體晶片包含包括複數個類比型非揮發性記憶體之類比型非揮發性記憶體陣列；藉由上述類比型非揮發性記憶體使與儲存電荷量對應之資訊量記憶而成；藉由2層層積使複數個光電轉換元件共有1個類比/數位轉換器。
  11. 一種半導體影像感測器模組之製造方法，其特徵在於包含：形成第1半導體晶片之步驟，上述第1半導體晶片具備將各像素由光電轉換元件以及電晶體構成之複數個像素規則排列成2次元狀之影像感測器；且上述光電轉換元件係形成於上述第1半導體晶片之背面，即上述第1半導體晶片之受光面側，亦即黏貼面之相反側；並且上述電晶體係形成於上述第1半導體晶片之表面，即黏貼面側；形成第4半導體晶片之步驟，上述第4半導體晶片包含包括複數個類比型非揮發性記憶體之類比非揮發性記憶體陣列；及以藉由2層層積使複數個光電轉換元件共有1個類比/數位轉換器之方式，層積上述第1半導體晶片以及上述第4半導體晶片而連接上述影像感測器之像素與上述類比型非揮發性記憶體之步驟。
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