JP2023067549A - 撮像装置および電子機器 - Google Patents

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Abstract

【課題】チップコストおよび消費電力を削減することが可能な撮像装置および電子機器を提供する。【解決手段】本開示の一実施形態の撮像装置は、受光量に応じた電荷を光電変換により生成する１または複数の受光画素と、１または複数の受光画素それぞれから読み出されたアナログ信号をデジタル信号に変換する、受光画素毎に設けられた１または複数のアナログデジタル変換回路と、１または複数受光画素および１または複数のアナログデジタル変換回路をそれぞれ含む複数の画素ユニットとを備えたものであり、複数の画素ユニットは、第１の方向に隣り合う２つの画素ユニットにおいて１または複数の受光画素が隣接するように配置されている。【選択図】図１１

Description

本開示は、例えば、画素毎にアナログデジタル変換を行う撮像装置およびこれを備えた電子機器に関する。
例えば、特許文献１では、複数のデジタル信号がそれぞれに含まれる所定数のラインが配列されたフレームを生成する相関二重サンプリング回路と、Ｋ（Ｋは整数）番目のフレームより前に生成されたＫ－１番目のフレームを保持する時間遅延積分（ＴＤＩ）フレームメモリと、Ｋ番目のフレーム内の所定アドレスのラインとＫ－１番目のフレーム内の所定アドレスから一定距離離れたアドレスのラインとを加算するＴＤＩ処理を行うＴＤＩ回路とを備えた固体撮像素子が開示されている。
特開２０２１－３４８６２号公報
ところで、リニアセンサとして用いられる撮像装置では、チップコストおよび消費電力の削減が求められている。
チップコストおよび消費電力を削減することが可能な撮像装置および電子機器を提供することが望ましい。
本開示の一実施形態の撮像装置は、受光量に応じた電荷を光電変換により生成する１または複数の受光画素と、１または複数の受光画素それぞれから読み出されたアナログ信号をデジタル信号に変換する、受光画素毎に設けられた１または複数のアナログデジタル変換回路と、１または複数受光画素および１または複数のアナログデジタル変換回路をそれぞれ含む複数の画素ユニットとを備えたものであり、複数の画素ユニットは、第１の方向に隣り合う２つの画素ユニットにおいて１または複数の受光画素が隣接するように配置されている。
本開示の一実施形態の電子機器は、上記本開示の一実施形態の撮像装置を備えたものである。
本開示の一実施形態の撮像装置および一実施形態の電子機器では、受光画素毎に設けられた１または複数のアナログデジタル変換回路と、１または複数受光画素および１または複数のアナログデジタル変換回路をそれぞれ含む複数の画素ユニットのうち、第１の方向に隣り合う２つの画素ユニットにおいて１または複数の受光画素が隣接するように配置するようにした。これにより、フレームメモリを削減する。
本開示の実施の形態に係る撮像装置の概略構成を表すブロック図である。 図１に示した撮像装置の利用例を説明する図である。 図１に示した撮像素子の積層構造の一例を表す模式図である。 図３に示した受光チップの構成の一例を表すブロック図である。 図３に示した回路チップの構成の一例を表すブロック図である。 図５に示した画素ＡＤ変換部の構成の一例を表すブロック図である。 図６に示したＡＤＣの構成の一例を表すブロック図である。 図１に示した撮像素子（画素ユニット）の構成の一例を表す模式図である。 図８に示した画素ユニットの画素アレイ部における配列単位の一例を表す平面模式図である。 図９に示した画素ユニットの画素アレイ部におけるレイアウトの一例を表す図である。 図９に示した２つの画素ユニットの等価回路図である。 図５に示した信号処理回路の構成の一例を表すブロック図である。 図３に示した撮像素子の動作の一例を示すタイミングチャートである。 図１２に示した信号処理回路の演算を説明する図である。 本開示の変形例１に係る撮像素子における画素ユニットの配列単位および画素アレイ部におけるレイアウトの一例を表す図である。 本開示の変形例１に係る撮像素子における画素ユニットの配列単位および画素アレイ部におけるレイアウトの他の例を表す図である。 本開示の変形例１に係る撮像素子における画素ユニットの配列単位および画素アレイ部におけるレイアウトの他の例を表す図である。 本開示の変形例２に係る撮像素子における画素ユニットの配列単位の等価回路図である。 図１８に示した画素ユニットの配列単位における配線レイアウトの一例を表す模式図である。 図１８に示した画素ユニットの配列単位における配線レイアウトの他の例を表す模式図である。 図１８に示した撮像素子の動作の一例を示すタイミングチャートである。 本開示の変形例３に係る撮像素子における画素ユニットの配列単位および画素アレイ部におけるレイアウトの一例を表す図である。 図２１に示した画素ユニットの配列単位におけるＡＤＣのレイアウトの一例を表す図である。 図２１に示した画素ユニットの配列単位におけるＡＤＣのレイアウトの他の例を表す図である。 図２１に示した画素ユニットの配列単位におけるＡＤＣのレイアウトの他の例を表す図である。 図２１に示した画素ユニットの配列単位におけるＡＤＣのレイアウトの他の例を表す図である。 本開示の変形例３に係る撮像素子における画素ユニットの配列単位および画素アレイ部におけるレイアウトの他の例を表す図である。 本開示の変形例４に係る撮像素子における画素ユニットの配列単位の等価回路図である。 図２４に示した画素ユニットを構成する受光画素の平面レイアウトの一例を表す図である。 本開示の変形例５に係る撮像素子における画素ユニットの配列単位の等価回路図である。 図２６に示した画素ユニットを構成する受光画素の平面レイアウトの一例を表す図である。 図２７に示したＩ－Ｉ’線に対応する撮像素子の断面構成の一例を表す模式図である。 図２６に示した撮像素子の動作の一例を示すタイミングチャートである。
以下、本開示における一実施形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．実施の形態（一方向に隣接する画素間で２つのＦＤを共有する撮像装置の例）
２．変形例１（画素ユニットの構成の他の例）
３．変形例２（画素ユニットの構成の他の例）
４．変形例３（画素ユニットの構成の他の例）
５．変形例４（画素ユニットの構成の他の例）
６．変形例５（画素ユニットの構成の他の例）
＜１．実施の形態＞
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の構成の一例を表したものである。撮像装置１は、画像データを撮像する装置であり、例えば、光学部１００、撮像素子２００、記憶部３００、制御部４００および通信部５００を備える。
光学部１００は、入射光を集光して撮像素子２００へ導くものである。撮像素子２００は、画像データを撮像するものである。撮像素子２００は、画像データを記憶部３００に信号線を介して供給する。
記憶部３００は、画像データを記憶するものである。制御部４００は、撮像素子２００を制御して画像データを撮像させるものである。制御部４００は、例えば、信号線を介して撮像タイミングを示す垂直同期信号ＶＳＹＮＣを撮像素子２００に供給する。
通信部５００は、画像データを記憶部３００から読み出して外部に送信するものである。
図２は、図１に示した撮像装置１の利用例を表したものである。撮像装置１は、例えば図２に示したように、ベルトコンベア６００を有する工場等で用いられる。
ベルトコンベア６００は、一定の速度で被写体６１０を所定の方向（例えば、図２の矢印方向）に移動させるものである。撮像装置１は、ベルトコンベア６００の近傍に固定され、被写体６１０を撮像して画像データを生成する。生成された画像データは、例えば、欠陥の有無等の検査に用いられる。これにより、ファクトリー・オートメーション（ＦＡ）が実現される。
なお、撮像装置１はこの構成に限定されない。例えば、空撮等、被写体に対して撮像装置１が一定速度で移動して撮像する構成であってもよい。
［撮像素子の構成］
図３は、図１に示した撮像素子２００の積層構造の一例を表したものである。撮像素子２００は、例えば、受光チップ２０１および回路チップ２０２が積層された構成を有する。受光チップ２０１と回路チップ２０２とは、例えばビア等の接続部を介して互いに電気的に接続されている。なお、受光チップ２０１と回路チップ２０２とは、ビアの他に、Ｃｕ－Ｃｕ接合やバンプ等を用いて電気的に接続することができる。
図４は、図３に示した受光チップ２０１の構成の一例を表したものである。受光チップ２０１は、例えば、画素アレイ部２１０および周辺回路２２０を有する。
画素アレイ部２１０には、複数の画素回路２１２が２次元アレイ状に配列される。画素アレイ部は、例えば、複数の画素ブロック２１１に分割される。これら画素ブロック２１１のそれぞれには、例えば、４行×２列の画素回路２１２が配列されている。
周辺回路２２０には、例えば、ＤＣ（Direct Current）電圧を供給する回路等が配置されている。
図５は、図３に示した回路チップ２０２の構成の一例を表したものである。回路チップ２０２には、ＤＡＣ（Digital to Analog Converter）、画素駆動回路２３２、時刻コード生成部２３３、画素ＡＤ変換部２３４および垂直走査回路２３５を有する。回路チップ２０２には、さらに、制御回路２３６、信号処理回路２５０、画像処理回路２６０および出力回路２３７を有する。
ＤＡＣ２３１は、ＤＡＣ２３１は、所定のＡＤ変換期間内に亘って参照信号をＤＡ（Digital to Analog）変換により生成するものである。例えば、のこぎり刃状のランプ信号が参照信号として用いられる。ＤＡＣ２３１は、参照信号を画素ＡＤ変換部２３４に供給する。
時刻コード生成部２３３は、ＡＤ変換期間内の時刻を示す時刻コードを生成するものである。時刻コード生成部２３３は、例えば、カウンタにより実現される。カウンタとして、例えば、グレイコードカウンタが用いられる。時刻コード生成部２３３は、時刻コードを画素ＡＤ変換部２３４へ供給する。
画素駆動回路２３２は、画素回路２１２のそれぞれを駆動してアナログの画素信号を生成させるものである。
画素ＡＤ変換部２３４は、画素回路２１２のそれぞれのアナログ信号（即ち、画素信号）をデジタル信号に変換するＡＤ変換を行うものである。画素ＡＤ変換部２３４は、複数のクラスタ２４０により分割される。クラスタ２４０は、画素ブロック２１１毎に設けられ、対応する画素ブロック２１１内のアナログ信号をデジタル信号に変換する。
画素ＡＤ変換部２３４は、ＡＤ変換によりデジタル信号を配列した画像データをフレームとして生成し、信号処理回路２５０に供給する。このフレームにおいて、水平方向に配列されたデジタル信号の集合を以下、「ライン」と称する。ラインのそれぞれには、垂直方向におけるラインの位置を示すアドレスである行アドレスが割り当てられている。
垂直走査回路２３５は、画素ＡＤ変換部２３４を駆動してＡＤ変換を実行させるものである。
信号処理回路２５０は、フレームに対して所定の信号処理を行うものである。信号処理として、ＣＤＳ処理およびＴＤＩ処理を含む各種の処理が実行される。信号処理回路２５０は、処理後のフレームを画像処理回路２６０に供給する。
画像処理回路２６０は、信号処理回路２５０から供給されたフレームに対して、所定の画像処理を実行するものである。画像処理として、画像認識処理、黒レベル補正処理、画像補正処理やデモザイク処理等が実行される。画像処理回路２６０は、処理後のフレームを出力回路２３７に供給する。
出力回路２３７は、画像処理後のフレームを外部に出力するものである。
制御回路２３６は、ＤＡＣ２３１、画素駆動回路２３２、垂直走査回路２３５、信号処理回路２５０、画像処理回路２６０および出力回路２３７のそれぞれの動作タイミングを垂直同期信号ＶＳＹＮＣに同期して制御するものである。
［画素ＡＤ変換部の構成例］
図６は、図５に示した画素ＡＤ変換部２３４の構成の一例を表したものである。この画素ＡＤ変換部２３４には、複数のＡＤＣ２４１が２次元アレイ状に配列される。ＡＤＣ２４１は、画素回路２１２毎に配置される。例えば、画素回路２１２の行数および列数がＮ行（Ｎは、整数）およびＭ列（Ｍは、整数）である場合には、Ｎ×Ｍ個のＡＤＣ２４１が配置される。
クラスタ２４０のそれぞれには、画素ブロック２１１内の画素回路２１２の個数と同じ個数のＡＤＣ２４１が配置される。例えば、画素ブロック２１１内に４行×２列の画素回路２１２が配列される場合には、クラスタ２４０内にも４行×２列のＡＤＣ２４１が配列される。
ＡＤＣ２４１は、対応する画素回路２１２により生成されたアナログの画素信号に対してＡＤ変換を行うものである。ＡＤＣ２４１は、ＡＤ変換において画素信号と参照信号とを比較し、その比較結果が反転したときの時刻コードを保持する。そして、ＡＤＣ２４１は、保持した時刻コードをＡＤ変換後のデジタル信号として出力する。
リピータ部２４６はクラスタ２４０の列毎に配置される。例えば、クラスタ２４０の列数がＭ／２である場合には、Ｍ／２個のリピータ部２４６が配置される。リピータ部２４６は、時刻コードを転送するものである。リピータ部２４６は、時刻コード生成部２３３からＡＤＣ２４１へ時刻コードを転送する。また、リピータ部２４６は、ＡＤＣ２４１から信号処理回路２５０へデジタル信号を転送する。このデジタル信号の転送は、デジタル信号の「読出し」とも呼ばれる。
なお、図中の（）内の数字は、ＡＤＣ２４１のデジタル信号の読出し順序の一例を示している。例えば、１行目の奇数列のデジタル信号が１番目に読み出され、１行目の偶数列のデジタル信号が２番目に読み出される。２行目の奇数列のデジタル信号が３番目に読み出され、２行目の偶数列のデジタル信号が３番目に読み出される。以下、同様に、各行の奇数列、偶数列のデジタル信号が順に読み出される。
また、図６では、画素回路２１２毎に、ＡＤＣ２４１を配置した例を示したが、この構成に限定されない。複数の画素回路２１２が１つのＡＤＣ２４１を共有する構成であってもよい。
［ＡＤＣの構成例］
図７は、図６に示したＡＤＣ２４１の構成の一例を表したものである。ＡＤＣ２４１は、例えば、差動入力回路２４２、正帰還回路２４３、ラッチ制御回路２４４および複数のラッチ回路２４５を有する。
詳細は後述するが、画素回路２１２と差動入力回路２４２の一部とは、受光チップ２０１に配置され、受光画素Ｐと共に画素ユニットＵを構成している。差動入力回路２４２の残りと、その後段の回路とは、回路チップ２０２に配置される。
差動入力回路２４２は、画素回路２１２からの画素信号と、ＤＡＣ２３１からの参照信号とを比較するものである。この差動入力回路２４２は、比較結果を示す比較結果信号を正帰還回路２４３に供給する。
正帰還回路２４３は、出力の一部を入力（比較結果信号）に加算し、出力信号ＶＣＯとしてラッチ制御回路２４４に供給するものである。
ラッチ制御回路２４４は、垂直走査回路２３５からの制御信号ｘＷＯＲＤに従って、出力信号ＶＣＯが反転したときの時刻コードを複数のラッチ回路２４５に保持させるものである。
ラッチ回路２４５は、ラッチ制御回路２４４の制御に従って、リピータ部２４６からの時刻コードを保持するものである。ラッチ回路２４５は、時刻コードのビット数の分設けられる。例えば、時刻コードが１５ビットの場合には、ＡＤＣ２４１内に１５個のラッチ回路２４５が配置される。また、保持された時刻コードは、ＡＤ変換後のデジタル信号としてリピータ部２４６により読み出される。
以上により、ＡＤＣ５１は、画素回路２１２からの画素信号をデジタル信号に変換する。
［信号処理回路の構成例］
図８は、図５に示した信号処理回路２５０の構成の一例を表したものである。信号処理回路２５０は、複数のセレクタ２５１、複数の演算回路２５２、ＣＤＳフレームメモリ２５３およびＴＤＩフレームメモリ２５４を有する。
セレクタ２５１は、クラスタ２４０の列毎、換言すると、リピータ部２４６毎に配置される。例えば、クラスタ２４０に２列のＡＤＣ２４１が配列される場合には、２列毎にセレクタ２５１が配置される。演算回路２５２は、ＡＤＣ２４１の列毎に配置される。例えば、ＡＤＣ２４１がＭ列である場合には、Ｍ／２個のセレクタ２５１と、Ｍ個の演算回路２５２とが配置される。
リピータ部２４６は、上記のように、奇数列のデジタル信号と偶数列のデジタル信号とを順に出力する。
セレクタ２５１は、制御回路２３６の制御に従ってデジタル信号の出力先を選択するものである。例えば、リピータ部２４６により奇数列が出力された場合には、セレクタ２５１は、その奇数列に対応する演算回路２５２にデジタル信号を出力する。一方、偶数列が出力された場合には、セレクタ２５１は、その偶数列に対応する演算回路２５２にデジタル信号を出力する。
演算回路２５２は、セレクタ２５１からのデジタル信号に対してＣＤＳ処理とＴＤＩ処理とを行うものである。
ここで、デジタル信号は、Ｐ相レベルおよびＤ相レベルを含む。Ｐ相レベルは、画素回路２１２がリセット信号ＲＳＴｓにより初期化されたときのレベルを示す。一方、Ｄ相レベルは、転送信号ＴＲｓにより電荷が転送されたときの露光量に応じたレベルを示す。Ｐ相レベルは、リセットレベルとも呼ばれ、Ｄ相レベルは、信号レベルとも呼ばれる。
ＣＤＳ処理において、Ｍ個の演算回路２５２は、Ｐ相レベルを配列したＰ相フレームをＣＤＳフレームメモリ２５３に保持させる。そして、Ｍ個の演算回路２５２は、画素毎にＰ相レベルと、Ｄ相レベルとの差分を求め、差分データを配列したＣＤＳフレームを生成する。
そして、ＴＤＩ処理において、Ｍ個の演算回路２５２は、最初のＣＤＳフレームをＴＤＩフレームメモリ２５４に保持させる。次に、Ｍ個の演算回路２５２は、ＣＤＳ処理後の２フレーム目のＣＤＳフレーム内の所定アドレスのラインと、１フレーム目のフレーム内の所定アドレスから一定距離離れたアドレスのラインとを加算する。加算するアドレス間の距離には、被写体の移動距離が早いほど大きい値が設定される。例えば、加算するアドレス間の距離に「１」が設定される。この場合、隣接するライン同士が加算される。２フレーム目以降においては、Ｋ（Ｋは、整数）番目のＣＤＳフレームに対し、そのフレームより前に生成されたＫ－１番目のＣＤＳフレームがＴＤＩフレームメモリ２５４に保持される。
また、Ｍ個の演算回路２５２は、ＣＤＳフレームと、ＴＤＩ処理後のＴＤＩフレームとを画像処理回路２６０に供給する。
図９は、図８に示した信号処理回路２５０の演算を説明するための図である。
複数の画素回路２１２のそれぞれは、光電変換によりアナログの画素信号を生成して画素ＡＤ変換部２３４に供給する。画素ＡＤ変換部２３４には、複数のＡＤＣ２４１が二次元アレイ状に配列される。複数のＡＤＣ２４１は、アナログの画素信号をデジタル信号に変換し、リピータ部３６０を介して演算回路２５２に転送する。デジタル信号は、リセットレベルと、露光量に応じた信号レベルとを含む。ＡＤＣ２４１のそれぞれは、リセットレベルの次に信号レベルを出力する。
ＣＤＳ回路４３０は、Ｐ相レベルを配列した最初のＰ相フレームをＣＤＳフレームメモリ４４０に保持させる。Ｄ相レベルが入力されるとＣＤＳ回路４３０は、ＣＤＳフレームメモリ４４０からＰ相フレームを読み出し、Ｐ相レベルおよびＤ相レベルの差分を求めるＣＤＳ処理を行う。そして、ＣＤＳ回路４３０は、ＣＤＳ処理後の最初のＣＤＳフレームによりＣＤＳフレームメモリ４４０を更新し、そのＣＤＳフレームをＴＤＩフレームメモリ４５０に保持させる。
そして、ＣＤＳ回路４３０は、２フレーム目のＰ相フレームをＣＤＳフレームメモリ４４０に保持させる。Ｄ相レベルが入力されるとＣＤＳ回路４３０は、ＣＤＳフレームメモリ４４０からＰ相フレームを読み出し、Ｐ相レベルおよびＤ相レベルの差分を求める２回目のＣＤＳ処理を行う。そして、ＣＤＳ回路４３０は、ＣＤＳ処理後の２フレーム目のＣＤＳフレームによりＣＤＳフレームメモリ４４０を更新する。
続いて、ＴＤＩ回路４２０は、Ｋ－１番目のＣＤＳフレーム内の所定アドレスのラインをＴＤＩフレームメモリ４５０から読み出し、Ｋ番目のフレーム内の所定アドレスから一定距離離れた（例えば、隣接する）アドレスのラインをＣＤＳフレームメモリ４４０から読み出す。そして、ＴＤＩ回路４２０は、それらのラインを加算し、加算したラインによりＴＤＩフレームメモリ４５０を更新する。
３フレーム目以降は、上述の２フレーム目と同様の処理が繰り返し実行される。ただし、３フレーム以降は、積算対象のライン数が１ラインずつ増大する。積算回数は、一定回数（４回等）になるまで増大する。これらの処理により、積算データを配列したＴＤＩフレームが生成される。
［画素ユニットの構成］
図１０は、画素ユニットＵの構成の一例を表したものである。上記のように、画素回路２１２およびＡＤＣ２４１の一部（具体的には、差動入力回路２４２の一部）は、受光画素Ｐと共に受光チップ２０１に設けられている。画素ユニットＵは、受光画素Ｐと、ＡＤＣ２４１の一部が設けられた回路部とを有する。受光画素Ｐと回路部（以下、ＡＤＣ２４１とする）とは略同一の形成面積を有し、被写体の移動方向（例えば、Ｘ軸方向）に並設されている。
図１１は、画素ユニットＵを画素アレイ部２１０に配列する際の配列単位の一例を表したものである。図１２は、図１１に示した画素ユニットＵの画素アレイ部２１０におけるレイアウトの一例を表したものである。図１３は、図１１に示した２つの画素ユニットＵの画素回路２１２の構成の一例を表したものである。
画素アレイ部２１０には、Ｘ軸方向に隣り合う２つの画素ユニットＵを１つの配列単位として複数の画素ユニットが２次元アレイ状に配列される。配列単位を構成する２つの画素ユニットＵ１，Ｕ２は、図１１に示したように、それぞれの受光画素ＰＡ，ＰＢが隣接するように配置されている。換言すると、配列単位を構成する２つの画素ユニットＵ１，Ｕ２では、ＰＡ，ＰＢおよびそれぞれに設けられたＡＤＣ２４１は、互いにミラー反転するようにレイアウトされている。
画素アレイ部２１０には、この画素ユニットＵ１，Ｕ２からなる配列単位がＸ軸方向およびＹ軸方向に複数配列される。即ち、Ｘ軸方向に隣り合う配列単位では、ＡＤＣ２４１が隣接するように配置されている。Ｙ軸方向には、それぞれの受光画素ＰおよびＡＤＣ２４１が、互いに隣接配置されている。
受光画素ＰＡ，ＰＢは、互いに共通の構成要素を有している。以降、受光画素ＰＡ，ＰＢの構成要素を互いに区別するために、受光画素ＰＡの構成要素の符号の末尾に識別符号Ａ、受光画素ＰＢの構成要素の符号の末尾に識別符号Ｂを付与する。受光画素ＰＡ，ＰＢの構成要素を互いに区別する必要のない場合には、受光画素ＰＡ，ＰＢの構成要素の符号の末尾の識別符号を省略する。
受光画素ＰＡ，ＰＢは、例えば、１つのフォトダイオードＰＤと、２つの転送トランジスタＴＲ－１，ＴＲ－２と、浮遊拡散層ＦＤと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬとを有する。転送トランジスタＴＲ－１，ＴＲ－２、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬとして、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
フォトダイオードＰＤは、光電変換により電荷を生成するものである。
転送トランジスタＴＲ－１，ＴＲ－２は、画素駆動回路２３２からの転送信号ＴＸｓに従って、フォトダイオードＰＤから浮遊拡散層ＦＤへ電荷を転送するものである。
浮遊拡散層ＦＤは、転送された電荷を蓄積して、電荷量に応じた電圧を生成するものである。
リセットトランジスタＲＳＴは、画素駆動回路２３２からのリセット信号ＲＳＴｓに従って、浮遊拡散層ＦＤを初期化するものである。
増幅トランジスタＡＭＰは、そのゲート電極が浮遊拡散層ＦＤに、ドレイン電極が電源部にそれぞれ接続されており、浮遊拡散層ＦＤが保持している電圧信号の読み出し回路、所謂ソースフォロア回路の入力部となる。
選択トランジスタＳＥＬは、画素駆動回路２３２からの選択信号ＳＥＬｓが印加されると導通状態となり、受光画素Ｐが選択状態となる。
本実施の形態では、配列単位を構成する２つの画素ユニットＵ１，Ｕ２は、上記のように、それぞれの受光画素ＰＡ，ＰＢが隣接するように配置されている。隣接する受光画素ＰＡ，ＰＢの境界にはそれぞれの浮遊拡散層ＦＤＡ，ＦＤＢが配置されている。浮遊拡散層ＦＤＡ，ＦＤＢは、それぞれ、受光画素ＰＡ，ＰＢによって共有されている。即ち、受光画素ＰＡ，ＰＢそれぞれにおいて生成された電荷は、浮遊拡散層ＦＤＡ，ＦＤＢのそれぞれに転送されるようになっている。
［撮像素子の動作例］
図１４は、撮像素子２００の動作の一例を表すタイミングチャートである。本実施の形態では、受光画素Ｐはそれぞれ、２つの出力先を有する。例えば、受光画素ＰＡにおいて生成された電荷は、浮遊拡散層ＦＤＡ，ＦＤＢのそれぞれに転送されるようになっている。浮遊拡散層ＦＤＡ，ＦＤＢのそれぞれには画素回路２１２およびＡＤＣ２３１が接続されている。そのため、１つのＡＤＣ回路で処理に要する時間は２フレーム期間となる。
浮遊拡散層ＦＤＡ，ＦＤＢを共有する受光画素ＰＡ，ＰＢは、被写体の移動方向（Ｘ軸方向）に隣接配置されている。即ち、受光画素ＰＡ，ＰＢは、互いに露光タイミングが異なる。受光画素ＰＡ，ＰＢにおいてそれぞれ生成された電荷は、浮遊拡散層ＦＤＡ，ＦＤＢにおいてそれぞれアナログ加算された後、画素回路２１２に読み出される。
例えば、受光画素ＰＡにおいて生成された電荷は、フレーム１において浮遊拡散層ＦＤＡに転送され（Ｐ相）、フレーム２の間、浮遊拡散層ＦＤＡに転送された電荷は保持される。その後、フレーム３において、浮遊拡散層ＦＤＡの電圧に応じた電圧を画素電圧として出力する（Ｄ相）。この間に、画素回路２１２のそれぞれのアナログ信号（即ち、画素信号）がデジタル信号に変換される。また、受光画素ＰＡにおいて生成された電荷は、フレーム２において浮遊拡散層ＦＤＢに転送され（Ｐ相）、フレーム３の間、浮遊拡散層ＦＤＢに転送された電荷は保持される。その後、フレーム４において、浮遊拡散層ＦＤＢの電圧に応じた電圧を画素電圧として出力する（Ｄ相）。この間に、画素回路２１２のそれぞれのアナログ信号（即ち、画素信号）がデジタル信号に変換される。
例えば、受光画素ＰＢにおいて生成された電荷は、フレーム３において浮遊拡散層ＦＤＡに転送され（Ｐ相）、フレーム４の間、浮遊拡散層ＦＤＡに転送された電荷は保持される。その後、フレーム５において、浮遊拡散層ＦＤＡの電圧に応じた電圧を画素電圧として出力する（Ｄ相）。この間に、画素回路２１２のそれぞれのアナログ信号（即ち、画素信号）がデジタル信号に変換される。また、受光画素ＰＢにおいて生成された電荷は、フレーム４において浮遊拡散層ＦＤＢに転送され（Ｐ相）、フレーム５の間、浮遊拡散層ＦＤＢに転送された電荷は保持される。その後、フレーム６において、浮遊拡散層ＦＤＢの電圧に応じた電圧を画素電圧として出力する（Ｄ相）。この間に、画素回路２１２のそれぞれのアナログ信号（即ち、画素信号）がデジタル信号に変換される。
［作用・効果］
本実施の形態の撮像装置１では、受光画素ＰおよびＡＤＣ２４１が被写体の移動方向（例えば、Ｘ軸方向）に並設された画素ユニットＵを構成し、Ｘ軸方向に隣り合う２つの画素ユニットＵにおいて受光画素Ｐが隣接するように配置するようにした。これにより、フレームメモリを削減する。
ＴＤＩ加算処理では、時間をずらして撮像したデータを加算することになる。そのため、加算フレーム数（ＴＤＩ段数ともいう）に応じたフレームメモリを必要とする。フレームメモリはチップに占める面積が大きいため、フレームメモリの必要量が大きいということは、チップサイズが大きくなり、チップコストが増大する。また、フレームメモリの動作に必要な消費電力も全体に対して小さくないため、これも影響する。
これに対して、本実施の形態では、Ｘ軸方向に隣り合う２つの画素ユニットＵにおいて受光画素Ｐが隣接するように配置するようにした。これにより、ＴＤＩ加算対象のうち一部を電荷の状態で先に加算してからＡＤ変換し、残りをデジタルＴＤＩ加算することで、デジタル加算時に用いられるフレームメモリを削減することができる。
具体的には、受光画素ＰおよびＡＤＣ２４１が被写体の移動方向（例えば、Ｘ軸方向）に並設された画素ユニットＵにおいて、Ｘ軸方向に隣り合う画素ユニットＵの間にそれぞれの受光画素ＰＡ，ＰＢに設けられた２つの浮遊拡散層ＦＤＡ，ＦＤＢを共有する。この２つの浮遊拡散層ＰＡ，ＰＢでそれぞれの受光画素ＰＡ，ＰＢの信号を加算し、各浮遊拡散層ＰＡ，ＰＢに接続されるＡＤＣ２４１でデジタル変換する。これにより、元々のＴＤＩ動作を実現する。よって、フレームメモリを半分にすることができるようになる。
以上により、本実施の形態の撮像装置１では、チップコストおよび消費電力を削減することが可能となる。
また、本実施の形態の撮像装置１では、同じフレームレート（スキャンレート）であれば、２倍の時間をかけてＡＤ変換することができる。また、一般的な撮像装置と同じ時間処理とすることにより、スキャンレートを倍増させることができる。
次に、本開示の変形例１～５について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．変形例１＞
図１５は、本開示の変形例１に係る撮像素子２００の画素ユニットＵの配列単位および画素アレイ部２１０における画素ユニットＵのレイアウトの一例を表したものである。図１６は、本開示の変形例１に係る撮像素子２００の画素ユニットＵの配列単位および画素アレイ部２１０における画素ユニットＵのレイアウトの他の例を表したものである。図１７は、本開示の変形例１に係る撮像素子２００の画素ユニットＵの配列単位および画素アレイ部２１０における画素ユニットＵのレイアウトの他の例を表したものである。
上記実施の形態では、略同一の形成面積を有する受光画素ＰおよびＡＤＣ２４１を被写体の移動方向（例えば、Ｘ軸方向）に並設した例を示したが、これに限定されるものではない。
ＡＤＣ２４１の形成面積は、例えば、受光画素Ｐの形成面積の整数倍であればよい。ＡＤＣ２４１の形成面積は、例えば図１５に示したように、受光画素Ｐの形成面積に対して２倍または３倍以上としてもよい。
ＡＤＣ２４１の形成面積は、例えば、隣り合う画素ユニットＵのＡＤＣ２４１の合計の形成面積が受光画素Ｐの形成面積の整数倍であればよい。つまり、ＡＤＣ２４１の形成面積は、例えば図１６に示したように、受光画素Ｐの形成面積に対する１／２としてもよい。
また、ＡＤＣ２４１を全て回路チップ２０２側に設ける場合には、例えば図１７に示したように、受光チップ２０１におけるＡＤＣ２４１の形成面積を削除することができる。
＜３．変形例２＞
図１８は、本開示の変形例２に係る撮像素子２００における画素ユニットＵの配列単位の等価回路図である。図１９Ａは、図１８に示した画素ユニットＵの配列単位および配線レイアウトの一例を表したものである。図１９Ｂは、図１８に示した画素ユニットＵの配列単位および配線レイアウトの他の例を表したものである。
上記実施の形態では、画素ユニットＵが１つの受光画素Ｐを有する例を示したが、画素ユニットＵを構成する受光画素Ｐの数はこれに限定されるものではない。
画素ユニットＵを構成する受光画素Ｐの数は、２つまたはそれ以上の受光画素Ｐを含んでいてもよい。図１８は、２つの受光画素Ｐをそれぞれ有する２つの画素ユニットＵを１つの配列単位とした場合の画素回路２１２の構成の一例を表したものである。
配列単位を構成する２つの画素ユニットＵ１，Ｕ２は、それぞれ、２つの受光画素ＰＡ，ＰＢおよび受光画素ＰＣ，ＰＤを有する。配列単位を構成する２つの画素ユニットＵ１，Ｕ２では、受光画素ＰＡ，ＰＢ，ＰＣ，ＰＤがＸ軸方向のこの順に隣接配置されている。受光画素ＰＡ，ＰＢ，ＰＣ，ＰＤそれぞれは、浮遊拡散層ＦＤＡ，ＦＤＢ，ＦＤＣ，ＦＤＤが設けられている。
浮遊拡散層ＦＤＡ，ＦＤＢ，ＦＤＣ，ＦＤＤは、例えば図１９Ａに示したように、受光画素ＰＡと受光画素ＰＢとの境界、受光画素ＰＣと受光画素ＰＤとの境界にそれぞれ配置されている。その場合には、例えば図１９Ａに示したように配線することで、それぞれの境界に配置された浮遊拡散層ＦＤＡ，ＦＤＢ，ＦＤＣ，ＦＤＤを４つの受光画素ＰＡ，ＰＢ，ＰＣ，ＰＤ間で共有することができる。
あるいは、浮遊拡散層ＦＤＡ，ＦＤＢ，ＦＤＣ，ＦＤＤは、例えば図１９Ｂに示したように、受光画素ＰＡ，ＰＢ，ＰＣ，ＰＤのそれぞれに配置するようにしてもよい。その場合には、例えば図１９Ｂに示したように配線することで、それぞれの境界に配置された浮遊拡散層ＦＤＡ，ＦＤＢ，ＦＤＣ，ＦＤＤを４つの受光画素ＰＡ，ＰＢ，ＰＣ，ＰＤ間で共有することができる。
図２０は、本変形例の撮像素子２００の動作の一例を表すタイミングチャートである。本変形例では、受光画素ＰＡ，ＰＢ，ＰＣ，ＰＤはそれぞれ、４つの出力先を有する。浮遊拡散層ＦＤＡ，ＦＤＢ，ＦＤＣ，ＦＤＤのそれぞれには画素回路２１２およびＡＤＣ２３１が接続されている。そのため、１つのＡＤＣ回路で処理に要する時間は４フレーム期間となる。
このように、本変形例では、画素アレイ部２１０に配列する際の配列単位として４つの受光画素ＰＡ，ＰＢ，ＰＣ，ＰＤを隣接配置し、４つの浮遊拡散層ＦＤＡ，ＦＤＢ，ＦＤＣ，ＦＤＤを共有するようにした。これにより、例えば、１画素あたりに配置される浮遊拡散層ＦＤおよび転送トランジスタＴＲの数は４つに増加するものの、ＡＤ期間をさらに延長できるようになる。
＜４．変形例３＞
図２１は、本開示の変形例３に係る撮像素子２００の画素ユニットＵの配列単位および画素アレイ部２１０における画素ユニットＵのレイアウトの一例を表したものである。
上記実施の形態では、Ｙ軸方向には、それぞれの受光画素ＰおよびＡＤＣ２４１が、互いに隣接配置される例を示したが、２つの画素ユニットＵからなる配列単位のレイアウトはこれに限定されるものではない。
例えば、図２１に示したように、２つの画素ユニットＵからなる配列単位は、Ｙ軸方向に、例えば画素ユニットＵを構成する受光画素Ｐの分だけ、Ｘ軸方向にずらして配置するようにしてもよい。即ち、受光画素ＰのＹ軸方向にＡＣＤ２４１が隣接配置されるようにしてもよい。
また、図２１に示したように、受光画素Ｐの隣にＡＤＣ２４１が配置される場合には、各画素ユニットＵにおけるＡＤＣ２４１のレイアウトも適宜変更することができる。
例えば、ＡＤＣ２４１は、図２２Ａに示したように、２つの画素ユニットＵからなる配列単位の両側に、受光画素Ｐの１／２幅分ずつ配置するようにしてもよい。
例えば、ＡＤＣ２４１は、図２２Ｂに示したように、配列単位を構成する２つの画素ユニットＵのＹ軸方向の一方または他方に、受光画素Ｐの形成面積に相当するＡＤＣ２４１を配置するようにしてもよい。
例えば、ＡＤＣ２４１は、図２２Ｃに示したように、配列単位を構成する２つの画素ユニットＵのＹ軸方向の一方または他方に、ＡＤＣ２４１をＬ字状に配置するようにしてもよい。
例えば、ＡＤＣ２４１は、図２２Ｄに示したように、配列単位を構成する２つの画素ユニットＵのＸ軸方向およびＹ軸方向の両方に、受光画素Ｐの形成面積に相当するようにＡＤＣ２４１を分割して配置するようにしてもよい。
なお、図２１では、略同一の形成面積を有する受光画素ＰおよびＡＤＣ２４１を、例えば、被写体の移動方向（例えば、Ｘ軸方向）に並設した例を示したが、これに限定されるものではない。例えば、図２３に示したように、受光画素Ｐの形成面積に対して２倍の形成面積を有するＡＤＣ２４１をそれぞれ有する２つの画素ユニットＵからなる配列単位を、受光画素ＰのＹ軸方向にＡＣＤ２４１が隣接配置されるようにしてもよい。
＜５．変形例４＞
図２４は、本開示の変形例４に係る撮像素子２００における画素ユニットＵの配列単位の等価回路図である。図２５は、図２４に示した画素ユニットＵの配列単位におけるレイアウトの一例を表したものである。
画素ユニットＵを構成する受光画素Ｐには、それぞれ、排出トランジスタＯＦＧを設けるようにしてもよい。排出トランジスタＯＦＧは、画素駆動回路２３２からの駆動信号ＯＦＧｓに従ってフォトダイオードＰＤに蓄積された電荷を排出させるものである。
これにより、本変形例の撮像素子２００では、任意のタイミングでフォトダイオードＰＤをリセットすることができる。即ち、露光時間を任意に設定することが可能となる。
＜６．変形例５＞
図２６は、本開示の変形例５に係る撮像素子２００における画素ユニットＵの配列単位の等価回路図である。図２７は、図２６に示した画素ユニットＵを構成する受光画素Ｐの平面レイアウトの一例を表したものである。図２８は、図２７に示したＩ－Ｉ’線に対応する受光画素Ｐの断面構成の一例を表したものである。図２９は、撮像素子２００の動作の一例を表すタイミングチャートである。
画素ユニットＵを構成する受光画素Ｐには、メモリ部ＭＥＭをさらに設けるようにしてもよい。具体的には、フォトダイオードＰＤＡと浮遊拡散層ＦＤＡ，ＦＤＢとの間、フォトダイオードＰＤＢと浮遊拡散層ＦＤＡ，ＦＤＢとの間にそれぞれメモリ部ＭＥＭ－１，ＭＥＭ－２を設けるようにしてもよい。
メモリ部ＭＥＭ－１，ＭＥＭ－２は、例えば、半導体基板内においてフォトダイオードＰＤとは異なる階層に設けられる。メモリ部ＭＥＭ－１，ＭＥＭ－２は、フォトダイオードＰＤで生成された電荷を一時的に保持するものである。
これにより、本変形例の撮像素子２００では、フォトダイオードＰＤで生成された電荷を浮遊拡散層ＦＤで保持しなくて済むため、Ｐ相およびＤ相のそれぞれの期間を最小化することができる。
以上、実施の形態および変形例１～５を挙げて本開示を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々の変形が可能である。
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。
なお、本開示は以下のような構成をとることも可能である。以下の構成の本技術によれば、受光画素毎に設けられた１または複数のアナログデジタル変換回路と、１または複数受光画素および１または複数のアナログデジタル変換回路をそれぞれ含む複数の画素ユニットのうち、第１の方向に隣り合う２つの画素ユニットにおいて１または複数の受光画素が隣接するように配置するようにした。これにより、フレームメモリを削減する。よって、チップコストおよび消費電力を削減することが可能となる。
（１）
受光量に応じた電荷を光電変換により生成する１または複数の受光画素と、
前記１または複数の受光画素それぞれから読み出されたアナログ信号をデジタル信号に変換する、前記受光画素毎に設けられた１または複数のアナログデジタル変換回路と、
前記１または複数の受光画素および前記１または複数のアナログデジタル変換回路をそれぞれ含む複数の画素ユニットとを備え、
前記複数の画素ユニットは、第１の方向に隣り合う２つの画素ユニットにおいて前記１または複数の受光画素が隣接するように配置されている
撮像装置。
（２）
前記１または複数の受光画素はそれぞれ、１または複数の浮遊拡散層を有し、
前記１または複数の浮遊拡散層は、前記第１の方向に前記１または複数の受光画素が隣接するように配置された前記複数のユニットの間で共有されている、前記（１）に記載の撮像装置。
（３）
前記１または複数のアナログデジタル回路の少なくとも一部を含む回路部が、平面視において、前記１または複数の受光画素に並設されている、前記（１）または（２）に記載の撮像装置。
（４）
前記回路部は、前記１または複数の受光画素に対して前記第１の方向に並設されている、前記（３）に記載の撮像装置。
（５）
前記複数の画素ユニットは、さらに、前記第１の方向に直交する第２の方向に、前記１または複数の受光画素が隣接するように配置されている、前記（４）に記載の撮像装置。
（６）
前記複数の画素ユニットは、さらに、前記第１の方向に直交する第２の方向に、前記複数の画素ユニットを構成する前記１または複数の受光画素分だけ前記第１の方向にずれて配置されている、前記（５）に記載の撮像装置。
（７）
前記回路部は、前記１または複数の受光画素に対して、前記第１の方向に直交する第２の方向に並設されている、前記（３）に記載の撮像装置。
（８）
前記複数の画素ユニットは、さらに、前記第１の方向に直交する第２の方向に、前記複数の画素ユニットを構成する前記１または複数の受光画素分だけ前記第１の方向にずれて配置されている、前記（７）に記載の撮像装置。
（９）
前記複数の画素ユニットにおける前記１または複数のアナログデジタル回路の形成面積は、前記受光画素の形成面積の１／２または整数倍である、前記（３）乃至（８）のうちのいずれか１つに記載の撮像装置。
（１０）
前記受光画素は、受光量に応じた電荷を光電変換により生成する受光部と、前記受光部において生成された前記電荷を前記２つの画素ユニットにおいて共有された２つの前記浮遊拡散層へ転送する２つの第１の転送トランジスタと、前記電荷に基づく画素信号を前記アナログデジタル変換回路に出力する画素回路とをさらに有する、前記（２）乃至（９）のうちのいずれか１つに記載の撮像装置。
（１１）
前記画素回路は、前記受光部を任意のタイミングでリセットする排出トランジスタをさらに有する、前記（１０）に記載の撮像装置。
（１２）
前記複数の画素ユニットとして、前記第１の方向に順に配置された第１の画素ユニット、第２の画素ユニット、第３の画素ユニットおよび第４の画素ユニットを有し、
隣り合う前記第１の画素ユニットと前記第２の画素ユニットおよび隣り合う前記第３の画素ユニットおよび前記第４の画素ユニットでは、それぞれの前記１または複数の受光画素が隣接配置され、隣り合う前記第２の画素ユニットと前記第３の画素ユニットでは、それぞれの前記回路部が隣接配置されている、前記（３）乃至（１１）のうちのいずれか１つに記載の撮像装置。
（１３）
前記第１の画素ユニットはそれぞれ１つの第１の受光画素および第１の浮遊拡散層を、
前記第２の画素ユニットはそれぞれ１つの第２の受光画素および第２の浮遊拡散層をそれぞれ有し、
前記第１の浮遊拡散層および前記第２の浮遊拡散層は、隣接配置された前記第１の受光画素と前記第２の受光画素との境界に配置され、前記第１の画素ユニットおよび前記第２の画素ユニットに共有されている、前記（１２）に記載の撮像装置。
（１４）
前記第１の画素ユニットおよび前記第２の画素ユニットは互いに露光タイミングが異なり、
前記第１の受光画素および前記第２の受光画素においてそれぞれ生成された電荷は、前記第１の浮遊拡散層および前記第２の浮遊拡散層においてそれぞれアナログ加算された後、前記電荷に基づく画素信号を前記アナログデジタル変換回路に出力する画素回路に読み出される、前記（１３）に記載の撮像装置。
（１５）
前記第１の受光画素において生成された電荷は、第１のフレーム期間において前記第１の浮遊拡散層に転送され、第２のフレーム期間において前記第２の浮遊拡散層に転送され、
前記第２の受光画素において生成された電荷は、前記第２のフレーム期間において前記第１の浮遊拡散層に転送され、第３のフレーム期間において前記第２の浮遊拡散層に転送される、前記（１４）に記載の撮像装置。
（１６）
前記受光画素毎に得られた複数の前記デジタル信号を時間遅延加算処理する信号処理部をさらに有する、前記（１）乃至（１５）のうちのいずれか１つに記載の撮像装置。
（１７）
受光量に応じた電荷を光電変換により生成する１または複数の受光画素と、
前記１または複数の受光画素それぞれから読み出されたアナログ信号をデジタル信号に変換する、前記受光画素毎に設けられた１または複数のアナログデジタル変換回路と、
前記１または複数の受光画素および前記１または複数のアナログデジタル変換回路をそれぞれ含む複数の画素ユニットとを有し、
前記複数の画素ユニットは、第１の方向に隣り合う２つの画素ユニットにおいて前記１または複数の受光画素が隣接するように配置されている
撮像装置を備えた電子機器。
１…撮像装置、１００…光学部、２００…撮像素子、２０１…受光チップ、２０２…回路チップ、２１０…画素アレイ部、２１１…画素ブロック、２１２…画素回路２１２…周辺回路、２３１…ＤＡＣ、２３２…画素駆動回路、２３３…時刻コード生成部、２３４…画素ＡＤ変換部、２３５…垂直走査回路、２３６…制御回路、２３７…出力回路、２４０…クラスタ、２４１…ＡＣＤ、２４２…差動入力回路、２４３…正帰還回路、２４４…ラッチ制御回路、２４５…ラッチ回路、２５０…信号処理回路、２６０…画像処理回路、３００…記憶部、４００…制御部、５００…通信部、６００…ベルトコンベア、６１０…被写体。

Claims (17)

  1. 受光量に応じた電荷を光電変換により生成する１または複数の受光画素と、
    前記１または複数の受光画素それぞれから読み出されたアナログ信号をデジタル信号に変換する、前記受光画素毎に設けられた１または複数のアナログデジタル変換回路と、
    前記１または複数の受光画素および前記１または複数のアナログデジタル変換回路をそれぞれ含む複数の画素ユニットとを備え、
    前記複数の画素ユニットは、第１の方向に隣り合う２つの画素ユニットにおいて前記１または複数の受光画素が隣接するように配置されている
    撮像装置。
  2. 前記１または複数の受光画素はそれぞれ、１または複数の浮遊拡散層を有し、
    前記１または複数の浮遊拡散層は、前記第１の方向に前記１または複数の受光画素が隣接するように配置された前記複数のユニットの間で共有されている、請求項１に記載の撮像装置。
  3. 前記１または複数のアナログデジタル回路の少なくとも一部を含む回路部が、平面視において、前記１または複数の受光画素に並設されている、請求項１に記載の撮像装置。
  4. 前記回路部は、前記１または複数の受光画素に対して前記第１の方向に並設されている、請求項３に記載の撮像装置。
  5. 前記複数の画素ユニットは、さらに、前記第１の方向に直交する第２の方向に、前記１または複数の受光画素が隣接するように配置されている、請求項４に記載の撮像装置。
  6. 前記複数の画素ユニットは、さらに、前記第１の方向に直交する第２の方向に、前記複数の画素ユニットを構成する前記１または複数の受光画素分だけ前記第１の方向にずれて配置されている、請求項５に記載の撮像装置。
  7. 前記回路部は、前記１または複数の受光画素に対して、前記第１の方向に直交する第２の方向に並設されている、請求項３に記載の撮像装置。
  8. 前記複数の画素ユニットは、さらに、前記第１の方向に直交する第２の方向に、前記複数の画素ユニットを構成する前記１または複数の受光画素分だけ前記第１の方向にずれて配置されている、請求項７に記載の撮像装置。
  9. 前記複数の画素ユニットにおける前記１または複数のアナログデジタル回路の形成面積は、前記受光画素の形成面積の１／２または整数倍である、請求項３に記載の撮像装置。
  10. 前記受光画素は、受光量に応じた電荷を光電変換により生成する受光部と、前記受光部において生成された前記電荷を前記２つの画素ユニットにおいて共有された２つの前記浮遊拡散層へ転送する２つの第１の転送トランジスタと、前記電荷に基づく画素信号を前記アナログデジタル変換回路に出力する画素回路とをさらに有する、請求項２に記載の撮像装置。
  11. 前記画素回路は、前記受光部を任意のタイミングでリセットする排出トランジスタをさらに有する、請求項１０に記載の撮像装置。
  12. 前記複数の画素ユニットとして、前記第１の方向に順に配置された第１の画素ユニット、第２の画素ユニット、第３の画素ユニットおよび第４の画素ユニットを有し、
    隣り合う前記第１の画素ユニットと前記第２の画素ユニットおよび隣り合う前記第３の画素ユニットおよび前記第４の画素ユニットでは、それぞれの前記１または複数の受光画素が隣接配置され、隣り合う前記第２の画素ユニットと前記第３の画素ユニットでは、それぞれの前記回路部が隣接配置されている、請求項３に記載の撮像装置。
  13. 前記第１の画素ユニットはそれぞれ１つの第１の受光画素および第１の浮遊拡散層を、
    前記第２の画素ユニットはそれぞれ１つの第２の受光画素および第２の浮遊拡散層をそれぞれ有し、
    前記第１の浮遊拡散層および前記第２の浮遊拡散層は、隣接配置された前記第１の受光画素と前記第２の受光画素との境界に配置され、前記第１の画素ユニットおよび前記第２の画素ユニットに共有されている、請求項１２に記載の撮像装置。
  14. 前記第１の画素ユニットおよび前記第２の画素ユニットは互いに露光タイミングが異なり、
    前記第１の受光画素および前記第２の受光画素においてそれぞれ生成された電荷は、前記第１の浮遊拡散層および前記第２の浮遊拡散層においてそれぞれアナログ加算された後、前記電荷に基づく画素信号を前記アナログデジタル変換回路に出力する画素回路に読み出される、請求項１３に記載の撮像装置。
  15. 前記第１の受光画素において生成された電荷は、第１のフレーム期間において前記第１の浮遊拡散層に転送され、第２のフレーム期間において前記第２の浮遊拡散層に転送され、
    前記第２の受光画素において生成された電荷は、前記第２のフレーム期間において前記第１の浮遊拡散層に転送され、第３のフレーム期間において前記第２の浮遊拡散層に転送される、請求項１４に記載の撮像装置。
  16. 前記受光画素毎に得られた複数の前記デジタル信号を時間遅延加算処理する信号処理部をさらに有する、請求項１に記載の撮像装置。
  17. 受光量に応じた電荷を光電変換により生成する１または複数の受光画素と、
    前記１または複数の受光画素それぞれから読み出されたアナログ信号をデジタル信号に変換する、前記受光画素毎に設けられた１または複数のアナログデジタル変換回路と、
    前記１または複数の受光画素および前記１または複数のアナログデジタル変換回路をそれぞれ含む複数の画素ユニットとを有し、
    前記複数の画素ユニットは、第１の方向に隣り合う２つの画素ユニットにおいて前記１または複数の受光画素が隣接するように配置されている
    撮像装置を備えた電子機器。


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