CN114830631A

CN114830631A - 固体摄像元件和摄像装置

Info

Publication number: CN114830631A
Application number: CN202080085698.5A
Authority: CN
Inventors: 山崎智裕; 村松良徳
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2019-12-26
Filing date: 2020-12-11
Publication date: 2022-07-29
Also published as: US20220417463A1; WO2021131771A1; KR20220122624A; JPWO2021131771A1

Abstract

本发明提高了执行时间延迟积分的固体摄像元件的像素的灵敏度。所述固体摄像元件包括多个光电转换元件和预定数量的晶体管。在该固体摄像元件中，所述光电转换元件以预定间距沿着预定方向布置。以预定间距布置的所述光电转换元件各者沿着所述预定方向的尺寸不超过所述预定间距。此外，在所述固体摄像元件中，所述预定数量的晶体管布置在所述多个光电转换元件之间，并且所述晶体管产生与由所述多个光电转换元件中任一者产生的电荷量相称的信号。

Description

固体摄像元件和摄像装置

技术领域

本技术涉及固体摄像元件。更具体地，本技术涉及对数字信号进行积分的固体摄像元件和摄像装置。

背景技术

在FA(工厂自动化)和航拍领域已经使用了TDI(时间延迟积分)传感器。TDI传感器执行TDI过程，该过程在根据被摄体的行进速度转换时间时对电荷量进行积分。例如，已经提出了一种固体摄像元件，其相邻的两行共用一行的浮动扩散层，并且在不同的时间将两行的各自的电荷传输至浮动扩散层(例如，参考下面列出的专利文献1)。TDI过程是通过电荷的这种传输来实现的。在行中的各个像素中布置有光电转换元件和诸如传输晶体管等多个晶体管。

引用列表

专利文献

专利文献1：PCT专利号2014-510447的日文翻译

发明内容

发明要解决的技术问题

在TDI过程中上述传统技术提高了亮度并且降低了噪声。然而，在上述固体摄像元件中，即使扩大光电转换元件的光接收面积，然而为了提高像素灵敏度而减小浮动扩散层面积及其晶体管数量也可能导致固体摄像元件的性能劣化。

鉴于上述情况设计了本技术，并且本技术的目的是提高执行TDI的固体摄像元件的像素灵敏度。

技术问题的解决方案

本技术是为了解决上述问题而做出的，并且其第一方面是一种固体摄像元件，其包括多个光电转换元件和预定数量的晶体管。所述光电转换元件以预定间距沿着预定方向布置，并且所述光电转换元件各者沿着所述预定方向的尺寸不超过所述预定间距。所述晶体管布置在所述多个光电转换元件之间并且产生与由所述光电转换元件中任一者产生的电荷量相称的信号。与不设置间距的情况相比，这具有扩大所述光电转换元件的光接收面积的作用。

此外，在第一方面中，所述多个光电转换元件中的任一者可以布置在产生像素信号的像素电路中。所述预定数量的晶体管可以布置在所述像素电路和放大所述像素信号的放大电路中。这具有放大像素信号的作用。

此外，在第一方面中，所述预定数量的晶体管可以包括差分放大预定参考信号和所述像素信号的一对差分晶体管。所述放大电路可以包括串联连接至电源的一对晶体管和电容。所述一对晶体管中的一者的栅极可以连接至浮动扩散层。所述电容可以插入在所述一对晶体管之间的连接节点和所述一对差分晶体管中的一者的栅极之间。这具有缓和栅源电容和所述浮动扩散层之间的耦合的作用。

此外，在第一方面中，所述固体摄像元件还可以包括浮动扩散层和传输晶体管。所述浮动扩散层布置在所述多个光电转换元件之间。所述传输晶体管将电荷从所述多个光电转换元件中的任一者传输至所述浮动扩散层。所述预定数量的晶体管可以包括放电晶体管，放电晶体管对来自所述浮动扩散层的电荷放电。在所述像素电路中可以布置所述多个光电转换元件、所述浮动扩散层、所述传输晶体管和所述放电晶体管中的任一者。这具有产生所述像素信号的作用。

此外，在第一方面中，所述预定数量的晶体管可以包括增益控制晶体管，增益控制晶体管控制相对于所述浮动扩散层的电压的模拟增益。所述增益控制晶体管可以布置在所述像素电路中。这具有控制所述模拟增益的作用。

此外，在第一方面中，所述预定数量的晶体管可以包括复位晶体管，复位晶体管初始化所述浮动扩散层。所述复位晶体管可以布置在所述像素电路中。这具有初始化所述浮动扩散层的作用。

此外，在第一方面中，所述固体摄像元件还可以包括模数转换部，其将与由所述多个光电转换元件中的各者接收的光量相称的像素信号转换成数字信号。这具有生成所述数字信号的作用。

此外，在第一方面中，所述固体摄像元件还可以包括时间延迟积分电路，其对所述数字信号执行时间延迟积分处理。这具有通过使用所述时间延迟积分处理来提高亮度和降低噪声的作用。

此外，在第一方面中，所述多个光电转换元件和所述预定数量的晶体管可以布置在预定的光接收芯片中。所述模数转换部可以布置在预定的电路芯片中。这具有通过使用层叠结构促进像素小型化的作用。

此外，本技术的第二方面是摄像装置，其包括多个光电转换元件、预定数量的晶体管和信号处理电路。所述光电转换元件沿着预定方向以预定间距布置，并且所述光电转换元件各者沿着所述预定方向的尺寸不超过所述预定间距。所述晶体管布置在所述多个光电转换元件之间并且产生与由所述光电转换元件中任一者产生的电荷量相称的信号。所述信号处理电路处理与由所述多个光电转换元件各者接收的光量相称的数字信号。这具有处理提高了灵敏度的所述像素的所述数字信号的作用。

附图说明

图1是示出了本技术第一实施方案的摄像装置的构成例的框图。

图2是用于说明本技术第一实施方案的摄像系统的使用例的图。

图3是示出了本技术第一实施方案的固体摄像元件的层叠结构的示例的图。

图4是示出了本技术第一实施方案的光接收芯片的构成例的框图。

图5是示出了本技术第一实施方案的电路芯片的构成例的框图。

图6是示出了本技术第一实施方案的像素AD(模数)转换部的构成例的图。

图7是示出了本技术第一实施方案的ADC(模数转换器)的构成例的框图。

图8是示出了本技术第一实施方案的差分输入电路和正反馈电路的构成例的电路图。

图9是示出了本技术第一实施方案的像素电路和放大电路的构成例的电路图。

图10是示出了本技术第一实施方案的像素的元件的布局示例的平面图。

图11是示出本了本技术第一实施方案的信号处理电路的构成例的框图。

图12是示出了本技术第一实施方案的运算电路的构成例的电路图。

图13是示出了本技术的第一实施方案的TDI处理的示例的图。

图14是示出了本技术第一实施方案的摄像系统的操作例的流程图。

图15是示出了本技术第二实施方案的像素电路和放大电路的构成例的电路图。

图16是示出了本技术第三实施方案的差分输入电路、正反馈电路和FD共享块的构成例的电路图。

图17是示出了本技术第三实施方案的FD共享块的构成例的电路图。

图18是示出了本技术第三实施方案的像素的元件的布局示例的平面图。

具体实施方案

下面将说明用于实施本技术的模式(下文称为实施方案)。将按以下顺序给出说明。

1.第一实施方案(其中以间距布置多个光电转换元件的示例)

2.第二实施方案(其中以间距布置多个光电转换元件并且其中去除了复位晶体管的示例)

3.第三实施方案(其中由多个像素共用浮动扩散层的示例)

<1.第一实施方案>

[摄像装置的构成例]

图1是示出了本技术第一实施方案的摄像装置100的构成例的框图。摄像装置100是拍摄图像数据的装置并且包括光学部110、固体摄像元件200、存储部120、控制部130和通信部140。

光学部110会聚入射光并且将光引导到固体摄像元件200上。固体摄像元件200拍摄图像数据。固体摄像元件200通过信号线209将图像数据提供给存储部120。

存储部120存储图像数据。控制部130控制固体摄像元件200以拍摄图像数据。控制部130通过信号线208向固体摄像元件200提供例如指示摄像时序的垂直同步信号VSYNC。

通信部140从存储部120中读出图像数据并且将图像数据发送至外部设备。

图2是用于说明本技术的第一实施方案中的摄像装置100的使用示例的图。如图所示，摄像装置100用在具有带式输送机510等的工厂中。

带式输送机510以恒定速度沿着预定方向移动被摄体511。摄像装置100固定在带式输送机510附近并且通过拍摄被摄体511的图像来生成图像数据。图像数据用于例如检查缺陷或用于其他目的。这实现了FA。

应当注意的是，尽管摄像装置100拍摄以恒定速度移动的被摄体511的图像，但是本技术不限于这种构成。如在航拍中，可以通过以相对于被摄体的恒定速度移动摄像装置100来拍摄图像。

[固体摄像元件的构成例]

图3是示出了本技术第一实施方案的固体摄像元件200的层叠结构的示例的图。固体摄像元件200包括电路芯片202和堆叠在电路芯片202上的光接收芯片201。这些芯片经由诸如过孔等连接部电连接。应当注意的是，不仅可以使用过孔连接芯片，还可以使用铜铜接头和凸块来连接芯片。

图4是示出了本技术第一实施方案的光接收芯片201的构成例的框图。在光接收芯片201中设置有像素阵列部210和外围电路212。

多个像素电路220以二维网格图案布置在像素阵列部210中。此外，像素阵列部210划分成多个像素块211。例如，在各个像素块211中布置有四行×两列的像素电路220。此外，在各个像素电路220外部还设置有多个晶体管。然而，为了便于说明，在图中省略了这些晶体管。

例如，在外围电路212中布置有供给DC(直流)电压等的电路。

图5是示出了本技术第一实施方案的电路芯片202的构成例的框图。在电路芯片202中布置有DAC(数模转换器)251、像素驱动电路252、时间码生成部253、像素AD转换部254和垂直扫描电路255。此外，在电路芯片202中设置有控制电路256、信号处理电路400、图像处理电路260和输出电路257。

DAC251在给定AD转换周期内通过使用DA(数模)转换来产生参考信号。例如，将锯齿斜坡信号用作参考信号。DAC 251将参考信号提供给像素AD转换部254。

时间码生成部253生成表示AD转换周期中的时间的时间码。时间码生成部253例如通过计数器来实现。例如，将格雷码计数器用作该计数器。时间码生成部分253将时间码提供给像素AD转换部254。

像素驱动电路252驱动各个像素电路220以产生模拟像素信号。

像素AD转换部254执行将各个像素电路220的模拟信号(即，像素信号)转换成数字信号的AD转换。像素AD转换部254划分成多个簇300。针对各像素块211设置簇300并且簇300将相应像素块211中的模拟信号转换为数字信号。

像素AD转换部254生成其中数字信号已经由AD转换排列过的图像数据作为帧，并且将该图像数据提供给信号处理电路400。

垂直扫描电路255驱动像素AD转换部254以执行AD转换。

信号处理电路400对帧执行给定的信号处理。作为信号处理，执行包括CDS(相关双采样)处理和TDI处理的各种处理。信号处理电路400将处理后的帧提供给图像处理电路260。

图像处理电路260对来自信号处理电路400的帧执行给定的图像处理。作为图像处理，执行图像识别处理、黑标校正处理、图像校正处理、去马赛克处理等。图像处理电路260将处理后的帧提供给输出电路257。

输出电路257将经过图像处理后的帧输出至外部设备。

控制电路256与垂直同步信号VSYNC同步地控制DAC251、像素驱动电路252、垂直扫描电路255、信号处理电路400、图像处理电路260和输出电路257中的各者的操作时序。

[像素AD转换部的构成例]

图6是示出了本技术第一实施方案的像素AD转换部254的构成例的图。多个ADC310以二维网格图案布置在像素AD转换部254中。针对各像素电路220布置ADC 310。在提供N行(其中N是整数)×M列(其中M是整数)的像素电路220的情况下，布置N×M个ADC 310。

在各簇300中布置有与像素块211中的像素电路220的数量一样多的ADC 310。在像素块211中布置四行×两列的像素电路220的情况下，在簇300中也布置四行×两列的ADC310。

ADC 310对由相应像素电路220生成的模拟像素信号执行AD转换。ADC 310在AD转换中将像素信号与参考信号进行比较，并且保留在其比较结果反转时获得的时间码。然后，ADC 310将保留的时间码作为从模拟信号转换的数字信号输出。

此外，针对簇300的各列布置中继器部360。在簇300的列数为M/2的情况下，布置M/2个中继器部360。中继器部360传输时间码。中继器部360将时间码从时间码生成部253传输至ADC 310。此外，中继器部360将数字信号从ADC 310传输至信号处理电路400。数字信号的这种传输称为数字信号的“读出”。

此外，在图中，括号中的数字示出了读出ADC 310的数字信号的顺序的示例。例如，第一次读出第一行和奇数列中的数字信号，并且第二次读出第一行和偶数列中的数字信号。第三次读出第二行和奇数列的数字信号，并且第三次读出第二行和偶数列的数字信号。从这里开始，各行奇数列和偶数列中的数字信号类似地轮流读出。

应当注意的是，虽然针对各像素电路220布置了ADC 310，但是本技术不限于这种构成。多个像素电路220可以共用一个ADC 310。

[ADC的构成例]

图7是示出了本技术第一实施方案的ADC 310的构成例的框图。ADC 310包括差分输入电路320、正反馈电路330、锁存控制电路340和多个锁存电路350。

此外，在像素电路220和ADC 310之间布置有放大电路230。放大电路230放大来自像素电路220的像素信号并且将放大后的像素信号提供给ADC 310。包括像素电路220和放大电路230的电路用作一个像素。

此外，在光接收芯片201中布置有像素电路220、放大电路230和部分差分输入电路320，并且在电路芯片202中布置有差分输入电路320的其余部分和在其后级的电路。

差分输入电路320将来自放大电路230的像素信号与来自DAC251的参考信号进行比较。差分输入电路320将表示比较结果的比较结果信号提供给正反馈电路330。

正反馈电路330将输出的一部分与输入(比较结果信号)相加，并且将结果信号作为输出信号VCO提供给锁存控制电路340。

锁存控制电路340根据来自垂直扫描电路255的控制信号xWORD，使多个锁存电路350保持在输出信号VCO反转时获得的时间码。

锁存电路350在锁存控制电路340的控制下保持来自中继器部360的时间码。提供与时间码的位数一样多的锁存电路350。例如，在时间码为15位长的情况下，在ADC 310中布置15个锁存电路。此外，中继器部360读出保持的时间码作为由模拟信号转换成的数字信号。

利用图中所示的构成，ADC 310将来自放大电路230的像素信号转换为数字信号。

[差分输入电路和正反馈电路的构成例]

图8是示出了本技术第一实施方案的像素电路220、差分输入电路320和正反馈电路330的构成例的电路图。

差分输入电路320包括pMOS(p沟道金属氧化物半导体)晶体管321、pMOS晶体管324和pMOS晶体管326。此外，差分输入电路320包括nMOS(n沟道MOS)晶体管322、nMOS晶体管323、nMOS晶体管325、nMOS晶体管327和nMOS晶体管328。其中，nMOS晶体管322、nMOS晶体管323、nMOS晶体管325和nMOS晶体管328布置在光接收芯片201中，并且其余晶体管布置在电路芯片202中。

nMOS晶体管322和nMOS晶体管325构成差分对，并且这些晶体管的源极一起连接至nMOS晶体管323的漏极。此外，nMOS晶体管322的漏极连接至pMOS晶体管321的漏极以及pMOS晶体管321和pMOS晶体管324的栅极。nMOS晶体管325的漏极连接至pMOS晶体管324的漏极以及pMOS晶体管326的栅极。此外，向nMOS晶体管322的栅极输入来自DAC 251的参考信号REF。

向nMOS晶体管323的栅极施加给定的偏置电压Vb，并且向nMOS晶体管323的源极施加给定的接地电压。

向nMOS晶体管325的栅极输入来自放大电路230的像素信号SIG。

pMOS晶体管321、pMOS晶体管324和pMOS晶体管326构成电流镜电路。向pMOS晶体管321、pMOS晶体管324和pMOS晶体管326的源极施加电源电压VDDH。电源电压VDDH高于稍后将述的电源电压VDDL。

向nMOS晶体管327的栅极施加电源电压VDDL。此外，nMOS晶体管327的漏极连接至pMOS晶体管326的漏极，并且nMOS晶体管327的源极连接至正反馈电路330。

nMOS晶体管328根据来自像素驱动电路252的自动归零信号AZ将nMOS晶体管325的栅极和漏极短路。

正反馈电路330包括pMOS晶体管331、pMOS晶体管332、pMOS晶体管334和pMOS晶体管335以及nMOS晶体管333、nMOS晶体管336和nMOS晶体管337。pMOS晶体管331和pMOS晶体管332以及nMOS晶体管333串联连接至电源电压VDDL。此外，向pMOS晶体管331的栅极输入来自垂直扫描电路255的驱动信号INI2。pMOS晶体管332和nMOS晶体管333之间的连接节点连接至nMOS晶体管327的源极。

向nMOS晶体管333的源极施加接地电压，并且向nMOS晶体管333的栅极输入来自垂直扫描电路255的驱动信号INI1。

pMOS晶体管334和pMOS晶体管335串联连接至电源电压VDDL。此外，pMOS晶体管335的漏极连接至pMOS晶体管332的栅极以及nMOS晶体管336和nMOS晶体管337的漏极。向pMOS晶体管335和nMOS晶体管337的栅极输入来自垂直扫描电路255的控制信号TESTVCO。此外，pMOS晶体管334和nMOS晶体管336的栅极连接至pMOS晶体管332与nMOS晶体管333之间的连接节点。

从pMOS晶体管335和nMOS晶体管337之间的连接节点输出输出信号VCO。此外，向nMOS晶体管336和nMOS晶体管337的源极施加接地电压。

应当注意的是，差分输入电路320和正反馈电路330中的各者不限于图8所示的电路，只要提供参照图7所述的功能即可。

[放大电路和像素电路的构成例]

图9是示出了本技术第一实施方案的像素电路220和放大电路230的构成例的电路图。

像素电路220包括放电晶体管221、光电转换元件222、传输晶体管223、复位晶体管224、电容225、增益控制晶体管226和浮动扩散层227。nMOS晶体管例如，用作放电晶体管221、传输晶体管223、复位晶体管224和增益控制晶体管226。

放电晶体管221根据来自像素驱动电路252的驱动信号OFG对光电转换元件222中累积的电荷进行放电。光电转换元件222通过光电转换产生电荷。

传输晶体管223根据来自像素驱动电路252的传输信号TG将电荷从光电转换元件222传输至浮动扩散层227。

复位晶体管224根据来自像素驱动电路252的复位信号RST初始化浮动扩散层227。

电容225插入在复位晶体管224和增益控制晶体管226之间的连接节点与接地端子之间。

增益控制晶体管226根据来自像素驱动电路252的控制信号FDG控制相对于浮动扩散层227的电压的模拟增益。通过利用模拟增益降低浮动扩散层227的电压并且输出降低后的电压，可以增加像素电路220的处理的信号量(即，饱和信号量)。

浮动扩散层227累积传输的电荷并且产生与电荷量相称的电压。

此外，放大电路230包括nMOS晶体管231和nMOS晶体管232以及电容233。nMOS晶体管231和nMOS晶体管232串联连接在电源和接地端子之间。电源侧的nMOS晶体管231的栅极连接至浮动扩散层227。向接地侧的nMOS晶体管232的栅极施加给定的偏置电压VB2。

此外，nMOS晶体管231和nMOS晶体管232之间的连接节点通过电容233连接至差分输入电路320。将差分输入电路320中的差分对的像素信号侧的nMOS晶体管325的栅源电容标记为Cgs，电容233的电容值被设定为远大于栅源电容Cgs。假设直接地连接浮动扩散层227和nMOS晶体管325的栅极，由于栅源电容Cgs和浮动扩散层227之间的耦合，浮动扩散层227可能会显著地波动，这延长了AD转换周期。然而，可以通过增加电容233来减轻由耦合引起的这种影响。

应当注意的是，像素电路220和放大电路230中的各者不限于图9所示的电路，只要提供参照图7所述的功能即可。

图10是示出了本技术第一实施方案的像素的元件的布局示例的平面图。假设入射光的光轴是Z轴，垂直于Z轴的给定轴是X轴，并且垂直于Z轴和X轴的轴是Y轴。

在光接收面(即，XY平面内)，多个光电转换元件222以二维格子图案排列成N行M列。Y轴方向上的各个光电转换元件222的尺寸标记为Y1。在XY平面内，在X轴方向上无间距地彼此相邻配置M个光电转换元件222。下文中，将沿着X轴方向布置的一组M个光电转换元件222和与其对应的一组数字信号称为“行”。同时，沿着Y轴方向以Y2的间距布置N个光电转换元件222。换言之，以Y2的间距排列N行。这里，假设尺寸Y1和间距Y2之间存在以下关系：

Y1≤Y2...公式1

图中，间距Y2等于尺寸Y1。应当注意的是，如公式1所示，可以增加间距Y2大于尺寸Y1。在增加间距Y2大于尺寸Y1的情况下，间距Y2被设定为Y1的整数倍。间距Y2越大，下ADC310在Y轴方向上的尺寸就可以增加地越大。因此，可以通过额外地减小ADC 310在X轴方向上的尺寸来使X轴方向上的像素小型化。

此外，在Y轴方向上的N个光电转换元件222中的每两个之间的间距区域240中设置有晶体管布置区域241。在晶体管布置区域241中布置有预定数量的晶体管、浮动扩散层227以及电容233和电容225。预定数量的晶体管包括放电晶体管221、复位晶体管224、增益控制晶体管226以及nMOS晶体管231、nMOS晶体管232、nMOS晶体管322、nMOS晶体管323和nMOS晶体管325。换言之，图8所示的差分输入电路320中的晶体管和图9所示的像素电路220和放大电路230中的晶体管都布置在晶体管布置区域241中。这些晶体管产生与由如参照图9所述的多个光电转换元件222中的任一者产生的电荷量相称的信号(像素信号或通过放大像素信号获得的信号)。此外，传输晶体管223布置在晶体管布置区域241和光电转换元件222之间。

这里，假设这样的比较例，其中沿着X轴方向和Y轴方向无间距地布置N行M列的光电转换元件222，并且在光电转换元件222周围布置诸如放电晶体管221、浮动扩散层227等各种晶体管。在本比较例中，晶体管的数量越多，光电转换元件222的光接收面积越小。

相反，如图所示，如果在Y轴方向上以预定的间距布置N个光电转换元件222，则与比较例相比，可以扩大光接收面积，因为晶体管等可以布置在间距区域240中。光接收面积的扩大可以提高像素灵敏度。此外，与比较例相比，可以布置更多的晶体管，这使得除了像素电路220之外，还能够布置诸如放大电路230等附加电路。

[信号处理电路的构成例]

图11是示出了本技术第一实施方案的信号处理电路400的构成例的框图。信号处理电路400包括多个选择器405、多个运算电路410、CDS帧存储器440和TDI帧存储器450。

针对簇300的各列，换言之，针对各中继器部360布置选择器405。在簇300中布置两列ADC 310的情况下，针对每两列布置选择器405。此外，针对ADC 310的各列布置运算电路410。在提供了M列ADC 310的情况下，布置有M/2个选择器405和M个运算电路410。

如上所述，中继器部360轮流输出奇数列和偶数列的数字信号。

选择器405在控制电路256的控制下选择数字信号的目的地。在中继器部360输出奇数列的情况下，选择器405将与奇数列相对应的数字信号输出至运算电路410。同时，在输出偶数列的情况下，选择器405将与偶数列相对应的数字信号输出至运算电路410。

运算电路410对来自选择器405的数字信号进行CDS处理和TDI处理。

这里，数字信号包括P相电平和D相电平。P相电平表示复位信号RST初始化像素电路220时的电平。同时，D相电平表示与通过传输信号TG传输电荷时的曝光量相称的电平。P相电平也称为复位电平，并且D相电平也称为信号电平。

在CDS处理中，M个运算电路410使CDS帧存储器440保持配置有P相电平的P相帧。然后，M个运算电路410针对各像素求出P相电平与D相电平之差，并且生成布置有差分数据的CDS帧。同时，在TDI处理中，M个运算电路410使TDI帧存储器450保持经过CDS处理后的帧，并且用累积和数据更新TDI帧存储器450。

此外，M个运算电路410将CDS帧和经过TDI处理的TDI帧提供给图像处理电路260。

[运算电路的构成例]

图12是示出了本技术第一实施方案的运算电路410的构成例的电路图。运算电路410包括TDI电路420和CDS电路430。TDI电路420包括缓冲器421、选择器422、加法器423和开关424。CDS电路430包括选择器431、缓冲器432、选择器433、减法器434和开关435。例如由控制电路256控制在各个选择器422、431和433与各个开关424和425之间的操作。

选择器431选择来自选择器405的数字信号或者来自TDI帧存储器450的数字信号，并且将选择的信号输出至缓冲器421。

缓冲器421延迟来自选择器431的信号并且输出该延迟的信号。应当注意的是，缓冲器421是权利要求中限定的第二缓冲器的示例。

选择器422选择来自缓冲器421的数字信号或者十进制值为“0”的数字信号，并且将选择的信号输出至加法器423。

加法器423将来自选择器422的数字信号和来自缓冲器432的数字信号加在一起。加法器423将表示该和的数字信号作为累积和数据提供给开关424。

开关424打开或关闭在加法器423和TDI帧存储器450之间的路径。

缓冲器432延迟来自CDS帧存储器440的信号并且输出该延迟的信号。应当注意的是，缓冲器432是权利要求中限定的第一缓冲器的示例。

选择器433选择来自缓冲器432的数字信号或十进制值为“0”的数字信号，并且将选择的信号输出至减法器434。

减法器434计算来自缓冲器421的数字信号与来自选择器433的数字信号之间的差。减法器434将表示该差的数字信号作为差分数据提供给开关435。

开关435打开或关闭在减法器434和CDS帧存储器440之间的路径。

利用图中所示的构成，CDS电路430可以执行CDS处理。此外，TDI电路420可以执行TDI处理。

图13是示出了本技术第一实施方案的TDI处理的示例的图。例如，假设初始化了CDS帧存储器440和TDI帧存储器450，并且首先拍摄帧F1，随后轮流拍摄帧F2、帧F3、帧F4、帧F5、帧F6、帧F7和帧F8。在图中，省略帧F5和后续的帧。此外，图中的箭头表示被摄体的移动方向。如图所示，假设被摄体沿着Y轴方向移动，并且沿着行地址增加的方向一次移动一行。图中行之间的灰色部分表示行间距区域。假设间距区域的大小为一行。

信号处理电路400在TDI处理中，将经过CDS处理后的帧F1的行L1、帧F3的行L2、帧F5的行L3、帧F7的行L4相加。如上所述，被摄体一次移动一行，并且间距区域的大小为一行。因此，要相加的各行的图案是相同的。信号处理电路400输出已经相加的行作为TDI帧的最后一行。

此外，信号处理电路400在TDI处理中，将经过CDS处理后的帧F2的行L1、帧F4的行L2、帧F6的行L3和帧F8的行L4相加。信号处理电路400输出已经相加的行作为TDI帧的倒数第二行。类似地通过将来自帧F3和后续帧的四行相加来生成其他行。

在被摄体快速地移动的情况下，需要减少曝光时间以防止相机抖动。曝光时间的减少会导致图像更暗。然而，TDI处理可以通过将具有相同图案的多行相加来提高亮度。此外，要相加的行数越多，由于平滑效果而降低的噪声就越多。与不执行TDI处理的情况相比，提高的亮度和降低的噪声可以提高帧(即，图像数据)质量。

应当注意的是，尽管信号处理电路400将4行相加，但是相加的行数不限于4，只要两个以上的行即可。此外，尽管信号处理电路400针对第一个八帧从第一行开始的四行进行积分，但是本技术不限于这种构成。例如，在被摄体向相反方向移动的情况下，信号处理电路400仅需要针对第一个八帧从最后一行开始的四行进行积分。

此外，尽管在行之间存在一个大小为一行的间距区域，但是可以通过将每隔一帧诸如帧F1、帧F3、帧F5和帧F7相加来将具有相同图案的行相加。应当注意的是，在将行间距区域设为两行或三行大小的情况下，只需每隔两帧或三帧相加即可。

[固体摄像元件的操作例]

图14是示出了本技术第一实施方案的固体摄像元件200的操作例的流程图的示例。例如，当执行用于拍摄帧的给定应用程序时，开始该操作。

固体摄像元件200的像素驱动电路252驱动所有像素并且同时开始这些像素的曝光(步骤S901)。以这种方式同时曝光所有像素的控制称为全局快门方案。

ADC 310在曝光即将结束之前将P相电平从模拟形式转换为数字形式(步骤S902)。然后，在曝光结束时，ADC 310将D相电平从模拟形式转换为数字形式，并且运算电路410执行CDS处理(步骤S903)。

图像处理电路260对经过了CDS处理后的帧执行给定的图像处理(步骤S904)，并且运算电路410执行TDI处理(步骤S905)。图像处理电路260对经过TDI处理后的帧执行给定的图像处理(步骤S906)，并且输出电路257输出处理结果(步骤S907)。在步骤S907之后，固体摄像元件200终止拍摄帧的处理。当连续地捕获两个以上帧时，与垂直同步信号VSYNC同步地重复步骤S901至步骤S907。

如上所述，根据本技术第一实施方案，沿着Y轴方向以预定间距布置多个光电转换元件222，并且在它们之间布置晶体管，这使得与没有设置间距的情况相比，可以扩展光电转换元件222的接收面积。这提高了像素灵敏度。

<2.第二实施方案>

在上述第一实施方案中，复位晶体管224设置在像素电路220中以初始化浮动扩散层227。在这种构成中，由于像素个数的增加导致光接收芯片201侧的电路规模增加。第二实施方案的像素电路220与第一实施方案的像素电路的不同之处在于：去除了复位晶体管224。

图15是示出了本技术第二实施方案中的像素电路220和放大电路230的构成例的电路图。第二实施方案的像素电路220与第一实施方案的像素电路的不同之处在于：没有设置复位晶体管224。在第二实施方案中，例如，由于像素驱动电路252使放电晶体管221和传输晶体管223导通从而初始化浮动扩散层227。复位晶体管224的去除能够减小光接收芯片201的电路规模。

如上所述，根据本技术第二实施方案，由于像素驱动电路252通过导通放电晶体管221和传输晶体管223来初始化浮动扩散层227，因此可以去除复位晶体管224。这能够减小光接收芯片201的电路规模。

<3.第三实施方案>

在上述第一实施方案中，在行间距区域中添加有放大电路230和其他电路。在这种构成中，由于像素个数的增加导致光接收芯片201侧的电路规模增加。第二实施方案的像素电路220与第一实施方案的像素电路的不同之处在于：多个像素共用浮动扩散层227。

图16是示出了本技术第三实施方案的差分输入电路320、正反馈电路330和FD共用块235的构成例的电路图。共用浮动扩散层227的多个像素布置在FD共用块235中。在一对一的基础上，FD共用块235连接至包括差分输入电路320和正反馈电路330的ADC 310。即，多个像素也共用ADC 310。

图17是示出了本技术第三实施方案的FD共用块235的构成例的电路图。FD共用块235包括放电晶体管221和放电晶体管236、光电转换元件222和光电转换元件237、传输晶体管223和传输晶体管238以及浮动扩散层227。

放电晶体管221、光电转换元件222、传输晶体管223和浮动扩散层227的连接构成与第一实施方案的类似。然而，应当注意的是，向传输晶体管223输入传输信号TG1并且向放电晶体管221输入驱动信号OFG1。

放电晶体管236根据来自像素驱动电路252的驱动信号OFG2对光电转换元件227中累积的电荷进行放电。光电转换元件237通过光电转换产生电荷。

传输晶体管238根据来自像素驱动电路252的传输信号TG2将电荷从光电转换元件237传输至浮动扩散层227。

包括放电晶体管221、光电转换元件222、传输晶体管223和浮动扩散层227的电路用作一个像素。此外，包括放电晶体管236、光电转换元件237、传输晶体管238和浮动扩散层227的电路也用作一个像素。即，浮动扩散层227被两个像素共用。多个像素对浮动扩散层227的共用能够减小每个像素的光接收芯片201的电路规模。

应当注意的是，尽管浮动扩散层227被两个像素共用，但是共用浮动扩散层227的像素的数量可以是三个以上。

图18是示出了本技术第三实施方案的像素的元件的布局示例的平面图。在Y轴方向上以1行的间距设置在X轴方向上布置有N个光电转换元件222的行。在包括光电转换元件222的行之间设置布置有N个浮动扩散层227的行。然后，在光电转换元件222和光电转换元件237之间设置晶体管布置区域241。放电晶体管221、浮动扩散层227和其他元件布置在晶体管布置区域241中。此外，传输晶体管223布置在晶体管布置区域241和光电转换元件222之间，并且传输晶体管238布置在晶体管布置区域241和光电转换元件237之间。

应当注意的是，在共用浮动扩散层227的像素数量为三个以上的情况下，仅需要在包括光电转换元件222的行之间提供两行以上的间距。包括光电转换元件222的行之间的间距越大，在Y方向上的下ADC 310的尺寸可以越大，这使得在X轴方向上小型化像素变得容易。

如上所述，根据本技术的第三实施方案，在包括浮动扩散层227的行之间设置共用浮动扩散层227的电路，这使得与不共用浮动扩散层227的情况相比，能够减小每个像素的光接收芯片201的电路规模。

应当注意的是，上述实施方案例示出了用于实现本技术的示例，并且实施方案中的主题和权利要求中限定本发明的主题彼此对应。类似地，在权利要求中限定本发明的主题和在本技术的实施方案中具有相同名称的主题彼此对应。然而，应当注意的是，本技术不限于实施方案并且可以通过对实施方案进行各种变形来实现。

应当注意的是，本说明书中所述的有益效果仅是说明性的并且不是限制性的，并且可以有其他有益效果。

应当注意的是，本技术还可以具有以下构成。

(1)一种固体摄像元件，包括：

多个光电转换元件，其以预定间距沿着预定方向布置，所述光电转换元件各者沿着所述预定方向的尺寸不超过所述预定间距；和

预定数量的晶体管，其布置在所述多个光电转换元件之间，并且适于产生与由所述光电转换元件中任一者产生的电荷量相称的信号。

(2)根据特征(1)所述的固体摄像元件，其中，

所述多个光电转换元件中的任一者被布置在产生像素信号的像素电路中，并且

所述预定数量的晶体管布置在所述像素电路和放大所述像素信号的放大电路中。

(3)根据特征(2)所述的固体摄像元件，其中，

所述预定数量的晶体管包括一对差分晶体管，所述差分晶体管差分放大预定参考信号和所述像素信号，

所述放大电路包括串联连接至电源的电容和一对晶体管，并且

所述一对晶体管中一者的栅极连接至浮动扩散层，并且所述电容插入在所述一对晶体管之间的连接节点与所述一对差分晶体管中一者的栅极之间。

(4)根据特征(2)或(3)所述的固体摄像元件，还包括：

浮动扩散层，其布置在所述多个光电转换元件之间；和

传输晶体管，其适于将电荷从所述多个光电转换元件中的任一者传输至所述浮动扩散层，其中，

所述预定数量的晶体管包括放电晶体管，所述放电晶体管对来自所述浮动扩散层的电荷放电，并且

在所述像素电路中布置有所述多个光电转换元件、所述浮动扩散层、所述传输晶体管和所述放电晶体管中的任一者。

(5)根据特征(2)～(4)中任一项所述的固体摄像元件，其中

所述预定数量的晶体管包括增益控制晶体管，所述增益控制晶体管控制相对于所述浮动扩散层的电压的模拟增益，并且

所述增益控制晶体管布置在所述像素电路中。

(6)根据特征(5)所述的固体摄像元件，其中,

所述预定数量的晶体管包括复位晶体管，所述复位晶体管初始化所述浮动扩散层，并且

所述复位晶体管布置在所述像素电路中。

(7)根据特征(1)至(6)中任一项所述的固体摄像元件，还包括：

模数转换部，其适于将与由所述多个光电转换元件中的各者接收的光量相称的像素信号转换成数字信号。

(8)根据特征(7)所述的固体摄像元件，还包括：

时间延迟积分电路，其适于对所述数字信号执行时间延迟积分处理。

(9)根据特征(7)或(8)所述的固体摄像元件，其中，

所述多个光电转换元件和所述预定数量的晶体管布置在预定的光接收芯片中，并且

所述模数转换部布置在预定的电路芯片中。

(10)一种摄像装置，包括：

多个光电转换元件，其沿着预定方向以预定间距布置，各个所述光电转换元件沿着所述预定方向的尺寸不超过所述预定间距；

预定数量的晶体管，其布置在所述多个光电转换元件之间，并适于产生与由所述光电转换元件中任一者产生的电荷量相称的信号；和

信号处理电路，其用于处理与所述多个光电转换元件各者接收的光量相称的数字信号。

附图标记列表

100:摄像装置

110:光学部

120:存储部

130:控制部

140:通信部

200:固体摄像元件

201:光接收芯片

202:电路芯片

210:像素阵列部

211:像素块

212:外围电路

220:像素电路

221,236:放电晶体管

222,237:光电转换元件

223,238:传输晶体管

224:复位晶体管

225,233:电容

226:增益控制晶体管

227:浮动扩散层

230:放大电路

231、232、322、323、325、327、328、333、336、337:nMOS晶体管

235:FD共用块

240:间距区域

241:晶体管布置区域

251:DAC

252:像素驱动电路

253:时间码生成部

254:像素AD转换部

255:垂直扫描电路

256:控制电路

257:输出电路

260:图像处理电路

300:簇

310:ADC

320:差分输入电路

321、324、326、331、332、334、335:pMOS晶体管

330:正反馈电路

340:锁存控制电路

350:锁存电路

360:中继器部

400:信号处理电路

405、422、431、433:选择器

410:运算电路

420:TDI电路

421、432:缓冲器

423:加法器

424、435:开关

430:CDS电路

434:减法器

440:CDS帧存储器

450:TDI帧存储器

510:带式输送机

511:被摄体。

Claims

1.一种固体摄像元件，包括：

预定数量的晶体管，其布置在所述多个光电转换元件之间，并且产生与由所述光电转换元件中任一者产生的电荷量相称的信号。

2.根据权利要求1所述的固体摄像元件，其中，

3.根据权利要求2所述的固体摄像元件，其中，

所述预定数量的晶体管包括一对差分晶体管，所述一对差分晶体管差分放大预定的参考信号和所述像素信号，

4.根据权利要求2所述的固体摄像元件，还包括：

浮动扩散层，其布置在所述多个光电转换元件之间；和

在所述像素电路中布置有所述多个光电转换元件中的任一者、所述浮动扩散层、所述传输晶体管和所述放电晶体管。

5.根据权利要求2所述的固体摄像元件，其中，

所述增益控制晶体管布置在所述像素电路中。

6.根据权利要求5所述的固体摄像元件，其中,

所述复位晶体管布置在所述像素电路中。

7.根据权利要求1所述的固体摄像元件，还包括：

模数转换部，其将与由所述多个光电转换元件各者接收的光量相称的像素信号转换成数字信号。

8.根据权利要求7所述的固体摄像元件，还包括：

9.根据权利要求7所述的固体摄像元件，其中，

所述模数转换部布置在预定的电路芯片中。

10.一种摄像装置，包括：

多个光电转换元件，其沿着预定方向以预定间距布置，所述光电转换元件各者沿着所述预定方向的尺寸不超过所述预定间距；

预定数量的晶体管，其布置在所述多个光电转换元件之间，并产生与由所述光电转换元件中任一者产生的电荷量相称的信号；和

信号处理电路，其处理与所述多个光电转换元件各者接收的光量相称的数字信号。