CN117981345A - 摄像装置和电子设备 - Google Patents

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CN117981345A CN202280062361.1A CN202280062361A CN117981345A CN 117981345 A CN117981345 A CN 117981345A CN 202280062361 A CN202280062361 A CN 202280062361A CN 117981345 A CN117981345 A CN 117981345A
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町田贵志
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Abstract

根据本公开的一个实施方案的摄像装置包括：一个或多个光接收像素，其通过光电转换生成与接收到的光相对应的电荷；一个或多个模数转换电路，其将从所述一个或多个光接收像素中各者读取的模拟信号转换为数字信号，针对所述一个或多个光接收像素中各者设置所述一个或多个模数转换电路；和分别包括所述一个或多个光接收像素和所述一个或多个模数转换电路的多个像素单元，所述多个像素单元设置为使得所述一个或多个光接收像素在第一方向上相邻的两个像素单元中相邻。

Description

摄像装置和电子设备
技术领域
本公开涉及例如基于像素到像素执行模数转换的摄像装置，以及包括该摄像装置的电子设备。
背景技术
例如，专利文献1公开了一种包括相关双采样电路、时间延迟积分帧存储器和TDI电路的固体成像传感器。相关双采样电路生成排列有预定数量行的帧，各行包括多个数字信号。TDI帧存储器保存早于第K帧生成的第K-1帧(K是整数)。TDI电路执行TDI处理，TDI处理将第K帧内预定地址处的行与距第K-1帧内预定地址一定距离的行相加。
引用文献列表
专利文献
专利文献1：日本待审查专利申请公开第2021-34862号
发明内容
现在，在用作线性传感器的摄像装置中，需要降低芯片成本和功耗。
因此，期望提供一种能够降低芯片成本和功耗的摄像装置和电子设备。
根据本公开的一个实施方案的摄像装置包括：一个或多个光接收像素，其通过光电转换生成与接收到的光量相对应的电荷；一个或多个模数转换电路，其针对各个所述光接收像素设置并且将从所述一个或多个光接收像素中的各者读取的模拟信号转换为数字信号；以及多个，各像素单元包括所述一个或多个光接收像素和所述一个或多个模数转换电路。所述多个像素单元布置为使所述一个或多个光接收像素在第一方向上彼此相邻的两个像素单元中彼此相邻。
根据本公开的一个实施方案的电子设备包括根据本公开的一个实施方式的上述摄像装置。
在根据本公开的一个实施方案的摄像装置和根据一个实施方案的电子设备中，在各自包括所述一个或多个光接收像素和所述一个或多个模数转换电路的所述多个像素单元中，针对各个所述光接收像素设置的所述一个或多个模数转换电路和在所述第一方向上彼此相邻的两个像素单元中的所述一个或多个光接收像素布置为彼此相邻。这减少了帧存储器。
附图说明
图1是示出了根据本公开实施方案的摄像装置的示意性构造的框图。
图2是示出了图1所示的摄像装置的使用示例的图。
图3是示出了图1所示的成像传感器的堆叠结构的示例的示意图。
图4是示出了图3所示的光接收芯片的构造示例的框图。
图5是示出了图3所示的电路芯片的构造示例的框图。
图6是示出了图5所示的像素AD转换器的构造示例的框图。
图7是示出了图6所示的ADC的构造示例的框图。
图8是示出了图1所示的成像传感器(像素单元)的构造示例的示意图。
图9是示出了图8所示的像素单元的像素阵列部的阵列单元的示例的平面示意图。
图10是示出了图9中的像素单元的像素阵列部的布局示例的图。
图11是图9所示的两个像素单元的等效电路图。
图12是示出了图5所示的信号处理电路的一个构造示例的框图。
图13是示出了图3所示的成像传感器的操作示例的时序图。
图14是说明图12所示的信号处理电路的运算的图。
图15是示出了根据本公开的变形例1的成像传感器的像素单元U的阵列单元和像素阵列部的布局的示例的图。
图16是示出了根据本公开的变形例1的成像传感器的像素单元U的阵列单元和像素阵列部的布局的另一示例的图。
图17是示出了根据本公开的变形例1的成像传感器的像素单元U的阵列单元和像素阵列部的布局的其他示例的图。
图18是根据本公开的变形例2的成像传感器的像素单元的阵列单元的等效电路图。
图19A是示出了图18所示的阵列单元的像素单元的配线布局的示例的示意图。
图19B是示出了图18所示的阵列单元的像素单元的配线布局的另一示例的示意图。
图20是示出了图18所示的成像传感器的操作示例的时序图。
图21是示出了根据本公开的变形例3的成像传感器的像素单元U的阵列单元和像素阵列部的布局的示例的图。
图22A是示出了图21所示的像素单元的阵列单元的ADC的布局的示例的图。
图22B是示出了图21所示的像素单元的阵列单元的ADC的布局的另一示例的图。
图22C是示出了图21所示的像素单元的阵列单元的ADC的布局的其他示例的图。
图22D是示出了图21所示的像素单元的阵列单元的ADC的布局的其他示例的图。
图23是示出了根据本公开的变形例3的成像传感器的像素单元的阵列单元的另一示例和像素阵列部的布局示例的图。
图24是根据本公开的变形例4的成像传感器的像素单元的阵列单元的等效电路图。
图25是示出了构成图24所示的像素单元的光接收像素的平面布局的示例的图。
图26是根据本公开的变形例5的成像传感器的像素单元的阵列单元的等效电路图。
图27是示出了构成图26所示的像素单元的光接收像素的平面布局的示例的图。
图28是示出了与图27所示的线I-I'相对应的成像传感器的截面构造的示例的示意图。
图29是示出了图26所示的成像传感器的操作示例的时序图。
具体实施方式
在下文中，将参照附图详细说明本公开的一个实施方案。以下说明是本公开的具体示例，并且本公开不限于以下模式。另外，本公开不限于各图中所示的部件的布置、尺寸、尺寸比等。注意的是，将按照以下顺序进行说明。
1.实施方案(在一个方向上彼此相邻的像素之间共用两个FD的摄像装置的示例)
2.变形例1(像素单元的另一构造示例)
3.变形例2(像素单元的其他构造示例)
4.变形例3(像素单元的其他构造示例)
5.变形例4(像素单元的其他构造示例)
6.变形例5(像素单元的其他构造示例)
<1.第一实施方案>
图1示出了根据本公开的一个实施方案的摄像装置(摄像装置1)的构造示例。摄像装置1是拍摄图像数据的装置，并且包括例如光学单元100、成像传感器200、存储单元300、控制单元400和通信单元500。
光学单元100收集入射光并且将光引导至成像传感器200。成像传感器200拍摄图像数据。成像传感器200经由信号线将图像数据供给至存储单元300。
存储单元300存储图像数据。控制单元400控制成像传感器200以使成像传感器200拍摄图像数据。例如，控制单元400经由信号线向成像传感器200供给表示摄像时序的垂直同步信号VSYNC。
通信单元500从存储单元300读取图像数据，并且将图像数据发送到外部。
图2示出了使用图1所示的摄像装置1的示例。如图2所示，例如，在具有带式输送机600等的工厂中使用摄像装置1。
带式输送机600以恒定速度沿预定方向(例如，在图2的箭头的方向)移动被摄体610。摄像装置1固定在带式输送机600附近，并且拍摄被摄体610的图像以生成图像数据。生成的图像数据例如用于检查是否存在缺陷。这实现了工厂自动化(FA)。
注意，摄像装置1不限于这种构造。例如，摄像装置1可以具有摄像装置1相对于被摄体以恒定速度移动以拍摄图像(例如在航拍中)的构造。
[成像传感器的构造]
图3示出了图1所示的成像传感器200的堆叠结构的示例。例如，成像传感器200具有堆叠有光接收芯片201和电路芯片202的构造。光接收芯片201和电路芯片202经由诸如过孔等连接而彼此电连接。注意，除了过孔之外，还可以使用Cu-Cu接合或凸块等将光接收芯片201和电路芯片202电连接。
图4示出了图3所示的光接收芯片201的构造示例。例如，光接收芯片201包括像素阵列部210和外围电路220。
在像素阵列部210中，以二维阵列排列多个像素电路212。例如，像素阵列部210划分为多个像素块211。在这些像素块211中的各者中，例如，像素电路212排列成四行两列。
例如，在外围电路220中设置有供给DC(直流)电压的电路等。
图5示出了图3所示的电路芯片202的构造示例。电路芯片202包括DAC(数模转换器)、像素驱动电路232、时间码生成器233、像素AD转换器234和垂直扫描电路235。电路芯片202还包括控制电路236、信号处理电路250、图像处理电路260以及输出电路237。
DAC 231DAC 231在预定的AD转换周期上通过DA(数模)转换生成基准信号。例如，使用锯齿状斜坡信号作为基准信号。DAC 231将基准信号供给至像素AD转换器234。
时间码生成器233生成表示AD转换时段内的时间的时间码。例如，通过计数器来实现时间码生成器233。例如，使用格雷码(gray code)计数器作为计数器。时间码生成器233将时间码供给至像素AD转换器234。
像素驱动电路232驱动各个像素电路212以生成模拟像素信号。
像素AD转换器234执行将各个像素电路212的模拟信号(即，像素信号)转换为数字信号的AD转换。像素AD转换器234被多个集群240分割。各个集群240针对各个像素块211设置，并且将相应像素块211中的模拟信号转换为数字信号。
像素AD转换器234通过AD转换生成排列有数字信号的图像数据作为帧，并且将图像数据供给至信号处理电路250。在下文中，将在该帧中，在水平方向上排列的一组数字信号称为“行”。各行分配作为表示该行在垂直方向上的位置的地址的行地址。
垂直扫描电路235驱动像素AD转换器234，以使像素AD转换器234执行AD转换。
信号处理电路250对帧执行预定的信号处理。作为信号处理，执行包括CDS处理和TDI处理的各种类型的处理。信号处理电路250将处理后的帧供给至图像处理电路260。
图像处理电路260对从信号处理电路250供给的帧执行预定的图像处理。作为图像处理，执行图像识别处理、黑电平校正处理、图像校正处理或去马赛克处理等。图像处理电路260将处理后的帧供给至输出电路237。
输出电路237将经过图像处理后的帧输出至外部。
控制电路236与垂直同步信号VSYNC同步地控制DAC 231、像素驱动电路232、垂直扫描电路235、信号处理电路250、图像处理电路260和输出电路237的操作时序。
[像素AD转换单元的构造示例]
图6示出了图5所示的像素AD转换器234的构造示例。在该像素AD转换器234中，以二维阵列的形式排列多个ADC 241。ADC 241分别针对各个像素电路212布置。例如，在像素电路212各自具有N行(其中N是整数)和M列(其中M是整数)的情况下，布置有N×M个ADC241。
在各个集群240中，布置有与像素块211中像素电路212的数量相同数量的ADC241。例如，在像素电路212在像素块211中排列成四行两列的情况下，ADC 241在集群240中也排列成四行两行。
ADC 241对由相应像素电路212生成的模拟像素信号执行AD转换。在AD转换中，ADC241将像素信号与基准信号进行比较，并且在比较结果反转时保持时间码。然后，ADC 241输出保持的时间码作为AD转换的数字信号。
针对集群240的各列设置中继器部246。例如，在集群240的列数为M/2的情况下，布置M/2个中继器部。中继器部246传输时间码。中继器部246将时间码从时间码生成器233传输至ADC 241。中继器部246还将数字信号从ADC 241传输至信号处理电路250。数字信号的传输也称为数字信号的“读取”。
注意，图中括号中的数字表示ADC 241的数字信号的读取顺序的示例。例如，首先读出第一行的奇数列中的数字信号，第二读出第一行的偶数列中的数据信号。第三读出第二行的奇数列中的数字信号，第三读出第二行的偶数列中的数据信号。然后，以类似的方式依次读出相应行的奇数列和偶数列中的数字信号。
还在图6中，示出了针对各个像素电路212设置ADC 241的示例，但是实施方案不限于此构造。构造可以是使得多个像素电路212共用一个ADC 241。
[ADC的构造]
图7示出了图6所示的ADC 241的构造示例。ADC 241包括例如差分输入电路242、正反馈电路243、锁存控制电路244和多个锁存电路245。
虽然下面将说明细节，但是像素电路212和差分输入电路242的一部分布置在光接收芯片201中，并且与光接收像素P一起构成单元U。差分输入电路242的其余部分和后续电路布置在电路芯片202中。
差分输入电路242将来自像素电路212的像素信号与来自DAC 231的基准信号进行比较。该差分输入电路242向正反馈电路243供给表示比较结果的比较结果信号。
正反馈电路243将输出的一部分与输入(比较结果信号)相加，并且向锁存控制电路244供给该输入作为输出信号VCO。
锁存控制电路244根据来自垂直扫描电路235的控制信号×WORD，使多个锁存电路245在输出信号VCO反相时保持时间码。
锁存电路245根据锁存控制电路244的控制来保持来自中继器部246的时间码。针对时间码的比特数设置锁存电路245。例如，在时间码为15比特的情况下，在ADC 241中设置15个锁存电路245。另外，保持的时间码由中继器部246读出作为AD转换的数字信号。
如上所述，ADC 51将来自像素电路的像素信号转换为数字信号。
[信号处理电路的构造示例]
图8示出了图5所示的信号处理电路250的构造示例。信号处理电路250包括多个选择器251、多个运算电路252、CDS帧存储器253和TDI帧存储器254。
选择器251分别针对集群240的各列，换言之，针对中继器部246各者布置。例如，在集群240中排列有两列ADC 241的情况下，针对每两列ADC 241设置选择器251。针对ADC 241的每一列设置运算电路252。例如，在存在M列ADC 241的情况下，设置M/2个选择器251和M个运算电路252。
如上所述，中继器部246按顺序输出奇数列中的数字信号和偶数列中的数字信号。
选择器251根据控制电路236的控制来选择数字信号的输出目的地。例如，在中继器部246输出奇数列中的数字信号的情况下，选择器251将数字信号输出至与奇数列相对应的运算电路252，而在中继器部246输出偶数列中的数据信号的情况中，选择器251将数字信号输出至与偶数列相对应的运算电路252。
运算电路252对来自选择器251的数字信号执行CDS处理和TDI处理。
这里，数字信号包括P相电平和D相电平。P相电平表示当像素电路212被复位信号RSTs初始化时的电平。相比之下，D相电平表示当通过传输信号TRs传输电荷时与曝光量相对应的电平。P相电平也被称为复位电平，并且D相电平也被称为信号电平。
在CDS处理中，M个运算电路252使CDS帧存储器253保持排列有P相电平的P相帧。然后，M个运算电路252针对每个像素确定P相电平与D相电平之间的差，并且生成排列有差数据的CDS帧。
然后，在TDI处理中，M个运算电路252使TDI帧存储器254保持第一CDS帧。接下来，M个运算电路252将CDS处理之后的第二帧的CDS帧中预定地址处的行与距第一帧的帧中预定地址一定距离的地址处的行相加。被摄体的移动距离越快，要添加的地址之间的距离的值就设置地越大。例如，将要添加的地址之间的距离设置为“1”。在这种情况下，相邻的行被添加在一起。在第二帧和后续帧中，对于第K CDS帧(K是整数)，早于该帧生成的第K-1CDS帧被保持在TDI帧存储器254中。
另外，M个运算电路252将CDS帧和经过TDI处理之后的TDI帧供给至图像处理电路260。
图9是用于说明图8所示的信号处理电路250的计算的图。
多个像素电路212中的各者通过光电转换生成模拟像素信号，并且将模拟像素信号供给至像素AD转换器234。在像素AD转换器234中，以二维阵列布置着多个ADC 241。多个ADC 241将模拟像素信号转换为数字信号，并且经由中继器部360将数字信号传输至运算电路252。数字信号具有复位电平和与曝光量相对应的信号电平。ADC 241中的各者在复位电平之后输出信号电平。
CDS电路430使CDS帧存储器440保持排列有P相电平的第一P相帧。当输入D相电平时，CDS电路430从CDS帧存储器440中读出P相帧，并且执行CDS处理以确定P相电平与D相电平之间的差。然后，CDS电路430用CDS处理之后的第一CDS帧更新CDS帧存储器440，并使TDI帧存储器450保持该CDS帧。
然后，CDS电路430使CDS帧存储器440保持第二P相帧。当输入D相电平时，CDS电路430从CDS帧存储器440中读出P相帧，并且执行第二CDS处理以确定P相电平与D相电平之间的差。然后，CDS电路430用CDS处理之后的第二CDS帧更新CDS帧存储器440。
接着，TDI电路420从TDI帧存储器450读出第K-1CDS帧中的预定地址处的行，并且从CDS帧存储器440读出距第K帧中预定地址一定距离(例如，相邻)的地址处的行。然后，TDI电路420将这些行相加，并且用相加的行更新TDI帧存储器450。
在第三帧和后续帧中，将重复执行与如上所述的针对第二帧的处理类似的处理。然而，在第三帧和后续帧中，要累积的行的数量增加了一行。累积数量会增加，直到达到一定次数(例如四次)。这样的处理生成了排列有累积数据的TDI帧。
[像素单元的构造]
图10示出了像素单元U的构造的示例。如上所述，像素电路212和ADC 241的一部分(例如，差分输入电路242的一部分)与光接收像素P一起设置在光接收芯片201中。像素单元U包括光接收像素P和设置有ADC 241的一部分的电路部。光接收像素P和电路部(下文中，称为ADC 241)具有大致相同的形成区域，并且在被摄体的移动方向(例如，X轴方向)上并排设置。
图11示出了当像素单元U排列在像素阵列部210中时阵列单元的示例。图12示出了图11所示的像素单元U的像素阵列部210的布局的示例。图13示出了图11所示的两个像素单元U的像素电路212的构造示例。
在像素阵列部210中，以二维阵列排列着多个像素单元，其中X轴方向上彼此相邻的两个像素单元U作为一个阵列单元。如图11所示，构成阵列单元的两个像素单元U1和U2布置为使得各个光接收像素PA和PB彼此相邻。换言之，在构成阵列单元的两个像素单元U1和U2中，PA和PB以及针对各个PA和PB设置的ADC 241布置为相对于彼此镜像反转。
在像素阵列部210中，在X轴方向和Y轴方向上排列着包括像素单元U1和U2的多个阵列单元。即，在X轴方向上彼此相邻的阵列单元中，ADC 241布置为彼此相邻。在Y轴方向上，各个光接收像素P和ADC 241彼此相邻。
光接收像素PA和PB具有彼此共同的部件。以下，为了将光接收像素PA和PB的部件彼此区分，将识别码A附接至光接收像素PA的部件的码的末尾，并且将识别码B附接至光接收像素PB的部件的码的末尾。在不需要将光接收像素PA和PB的部件彼此区分的情况下，省略光接收像素PA和PB的码的末尾处的识别码。
光接收像素PA和PB各自具有例如一个光电二极管PD、两个传输晶体管TR-1和TR-2、浮动扩散层FD、复位晶体管RST、放大晶体管AMP和选择晶体管SEL。例如，使用nMOS(n沟道金属氧化物半导体)晶体管作为传输晶体管TR-1和TR-2、复位晶体管RST、放大晶体管AMP和选择晶体管SEL。
光电二极管PD通过光电转换生成电荷。
传输晶体管TR-1和TR-2根据来自像素驱动电路232的传输信号TX将电荷从光电二极管PD传输至浮动扩散层FD。
浮动扩散层FD累积传输的电荷，并且根据电荷量生成电压。
复位晶体管RST根据来自像素驱动电路232的复位信号RSTs初始化浮动扩散层FD。
放大晶体管AMP的栅极电极和漏极电极分别连接至浮动扩散层FD和电源单元，放大晶体管AMP用作所谓的源极跟随器电路的输入部分，源极跟随器电路是针对由浮动扩散层FD保持的电压信号的读出电路。
当施加来自像素驱动电路232的选择信号SELs时，选择晶体管SEL进入导通状态，并且光接收像素P进入选择状态。
在本实施方案中，如上所述，构成阵列单元的两个像素单元U1和U2布置为使得各个光接收像素PA和PB彼此相邻。在相邻的光接收像素PA和PB的边界处分别设置光接收像素PA和PB的浮动扩散层FDA和FDB。浮动扩散层FDA和FDB分别由光接收像素PA和PB共用。即，在各个光接收像素PA和PB中生成的电荷分别传输至浮动扩散层FDA和FDB。
[成像传感器的操作示例]
图14是示出了成像传感器200的操作示例的时序图。在本实施方案中，各个光接收像素P具有两个输出目的地。例如，光接收像素PA中生成的电荷被传输至浮动扩散层FDA和FDB中的各者。像素电路212和ADC 231连接至浮动扩散层FDA和FDB中的各者。因此，一个ADC电路进行处理所需的时间是两个帧周期。
在被摄体的运动方向(X轴方向)上相邻地设置共用浮动扩散层FDA和FDB的光接收像素PA和PB。即，光接收像素PA和PB具有相互不同的曝光时序。在各个光接收像素PA和PB中生成的电荷分别在浮动扩散层FDA和FDB中被模拟相加，然后被读出至像素电路212。
例如，在帧1(P相)中，光接收像素PA中生成的电荷被传输至浮动扩散层FDA，并且在帧2期间保持传输至浮动扩散层FDA的电荷。接着，在帧3中，输出与浮动扩散层FDA的电压相对应的电压作为像素电压(D相)。在此期间，各个像素电路212的模拟信号(即，像素信号)被转换为数字信号。另外，在帧2中，光接收像素PA中生成的电荷被传输至的浮动扩散层FDB(处于P相)，并且在帧3期间保持传输至浮动扩散层FDB的电荷。接着，在帧4中，输出与浮动扩散层FDB的电压相对应的电压作为像素电压(D相)。在此期间，各个像素电路212的模拟信号(即，像素信号)被转换为数字信号。
例如，在帧3(P相)中，光接收像素PB中生成的电荷被传输至浮动扩散层FDA，并且在帧4中保持传输至浮动扩散层FDA的电荷。接着，在帧5中，输出与浮动扩散层FDA的电压相对应的电压作为像素电压(D相)。在此期间，各个像素电路212的模拟信号(即，像素信号)被转换为数字信号。另外，在帧4(P相)中，光接收像素PB中生成的电荷被传输至浮动扩散层FDB，并且在帧5中保持传输至浮动扩散层FDB的电荷。接着，在帧6中，输出与浮动扩散层FDB的电压相对应的电压作为像素电压(D相)。在此期间，各个像素电路212的模拟信号(即，像素信号)被转换为数字信号。
[工作和效果]
在本实施方案的摄像装置1中，光接收像素P和ADC 241构成在被摄体的运动方向(例如，X轴方向)上并排布置的像素单元U，并且光接收像素P布置为在X轴方向上彼此相邻的两个像素单元中彼此相邻。这减少了帧存储器。
在TDI相加处理中，将在偏移时刻拍摄的多条数据相加。因此，需要与相加的帧的数量(也称为TDI级的数量)相对应的帧存储器。因为帧存储器在芯片上占据大区域，因此需要的大体积的帧存储器导致大的芯片尺寸和芯片成本的增加。此外，帧存储器的操作所需的功耗相对于整体而言并不小，这也会产生影响。
相比之下，在本实施方案中，光接收像素P设置为在X轴方向上彼此相邻的两个像素单元中彼此相邻。因此，一些TDI相加目标首先以电荷状态进行相加，然后进行AD转换，并且对剩余的TDI相加目标进行数字TDI相加。这使得能够减少在数字相加期间要使用的帧存储器。
具体地，在被摄体的运动方向(例如，X轴方向)上并排布置有光接收像素P和ADC241的像素单元U中，设置在各自光接收像素PA和PB中的两个浮动扩散层FDA和FDB在X轴方向上彼此相邻的像素单元U之间共用。各个光接收像素PA和PB的信号在这两个浮动扩散层FDA和FDB中相加，并且在连接至各个浮动扩散层PA和PB的ADC 241中进行数字转换。这实现了原始TDI操作。因此，可以将帧存储器减半。
如上所述，本实施方案的摄像装置1使得能够降低芯片成本和功耗。
此外，在本实施方案的摄像装置1中，如果帧速率(扫描速率)相同，则可以花费两倍的时间执行AD转换。另外，使用与普通摄像装置相同的时间处理使得能够将扫描速率加倍。
接下来，将对本公开的变形例1至5进行说明。在下文中，与上述实施方案的部件类似的部件由相同的附图标记表示，并且将适当地省略这些部件的说明。
<2.变形例1>
图15示出了根据本公开的变形例1的成像传感器200的像素单元U的阵列单元以及像素阵列部210的像素单位U的布局的示例。图16示出了根据本公开的变形例1的成像传感器200的像素单元U的阵列单元和像素阵列部210的像素单位U的布局的另一示例。图17示出了根据本公开的变形例1的成像传感器200的像素单元U的阵列单元和像素阵列部210的像素单位U的布局的其他示例。
在上述实施方案中，示出了在被摄体的运动方向(例如，X轴方向)上并排设置具有大致相同形成面积的光接收像素P和ADC 241的示例，但本公开不限于此。
例如，ADC 241的形成面积可以是光接收像素P的形成面积的整数倍。例如，如图15所示，ADC 241的形成面积可以是光接收像素的形成面积的两倍、三倍或更多。
ADC 241的形成面积可以是使得相邻像素单元U的ADC 241的总形成面积例如是光接收像素P的形成面积的整数倍。即，例如，如图16所示，ADC 241的形成面积可以是相对于光接收像素P的形成面积的1/2。
另外，如图17所示，例如，在ADC 241全部设置在电路芯片202侧的情况下，可以去除光接收芯片201中的ADC 241的形成面积。
<3.变形例2>
图18是根据本公开的变形例2的成像传感器200的像素单元U的阵列单元的等效电路图。图19A示出了图18所示的像素单元的阵列单元和配线布局的示例。图19B示出了图18所示的像素单元的阵列单元和配线布局的另一示例。
在上述实施方案中，示出了像素单元U具有一个光接收像素P的示例，但是构成像素单元U的光接收像素P的数量不限于此。
构成像素单元U的光接收像素P的数量可以包括两个或多个光接收像素。图18示出了在各自具有两个光接收像素P的两个像素单元U被设置为一个阵列单元的情况下像素电路212的构造示例。
构成阵列单元的两个像素单元U1和U2分别具有两个光接收像素PA和PB以及光接收像素PC和PD。在构成阵列单元的两个像素单元U1和U2中，在X轴方向上依次邻近地布置光接收像素PA、PB、PC和PD。在光接收像素PA、PB、PC和PD中，设置有浮动扩散层FDA、FDB、FDC和FDD。
如图19A所示，例如，浮动扩散层FDA、FDB、FDC和FDD分别设置在光接收像素PA与光接收像素PB之间的边界处以及光接收像素PC与光接收像素PD之间的边界处。在这种情况下，例如，如图19A所示的配线使得位于各个边界处的浮动扩散层FDA、FDB、FDC和FDD在四个光接收像素PA、PB、PC和PD之间共用。
或者，例如，如图19B所示，浮动扩散层FDA、FDB、FDC和FDD可以设置在光接收像素PA、PB、PC和PD中各者中。在这种情况下，例如，如图19B所示的配线使得位于各个边界处的浮动扩散层FDA、FDB、FDC和FDD在四个光接收像素PA、PB、PC和PD之间共用。
图20是示出了该变形例的成像传感器200的操作示例的时序图。在该变形例中，各个光接收像素PA、PB、PC和PD具有四个输出目的地。像素电路212和ADC 231连接至浮动扩散层FDA、FDB、FDC和FDD各者。因此，一个ADC电路进行处理所需的时间是四个帧周期。
以这种方式，在该变形例中，作为在像素阵列部210中排列时的阵列单元，相邻地布置四个光接收像素PA、PB、PC和PD，使得共用四个浮动扩散层FDA、FDB、FDC和FDD。这使得即使布置在一个像素中的浮动扩散层FD和传输晶体管TR的数量增加到例如四个，也可以进一步延长AD周期。
<4.变形例3>
图21示出了根据本公开的变形例3的成像传感器200的像素单元U的阵列单元以及像素阵列部210的像素单位U的布局的示例。
在上述实施方案中，示出了各个光接收像素P和ADC 241在Y轴方向上彼此相邻设置的示例，但是包括两个像素单元U的阵列单元的布局不限于此。
如图21所示，例如，包括两个像素单元U的阵列单元可以布置为例如，在Y轴方向上仅向X轴方向偏移构成像素单元U的光接收像素P的量。即，ADC 241可以布置成在Y轴方向上与光接收像素P相邻。
另外，如图21所示，在ADC 241布置在光接收像素P旁边的情况下，可以适当地改变各个像素单元U中的ADC 241的布局。
例如，如图22A所示，可以以光接收像素P的1/2宽度将ADC 241设置在包括两个像素单元U的阵列单元的两侧。
例如，如图22B所示，与光接收像素P的形成面积相对应的ADC 241可以在Y轴方向上设置在构成阵列单元的两个像素单元U中的一个或另一个上。
例如，如图22C所示，ADC 241可以在Y轴方向上以L形状布置在构成阵列单元的两个像素单元U中的一个或另一个上。
例如，如图22D所示，ADC 241可以划分为与光接收像素P的形成面积相对应，并且在X轴方向和Y轴方向两者上布置在构成阵列单元的两个像素单元U上。
注意，在图21中，示出了例如在被摄体的运动方向(例如，X轴方向)上并排设置具有大致相同形成面积的光接收像素P和ADC 241的示例，但是本公开不限于此。例如，如图23所示，ADC 241可以在光接收像素P的Y轴方向上与包括两个像素单元U的阵列单元相邻地布置，各像素单元U具有ADC 241，ADC 241具有光接收像素P的两倍大的形成面积。
<5.变形例4>
图24是根据本公开的变形例4的成像传感器200的像素单元U的阵列单元的等效电路图。图25示出了图24所示的阵列单元的像素单元U的布局示例。
可以在构成像素单元U的各个光接收像素P中设置放电晶体管OFG。放电晶体管OFG根据来自像素驱动电路232的驱动信号OFG释放累积在光电二极管PD中的电荷。
这使得该变形例的成像传感器200能够在任何时刻对光电二极管PD进行复位。即，可以随意地设置曝光时间。
<6.变形例5>
图26是根据本公开的变形例5的成像传感器200的像素单元U的阵列单元的等效电路图。图27示出了构成图26所示的像素单元U的光接收像素P的平面布局的示例。图28示出了与图27所示的线I-I’相对应的光接收像素P的截面构造的示例。图29是示出了成像传感器200的操作示例的时序图。
在构成像素单元U的光接收像素P中可以进一步设置有存储器部MEM。具体地，存储器部MEM-1和MEM-2可以分别设置在光电二极管PDA与浮动扩散层FDA和FDB之间以及光电二极管PDB与浮动扩散层FDA和FDB之间。
存储器部MEM-1和MEM-2例如设置在半导体基板中与光电二极管PD不同的层中。存储器部MEM-1和MEM-2临时地保持在光电二极管PD中生成的电荷。
这使得可以最小化P相和D相中各者的时段，这是因为在该变形例的成像传感器200中，浮动扩散层FD不需要保持光电二极管PD中生成的电荷。
如上所述，虽然已经参考实施方案和变形例1至5对本公开进行了说明，但是本技术不限于上述实施方案等，并且各种变形例是可能的。
需要注意的是，本文记载的效果仅为示例，并且不限于其说明，并且还可以存在其他效果。
需要注意的是，本公开可以具有以下构造。利用以下构造的技术，在各自包括一个或多个光接收像素和一个或多个模数转换电路的多个像素单元中，针对各个光接收像素设置的一个或多个模数转换电路，以及在第一方向上彼此相邻的两个像素单元中的一个或者多个光接收像素，布置为彼此相邻。这减少了帧存储器。因此，可以降低芯片成本和功耗。
(1)
一种摄像装置，包括：
一个或多个光接收像素，其通过光电转换生成与接收到的光量相对应的电荷；
一个或多个模数转换电路，其针对各个所述光接收像素设置并且将从所述一个或多个光接收像素中各者读取的模拟信号转换为数字信号；和
分别包括所述一个或多个光接收像素和所述一个或多个模数转换电路的多个像素单元，其中
所述多个像素单元布置为使所述一个或多个光接收像素在第一方向上彼此相邻的两个像素单元中彼此相邻。
(2)
根据(1)所述的摄像装置，其中
所述一个或多个光接收像素包括相应的一个或多个浮动扩散层，并且
所述一个或多个浮动扩散层在所述多个像素单元之间共用，所述多个像素单元设置为使所述一个或多个光接收像素在所述第一方向上彼此相邻。
(3)
根据(1)或(2)所述的摄像装置，其中，在平面图中，包括所述一个或多个模数电路的至少一部分的电路部设置为与所述一个或多个光接收像素平行。
(4)
根据(3)所述的摄像装置，其中，所述电路部设置为在所述第一方向上与所述一个或多个光接收像素平行。
(5)
根据(4)所述的摄像装置，其中，所述多个像素单元进一步设置为使所述一个或多个光接收像素在与所述第一方向正交的第二方向上彼此相邻。
(6)
根据(5)所述的摄像装置，其中，在与所述第一方向正交的所述第二方向上，所述多个像素单元进一步设置为与所述第一方向偏移构成所述多个像素单元的所述一个或多个光接收像素的量。
(7)
根据(3)所述的摄像装置，其中，所述电路部设置为在与所述第一方向正交的所述第二方向上与所述一个或多个光接收像素平行。
(8)
根据(7)所述的摄像装置，其中，在与所述第一方向正交的所述第二方向上，所述多个像素单元进一步设置为与所述第一方向偏移构成所述多个像素单元的所述一个或多个光接收像素的量。
(9)
根据(3)至(8)中任一项所述的摄像装置，其中，所述多个像素单元中的所述一个或多个模数电路的形成面积是所述光接收像素的形成面积的1/2或整数倍。
(10)
根据(2)至(9)中任一项所述的摄像装置，其中，所述光接收像素还包括：光接收部，其通过光电转换生成与接收到的光量相对应的电荷；两个第一传输晶体管，其将在所述光接收部中生成的所述电荷传输至由两个所述像素单元共用的两个所述浮动扩散层中；以及像素电路，其将基于所述电荷的像素信号输出至所述模数转换电路。
(11)
根据(10)所述的摄像装置，其中，所述像素电路还包括放电晶体管，所述放电晶体管在任何时刻对所述光接收部进行复位。
(12)
根据(3)至(11)中任一项所述的摄像装置，包括：
在所述第一方向上依次布置的第一像素单元、第二像素单元、第三像素单元和第四像素单元，作为所述多个像素单元，其中
所述各个像素单元的所述一个或多个光接收像素相邻地布置在彼此相邻的所述第一像素单元和所述第二像素单元中以及布置在彼此相邻的所述第三像素单元和所述第四像素单元中，并且所述各个像素单元的所述电路部相邻地布置在彼此相邻的所述第二像素单元和所述第三像素单元中。
(13)
根据(12)所述的摄像装置，其中
所述第一像素单元包括一个第一光接收像素和一个第一浮动扩散层，
所述第二像素单元包括一个第二光接收像素和一个第二浮动扩散层，并且
所述第一浮动扩散层和所述第二浮动扩散层设置在相邻设置的所述第一光接收像素与所述第二光接收像素之间的边界处，并且由所述第一像素单元和所述第二像素单元共用。
(14)
根据(13)所述的摄像装置，其中
所述第一像素单元和所述第二像素单元具有相互不同的曝光时序，并且
在所述第一光接收像素中生成的电荷和在所述第二光接收像素中生成的电荷分别在所述第一浮动扩散层和所述第二浮动扩散层中被模拟相加，然后被读出至像素电路，所述像素电路将基于所述电荷的像素信号输出至所述模数转换电路。
(15)
根据(14)所述的摄像装置，其中
在所述第一光接收像素中生成的所述电荷在第一帧时段中被传输至所述第一浮动扩散层，并且在第二帧时段中被传输至所述第二浮动扩散层，并且
在所述第二光接收像素中生成的所述电荷在所述第二帧时段中被传输至所述第一浮动扩散层，并且在第三帧时段中被传输至所述第二浮动扩散层。
(16)
根据(1)至(15)中任一项所述的摄像装置，还包括信号处理器，所述信号处理器对针对各个所述光接收像素获得的多个所述数字信号执行延时相加处理。
(17)
一种电子设备，包括摄像装置，所述摄像装置包括：
一个或多个光接收像素，其通过光电转换生成与接收到的光量相对应的电荷；
一个或多个模数转换电路，其针对各个所述光接收像素设置并且将从所述一个或多个光接收像素中各者读取的模拟信号转换为数字信号；和
分别包括所述一个或多个光接收像素和所述一个或多个模数转换电路的多个像素单元，其中
所述多个像素单元布置为使所述一个或多个光接收像素在第一方向上彼此相邻的两个像素单元中彼此相邻。
本申请要求基于2021年11月1日向日本专利局提交的日本专利申请第2021-178914号的优先权，其全部内容通过引用并入在本申请中。
本领域技术人员应当理解的是，只要在所附权利要求或其等同物的范围内，根据设计要求和其他因素，可以进行各种变形、组合、子组合和替换。

Claims (17)

1.一种摄像装置，包括：
一个或多个光接收像素，其通过光电转换生成与接收到的光量相对应的电荷；
一个或多个模数转换电路，其针对各个所述光接收像素设置并且将从所述一个或多个光接收像素中的各者读取的模拟信号转换为数字信号；以及
分别包括所述一个或多个光接收像素和所述一个或多个模数转换电路的多个像素单元，其中
所述多个像素单元布置为使所述一个或多个光接收像素在第一方向上彼此相邻的两个像素单元中彼此相邻。
2.根据权利要求1所述的摄像装置，其中
所述一个或多个光接收像素分别包括一个或多个浮动扩散层，并且
所述一个或多个浮动扩散层在所述多个像素单元之间共用，所述多个像素单元设置为使所述一个或多个光接收像素在所述第一方向上彼此相邻。
3.根据权利要求1所述的摄像装置，其中，在平面图中，包括所述一个或多个模数电路的至少一部分的电路部与所述一个或多个光接收像素平行设置。
4.根据权利要求3所述的摄像装置，其中，所述电路部在所述第一方向上与所述一个或多个光接收像素平行设置。
5.根据权利要求4所述的摄像装置，其中，所述多个像素单元进一步设置为使所述一个或多个光接收像素在与所述第一方向正交的第二方向上彼此相邻。
6.根据权利要求5所述的摄像装置，其中，在与所述第一方向正交的所述第二方向上，所述多个像素单元进一步设置为向所述第一方向偏移构成所述多个像素单元的所述一个或多个光接收像素的量。
7.根据权利要求3所述的摄像装置，其中，所述电路部在与所述第一方向正交的第二方向上与所述一个或多个光接收像素平行设置。
8.根据权利要求7所述的摄像装置，其中，在与所述第一方向正交的所述第二方向上，所述多个像素单元进一步设置为向所述第一方向偏移构成所述多个像素单元的所述一个或多个光接收像素的量。
9.根据权利要求3所述的摄像装置，其中，所述多个像素单元中的所述一个或多个模数电路的形成面积是所述光接收像素的形成面积的1/2或整数倍。
10.根据权利要求2所述的摄像装置，其中，所述光接收像素还包括：光接收部，其通过光电转换生成与接收到的光量相对应的电荷；两个第一传输晶体管，其将在所述光接收部中生成的所述电荷传输至由所述两个像素单元共用的两个所述浮动扩散层中；以及像素电路，其将基于所述电荷的像素信号输出至所述模数转换电路。
11.根据权利要求10所述的摄像装置，其中，所述像素电路还包括放电晶体管，所述放电晶体管在任意时刻对所述光接收部进行复位。
12.根据权利要求3所述的摄像装置，包括：
在所述第一方向上依次布置的第一像素单元、第二像素单元、第三像素单元和第四像素单元，作为所述多个像素单元，其中
各个所述一个或多个光接收像素相邻地布置在彼此相邻的所述第一像素单元和所述第二像素单元中以及布置在彼此相邻的所述第三像素单元和所述第四像素单元中，并且各个所述电路部相邻地布置在彼此相邻的所述第二像素单元和所述第三像素单元中。
13.根据权利要求12所述的摄像装置，其中
所述第一像素单元分别包括一个第一光接收像素和第一浮动扩散层，
所述第二像素单元分别包括一个第二光接收像素和第二浮动扩散层，并且
所述第一浮动扩散层和所述第二浮动扩散层设置在相邻设置的所述第一光接收像素与所述第二光接收像素之间的边界处，并且由所述第一像素单元和所述第二像素单元共用。
14.根据权利要求13所述的摄像装置，其中
所述第一像素单元和所述第二像素单元具有相互不同的曝光时序，并且
分别在所述第一光接收像素中和在所述第二光接收像素中生成的电荷分别在所述第一浮动扩散层和所述第二浮动扩散层中被模拟相加，然后被像素电路读出，所述像素电路将基于所述电荷的像素信号输出至所述模数转换电路。
15.根据权利要求14所述的摄像装置，其中
在所述第一光接收像素中生成的电荷在第一帧时段中被传输至所述第一浮动扩散层，并且在第二帧时段中被传输至所述第二浮动扩散层，并且
在所述第二光接收像素中生成的电荷在所述第二帧时段中被传输至所述第一浮动扩散层，并且在第三帧时段中被传输至所述第二浮动扩散层。
16.根据权利要求1所述的摄像装置，还包括信号处理器，所述信号处理器对针对各个所述光接收像素获得的多个所述数字信号执行延时相加处理。
17.一种电子设备，包括摄像装置，所述摄像装置包括：
一个或多个光接收像素，其通过光电转换生成与接收到的光量相对应的电荷；
一个或多个模数转换电路，其针对各个所述光接收像素设置并且将从所述一个或多个光接收像素中各者读取的模拟信号转换为数字信号；以及
分别包括所述一个或多个光接收像素和所述一个或多个模数转换电路的多个像素单元，其中
所述多个像素单元布置为使所述一个或多个光接收像素在第一方向上彼此相邻的两个像素单元中彼此相邻。
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