WO2021044737A1 - 固体撮像素子、および、撮像装置 - Google Patents
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Definitions
- This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor that performs analog-to-digital conversion for each pixel, and an image pickup device.
- TDI time delay integration
- FA Vectory Automation
- aerial photography a time delay integration (TDI) sensor
- TDI sensor is a sensor that performs TDI processing that integrates the amount of electric charge while shifting the time according to the moving speed of the subject.
- a solid-state imaging device has been proposed in which two adjacent lines share a floating diffusion layer for one line, and the charges of the two lines are transferred to the floating diffusion layer at different times (for example, Patent Document). See 1.).
- TDI processing is realized by this charge transfer.
- This technology was created in view of this situation, and aims to improve the speed of AD conversion in a solid-state image sensor that performs time-delayed integration.
- the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is the transfer of a pair of photoelectric conversion elements, a pair of floating diffusion layers, and a pair of photoelectric conversion elements. It is a solid-state image pickup device including a transfer unit that switches the tip to any of the pair of floating diffusion layers and transfers charges to the transfer destination. This has the effect of improving the speed of AD conversion.
- the transfer unit transfers a charge from one of the pair of photoelectric conversion elements to the other of the pair of floating diffusion layers, and the pair of photoelectric conversion elements from the other.
- the process of transferring the electric charge to one of the floating diffusion layers may be performed at the same time. This has the effect of improving the speed of AD conversion as compared with the case where those transfers are performed in sequence.
- the transfer unit includes a first transfer transistor that transfers an electric charge from one of the pair of photoelectric conversion elements to one of the pair of floating diffusion layers, and the pair of photoelectric conversion elements.
- a second transfer transistor that transfers charges from one to the other of the pair of floating diffusion layers, and a third transfer transistor that transfers charges from the other of the pair of photoelectric conversion elements to one of the pair of floating diffusion layers.
- a fourth transfer transistor for transferring charges from the other of the pair of photoelectric conversion elements to the other of the pair of floating diffusion layers may be provided. This brings about the effect that each transfer destination of the pair of photoelectric conversion elements can be switched to any of the pair of floating diffusion layers.
- a pair of charge discharging transistors for discharging charges from each of the pair of photoelectric conversion elements may be further provided. This has the effect of initializing the photoelectric conversion element.
- a pair of reset transistors that initialize each of the pair of floating diffusion layers may be further provided. This has the effect of initializing the floating diffusion layer.
- a pair of conversion efficiency control transistors for controlling the charge-voltage conversion efficiency of the pair of floating diffusion layers may be further provided. This has the effect of changing the charge-voltage conversion efficiency.
- a pair of amplification transistors that amplify the voltage of each of the pair of floating diffusion layers to generate a pair of pixel signals
- a pair of selection transistors that select one of the pair of pixel signals. And may be further provided. This has the effect of outputting the selected pixel signal.
- an analog-to-digital converter that sequentially converts each of the pair of pixel signals into a digital signal may be further provided. This has the effect of generating a plurality of digital signals.
- an arithmetic circuit for integrating the digital signal may be further provided in this first aspect. This has the effect of performing digital TDI processing.
- the second aspect of the present technology is that the transfer destinations of the pair of photoelectric conversion elements, the pair of floating diffusion layers, and the pair of photoelectric conversion elements are switched to any of the pair of floating diffusion layers.
- It is an image pickup apparatus including a transfer unit that transfers electric charges to a transfer destination and a signal processing unit that converts a pixel signal corresponding to the amount of electric charges into a digital signal and processes it. As a result, the digital signal is processed, which has the effect of improving the speed of AD conversion.
- ADC Analog to Digital Converter
- FIG. 1 is a block diagram showing a configuration example of an image pickup apparatus 100 according to an embodiment of the present technology.
- the image pickup device 100 is a device for capturing image data, and includes an optical unit 110, a solid-state image sensor 200, a storage unit 120, a control unit 130, and a communication unit 140.
- the optical unit 110 collects the incident light and guides it to the solid-state image sensor 200.
- the solid-state image sensor 200 captures image data.
- the solid-state image sensor 200 supplies image data to the storage unit 120 via a signal line 209.
- the storage unit 120 stores image data.
- the control unit 130 controls the solid-state image sensor 200 to capture image data.
- the control unit 130 supplies the synchronization signal XHS indicating the imaging timing to the solid-state imaging device 200 via, for example, the signal line 208.
- the communication unit 140 reads the image data from the storage unit 120 and transmits it to the outside.
- FIG. 2 is a diagram for explaining a usage example of the image pickup apparatus 100 in the first embodiment of the present technology. As illustrated in the figure, the image pickup apparatus 100 is used in a factory or the like where a belt conveyor 510 is provided.
- the belt conveyor 510 moves the subject 511 in a predetermined direction at a constant speed.
- the image pickup apparatus 100 is fixed in the vicinity of the belt conveyor 510, and images the subject 511 to generate image data.
- the image data is used, for example, for inspection of the presence or absence of defects. As a result, FA is realized.
- the image pickup device 100 captures a subject 511 moving at a constant speed, but the present invention is not limited to this configuration.
- the image pickup device 100 may move at a constant speed to take an image of the subject, such as in aerial photography.
- FIG. 3 is a diagram showing an example of a laminated structure of the solid-state image sensor 200 according to the first embodiment of the present technology.
- the solid-state image sensor 200 includes a circuit chip 202 and a light receiving chip 201 laminated on the circuit chip 202. These chips are electrically connected via a connection such as a via. In addition to vias, it can also be connected by Cu-Cu bonding or bumps.
- FIG. 4 is a block diagram showing a configuration example of the light receiving chip 201 according to the first embodiment of the present technology.
- the light receiving chip 201 is provided with a pixel array unit 210 and a peripheral circuit 212.
- a plurality of pixels are arranged in a two-dimensional grid pattern in the pixel array unit 210.
- a set of pixels arranged in the horizontal direction is referred to as a "row” or a "line”
- a set of pixels arranged in the vertical direction is referred to as a "column”.
- the pixel array unit 210 is divided into a plurality of pixel blocks 211.
- each pixel block 211 for example, pixels of 8 rows ⁇ 2 columns are arranged.
- two pixels adjacent to each other in the column direction form one analog TDI circuit 220.
- the number of analog TDI circuits 220 in the pixel block 211 is 8 in 4 rows ⁇ 2 columns.
- the circuit configuration of the analog TDI circuit 220 will be described later.
- a circuit that supplies a DC (Direct Current) voltage is arranged in the peripheral circuit 212.
- FIG. 5 is a block diagram showing a configuration example of the circuit chip 202 according to the first embodiment of the present technology.
- a DAC Digital to Analog Converter
- a pixel drive circuit 252 a time code generation unit 253, a pixel AD conversion unit 254, and a vertical scanning circuit 255 are arranged on the circuit chip 202.
- a control circuit 256, a signal processing circuit 400, an image processing circuit 260, and an output circuit 257 are arranged on the circuit chip 202.
- the DAC 251 generates a reference signal by DA (Digital to Analog) conversion within a predetermined AD conversion period. For example, a saw blade-shaped lamp signal is used as a reference signal.
- the DAC 251 supplies the reference signal to the pixel AD conversion unit 254.
- the time code generation unit 253 generates a time code indicating the time within the AD conversion period.
- the time code generation unit 253 is realized by, for example, a counter. As the counter, for example, a Gray code counter is used.
- the time code generation unit 253 supplies the time code to the pixel AD conversion unit 254.
- the pixel drive circuit 252 drives each of the analog TDI circuits 220 to generate an analog pixel signal.
- the pixel AD conversion unit 254 performs AD conversion that converts each analog signal (that is, a pixel signal) of the analog TDI circuit 220 into a digital signal.
- the pixel AD conversion unit 254 is divided by a plurality of clusters 300.
- the cluster 300 is provided for each pixel block 211 and converts the analog signal in the corresponding pixel block 211 into a digital signal.
- the pixel AD conversion unit 254 generates image data in which digital signals are arranged by AD conversion as a frame and supplies the image data to the signal processing circuit 400.
- the vertical scanning circuit 255 drives the pixel AD conversion unit 254 to execute AD conversion.
- the signal processing circuit 400 performs predetermined signal processing on the frame. As signal processing, various processes including CDS (Correlated Double Sampling) processing and digital TDI processing are executed. The signal processing circuit 400 supplies the processed frame to the image processing circuit 260.
- the image processing circuit 260 executes predetermined image processing on the frame from the signal processing circuit 400. As image processing, image recognition processing, black level correction processing, image correction processing, demosaic processing, and the like are executed. The image processing circuit 260 supplies the processed frame to the output circuit 257.
- the output circuit 257 outputs the frame after image processing to the outside.
- the control circuit 256 controls the operation timings of the DAC 251 and the pixel drive circuit 252, the vertical scanning circuit 255, the signal processing circuit 400, the image processing circuit 260, and the output circuit 257 in synchronization with the synchronization signal XHS.
- FIG. 6 is a diagram showing a configuration example of the pixel AD conversion unit 254 according to the first embodiment of the present technology.
- a plurality of ADCs 310 are arranged in a two-dimensional grid pattern in the pixel AD conversion unit 254.
- the ADC 310 is arranged for each analog TDI circuit 220.
- N is an integer
- M is an integer
- the number of analog TDI circuits 220 is N ⁇ M / 2, so N ⁇ M. / 2 ADC 310s are arranged.
- each of the clusters 300 the same number of ADC 310s as the number of analog TDI circuits 220 in the pixel block 211 are arranged.
- the ADC 310 having 4 rows ⁇ 2 columns is also arranged in the cluster 300.
- the ADC 310 performs AD conversion on the analog pixel signal generated by the corresponding analog TDI circuit 220.
- the ADC 310 compares the pixel signal and the reference signal in the AD conversion, and holds the time code when the comparison result is inverted. Then, the ADC 310 outputs the held time code as a digital signal after AD conversion.
- a repeater unit 360 is arranged for each row of the cluster 300.
- M / 2 repeater units 360 are arranged.
- the repeater unit 360 transfers the time code.
- the repeater unit 360 transfers the time code from the time code generation unit 253 to the ADC 310.
- the repeater unit 360 transfers a digital signal from the ADC 310 to the signal processing circuit 400. This transfer of digital signals is also referred to as "reading" the digital signals.
- the numbers in parentheses indicate an example of the reading order of the digital signals of the ADC 310.
- the odd-numbered column digital signal in the first row is read first, and the even-numbered column digital signal in the first row is read second.
- the odd-numbered column digital signal in the second row is read out third, and the even-numbered column digital signal in the second row is read out fourth.
- the odd-numbered columns and even-numbered columns of the digital signals in each row are read out in order.
- ADC 310 is arranged for each analog TDI circuit 220, the configuration is not limited to this.
- a plurality of analog TDI circuits 220 may be configured to share one ADC 310.
- FIG. 7 is a block diagram showing a configuration example of the ADC 310 according to the first embodiment of the present technology.
- the ADC 310 includes a differential input circuit 320, a positive feedback circuit 330, a latch control circuit 340, and a plurality of latch circuits 350.
- analog TDI circuit 220 and a part of the differential input circuit 320 are arranged on the light receiving chip 201, and the rest of the differential input circuit 320 and the circuit in the subsequent stage are arranged on the circuit chip 202.
- the differential input circuit 320 compares the pixel signal from the analog TDI circuit 220 with the reference signal from the DAC 251.
- the differential input circuit 320 supplies a comparison result signal indicating the comparison result to the positive feedback circuit 330.
- the positive feedback circuit 330 adds a part of the output to the input (comparison result signal) and supplies it to the latch control circuit 340 as an output signal VCO.
- the latch control circuit 340 causes a plurality of latch circuits 350 to hold the time code when the output signal VCO is inverted according to the control signal xWORD from the vertical scanning circuit 255.
- the latch circuit 350 holds the time code from the repeater unit 360 according to the control of the latch control circuit 340.
- the latch circuit 350 is provided for the number of bits of the time code. For example, when the time code is 15 bits, 15 latch circuits 350 are arranged in the ADC 310. Further, the held time code is read out by the repeater unit 360 as a digital signal after AD conversion.
- the ADC 310 converts the pixel signal from the analog TDI circuit 220 into a digital signal.
- FIG. 8 is a circuit diagram showing a configuration example of the analog TDI circuit 220 according to the first embodiment of the present technology.
- the analog TDI circuit 220 includes reset transistors 221 and 222, stray diffusion layers 223 and 224, a transfer unit 230, charge emission transistors 225 and 226, and photoelectric conversion elements 227 and 228. Further, the analog TDI circuit 220 further includes an SF (Source follower) reading circuit 240.
- SF Source follower
- As a transistor (reset transistor 221 or the like) in the analog TDI circuit 220 for example, an nMOS (n-channel Metal Oxide Semiconductor) transistor is used.
- the reset transistor 221 initializes the charge amount of the floating diffusion layer 223 according to the reset signal RST1 from the pixel drive circuit 252.
- the reset transistor 222 initializes the charge amount of the floating diffusion layer 224 according to the reset signal RST2 from the pixel drive circuit 252.
- the floating diffusion layers 223 and 224 accumulate electric charges and generate a voltage according to the amount of electric charges.
- the floating diffusion layers 223 and 224 are examples of the pair of floating diffusion layers described in the claims.
- the transfer unit 230 switches the transfer destinations of the photoelectric conversion elements 227 and 228 to either the floating diffusion layers 223 and 224, and transfers the electric charge to the transfer destinations.
- the transfer unit 230 includes transfer transistors 231 to 234.
- the transfer transistor 231 transfers an electric charge from the photoelectric conversion element 227 to the floating diffusion layer 223 according to the transfer signal TX1-1 from the pixel drive circuit 252.
- the transfer transistor 232 transfers an electric charge from the photoelectric conversion element 227 to the floating diffusion layer 224 according to the transfer signal TX1-2 from the pixel drive circuit 252.
- the transfer transistor 231 is an example of the first transfer transistor described in the claims, and the transfer transistor 232 is an example of the second transfer transistor described in the claims.
- the transfer transistor 233 transfers the electric charge from the photoelectric conversion element 228 to the floating diffusion layer 223 according to the transfer signal TX2-1 from the pixel drive circuit 252.
- the transfer transistor 234 transfers an electric charge from the photoelectric conversion element 228 to the floating diffusion layer 224 according to the transfer signal TX2-2 from the pixel drive circuit 252.
- the transfer transistor 233 is an example of the third transfer transistor described in the claims, and the transfer transistor 234 is an example of the fourth transfer transistor described in the claims.
- the charge discharge transistor 225 extracts and initializes the charge from the photoelectric conversion element 227 according to the discharge signal OFG1 from the pixel drive circuit 252.
- the charge discharge transistor 226 extracts and initializes the charge from the photoelectric conversion element 228 according to the discharge signal OFG2 from the pixel drive circuit 252.
- the photoelectric conversion elements 227 and 228 convert light into electric charges.
- the photoelectric conversion elements 227 and 228 are arranged in different rows from each other.
- the photoelectric conversion element 227 is arranged in an odd-numbered row (first row or the like)
- the photoelectric conversion element 228 is arranged in an even-numbered row (second row or the like) adjacent to the photoelectric conversion element 227.
- the photoelectric conversion elements 227 and 228 are examples of a pair of photoelectric conversion elements described in the claims.
- the SF read circuit 240 outputs a pixel signal corresponding to any voltage of the floating diffusion layer 223 and 224.
- the SF readout circuit 240 includes amplification transistors 241 and 242, selection transistors 243 and 244, and a current source transistor 245.
- the amplification transistor 241 amplifies the voltage of the floating diffusion layer 223.
- the amplification transistor 242 amplifies the voltage of the floating diffusion layer 224.
- the selection transistor 243 outputs a signal of the voltage amplified by the amplification transistor 241 to the ADC 310 as a pixel signal SIG according to the selection signal SEL1 from the pixel drive circuit 252.
- the selection transistor 244 outputs a signal of the voltage amplified by the amplification transistor 242 to the ADC 310 as a pixel signal SIG according to the selection signal SEL2 from the pixel drive circuit 252.
- the current source transistor 245 supplies a constant current to the amplification transistors 241 and 242 and the selection transistors 243 and 244.
- the analog TDI circuit 220 is arranged in the first line and the second line.
- the reset signal RSTn, the transfer signal TXn-1, the transfer signal TXn-2, the discharge signal OFGn, and the selection signal SELn are transmitted to the third and subsequent lines n (n is an integer).
- FIG. 9 is a circuit diagram showing a configuration example of the differential input circuit 320 and the positive feedback circuit 330 according to the first embodiment of the present technology.
- the differential input circuit 320 includes pMOS (p-channel MOS) transistors 321 and 324 and 326, nMOS transistors 322, 323, 325, 327 and 328, and a capacitance of 329.
- pMOS p-channel MOS
- nMOS transistors 322, 323, 325, 327 and 328 nMOS transistors 322, 323, 325, 327 and 328
- a capacitance of 329 are arranged on the light receiving chip 201, and the rest are arranged on the circuit chip 202.
- the nMOS transistors 322 and 325 form a differential pair, and the source of these transistors is commonly connected to the drain of the nMOS transistor 323. Further, the drain of the nMOS transistor 322 is connected to the drain of the pMOS transistor 321 and the gate of the pMOS transistors 321 and 324. The drain of the nMOS transistor 325 is connected to the drain of the pMOS transistor 324 and the gate of the pMOS transistor 326. Further, a reference signal REF from the DAC 251 is input to the gate of the nMOS transistor 322.
- the pixel signal SIG from the analog TDI circuit 220 is input to the gate of the nMOS transistor 325 via the capacitance 329. Further, the source and drain of the nMOS transistor 328 are connected to the gate and drain of the nMOS transistor 325. An auto-zero signal AZ from the vertical scanning circuit 255 is input to the gate of the nMOS transistor 328.
- a predetermined bias voltage VB1 is applied to the gate of the nMOS transistor 323, and a predetermined ground voltage is applied to the source of the nMOS transistor 323.
- the pMOS transistors 321, 324 and 326 form a current mirror circuit.
- a power supply voltage VDDH is applied to the sources of the pMOS transistors 321, 324 and 326. This power supply voltage VDDH is higher than the power supply voltage VDDL described later.
- a power supply voltage VDDL is applied to the gate of the nMOS transistor 327. Further, the drain of the nMOS transistor 327 is connected to the drain of the pMOS transistor 326, and the source is connected to the positive feedback circuit 330.
- the positive feedback circuit 330 includes pMOS transistors 331, 332, 334 and 335, and nMOS transistors 333, 336 and 337.
- the pMOS transistors 331 and 332 and the nMOS transistor 333 are connected in series with the power supply voltage VDDL. Further, a drive signal INI2 from the vertical scanning circuit 255 is input to the gate of the pMOS transistor 331.
- the connection points of the pMOS transistor 332 and the nMOS transistor 333 are connected to the source of the nMOS transistor 327.
- a ground voltage is applied to the source of the nMOS transistor 333, and a drive signal INI1 from the vertical scanning circuit 255 is input to the gate.
- the pMOS transistors 334 and 335 are connected in series with the power supply voltage VDDL. Further, the drain of the pMOS transistor 335 is connected to the gate of the pMOS transistor 332 and the drain of the nMOS transistors 336 and 337.
- the control signal TESTVCO from the vertical scanning circuit 255 is input to the gates of the pMOS transistor 335 and the nMOS transistor 337. Further, the gates of the pMOS transistor 334 and the nMOS transistor 336 are connected to the connection points of the pMOS transistor 332 and the nMOS transistor 333.
- the output signal VCO is output from the connection point of the pMOS transistor 335 and the nMOS transistor 337.
- a ground voltage is applied to the sources of the nMOS transistors 336 and 337.
- each of the differential input circuit 320 and the positive feedback circuit 330 is not limited to the circuit illustrated in FIG. 9 as long as it has the functions described in FIG. 7.
- FIG. 10 is a block diagram showing a configuration example of the signal processing circuit 400 according to the first embodiment of the present technology.
- the signal processing circuit 400 includes a plurality of selectors 405, a plurality of arithmetic circuits 410, a P-phase frame memory 440, and a past frame memory 450.
- the selector 405 is arranged for each column of the cluster 300, in other words, for each repeater unit 360. When two rows of ADC 310s are arranged in the cluster 300, a selector 405 is arranged in every two rows. Further, the arithmetic circuit 410 is arranged for each row of the ADC 310. When the ADC 310 has M columns, M / 2 selectors 405 and M arithmetic circuits 410 are arranged.
- the repeater unit 360 outputs an odd-numbered row of digital signals and an even-numbered row of digital signals in order.
- the selector 405 selects the output destination of the digital signal according to the control of the control circuit 256.
- the selector 405 When an odd-numbered sequence is output by the repeater unit 360, the selector 405 outputs a digital signal to the arithmetic circuit 410 corresponding to the odd-numbered sequence.
- the selector 405 When an even-numbered sequence is output, the selector 405 outputs a digital signal to the arithmetic circuit 410 corresponding to the even-numbered sequence.
- the arithmetic circuit 410 performs CDS processing and digital TDI processing on the digital signal from the selector 405.
- the digital signal includes a P-phase level and a D-phase level.
- the P-phase level indicates the level when the pixel is initialized by the reset signal RST.
- the D-phase level indicates a level according to the exposure amount when the electric charge is transferred by the transfer signal.
- the P-phase level is also called the reset level, and the D-phase level is also called the signal level.
- the M arithmetic circuits 410 hold the P-phase frames in which the P-phase levels are arranged in the P-phase frame memory 440. Then, the M arithmetic circuits 410 obtain the difference between the P-phase level and the D-phase level for each pixel, and generate a CDS frame in which the difference data is arranged as a current frame.
- the M arithmetic circuits 410 hold the CDS frame as the past frame in the past frame memory 450.
- the M arithmetic circuits 410 add the line of the predetermined address in the CDS frame after the CDS processing and the line of the address adjacent to the predetermined address in the past frame two frames before.
- the M arithmetic circuits 410 supply the CDS frame and the TDI frame after the digital TDI processing to the image processing circuit 260.
- FIG. 11 is a diagram showing an example of the layout of the elements in the analog TDI circuit 220 according to the first embodiment of the present technology.
- the photoelectric conversion elements 227 and 228 are arranged in the vertical direction, and the floating diffusion layers 223 and 224 are arranged in the horizontal direction.
- Transfer transistors 232 and 234 are arranged between the photoelectric conversion elements 227 and 228 and the floating diffusion layer 224.
- transfer transistors 231 and 233 are arranged between the photoelectric conversion elements 227 and 228 and the floating diffusion layer 223.
- the arrows in the figure indicate the direction of charge transfer.
- the photoelectric conversion element 227 is arranged in the k (k is an odd number) row which is an odd number row, and the photoelectric conversion element 228 is arranged in the k + 1 row which is an even number row, for example.
- the photoelectric conversion element 227 in the 2k line is referred to as "PDk”
- the photoelectric conversion element 228 in the k + 1 line is referred to as "PD (k + 1)”.
- One of the floating diffusion layers 223 and 224 corresponding to the k row and the k + 1 row is referred to as "FDk”, and the other is referred to as "FD (k + 1)".
- a rectangular transistor arrangement portion 247 is provided on the left side of the floating diffusion layer 224, and a rectangular transistor arrangement portion 246 is arranged on the right side of the floating diffusion layer 223.
- the reset transistor 221 in the circuit illustrated in FIG. 8 the charge discharge transistor 225, the amplification transistor 241 and the selection transistor 243 are arranged in the transistor arrangement unit 246.
- the reset transistor 222, the charge discharge transistor 226, the amplification transistor 242, the selection transistor 244, and the current source transistor 245 in the circuit illustrated in FIG. 8 are arranged in the transistor arrangement unit 247.
- FIG. 12 is a diagram showing another example of the layout of the elements in the analog TDI circuit 220 according to the first embodiment of the present technology.
- the transistor arrangement portions 246 and 247 may be L-shaped.
- a shows an example of a layout in which the transistor arrangement portion 246 is arranged on the upper side and the transistor arrangement portion 247 is arranged on the lower side.
- b shows an example of a layout in which the transistor arrangement portion 246 is arranged on the lower side and the transistor arrangement portion 247 is arranged on the upper side.
- FIG. 13 is a timing chart showing a transistor control example according to the first embodiment of the present technology.
- the pixel drive circuit 252 starts the exposure of all the pixels by the emission signal OFG at the timing synchronized with the synchronization signal XHS.
- the end timing of the exposure of all pixels is immediately before the start of the next exposure.
- the first exposure ends at a timing between timings T1 and T2, and the first frame F1 is generated.
- the second exposure is started after the first exposure is completed.
- the second exposure is completed at a timing after the timing T22, and the second frame F2 is generated.
- the third exposure is started immediately after the end of the second exposure.
- the pixel drive circuit 252 initializes the FD1 on the first line by the reset signal RST1. Further, at the timing T12 immediately before the end of the exposure, the pixel drive circuit 252 transfers the electric charge from the PD1 to the FD1 by the transfer signal TX1-1.
- the pixel drive circuit 252 initializes the FD1 on the second line by the reset signal RST2. Further, at the timing T22 before the end of the exposure, the pixel drive circuit 252 transfers the electric charge from PD1 to FD2 and transfers the electric charge from PD2 to FD1 by the transfer signals TX1-2 and TX2-1.
- the exposure is started by the emission signal OFG, and the floating diffusion layer (FD1 and FD2) is initialized by the reset signal RST.
- FIG. 14 is a timing chart showing an example of the operation of the solid-state image sensor 200 until the end of the exposure of the second frame in the first embodiment of the present technology.
- the pixel drive circuit 252 initializes the FD1 by the reset signal RST1. Further, an auto zero signal AZ is input to the differential input circuit 320. Then, at the timing T11 immediately after the initialization, the selection signal SEL1 is transmitted, and the ADC 310 converts the P-phase level of the FD1 into a digital signal. Subsequently, at the timing T12 immediately before the end of the exposure, the pixel drive circuit 252 transfers the electric charge from the PD1 to the FD1 by the transfer signal TX1-1. By this charge transfer, the FD1 shifts from the initial state to a state in which the charge corresponding to the exposure amount of the line L1 is retained.
- the line L1 is a line of the first line which is an odd number line.
- the pixel drive circuit 252 initializes the FD2 by the reset signal RST1. Further, an auto zero signal AZ is input to the differential input circuit 320. Then, at the timing T21 immediately after the initialization, the selection signal SEL2 is transmitted, and the ADC 310 converts the P-phase level of the FD2 of the frame F2 into a digital signal.
- the pixel drive circuit 252 transfers the electric charge from PD1 to FD2 and transfers the electric charge from PD2 to FD1 by the transfer signals TX1-2 and TX2-1.
- the FD1 shifts to a state in which the electric charges corresponding to the respective exposure amounts of the line L1 of the frame F1 and the line L2 of the frame F2 are held.
- the line L2 is a second line which is an even number of lines.
- the FD2 shifts from the initial state to a state in which the charge corresponding to the exposure amount of the line L2 is retained.
- analog TDI processing is realized.
- FIG. 15 is a timing chart showing an example of the operation of the solid-state image sensor up to the initialization of the floating diffusion layer in the fourth frame in the first embodiment of the present technology.
- the selection signal SEL1 is transmitted, and the ADC 310 AD-converts the D-phase level of the line obtained by integrating the line L1 of the frame F1 and the line L2 of the frame F2. Further, the arithmetic circuit 410 performs CDS processing for obtaining the difference between the D phase level and the P phase level of FD1 of the frame F1.
- the pixel drive circuit 252 initializes the FD1 by the reset signal RST1. Further, an auto zero signal AZ is input to the differential input circuit 320. Then, at the timing T31 immediately after the initialization, the selection signal SEL1 is transmitted, and the ADC 310 converts the P-phase level of the FD1 of the frame F3 into a digital signal.
- the pixel drive circuit 252 transfers the electric charge from PD1 to FD1 and transfers the electric charge from PD2 to FD2 by the transfer signals TX1-1 and TX2-2.
- the FD1 shifts from the initial state to the state in which the line L1 of the frame F3 is held, and the FD2 holds the charges corresponding to the respective exposure amounts of the line L1 of the frame F2 and the line L2 of the frame F3. It shifts to the state that was done.
- the selection signal SEL2 is transmitted, and the ADC 310 AD-converts the D-phase level of the line obtained by integrating the line L1 of the frame F2 and the line L2 of the frame F3. Further, the arithmetic circuit 410 performs CDS processing for obtaining the difference between the D phase level and the P phase level of FD2 of the frame F2.
- the pixel drive circuit 252 initializes the FD2 by the reset signal RST2. Further, an auto zero signal AZ is input to the differential input circuit 320.
- the charge transfer is executed in parallel in the third and subsequent lines, but the control of the third and subsequent lines is omitted.
- FIG. 16 is a timing chart showing an example of the operation of the solid-state image sensor 200 until the end of the exposure of the fifth frame in the first embodiment of the present technology.
- the selection signal SEL2 is transmitted, and the ADC 310 converts the P-phase level of FD2 of the frame F4 into a digital signal.
- the pixel drive circuit 252 transfers the electric charge from PD1 to FD2 and transfers the electric charge from PD2 to FD1 by the transfer signals TX1-2 and TX2-1.
- the FD1 shifts to a state in which the electric charges corresponding to the respective exposure amounts of the line L1 of the frame F3 and the line L2 of the frame F4 are held.
- the FD2 shifts from the initial state to the state in which the line L1 of the frame F4 is held.
- the selection signal SEL1 is transmitted, and the ADC 310 AD-converts the D-phase level of the line obtained by integrating the line L1 of the frame F3 and the line L2 of the frame F4. Further, the arithmetic circuit 410 performs CDS processing for obtaining the difference between the D phase level and the P phase level of FD1 of the frame F3.
- the pixel drive circuit 252 initializes the FD1 by the reset signal RST1. Further, an auto zero signal AZ is input to the differential input circuit 320. Then, at the timing T51 immediately after the initialization, the selection signal SEL1 is transmitted, and the ADC 310 converts the P-phase level of the FD1 of the frame F5 into a digital signal. Further, the arithmetic circuit 410 performs digital TDI processing for integrating the line L1 of the frame F1, the line L2 of the frame F2, the line L3 of the frame F3, and the line L4 of the frame F4.
- the pixel drive circuit 252 transfers the electric charge from PD1 to FD1 and transfers the electric charge from PD2 to FD2 by the transfer signals TX1-1 and TX2-2.
- the FD1 shifts from the initial state to the state in which the line L1 of the frame F5 is held, and the FD2 holds the charges corresponding to the respective exposure amounts of the line L1 of the frame F4 and the line L2 of the frame F5. It shifts to the state that was done.
- the selection signal SEL2 is transmitted, and the ADC 310 AD-converts the D-phase level of the line obtained by integrating the line L1 of the frame F4 and the line L2 of the frame F5. Further, the arithmetic circuit 410 performs CDS processing for obtaining the difference between the D phase level and the P phase level of FD2 of the frame F4.
- FIG. 17 is a diagram showing an example of the state of the analog TDI circuit 220 until the end of the exposure of the first frame in the first embodiment of the present technology.
- a shows an example of the state of the analog TDI circuit 220 at the timing T1
- b in the figure shows an example of the state of the analog TDI circuit 220 at the end of exposure of the frame F1.
- the pixel drive circuit 252 initializes the FD1 at the timing T1. Then, as illustrated in b in the figure, the pixel drive circuit 252 transfers the electric charge from the PD1 to the FD1 at the end of the exposure of the frame F1. As a result, the electric charge corresponding to the exposure amount of the line L1 of the frame F1 is held in the FD1.
- FIG. 18 is a diagram showing an example of the state of the analog TDI circuit 220 until the end of the exposure of the second frame in the first embodiment of the present technology.
- a shows an example of the state of the analog TDI circuit 220 at the timing T2
- b in the figure shows an example of the state of the analog TDI circuit 220 at the end of exposure of the frame F2.
- the pixel drive circuit 252 initializes the FD2 at the timing T2. Then, as illustrated in b in the figure, the pixel drive circuit 252 transfers the electric charge from PD1 to FD2 and transfers the electric charge from PD2 to FD1 at the end of the exposure of the frame F2. As a result, the electric charges corresponding to the respective exposure amounts of the line L1 of the frame F1 and the line L2 of the frame F2 are held in the FD1. On the other hand, the FD2 holds a charge corresponding to the exposure amount of the line L1 of the frame F2.
- FIG. 19 is a diagram showing an example of the state of the analog TDI circuit 220 until the end of the exposure of the third frame in the first embodiment of the present technology.
- a shows an example of the state of the analog TDI circuit 220 at the timing T3
- b in the figure shows an example of the state of the analog TDI circuit 220 at the end of exposure of the frame F3.
- the pixel drive circuit 252 initializes the FD1 at the timing T3. Then, as illustrated in b in the figure, the pixel drive circuit 252 transfers the electric charge from PD1 to FD1 and transfers the electric charge from PD2 to FD2 at the end of the exposure of the frame F3. As a result, the electric charge corresponding to the exposure amount of the line L1 of the frame F3 is held in the FD1. On the other hand, in FD2, electric charges corresponding to the respective exposure amounts of the line L1 of the frame F2 and the line L2 of the frame F3 are held in the FD1.
- FIG. 20 is a diagram showing an example of the state of the analog TDI circuit 220 until the end of the exposure of the fourth frame in the first embodiment of the present technology.
- a shows an example of the state of the analog TDI circuit 220 at the timing T4
- b in the figure shows an example of the state of the analog TDI circuit 220 at the end of exposure of the frame F4.
- the pixel drive circuit 252 initializes the FD2 at the timing T4. Then, as illustrated in b in the figure, the pixel drive circuit 252 transfers the electric charge from PD1 to FD2 and transfers the electric charge from PD2 to FD1 at the end of the exposure of the frame F4. As a result, the electric charges corresponding to the respective exposure amounts of the line L1 of the frame F3 and the line L2 of the frame F4 are held in the FD1. On the other hand, the FD2 holds a charge corresponding to the exposure amount of the line L1 of the frame F4.
- FIG. 21 is a diagram showing an example of the state of the analog TDI circuit 220 until the end of the exposure of the fifth frame in the first embodiment of the present technology.
- a shows an example of the state of the analog TDI circuit 220 at the timing T5
- b in the figure shows an example of the state of the analog TDI circuit 220 at the end of exposure of the frame F5.
- the pixel drive circuit 252 initializes the FD1 at the timing T5. Then, as illustrated in b in the figure, the pixel drive circuit 252 transfers the electric charge from PD1 to FD1 and transfers the electric charge from PD2 to FD2 at the end of the exposure of the frame F5. As a result, the electric charge corresponding to the exposure amount of the line L1 of the frame F5 is held in the FD1. On the other hand, in FD2, electric charges corresponding to the respective exposure amounts of the line L1 of the frame F4 and the line L2 of the frame F5 are held in the FD1.
- FIG. 22 is a diagram showing an example of the state of the analog TDI circuit until the end of the exposure of the second frame in the comparative example.
- a shows an example of the state of the analog TDI circuit 220 at the timing T2
- b in the figure shows the state of the analog TDI circuit in which the FD is initialized.
- c shows an example of the state of the analog TDI circuit at the end of exposure of the frame F2.
- the pixel drive circuit 252 in the comparative example transfers an electric charge from PD2 to FD.
- the electric charges corresponding to the respective exposure amounts of the line L1 of the frame F1 and the line L2 of the frame F2 are held in the FD.
- the D-phase level of the line obtained by integrating these lines is converted into a digital signal.
- the pixel drive circuit 252 of the comparative example initializes the FD as illustrated in b in the figure.
- the charge is transferred from PD1 to FD, as illustrated in c in the figure.
- the electric charge corresponding to the exposure amount of the line L1 of the frame F2 is held in the FD.
- the charge transfer of the line L2 of the frame F2 and the charge transfer of the line L1 of the frame F2 are performed at the same time. be able to. Therefore, the next charge transfer can be started without waiting for the initialization of the FD. Therefore, the interval of the synchronization signal XHS can be made shorter than that of the comparative example. Since one line of the TDI frame is scanned in synchronization with the synchronization signal XHS, the scanning speed of the TDI frame, that is, the scan rate can be improved by shortening the interval of the synchronization signal XHS. In addition, the speed of AD conversion executed in synchronization with the synchronization signal XHS can be improved.
- FIG. 23 is a diagram showing an example of TDI processing in the first embodiment of the present technology.
- the frame F1 is first imaged, and then the frames F2, F3, F4 and F5 are imaged in order.
- the arrows in the figure indicate the moving direction of the subject. As illustrated in the figure, the subject is assumed to move line by line along the vertical direction.
- the analog TDI circuit 220 initializes the FD1 and transfers the electric charge of the line L1 of the frame F1 to the FD1. Next, the analog TDI circuit 220 transfers the electric charge of the line L2 of the frame F2 to the FD1 and transfers the electric charge of the line L1 of the frame F2 to the FD2. The electric charge of the line L1 + L2 is held in the FD1, and the voltage corresponding to the electric charge amount is converted into a digital signal.
- the analog TDI circuit 220 initializes FD1 and FD3, transfers the electric charge of the line L2 of the frame F3 to the FD2, and transfers the electric charge of the line L1 of the frame F3 to the FD1. At the same time, the analog TDI circuit 220 transfers the electric charge of the line L3 of the frame F3 to the FD3. The electric charge of the line L1 + L2 is held in the FD2, and the voltage corresponding to the electric charge amount is converted into a digital signal.
- the analog TDI circuit 220 initializes the FD2 and the FD4, transfers the electric charge of the line L2 of the frame F4 to the FD1, and transfers the electric charge of the line L1 of the frame F4 to the FD2.
- the analog TDI circuit 220 transfers the electric charge of the line L4 of the frame F4 to the FD3, and transfers the electric charge of the line L3 of the frame F4 to the FD4.
- the electric charge of the line L1 + L2 is held in the FD1, and the voltage corresponding to the electric charge amount is converted into a digital signal.
- the electric charge of the line L3 + L4 is held in the FD3, and the voltage corresponding to the electric charge amount is converted into a digital signal.
- the arithmetic circuit 410 performs CDS processing on each of the digital signal output in the frame F2 and the digital signal output in the frame F4, and adds the CDS results thereof. As a result, the line L1 of the frame F1, the line L2 of the frame F2, the line L3 of the frame F3, and the line L4 of the frame F4 are integrated. As described above, since the subject moves one line at a time, the pattern of each line to be integrated is the same.
- the arithmetic circuit 410 outputs the added line as the last line of the TDI frame. The process of integrating the exposure amount by shifting the time in this way is called the TDI process.
- the analog TDI circuit 220 initializes the FD3 and the FD5, and transfers the electric charge of the line L2 of the frame F5 to the FD2. At the same time, the analog TDI circuit 220 transfers the electric charge of the line L3 of the frame F5 to the FD3, and transfers the electric charge of the line L4 of the frame F5 to the FD4. At the same time, the analog TDI circuit 220 transfers the electric charge of the line L5 of the frame F5 to the FD5. The electric charge of the line L1 + L2 is held in the FD2, and the voltage corresponding to the electric charge amount is converted into a digital signal. Further, the electric charge of the line L3 + L4 is held in the FD4, and the voltage corresponding to the electric charge amount is converted into a digital signal.
- the arithmetic circuit 410 performs CDS processing on each of the digital signal output in the frame F3 and the digital signal corresponding to the FD4 output in the frame F5, and adds the CDS results. As a result, the line L1 of the frame F2, the line L2 of the frame F3, the line L3 of the frame F4, and the line L4 of the frame F5 are integrated. The arithmetic circuit 410 outputs the added line as the penultimate line of the TDI frame.
- the arithmetic circuit 410 executes digital TDI processing in addition to CDS processing, it may be configured to execute only CDS processing. Further, although the solid-state image sensor 200 integrates four lines by analog and digital TDI processing, more lines can be integrated. Further, the solid-state image sensor 200 integrates four lines from the first line for the first four frames, but the configuration is not limited to this. For example, when the moving direction of the subject is opposite, the solid-state image sensor 200 may integrate four lines from the last line for the first four frames.
- FIG. 24 is an example of a flowchart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for imaging a frame is executed.
- the pixel drive circuit 252 in the solid-state image sensor 200 exposes all the pixels at the same time, and initializes the floating diffusion layer (FD1 and FD2) at the end of the exposure (step S901). Then, the ADC 310 AD-converts the P-phase level of the initialized FD (step S902).
- the analog TDI circuit 220 analog-adds the charge amounts of two adjacent lines by charge transfer (step S903). Further, the arithmetic circuit 410 converts the D phase level of the FD holding the two lines and performs the CDS processing (step S904). Further, when the two lines are digitally output, the arithmetic circuit 410 performs a digital TDI process of adding them (step S905). After step S905, the solid-state image sensor 200 repeatedly executes step S901 and subsequent steps.
- the transfer unit 230 for switching the transfer destinations of PD1 and PD2 to either FD1 or FD2 since the transfer unit 230 for switching the transfer destinations of PD1 and PD2 to either FD1 or FD2 is provided, the charge transfer from PD1 to FD2 and the charge transfer from PD2 to FD1 are provided. Charge transfer to and from can be done at the same time. As a result, the scan rate can be increased and the speed of AD conversion can be improved as compared with the case where those charge transfers are performed in order.
- the analog TDI circuit 220 generates a pixel signal with a constant charge-voltage conversion efficiency, but from the viewpoint of reducing noise in low light, two charge-voltage conversions different from each other. It is desirable to generate a pixel signal by efficiency.
- the analog TDI circuit 220 of the modification of the first embodiment is different from the first embodiment in that a pixel signal is generated by each of two charge-voltage conversion efficiencies different from each other.
- FIG. 25 is a circuit diagram showing a configuration example of the analog TDI circuit 220 in the modified example of the first embodiment of the present technology.
- the analog TDI circuit 220 of the modification of the first embodiment is different from the first embodiment in that it further includes conversion efficiency control transistors 235 and 236 and capacitances 237 and 238.
- the conversion efficiency control transistor 235 controls the charge-voltage conversion efficiency of the floating diffusion layer 223 (FD1) according to the control signal FDG1.
- the conversion efficiency control transistor 236 controls the charge-voltage conversion efficiency of the floating diffusion layer 224 (FD2) according to the control signal FDG2.
- the conversion efficiency control transistor 235 is connected in series with the reset transistor 221 and a capacitance 237 is inserted between their connection points and the ground terminal.
- the conversion efficiency control transistor 236 is connected in series with the reset transistor 222, and a capacitance 238 is inserted between their connection points and the ground terminal.
- the pixel drive circuit 252 supplies a high-level control signal FDG1 for a pulse period, and thereafter controls the FD1 to a low level, whereby the analog TDI circuit 220 has a charge voltage higher than a predetermined value.
- the conversion efficiency can be increased.
- the analog TDI circuit 220 can have a charge-voltage conversion efficiency lower than a predetermined value. The same applies to FD2.
- the higher charge-voltage conversion efficiency is simply referred to as "high conversion efficiency”
- the lower charge-voltage conversion efficiency is simply referred to as "low conversion efficiency”.
- the pixel drive circuit 252 generates a pixel signal with both high conversion efficiency and low conversion efficiency by the control signal FDG. Then, when the digital signal due to the high conversion efficiency is less than the full code, the arithmetic circuit 410 outputs the digital signal due to the high conversion efficiency as the signal of the pixel. On the other hand, when the digital signal due to the high conversion efficiency is full code, the arithmetic circuit 410 outputs the digital signal due to the low conversion efficiency as the signal of the pixel. As a result, the dynamic range can be expanded and the noise of the low-light signal can be reduced.
- the analog TDI circuit 220 generates a pixel signal with both high conversion efficiency and low conversion efficiency, depending on whether or not it is full code. By selecting either of them, it is possible to reduce the noise at low illuminance.
- the reset transistor is arranged for each pixel, but as the number of pixels increases, the circuit scale may increase.
- the analog TDI circuit 220 of this second embodiment differs from the first embodiment in that it reduces the number of reset transistors and initializes the stray diffusion layers 223 and 224 by controlling the charge discharge transistors 225 and 226.
- FIG. 26 is a circuit diagram showing a configuration example of the analog TDI circuit 220 according to the second embodiment of the present technology.
- the second analog TDI circuit 220 differs from the first embodiment in that the reset transistors 221 and 222 are not arranged.
- FIG. 27 is a timing chart showing a transistor control example according to the second embodiment of the present technology.
- the pixel drive circuit 252 transmits transfer signals (TX1-1 and TX2-1) to all pixels at the same time as emission signals (OFG1 and OFG2).
- the floating diffusion layers 223 and 224 are initialized at the same time as the photoelectric conversion elements 227 and 228.
- the pixel drive circuit 252 initializes the floating diffusion layers 223 and 224 by controlling the charge discharge transistors 225 and 226, so that the reset transistors 221 and 222 are unnecessary. Become. As a result, the circuit scale can be reduced.
- the analog TDI circuit 220 generates a pixel signal with a constant charge-voltage conversion efficiency, but from the viewpoint of reducing noise in low light, two charge-voltage conversions different from each other. It is desirable to generate a pixel signal by efficiency.
- the analog TDI circuit 220 of the modified example of this second embodiment is different from the second embodiment in that a pixel signal is generated by each of two charge-voltage conversion efficiencies different from each other.
- FIG. 28 is a circuit diagram showing a configuration example of the analog TDI circuit 220 in the modified example of the second embodiment of the present technology.
- the analog TDI circuit 220 of the modification of the second embodiment is different from the second embodiment in that the conversion efficiency control transistors 235 and 236 and the capacitances 237 and 238 are further provided.
- the conversion efficiency control transistor 235 is inserted between the floating diffusion layer 223 and the power supply terminal, and a capacitance 237 is inserted between the connection point of the conversion efficiency control transistor 235 and the floating diffusion layer 223 and the ground terminal.
- the conversion efficiency control transistor 235 is inserted between the floating diffusion layer 223 and the power supply terminal, and a capacitance 237 is inserted between the connection point of the conversion efficiency control transistor 235 and the floating diffusion layer 223 and the ground terminal.
- the conversion efficiency control transistor 236 is inserted between the floating diffusion layer 224 and the power supply terminal, and a capacitance 238 is inserted between the connection point of the conversion efficiency control transistor 236 and the floating diffusion layer 224 and the ground terminal.
- the method of controlling the transistor by the pixel drive circuit 252 of the modified example of the second embodiment is the same as the control illustrated in FIG. 27.
- the analog TDI circuit 220 generates a pixel signal with both high conversion efficiency and low conversion efficiency, depending on whether or not it is full code. By selecting, noise in low light can be reduced.
- the present technology can have the following configurations.
- a pair of photoelectric conversion elements and A pair of floating diffusion layers and A solid-state image sensor including a transfer unit that switches each transfer destination of the pair of photoelectric conversion elements to one of the pair of floating diffusion layers and transfers charges to the transfer destination.
- the transfer unit transfers an electric charge from one of the pair of photoelectric conversion elements to the other of the pair of floating diffusion layers and from the other of the pair of photoelectric conversion elements to one of the pair of floating diffusion layers.
- the solid-state imaging device according to (1) above which simultaneously performs a process of transferring charges.
- the transfer unit is A first transfer transistor that transfers an electric charge from one of the pair of photoelectric conversion elements to one of the pair of floating diffusion layers.
- a pair of amplification transistors that amplify the voltage of each of the pair of stray diffusion layers to generate a pair of pixel signals.
- the solid-state image sensor according to (8) further comprising an arithmetic circuit for integrating the digital signal.
- An imaging device including a signal processing unit that converts a pixel signal corresponding to the amount of electric charge into a digital signal and processes the signal.
- Imaging device 110
- Optical unit 120
- Storage unit 130
- Control unit 140
- Solid-state imaging element 201
- Light receiving chip 202
- Circuit chip 210
- Pixel array unit 211
- Pixel block 212
- Peripheral circuit 220
- Floating diffusion layer 225, 226 Charge discharge transistor 227, 228
- Photoelectric conversion element 230
- Conversion efficiency control transistor 237
- 238, 329 Capacity 240 SF read circuit 241, 242 Amplification transistor 243, 244 Select transistor 245 Current source Transistors 246, 247 Transistor arrangement 251 DAC 252 Pixel drive circuit 253 Time code generator 254 Pixel AD converter 255 Vertical scan circuit 256
- Image processing circuit 300
- Cluster 310
- Differential input circuit 321, 324, 326, 331, 332, 334, 335 pMOS transistor 322, 323, 3
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Abstract
時間遅延積分を行う固体撮像素子において、AD変換の速度を向上させる。 固体撮像素子は、一対の光電変換素子と、一対の浮遊拡散層と、一対の光電変換素子のそれぞれの転送先を一対の浮遊拡散層のいずれかに切り替えて転送先へ電荷を転送する転送部とを具備する。この一対の光電変換素子と、一対の浮遊拡散層と、転送部とを具備する固体撮像素子において、転送部は、一対の光電変換素子のそれぞれの転送先を一対の浮遊拡散層のいずれかに切り替えて転送先へ電荷を転送する。
Description
本技術は、固体撮像素子に関する。詳しくは、画素毎にアナログデジタル変換を行う固体撮像素子、および、撮像装置に関する。
従来より、FA(Factory Automation)や空撮の分野において、時間遅延積分(TDI:Time Delay Integration)センサが用いられている。このTDIセンサは、被写体の移動速度に合わせて時間をずらしながら、電荷量を積分するTDI処理を行うセンサである。例えば、隣接する2ラインで1ライン分の浮遊拡散層を共有し、2ラインのそれぞれの電荷を、その浮遊拡散層に時間をずらして転送する固体撮像素子が提案されている(例えば、特許文献1参照。)。この電荷転送によりTDI処理が実現される。
上述の従来技術では、TDI処理により、明るさの向上やノイズ低減を図っている。しかしながら、上述の固体撮像素子では、浮遊拡散層に2ライン分の電荷を転送してAD(Analog to Digital)変換を行い、次の電荷転送を開始する前に、浮遊拡散層を初期化する必要がある。このため、浮遊拡散層の初期化に要する時間の分、AD変換の速度が低下するという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、時間遅延積分を行う固体撮像素子において、AD変換の速度を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、一対の光電変換素子と、一対の浮遊拡散層と、上記一対の光電変換素子のそれぞれの転送先を上記一対の浮遊拡散層のいずれかに切り替えて上記転送先へ電荷を転送する転送部とを具備する固体撮像素子である。これにより、AD変換の速度が向上するという作用をもたらす。
また、この第1の側面において、上記転送部は、上記一対の光電変換素子の一方から上記一対の浮遊拡散層の他方へ電荷を転送する処理と上記一対の光電変換素子の他方から上記一対の浮遊拡散層の一方へ電荷を転送する処理とを同時に行ってもよい。これにより、それらの転送を順に行う場合と比較して、AD変換の速度が向上するという作用をもたらす。
また、この第1の側面において、上記転送部は、上記一対の光電変換素子の一方から上記一対の浮遊拡散層の一方へ電荷を転送する第1の転送トランジスタと、上記一対の光電変換素子の一方から上記一対の浮遊拡散層の他方へ電荷を転送する第2の転送トランジスタと、上記一対の光電変換素子の他方から上記一対の浮遊拡散層の一方へ電荷を転送する第3の転送トランジスタと、上記一対の光電変換素子の他方から上記一対の浮遊拡散層の他方へ電荷を転送する第4の転送トランジスタとを備えてもよい。これにより、一対の光電変換素子のそれぞれの転送先を、一対の浮遊拡散層のいずれかに切り替えることができるという作用をもたらす。
また、この第1の側面において、上記一対の光電変換素子のそれぞれから電荷を排出する一対の電荷排出トランジスタをさらに具備してもよい。これにより、光電変換素子が初期化されるという作用をもたらす。
また、この第1の側面において、上記一対の浮遊拡散層のそれぞれを初期化する一対のリセットトランジスタをさらに具備してもよい。これにより、浮遊拡散層が初期化されるという作用をもたらす。
また、この第1の側面において、上記一対の浮遊拡散層の電荷電圧変換効率を制御する一対の変換効率制御トランジスタをさらに具備してもよい。これにより、電荷電圧変換効率が変更されるという作用をもたらす。
また、この第1の側面において、上記一対の浮遊拡散層のそれぞれの電圧を増幅して一対の画素信号を生成する一対の増幅トランジスタと、上記一対の画素信号の一方を選択する一対の選択トランジスタとをさらに具備してもよい。これにより、選択された画素信号が出力されるという作用をもたらす。
また、この第1の側面において、上記一対の画素信号のそれぞれを順にデジタル信号に変換するアナログデジタル変換器をさらに具備してもよい。これにより、複数のデジタル信号が生成されるという作用をもたらす。
また、この第1の側面において上記デジタル信号を積算する演算回路をさらに具備してもよい。これにより、デジタルTDI処理が行われるという作用をもたらす。
また、本技術の第2の側面は、一対の光電変換素子と、一対の浮遊拡散層と、上記一対の光電変換素子のそれぞれの転送先を上記一対の浮遊拡散層のいずれかに切り替えて上記転送先へ電荷を転送する転送部と、上記電荷の量に応じた画素信号をデジタル信号に変換して処理する信号処理部とを具備する撮像装置である。これにより、デジタル信号が処理され、AD変換の速度が向上するという作用をもたらす。
以下、本技術を実施するための形態(以下、実施の形態と称する)について説明する。説明は以下の順序により行う。
1.第1の実施の形態(一対の光電変換素子のそれぞれの電荷の転送先を切り替える例)
2.第2の実施の形態(トランジスタを削減し、一対の光電変換素子のそれぞれの電荷の転送先を切り替える例)
1.第1の実施の形態(一対の光電変換素子のそれぞれの電荷の転送先を切り替える例)
2.第2の実施の形態(トランジスタを削減し、一対の光電変換素子のそれぞれの電荷の転送先を切り替える例)
<1.第1の実施の形態>
[撮像装置の構成例]
図1は、本技術の実施の形態における撮像装置100の一構成例を示すブロック図である。この撮像装置100は、画像データを撮像する装置であり、光学部110、固体撮像素子200、記憶部120、制御部130および通信部140を備える。
[撮像装置の構成例]
図1は、本技術の実施の形態における撮像装置100の一構成例を示すブロック図である。この撮像装置100は、画像データを撮像する装置であり、光学部110、固体撮像素子200、記憶部120、制御部130および通信部140を備える。
光学部110は、入射光を集光して固体撮像素子200に導くものである。固体撮像素子200は、画像データを撮像するものである。この固体撮像素子200は、画像データを記憶部120に信号線209を介して供給する。
記憶部120は、画像データを記憶するものである。制御部130は、固体撮像素子200を制御して画像データを撮像させるものである。この制御部130は、例えば、信号線208を介して、撮像タイミングを示す同期信号XHSを固体撮像素子200に供給する。
通信部140は、画像データを記憶部120から読み出して外部に送信するものである。
図2は、本技術の第1の実施の形態における撮像装置100の利用例を説明するための図である。同図に例示するように、撮像装置100は、ベルトコンベア510が設けられた工場などで用いられる。
ベルトコンベア510は、一定の速度で、被写体511を所定の方向に移動させるものである。撮像装置100は、ベルトコンベア510の近傍に固定され、この被写体511を撮像して画像データを生成する。画像データは、例えば、欠陥の有無などの検査に用いられる。これにより、FAが実現される。
なお、撮像装置100は、一定速度で移動する被写体511を撮像しているが、この構成に限定されない。空撮など、被写体に対して撮像装置100が一定速度で移動して撮像する構成であってもよい。
[固体撮像素子の構成例]
図3は、本技術の第1の実施の形態における固体撮像素子200の積層構造の一例を示す図である。この固体撮像素子200は、回路チップ202と、その回路チップ202に積層された受光チップ201とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Cu-Cu接合やバンプにより接続することもできる。
図3は、本技術の第1の実施の形態における固体撮像素子200の積層構造の一例を示す図である。この固体撮像素子200は、回路チップ202と、その回路チップ202に積層された受光チップ201とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Cu-Cu接合やバンプにより接続することもできる。
図4は、本技術の第1の実施の形態における受光チップ201の一構成例を示すブロック図である。受光チップ201には、画素アレイ部210および周辺回路212が設けられる。
画素アレイ部210には、複数の画素が二次元格子状に配列される。この画素アレイ部210において、水平方向に配列された画素の集合を「行」または「ライン」と称し、垂直方向に配列された画素の集合を「列」と称する。
また、画素アレイ部210は、複数の画素ブロック211に分割される。それぞれの画素ブロック211には、例えば、8行×2列の画素が配列される。また、列方向において隣接する2画素は、1つのアナログTDI回路220を構成する。画素ブロック211内に8行×2列の画素が配列される場合、画素ブロック211内のアナログTDI回路220の個数は、4行×2列の8個となる。アナログTDI回路220の回路構成については後述する。
周辺回路212には、例えば、DC(Direct Current)電圧を供給する回路などが配置される。
図5は、本技術の第1の実施の形態における回路チップ202の一構成例を示すブロック図である。この回路チップ202には、DAC(Digital to Analog Converter)251、画素駆動回路252、時刻コード生成部253、画素AD変換部254および垂直走査回路255が配置される。さらに回路チップ202には、制御回路256、信号処理回路400、画像処理回路260、および、出力回路257が配置される。
DAC251は、所定のAD変換期間内に亘って参照信号をDA(Digital to Analog)変換により生成するものである。例えば、のこぎり刃状のランプ信号が参照信号として用いられる。DAC251は、参照信号を画素AD変換部254に供給する。
時刻コード生成部253は、AD変換期間内の時刻を示す時刻コードを生成するものである。時刻コード生成部253は、例えば、カウンタにより実現される。カウンタとして、例えば、グレイコードカウンタが用いられる。時刻コード生成部253は、時刻コードを画素AD変換部254へ供給する。
画素駆動回路252は、アナログTDI回路220のそれぞれを駆動してアナログの画素信号を生成させるものである。
画素AD変換部254は、アナログTDI回路220のそれぞれのアナログ信号(すなわち、画素信号)をデジタル信号に変換するAD変換を行うものである。この画素AD変換部254は、複数のクラスタ300により分割される。クラスタ300は、画素ブロック211ごとに設けられ、対応する画素ブロック211内のアナログ信号をデジタル信号に変換する。
画素AD変換部254は、AD変換によりデジタル信号を配列した画像データをフレームとして生成し、信号処理回路400に供給する。
垂直走査回路255は、画素AD変換部254を駆動してAD変換を実行させるものである。
信号処理回路400は、フレームに対して所定の信号処理を行うものである。信号処理として、CDS(Correlated Double Sampling)処理およびデジタルTDI処理を含む各種の処理が実行される。この信号処理回路400は、処理後のフレームを画像処理回路260に供給する。
画像処理回路260は、信号処理回路400からのフレームに対して、所定の画像処理を実行するものである。画像処理として、画像認識処理、黒レベル補正処理、画像補正処理やデモザイク処理などが実行される。この画像処理回路260は、処理後のフレームを出力回路257に供給する。
出力回路257は、画像処理後のフレームを外部に出力するものである。
制御回路256は、DAC251、画素駆動回路252、垂直走査回路255、信号処理回路400、画像処理回路260および出力回路257のそれぞれの動作タイミングを同期信号XHSに同期して制御するものである。
図6は、本技術の第1の実施の形態における画素AD変換部254の一構成例を示す図である。この画素AD変換部254には、複数のADC310が二次元格子状に配列される。ADC310は、アナログTDI回路220ごとに配置される。画素の行数および列数がN行(Nは、整数)およびM列(Mは、整数)である場合、アナログTDI回路220の個数は、N×M/2個であるため、N×M/2個のADC310が配置される。
クラスタ300のそれぞれには、画素ブロック211内のアナログTDI回路220の個数と同じ個数のADC310が配置される。画素ブロック211内に4行×2列のアナログTDI回路220が配列される場合、クラスタ300内にも4行×2列のADC310が配列される。
ADC310は、対応するアナログTDI回路220により生成されたアナログの画素信号に対してAD変換を行うものである。このADC310は、AD変換において、画素信号と参照信号とを比較し、その比較結果が反転したときの時刻コードを保持する。そして、ADC310は、保持した時刻コードをAD変換後のデジタル信号として出力する。
また、クラスタ300の列ごとにリピータ部360が配置される。クラスタ300の列数がM/2である場合、M/2個のリピータ部360が配置される。リピータ部360は、時刻コードを転送するものである。リピータ部360は、時刻コード生成部253からADC310へ時刻コードを転送する。また、リピータ部360は、ADC310から信号処理回路400へデジタル信号を転送する。このデジタル信号の転送は、デジタル信号の「読出し」とも呼ばれる。
また、同図において、かっこ内の数字は、ADC310のデジタル信号の読出し順序の一例を示す。例えば、1行目の奇数列のデジタル信号が1番目に読み出され、1行目の偶数列のデジタル信号が2番目に読み出される。2行目の奇数列のデジタル信号が3番目に読み出され、2行目の偶数列のデジタル信号が4番目に読み出される。以下、同様に、各行の奇数列、偶数列のデジタル信号が順に読み出される。
なお、アナログTDI回路220のごとに、ADC310を配置しているが、この構成に限定されない。複数のアナログTDI回路220が1つのADC310を共有する構成であってもよい。
[ADCの構成例]
図7は、本技術の第1の実施の形態におけるADC310の一構成例を示すブロック図である。このADC310は、差動入力回路320と、正帰還回路330と、ラッチ制御回路340と、複数のラッチ回路350とを備える。
図7は、本技術の第1の実施の形態におけるADC310の一構成例を示すブロック図である。このADC310は、差動入力回路320と、正帰還回路330と、ラッチ制御回路340と、複数のラッチ回路350とを備える。
また、アナログTDI回路220と差動入力回路320の一部とは、受光チップ201に配置され、差動入力回路320の残りと、その後段の回路とは、回路チップ202に配置される。
差動入力回路320は、アナログTDI回路220からの画素信号と、DAC251からの参照信号とを比較するものである。この差動入力回路320は、比較結果を示す比較結果信号を正帰還回路330に供給する。
正帰還回路330は、出力の一部を入力(比較結果信号)に加算し、出力信号VCOとしてラッチ制御回路340に供給するものである。
ラッチ制御回路340は、垂直走査回路255からの制御信号xWORDに従って、出力信号VCOが反転したときの時刻コードを複数のラッチ回路350に保持させるものである。
ラッチ回路350は、ラッチ制御回路340の制御に従って、リピータ部360からの時刻コードを保持するものである。ラッチ回路350は、時刻コードのビット数の分、設けられる。例えば、時刻コードが15ビットの場合、ADC310内に、15個のラッチ回路350が配置される。また、保持された時刻コードは、AD変換後のデジタル信号としてリピータ部360により読み出される。
同図に例示した構成により、ADC310は、アナログTDI回路220からの画素信号をデジタル信号に変換する。
[アナログTDI回路の構成例]
図8は、本技術の第1の実施の形態におけるアナログTDI回路220の一構成例を示す回路図である。このアナログTDI回路220は、リセットトランジスタ221および222と、浮遊拡散層223および224と、転送部230と、電荷排出トランジスタ225および226と、光電変換素子227および228とを備える。また、アナログTDI回路220は、SF(Source Follower)読出し回路240をさらに備える。アナログTDI回路220内のトランジスタ(リセットトランジスタ221など)として、例えば、nMOS(n-channel Metal Oxide Semiconductor)トランジスタが用いられる。
図8は、本技術の第1の実施の形態におけるアナログTDI回路220の一構成例を示す回路図である。このアナログTDI回路220は、リセットトランジスタ221および222と、浮遊拡散層223および224と、転送部230と、電荷排出トランジスタ225および226と、光電変換素子227および228とを備える。また、アナログTDI回路220は、SF(Source Follower)読出し回路240をさらに備える。アナログTDI回路220内のトランジスタ(リセットトランジスタ221など)として、例えば、nMOS(n-channel Metal Oxide Semiconductor)トランジスタが用いられる。
リセットトランジスタ221は、画素駆動回路252からのリセット信号RST1に従って、浮遊拡散層223の電荷量を初期化するものである。リセットトランジスタ222は、画素駆動回路252からのリセット信号RST2に従って、浮遊拡散層224の電荷量を初期化するものである。
浮遊拡散層223および224は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。なお、浮遊拡散層223および224は、特許請求の範囲に記載の一対の浮遊拡散層の一例である。
転送部230は、光電変換素子227および228のそれぞれの転送先を浮遊拡散層223および224のいずれかに切り替えて、その転送先へ電荷を転送するものである。この転送部230は、転送トランジスタ231乃至234を備える。
転送トランジスタ231は、画素駆動回路252からの転送信号TX1-1に従って、光電変換素子227から浮遊拡散層223へ電荷を転送するものである。転送トランジスタ232は、画素駆動回路252からの転送信号TX1-2に従って、光電変換素子227から浮遊拡散層224へ電荷を転送するものである。なお、転送トランジスタ231は、特許請求の範囲に記載の第1の転送トランジスタの一例であり、転送トランジスタ232は、特許請求の範囲に記載の第2の転送トランジスタの一例である。
転送トランジスタ233は、画素駆動回路252からの転送信号TX2-1に従って、光電変換素子228から浮遊拡散層223へ電荷を転送するものである。転送トランジスタ234は、画素駆動回路252からの転送信号TX2-2に従って、光電変換素子228から浮遊拡散層224へ電荷を転送するものである。なお、転送トランジスタ233は、特許請求の範囲に記載の第3の転送トランジスタの一例であり、転送トランジスタ234は、特許請求の範囲に記載の第4の転送トランジスタの一例である。
電荷排出トランジスタ225は、画素駆動回路252からの排出信号OFG1に従って光電変換素子227から電荷を引き抜いて初期化するものである。電荷排出トランジスタ226は、画素駆動回路252からの排出信号OFG2に従って光電変換素子228から電荷を引き抜いて初期化するものである。
光電変換素子227および228は、光を電荷に変換するものである。光電変換素子227および228は、互いに異なる行に配置される。例えば、光電変換素子227は、奇数行(1行目など)に配置され、光電変換素子228は、光電変換素子227に隣接する偶数行(2行目など)に配置される。なお、光電変換素子227および228は、特許請求の範囲に記載の一対の光電変換素子の一例である。
SF読出し回路240は、浮遊拡散層223および224のいずれかの電圧に応じた画素信号を出力するものである。このSF読出し回路240は、増幅トランジスタ241および242と、選択トランジスタ243および244と、電流源トランジスタ245とを備える。
増幅トランジスタ241は、浮遊拡散層223の電圧を増幅するものである。増幅トランジスタ242は、浮遊拡散層224の電圧を増幅するものである。
選択トランジスタ243は、画素駆動回路252からの選択信号SEL1に従って、増幅トランジスタ241により増幅された電圧の信号を画素信号SIGとしてADC310に出力するものである。選択トランジスタ244は、画素駆動回路252からの選択信号SEL2に従って、増幅トランジスタ242により増幅された電圧の信号を画素信号SIGとしてADC310に出力するものである。
電流源トランジスタ245は、増幅トランジスタ241および242と選択トランジスタ243および244とに一定の電流を供給するものである。
同図においては、アナログTDI回路220は、1行目および2行目に配置されているものとする。3行目以降のn(nは、整数)行目に対しては、リセット信号RSTn、転送信号TXn-1、転送信号TXn-2、排出信号OFGnおよび選択信号SELnが送信される。
図9は、本技術の第1の実施の形態における差動入力回路320および正帰還回路330の一構成例を示す回路図である。
差動入力回路320は、pMOS(p-channel MOS)トランジスタ321、324および326と、nMOSトランジスタ322、323、325、327および328と、容量329とを備える。これらのうちnMOSトランジスタ322、323、325および328と容量329とは、受光チップ201に配置され、残りは回路チップ202に配置される。
nMOSトランジスタ322および325は、差動対を構成し、これらのトランジスタのソースは、nMOSトランジスタ323のドレインに共通に接続される。また、nMOSトランジスタ322のドレインは、pMOSトランジスタ321のドレインとpMOSトランジスタ321および324のゲートとに接続される。nMOSトランジスタ325のドレインは、pMOSトランジスタ324のドレインとpMOSトランジスタ326のゲートとに接続される。また、nMOSトランジスタ322のゲートには、DAC251からの参照信号REFが入力される。
nMOSトランジスタ325のゲートには、容量329を介して、アナログTDI回路220からの画素信号SIGが入力される。また、nMOSトランジスタ328のソースおよびドレインは、nMOSトランジスタ325のゲートおよびドレインに接続される。このnMOSトランジスタ328のゲートには、垂直走査回路255からのオートゼロ信号AZが入力される。
nMOSトランジスタ323のゲートには、所定のバイアス電圧VB1が印加され、nMOSトランジスタ323のソースには、所定の接地電圧が印加される。
pMOSトランジスタ321、324および326は、カレントミラー回路を構成する。pMOSトランジスタ321、324および326のソースには、電源電圧VDDHが印加される。この電源電圧VDDHは、後述する電源電圧VDDLよりも高い。
nMOSトランジスタ327のゲートには電源電圧VDDLが印加される。また、nMOSトランジスタ327のドレインは、pMOSトランジスタ326のドレインに接続され、ソースは、正帰還回路330に接続される。
正帰還回路330はpMOSトランジスタ331、332、334および335と、nMOSトランジスタ333、336および337とを備える。pMOSトランジスタ331および332とnMOSトランジスタ333とは、電源電圧VDDLに直列に接続される。また、pMOSトランジスタ331のゲートには、垂直走査回路255からの駆動信号INI2が入力される。pMOSトランジスタ332およびnMOSトランジスタ333の接続点は、nMOSトランジスタ327のソースに接続される。
nMOSトランジスタ333のソースには接地電圧が印加され、ゲートには、垂直走査回路255からの駆動信号INI1が入力される。
pMOSトランジスタ334および335は、電源電圧VDDLに直列に接続される。また、pMOSトランジスタ335のドレインは、pMOSトランジスタ332のゲートと、nMOSトランジスタ336および337のドレインとに接続される。pMOSトランジスタ335およびnMOSトランジスタ337のゲートには、垂直走査回路255からの制御信号TESTVCOが入力される。また、pMOSトランジスタ334およびnMOSトランジスタ336のゲートは、pMOSトランジスタ332およびnMOSトランジスタ333の接続点に接続される。
pMOSトランジスタ335およびnMOSトランジスタ337の接続点からは、出力信号VCOが出力される。また、nMOSトランジスタ336および337のソースには、接地電圧が印加される。
なお、差動入力回路320および正帰還回路330のそれぞれは、図7で説明した機能を持つのであれば、図9に例示した回路に限定されない。
[信号処理回路の構成例]
図10は、本技術の第1の実施の形態における信号処理回路400の一構成例を示すブロック図である。この信号処理回路400は、複数のセレクタ405と、複数の演算回路410と、P相フレームメモリ440と、過去フレームメモリ450とを備える。
図10は、本技術の第1の実施の形態における信号処理回路400の一構成例を示すブロック図である。この信号処理回路400は、複数のセレクタ405と、複数の演算回路410と、P相フレームメモリ440と、過去フレームメモリ450とを備える。
セレクタ405は、クラスタ300の列ごと、言い換えれば、リピータ部360ごとに配置される。クラスタ300に2列のADC310が配列される場合、2列ごとにセレクタ405が配置される。また、演算回路410は、ADC310の列ごとに配置される。ADC310がM列である場合、M/2個のセレクタ405と、M個の演算回路410とが配置される。
前述したようにリピータ部360は、奇数列のデジタル信号と偶数列のデジタル信号とを順に出力する。
セレクタ405は、制御回路256の制御に従って、デジタル信号の出力先を選択するものである。リピータ部360により奇数列が出力された場合にセレクタ405は、その奇数列に対応する演算回路410にデジタル信号を出力する。一方、偶数列が出力された場合にセレクタ405は、その偶数列に対応する演算回路410にデジタル信号を出力する。
演算回路410は、セレクタ405からのデジタル信号に対してCDS処理とデジタルTDI処理とを行うものである。
ここで、デジタル信号は、P相レベルとD相レベルとを含む。P相レベルは、画素がリセット信号RSTにより初期化されたときのレベルを示す。一方、D相レベルは、転送信号により電荷が転送されたときの露光量に応じたレベルを示す。P相レベルは、リセットレベルとも呼ばれ、D相レベルは、信号レベルとも呼ばれる。
CDS処理において、M個の演算回路410は、P相レベルを配列したP相フレームをP相フレームメモリ440に保持させる。そして、M個の演算回路410は、画素毎にP相レベルと、D相レベルとの差分を求め、差分データを配列したCDSフレームを現在フレームとして生成する。
そして、デジタルTDI処理において、M個の演算回路410は、CDSフレームを過去フレームとして過去フレームメモリ450に保持させる。次に、M個の演算回路410は、CDS処理後のCDSフレーム内の所定アドレスのラインと、2フレーム前の過去フレーム内の所定アドレスに隣接するアドレスのラインとを加算する。
また、M個の演算回路410は、CDSフレームと、デジタルTDI処理後のTDIフレームとを画像処理回路260に供給する。
図11は、本技術の第1の実施の形態におけるアナログTDI回路220内の素子のレイアウトの一例を示す図である。光電変換素子227および228は、垂直方向に配列され、浮遊拡散層223および224は水平方向に配列される。光電変換素子227および228と、浮遊拡散層224との間には、転送トランジスタ232および234が配置される。また、光電変換素子227および228と浮遊拡散層223との間には、転送トランジスタ231および233が配置される。同図における矢印は、電荷の転送方向を示す。
ここで、光電変換素子227は、例えば、奇数行であるk(kは、奇数)行に配置され、光電変換素子228は、偶数行であるk+1行に配置されるものとする。また、2k行の光電変換素子227を「PDk」とし、k+1行の光電変換素子228を「PD(k+1)」とする。k行およびk+1行に対応する浮遊拡散層223および224のうち一方を「FDk」とし、他方を「FD(k+1)」とする。kが「1」である場合、1行目に「PD1」が配置され、2行目に「PD2」が配置される。また、1行目および2行目に「FD1」および「FD2」が配置される。
また、浮遊拡散層224の左側には、矩形のトランジスタ配置部247が設けられ、浮遊拡散層223の右側には、矩形のトランジスタ配置部246が配置される。トランジスタ配置部246には、例えば、図8に例示した回路内のリセットトランジスタ221、電荷排出トランジスタ225、増幅トランジスタ241および選択トランジスタ243が配置される。トランジスタ配置部247には、例えば、図8に例示した回路内のリセットトランジスタ222、電荷排出トランジスタ226、増幅トランジスタ242、選択トランジスタ244および電流源トランジスタ245が配置される。
図12は、本技術の第1の実施の形態におけるアナログTDI回路220内の素子のレイアウトの別の例を示す図である。同図に例示するように、トランジスタ配置部246および247は、L字型であってもよい。同図におけるaは、トランジスタ配置部246を上側に、トランジスタ配置部247を下側に配置したレイアウトの一例を示す。同図におけるbは、トランジスタ配置部246を下側に、トランジスタ配置部247を上側に配置したレイアウトの一例を示す。
[固体撮像素子の動作例]
図13は、本技術の第1の実施の形態におけるトランジスタの制御例を示すタイミングチャートである。画素駆動回路252は、同期信号XHSに同期したタイミングで、排出信号OFGにより、全画素の露光を開始させる。全画素の露光の終了タイミングは、次の露光開始の直前である。例えば、タイミングT1乃至T2の間のタイミングで最初の露光が終了し、最初のフレームF1が生成される。また、最初の露光終了後に2回目の露光が開始される。そして、タイミングT22の後のタイミングで2回目の露光が終了し、2番目のフレームF2が生成される。また、2番目の露光終了直後に3回目の露光が開始される。
図13は、本技術の第1の実施の形態におけるトランジスタの制御例を示すタイミングチャートである。画素駆動回路252は、同期信号XHSに同期したタイミングで、排出信号OFGにより、全画素の露光を開始させる。全画素の露光の終了タイミングは、次の露光開始の直前である。例えば、タイミングT1乃至T2の間のタイミングで最初の露光が終了し、最初のフレームF1が生成される。また、最初の露光終了後に2回目の露光が開始される。そして、タイミングT22の後のタイミングで2回目の露光が終了し、2番目のフレームF2が生成される。また、2番目の露光終了直後に3回目の露光が開始される。
また、タイミングT1において、画素駆動回路252は、リセット信号RST1により、1行目のFD1を初期化する。また、露光終了直前のタイミングT12において、画素駆動回路252は、転送信号TX1-1により、PD1からFD1へ電荷を転送させる。
続いてフレームF1の露光終了後のタイミングT2において、画素駆動回路252は、リセット信号RST2により、2行目のFD1を初期化する。また、露光終了前のタイミングT22において、画素駆動回路252は、転送信号TX1-2およびTX2-1により、PD1からFD2へ電荷を転送させるとともにPD2からFD1へ電荷を転送させる。
同図に例示したように、排出信号OFGにより露光が開始され、リセット信号RSTにより浮遊拡散層(FD1やFD2)が初期化される。
図14は、本技術の第1の実施の形態における2フレーム目の露光終了までの固体撮像素子200の動作の一例を示すタイミングチャートである。
フレームF1の露光開始後に同期信号XHSが立ち下がったタイミングT1において、画素駆動回路252は、リセット信号RST1によりFD1を初期化する。また、差動入力回路320には、オートゼロ信号AZが入力される。そして、初期化直後のタイミングT11において、選択信号SEL1が送信され、ADC310は、FD1のP相レベルをデジタル信号に変換する。続いて露光終了直前のタイミングT12において、画素駆動回路252は、転送信号TX1-1により、PD1からFD1へ電荷を転送させる。この電荷の転送により、FD1は、初期状態から、ラインL1の露光量に応じた電荷を保持した状態に移行する。ここで、ラインL1は、奇数行である1行目のラインである。
そして、フレームF2の露光開始後に同期信号XHSが立ち下がったタイミングT2において、画素駆動回路252は、リセット信号RST1によりFD2を初期化する。また、差動入力回路320には、オートゼロ信号AZが入力される。そして、初期化直後のタイミングT21において、選択信号SEL2が送信され、ADC310は、フレームF2のFD2のP相レベルをデジタル信号に変換する。
続いて露光終了直前のタイミングT22において、画素駆動回路252は、転送信号TX1-2およびTX2-1により、PD1からFD2へ電荷を転送させるとともにPD2からFD1へ電荷を転送させる。これらの転送により、FD1は、フレームF1のラインL1と、フレームF2のラインL2とのそれぞれの露光量に応じた電荷を保持した状態に移行する。ここで、ラインL2は、偶数行である2行目のラインである。一方、FD2は、初期状態からラインL2の露光量に応じた電荷を保持した状態に移行する。同図に例示したようにFD1においては、フレームF1のラインL1と、フレームF2のラインL2とのそれぞれの電荷量が積算されているため、アナログのTDI処理が実現される。
図15は、本技術の第1の実施の形態における4フレーム目の浮遊拡散層の初期化までの固体撮像素子の動作の一例を示すタイミングチャートである。
フレームF3の露光が開始されたタイミングT23において、選択信号SEL1が送信され、ADC310は、フレームF1のラインL1と、フレームF2のラインL2とを積算したラインのD相レベルをAD変換する。また、演算回路410は、そのD相レベルと、フレームF1のFD1のP相レベルとの差分を求めるCDS処理を行う。
フレームF3の露光開始後に同期信号XHSが立ち下がったタイミングT3において、画素駆動回路252は、リセット信号RST1によりFD1を初期化する。また、差動入力回路320には、オートゼロ信号AZが入力される。そして、初期化直後のタイミングT31において、選択信号SEL1が送信され、ADC310は、フレームF3のFD1のP相レベルをデジタル信号に変換する。
続いて露光終了直前のタイミングT32において、画素駆動回路252は、転送信号TX1-1およびTX2-2により、PD1からFD1へ電荷を転送させるとともにPD2からFD2へ電荷を転送させる。これらの転送により、FD1は、初期状態からフレームF3のラインL1を保持した状態に移行し、FD2は、フレームF2のラインL1とフレームF3のラインL2とのそれぞれの露光量に応じた電荷を保持した状態に移行する。
フレームF4の露光が開始されたタイミングT33において、選択信号SEL2が送信され、ADC310は、フレームF2のラインL1と、フレームF3のラインL2とを積算したラインのD相レベルをAD変換する。また、演算回路410は、そのD相レベルと、フレームF2のFD2のP相レベルとの差分を求めるCDS処理を行う。
フレームF4の露光開始後に同期信号XHSが立ち下がったタイミングT4において、画素駆動回路252は、リセット信号RST2によりFD2を初期化する。また、差動入力回路320には、オートゼロ信号AZが入力される。
なお、フレームF3の露光以降は、3行目以降においても電荷の転送が並列して実行されるが、3行目以降の制御は省略されている。
図16は、本技術の第1の実施の形態における5フレーム目の露光終了までの固体撮像素子200の動作の一例を示すタイミングチャートである。
初期化直後のタイミングT41において、選択信号SEL2が送信され、ADC310は、フレームF4のFD2のP相レベルをデジタル信号に変換する。
続いて露光終了直前のタイミングT42において、画素駆動回路252は、転送信号TX1-2およびTX2-1により、PD1からFD2へ電荷を転送させるとともにPD2からFD1へ電荷を転送させる。これらの転送により、FD1は、フレームF3のラインL1とフレームF4のラインL2とのそれぞれの露光量に応じた電荷を保持した状態に移行する。一方、FD2は、初期状態からフレームF4のラインL1を保持した状態に移行する。
フレームF5の露光が開始されたタイミングT43において、選択信号SEL1が送信され、ADC310は、フレームF3のラインL1と、フレームF4のラインL2とを積算したラインのD相レベルをAD変換する。また、演算回路410は、そのD相レベルと、フレームF3のFD1のP相レベルとの差分を求めるCDS処理を行う。
フレームF5の露光開始後に同期信号XHSが立ち下がったタイミングT5において、画素駆動回路252は、リセット信号RST1によりFD1を初期化する。また、差動入力回路320には、オートゼロ信号AZが入力される。そして、初期化直後のタイミングT51において、選択信号SEL1が送信され、ADC310は、フレームF5のFD1のP相レベルをデジタル信号に変換する。また、演算回路410は、フレームF1のラインL1と、フレームF2のラインL2と、フレームF3のラインL3と、フレームF4のラインL4とを積算するデジタルTDI処理を行う。
続いて露光終了直前のタイミングT52において、画素駆動回路252は、転送信号TX1-1およびTX2-2により、PD1からFD1へ電荷を転送させるとともにPD2からFD2へ電荷を転送させる。これらの転送により、FD1は、初期状態からフレームF5のラインL1を保持した状態に移行し、FD2は、フレームF4のラインL1とフレームF5のラインL2とのそれぞれの露光量に応じた電荷を保持した状態に移行する。
フレームF5の露光が終了したタイミングT53において、選択信号SEL2が送信され、ADC310は、フレームF4のラインL1と、フレームF5のラインL2とを積算したラインのD相レベルをAD変換する。また、演算回路410は、そのD相レベルと、フレームF4のFD2のP相レベルとの差分を求めるCDS処理を行う。
続いて、図14乃至図16のタイミングチャートの各時点におけるアナログTDI回路220の状態について説明する。
図17は、本技術の第1の実施の形態における1フレーム目の露光終了までのアナログTDI回路220の状態の一例を示す図である。同図におけるaは、タイミングT1におけるアナログTDI回路220の状態の一例を示し、同図におけるbは、フレームF1の露光終了時のアナログTDI回路220の状態の一例を示す。
同図におけるaに例示するように、タイミングT1において画素駆動回路252は、FD1を初期化する。そして、同図におけるbに例示するように、フレームF1の露光終了時に画素駆動回路252は、PD1からFD1へ電荷を転送させる。これにより、フレームF1のラインL1の露光量に応じた電荷がFD1に保持される。
図18は、本技術の第1の実施の形態における2フレーム目の露光終了までのアナログTDI回路220の状態の一例を示す図である。同図におけるaは、タイミングT2におけるアナログTDI回路220の状態の一例を示し、同図におけるbは、フレームF2の露光終了時のアナログTDI回路220の状態の一例を示す。
同図におけるaに例示するように、タイミングT2において画素駆動回路252は、FD2を初期化する。そして、同図におけるbに例示するように、フレームF2の露光終了時に画素駆動回路252は、PD1からFD2へ電荷を転送させるとともに、PD2からFD1へ電荷を転送させる。これにより、フレームF1のラインL1と、フレームF2のラインL2とのそれぞれの露光量に応じた電荷がFD1に保持される。一方、FD2には、フレームF2のラインL1の露光量に応じた電荷が保持される。
図19は、本技術の第1の実施の形態における3フレーム目の露光終了までのアナログTDI回路220の状態の一例を示す図である。同図におけるaは、タイミングT3におけるアナログTDI回路220の状態の一例を示し、同図におけるbは、フレームF3の露光終了時のアナログTDI回路220の状態の一例を示す。
同図におけるaに例示するように、タイミングT3において画素駆動回路252は、FD1を初期化する。そして、同図におけるbに例示するように、フレームF3の露光終了時に画素駆動回路252は、PD1からFD1へ電荷を転送させるとともに、PD2からFD2へ電荷を転送させる。これにより、フレームF3のラインL1の露光量に応じた電荷がFD1に保持される。一方、FD2には、フレームF2のラインL1と、フレームF3のラインL2とのそれぞれの露光量に応じた電荷がFD1に保持される。
図20は、本技術の第1の実施の形態における4フレーム目の露光終了までのアナログTDI回路220の状態の一例を示す図である。同図におけるaは、タイミングT4におけるアナログTDI回路220の状態の一例を示し、同図におけるbは、フレームF4の露光終了時のアナログTDI回路220の状態の一例を示す。
同図におけるaに例示するように、タイミングT4において画素駆動回路252は、FD2を初期化する。そして、同図におけるbに例示するように、フレームF4の露光終了時に画素駆動回路252は、PD1からFD2へ電荷を転送させるとともに、PD2からFD1へ電荷を転送させる。これにより、フレームF3のラインL1と、フレームF4のラインL2とのそれぞれの露光量に応じた電荷がFD1に保持される。一方、FD2には、フレームF4のラインL1の露光量に応じた電荷が保持される。
図21は、本技術の第1の実施の形態における5フレーム目の露光終了までのアナログTDI回路220の状態の一例を示す図である。同図におけるaは、タイミングT5におけるアナログTDI回路220の状態の一例を示し、同図におけるbは、フレームF5の露光終了時のアナログTDI回路220の状態の一例を示す。
同図におけるaに例示するように、タイミングT5において画素駆動回路252は、FD1を初期化する。そして、同図におけるbに例示するように、フレームF5の露光終了時に画素駆動回路252は、PD1からFD1へ電荷を転送させるとともに、PD2からFD2へ電荷を転送させる。これにより、フレームF5のラインL1の露光量に応じた電荷がFD1に保持される。一方、FD2には、フレームF4のラインL1と、フレームF5のラインL2とのそれぞれの露光量に応じた電荷がFD1に保持される。
ここで、アナログTDI回路において、FD1およびFD2の一方と、その一方へ電荷を転送する2つの転送トランジスタとが削減された構成の比較例を想定する。
図22は、比較例における2フレーム目の露光終了までのアナログTDI回路の状態の一例を示す図である。同図におけるaは、タイミングT2におけるアナログTDI回路220の状態の一例を示し、同図におけるbは、FDを初期化したアナログTDI回路の状態を示す。同図におけるcは、フレームF2の露光終了時のアナログTDI回路の状態の一例を示す。
PD1およびPD2が1つのFDを共有する比較例では、同図におけるaに例示するように、比較例の画素駆動回路252は、PD2からFDへ電荷を転送させる。これにより、フレームF1のラインL1とフレームF2のラインL2とのそれぞれの露光量に応じた電荷がFDに保持される。そして、これらのラインを積算したラインのD相レベルがデジタル信号に変換される。
そして、比較例の画素駆動回路252は、同図におけるbに例示するようにFDを初期化する。P相レベルがデジタル信号に変換されると、同図におけるcに例示するように、PD1からFDへ電荷を転送させる。これにより、フレームF2のラインL1の露光量に応じた電荷がFDに保持される。
同図に例示するように、PD1およびPD2に対してFDが1つしかない比較例では、フレームF2のラインL2の電荷転送と、そのフレームF2のラインL1の電荷転送とを同時に行うことができない。これらの電荷転送は、FDのリセットを挟んで順に実行される。
これに対して、FD1およびFD2を設けたアナログTDI回路220では、図18におけるbに例示したように、フレームF2のラインL2の電荷転送と、そのフレームF2のラインL1の電荷転送とを同時に行うことができる。このため、FDの初期化を待たずに、次の電荷転送を開始することができる。したがって、同期信号XHSの間隔を比較例よりも短くすることができる。この同期信号XHSに同期して、TDIフレームの1ラインが走査されるため、同期信号XHSの間隔を短くすることにより、TDIフレームの走査の速度、すなわちスキャンレートを向上させることができる。また、同期信号XHSに同期して実行されるAD変換の速度を向上させることができる。
図23は、本技術の第1の実施の形態におけるTDI処理の一例を示す図である。例えば、最初にフレームF1が撮像され、続いてフレームF2、F3、F4およびF5が順に撮像されたものとする。同図における矢印は、被写体の移動方向を示す。同図に例示するように、この被写体は、垂直方向に沿って1ラインずつ移動するものとする。
アナログTDI回路220は、FD1を初期化し、フレームF1のラインL1の電荷をFD1に転送する。次にアナログTDI回路220は、フレームF2のラインL2の電荷をFD1に転送するとともに、フレームF2のラインL1の電荷をFD2に転送する。FD1には、ラインL1+L2の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。
続いて、アナログTDI回路220は、FD1およびFD3を初期化し、フレームF3のラインL2の電荷をFD2に転送するとともに、フレームF3のラインL1の電荷をFD1に転送する。同時にアナログTDI回路220は、フレームF3のラインL3の電荷をFD3に転送する。FD2には、ラインL1+L2の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。
そして、アナログTDI回路220は、FD2およびFD4を初期化し、フレームF4のラインL2の電荷をFD1に転送するとともに、フレームF4のラインL1の電荷をFD2に転送する。同時にアナログTDI回路220は、フレームF4のラインL4の電荷をFD3に転送し、フレームF4のラインL3の電荷をFD4に転送する。FD1には、ラインL1+L2の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。また、FD3には、ラインL3+L4の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。
演算回路410は、フレームF2で出力されたデジタル信号とフレームF4で出力されたデジタル信号とのそれぞれに対してCDS処理を行い、それらのCDS結果を加算する。これにより、フレームF1のラインL1と、フレームF2のラインL2と、フレームF3のラインL3と、フレームF4のラインL4とが積算される。前述したように、被写体は1ラインずつ移動するため、積算対象の各ラインのパターンは、同一である。演算回路410は、加算したラインをTDIフレームの最後のラインとして出力する。このように、時間をずらして露光量を積分する処理は、TDI処理と呼ばれる。
続いて、アナログTDI回路220は、FD3およびFD5を初期化し、フレームF5のラインL2の電荷をFD2に転送する。同時にアナログTDI回路220は、フレームF5のラインL3の電荷をFD3に転送し、フレームF5のラインL4の電荷をFD4に転送する。同時にアナログTDI回路220は、フレームF5のラインL5の電荷をFD5に転送する。FD2には、ラインL1+L2の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。また、FD4には、ラインL3+L4の電荷が保持され、その電荷量に応じた電圧は、デジタル信号に変換される。
演算回路410は、フレームF3で出力されたデジタル信号とフレームF5で出力されたFD4に対応するデジタル信号とのそれぞれに対してCDS処理を行い、それらのCDS結果を加算する。これにより、フレームF2のラインL1と、フレームF3のラインL2と、フレームF4のラインL3と、フレームF5のラインL4とが積算される。演算回路410は、加算したラインをTDIフレームの最後から2番目のラインとして出力する。
フレームF6以降においても同様の処理が実行され、TDIフレームの行が順に出力される。
なお、演算回路410は、CDS処理に加えてデジタルTDI処理を実行しているが、CDS処理のみを実行する構成とすることもできる。また、固体撮像素子200は、アナログおよびデジタルのTDI処理により、4ラインを積算しているが、より多くのラインを積算することもできる。また、固体撮像素子200は、最初の4フレームについて先頭のラインから4ラインを積分しているが、この構成に限定されない。例えば、被写体の移動方向が逆の場合、固体撮像素子200は、最初の4フレームについて最後のラインから4ラインを積分すればよい。
図24は、本技術の第1の実施の形態における固体撮像素子200の動作の一例を示すフローチャートの一例である。この動作は、例えば、フレームの撮像を行うための所定のアプリケーションが実行されたときに開始される。
固体撮像素子200内の画素駆動回路252は、全画素を同時に露光し、露光終了時に浮遊拡散層(FD1やFD2)を初期化する(ステップS901)。そして、ADC310は、初期化したFDのP相レベルをAD変換する(ステップS902)。
また、アナログTDI回路220は、電荷転送により隣接する2ラインの電荷量をアナログ加算する(ステップS903)。また、演算回路410は、2ラインを保持するFDのD相レベルを変換し、CDS処理を行う(ステップS904)。また、演算回路410は、2ラインがデジタル出力されると、それらを加算するデジタルTDI処理を行う(ステップS905)。ステップS905の後に、固体撮像素子200は、ステップS901以降を繰り返し実行する。
このように、本技術の第1の実施の形態では、PD1およびPD2のそれぞれの転送先をFD1およびFD2のいずれかへ切り替える転送部230を設けたため、PD1からFD2への電荷転送とPD2からFD1への電荷転送とを同時に行うことができる。これにより、それらの電荷転送を順に行う場合と比較して、スキャンレートを速くし、AD変換の速度を向上させることができる。
[変形例]
上述の第1の実施の形態では、一定の電荷電圧変換効率によりアナログTDI回路220が画素信号を生成していたが、低照度の際のノイズを低減する観点から、互いに異なる2つの電荷電圧変換効率により画素信号を生成することが望ましい。この第1の実施の形態の変形例のアナログTDI回路220は、互いに異なる2つの電荷電圧変換効率のそれぞれにより画素信号を生成する点において第1の実施の形態と異なる。
上述の第1の実施の形態では、一定の電荷電圧変換効率によりアナログTDI回路220が画素信号を生成していたが、低照度の際のノイズを低減する観点から、互いに異なる2つの電荷電圧変換効率により画素信号を生成することが望ましい。この第1の実施の形態の変形例のアナログTDI回路220は、互いに異なる2つの電荷電圧変換効率のそれぞれにより画素信号を生成する点において第1の実施の形態と異なる。
図25は、本技術の第1の実施の形態の変形例におけるアナログTDI回路220の一構成例を示す回路図である。この第1の実施の形態の変形例のアナログTDI回路220は、変換効率制御トランジスタ235および236と、容量237および238とをさらに備える点において第1の実施の形態と異なる。変換効率制御トランジスタ235および236として、例えば、nMOSトランジスタが用いられる。
変換効率制御トランジスタ235は、制御信号FDG1に従って浮遊拡散層223(FD1)の電荷電圧変換効率を制御するものである。変換効率制御トランジスタ236は、制御信号FDG2に従って浮遊拡散層224(FD2)の電荷電圧変換効率を制御するものである。変換効率制御トランジスタ235は、リセットトランジスタ221と直列に接続され、それらの接続点と接地端子との間に容量237が挿入される。変換効率制御トランジスタ236は、リセットトランジスタ222と直列に接続され、それらの接続点と接地端子との間に容量238が挿入される。
画素駆動回路252が、FD1の初期化直後にパルス期間に亘ってハイレベルの制御信号FDG1を供給し、それ以降はローレベルに制御することにより、アナログTDI回路220は、所定値より高い電荷電圧変換効率にすることができる。一方、画素駆動回路252が、常にハイレベルの制御信号FDG1を供給することにより、アナログTDI回路220は、所定値より低い電荷電圧変換効率にすることができる。FD2についても同様である。以下、高い方の電荷電圧変換効率を単に「高変換効率」と称し、低い方の電荷電圧変換効率を単に「低変換効率」と称する。
例えば、画素駆動回路252は、制御信号FDGにより、高変換効率および低変換効率の両方で画素信号を生成する。そして、演算回路410は、高変換効率によるデジタル信号がフルコード未満の場合に、その高変換効率によるデジタル信号を、その画素の信号として出力する。一方、高変換効率によるデジタル信号がフルコードの場合に、演算回路410は、その低変換効率によるデジタル信号を、その画素の信号として出力する。これにより、ダイナミックレンジを拡大し、低照度の信号のノイズを低減することができる。
このように、本技術の第1の実施の形態の変形例では、アナログTDI回路220は、高変換効率および低変換効率の両方による画素信号を生成し、フルコードであるか否かに応じて何れかを選択することにより、低照度の際のノイズを低減することができる。
<2.第2の実施の形態>
上述の第1の実施の形態では、画素毎にリセットトランジスタを配置していたが、画素数が多くなるほど、回路規模が増大するおそれがある。この第2の実施の形態のアナログTDI回路220は、リセットトランジスタを削減し、電荷排出トランジスタ225および226の制御により浮遊拡散層223および224を初期化する点において第1の実施の形態と異なる。
上述の第1の実施の形態では、画素毎にリセットトランジスタを配置していたが、画素数が多くなるほど、回路規模が増大するおそれがある。この第2の実施の形態のアナログTDI回路220は、リセットトランジスタを削減し、電荷排出トランジスタ225および226の制御により浮遊拡散層223および224を初期化する点において第1の実施の形態と異なる。
図26は、本技術の第2の実施の形態におけるアナログTDI回路220の一構成例を示す回路図である。この第2のアナログTDI回路220は、リセットトランジスタ221および222が配置されない点において第1の実施の形態と異なる。
図27は、本技術の第2の実施の形態におけるトランジスタの制御例を示すタイミングチャートである。露光開始のタイミングにおいて、画素駆動回路252は、全画素に対し、排出信号(OFG1やOFG2)と同時に、転送信号(TX1-1およびTX2-1)を送信する。これにより、光電変換素子227および228と同時に、浮遊拡散層223および224も初期化される。
このように、本技術の第2の実施の形態では、画素駆動回路252が、電荷排出トランジスタ225および226の制御により浮遊拡散層223および224を初期化するため、リセットトランジスタ221および222が不要となる。これにより、回路規模を削減することができる。
[変形例]
上述の第2の実施の形態では、一定の電荷電圧変換効率によりアナログTDI回路220が画素信号を生成していたが、低照度の際のノイズを低減する観点から、互いに異なる2つの電荷電圧変換効率により画素信号を生成することが望ましい。この第2の実施の形態の変形例のアナログTDI回路220は、互いに異なる2つの電荷電圧変換効率のそれぞれにより画素信号を生成する点において第2の実施の形態と異なる。
上述の第2の実施の形態では、一定の電荷電圧変換効率によりアナログTDI回路220が画素信号を生成していたが、低照度の際のノイズを低減する観点から、互いに異なる2つの電荷電圧変換効率により画素信号を生成することが望ましい。この第2の実施の形態の変形例のアナログTDI回路220は、互いに異なる2つの電荷電圧変換効率のそれぞれにより画素信号を生成する点において第2の実施の形態と異なる。
図28は、本技術の第2の実施の形態の変形例におけるアナログTDI回路220の一構成例を示す回路図である。この第2の実施の形態の変形例のアナログTDI回路220は、変換効率制御トランジスタ235および236と、容量237および238とをさらに備える点において第2の実施の形態と異なる。
変換効率制御トランジスタ235は、浮遊拡散層223と電源端子との間に挿入され、変換効率制御トランジスタ235および浮遊拡散層223の接続点と接地端子との間に容量237が挿入される。変換効率制御トランジスタ235は、浮遊拡散層223と電源端子との間に挿入され、変換効率制御トランジスタ235および浮遊拡散層223の接続点と接地端子との間に容量237が挿入される。変換効率制御トランジスタ236は、浮遊拡散層224と電源端子との間に挿入され、変換効率制御トランジスタ236および浮遊拡散層224の接続点と接地端子との間に容量238が挿入される。
第2の実施の形態の変形例の画素駆動回路252によるトランジスタの制御方法は、図27に例示した制御と同様である。
このように、本技術の第2の実施の形態の変形例では、アナログTDI回路220が高変換効率および低変換効率の両方による画素信号を生成し、フルコードであるか否かに応じて何れかを選択することにより、低照度の際のノイズを低減することができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本技術は以下のような構成もとることができる。
(1)一対の光電変換素子と、
一対の浮遊拡散層と、
前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と
を具備する固体撮像素子。
(2)前記転送部は、前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する処理と前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する処理とを同時に行う前記(1)記載の固体撮像素子。
(3)前記転送部は、
前記一対の光電変換素子の一方から前記一対の浮遊拡散層の一方へ電荷を転送する第1の転送トランジスタと、
前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する第2の転送トランジスタと、
前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する第3の転送トランジスタと、
前記一対の光電変換素子の他方から前記一対の浮遊拡散層の他方へ電荷を転送する第4の転送トランジスタと
を備える前記(2)記載の固体撮像素子。
(4)前記一対の光電変換素子のそれぞれから電荷を排出する一対の電荷排出トランジスタをさらに具備する
前記(1)から(3)のいずれかに記載の固体撮像素子。
(5)前記一対の浮遊拡散層のそれぞれを初期化する一対のリセットトランジスタをさらに具備する
前記(1)から(4)のいずれかに記載の固体撮像素子。
(6)前記一対の浮遊拡散層の電荷電圧変換効率を制御する一対の変換効率制御トランジスタをさらに具備する
前記(1)から(5)のいずれかに記載の固体撮像素子。
(7)前記一対の浮遊拡散層のそれぞれの電圧を増幅して一対の画素信号を生成する一対の増幅トランジスタと、
前記一対の画素信号の一方を選択する一対の選択トランジスタと
をさらに具備する前記(1)から(6)のいずれかに記載の固体撮像素子。
(8)前記一対の画素信号のそれぞれを順にデジタル信号に変換するアナログデジタル変換器をさらに具備する前記(7)記載の固体撮像素子。
(9)前記デジタル信号を積算する演算回路をさらに具備する
前記(8)記載の固体撮像素子。
(10)一対の光電変換素子と、
一対の浮遊拡散層と、
前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と、
前記電荷の量に応じた画素信号をデジタル信号に変換して処理する信号処理部と
を具備する撮像装置。
(1)一対の光電変換素子と、
一対の浮遊拡散層と、
前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と
を具備する固体撮像素子。
(2)前記転送部は、前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する処理と前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する処理とを同時に行う前記(1)記載の固体撮像素子。
(3)前記転送部は、
前記一対の光電変換素子の一方から前記一対の浮遊拡散層の一方へ電荷を転送する第1の転送トランジスタと、
前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する第2の転送トランジスタと、
前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する第3の転送トランジスタと、
前記一対の光電変換素子の他方から前記一対の浮遊拡散層の他方へ電荷を転送する第4の転送トランジスタと
を備える前記(2)記載の固体撮像素子。
(4)前記一対の光電変換素子のそれぞれから電荷を排出する一対の電荷排出トランジスタをさらに具備する
前記(1)から(3)のいずれかに記載の固体撮像素子。
(5)前記一対の浮遊拡散層のそれぞれを初期化する一対のリセットトランジスタをさらに具備する
前記(1)から(4)のいずれかに記載の固体撮像素子。
(6)前記一対の浮遊拡散層の電荷電圧変換効率を制御する一対の変換効率制御トランジスタをさらに具備する
前記(1)から(5)のいずれかに記載の固体撮像素子。
(7)前記一対の浮遊拡散層のそれぞれの電圧を増幅して一対の画素信号を生成する一対の増幅トランジスタと、
前記一対の画素信号の一方を選択する一対の選択トランジスタと
をさらに具備する前記(1)から(6)のいずれかに記載の固体撮像素子。
(8)前記一対の画素信号のそれぞれを順にデジタル信号に変換するアナログデジタル変換器をさらに具備する前記(7)記載の固体撮像素子。
(9)前記デジタル信号を積算する演算回路をさらに具備する
前記(8)記載の固体撮像素子。
(10)一対の光電変換素子と、
一対の浮遊拡散層と、
前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と、
前記電荷の量に応じた画素信号をデジタル信号に変換して処理する信号処理部と
を具備する撮像装置。
100 撮像装置
110 光学部
120 記憶部
130 制御部
140 通信部
200 固体撮像素子
201 受光チップ
202 回路チップ
210 画素アレイ部
211 画素ブロック
212 周辺回路
220 アナログTDI回路
221、222 リセットトランジスタ
223、224 浮遊拡散層
225、226 電荷排出トランジスタ
227、228 光電変換素子
230 転送部
231~234 転送トランジスタ
235、236 変換効率制御トランジスタ
237、238、329 容量
240 SF読出し回路
241、242 増幅トランジスタ
243、244 選択トランジスタ
245 電流源トランジスタ
246、247 トランジスタ配置部
251 DAC
252 画素駆動回路
253 時刻コード生成部
254 画素AD変換部
255 垂直走査回路
256 制御回路
257 出力回路
260 画像処理回路
300 クラスタ
310 ADC
320 差動入力回路
321、324、326、331、332、334、335 pMOSトランジスタ
322、323、325、327、328、333、336、337 nMOSトランジスタ
330 正帰還回路
340 ラッチ制御回路
350 ラッチ回路
360 リピータ部
400 信号処理回路
405 セレクタ
410 演算回路
440 P相フレームメモリ
450 過去フレームメモリ
110 光学部
120 記憶部
130 制御部
140 通信部
200 固体撮像素子
201 受光チップ
202 回路チップ
210 画素アレイ部
211 画素ブロック
212 周辺回路
220 アナログTDI回路
221、222 リセットトランジスタ
223、224 浮遊拡散層
225、226 電荷排出トランジスタ
227、228 光電変換素子
230 転送部
231~234 転送トランジスタ
235、236 変換効率制御トランジスタ
237、238、329 容量
240 SF読出し回路
241、242 増幅トランジスタ
243、244 選択トランジスタ
245 電流源トランジスタ
246、247 トランジスタ配置部
251 DAC
252 画素駆動回路
253 時刻コード生成部
254 画素AD変換部
255 垂直走査回路
256 制御回路
257 出力回路
260 画像処理回路
300 クラスタ
310 ADC
320 差動入力回路
321、324、326、331、332、334、335 pMOSトランジスタ
322、323、325、327、328、333、336、337 nMOSトランジスタ
330 正帰還回路
340 ラッチ制御回路
350 ラッチ回路
360 リピータ部
400 信号処理回路
405 セレクタ
410 演算回路
440 P相フレームメモリ
450 過去フレームメモリ
Claims (10)
- 一対の光電変換素子と、
一対の浮遊拡散層と、
前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と
を具備する固体撮像素子。 - 前記転送部は、前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する処理と前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する処理とを同時に行う請求項1記載の固体撮像素子。
- 前記転送部は、
前記一対の光電変換素子の一方から前記一対の浮遊拡散層の一方へ電荷を転送する第1の転送トランジスタと、
前記一対の光電変換素子の一方から前記一対の浮遊拡散層の他方へ電荷を転送する第2の転送トランジスタと、
前記一対の光電変換素子の他方から前記一対の浮遊拡散層の一方へ電荷を転送する第3の転送トランジスタと、
前記一対の光電変換素子の他方から前記一対の浮遊拡散層の他方へ電荷を転送する第4の転送トランジスタと
を備える請求項2記載の固体撮像素子。 - 前記一対の光電変換素子のそれぞれから電荷を排出する一対の電荷排出トランジスタをさらに具備する
請求項1記載の固体撮像素子。 - 前記一対の浮遊拡散層のそれぞれを初期化する一対のリセットトランジスタをさらに具備する
請求項1記載の固体撮像素子。 - 前記一対の浮遊拡散層の電荷電圧変換効率を制御する一対の変換効率制御トランジスタをさらに具備する
請求項1記載の固体撮像素子。 - 前記一対の浮遊拡散層のそれぞれの電圧を増幅して一対の画素信号を生成する一対の増幅トランジスタと、
前記一対の画素信号の一方を選択する一対の選択トランジスタと
をさらに具備する請求項1記載の固体撮像素子。 - 前記一対の画素信号のそれぞれを順にデジタル信号に変換するアナログデジタル変換器をさらに具備する請求項7記載の固体撮像素子。
- 前記デジタル信号を積算する演算回路をさらに具備する
請求項8記載の固体撮像素子。 - 一対の光電変換素子と、
一対の浮遊拡散層と、
前記一対の光電変換素子のそれぞれの転送先を前記一対の浮遊拡散層のいずれかに切り替えて前記転送先へ電荷を転送する転送部と、
前記電荷の量に応じた画素信号をデジタル信号に変換して処理する信号処理部と
を具備する撮像装置。
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DE (1) | DE112020004211T5 (ja) |
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- 2020-07-14 US US17/638,249 patent/US12028635B2/en active Active
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- 2020-07-14 DE DE112020004211.1T patent/DE112020004211T5/de active Pending
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