WO2023112594A1 - 物理量検出装置及び撮像装置 - Google Patents

物理量検出装置及び撮像装置 Download PDF

Info

Publication number
WO2023112594A1
WO2023112594A1 PCT/JP2022/042764 JP2022042764W WO2023112594A1 WO 2023112594 A1 WO2023112594 A1 WO 2023112594A1 JP 2022042764 W JP2022042764 W JP 2022042764W WO 2023112594 A1 WO2023112594 A1 WO 2023112594A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
pixel
physical quantity
substrate
transistor
Prior art date
Application number
PCT/JP2022/042764
Other languages
English (en)
French (fr)
Inventor
雅樹 榊原
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2023112594A1 publication Critical patent/WO2023112594A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present disclosure relates to a physical quantity detection device and an imaging device.
  • a pixel ADC (Analog Digital Conversion) type imaging device in which a source follower circuit is provided for each pixel and the pixel signal output from the source follower circuit is AD-converted for each pixel (see Non-Patent Document 1).
  • the output node of the source follower circuit and the input node of the comparator are capacitively coupled so that the input/output node of the comparator can be short-circuited by the auto-zero signal.
  • Non-Patent Document 1 When strong light is incident on the imaging device described in Non-Patent Document 1, charges flow into the floating diffusion layer even when the transfer gate is closed, and the potential of the floating diffusion layer drops sharply. A difference from the signal potential will not occur, and as a result, black spots will appear in the captured image. Such sunspots are commonly called sunspots.
  • the present disclosure provides a physical quantity detection device and an imaging device that prevent sunspots from occurring even when the pixel ADC method is adopted.
  • a plurality of pixels each detecting a physical quantity; a plurality of limiters that limit the signal level of the physical quantity signal detected by each of the plurality of pixels; a plurality of AD converters provided for each of the plurality of pixels for converting the physical quantity signal into a digital signal by comparing the physical quantity signal whose signal level is limited by the corresponding limiter with a reference signal;
  • a physical quantity detection device is provided.
  • Each of the plurality of limiters sets the physical quantity signal to a predetermined signal level when the signal level of the physical quantity signal reaches a predetermined threshold, and the signal level of the physical quantity signal does not reach the predetermined threshold. may be output without limiting the signal level of the physical quantity signal.
  • each of the plurality of AD converters has a comparator for comparing a physical quantity signal whose signal level is limited by the corresponding limiter with the reference signal; the comparator has a first input node and a second input node; A coupling capacitor connected to a signal path leading to at least one of the first input node and the second input node may be further provided.
  • a first coupling capacitor connected to a first signal path connected to the first input node may be provided.
  • a first switch may be provided for switching whether to short-circuit the output node of the comparator and the corresponding first input node.
  • a second coupling capacitor connected on a second signal path connected to the second input node may be provided.
  • a second switch may be provided for switching whether to short-circuit the output node of the comparator and the corresponding second input node.
  • Each of the plurality of limiters may limit a signal level of an output node of the corresponding source follower circuit.
  • each of the plurality of pixels has a floating diffusion region that accumulates charges according to the physical quantity signal;
  • the source follower circuit has a first transistor whose signal level changes according to a voltage corresponding to the charge accumulated in the floating diffusion region,
  • Each of the plurality of limiters may be connected in parallel to the corresponding first transistor.
  • Each of the plurality of limiters has a second transistor that turns on when the signal level of the physical quantity signal on the corresponding signal line reaches a predetermined threshold value to set the corresponding signal line to a predetermined signal level. may have.
  • a plurality of vias for signal transmission may be provided while joining the first substrate and the second substrate.
  • the second board has a control signal generator that generates a plurality of control signals including a control signal to be input to the limiter,
  • the plurality of control signals may be transmitted from the second substrate to the first substrate through corresponding vias.
  • the first substrate has a pixel array section in which the plurality of pixels are arranged in a first direction and a second direction;
  • the pixel array section has a plurality of first wirings arranged in the first direction, A different control signal may be supplied to each of the plurality of first wirings.
  • the first substrate has a pixel array section in which the plurality of pixels are arranged in a first direction and a second direction;
  • the pixel array section has a plurality of first wirings arranged in the first direction,
  • the plurality of first wirings may be connected to some of the two or more pixels arranged in the second direction on the pixel array section, and may not be connected to the rest of the pixels.
  • the first substrate has a pixel array section in which the plurality of pixels are arranged in a first direction and a second direction;
  • the pixel array section has a plurality of second wirings arranged in the second direction, A different control signal may be supplied to each of the plurality of second wirings.
  • the first substrate has a pixel array section in which the plurality of pixels are arranged in a first direction and a second direction;
  • the pixel array section has a plurality of second wirings arranged in the second direction,
  • the plurality of second wirings may be connected to some of the two or more pixels arranged in the first direction on the pixel array section, and may not be connected to the rest of the pixels.
  • the first substrate and the second substrate may have a via group in which a plurality of vias are arranged along at least one side or both ends of the first direction and the second direction.
  • the physical quantity may include at least one of light intensity, sound pressure of sound waves, and biological information amount.
  • a pixel array section in which a plurality of pixels are arranged in a first direction and a second direction; a plurality of limiters for limiting signal levels of pixel signals photoelectrically converted by each of the plurality of pixels; a plurality of AD converters provided for each of the plurality of pixels for converting the pixel signal into a digital signal by comparing the pixel signal whose signal level is limited by the corresponding limiter with a reference signal; a time code generator that generates a time code that changes with time; a reference signal generator that generates a reference signal whose voltage level changes over time; a signal processing unit that performs signal processing on pixel data output from the AD converter for each pixel,
  • the AD converter has a storage unit that stores the time code corresponding to the pixel signal by comparing the pixel signal with the reference signal.
  • a first substrate on which the pixel array unit and the plurality of limiters are arranged; a second substrate laminated on the first substrate and arranged with the AD converter, the time code generator, the reference signal generator, and the signal processor; A plurality of vias for signal transmission may be provided while joining the first substrate and the second substrate.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device according to the present disclosure
  • FIG. 3 is a block diagram showing a detailed configuration example of a pixel
  • FIG. 3 is a block diagram showing a detailed configuration example of a comparison circuit
  • FIG. 4 is a diagram showing transition of each signal during operation of the comparison circuit
  • 4A and 4B are diagrams for explaining a detailed configuration of a pixel circuit
  • FIG. 4 is a timing chart for explaining pixel operations
  • FIG. 2 is a circuit diagram showing an example of internal configurations of a time code transfer section and a data storage section
  • 4 is a circuit diagram showing internal configurations of a P-phase bit storage unit and a D-phase bit storage unit
  • FIG. 10 is a diagram showing an example of sharing a local bit line with a plurality of latch memory units within a plurality of pixels within a cluster; 4 is a block diagram showing the internal configuration of a pixel according to the first specific example; FIG. FIG. 4 is a circuit diagram showing the detailed configuration of a pixel according to the first specific example; The circuit diagram which shows the example of a changed completely type of internal structure of a limiter.
  • FIG. 4 is a circuit diagram of a pixel circuit according to a comparative example that does not have a limiter;
  • FIG. 14 is a timing diagram of the pixel circuit of FIG. 13;
  • FIG. 12 is a timing diagram of the pixel circuit of FIG. 11; FIG.
  • FIG. 11 is a block diagram showing the internal configuration of a pixel according to the second specific example;
  • FIG. 5 is a circuit diagram showing the detailed configuration of a pixel according to the second specific example;
  • FIG. 11 is a block diagram showing the internal configuration of a pixel according to the third specific example;
  • FIG. 11 is a circuit diagram showing the detailed configuration of a pixel according to the third specific example;
  • FIG. 2 is a diagram showing an example of an imaging device configured by laminating a pixel substrate (first substrate) and a logic substrate (second substrate);
  • FIG. 2 is a circuit diagram of a first example showing the positions of vias in pixels;
  • FIG. 4 is a circuit diagram of a second example showing the positions of vias in pixels;
  • FIG. 10 is a circuit diagram of a third example showing the positions of vias in pixels;
  • FIG. 11 is a circuit diagram of a fourth example showing the positions of vias in pixels;
  • FIG. 11 is a circuit diagram of a fifth example showing the positions of vias in pixels;
  • FIG. 5 is a diagram showing an example of supplying various voltages and control signals generated by a control signal generation unit arranged on a second substrate to each pixel on the first substrate through vias; The figure which shows the 1st modification of FIG. 22A. The figure which shows the 2nd modification of FIG. 22A.
  • FIG. 4 is a diagram showing the layout of wiring in a pixel array; The figure which shows the example of a changed completely type of FIG. 23A. The figure which shows the other modification of FIG. 23A.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an information detection unit outside the vehicle and an imaging unit;
  • FIG. 1 shows a schematic configuration of an imaging device 1 according to the present disclosure.
  • the imaging device 1 formed on a semiconductor substrate will be mainly described below.
  • This type of imaging device 1 is sometimes called a solid-state imaging device, but is simply referred to as the imaging device 1 below.
  • the imaging device 1 of FIG. 1 has a pixel array section 22 in which pixels 21 are arranged in a two-dimensional array on a semiconductor substrate 11 using, for example, silicon (Si) as a semiconductor.
  • the pixel array section 22 is provided with a time code transfer section 23 ga that transfers the time code generated by the time code generation section 26 to each pixel 21 .
  • a pixel drive circuit 24 Around the pixel array section 22 on the semiconductor substrate 11 are a pixel drive circuit 24, a DAC (D/A converter) 25, a time code generation section 26, a vertical drive circuit 27, an output section 28, and a timing generation circuit 29. is formed.
  • FIG. 2 is a block diagram showing the configuration of each pixel 21 arranged in a two-dimensional array in the pixel array section 22.
  • FIG. Each pixel 21 has a pixel circuit 41 and an ADC 42, as shown in FIG.
  • Each pixel 21 generates a charge signal corresponding to the amount of light received by a light receiving element (for example, a photodiode) in the pixel, converts it into a digital pixel signal, and outputs it.
  • a light receiving element for example, a photodiode
  • the pixel drive circuit 24 in FIG. 1 drives the pixel circuit 41 (FIG. 2) in the pixel 21.
  • the DAC 25 generates a reference signal REF (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonically decreases with time, and supplies it to each pixel 21 .
  • REF reference voltage signal
  • the time code generation unit 26 generates a time code used when each pixel 21 converts the analog pixel signal SIG into a digital pixel signal (AD conversion), and supplies the generated time code to the corresponding time code transfer unit 23 .
  • the pixel array section 22 is provided with a number of time code generation sections 26
  • the pixel array section 22 is provided with a number of time code transfer sections 23 corresponding to the number of time code generation sections 26 . .
  • the time code generating section 26 and the time code transfer section 23 for transferring the time code generated therein correspond one-to-one.
  • the vertical drive circuit 27 outputs the digital pixel signals generated in the pixels 21 to the output unit 28 via the time code transfer unit 23 in a predetermined order based on the timing signal supplied from the timing generation circuit 29. control to allow A digital pixel signal output from the pixel 21 is output from the output unit 28 to the outside of the imaging device 1 .
  • the output unit 28 performs predetermined digital signal processing such as black level correction processing for correcting the black level and CDS (Correlated Double Sampling) processing as necessary, and then outputs to the outside. In this way, the output unit 28 has built-in functions for performing various kinds of arithmetic processing and signal processing.
  • the timing generation circuit 29 has a timing generator for generating various timing signals, and supplies the generated various timing signals to the pixel drive circuit 24, the DAC 25, the vertical drive circuit 27, and the like.
  • the imaging device 1 has the configuration described above. In FIG. 1, as described above, all the circuits forming the imaging device 1 are formed on the single semiconductor substrate 11. However, as will be described later, the circuits forming the imaging device 1 can be arranged separately on a plurality of semiconductor substrates 11 .
  • the pixel 21 has a pixel circuit 41 and an ADC (AD converter) 42 .
  • the imaging device 1 according to the present embodiment is a pixel ADC type imaging device 1 in which each pixel has the ADC 42 .
  • the pixel circuit 41 outputs a charge signal corresponding to the amount of received light to the ADC 42 as an analog pixel signal SIG.
  • the ADC 42 converts the analog pixel signal SIG supplied from the pixel circuit 41 into a digital pixel signal.
  • ADC 42 has comparison circuit 51 and data storage unit 52 .
  • the comparison circuit 51 compares the reference signal REF supplied from the DAC 25 and the pixel signal SIG, and outputs the output signal VCO as a comparison result signal representing the comparison result.
  • the comparison circuit 51 inverts the potential of the output signal VCO when the reference signal REF and the pixel signal SIG are the same (at the same voltage).
  • the comparison circuit 51 has a differential input circuit 61 , a voltage conversion circuit 62 , and a positive feedback circuit (PFB: positive feedback) 63 .
  • PFB positive feedback circuit
  • the data storage unit 52 receives the output signal VCO from the comparison circuit 51, and also receives a WR signal (hereinafter also referred to as a write control signal WR) from the vertical drive circuit 27, which indicates a pixel signal write operation.
  • a WR signal hereinafter also referred to as a write control signal WR
  • An RD signal (hereinafter also referred to as a readout control signal RD) representing a pixel signal readout operation and a WORD signal controlling the readout timing of the pixels 21 during the pixel signal readout operation are supplied from the vertical drive circuit 27. supplied.
  • the data storage unit 52 is also supplied with the time code generated by the time code generation unit 26 via the time code transfer unit 23 .
  • the data storage unit 52 has a latch control circuit (storage control unit) 71 that controls the write operation and read operation of the time code based on the WR signal and the RD signal, and a latch storage unit 72 that stores the time code.
  • a latch control circuit storage control unit
  • the latch control circuit 71 receives the time code supplied from the time code transfer section 23 while the high-level output signal VCO is being input from the comparison circuit 51.
  • the time code is updated every unit time. is stored in the latch storage unit 72 .
  • the writing (updating) of the supplied time code is stopped. , causes the latch storage unit 72 to retain the time code last stored in the latch storage unit 72 .
  • the time code held in the latch storage unit 72 represents the time when the pixel signal SIG and the reference signal REF became equal, and the data indicating that the pixel signal SIG was the reference voltage at that time, that is, the digitization represents the light intensity value.
  • the latch control circuit 71 stores the time code in the latch storage unit 72 when the pixel 21 reaches its own readout timing based on the readout control signal RD and the WORD signal that controls the readout timing.
  • time code (digital pixel signal) is output to the time code transfer unit 23 .
  • the time code transfer section 23 sequentially transfers the supplied time code in the reading direction (column direction (vertical direction) toward the output section 28 in FIG. 1) and supplies it to the output section 28 .
  • the time code transfer unit 23 may transfer the time code in units of clusters including a plurality of adjacent pixels.
  • FIG. 3 is a circuit diagram showing detailed configurations of the differential input circuit 61, the voltage conversion circuit 62, and the positive feedback circuit 63 in the comparison circuit 51 shown in FIG.
  • the differential input circuit 61 compares the pixel signal SIG output from the pixel circuit 41 in the pixel 21 and the reference signal REF output from the DAC 25, and when the pixel signal SIG is higher than the reference signal REF, a predetermined Outputs a signal (current).
  • the differential input circuit 61 includes transistors 81 and 82 forming a differential pair, transistors 83 and 84 forming a current mirror, a transistor 85 serving as a constant current source that supplies a current IB corresponding to the input bias current Vb, and a differential input circuit 61 . It has a transistor 86 for outputting the output signal HVO of the dynamic input circuit 61 .
  • Transistors 81, 82, and 85 are NMOS (Negative Channel MOS) transistors, and transistors 83, 84, and 86 are PMOS (Positive Channel MOS) transistors.
  • the gate of the transistor 81 receives the reference signal REF output from the DAC 25
  • the gate of the transistor 82 receives the pixel output from the pixel circuit 41 in the pixel 21 .
  • a signal SIG is input.
  • the sources of transistors 81 and 82 are connected to the drain of transistor 85, and the source of transistor 85 is connected to a predetermined voltage VSS (VSS ⁇ VDD2 ⁇ VDD1).
  • the drain of the transistor 81 is connected to the gates of the transistors 83 and 84 and the drain of the transistor 83 that constitute the current mirror circuit, and the drain of the transistor 82 is connected to the drain of the transistor 84 and the gate of the transistor 86 .
  • the sources of transistors 83, 84 and 86 are connected to the first power supply voltage VDD1.
  • the voltage conversion circuit 62 has an NMOS transistor 91, for example.
  • the drain of transistor 91 is connected to the drain of transistor 86 of differential input circuit 61, the source of transistor 91 is connected to a predetermined connection point in positive feedback circuit 63, and the gate of transistor 91 is connected to bias voltage VBIAS. Connected to a node.
  • the transistors 81 to 86 forming the differential input circuit 61 are circuits that operate at a high voltage up to the first power supply voltage VDD1, and the positive feedback circuit 63 operates at a second power supply voltage VDD2 lower than the first power supply voltage VDD1.
  • the voltage conversion circuit 62 converts the output signal HVO input from the differential input circuit 61 into a low-voltage signal (conversion signal) LVI that allows the positive feedback circuit 63 to operate, and supplies the converted signal to the positive feedback circuit 63 .
  • the bias voltage VBIAS may be a voltage that does not destroy the transistors 101 to 105 of the positive feedback circuit 63 operating at a low voltage.
  • the positive feedback circuit 63 inverts when the pixel signal SIG is higher than the reference signal REF based on the conversion signal LVI obtained by converting the output signal HVO from the differential input circuit 61 into a signal corresponding to the second power supply voltage VDD2. Output the comparison result signal. Also, the positive feedback circuit 63 speeds up the transition speed when the output signal VCO output as the comparison result signal is inverted.
  • the positive feedback circuit 63 has five transistors 101-107.
  • transistors 101, 102, 104 and 105 are PMOS transistors and transistors 103, 106 and 107 are NMOS transistors.
  • the source of the transistor 91 which is the output terminal of the voltage conversion circuit 62, is connected to the drains of the transistors 102 and 103 and the gates of the transistors 104 and .
  • the sources of transistors 101 and 104 are connected to the second power supply voltage VDD2, the drain of transistor 101 is connected to the source of transistor 102, the gate of transistor 102 is connected to transistors 105 and 107 which are also the output of positive feedback circuit 63. connected to the drain of The sources of transistors 103, 106 and 107 are connected to a predetermined voltage VSS.
  • the gate of the transistor 101 is supplied with an initialization signal INI2, and the gate of the transistor 103 is supplied with an initialization signal INI.
  • a FORCEVCO signal is input to the gates of the transistors 105 and 107 .
  • transistor 107 is turned on and the VCO signal is low.
  • FIG. 4 shows the transition of each signal during operation of the comparison circuit 51 .
  • G86 represents the gate voltage of the transistor 86.
  • the reference signal REF is set to a voltage higher than the pixel signal SIG of all the pixels 21, the initialization signal INI and the initialization signal INI2 (not shown) are set to high level, and the comparison circuit 51 is initialized. be done.
  • the gate of the transistor 81 in FIG. 3 is applied with the reference signal REF, and the gate of the transistor 82 is applied with the pixel signal SIG.
  • the voltage of the reference signal REF is higher than the voltage of the pixel signal SIG, most of the current between the drain and source of the transistor 85 serving as a current source flows through the transistor 81 to the diode-connected transistor 83 .
  • the channel resistance of transistor 84 which has a gate in common with transistor 83, becomes sufficiently low to keep the gate of transistor 86 substantially at the first power supply voltage VDD1 level, and transistor 86 is cut off. Therefore, even if the transistor 91 of the voltage conversion circuit 62 is conducting, the positive feedback circuit 63 as a charging circuit will not charge the conversion signal LVI.
  • the transistor 103 since a high level signal is supplied to the positive feedback circuit 63 as the initialization signal INI, the transistor 103 becomes conductive, and the positive feedback circuit 63 discharges the conversion signal LVI.
  • the initialization signal INI2 is at high level and the transistor 101 is cut off, so that the positive feedback circuit 63 does not charge the conversion signal LVI through the transistor 102 either.
  • the conversion signal LVI is discharged to a predetermined voltage VSS level
  • the positive feedback circuit 63 outputs a high-level output signal VCO by the transistors 104 and 106 forming the inverter, and the comparison circuit 51 is initialized. .
  • the initialization signals INI and INI2 are both set to low level, the transistor 103 is turned off, and the reference signal REF starts to sweep.
  • the transistor 86 is turned off and cut off, and the output signal VCO is a high level signal, so the transistor 102 is also turned off and cut off.
  • the transistor 103 is also cut off because the initialization signal INI is at low level.
  • the conversion signal LVI maintains a predetermined voltage VSS in a high impedance state, and a high level output signal VCO is output.
  • the output current of the current source transistor 85 stops flowing through the transistor 81, the gate voltages of the transistors 83 and 84 rise, and the channel resistance of the transistor 84 increases.
  • the current flowing there through transistor 82 causes a voltage drop that lowers the gate voltage of transistor 86, causing transistor 91 to conduct.
  • the output signal HVO output from the transistor 86 is converted into a conversion signal LVI by the transistor 91 of the voltage conversion circuit 62 and supplied to the positive feedback circuit 63 .
  • a positive feedback circuit 63 as a charging circuit charges the converted signal LVI to bring the potential closer to the second power supply voltage VDD2 from the low voltage VSS.
  • the output signal VCO becomes low level and the transistor 102 becomes conductive.
  • the transistor 101 is also conductive due to the application of the low-level initialization signal INI, and the positive feedback circuit 63 rapidly charges the conversion signal LVI through the transistors 101 and 102, thereby increasing the potential to the second power supply.
  • the voltage is raised to VDD2 at once.
  • the transistor 91 Since the bias voltage VBIAS is applied to the gate of the transistor 91 of the voltage conversion circuit 62, the transistor 91 is cut off when the voltage of the conversion signal LVI reaches a voltage value that is lower than the bias voltage VBIAS by the threshold value of the transistor. Even though transistor 86 remains conductive, it does not further charge conversion signal LVI, and voltage conversion circuit 62 also functions as a voltage clamp circuit.
  • the charging of the conversion signal LVI due to the conduction of the transistor 102 is a positive feedback operation that accelerates the movement, starting from the fact that the conversion signal LVI has risen to the inverter threshold value.
  • the transistor 85 which is the current source of the differential input circuit 61, is set to have a very small current per circuit because the number of circuits that operate simultaneously in parallel in the imaging apparatus 1 is enormous.
  • the reference signal REF is swept extremely slowly because the voltage that changes in the unit time when the time code is switched is the LSB step of AD conversion. Therefore, the gate voltage of the transistor 86 also changes slowly, and the output current of the transistor 86 driven thereby also changes slowly.
  • the output signal VCO can transition sufficiently rapidly.
  • the transition time of the output signal VCO is a fraction of the unit time of the time code, typically 1 ns or less.
  • the comparison circuit 51 of the present disclosure can achieve this output transition time by setting only a small current of, for example, 0.1 uA in the transistor 85 of the current source.
  • FIG. 5 is a circuit diagram showing the details of the pixel circuit 41 added to the comparison circuit 51 shown in FIG.
  • the pixel circuit 41 has a photodiode (PD) 121 as a photoelectric conversion element, an ejection transistor 122, a transfer transistor 123, a reset transistor 124, and an FD (floating diffusion layer) 125.
  • a ground node VSS' for the pixel circuit 41 is provided separately from the ground node VSS of the differential input circuit 61 and the positive feedback circuit 63 in the comparison circuit 51.
  • FIG. 1 A ground node VSS' for the pixel circuit 41 is provided separately from the ground node VSS of the differential input circuit 61 and the positive feedback circuit 63 in the comparison circuit 51.
  • the discharge transistor 122 is used when adjusting the exposure period. Specifically, when the discharge transistor 122 is turned on when the exposure period is to be started at an arbitrary timing, the charge accumulated in the photodiode 121 is discharged, so the discharge transistor 122 is turned off. After that, the exposure period is started.
  • the transfer transistor 123 transfers the charges generated by the photodiode 121 to the FD 125 .
  • a reset transistor 124 resets the charge held in the FD 125 .
  • FD 125 is connected to the gate of transistor 82 of differential input circuit 61 . Thereby, the transistor 82 of the differential input circuit 61 also functions as an amplification transistor of the pixel circuit 41 .
  • the source of the reset transistor 124 is connected to the gate of the transistor 82 of the differential input circuit 61 and the FD 125 , and the drain of the reset transistor 124 is connected to the drain of the transistor 82 . Therefore, there is no fixed reset voltage to reset the charge on FD125. This is because the reset voltage for resetting the FD 125 can be arbitrarily set using the reference signal REF by controlling the circuit state of the differential input circuit 61 .
  • the reference signal REF is set from the standby voltage Vstb up to that point to the reset voltage Vrst for resetting the charge of the FD 125, and the reset transistor 124 is turned on, thereby resetting the charge of the FD 125. be done.
  • the initialization signal INI supplied to the gates of the transistors 101 and 103 of the positive feedback circuit 63 and the initialization signal INI2 are set to high level, and the positive feedback circuit 63 is set to the initial state. be.
  • the reference signal REF changes to a predetermined voltage Vu , and comparison between the reference signal REF and the pixel signal SIG (sweep of the reference signal REF) is started.
  • the reference signal REF is higher than the pixel signal SIG, so the output signal VCO becomes high level.
  • the output signal VCO is inverted (transitioned to low level).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO as described above.
  • the data storage unit 52 holds (stores) time data (N-bit time codes DATA[1] to DATA[N]) at the time when the output signal VCO is inverted.
  • the voltage of the reference signal REF supplied to the gate of the transistor 81 of the comparison circuit 51 is at a level at which the transistor 81 turns off (standby voltage V stb ). This suppresses the current consumption of the comparison circuit 51 during the signal read period.
  • the WORD signal that controls the read timing becomes high level, and the held (stored) N-bit time codes DATA[1] to DATA[N] are output from the latch control circuit 71 of the data storage unit 52. be.
  • the time code acquired here becomes P-phase data at the reset level when performing CDS (Correlated Double Sampling) processing.
  • the reference signal REF is raised to a predetermined voltage Vu , the initialization signal INI and the signal INI2 supplied to the gates of the transistors 101 and 103 are set to high level, and the positive feedback circuit 63 returns to the initial state. is set to
  • the high-level transfer signal TX turns on the transfer transistor 123 of the pixel circuit 41, and the charge accumulated in the photodiode 121 is transferred to the FD125.
  • the output signal VCO is inverted (transitioned to low level).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO.
  • the data storage unit 52 holds (stores) time data (N-bit time codes DATA[1] to DATA[N]) at the time when the output signal VCO is inverted.
  • the voltage of the reference signal REF supplied to the gate of the transistor 81 of the comparison circuit 51 is at a level at which the transistor 81 turns off (standby voltage Vstb ) . ). This suppresses the current consumption of the comparison circuit 51 during the signal read period.
  • the WORD signal that controls the read timing becomes high level, and the held (stored) N-bit time codes DATA[1] to DATA[N] are output from the latch control circuit 71 of the data storage unit 52. be.
  • the time code acquired here becomes the D-phase data of the signal level at the time of CDS processing.
  • Time t11 is the same state as time t1 described above, and the next driving of 1 V (one vertical scanning period) is performed.
  • the P-phase data of the reset level is obtained and then read, and then the D-phase data of the signal level is obtained and read.
  • each pixel 21 of the pixel array section 22 of the imaging device 1 can perform a global shutter operation in which all pixels are simultaneously reset and all pixels are simultaneously exposed. Since all the pixels can be exposed and read out simultaneously, there is no need for a holding section that is normally provided in the pixel to hold charges until the charges are read out. Further, in the configuration of the pixel 21, a selection transistor or the like for selecting a pixel for outputting the pixel signal SIG, which is required in the column-parallel reading type imaging device 1, is not required.
  • the discharge transistor 122 was always controlled to be off.
  • an arbitrary exposure period can be set by setting the discharge signal OFG to a high level at a desired time to once turn on the discharge transistor 122 and then turn it off. is also possible.
  • FIG. 7 is a circuit diagram showing specific configurations of the time code transfer section 23 and the data storage section 52.
  • the time code transfer unit 23 has N shift registers 341 - 1 to 341 -N corresponding to N-bit time codes DATA[1] to DATA[N] and a clock supply circuit 342 .
  • Each of the N shift registers 341 - 1 to 341 -N consists of a plurality of DF/Fs (D-flip-flops) 351 .
  • the clock supply circuit 342 supplies the clock signal CLK to the clock input of each DF/F 351 of the shift register 341 .
  • the shift register 341 in the time code transfer unit 23 transfers the number of DF/Fs 351 corresponding to the number of clusters. have.
  • the latch control circuit 71 in the data storage unit 52 includes a P-phase latch control unit 241P for P-phase data, a D-phase latch control unit 241D for D-phase data, and N bidirectional buffer circuits 371-1 to 371. -N.
  • the latch storage unit 72 in the data storage unit 52 includes P-phase bit storage units (first storage units) 242P-1 to 242P-N for P-phase data and D-phase bit storage units for D-phase data ( second memory) 242D-1 to 242D-N.
  • the N bidirectional buffer circuits 371-1 to 371-N are provided in one-to-one correspondence with the N shift registers 341-1 to 341-N of the time code transfer section .
  • a bidirectional buffer circuit 371 is connected to one DF/F 351 in the corresponding shift register 341 .
  • the buffer circuit 381 of the bi-directional buffer circuit 371-n (0 ⁇ n ⁇ N+1) is supplied with a write control signal WR that becomes high in the time code write operation, and the inverter circuit 382 is supplied with the time code read operation. , a read control signal RD of high level is supplied.
  • the bi-directional buffer circuit 371-n outputs time codes to the P-phase bit storage units 242P-1 to 242P-N and the D-phase bit storage units 242D-1 to 242D-N based on the write control signal WR and the read control signal RD. switch between write and read operations.
  • the P-phase latch control section 241P and the D-phase latch control section 241D have the same internal configuration.
  • P-phase latch control section 241P has AND gate 282 , NOR gate 283 , NAND gate 284 , and NOR gate 285 .
  • the D-phase latch control section 241D has an AND gate 286, a NOR gate 287, a NAND gate 288, and a NOR gate 289.
  • the AND gate 282 outputs the AND signal of the xWORD signal and the signal obtained by inverting the VCO signal with the inverter 281 .
  • the NOR gate 283 outputs the NOR signal Ta of the output signal of the AND gate 282 and the xLATSEL_P signal which is the inverted signal of the P-phase/D-phase selection signal.
  • NAND gate 284 outputs NAND signals La and xTa of the LATSEL_P signal and the VCO signal.
  • the NOR gate 285 outputs the NOR signal xLa of the xLATSEL_P signal and the inverted signal of the VCO signal.
  • the AND gate 286 outputs the AND signal of the xWORD signal and the signal obtained by inverting the VCO signal by the inverter 281 .
  • the NOR gate 287 outputs the NOR signal Tb of the output signal of the AND gate 282 and the xLATSEL_D signal which is the inverted signal of the P-phase/D-phase selection signal.
  • NAND gate 288 outputs NAND signals Lb and xTb of the LATSEL_D signal and the VCO signal.
  • the NOR gate 289 outputs the NOR signal xLb of the xLATSEL_D signal and the inverted signal of the VCO signal.
  • the data storage unit 52 of FIG. 7 alternately performs AD conversion processing of the P-phase data and AD conversion processing of the D-phase data, stores the P-phase data in the P-phase bit storage units 242P-1 to 242P-N, The D-phase data is alternately stored in the D-phase bit storage units 242D-1 to 242D-N. After that, the P-phase data and the D-phase data are output to the time code transfer section 23 in order.
  • the time interval between P-phase data acquisition and D-phase data acquisition can be shortened, and the offset and noise cancellation effect of CDS processing can be enhanced. Further, by outputting the P-phase data and the D-phase data to the time code transfer section 23 in order, the memory section for temporarily storing the P-phase data in the output section 28 becomes unnecessary.
  • the WORD signal becomes low level in all pixels, and the latch storage unit 72 consisting of the P-phase bit storage units 242P-1 to 242P-N and the N-phase bit storage units 242D-1 to 242D-N is , stores the time code input via the bidirectional buffer circuit 371-n when the output signal VCO is at high level. Further, the latch storage unit 72 holds the stored time code when the output signal VCO is at low level.
  • a high-level WORD signal is supplied only to the P-phase latch control section 241P and the D-phase latch control section 241D of the pixel 21 to be read. Since the output signal VCO is at the low level, the time code held in the latch storage section 72 is output to the time code transfer section 23 via the bidirectional buffer circuit 371-n.
  • the N shift registers 341 of the time code transfer unit 23 transfer the time code supplied from the time code generation unit 26 to the unit time of the time code as the clock cycle. and transfer with the shift clock.
  • a high-level write control signal WR and a low-level read control signal RD are supplied to the bidirectional buffer circuit 371 .
  • the time code supplied from the F/F 351 is stored in the P-phase bit storage units 242P-1 to 242P-N or the D-phase bit storage units 242D-1 to 242D-N.
  • the low-level write control signal WR and the high-level read control signal RD are supplied to the bidirectional buffer circuit 371, and the P-phase bit storage units 242P-1 to 242P-N, Alternatively, the time code stored in the D-phase bit storage units 242D-1 to 242D-N is supplied to a predetermined DF/F 351 of the shift register 341 of the time code transfer unit 23 via the bidirectional buffer circuit 371. be.
  • the shift register 341 sequentially transfers the time data supplied to the DF/F 351 of each stage to the output unit 28 and outputs the data.
  • each DF/F 351 of the shift register 341 is in a high impedance state (hereinafter referred to as a Hi-Z state) while the clock signal CLK supplied to the clock input is either high level or low level. described.) is adopted.
  • a Hi-Z state a high impedance state
  • the clock signal CLK supplied to the clock input is either high level or low level. described.
  • the high level read control signal RD is supplied to the bidirectional buffer circuit 371, the WORD signal becomes high level, and the P phase
  • the time code stored in the bit storage units 242P-1 to 242P-N or the D-phase bit storage units 242D-1 to 242D-N is transferred via the bidirectional buffer circuit 371 to the shift register 341 of the time code transfer unit 23. is supplied to a predetermined DF/F 351.
  • a shift clock is supplied to each DF/F 351 of the shift register 341, and the shift register 341 reads the time data supplied to the DF/F 351 of each stage.
  • the data is sequentially transferred to the output unit 28 and output.
  • FIG. 8 is a circuit diagram showing an example of the internal configuration of the P-phase bit storage units 242P-1 to 242P-N and the D-phase bit storage units 242D-1 to 242D-N in the data storage unit 52.
  • FIG. 8 P-phase bit storage units 242P-1 to 242P-N and D-phase bit storage units 242D-1 to 242D-N in the data storage unit 52 (hereinafter also referred to as 242P and 242D). has a switch 243 and a latch circuit 244, for example.
  • the latch circuit 244 has a configuration in which a first inverter IV1 and a second inverter IV2 are connected in a ring.
  • the first inverter IV1 switches according to the first control signal L whether to perform the inversion output operation of the input signal, that is, the output signal of the second inverter IV2.
  • the first inverter IV1 performs an inverting output operation when the first control signal L is at a high level, and does not perform an inverting output operation when the first control signal L is at a low level, making the output node high impedance.
  • the second inverter IV2 has an input node connected to the output node of the first inverter IV1 and an output node connected to the input node of the first inverter IV1, and performs normal inverting output operation. That is, the second inverter IV2 inverts the output signal of the first inverter IV1 and inputs it to the first inverter IV1.
  • the P-phase bit storage units 242P-1 to 242P-N and the D-phase bit storage units 242D-1 to 242D-N are arranged side by side.
  • the same local bit line LBL is connected to each of the P-phase bit storage units 242P-1 to 242P-N and the corresponding D-phase bit storage unit 242D.
  • the P-phase bit storage unit 242P-1 and the D-phase bit storage unit 242D-1 are connected to the same local bit line LBL[1]
  • the P-phase bit storage unit 242P-2 and the D-phase bit storage unit 242D-2 are connected. are connected to the same local bit line LBL[2].
  • each of the local bit lines LBL[1:N] is connected to a corresponding set of P-phase bit storage section 242P and D-phase bit storage section 242D.
  • the local bit lines LBL[1:N] are collectively referred to as local bit lines (digital signal bit lines) LBL.
  • the local bit line LBL is used to write the time code to the corresponding P-phase bit storage unit 242P and D-phase bit storage unit 242D, and to read the time code from the corresponding P-phase bit storage unit 242P and D-phase bit storage unit 242D. are performed in a time-sharing manner.
  • a precharge circuit 245 is connected to each of the local bit lines LBL[1:N].
  • the precharge circuit 245 is composed of an NMOS transistor, for example, and is precharged to a high level before writing the time code to the data storage section 52 .
  • the switches 243 in the P-phase bit storage units 242P-1 to 242P-N are switch-controlled by the outputs of the corresponding NOR gates 283 and NAND gates 284 in the P-phase latch control unit 241P.
  • the switches 243 in the D-phase bit storage units 242D-1 to 242D-N are switch-controlled by the outputs of the corresponding NOR gates 287 and NAND gates 288 in the D-phase latch control unit 241D.
  • the latch circuits 244 in the P-phase bit storage units 242P-1 to 242P-N are output from the bidirectional buffer circuits 371-1 to 371-N according to the outputs of the corresponding NAND gates 284 in the P-phase latch control unit 241P. Toggles whether to latch the time code.
  • the latch circuits 244 in the D-phase bit storage units 242D-1 to 242D-N are output from the bidirectional buffer circuits 371-1 to 371-N according to the outputs of the corresponding NAND gates 288 in the D-phase latch control unit 241D. Toggles whether to latch the time code.
  • the switch 243 in FIG. 7 is composed of, for example, a transfer gate in which a PMOS transistor and an NMOS transistor are connected in parallel, as will be described later.
  • the NMOS transistor forming the switch 243 is not turned on. The reason for this is that if the impedance of the latch circuit 244 becomes lower than the impedance of the local bit line LBL when reading the latch data, the latch circuit 244 may be overwritten with the data of the local bit line LBL. Therefore, instead of generating the xT signal to be input to the gate of the NMOS transistor that constitutes the switch 243, the L signal is used instead.
  • the xLATSEL_P signal and the xLATSEL_D signal in FIG. 7 are signals that specify whether the latch circuit 244 to be written is the P phase or the D phase. This signal is not generated within the data storage unit 52 , but is generated outside the data storage unit 52 and input into the data storage unit 52 . As a result, two inverters, ie, four transistors, can be reduced per pixel. Since the pixel ADC requires ADCs for the number of pixels, the effect of reducing the circuit scale is increased.
  • the xWORD signal which is an inverted signal of the WORD signal, is supplied to the data storage unit 52 in FIG. This is because, in order to minimize the number of transistors in the P-phase latch control section 241P and the D-phase latch control section 241D, it is necessary to input the xWORD signal, which is the inverted logic of the WORD signal.
  • the latch circuit 244 may be composed of a semiconductor memory such as an SRAM (Static Random Access Memory) made up of a plurality of transistors.
  • SRAM Static Random Access Memory
  • each of the P-phase latch control section 241P and the D-phase latch control section 241D needs to have a control circuit configuration that is optimal for the configuration of the employed semiconductor memory. It is preferable that the P-phase latch control section 241P and the D-phase latch control section 241D are combined with a combinational circuit instead of a sequential circuit in order to fit them in a finite area.
  • FIG. 8 shows an example in which the P-phase bit storage unit 242P and the corresponding D-phase bit storage unit 242D share the local bit line LBL
  • the pixel 21 is transferred.
  • each time code transfer unit 23 transfers the time code for each cluster composed of a plurality of adjacent pixels 21 .
  • a plurality of latch storage units 72 in a plurality of pixels 21 in a cluster may share the local bit line LBL.
  • FIG. 10 is a block diagram showing the internal configuration of the pixel 21 according to the first specific example.
  • the pixel 21 in FIG. 10 includes a pixel circuit 41, a limiter 31, a first capacitor (coupling capacitance) 32, a differential input circuit (comparator) 33, a first switch 34, and a positive feedback circuit (PFB). 63 and a data storage unit 52 .
  • a time code transfer section (repeater) 23 is connected to the output node of the data storage section 52 .
  • the differential input circuit 33 corresponds to the differential input circuit 61 in FIG.
  • a pixel signal output from the pixel circuit 41 is supplied to the negative input node of the differential input circuit 33 via the first capacitor 32 .
  • a ramp waveform reference signal REF is input to the positive input node of the differential input circuit 33 .
  • the limiter 31 is a circuit that prevents the potential of the pixel signal from dropping below a predetermined potential when strong light is incident. A specific circuit configuration of the limiter 31 will be described later.
  • the first switch 34 switches whether to short-circuit the negative side input node and the output node of the differential input circuit 33 according to the logic of the AZ (auto zero) signal. For example, when the AZ signal goes high, the first switch 34 is turned on to short-circuit the negative input node and the output node of the differential input circuit 33 . By providing the first switch 34 and the first capacitor 32, the offset voltage of the differential input circuit 33 can be canceled.
  • the pixel signal is input to the negative input node through the first capacitor 32, while the reference signal REF is input to the positive input node. entered directly.
  • FIG. 11 is a circuit diagram showing the detailed configuration of the pixel 21 according to the first specific example.
  • circuit elements common to those in FIG. 5 are given the same reference numerals.
  • a pixel 21 in FIG. 11 has a pixel circuit 41 and a limiter 31 having different configurations from those in FIG.
  • the pixel circuit 41 of FIG. 11 includes a photodiode 121, a floating diffusion layer (FD), a transfer transistor 123, an amplification transistor 131, a charge-voltage conversion gain switching transistor (hereinafter referred to as a gain switching transistor) 132, and a reset transistor. 133 , a current source transistor 134 , and a transistor (second transistor) 135 .
  • Each transistor 123, 131-134 in the pixel 21 is, for example, an NMOS (N-channel Metal Oxide Semiconductor) transistor.
  • the transistor 135 turns on when the signal level of the pixel signal on the corresponding signal line reaches a predetermined threshold, and sets the corresponding signal line to a predetermined signal level.
  • the photodiode 121 accumulates charges obtained by photoelectrically converting incident light.
  • the transfer transistor 123 transfers the charge accumulated in the photodiode 121 to the floating diffusion layer FD when the transfer gate signal TRG is high.
  • a gate AMP of the amplification transistor 131 is set to a potential corresponding to the accumulated charges in the floating diffusion layer FD.
  • the source of amplification transistor 131 is connected to the drain of current source transistor 134 .
  • a predetermined reference voltage Vbsf is applied to the gate of the current source transistor 134, and the current source transistor 134 acts as a constant current source.
  • the source of the amplification transistor 131 is connected to one end of the first capacitor 32 .
  • the amplification transistor 131 constitutes a source follower circuit, and the potential of one end of the first capacitor 32 varies according to the potential of the floating diffusion layer FD.
  • the source of the gain switching transistor 132 is connected to the floating diffusion layer FD, and the drain is connected to the source of the reset transistor 133 and to one end of the pixel internal capacitance C1.
  • a conversion gain switching signal FDG is input to the gate of the gain switching transistor 132 .
  • the conversion gain switching signal FDG becomes high, the gain switching transistor 132 is turned on, the floating diffusion layer FD and the pixel internal capacitance C1 are connected in parallel, and the capacity capable of accumulating photoelectrically converted charges increases. becomes lower.
  • the gain switching transistor 132 is turned off, the charges photoelectrically converted and transferred by the transfer signal TRG are accumulated only in the floating diffusion layer FD, so that the conversion gain increases.
  • the gain switching transistor 132 when the gain switching transistor 132 is on, it is called an LCG (Low-Conversion-Gain) drive mode, and when it is off, it is called an HCG (High-Conversion-Gain) drive mode.
  • the HCG drive mode is selected, for example, when shooting in a dark place.
  • the limiter 31 of FIG. 11 has an NMOS transistor 135 connected between a predetermined reference voltage node and the source of the amplifying transistor 131 .
  • a limit signal Vlimit is input to the gate of the transistor 135 to prevent the source voltage of the transistor 135 from dropping below a predetermined threshold voltage when strong light is incident.
  • the transistor 135 When the source voltage of the amplification transistor 131 drops to a predetermined threshold voltage, the transistor 135 is turned on and the source voltage of the amplification transistor 131 is maintained at the threshold voltage. Thereby, even if the potential of the floating diffusion layer FD drops, the drop of the source voltage of the amplification transistor 131 can be suppressed.
  • the differential input circuit 33 of FIG. 11 has a first capacitor 32 connected to the negative input node and a first switch 34 connected between the negative input node and the output node.
  • the first switch 34 is composed of a transistor 136 whose gate receives the AZ signal.
  • Transistor 136 is, for example, an NMOS transistor.
  • FIG. 12 is a circuit diagram showing a modification of the internal configuration of the limiter 31.
  • the limiter 31 of FIG. 12 has two PMOS transistors 137 and NMOS transistor 138 cascode-connected between the power supply voltage node and the source node of the amplification transistor 131 . Note that the number of stages of cascode-connected transistors is arbitrary.
  • a gate of the transistor 137 receives a control signal XSUNEN that becomes low level during the AZ period in which the first switch 34 is turned on, and a limit voltage Vlim is input to the source.
  • a predetermined threshold voltage Vth is input to the gate of the transistor 138 .
  • the transistor 137 is turned on by setting the control signal XSUNEN to low level during the AZ period when the first switch 34 is turned on.
  • the source voltage of the amplification transistor 131 drops.
  • the transistor 138 When the source voltage of the amplification transistor 131 does not drop to the clamp level defined by the predetermined threshold voltage Vth, the transistor 138 is turned off. When the source voltage of the amplification transistor 131 drops to the clamp level, the transistor 138 turns on and the source voltage of the amplification transistor 131 stops dropping. That is, the source voltage of the amplification transistor 131 is clamped to the potential defined by the predetermined threshold voltage Vth.
  • FIG. 13 is a circuit diagram of a pixel circuit 41 according to a comparative example without the limiter 31, and FIG. 14 is a timing chart of the pixel circuit 41 of FIG.
  • FIG. 14 shows the timing within one vertical synchronization period (1V).
  • a time code hereinafter also referred to as P-phase data
  • a time code hereinafter also referred to as D-phase data
  • the P-phase data and D-phase data of each pixel 21 are read from the data storage unit 52 and transferred to the time code transfer unit 23.
  • the Vbsf signal When the vertical synchronization period starts at time t1 in FIG. 14, the Vbsf signal is first set to a high bias level. The Vbsf signal is input to the gate of current source transistor 134 in FIG. When the Vbsf signal goes to a high bias level, current source transistor 134 conducts current. As a result, the source of the transistor 131, which is a source follower circuit, has a potential corresponding to the potential of the floating diffusion layer FD.
  • the first switch 34 consisting of the transistor 136 connected between the gate and drain of the transistor 82 in FIG.
  • a short circuit is formed between the gate and the drain.
  • Negative feedback is applied to the gate of the transistor 82 so that the drain current of the transistor 81 and the drain current of the transistor 82 are equal.
  • the gate voltage of the transistor 82 is a voltage obtained by superimposing the gate voltage of the transistor 81 on the offset voltage remaining without being canceled by the negative feedback of the differential input circuit 33 . This voltage is applied to one end of the capacitor 32, and a P-phase level signal is applied to the other end. Capacitor 32 holds the potential difference between these voltages.
  • the reset transistor 133 is turned on and the floating diffusion layer FD is initialized. Although omitted in the timing chart of FIG. 14, when the reset transistor 133 is turned on, the gain switching transistor 132 is also turned on.
  • the transfer transistor 123 is off, so the charges photoelectrically converted by the photodiode 121 are not transferred to the floating diffusion layer FD, and the potential of the floating diffusion layer FD is held at the reset level.
  • the P-phase potential may fluctuate. Specifically, when charges exceeding the maximum charge amount that can be stored in the photodiode 121 are generated, the charges cross the potential barrier of the transfer transistor 123 and leak out to the floating diffusion layer FD, causing the potential of the floating diffusion layer FD to drop. decreases.
  • Waveforms w1 to w3 in FIG. 14 show source voltage waveforms of the transistor 131 when incident light of high intensity, low intensity, and ultra-high intensity is incident.
  • the transfer transistor 123 When the transfer transistor 123 is off, the potential of the floating diffusion layer FD does not change and the source voltage of the transistor 131 hardly changes when light of high intensity or low intensity is incident.
  • the potential of the floating diffusion layer FD starts to drop immediately after the reset transistor 133 is turned off, and the source voltage of the transistor 131 also drops accordingly.
  • the transistor 136 When the AZ signal becomes low level at time t4, the transistor 136 is turned off, the voltage obtained by subtracting the offset voltage from the P-phase level voltage is applied to the gate of the transistor 82, and the offset voltage of the differential input circuit 33 is canceled. .
  • the above operation is called auto-zero processing.
  • the initialization signal INI2 becomes high level, and after a short delay, the initialization signal INI becomes high level. Thereby, the positive feedback circuit 63 is initialized. After that, when the FORCE signal transitions to low level at time t5, the VCO signal output from the positive feedback circuit 63 becomes high level.
  • the write enable signal WEN becomes high level, and the time code from the time code transfer section 23 is input into the data storage section 52 via the bidirectional buffer circuits 371-1 to 371-N. . Also, after time t7, the voltage level of the reference signal REF begins to decrease linearly with time.
  • the differential input circuit 33 compares the P-phase potential and the reference signal REF after time t6. As shown in FIG. 14, the P-phase potential hardly changes when high-illuminance or low-illuminance light is incident. Therefore, at time t7, the P-phase potential becomes equal to the potential of the reference signal REF, and the VCO signal transitions to low level. At the timing when the VCO signal transitions from high level to low level, the P-phase bit storage units 242P-1 to 242P-N in the data storage unit 52 hold the time code.
  • the FORCE signal becomes high level at time t8, and the signal level detection operation (D-phase operation) is started.
  • the transfer transistor 123 is turned on at time t10, the charge accumulated in the photodiode 121 is transferred to the floating diffusion layer FD via the transfer transistor 123.
  • FIG. 14 the potential of the floating diffusion layer FD becomes a potential corresponding to the light intensity of the incident light, and the higher the light intensity, the lower the potential.
  • the potential of the high illuminance waveform w1 is lower than the potential of the low illuminance waveform w2.
  • the voltage level of the reference signal REF begins to change linearly.
  • the differential input circuit 33 compares the potential of the reference signal REF and the source voltage of the transistor 131 .
  • the time code from the time code transfer section 23 is input into the data storage section 52 via the bi-directional buffer circuits 371-1 to 371-N.
  • the VCO signal transitions to low level.
  • the D-phase bit storage units 242D-1 to 242D-N in the data storage unit 52 latch the time code.
  • the high-illuminance waveform w1 has a lower voltage level than the low-illuminance waveform w2, so the waveform w2 crosses the reference signal REF earlier than the waveform w1. Therefore, when the illumination is high and when the illumination is low, the timing at which the VCO signal transitions to the low level is different, and the time codes stored in the D-phase bit storage units 242D-1 to 242D-N are also different.
  • the time codes stored in the P-phase bit storage units 242P-1 to 242P-N and the D-phase bit storage units 242D-1 to 242D-N in the data storage unit 52 are stored in the bidirectional buffer circuit 371- 1 to 371-N to the time code transfer unit 23.
  • the xPC signal goes high at time t14, and the precharge circuit 245 precharges the local bit line LBL.
  • the WORD_L1 signal becomes high level at time t15, and the time codes stored in the P-phase bit storage units 242P-1 to 242P-N in the data storage unit 52 are read out.
  • the REN signal goes high at time t16, and the time code is transferred to the time code transfer section 23 via the bi-directional buffer circuits 371-1 to 371-N.
  • time codes stored in the D-phase bit storage units 242D-1 to 242D-N in the data storage unit 52 are transferred to the bidirectional buffer circuits 371-1 to 271- within the period of time t17 to t19. N to the time code transfer unit 23 .
  • FIG. 15 is a timing chart of the pixel circuit 41 of FIG.
  • a pixel circuit 41 in FIG. 11 has a limiter 31 .
  • a limit signal Vlimit input to the gate of the transistor 135 in the limiter 31 goes high immediately after time t1.
  • the gate-source voltage of the transistor 136 exceeds the threshold voltage and the transistor 135 is turned on.
  • the source voltage of the transistor 135 is clamped to a predetermined voltage (waveform w4).
  • waveform w4 in FIG. 15 with the waveform w3 in FIG. 14, the source voltage of the transistor 131 is much lower in the waveform w3 than in the waveform w4.
  • the source voltage of the transistor 131 is kept at a predetermined level. can be clamped to a voltage of
  • the differential input circuit 33 After time t6, the differential input circuit 33 starts comparing the reference signal REF and the P-phase potential.
  • the P-phase potential does not become extremely low even when extremely high illuminance light is incident, and the P-phase potential and the reference signal REF are generated at substantially the same timing regardless of the illuminance. They match and the obtained time codes are almost the same.
  • the D-phase period starts after time t8.
  • the limit signal Vlimit becomes low level.
  • the operation of the limiter 31 is stopped, and the source voltage of the transistor 131 is greatly reduced when extremely bright light is incident. That is, after time t8, the source voltage of the transistor 131 becomes a potential level corresponding to the light intensity of incident light. Therefore, the source voltage of the transistor 131 matches the reference signal REF at a timing corresponding to the light intensity of the incident light, and a time code (equivalent to a full code) corresponding to the light intensity of the incident light is obtained.
  • FIG. 16 is a block diagram showing the internal configuration of the pixel 21 according to the second specific example.
  • a pixel 21 in FIG. 16 includes a second capacitor 35 and a second switch 36 in addition to the configuration of the pixel 21 in FIG.
  • the second capacitor 35 is connected to the positive input node of the differential input circuit 33 .
  • a reference signal REF generated by a DAC (not shown in FIG. 16) is input to the positive input node of the differential input circuit 33 via the second capacitor 35 .
  • the second switch 36 is connected between the positive input node and the output node of the differential input circuit 33 .
  • the second switch 36 turns on when the AZ signal is at high level, for example, and short-circuits the positive input node and the output node of the differential input circuit 33 .
  • the differential amplification operation can be performed without being affected by the offset voltage or the like.
  • FIG. 17 is a circuit diagram showing the detailed configuration of the pixel 21 according to the second specific example.
  • circuit elements common to those in FIG. 11 are given the same reference numerals.
  • the circuit of FIG. 17 has a second capacitor 35 and a transistor 139 forming a second switch 36 in addition to the circuit configuration of FIG.
  • the transistor 139 is, for example, an NMOS transistor, and the AZ signal is input to its gate like the transistor 136 forming the first switch 34 .
  • the source voltage of the amplification transistor 131 is supplied to the negative input node of the differential input circuit 33 of FIG. 17 through the first capacitor 32, and the reference signal REF is supplied to the positive input node through the second capacitor 35.
  • the first switch 34 and the second switch 36 are turned on.
  • a voltage obtained by dropping from the power supply voltage VCCH by the gate-source voltage Vgs of the transistor 83 and its overdrive voltage is applied to the positive input node, and the reference signal REF is applied to the other terminal of the second capacitor 35. supplied. Therefore, the second capacitor 35 holds the potential difference between these two terminals.
  • negative feedback is applied to the gate of the transistor 82 so that the drain current of the transistor 81 and the drain current of the transistor 82 are equal.
  • the gate voltage of the transistor 82 is the gate voltage of the transistor 81 superimposed with the offset voltage remaining without being canceled by the negative feedback described above. This voltage is applied to one end of the first capacitor 32 (the gate side of the transistor 82 ), and the source voltage of the amplification transistor 131 is applied to the other end of the first capacitor 32 . Therefore, the first capacitor 32 holds the potential difference between these two terminals.
  • the differential input circuit 33 performs the above-described AZ processing with the P-phase potential according to the reset level, and then compares the D-phase potential according to the signal level with the reference signal REF. Since the differential potential between the P phase and the D phase is applied to the first capacitor 32 of the differential input circuit 33, the potential difference between the P phase potential and the D phase potential can be generated by using the first capacitor 32. , the CDS processing of the pixel circuit 41 can be performed.
  • the CDS processing may be performed after performing the AD conversion processing for one frame.
  • FIG. 18 is a block diagram showing the internal configuration of the pixel 21 according to the third specific example
  • FIG. 19 is a circuit diagram showing the detailed configuration of the pixel 21 according to the third specific example.
  • a pixel 21 in FIG. 18 has a configuration obtained by removing the first capacitor 32 and the first switch 34 from the pixel 21 in FIG. Therefore, the source voltage of the amplification transistor 131 is directly applied to the negative input node of the differential input circuit 33 . Since the first capacitor 32 and the first switch 34 are not provided, the circuit scale of the pixel 21 can be reduced although the offset voltage of the differential input circuit 33 cannot be canceled.
  • FIG. 20 is a diagram showing an example in which a pixel substrate (first substrate) 12 and a logic substrate (second substrate) 13 are stacked to configure the imaging device 1 .
  • the pixel substrate 12 is arranged on the light incident surface side, and the logic substrate 13 is arranged below the pixel substrate 12 .
  • the pixel substrate 12 and the logic substrate 13 are bonded by Cu—Cu bonding, vias, bumps, or the like.
  • a pixel array section 22 , a pixel bias generation section 14 , a DAC signal connection section 15 , and a pixel drive signal connection section 16 are arranged on the pixel substrate 12 .
  • the pixel bias generator 14 generates a bias voltage to be supplied to each pixel 21 in the pixel array section 22 .
  • the DAC signal connection section 15 transmits and receives various signals to and from the DAC 25 in the logic board 13 .
  • the pixel drive signal connection sections 16 are arranged at both ends of the pixel array section 22 in the horizontal direction, and transmit/receive various signals for AD conversion to/from the logic board 13 .
  • a pixel drive circuit 24, a DAC (D/A converter) 25, a time code generation section 26, a vertical drive circuit 27, an output section 28, and a timing generation circuit 29 are formed on the logic board 13.
  • the logic board 13 of FIG. 20 shows an example in which the vertical driving circuits 27 are arranged on both sides in the horizontal direction, the vertical driving circuits 27 may be arranged only on one side as shown in FIG.
  • the pixel bias generation unit 14 in the pixel substrate 12 and the output unit 28 in the logic substrate 13 transmit and receive various signals by Cu--Cu junction or the like. Further, the DAC signal connection portion 15 in the pixel substrate 12 and the DAC 25 in the logic substrate 13 transmit and receive various signals by Cu--Cu bonding or the like. Since the reference signal REF generated by the DAC 25 is supplied to each pixel 21 in the pixel substrate 12, the wiring for the reference signal REF on the pixel substrate 12 is arranged in a mesh pattern. In order to shorten the wiring, a plurality of vias are provided in the DAC signal connection portion 15, and the reference signal REF is supplied to the pixel substrate 12 through the plurality of vias. Further, the pixel driving signal connection portion 16 in the pixel substrate 12 and the pixel driving circuit 24 in the logic substrate 13 transmit and receive various signals by Cu--Cu bonding or the like.
  • the DAC signal connection portion 15 in the pixel substrate 12 and the DAC 25 in the logic substrate 13 are arranged at overlapping positions in the stacking direction, but the areas of the DAC signal connection portion 15 and the DAC 25 do not necessarily have to be the same.
  • the pixel bias generation unit 14 in the pixel substrate 12 and the output unit 28 in the logic substrate 13 may or may not partially overlap in the stacking direction. are not necessarily the same.
  • the pixel drive signal connection portion 16 in the pixel substrate 12 and the pixel drive circuit 24 in the logic substrate 13 may at least partially overlap in the stacking direction. The areas do not necessarily have to be the same.
  • the pixel circuit 41 in the frame 60 in FIG. 5 and part of the differential input circuit 61 in the comparison circuit 51 are arranged on the pixel substrate 12, and the rest is arranged on the logic substrate 13.
  • FIG. 21A is a circuit diagram of a first example showing the position of the via 130 within the pixel 21.
  • FIG. The pixel 21 of FIG. 21A has the first capacitor 32 but does not have the second capacitor 35, like the pixel 21 of FIG.
  • a via 130 is provided on the connection node between the first capacitor 32 and the negative input node of the differential input circuit 33 .
  • the transistor 132 , the reset transistor 133 and the current source transistor 134 are arranged on the first substrate 12 .
  • the differential input circuit 33 side of the via 130 more specifically, the transistors 81 to 86 and 91 and the first switch 34 are arranged on the second substrate 13 .
  • FIG. 21B is a circuit diagram of a second example showing the position of the via 130 within the pixel 21.
  • FIG. The pixel 21 of FIG. 21B has a first capacitor 32 and a second capacitor 35, like the pixel 21 of FIG.
  • the via 130 is provided on the connection node between the first capacitor 32 and the negative input node of the differential input circuit 33, as in FIG. 21A.
  • the circuit elements and the like arranged on the first substrate 12 are the same as in FIG. 21A.
  • a second capacitor 35 and a second switch 36 are also arranged on the second substrate 13 of FIG. 21B in addition to the same circuit elements as those of the second substrate 13 of FIG. 21A.
  • FIG. 21C is a circuit diagram of a third example showing the position of the via 130 within the pixel 21.
  • FIG. The pixel 21 in FIG. 21C has the second capacitor 35 but does not have the first capacitor 32, like the pixel 21 in FIG.
  • a via 130 is provided on the connection node that connects the negative input node of the differential input circuit 33 and the source node of the amplification transistor 131 .
  • the pixel circuit 41 side of the via 130 more specifically, the photodiode 121, the floating diffusion layer (FD), the transfer transistor 123, the amplification transistor 131, the gain switching transistor 132, the reset transistor 133, and the current
  • the source transistor 134 is arranged on the first substrate 12 .
  • a limiter 31, transistors 81 to 86, 91, a second capacitor 35, and a second switch 36 are arranged on the second substrate 13 of FIG. 21C.
  • FIG. 21D is a circuit diagram of a fourth example showing the position of the via 130 within the pixel 21.
  • FIG. The pixel 21 of FIG. 21D has a first capacitor 32 and a second capacitor 35, like the pixel 21 of FIG.
  • a via 130 is provided on the connection node between the negative input node of the differential input circuit 33 and the first capacitor 32, and the positive input node of the differential input circuit 33 and the second capacitor 35 are connected.
  • a via 130 is provided on the connection node with the .
  • the first substrate 12 includes a first capacitor 32, a second capacitor 35, a limiter 31, a photodiode 121, a floating diffusion layer (FD), a transfer transistor 123, an amplification transistor 131, and a gain switching transistor 132. , a reset transistor 133 and a current source transistor 134 are arranged.
  • a first switch 34 , a second switch 36 , and transistors 81 to 86 and 91 are provided on the second substrate 13 .
  • FIG. 21E is a circuit diagram of a fifth example showing the position of the via 130 within the pixel 21.
  • FIG. The pixel 21 in FIG. 21E has the second capacitor 35 but does not have the first capacitor 32, like the pixel 21 in FIG.
  • a via 130 is provided on the connection node between the negative input node of the differential input circuit 33 and the source node of the amplification transistor 131, and the positive input node of the differential input circuit 33 and the second A via 130 is provided on the connection node with the capacitor 35 .
  • the first substrate 12 includes a photodiode 121, a floating diffusion layer (FD), a transfer transistor 123, an amplification transistor 131, a gain switching transistor 132, a reset transistor 133, a current source transistor 134, and a second capacitor. 35 are arranged.
  • a limiter 31 , a second switch 36 , and transistors 81 to 86 and 91 are arranged on the second substrate 13 .
  • the positions of the vias 130 within the pixels 21 are not limited to those shown in FIGS. 21A to 21E.
  • the circuit elements and the like arranged on the first substrate 12 and the second substrate 13 can be changed variously.
  • the first substrate 12 is arranged with circuit elements and the like having a relatively high voltage level for driving the pixels 21, and the second substrate 13 is arranged with logic circuits and the like driven at a low voltage.
  • FIG. 22A is a diagram showing an example in which various voltages and control signals generated by the control signal generator 143 arranged on the second substrate 13 are supplied to the pixels 21 on the first substrate 12 via the vias 130.
  • FIG. is.
  • a plurality of wirings 141 extending in the first direction X of the pixel array section 22 connect a plurality of via connection sections 142 and a plurality of vias 130 arranged at the end of the first substrate 12 in the first direction. It is connected to the control signal generation unit 143 on the second substrate 13 via.
  • the plurality of wirings 141 extending in the second direction Y of the pixel array section 22 are connected to the wirings extending in the first direction X at the ends in the second direction Y, and arranged at the ends in the first direction X. It is connected to the control signal generator 143 on the second substrate 13 via the via connecting portion 142 and the via 130 .
  • the control signal generation unit 143 includes the timing generation circuit 29 on the second substrate 13 in FIG. 20 and the like.
  • the via connection portion 142 and the via 130 are provided only on one side in the first direction X in FIG. 22A, the via connection portion 142 and the via 130 may be provided on both sides in the first direction X.
  • FIG. 22A the via connection portion 142 and the via 130 may be provided on both sides in the first direction X.
  • FIG. 22B is a diagram showing a first modified example of FIG. 22A.
  • a plurality of wirings 141 extending in the second direction Y of the pixel array section 22 are connected to the second wiring via a plurality of via connection sections 142 and a plurality of vias 130 arranged at the ends in the second direction. It is connected to the control signal generator 143 on the substrate 13 .
  • the plurality of wirings 141 extending in the first direction X of the pixel array section 22 are connected to the wirings extending in the second direction Y at the ends in the first direction X, and arranged at the ends in the second direction. It is connected to the control signal generator 143 on the second substrate 13 via the via connection part 142 and the via 130 .
  • Both the via connection portion 142 of FIG. 22A and the via connection portion 142 of FIG. 22B may be provided.
  • FIG. 22C is a diagram showing a second modification of FIG. 22A.
  • a plurality of wirings 141 extending in the first direction X of the pixel array section 22 are connected through a plurality of via connection sections 142 and a plurality of vias 130 arranged near the corners of the pixel array section 22 . It is connected to the control signal generator 143 on the second substrate 13 .
  • a plurality of wirings 141 extending in the second direction Y of the pixel array section 22 are arranged on the second substrate 13 via a plurality of via connection sections 142 arranged at the corners of the pixel array section 22 and a plurality of vias 130 . is connected to the control signal generator 143 of the .
  • each pixel 21 in the pixel array section 22 is connected to one of the wirings 141 extending in the first direction X and one of the wirings 141 extending in the second direction Y as shown in FIG. 23A.
  • the wiring 141 extending in the second direction Y in the pixel array section 22 may be connected to the plurality of pixels 21 arranged in the first direction X at intervals.
  • the wiring 141 extending in the first direction X in the pixel array section 22 may be connected to the plurality of pixels 21 arranged in the second direction at intervals.
  • each pixel in the pixel array section 22 may detect various physical quantities such as sound pressure quantity of sound waves and biological information quantity.
  • biological information include blood pressure, blood flow, and pulse.
  • a plurality of pixel groups provided in the pixel array section 22 may have different pixel characteristics.
  • the pixel characteristics may include at least one of pixel sensitivity and a saturation amount capable of accumulating a physical quantity signal.
  • the pixel characteristics may include at least one of phase difference, brightness information, gradation information, color information, event information, environment information, biological information, and sound wave information.
  • the pixel characteristics may include resolutions of the ADCs 42 in which the plurality of pixels 21 in the pixel array section 22 are different. Different resolutions result in different amounts of pixel data.
  • a plurality of pixel regions may be provided in the pixel array section 22 and each pixel region may have an ADC 42 with a different resolution.
  • the pixel characteristic may be the storage capacity of the latch storage unit 72 in each pixel.
  • a plurality of pixel regions may be provided in the pixel array section 22, and each pixel region may have a latch storage section 72 with a different storage capacity.
  • the amount of pixel data increases, so it is necessary to increase the storage capacity of the latch storage unit 72 as well.
  • the exposure time is long, the amount of pixel data increases, so it is necessary to increase the storage capacity of the latch storage unit 72 .
  • the plurality of pixel regions provided in the pixel array section 22 may have different signal detection periods.
  • the signal detection period may include at least one of exposure time and signal readout time.
  • the exposure time of each pixel belonging to each pixel region in the pixel array section 22 may be different for each pixel region, or the signal readout time of each pixel may be different for each pixel region.
  • the limiter 31 is provided in each pixel of the pixel ADC method, the potential of the source node of the amplification transistor 131 is can be prevented from decreasing, and black spots do not occur in the captured image.
  • a capacitor is connected to at least one of the negative input node and the positive input node of the differential input circuit 33 that compares the source voltage of the amplification transistor 131 and the reference signal. Therefore, the variation component of the differential input circuit 33 is reduced, so that the input amplitude of the slope signal can be narrowed, and the AD conversion speed of the pixel signal can be improved.
  • the physical quantity detection device and the imaging device can be configured by stacking the first substrate 12 and the second substrate 13, by providing the via 130 at an arbitrary position in the pixel 21, An arbitrary portion can be formed on the first substrate 12 and the remaining portion can be formed on the second substrate 13, thereby reducing the area of the chip.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 24 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 25 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 25 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided in the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • the imaging device 1 of the present disclosure can be applied to the imaging unit 12031 .
  • this technique can take the following structures. (1) a plurality of pixels each detecting a physical quantity; a plurality of limiters that limit the signal level of the physical quantity signal detected by each of the plurality of pixels; a plurality of AD converters provided for each of the plurality of pixels for converting the physical quantity signal into a digital signal by comparing the physical quantity signal whose signal level is limited by the corresponding limiter with a reference signal; A physical quantity detection device comprising: (2) Each of the plurality of limiters sets the physical quantity signal to a predetermined signal level when the signal level of the physical quantity signal reaches a predetermined threshold, and the signal level of the physical quantity signal reaches the predetermined threshold.
  • each of the plurality of AD converters has a comparator that compares a physical quantity signal whose signal level is limited by the corresponding limiter with the reference signal; the comparator has a first input node and a second input node;
  • the physical quantity detection device according to (1) or (2) further comprising a coupling capacitor connected to a signal path leading to at least one of the first input node and the second input node.
  • the physical quantity detection device according to (3) comprising a first coupling capacitor connected on a first signal path leading to the first input node.
  • the physical quantity detection device further comprising a first switch that switches whether to short-circuit the output node of the comparator and the corresponding first input node.
  • the physical quantity detection device comprising a second coupling capacitor connected on a second signal path leading to the second input node.
  • the physical quantity detection device further comprising a second switch that switches whether to short-circuit the output node of the comparator and the corresponding second input node.
  • each of the plurality of limiters limits a signal level of an output node of the corresponding source follower circuit.
  • each of the plurality of pixels has a floating diffusion region for accumulating charges according to the physical quantity signal;
  • the source follower circuit has a first transistor whose signal level changes according to a voltage corresponding to the charge accumulated in the floating diffusion region,
  • the physical quantity detection device according to (8), wherein each of the plurality of limiters is connected in parallel to the corresponding first transistor.
  • Each of the plurality of limiters is turned on when the signal level of the physical quantity signal on the corresponding signal line reaches a predetermined threshold value to set the corresponding signal line to a predetermined signal level.
  • the second board has a control signal generator that generates a plurality of control signals including a control signal to be input to the limiter,
  • the first substrate has a pixel array section in which the plurality of pixels are arranged in a first direction and a second direction;
  • the pixel array section has a plurality of first wirings arranged in the first direction,
  • the physical quantity detection device according to (12) wherein each of the plurality of first wirings is supplied with a different control signal.
  • the first substrate has a pixel array section in which the plurality of pixels are arranged in a first direction and a second direction;
  • the pixel array section has a plurality of first wirings arranged in the first direction, According to (12), the plurality of first wirings are connected to some of the two or more pixels arranged in the second direction on the pixel array section and are not connected to the rest of the pixels.
  • physical quantity detection device (15) the first substrate has a pixel array section in which the plurality of pixels are arranged in a first direction and a second direction;
  • the pixel array section has a plurality of second wirings arranged in the second direction, The physical quantity detection device according to (12), wherein each of the plurality of second wirings is supplied with a different control signal.
  • the first substrate has a pixel array section in which the plurality of pixels are arranged in a first direction and a second direction;
  • the pixel array section has a plurality of second wirings arranged in the second direction,
  • physical quantity detection device 17.
  • the first substrate and the second substrate each have a via group in which a plurality of the vias are arranged along at least one side or both sides of a first direction and a second direction, (11) to ( 16) The physical quantity detection device according to any one of items.
  • the physical quantity detection device includes at least one of light intensity, sound pressure of sound waves, and amount of biological information.
  • a pixel array section in which a plurality of pixels are arranged in a first direction and a second direction; a plurality of limiters for limiting signal levels of pixel signals photoelectrically converted by each of the plurality of pixels; a plurality of AD converters provided for each of the plurality of pixels for converting the pixel signal into a digital signal by comparing the pixel signal whose signal level is limited by the corresponding limiter with a reference signal; a time code generator that generates a time code that changes with time; a reference signal generator that generates a reference signal whose voltage level changes over time; a signal processing unit that performs signal processing on pixel data output from the AD converter for each pixel,
  • the AD converter has a storage unit that stores the time code corresponding to the pixel signal by comparing the pixel signal with the reference signal.
  • 1 imaging device 11 semiconductor substrate, 12 pixel substrate (first substrate), 13 second substrate, 13 logic substrate, 14 pixel bias generation section, 15 DAC signal connection section, 16 pixel drive signal connection section, 21 pixel, 22 pixel Array section 23 Time code transfer section (repeater) 24 Pixel drive circuit 26 Time code generation section 27 Vertical drive circuit 28 Output section 29 Timing generation circuit 31 Limiter 32 First capacitor 32 Capacitor 33 Difference dynamic input circuit (comparator), 34 first switch, 35 second capacitor, 36 second switch, 41 pixel circuit, 51 comparison circuit, 52 data storage unit, 60 frame, 61 differential input circuit, 62 voltage conversion circuit, 63 positive feedback circuit (PFB), 71 latch control circuit (memory control unit), 72 latch memory unit, 121 photodiode, 122 discharge transistor, 123 transfer transistor, 124 reset transistor, 130 via, 131 amplification transistor (first transistor) , 132 charge-voltage conversion gain switching transistor (gain switching transistor), 133 reset transistor, 134 current source transistor, 135 second transistor, 136 transistor, 137 PMOS transistor

Abstract

［課題］画素ＡＤＣ方式を採用した場合であっても、太陽黒点が生じないようにする。 ［解決手段］物理量検出装置は、それぞれが物理量を検出する複数の画素と、前記複数の画素のそれぞれで検出された物理量信号の信号レベルを制限する複数のリミッタと、前記複数の画素のそれぞれごとに設けられ、対応する前記リミッタで信号レベルが制限された物理量信号と参照信号とを比較することにより、前記物理量信号をデジタル信号に変換する複数のＡＤ変換器と、を備える。

Description

物理量検出装置及び撮像装置
　本開示は、物理量検出装置及び撮像装置に関する。
　画素ごとにソースフォロワ回路を設けて、ソースフォロワ回路から出力された画素信号を画素ごとにＡＤ変換する画素ＡＤＣ（Analog Digital Conversion）方式の撮像装置が知られている（非特許文献１参照）。
　非特許文献１に記載された撮像装置では、ソースフォロワ回路の出力ノードとコンパレータの入力ノードとを容量結合して、コンパレータの入出力ノードをオートゼロ信号にて短絡できるようにしている。
　非特許文献１に記載された撮像装置に強い光が入射されると、転送ゲートを閉じていても、電荷が浮遊拡散層に流れ込み、浮遊拡散層の電位が急激に下がることから、リセット電位と信号電位との差異が生じなくなり、結果として、撮像画像中に黒点が生じてしまう。このような黒点は、一般に太陽黒点と呼ばれている。
　そこで、本開示では、画素ＡＤＣ方式を採用した場合であっても、太陽黒点が生じないようにする物理量検出装置及び撮像装置を提供するものである。
　上記の課題を解決するために、本開示によれば、それぞれが物理量を検出する複数の画素と、
　前記複数の画素のそれぞれで検出された物理量信号の信号レベルを制限する複数のリミッタと、
　前記複数の画素のそれぞれごとに設けられ、対応する前記リミッタで信号レベルが制限された物理量信号と参照信号とを比較することにより、前記物理量信号をデジタル信号に変換する複数のＡＤ変換器と、を備える、物理量検出装置が提供される。
　前記複数のリミッタのそれぞれは、前記物理量信号の信号レベルが所定の閾値に到達したときに前記物理量信号を所定の信号レベルに設定し、前記物理量信号の信号レベルが前記所定の閾値に到達しなかったときに前記物理量信号の信号レベルを制限せずに出力してもよい。
　前記複数のＡＤ変換器のそれぞれは、対応する前記リミッタで信号レベルが制限された物理量信号と前記参照信号とを比較する比較器を有し、
　前記比較器は、第１入力ノード及び第２入力ノードを有し、
　前記第１入力ノード及び前記第２入力ノードの少なくとも一方に繋がる信号経路上に接続されるカップリング容量をさらに備えてもよい。
　前記第１入力ノードに繋がる第１信号経路上に接続される第１カップリング容量を備えてもよい。
　前記比較器の出力ノードと、対応する前記第１入力ノードとを短絡するか否かを切り替える第１スイッチを備えてもよい。
　前記第２入力ノードに繋がる第２信号経路上に接続される第２カップリング容量を備えてもよい。
　前記比較器の出力ノードと、対応する前記第２入力ノードとを短絡するか否かを切り替える第２スイッチを備えてもよい。
　前記複数の画素のそれぞれで検出された物理量信号を対応する信号線から出力する複数のソースフォロワ回路を備え、
　前記複数のリミッタのそれぞれは、対応する前記ソースフォロワ回路の出力ノードの信号レベルを制限してもよい。
　前記複数の画素のそれぞれは、前記物理量信号に応じた電荷を蓄積する浮遊拡散領域を有し、
　前記ソースフォロワ回路は、前記浮遊拡散領域に蓄積された電荷に応じた電圧に応じて信号レベルが変化する第１トランジスタを有し、
　前記複数のリミッタのそれぞれは、対応する前記第１トランジスタに並列に接続されてもよい。
　前記複数のリミッタのそれぞれは、対応する前記信号線上の前記物理量信号の信号レベルが所定の閾値に到達したときにオンして、対応する前記信号線を所定の信号レベルに設定する第２トランジスタを有してもよい。
　前記複数の画素が配置される第１基板と、
　前記第１基板に積層され、前記複数のＡＤ変換部が配置される第２基板と、
　前記第１基板及び前記第２基板を接合するとともに、信号伝送を行う複数のビアと、を備えてもよい。
　前記第２基板は、前記リミッタに入力される制御信号を含む複数の制御信号を生成する制御信号生成部を有し、
　前記複数の制御信号は、前記第２基板から対応するビアを介して前記第１基板に送信されてもよい。
　前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
　前記画素アレイ部は、前記第１方向に配置される複数の第１配線を有し、
　前記複数の第１配線のそれぞれには、異なる前記制御信号が供給されてもよい。
　前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
　前記画素アレイ部は、前記第１方向に配置される複数の第１配線を有し、
　前記複数の第１配線は、前記画素アレイ部上の前記第２方向に配置される２以上の画素のうちの一部の画素に接続され、残りの画素には接続されなくてもよい。
　前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
　前記画素アレイ部は、前記第２方向に配置される複数の第２配線を有し、
　前記複数の第２配線のそれぞれには、異なる前記制御信号が供給されてもよい。
　前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
　前記画素アレイ部は、前記第２方向に配置される複数の第２配線を有し、
　前記複数の第２配線は、前記画素アレイ部上の前記第１方向に配置される２以上の画素のうちの一部の画素に接続され、残りの画素には接続されなくてもよい。
　前記第１基板及び前記第２基板は、第１方向及び第２方向の少なくとも一方の片側又は両端側に沿って複数の前記ビアが配置されたビア群を有してもよい。
　前記物理量は、光強度、音波の音圧、及び生体情報量の少なくとも一つを含んでもよい。
　本開示によれば、複数の画素が第１方向及び第２方向に配置された画素アレイ部と、
　前記複数の画素のそれぞれで光電変換された画素信号の信号レベルを制限する複数のリミッタと、
　前記複数の画素のそれぞれごとに設けられ、対応する前記リミッタで信号レベルが制限された画素信号と参照信号とを比較することにより、前記画素信号をデジタル信号に変換する複数のＡＤ変換器と、
　時間とともに変化する時刻コードを生成する時刻コード発生部と、
　時間とともに電圧レベルが変化する参照信号を生成する参照信号生成部と、
　画素ごとの前記ＡＤ変換器から出力された画素データに対して信号処理を行う信号処理部と、を備え、
　前記ＡＤ変換器は、前記画素信号を前記参照信号と比較することにより、前記画素信号に応じた前記時刻コードを記憶する記憶部を有する、撮像装置が提供される。
　前記画素アレイ部及び前記複数のリミッタが配置される第１基板と、
　前記第１基板に積層され、前記ＡＤ変換器、前記時刻コード発生部、前記参照信号生成部、及び前記信号処理部が配置される第２基板と、
　前記第１基板及び前記第２基板を接合するとともに、信号伝送を行う複数のビアと、を備えてもよい。
本開示に係る固体撮像装置の概略構成を示す図。 画素の詳細構成例を示すブロック図。 比較回路の詳細構成例を示すブロック図。 比較回路の動作中の各信号の遷移を表す図。 画素回路の詳細構成について説明する図。 画素の動作について説明するタイミングチャート。 時刻コード転送部とデータ記憶部の内部構成の一例を示す回路図。 Ｐ相ビット記憶部とＤ相ビット記憶部の内部構成を示す回路図。 クラスタ内の複数の画素内の複数のラッチ記憶部でローカルビット線を共有する例を示す図。 第１具体例に係る画素の内部構成を示すブロック図。 第１具体例に係る画素の詳細構成を示す回路図。 リミッタの内部構成の一変形例を示す回路図。 リミッタを持たない一比較例に係る画素回路の回路図。 図１３の画素回路のタイミング図。 図１１の画素回路のタイミング図。 第２具体例に係る画素の内部構成を示すブロック図。 第２具体例に係る画素の詳細構成を示す回路図。 第３具体例に係る画素の内部構成を示すブロック図。 第３具体例に係る画素の詳細構成を示す回路図。 画素基板（第１基板）とロジック基板（第２基板）を積層して撮像装置を構成する一例を示す図。 画素内のビアの位置を示す第１例の回路図。 画素内のビアの位置を示す第２例の回路図。 画素内のビアの位置を示す第３例の回路図。 画素内のビアの位置を示す第４例の回路図。 画素内のビアの位置を示す第５例の回路図。 第２基板に配置される制御信号生成部にて生成された各種の電圧や制御信号をビアを介して第１基板上の各画素に供給する例を示す図。 図２２Ａの第１変形例を示す図。 図２２Ａの第２変形例を示す図。 画素アレイ内の配線の配置を示す図。 図２３Ａの一変形例を示す図。 図２３Ａの他の変形例を示す図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、物理量検出装置及び撮像装置の実施形態について説明する。以下では、物理量検出装置及び撮像装置の主要な構成部分を中心に説明するが、物理量検出装置及び撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
＜撮像装置の概略構成例＞
　図１は、本開示に係る撮像装置１の概略構成を示している。以下では、半導体基板上に形成される撮像装置１を主に説明する。この種の撮像装置１は固体撮像装置とも呼ばれることもあるが、以下では単に撮像装置１と呼ぶ。
　図１の撮像装置１は、半導体として例えばシリコン（Ｓｉ）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３ga設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、ＤＡＣ（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
　図２は画素アレイ部２２内の２次元アレイ状に配列された各画素２１の構成を示すブロック図である。各画素２１は、図２に示すように、画素回路４１とＡＤＣ４２を有する。各画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号に変換して出力する。
　図１の画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。ＤＡＣ２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号ＲＥＦ（基準電圧信号）ＲＥＦを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号ＳＩＧをデジタルの画素信号に変換（ＡＤ変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。画素アレイ部２２には、ふく数の時刻コード発生部２６が設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号を、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で時刻コード転送部２３を介して出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号は、出力部２８から撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。このように、出力部２８は、各種の演算処理や信号処理を行う機能を内蔵している。
　タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどを有し、生成した各種のタイミング信号を、画素駆動回路２４、ＤＡＣ２５、垂直駆動回路２７等に供給する。
　撮像装置１は、上述した構成を備えている。なお、図１では、上述したように、撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
＜画素の詳細構成例＞
　図２に示すように、画素２１は、画素回路４１とＡＤＣ（ＡＤ変換器）４２とを有する。このように、本実施形態による撮像装置１は、各画素がＡＤＣ４２を有する画素ＡＤＣ方式の撮像装置１である。
　画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号ＳＩＧとしてＡＤＣ４２に出力する。ＡＤＣ４２は、画素回路４１から供給されたアナログの画素信号ＳＩＧをデジタルの画素信号に変換する。ＡＤＣ４２は、比較回路５１とデータ記憶部５２とを有する。
　比較回路５１は、ＤＡＣ２５から供給される参照信号ＲＥＦと画素信号ＳＩＧを比較し、比較結果を表す比較結果信号として、出力信号ＶＣＯを出力する。比較回路５１は、参照信号ＲＥＦと画素信号ＳＩＧが同一（の電圧）になったとき、出力信号ＶＣＯの電位を反転させる。
　比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（ＰＦＢ：positive feedback）６３を有する。比較回路５１の詳細な構成は、図３を参照して後述する。
　データ記憶部５２には、比較回路５１から出力信号ＶＣＯが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すＷＲ信号（以下では、書き込み制御信号ＷＲともいう）、画素信号の読み出し動作であることを表すＲＤ信号（以下では、読み出し制御信号ＲＤともいう）、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するＷＯＲＤ信号が、垂直駆動回路２７から供給される。また、データ記憶部５２には、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
　データ記憶部５２は、ＷＲ信号及びＲＤ信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路（記憶制御部）７１と、時刻コードを記憶するラッチ記憶部７２とを有する。
　ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からハイレベルの出力信号ＶＣＯが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。そして、参照信号ＲＥＦと画素信号ＳＩＧが同一（の電圧）になり、比較回路５１から供給される出力信号ＶＣＯがローレベルに反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に保持された時刻コードは、画素信号ＳＩＧと参照信号ＲＥＦが等しくなった時刻を表しており、画素信号ＳＩＧがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
　参照信号ＲＥＦの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが保持された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
　ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出し制御信号ＲＤと読み出しタイミングを制御するＷＯＲＤ信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、読出し方向（図１の出力部２８に向かう列方向（垂直方向））に順次転送し、出力部２８に供給する。時刻コード転送部２３は、隣接して配置された複数の画素を含むクラスタを単位として、時刻コードを転送する場合もある。
＜比較回路の構成例＞
　図３は、図２に示す比較回路５１内の差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。
　差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号ＳＩＧと、ＤＡＣ２５から出力された参照信号ＲＥＦとを比較し、画素信号ＳＩＧが参照信号ＲＥＦよりも高いときに所定の信号（電流）を出力する。
　差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Ｖｂに応じた電流ＩＢを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号ＨＶＯを出力するトランジスタ８６を有する。
　トランジスタ８１、８２、及び８５は、ＮＭＯＳ（Negative Channel MOS）トランジスタであり、トランジスタ８３、８４、及び８６は、ＰＭＯＳ（Positive Channel MOS）トランジスタである。
　差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、ＤＡＣ２５から出力された参照信号ＲＥＦが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号ＳＩＧが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ２＜ＶＤＤ１）に接続されている。
　トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧ＶＤＤ１に接続されている。
　電圧変換回路６２は、例えば、ＮＭＯＳ型のトランジスタ９１を有する。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ９１のゲートは、バイアス電圧ＶＢＩＡＳのノードに接続されている。
　差動入力回路６１を構成するトランジスタ８１～８６は、第１電源電圧ＶＤＤ１までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧ＶＤＤ１よりも低い第２電源電圧ＶＤＤ２で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号ＨＶＯを、正帰還回路６３が動作可能な低電圧の信号（変換信号）ＬＶＩに変換して、正帰還回路６３に供給する。
　バイアス電圧ＶＢＩＡＳは、低電圧で動作する正帰還回路６３の各トランジスタ１０１～１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧ＶＢＩＡＳは、正帰還回路６３の第２電源電圧ＶＤＤ２と同じ電圧（ＶＢＩＡＳ＝ＶＤＤ２）とすることができ、ＶＢＩＡＳ＝ＶＤＤ２としても同様の電圧変換効果が得られる。
　正帰還回路６３は、差動入力回路６１からの出力信号ＨＶＯを第２電源電圧ＶＤＤ２に対応する信号に変換した変換信号ＬＶＩに基づいて、画素信号ＳＩＧが参照信号ＲＥＦよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号ＶＣＯが反転するときの遷移速度を高速化する。
　正帰還回路６３は、５つのトランジスタ１０１～１０７を有する。ここで、トランジスタ１０１、１０２、１０４、及び１０５は、ＰＭＯＳトランジスタであり、トランジスタ１０３、１０６、及び１０７は、ＮＭＯＳトランジスタである。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０６のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧ＶＤＤ２に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０５及び１０７のドレインと接続されている。トランジスタ１０３、１０６、及び１０７のソースは、所定の電圧ＶＳＳに接続されている。トランジスタ１０１のゲートには初期化信号ＩＮＩ２が供給され、トランジスタ１０３のゲートには初期化信号ＩＮＩが供給される。
　トランジスタ１０５及び１０７のゲートには、FORCEVCO信号が入力される。FORCEVCO信号がハイレベルのときには、トランジスタ１０７がオンし、ＶＣＯ信号はローレベルになる。
　以上のように構成される比較回路５１の動作について説明する。図４は、比較回路５１の動作中の各信号の遷移を表す。なお、図４において“Ｇ８６”はトランジスタ８６のゲート電圧を表している。
　まず、参照信号ＲＥＦが、全ての画素２１の画素信号ＳＩＧよりも高い電圧に設定されるとともに、初期化信号ＩＮＩと不図示の初期化信号ＩＮＩ２がハイレベルにされて、比較回路５１が初期化される。
　より具体的には、図３のトランジスタ８１のゲートには参照信号ＲＥＦが、トランジスタ８２のゲートには画素信号ＳＩＧが印加される。参照信号ＲＥＦの電圧が、画素信号ＳＩＧの電圧よりも高い電圧の時は電流源となるトランジスタ８５のドレイン－ソース間の電流のほとんどがトランジスタ８１を経由してダイオード接続されたトランジスタ８３に流れる。トランジスタ８３と共通のゲートを持つトランジスタ８４のチャネル抵抗は十分低くなり、トランジスタ８６のゲートをほぼ第１電源電圧ＶＤＤ１レベルに保ち、トランジスタ８６は遮断される。したがって、電圧変換回路６２のトランジスタ９１が導通していたとしても、充電回路としての正帰還回路６３が変換信号ＬＶＩを充電することは無い。一方、正帰還回路６３には、初期化信号ＩＮＩとしてハイレベルの信号が供給されていることから、トランジスタ１０３は導通し、正帰還回路６３は変換信号ＬＶＩを放電する。このとき、初期化信号ＩＮＩ２はハイレベルであり、トランジスタ１０１は遮断するので、正帰還回路６３がトランジスタ１０２を介して変換信号ＬＶＩを充電することもない。その結果、変換信号ＬＶＩは、所定の電圧ＶＳＳレベルまで放電され、正帰還回路６３は、インバータを構成するトランジスタ１０４と１０６によってハイレベルの出力信号ＶＣＯを出力し、比較回路５１が初期化される。初期化の後、初期化信号ＩＮＩ、ＩＮＩ２はともにローレベルにされて、トランジスタ１０３はオフし、参照信号ＲＥＦの掃引が開始される。
　参照信号ＲＥＦが画素信号ＳＩＧよりも高い電圧の期間では、トランジスタ８６はオフとなるため遮断され、出力信号ＶＣＯはハイレベルの信号となるので、トランジスタ１０２もオフとなり遮断される。トランジスタ１０３も、初期化信号ＩＮＩはローレベルとなっているため遮断される。変換信号ＬＶＩは、高インピーダンス状態のまま所定の電圧ＶＳＳを保ち、ハイレベルの出力信号ＶＣＯが出力される。
　参照信号ＲＥＦが画素信号ＳＩＧよりも低くなると、電流源のトランジスタ８５の出力電流はトランジスタ８１を流れなくなり、トランジスタ８３と８４のゲート電圧は上昇して、トランジスタ８４のチャネル抵抗は高くなる。そこに、トランジスタ８２を介して流れ込む電流が、電圧降下を起こしてトランジスタ８６のゲート電圧を下げ、トランジスタ９１が導通する。トランジスタ８６から出力された出力信号ＨＶＯは、電圧変換回路６２のトランジスタ９１によって変換信号ＬＶＩに変換され、正帰還回路６３に供給される。充電回路としての正帰還回路６３は、変換信号ＬＶＩを充電し、電位を低電圧ＶＳＳから第２電源電圧ＶＤＤ２へ近づけてゆく。
　そして、変換信号ＬＶＩの電圧が、トランジスタ１０４と１０６を有するインバータの閾値電圧を超えると、出力信号ＶＣＯはローレベルとなり、トランジスタ１０２が導通する。トランジスタ１０１も、ローレベルの初期化信号ＩＮＩが印加されているため導通しており、正帰還回路６３は、トランジスタ１０１と１０２を介して、変換信号ＬＶＩを急速に充電し、電位を第２電源電圧ＶＤＤ２まで一気に持ち上げる。
　電圧変換回路６２のトランジスタ９１は、ゲートにバイアス電圧ＶＢＩＡＳが印加されているので、変換信号ＬＶＩの電圧が、バイアス電圧ＶＢＩＡＳからトランジスタの閾値だけ下がった電圧値に到達すれば遮断する。トランジスタ８６が導通したままだとしても、それ以上に変換信号ＬＶＩを充電することは無く、電圧変換回路６２は、電圧クランプ回路としても機能する。
　トランジスタ１０２の導通による変換信号ＬＶＩの充電は、そもそもが変換信号ＬＶＩがインバータ閾値まで上昇してきたことを発端とし、その動きを加速する正帰還動作である。差動入力回路６１の電流源であるトランジスタ８５は、撮像装置１で並列同時に動作する回路数が膨大であることから１回路あたりの電流がきわめて僅かな電流に設定される。さらに、参照信号ＲＥＦは、時刻コードが切り替わる単位時間に変化する電圧がＡＤ変換のＬＳＢステップとなるために極めて緩慢に掃引される。従って、トランジスタ８６のゲート電圧の変化も緩慢であり、それによって駆動されるトランジスタ８６の出力電流の変化も緩慢である。しかし、その出力電流で充電される変換信号ＬＶＩに、後段から正帰還をかけることで、出力信号ＶＣＯは十分急速に遷移することができる。望ましくは、出力信号ＶＣＯの遷移時間は、時刻コードの単位時間の数分の１であり、典型例としては１ｎｓ以下である。本開示の比較回路５１は、電流源のトランジスタ８５に、例えば０．１ｕＡの僅かな電流を設定しただけで、この出力遷移時間を達成することができる。
＜画素回路の詳細構成例＞
　図５を参照して、画素回路４１の詳細構成について説明する。
　図５は、図３に示した比較回路５１に、画素回路４１の詳細を追加して示した回路図である。
　画素回路４１は、光電変換素子としてのフォトダイオード（ＰＤ）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、ＦＤ（浮遊拡散層）１２５を有する。画素回路４１用の接地ノードＶＳＳ’は、比較回路５１内の差動入力回路６１と正帰還回路６３の接地ノードＶＳＳとは分離して設けられている。
　排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
　転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をＦＤ１２５に転送する。リセットトランジスタ１２４は、ＦＤ１２５に保持されている電荷をリセットする。ＦＤ１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
　リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、ＦＤ１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、ＦＤ１２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、ＦＤ１２５をリセットするリセット電圧を、参照信号ＲＥＦを用いて任意に設定可能であるためである。
＜画素部タイミングチャート＞
　図６のタイミングチャートを参照して、図５の画素回路４１と比較回路５１を有する画素２１の動作について説明する。
　初めに、時刻ｔ１において、参照信号ＲＥＦが、それまでのスタンバイ電圧Ｖｓｔｂから、ＦＤ１２５の電荷をリセットするリセット電圧Ｖｒｓｔに設定され、リセットトランジスタ１２４がオンされることにより、ＦＤ１２５の電荷がリセットされる。また、時刻ｔ１では、正帰還回路６３のトランジスタ１０１と１０３のゲートに供給される初期化信号ＩＮＩと不図示の初期化信号ＩＮＩ２がハイレベルに設定され、正帰還回路６３が初期状態に設定される。
　時刻ｔ２において、参照信号ＲＥＦが所定の電圧Ｖｕに変化し、参照信号ＲＥＦと画素信号ＳＩＧの比較（参照信号ＲＥＦの掃引）が開始される。この時点では、参照信号ＲＥＦが画素信号ＳＩＧよりも大きいため出力信号ＶＣＯはハイレベルになる。
　参照信号ＲＥＦと不図示の画素信号ＳＩＧが同一となったと判定された時刻ｔ３において、出力信号ＶＣＯが反転（ローレベルに遷移）される。出力信号ＶＣＯが反転されると、上述したように正帰還回路６３によって出力信号ＶＣＯの反転が高速化される。また、データ記憶部５２では、出力信号ＶＣＯが反転した時点の時刻データ（Ｎビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］）が保持（記憶）する。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ４において、比較回路５１のトランジスタ８１のゲートに供給する参照信号ＲＥＦの電圧が、トランジスタ８１がオフするレベル（スタンバイ電圧Ｖｓｔｂ）まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ５において、読み出しタイミングを制御するＷＯＲＤ信号がハイレベルとなり、保持（記憶）されたＮビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得される時刻コードは、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理する際のリセットレベルのＰ相データとなる。
　時刻ｔ６において、参照信号ＲＥＦが所定の電圧Ｖｕまで持ち上げられるともに、トランジスタ１０１と１０３のゲートに供給される初期化信号ＩＮＩと信号ＩＮＩ２がハイレベルに設定され、正帰還回路６３が再び初期状態に設定される。
　時刻ｔ７において、ハイレベルの転送信号ＴＸにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１に蓄積された電荷がＦＤ１２５に転送される。
　初期化信号ＩＮＩと不図示の初期化信号ＩＮＩ２がローレベルに戻された後、参照信号ＲＥＦと画素信号ＳＩＧの比較（参照信号ＲＥＦの掃引）が開始される。この時点では、参照信号ＲＥＦが画素信号ＳＩＧよりも大きいため出力信号ＶＣＯはハイレベルとなっている。
　そして、参照信号ＲＥＦと不図示の画素信号ＳＩＧが同一となったと判定された時刻ｔ８において、出力信号ＶＣＯが反転（ローレベルに遷移）される。出力信号ＶＣＯが反転されると、正帰還回路６３によって出力信号ＶＣＯの反転が高速化される。また、データ記憶部５２には、出力信号ＶＣＯが反転した時点の時刻データ（Ｎビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］）が保持（記憶）される。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ９において、比較回路５１のトランジスタ８１のゲートに供給する参照信号ＲＥＦの電圧が、トランジスタ８１がオフするレベル（スタンバイ電圧Ｖｓｔｂ）まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ１０において、読み出しタイミングを制御するＷＯＲＤ信号がハイレベルとなり、保持（記憶）されたＮビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得される時刻コードは、ＣＤＳ処理する際の信号レベルのＤ相データとなる。時刻ｔ１１は、上述した時刻ｔ１と同じ状態であり、次の１Ｖ（１垂直走査期間）の駆動となる。
　以上の画素２１の駆動によれば、最初に、リセットレベルのＰ相データが取得された後、読み出され、次に、信号レベルのＤ相データが取得されて、読み出される。
　以上の動作により、撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の撮像装置１で必要であった、画素信号ＳＩＧを出力する画素を選択するための選択トランジスタ等も不要である。
　図６を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかし、図６において破線で示されるように、所望の時刻で、排出信号ＯＦＧをハイレベルに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
＜データ記憶部と時刻コード転送部＞
　図７は、時刻コード転送部２３とデータ記憶部５２の具体的な構成を示す回路図である。時刻コード転送部２３は、Ｎビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］に対応するＮ個のシフトレジスタ３４１－１～３４１－Ｎと、クロック供給回路３４２とを有する。Ｎ個のシフトレジスタ３４１－１～３４１－Ｎのそれぞれは、複数のＤ－Ｆ／Ｆ（Ｄ－フリップフロップ）３５１からなる。クロック供給回路３４２は、シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１のクロック入力に、クロック信号ＣＬＫを供給する。上述したように、隣接する複数の画素２１を含むクラスタ単位で時刻コードの転送を行う場合、時刻コード転送部２３内のシフトレジスタ３４１は、クラスタの数に応じた数のＤ－Ｆ／Ｆ３５１を有する。
　データ記憶部５２内のラッチ制御回路７１は、Ｐ相データ用のＰ相ラッチ制御部２４１Ｐと、Ｄ相データ用のＤ相ラッチ制御部２４１Ｄと、Ｎ個の双方向バッファ回路３７１－１～３７１－Ｎとを有する。
　また、データ記憶部５２内のラッチ記憶部７２は、Ｐ相データ用のＰ相ビット記憶部（第１記憶部）２４２Ｐ－１～２４２Ｐ－Ｎと、Ｄ相データ用のＤ相ビット記憶部（第２記憶部）２４２Ｄ－１～２４２Ｄ－Ｎとを有する。
　Ｎ個の双方向バッファ回路３７１－１～３７１－Ｎは、時刻コード転送部２３のＮ個のシフトレジスタ３４１－１～３４１－Ｎに１対１に対応して設けられている。双方向バッファ回路３７１は、対応するシフトレジスタ３４１内の１つのＤ－Ｆ／Ｆ３５１と接続されている。
　双方向バッファ回路３７１－ｎ（０＜ｎ＜Ｎ＋１）のバッファ回路３８１には、時刻コードの書き込み動作においてハイレベルとなる書き込み制御信号ＷＲが供給され、インバータ回路３８２には、時刻コードの読み出し動作においてハイレベルとなる読み出し制御信号ＲＤが供給される。双方向バッファ回路３７１－ｎは、書き込み制御信号ＷＲと読み出し制御信号ＲＤに基づいて、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮとＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに対する時刻コードの書き込み動作と読み出し動作を切り替える。
　Ｐ相ラッチ制御部２４１ＰとＤ相ラッチ制御部２４１Ｄは同じ内部構成を有する。Ｐ相ラッチ制御部２４１Ｐは、ＡＮＤゲート２８２と、ＮＯＲゲート２８３と、ＮＡＮＤゲート２８４と、ＮＯＲゲート２８５とを有する。Ｄ相ラッチ制御部２４１Ｄは、ＡＮＤゲート２８６と、ＮＯＲゲート２８７と、ＮＡＮＤゲート２８８と、ＮＯＲゲート２８９とを有する。
　ＡＮＤゲート２８２は、ｘＷＯＲＤ信号とＶＣＯ信号をインバータ２８１で反転した信号との論理積信号を出力する。ＮＯＲゲート２８３は、ＡＮＤゲート２８２の出力信号とＰ相／Ｄ相の選択信号の反転信号であるｘＬＡＴＳＥＬ＿Ｐ信号との否定論理和信号Ｔａを出力する。ＮＡＮＤゲート２８４は、ＬＡＴＳＥＬ＿Ｐ信号とＶＣＯ信号との否定論理積信号Ｌａ、ｘＴａを出力する。ＮＯＲゲート２８５は、ｘＬＡＴＳＥＬ＿Ｐ信号とＶＣＯ信号の反転信号との否定論理和信号ｘＬａを出力する。
　ＡＮＤゲート２８６は、ｘＷＯＲＤ信号とＶＣＯ信号をインバータ２８１で反転した信号との論理積信号を出力する。ＮＯＲゲート２８７は、ＡＮＤゲート２８２の出力信号とＰ相／Ｄ相の選択信号の反転信号であるｘＬＡＴＳＥＬ＿Ｄ信号との否定論理和信号Ｔｂを出力する。ＮＡＮＤゲート２８８は、ＬＡＴＳＥＬ＿Ｄ信号とＶＣＯ信号との否定論理積信号Ｌｂ、ｘＴｂを出力する。ＮＯＲゲート２８９は、ｘＬＡＴＳＥＬ＿Ｄ信号とＶＣＯ信号の反転信号との否定論理和信号ｘＬｂを出力する。
　図７のデータ記憶部５２は、Ｐ相データのＡＤ変換処理とＤ相データのＡＤ変換処理を交互に行い、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮへのＰ相データの記憶と、Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－ＮへのＤ相データの記憶とを交互に行う。その後、Ｐ相データとＤ相データが、順番に、時刻コード転送部２３へ出力される。
　これにより、図７のデータ記憶部５２によれば、Ｐ相データ取得とＤ相データ取得の時間的間隔を短縮して、ＣＤＳ処理のオフセットおよび雑音相殺効果を高めることができる。また、Ｐ相データとＤ相データを、順番に、時刻コード転送部２３へ出力することで、出力部２８にＰ相データを一時記憶するメモリ部が不要になる。
　時刻コードの書き込み動作においては、ＷＯＲＤ信号が全画素でローレベルとなり、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮとＮ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎからなるラッチ記憶部７２は、出力信号ＶＣＯがハイレベルのときに、双方向バッファ回路３７１－ｎを経由して入力される時刻コードを記憶する。また、ラッチ記憶部７２は、出力信号ＶＣＯがローレベルのとき、記憶された時刻コードを保持する。
　時刻コードの読み出し動作においては、読み出し対象の画素２１のＰ相ラッチ制御部２４１Ｐ及びＤ相ラッチ制御部２４１ＤのみにハイレベルのＷＯＲＤ信号が供給される。出力信号ＶＣＯはローレベルとなっているので、ラッチ記憶部７２に保持された時刻コードが、双方向バッファ回路３７１－ｎを経由して、時刻コード転送部２３に出力される。
　参照信号ＲＥＦの掃引が行われるＡＤ変換期間中には、時刻コード転送部２３のＮ個のシフトレジスタ３４１は、時刻コード発生部２６から供給された時刻コードを、時刻コードの単位時間をクロック周期とするシフトクロックで転送する。
　時刻コードの書き込み動作においては、ハイレベルの書き込み制御信号ＷＲとローレベルの読み出し制御信号ＲＤが双方向バッファ回路３７１に供給されており、双方向バッファ回路３７１は、シフトレジスタ３４１の所定のＤ－Ｆ／Ｆ３５１から供給された時刻コードをＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ、又はＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶する。
　次の時刻コードの読み出し動作においては、ローレベルの書き込み制御信号ＷＲとハイレベルの読み出し制御信号ＲＤが双方向バッファ回路３７１に供給されており、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ、又はＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のＤ－Ｆ／Ｆ３５１に供給される。シフトレジスタ３４１は、各段のＤ－Ｆ／Ｆ３５１に供給された時刻データを順送りに出力部２８まで転送し、出力する。
　より具体的には、シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１には、クロック入力に供給されるクロック信号ＣＬＫがハイレベルまたはローレベルのいずれか一方でハイインピーダンス状態（以下、Ｈｉ－Ｚ状態と記述する。）になる構成が採用される。例えば、図７のＤ－Ｆ／Ｆ３５１の構成では、Ｄ－Ｆ／Ｆ３５１は、クロック信号ＣＬＫがローレベルであるとき、Ｈｉ－Ｚ状態となる。
　シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１がＨｉ－Ｚ状態とされている期間に、双方向バッファ回路３７１にハイレベルの読み出し制御信号ＲＤが供給されるとともに、ＷＯＲＤ信号がハイレベルとなり、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ、又はＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のＤ－Ｆ／Ｆ３５１に供給される。
　読み出し制御信号ＲＤがローレベルに戻された後、シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１にシフトクロックが供給され、シフトレジスタ３４１は、各段のＤ－Ｆ／Ｆ３５１に供給された時刻データを出力部２８まで順次転送し、出力する。
　図８はデータ記憶部５２内のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮとＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎの内部構成の一例を示す回路図である。図８に示すように、データ記憶部５２内のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮとＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎのそれぞれ（以下、２４２Ｐ、２４２Ｄと呼ぶこともある）は、例えば、スイッチ２４３と、ラッチ回路２４４とを有する。
　ラッチ回路２４４は、第１インバータＩＶ１と、第２インバータＩＶ２をリング状に接続した構成になっている。第１インバータＩＶ１は、入力信号すなわち第２インバータＩＶ２の出力信号の反転出力動作を行うか否かを第１制御信号Ｌにより切り替える。例えば、第１インバータＩＶ１は、第１制御信号Ｌがハイレベルのときには反転出力動作を行い、第１制御信号Ｌがローレベルのときには反転出力動作を行わず、出力ノードをハイインピーダンスにする。第２インバータＩＶ２は、第１インバータＩＶ１の出力ノードに接続される入力ノードと、第１インバータＩＶ１の入力ノードに接続される出力ノードと、を有し、通常の反転出力動作を行う。すなわち、第２インバータＩＶ２は、第１インバータＩＶ１の出力信号を反転出力して、第１インバータＩＶ１に入力する。
　図８に示すように、Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮとＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎは並んで配置されている。Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎのそれぞれと、対応するＤ相ビット記憶部２４２Ｄには、同一のローカルビット線ＬＢＬが接続されている。例えば、Ｐ相ビット記憶部２４２Ｐ－１とＤ相ビット記憶部２４２Ｄ－１は同一のローカルビット線ＬＢＬ［１］に接続され、Ｐ相ビット記憶部２４２Ｐ－２とＤ相ビット記憶部２４２Ｄ－２は同一のローカルビット線ＬＢＬ［２］に接続されている。
　このように、ローカルビット線ＬＢＬ［１：Ｎ］のそれぞれは、対応する一組のＰ相ビット記憶部２４２Ｐ及びＤ相ビット記憶部２４２Ｄに接続されている。本明細書では、ローカルビット線ＬＢＬ［１：Ｎ］を総称してローカルビット線（デジタル信号ビット線）ＬＢＬと呼ぶ。ローカルビット線ＬＢＬは、対応するＰ相ビット記憶部２４２Ｐ及びＤ相ビット記憶部２４２Ｄへの時刻コードの書き込みと、対応するＰ相ビット記憶部２４２Ｐ及びＤ相ビット記憶部２４２Ｄからの時刻コードの読み出しを時分割で行う。
　ローカルビット線ＬＢＬ［１：Ｎ］のそれぞれには、プリチャージ回路２４５が接続されている。プリチャージ回路２４５は、例えばＮＭＯＳトランジスタで構成され、データ記憶部５２に時刻コードを書き込む前に、ハイレベルにプリチャージされる。
　Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ内のスイッチ２４３は、Ｐ相ラッチ制御部２４１Ｐ内の対応するＮＯＲゲート２８３とＮＡＮＤゲート２８４の出力により切替制御される。Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎ内のスイッチ２４３は、Ｄ相ラッチ制御部２４１Ｄ内の対応するＮＯＲゲート２８７とＮＡＮＤゲート２８８の出力により切替制御される。Ｐ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎ内のラッチ回路２４４は、Ｐ相ラッチ制御部２４１Ｐ内の対応するＮＡＮＤゲート２８４の出力により、双方向バッファ回路３７１－１～３７１－Ｎから出力される時刻コードをラッチするか否かを切り替える。Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎ内のラッチ回路２４４は、Ｄ相ラッチ制御部２４１Ｄ内の対応するＮＡＮＤゲート２８８の出力により、双方向バッファ回路３７１－１～３７１－Ｎから出力される時刻コードをラッチするか否かを切り替える。
　図７のスイッチ２４３は、後述するように、例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタが並列接続されたトランスファゲートで構成される。図８のラッチ回路２４４でラッチされたデータを読み出す際には、スイッチ２４３を構成するＮＭＯＳトランジスタをオンしないようにする。その理由は、ラッチデータの読み出し時にローカルビット線ＬＢＬのインピーダンスよりもラッチ回路２４４のインピーダンスが低くなると、ラッチ回路２４４にローカルビット線ＬＢＬのデータが上書きされるおそれがあるためである。このため、スイッチ２４３を構成するＮＭＯＳトランジスタのゲートに入力するためのｘＴ信号を生成せずに、Ｌ信号を代用するようにする。
　図７のｘＬＡＴＳＥＬ＿Ｐ信号とｘＬＡＴＳＥＬ＿Ｄ信号は、書き込み対象のラッチ回路２４４がＰ相かＤ相かを指定する信号である。この信号は、データ記憶部５２内で生成するのではなく、データ記憶部５２の外部で生成されてデータ記憶部５２内に入力される。これにより、１画素当たり２つのインバータすなわち４トランジスタ分を削減できる。画素ＡＤＣでは、画素数分のＡＤＣが必要になるため、回路規模の削減効果が大きくなる。
　図７のデータ記憶部５２には、ＷＯＲＤ信号の反転信号であるｘＷＯＲＤ信号が供給されている。これは、Ｐ相ラッチ制御部２４１ＰとＤ相ラッチ制御部２４１Ｄ内のトランジスタ数を最小化するには、ＷＯＲＤ信号の反転論理であるｘＷＯＲＤ信号を入力する必要があるためである。
　ラッチ回路２４４は、複数のトランジスタからなるＳＲＡＭ（Static Random Access Memory）等の半導体メモリで構成されてもよい。この場合、Ｐ相ラッチ制御部２４１ＰとＤ相ラッチ制御部２４１Ｄのそれぞれは、採用する半導体メモリの構成に最適な制御回路構成にする必要がある。Ｐ相ラッチ制御部２４１ＰとＤ相ラッチ制御部２４１Ｄのそれぞれは、有限の面積に収める観点から、順序回路ではなく、組み合わせ回路で組むことが望ましい。
　図８では、Ｐ相ビット記憶部２４２Ｐと対応するＤ相ビット記憶部２４２Ｄでローカルビット線ＬＢＬを共有する例を示したが、図１に示すように、各時刻コード転送部２３は、その両側の画素２１の転送を行う。また、各時刻コード転送部２３は、隣接した複数の画素２１からなるクラスタごとに時刻コードの転送を行う。この場合、図９に示すように、クラスタ内の複数の画素２１内の複数のラッチ記憶部７２でローカルビット線ＬＢＬを共有してもよい。
　本開示による撮像装置は、画素ＡＤＣ方式を採用するとともに、強い光が入射されたときに撮像画像中に黒点（太陽黒点）が生じないような対策を施していることを特徴とする。太陽黒点に対する対策を施した撮像装置には複数の画素構成が考えられる。以下では、代表的な画素構成として、第１具体例～第３具体例を順に説明する。
　（第１具体例）
　図１０は第１具体例に係る画素２１の内部構成を示すブロック図である。図１０の画素２１は、画素回路４１と、リミッタ３１と、第１キャパシタ（カップリング容量）３２と、差動入力回路（比較器）３３と、第１スイッチ３４と、正帰還回路（ＰＦＢ）６３と、データ記憶部５２と、を備えている。データ記憶部５２の出力ノードには、時刻コード転送部（リピータ）２３が接続されている。差動入力回路３３は、図５の差動入力回路６１に対応する。
　画素回路４１から出力された画素信号は、第１キャパシタ３２を介して、差動入力回路３３の負側入力ノードに供給される。差動入力回路３３の正側入力ノードには、ランプ波形の参照信号ＲＥＦが入力される。
　リミッタ３１は、強い光が入射されたときに画素信号の電位が所定の電位以下に下がらないようにする回路である。リミッタ３１の具体的な回路構成は後述する。
　第１スイッチ３４は、ＡＺ（オートゼロ）信号の論理により、差動入力回路３３の負側入力ノードと出力ノードを短絡するか否かを切り替える。例えば、ＡＺ信号がハイになると、第１スイッチ３４がオンして、差動入力回路３３の負側入力ノードと出力ノードが短絡される。この第１スイッチ３４と第１キャパシタ３２を設けることで、差動入力回路３３のオフセット電圧を相殺することができる。
　このように、図１０の画素２１内の差動入力回路３３では、負側入力ノードに第１キャパシタ３２を介して画素信号が入力されるのに対し、正側入力ノードには参照信号ＲＥＦが直接入力される。
　図１１は第１具体例に係る画素２１の詳細構成を示す回路図である。図１１では、図５と共通する回路素子には同一の符号を付している。図１１の画素２１は、図５とは異なる構成の画素回路４１と、リミッタ３１とを有する。
　図１１の画素回路４１は、フォトダイオード１２１と、浮遊拡散層（ＦＤ）と、転送トランジスタ１２３と、増幅トランジスタ１３１と、電荷－電圧変換利得切替トランジスタ（以下、利得切替トランジスタ）１３２と、リセットトランジスタ１３３と、電流源トランジスタ１３４と、トランジスタ（第２トランジスタ）１３５とを有する。画素２１内の各トランジスタ１２３、１３１～１３４は、例えばＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタである。トランジスタ１３５は、対応する信号線上の画素信号の信号レベルが所定の閾値に到達したときにオンして、対応する信号線を所定の信号レベルに設定する。
　フォトダイオード１２１は、入射光を光電変換して得られる電荷を蓄積する。転送トランジスタ１２３は、転送ゲート信号ＴＲＧがハイのときに、フォトダイオード１２１の蓄積電荷を浮遊拡散層ＦＤに転送する。増幅トランジスタ１３１のゲートＡＭＰは、浮遊拡散層ＦＤの蓄積電荷に応じた電位に設定される。増幅トランジスタ１３１のソースは電流源トランジスタ１３４のドレインに接続されている。電流源トランジスタ１３４のゲートには所定の基準電圧Ｖbsfが印加されており、電流源トランジスタ１３４は定電流源として作用する。
　増幅トランジスタ１３１のソースは第１キャパシタ３２の一端に接続されている。増幅トランジスタ１３１は、ソースフォロワ回路を構成しており、第１キャパシタ３２の一端の電位は、浮遊拡散層ＦＤの電位に応じて変動する。
　利得切替トランジスタ１３２のソースは浮遊拡散層ＦＤに接続され、ドレインはリセットトランジスタ１３３のソースに接続されるとともに画素内容量Ｃ１の一端に接続されている。利得切替トランジスタ１３２のゲートには、変換利得切替信号ＦＤＧが入力される。変換利得切替信号ＦＤＧがハイになると、利得切替トランジスタ１３２がオンし、浮遊拡散層ＦＤと画素内容量Ｃ１が並列に接続され、光電変換された電荷を蓄積可能な容量が増えることから、変換利得が低くなる。利得切替トランジスタ１３２をオフすると、光電変換され転送信号ＴＲＧにより転送されたた電荷は浮遊拡散層ＦＤのみに蓄積されるため、変換利得が大きくなる。本明細書では、利得切替トランジスタ１３２がオンのときをＬＣＧ（Low-Conversion-Gain）駆動モードと呼び、オフのときをＨＣＧ（High-Conversion-Gain）駆動モードと呼ぶ。ＨＣＧ駆動モードは、例えば暗所での撮影時に選択される。　
　図１１のリミッタ３１は、所定の基準電圧ノードと増幅トランジスタ１３１のソースとの間に接続されるＮＭＯＳトランジスタ１３５を有する。このトランジスタ１３５のゲートには、強い光が入射されたときにトランジスタ１３５のソース電圧が所定の閾値電圧未満に下がらないようにするための制限信号Ｖlimitが入力される。
　増幅トランジスタ１３１のソース電圧が所定の閾値電圧まで低下すると、トランジスタ１３５がオンし、増幅トランジスタ１３１のソース電圧が閾値電圧に維持される。これにより、浮遊拡散層ＦＤの電位が下がっても、増幅トランジスタ１３１のソース電圧の低下を抑制できる。
　図１１の差動入力回路３３は、負側入力ノードに接続される第１キャパシタ３２と、負側入力ノードと出力ノードとの間に接続される第１スイッチ３４とを有する。第１スイッチ３４は、ゲートにＡＺ信号が入力されるトランジスタ１３６で構成される。トランジスタ１３６は例えばＮＭＯＳトランジスタである。
　図１１では、リミッタ３１を１個のＮＭＯＳトランジスタ１３６で構成しているが、リミッタ３１の内部構成は図１１の回路構成に限定されない。図１２はリミッタ３１の内部構成の一変形例を示す回路図である。図１２のリミッタ３１は、電源電圧ノードと増幅トランジスタ１３１のソースノードとの間にカスコード接続される２つのＰＭＯＳトランジスタ１３７及びＮＭＯＳトランジスタ１３８を有する。なお、カスコード接続されるトランジスタの段数は任意である。
　トランジスタ１３７のゲートには、第１スイッチ３４がオンするＡＺ期間中にローレベルになる制御信号ＸＳＵＮＥＮが入力され，ソースにはリミット電圧Ｖlimが入力される。トランジスタ１３８のゲートには、所定の閾値電圧Ｖthが入力される。
　図１２のリミッタ３１では、第１スイッチ３４がオンするＡＺ期間中に、制御信号ＸＳＵＮＥＮをローレベルにしてトランジスタ１３７をオンさせる。過光量の受光により浮遊拡散層ＦＤの電荷が増えると、増幅トランジスタ１３１のソース電圧が降下する。
　増幅トランジスタ１３１のソース電圧が所定の閾値電圧Ｖthで規定されるクランプレベルまで降下しない状態では、トランジスタ１３８がオフしている。増幅トランジスタ１３１のソース電圧がクランプレベルまで降下すると、トランジスタ１３８がオンして増幅トランジスタ１３１のソース電圧が降下しなくなる。すなわち、増幅トランジスタ１３１のソース電圧は、所定の閾値電圧Ｖthで規定される電位にクランプされる。
　このように、リミッタ３１の内部構成には複数の回路構成が考えられるが、以下では、リミッタ３１が図１１のようにトランジスタ１３５で構成されている例を主に説明する。　図１３はリミッタ３１を持たない一比較例に係る画素回路４１の回路図、図１４は図１３の画素回路４１のタイミング図である。
　画素ＡＤＣ方式の撮像装置１では、画素アレイ部２２内の全画素２１が並行してＡＤ変換を行う。図１４は、１垂直同期期間（１Ｖ）内のタイミングを示している。１垂直同期期間内の前半に、リセットレベルに応じた時刻コード（以下、Ｐ相データとも呼ぶ）と、信号レベルに応じた時刻コード（以下、Ｄ相データとも呼ぶ）を生成してデータ記憶部５２に記憶し、１垂直同期期間の後半に、各画素２１のＰ相データ及びＤ相データをデータ記憶部５２から読み出して時刻コード転送部２３に転送する。
　図１４の時刻ｔ１で垂直同期期間が開始すると、まずはＶbsf信号をハイバイアスレベルにする。Ｖbsf信号は、図１３の電流源トランジスタ１３４のゲートに入力される。Ｖbsf信号がハイバイアスレベルになると、電流源トランジスタ１３４が電流を流す。これにより、ソースフォロワ回路であるトランジスタ１３１のソースは、浮遊拡散層ＦＤの電位に応じた電位になる。
　その後、時刻ｔ２でリセット信号ＲＳＴがハイになり、かつＡＺ信号がハイになると、図１３のトランジスタ８２のゲート－ドレイン間に接続されたトランジスタ１３６からなる第１スイッチ３４がオンし、トランジスタ８２のゲート－ドレイン間が短絡される。トランジスタ８２のゲートには、トランジスタ８１のドレイン電流と、トランジスタ８２のドレイン電流が等しくなるように負帰還がかかる。トランジスタ８２のゲート電圧は、差動入力回路３３の負帰還でキャンセルされずに残存するオフセット電圧にトランジスタ８１のゲート電圧を重畳した電圧になる。この電圧がキャパシタ３２の一端側に印加され、他端側にはＰ相レベルの信号が印加される。キャパシタ３２は、これらの電圧の電位差を保持する。
　時刻ｔ２～ｔ３の期間内は、リセットトランジスタ１３３がオンし、浮遊拡散層ＦＤが初期化される。なお、図１４のタイミング図では省略されているが、リセットトランジスタ１３３がオンするときは、利得切替トランジスタ１３２もオンする。
　時刻ｔ３の状態では、転送トランジスタ１２３はオフであるため、フォトダイオード１２１で光電変換された電荷は浮遊拡散層ＦＤには転送されず、浮遊拡散層ＦＤの電位はリセットレベルに保持される。ところが、太陽光などの超高照度の光がフォトダイオード１２１に入射されると、Ｐ相電位が変動することがある。具体的には、フォトダイオード１２１に蓄積可能な最大電荷量を超える電荷が発生すると、電荷が転送トランジスタ１２３の電位障壁を越えて、浮遊拡散層ＦＤに漏れ出してしまい、浮遊拡散層ＦＤの電位が低下する。
　図１４の波形ｗ１～ｗ３は、高照度、低照度、超高照度の入射光が入射された場合のトランジスタ１３１のソース電圧波形を示している。転送トランジスタ１２３がオフの状態では、高照度又は低照度の光が入射された場合には、浮遊拡散層ＦＤの電位は変化せず、トランジスタ１３１のソース電圧もほとんど変化しない。これに対して、超高照度の光が入射された場合には、リセットトランジスタ１３３をオフした直後から、浮遊拡散層ＦＤの電位が下がり始め、それに応じてトランジスタ１３１のソース電圧も下がる。
　時刻ｔ４でＡＺ信号がローレベルになると、トランジスタ１３６がオフし、Ｐ相レベルの電圧からオフセット電圧を差し引いた電圧がトランジスタ８２のゲートに印加され、差動入力回路３３のオフセット電圧は相殺される。以上の動作は、オートゼロ処理と呼ばれる。
　時刻ｔ４～ｔ５の期間内に、初期化信号ＩＮＩ２がハイレベルになり、少し遅れて初期化信号ＩＮＩがハイレベルになる。これにより、正帰還回路６３が初期化される。その後、時刻ｔ５でＦＯＲＣＥ信号がローレベルに遷移すると、正帰還回路６３から出力されるＶＣＯ信号がハイレベルになる。
　時刻ｔ６になると、書き込みイネーブル信号ＷＥＮがハイレベルになり、時刻コード転送部２３からの時刻コードが、双方向バッファ回路３７１－１～３７１－Ｎを介して、データ記憶部５２内に入力される。また、時刻ｔ７以降は、参照信号ＲＥＦの電圧レベルが時間に応じて線形に低下し始める。
　差動入力回路３３は、時刻ｔ６以降に、Ｐ相電位と参照信号ＲＥＦとを比較する。図１４に示すように、高照度又は低照度の光が入射された場合は、Ｐ相電位はほとんど変化しない。よって、時刻ｔ７のときにＰ相電位が参照信号ＲＥＦの電位と等しくなり、ＶＣＯ信号がローレベルに遷移する。ＶＣＯ信号がハイレベルからローレベルに遷移したタイミングで、データ記憶部５２内のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎは時刻コードを保持する。
　一方、超高照度の光が入射された場合は、Ｐ相電位が下がるため、Ｐ相電位が参照信号ＲＥＦの電位と等しくなるタイミングが大きく遅れる。
　その後、時刻ｔ８でＦＯＲＣＥ信号がハイレベルになり、信号レベルの検出動作（Ｄ相動作）が開始される。時刻ｔ１０で転送トランジスタ１２３がオンすると、フォトダイオード１２１の蓄積電荷が転送トランジスタ１２３を介して浮遊拡散層ＦＤに転送される。これにより、浮遊拡散層ＦＤの電位は、入射光の光強度に応じた電位になり、光強度が高いほど電位が低くなる。図１４の場合、高照度の波形ｗ１の電位は、低照度の波形ｗ２の電位よりも低くなる。
　一方、超高輝度の場合、転送トランジスタ１２３がオンになる前から、浮遊拡散層ＦＤに電荷が漏れ出しているため、転送トランジスタ１２３がオンになっても、Ｐ相電位はほとんど変化しない。
　時刻ｔ１１になると、参照信号ＲＥＦの電圧レベルが線形に変化し始める。差動入力回路３３は、参照信号ＲＥＦの電位とトランジスタ１３１のソース電圧とを比較する。時刻ｔ１１以降は、時刻コード転送部２３からの時刻コードが双方向バッファ回路３７１－１～３７１－Ｎを介して、データ記憶部５２内に入力される。
　時刻ｔ１２でトランジスタ８２のゲート電圧が参照信号ＲＥＦと一致すると、ＶＣＯ信号がローレベルに遷移する。ＶＣＯ信号がハイレベルからローレベルに遷移したタイミングで、データ記憶部５２内のＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎは時刻コードをラッチする。
　図１４に示すように、高照度の波形ｗ１は、低照度の波形ｗ２よりも電圧レベルが低いため、波形ｗ２が波形ｗ１よりも先に参照信号ＲＥＦと交差する。よって、高照度と低照度のときでは、ＶＣＯ信号がローレベルに遷移するタイミングが異なり、Ｄ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶される時刻コードも異なったものになる。
　一方、超高照度の光が入射された場合は、Ｐ相期間とＤ相期間で浮遊拡散層ＦＤの電位がほとんど変化しない。よって、Ｐ相期間内に得られた時刻コードと、Ｄ相期間内に得られた時刻コードがほぼ同一になり、ＣＤＳ処理を行ったときに両者の差分がゼロに近くなり、黒レベルと誤認識されてしまう。
　時刻ｔ１３以降に、データ記憶部５２内のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－ＮとＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶された時刻コードは、双方向バッファ回路３７１－１～３７１－Ｎを介して、時刻コード転送部２３に転送される。
　より具体的には、時刻ｔ１４でｘＰＣ信号がハイレベルになり、プリチャージ回路２４５がローカルビット線ＬＢＬのプリチャージを行う。その後、時刻ｔ１５でＷＯＲＤ＿Ｌ１信号がハイレベルになり、データ記憶部５２内のＰ相ビット記憶部２４２Ｐ－１～２４２Ｐ－Ｎに記憶された時刻コードが読み出される。その後、時刻ｔ１６でＲＥＮ信号がハイレベルになり、時刻コードが双方向バッファ回路３７１－１～３７１－Ｎを介して、時刻コード転送部２３に転送される。
　その後、同様にして、時刻ｔ１７～ｔ１９の期間内に、データ記憶部５２内のＤ相ビット記憶部２４２Ｄ－１～２４２Ｄ－Ｎに記憶された時刻コードが双方向バッファ回路３７１－１～２７１－Ｎを介して、時刻コード転送部２３に転送される。
　図１５は図１１の画素回路４１のタイミング図である。図１１の画素回路４１はリミッタ３１を有する。リミッタ３１内のトランジスタ１３５のゲートに入力される制限信号Ｖlimitは、時刻ｔ１の直後にハイレベルになる。超高照度の光が入射されて、ソースフォロワ回路を構成するトランジスタ１３１のソース電圧が所定の電圧まで低下すると、トランジスタ１３６のゲート－ソース間電圧が閾値電圧を超えてトランジスタ１３５がオンする。トランジスタ１３５がオンすると、トランジスタ１３５のソース電圧は所定の電圧にクランプされる（波形ｗ４）。図１５の波形ｗ４を図１４の波形ｗ３と比較すればわかるように、波形ｗ３は波形ｗ４よりもトランジスタ１３１のソース電圧が大きく低下している。
　このように、図１１の画素回路４１では、超高照度の光が入射されて、Ｐ相期間内にフォトダイオード１２１から浮遊拡散層ＦＤに電荷が漏れ出ても、トランジスタ１３１のソース電圧を所定の電圧にクランプすることができる。
　その後、時刻ｔ６以降に、差動入力回路３３は参照信号ＲＥＦとＰ相電位との比較を開始する。図１１の画素回路４１では、超高照度の光が入射された場合でも、Ｐ相電位が極端に低くなることがなく、照度に依存せず、ほぼ同タイミングでＰ相電位が参照信号ＲＥＦと一致し、得られる時刻コードもほぼ同じになる。
　その後、時刻ｔ８以降にＤ相期間が開始される。時刻ｔ８では、制限信号Ｖlimitがローレベルになる。このため、リミッタ３１の動作は停止され、超高輝度の光が入射された場合には、トランジスタ１３１のソース電圧は大きく低下する。すなわち、時刻ｔ８以降は、トランジスタ１３１のソース電圧は、入射光の光強度に応じた電位レベルになる。よって、入射光の光強度に応じたタイミングでトランジスタ１３１のソース電圧が参照信号ＲＥＦと一致し、入射光の光強度に応じた時刻コード（フルコード相当）が得られる。
　（第２具体例）
　図１６は第２具体例に係る画素２１の内部構成を示すブロック図である。図１６の画素２１は、図１０の画素２１の構成に加えて、第２キャパシタ３５と第２スイッチ３６を備えている。
　第２キャパシタ３５は、差動入力回路３３の正側入力ノードに接続されている。図１６では不図示のＤＡＣで生成された参照信号ＲＥＦは、第２キャパシタ３５を介して差動入力回路３３の正側入力ノードに入力される。
　第２スイッチ３６は、差動入力回路３３の正側入力ノードと出力ノードの間に接続されている。第２スイッチ３６はＡＺ信号が例えばハイレベルのときにオンし、差動入力回路３３の正側入力ノードと出力ノードを短絡する。
　第２キャパシタ３５と第２スイッチ３６を設けることで、第２キャパシタ３５の両端子間には、参照信号ＲＥＦの基準電位からの変動分の電位差が印加されることになり、差動入力回路３３のオフセット電圧等の影響を受けずに差動増幅動作を行うことができる。
　図１７は第２具体例に係る画素２１の詳細構成を示す回路図である。図１７では、図１１と共通する回路素子には同一の符号を付している。図１７の回路は、図１１の回路構成に加えて、第２キャパシタ３５と、第２スイッチ３６を構成するトランジスタ１３９とを有する。トランジスタ１３９は、例えばＮＭＯＳトランジスタであり、第１スイッチ３４を構成するトランジスタ１３６と同様に、ゲートにはＡＺ信号が入力される。
　図１７の差動入力回路３３の負側入力ノードに第１キャパシタ３２を介して増幅トランジスタ１３１のソース電圧を供給し、かつ正側入力ノードに第２キャパシタ３５を介して参照信号ＲＥＦを供給した状態で、第１スイッチ３４と第２スイッチ３６をオンする。これにより、正側入力ノードには、電源電圧ＶＣＣＨからトランジスタ８３のゲート－ソース間電圧Ｖgsとそのオーバードライブ電圧だけ降下した電圧が印加され、第２キャパシタ３５の他方の端子には参照信号ＲＥＦが供給される。よって、第２キャパシタ３５は、これら両端子間の電位差を保持する。
　また、トランジスタ８２のゲートには、トランジスタ８１のドレイン電流と、トランジスタ８２のドレイン電流とが等しくなるように負帰還がかかる。トランジスタ８２のゲート電圧は、トランジスタ８１のゲート電圧に、上述した負帰還でキャンセルされずに残存するオフセット電圧を重畳した電圧になる。この電圧が第１キャパシタ３２の一端（トランジスタ８２のゲート側）に印加され、第１キャパシタ３２の他端には増幅トランジスタ１３１のソース電圧が印加される。よって、第１キャパシタ３２は、これら両端子間の電位差を保持する。
　この状態で第１スイッチ３４と第２スイッチ３６を共にオフすると、トランジスタ８１のゲートには、参照信号ＲＥＦの基準電位からの変動分の電圧が第２キャパシタ３５を介して印加される。また、トランジスタ８２のゲートには、増幅トランジスタ１３１のソース電圧から差動入力回路３３のオフセット電圧を減じた電圧が印加される。これにより、差動入力回路３３のオフセット電圧を相殺することができる。
　また、差動入力回路３３は、リセットレベルに応じたＰ相電位で上述したＡＺ処理を行った後、信号レベルに応じたＤ相電位と参照信号ＲＥＦとの比較を行う。差動入力回路３３の第１キャパシタ３２には、Ｐ相とＤ相との差電位が印加されるため、第１キャパシタ３２を用いることで、Ｐ相電位とＤ相電位との電位差を生成でき、画素回路４１のＣＤＳ処理を行うことができる。
　このように、図１７の差動入力回路３３を用いることで、ＡＺ処理、ＡＤ変換、及びＣＤＳの一連動作を行うシングルスロープＡＤＣを実現できる。
　なお、図１７の差動入力回路３３を用いた場合に、１フレーム分のＡＤ変換処理を行った後に、ＣＤＳ処理を行ってもよい。
　（第３具体例）
　図１８は第３具体例に係る画素２１の内部構成を示すブロック図、図１９は第３具体例に係る画素２１の詳細構成を示す回路図である。図１８の画素２１は、図１６の画素２１から第１キャパシタ３２と第１スイッチ３４を削除した構成を有する。よって、増幅トランジスタ１３１のソース電圧は直接、差動入力回路３３の負側入力ノードに印加される。第１キャパシタ３２と第１スイッチ３４を持たないことで、差動入力回路３３のオフセット電圧を相殺することはできなくなるものの、画素２１の回路規模を削減できる。
　（積層構造）
　本実施形態による撮像装置１は、２つの基板を積層して構成することができる。図２０は画素基板（第１基板）１２とロジック基板（第２基板）１３を積層して撮像装置１を構成する一例を示す図である。画素基板１２は光入射面側に配置され、画素基板１２の下方にロジック基板１３が配置される。画素基板１２とロジック基板１３は、Ｃｕ－Ｃｕ接合、ビア、又はバンプなどにより接合される。
　画素基板１２には、画素アレイ部２２、画素バイアス生成部１４、ＤＡＣ信号接続部１５、及び画素駆動信号接続部１６が配置されている。画素バイアス生成部１４は、画素アレイ部２２内の各画素２１に供給されるバイアス電圧を生成する。ＤＡＣ信号接続部１５は、ロジック基板１３内のＤＡＣ２５との間で各種の信号を送受する。画素駆動信号接続部１６は、画素アレイ部２２の水平方向の両端側に配置されており、ロジック基板１３との間で、ＡＤ変換のための各種の信号を送受する。
　ロジック基板１３には、画素駆動回路２４、ＤＡＣ（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。図２０のロジック基板１３は、垂直駆動回路２７を水平方向の両側に配置する例を示しているが、図１のように、片側だけに垂直駆動回路２７を配置してもよい。
　画素基板１２内の画素バイアス生成部１４とロジック基板１３内の出力部２８とは、Ｃｕ－Ｃｕ接合等により、各種の信号を送受する。また、画素基板１２内のＤＡＣ信号接続部１５とロジック基板１３内のＤＡＣ２５とは、Ｃｕ－Ｃｕ接合等により、各種の信号を送受する。ＤＡＣ２５で生成された参照信号ＲＥＦは、画素基板１２内の各画素２１に供給されるため、画素基板１２上の参照信号ＲＥＦ用の配線は、メッシュ状に配置される。配線を短くするために、ＤＡＣ信号接続部１５に複数のビアを設けて、複数のビアを介して参照信号ＲＥＦが画素基板１２に供給される。また、画素基板１２内の画素駆動信号接続部１６とロジック基板１３内の画素駆動回路２４は、Ｃｕ－Ｃｕ接合等により、各種の信号を送受する。
　画素基板１２内のＤＡＣ信号接続部１５とロジック基板１３内のＤＡＣ２５は積層方向に重なる位置に配置されるが、ＤＡＣ信号接続部１５とＤＡＣ２５の面積は必ずしも同一である必要はない。同様に、画素基板１２内の画素バイアス生成部１４とロジック基板１３内の出力部２８は、一部が積層方向に重なっていても重なっていなくてもよく、画素バイアス生成部１４と出力部２８の面積は必ずしも同一である必要はない。また、画素基板１２内の画素駆動信号接続部１６とロジック基板１３内の画素駆動回路２４は、少なくとも一部が積層方向に重なっていればよく、画素駆動信号接続部１６と画素駆動回路２４の面積は必ずしも同一である必要はない。
　例えば、図５の枠６０内の画素回路４１と、比較回路５１内の差動入力回路６１の一部とが画素基板１２に配置され、それ以外はロジック基板１３に配置される。
　撮像装置１内の各種の回路素子を第１基板１２と第２基板１３に振り分ける振り分け方には、種々の変形例が考えられる。第１基板１２と第２基板１３とは、ビアを介して信号伝送を行う。このため、画素２１内のビアの位置を変えることで、画素２１の第１部分を第１基板１２に配置し、画素２１の残りの第２部分を第２基板１３に配置することができる。
　図２１Ａは画素２１内のビア１３０の位置を示す第１例の回路図である。図２１Ａの画素２１は、図１１の画素２１と同様に、第１キャパシタ３２を有するものの、第２キャパシタ３５を有していない。図２１Ａの画素２１では、第１キャパシタ３２と差動入力回路３３の負側入力ノードとの接続ノード上にビア１３０が設けられている。このビア１３０から画素回路４１側、より具体的には、第１キャパシタ３２と、リミッタ３１と、フォトダイオード１２１と、浮遊拡散層（ＦＤ）と、転送トランジスタ１２３と、増幅トランジスタ１３１と、利得切替トランジスタ１３２と、リセットトランジスタ１３３と、電流源トランジスタ１３４とは、第１基板１２に配置されている。また、ビア１３０よりも差動入力回路３３側、より具体的には、トランジスタ８１～８６、９１と、第１スイッチ３４とは、第２基板１３に配置されている。
　図２１Ｂは画素２１内のビア１３０の位置を示す第２例の回路図である。図２１Ｂの画素２１は、図１７の画素２１と同様に、第１キャパシタ３２と第２キャパシタ３５を有する。図２１Ｂの画素２１では、図２１Ａと同様に、第１キャパシタ３２と差動入力回路３３の負側入力ノードとの接続ノード上にビア１３０が設けられている。第１基板１２に配置される回路素子等は図２１Ａと同じである。図２１Ｂの第２基板１３には、図２１Ａの第２基板１３と同様の回路素子等が配置される他に、第２キャパシタ３５と第２スイッチ３６も配置される。
　図２１Ｃは画素２１内のビア１３０の位置を示す第３例の回路図である。図２１Ｃの画素２１は、図２０の画素２１と同様に、第２キャパシタ３５を有するものの、第１キャパシタ３２を有していない。図２１Ｃの画素２１では、差動入力回路３３の負側入力ノードと増幅トランジスタ１３１のソースノードとを接続する接続ノード上にビア１３０が設けられている。ビア１３０よりも画素回路４１側、より具体的には、フォトダイオード１２１と、浮遊拡散層（ＦＤ）と、転送トランジスタ１２３と、増幅トランジスタ１３１と、利得切替トランジスタ１３２と、リセットトランジスタ１３３と、電流源トランジスタ１３４とは、第１基板１２に配置されている。図２１Ｃの第２基板１３には、リミッタ３１と、トランジスタ８１～８６、９１と、第２キャパシタ３５と、第２スイッチ３６とが配置されている。
　図２１Ｄは画素２１内のビア１３０の位置を示す第４例の回路図である。図２１Ｄの画素２１は、図１７の画素２１と同様に、第１キャパシタ３２と第２キャパシタ３５を有する。図２１Ｄの画素２１では、差動入力回路３３の負側入力ノードと第１キャパシタ３２との接続ノード上にビア１３０が設けられるとともに、差動入力回路３３の正側入力ノードと第２キャパシタ３５との接続ノード上にビア１３０が設けられている。第１基板１２には、第１キャパシタ３２と、第２キャパシタ３５と、リミッタ３１と、フォトダイオード１２１と、浮遊拡散層（ＦＤ）と、転送トランジスタ１２３と、増幅トランジスタ１３１と、利得切替トランジスタ１３２と、リセットトランジスタ１３３と、電流源トランジスタ１３４とが配置されている。第２基板１３には、第１スイッチ３４と、第２スイッチ３６と、トランジスタ８１～８６、９１とが設けられている。
　図２１Ｅは画素２１内のビア１３０の位置を示す第５例の回路図である。図２１Ｅの画素２１は、図２０の画素２１と同様に、第２キャパシタ３５を有するものの、第１キャパシタ３２を有していない。図２１Ｅの画素２１では、差動入力回路３３の負側入力ノードと増幅トランジスタ１３１のソースノードとの接続ノード上にビア１３０が設けられるとともに、差動入力回路３３の正側入力ノードと第２キャパシタ３５との接続ノード上にビア１３０が設けられている。第１基板１２には、フォトダイオード１２１と、浮遊拡散層（ＦＤ）と、転送トランジスタ１２３と、増幅トランジスタ１３１と、利得切替トランジスタ１３２と、リセットトランジスタ１３３と、電流源トランジスタ１３４と、第２キャパシタ３５とが配置されている。第２基板１３には、リミッタ３１と、第２スイッチ３６と、トランジスタ８１～８６、９１とが配置されている。
　画素２１内のビア１３０の位置は、図２１Ａ～図２１Ｅに示したものに限定されない。ビア１３０の位置を変えることで、第１基板１２と第２基板１３に配置される回路素子等を種々に変更できる。一般に、第１基板１２には、画素２１を駆動するための比較的電圧レベルの高い回路素子等が配置され、第２基板１３には、低電圧で駆動されるロジック回路等が配置される。
　第１基板１２に配置される画素アレイ部２２内の各画素２１に入力される各種の電圧や制御信号は、第２基板１３で生成されて、ビア１３０を介して第１基板１２に供給するようにしてもよい。図２２Ａは、第２基板１３に配置される制御信号生成部１４３にて生成された各種の電圧や制御信号をビア１３０を介して第１基板１２上の各画素２１に供給する例を示す図である。
　図２２Ａの例では、画素アレイ部２２の第１方向Ｘに延びる複数の配線１４１が、第１基板１２の第１方向の端部に配置された複数のビア接続部１４２と複数のビア１３０を介して、第２基板１３上の制御信号生成部１４３に接続されている。また、画素アレイ部２２の第２方向Ｙに延びる複数の配線１４１は、第２方向Ｙの端部で、第１方向Ｘに延びる配線に接続されて、第１方向Ｘの端部に配置されたビア接続部１４２とビア１３０を介して、第２基板１３上の制御信号生成部１４３に接続されている。制御信号生成部１４３は、図２０の第２基板１３上のタイミング生成回路２９などを含んでいる。
　図２２Ａでは、第１方向Ｘの片側だけにビア接続部１４２とビア１３０を設けているが、第１方向Ｘの両側にビア接続部１４２とビア１３０を設けてもよい。
　図２２Ｂは図２２Ａの第１変形例を示す図である。図２２Ｂの例では、画素アレイ部２２の第２方向Ｙに延びる複数の配線１４１が、第２方向の端部に配置された複数のビア接続部１４２と複数のビア１３０を介して、第２基板１３上の制御信号生成部１４３に接続されている。また、画素アレイ部２２の第１方向Ｘに延びる複数の配線１４１は、第１方向Ｘの端部で、第２方向Ｙに延びる配線に接続されて、第２方向の端部に配置されたビア接続部１４２とビア１３０を介して、第２基板１３上の制御信号生成部１４３に接続されている。図２２Ａのビア接続部１４２と図２２Ｂのビア接続部１４２を共に備えていてもよい。
　図２２Ｃは図２２Ａの第２変形例を示す図である。図２２Ｃの例では、画素アレイ部２２の第１方向Ｘに延びる複数の配線１４１が、画素アレイ部２２の角部付近に配置された複数のビア接続部１４２と複数のビア１３０を介して、第２基板１３上の制御信号生成部１４３に接続されている。また、画素アレイ部２２の第２方向Ｙに延びる複数の配線１４１が、画素アレイ部２２の角部に配置された複数のビア接続部１４２と複数のビア１３０を介して、第２基板１３上の制御信号生成部１４３に接続されている。
　例えば図２２Ａにおいて、画素アレイ部２２内の各画素２１には、図２３Ａに示すように第１方向Ｘに延びるいずれかの配線１４１と第２方向Ｙに延びるいずれかの配線１４１とが接続されてもよい。あるいは、図２３Ｂに示すように、画素アレイ部２２内の第２方向Ｙに延びる配線１４１は、第１方向Ｘに並ぶ複数の画素２１に飛び飛びに接続されてもよい。あるいは、図２３Ｃに示すように、画素アレイ部２２内の第１方向Ｘに延びる配線１４１は、第２方向に並ぶ複数の画素２１に飛び飛びに接続されてもよい。
　＜応用例＞
　上述した実施形態では、画素アレイ部２２内の各画素がフォトダイオードを有する撮像装置１の一例を示したが、本実施形態による物理量検出回路は、必ずしも各画素がフォトダイオードを有している必要はない。例えば、画素アレイ部２２内の各画素は、音波の音圧量や生体情報量などの種々の物理量を検出するものであればよい。生体情報量の具体例としては、血圧や血流、脈拍などである。
　画素アレイ部２２内に設けられる複数の画素群は、それぞれ異なる画素特性を有するものであってもよい。例えば、画素特性は、画素の感度と、物理量信号を蓄積可能な飽和量の少なくとも一方を含んでいてもよい。あるいは、画素特性は、位相差、輝度情報、階調情報、色情報、イベント情報、環境情報、生体情報、及び音波情報の少なくとも一つを含んでいてもよい。
　また、画素特性は、画素アレイ部２２内の複数の画素２１がそれぞれ異なるＡＤＣ４２の分解能を含んでいてもよい。分解能が異なると、画素データのデータ量が異なる。例えば、画素アレイ部２２内に複数の画素領域が設けられ、画素領域ごとに異なる分解能のＡＤＣ４２を有していてもよい。
　また、画素特性は、各画素内のラッチ記憶部７２の記憶容量であってもよい。例えば、画素アレイ部２２内に複数の画素領域が設けられ、画素領域ごとに異なる記憶容量のラッチ記憶部７２を有していてもよい。上述したように、ＡＤＣ４２の分解能が高くなると、画素データのデータ量が多くなるため、ラッチ記憶部７２の記憶容量も増やす必要がある。また、露光時間が長い場合も、画素データのデータ量が多くなるため、ラッチ記憶部７２の記憶容量を増やす必要がある。
　また、画素アレイ部２２内に設けられる複数の画素領域は、それぞれ異なる信号検出期間を有していてもよい。信号検出期間は、露光時間と信号読出し時間の少なくとも一方を含んでいてもよい。例えば、画素アレイ部２２内の各画素領域に属する各画素の露光時間は画素領域ごとに異なっていてもよいし、各画素の信号読出し時間が画素領域ごとに異なっていてもよい。
　このように、本開示に係る物理量検出装置及び撮像装置では、画素ＡＤＣ方式の各画素内にリミッタ３１を設けるため、超高照度の光が入射されたときに、増幅トランジスタ１３１のソースノードの電位の低下を防止でき、撮像画像に黒点が生じなくなる。
　また、本開示に係る物理量検出装置及び撮像装置では、増幅トランジスタ１３１のソース電圧と参照信号とを比較する差動入力回路３３の負側入力ノードと正側入力ノードの少なくとも一方にキャパシタを接続するため、差動入力回路３３のばらつき成分が小さくなることでスロープ信号の入力振幅を狭くでき、画素信号のＡＤ変換速度を向上できる。
　さらに、本開示に係る物理量検出装置及び撮像装置は、第１基板１２と第２基板１３を積層して構成できるため、画素２１内の任意の位置にビア１３０を設けることで、画素２１内の任意の一部分を第１基板１２に形成し、残りの部分を第２基板１３に形成でき、チップの面積を縮小できる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２５は、撮像部１２０３１の設置位置の例を示す図である。
　図２５では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、本開示の撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より鮮明な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）それぞれが物理量を検出する複数の画素と、
　前記複数の画素のそれぞれで検出された物理量信号の信号レベルを制限する複数のリミッタと、
　前記複数の画素のそれぞれごとに設けられ、対応する前記リミッタで信号レベルが制限された物理量信号と参照信号とを比較することにより、前記物理量信号をデジタル信号に変換する複数のＡＤ変換器と、を備える、物理量検出装置。
　（２）前記複数のリミッタのそれぞれは、前記物理量信号の信号レベルが所定の閾値に到達したときに前記物理量信号を所定の信号レベルに設定し、前記物理量信号の信号レベルが前記所定の閾値に到達しなかったときに前記物理量信号の信号レベルを制限せずに出力する、（１）に記載の物理量検出装置。
　（３）前記複数のＡＤ変換器のそれぞれは、対応する前記リミッタで信号レベルが制限された物理量信号と前記参照信号とを比較する比較器を有し、
　前記比較器は、第１入力ノード及び第２入力ノードを有し、
　前記第１入力ノード及び前記第２入力ノードの少なくとも一方に繋がる信号経路上に接続されるカップリング容量をさらに備える、（１）又は（２）に記載の物理量検出装置。　（４）前記第１入力ノードに繋がる第１信号経路上に接続される第１カップリング容量を備える、（３）に記載の物理量検出装置。
　（５）前記比較器の出力ノードと、対応する前記第１入力ノードとを短絡するか否かを切り替える第１スイッチを備える、（４）に記載の物理量検出装置。
　（６）前記第２入力ノードに繋がる第２信号経路上に接続される第２カップリング容量を備える、（３）又は（４）に記載の物理量検出装置。
　（７）前記比較器の出力ノードと、対応する前記第２入力ノードとを短絡するか否かを切り替える第２スイッチを備える、（６）に記載の物理量検出装置。
　（８）前記複数の画素のそれぞれで検出された物理量信号を対応する信号線から出力する複数のソースフォロワ回路を備え、
　前記複数のリミッタのそれぞれは、対応する前記ソースフォロワ回路の出力ノードの信号レベルを制限する、（１）乃至（５）のいずれか一項に記載の物理量検出装置。
　（９）前記複数の画素のそれぞれは、前記物理量信号に応じた電荷を蓄積する浮遊拡散領域を有し、
　前記ソースフォロワ回路は、前記浮遊拡散領域に蓄積された電荷に応じた電圧に応じて信号レベルが変化する第１トランジスタを有し、
　前記複数のリミッタのそれぞれは、対応する前記第１トランジスタに並列に接続される、（８）に記載の物理量検出装置。
　（１０）前記複数のリミッタのそれぞれは、対応する前記信号線上の前記物理量信号の信号レベルが所定の閾値に到達したときにオンして、対応する前記信号線を所定の信号レベルに設定する第２トランジスタを有する、（８）又は（９）に記載の物理量検出装置。　（１１）前記複数の画素が配置される第１基板と、
　前記第１基板に積層され、前記複数のＡＤ変換部が配置される第２基板と、
　前記第１基板及び前記第２基板を接合するとともに、信号伝送を行う複数のビアと、を備える、（１）乃至（１０）のいずれか一項に記載の物理量検出装置。
　（１２）前記第２基板は、前記リミッタに入力される制御信号を含む複数の制御信号を生成する制御信号生成部を有し、
　前記複数の制御信号は、前記第２基板から対応するビアを介して前記第１基板に送信される、（１１）に記載の物理量検出装置。
　（１３）前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
　前記画素アレイ部は、前記第１方向に配置される複数の第１配線を有し、
　前記複数の第１配線のそれぞれには、異なる前記制御信号が供給される（１２）に記載の物理量検出装置。
　（１４）前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
　前記画素アレイ部は、前記第１方向に配置される複数の第１配線を有し、
　前記複数の第１配線は、前記画素アレイ部上の前記第２方向に配置される２以上の画素のうちの一部の画素に接続され、残りの画素には接続されない、（１２）に記載の物理量検出装置。
　（１５）前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
　前記画素アレイ部は、前記第２方向に配置される複数の第２配線を有し、
　前記複数の第２配線のそれぞれには、異なる前記制御信号が供給される（１２）に記載の物理量検出装置。
　（１６）前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
　前記画素アレイ部は、前記第２方向に配置される複数の第２配線を有し、
　前記複数の第２配線は、前記画素アレイ部上の前記第１方向に配置される２以上の画素のうちの一部の画素に接続され、残りの画素には接続されない、（１２）に記載の物理量検出装置。
　（１７）前記第１基板及び前記第２基板は、第１方向及び第２方向の少なくとも一方の片側又は両端側に沿って複数の前記ビアが配置されたビア群を有する、（１１）乃至（１６）のいずれか一項に記載の物理量検出装置。
　（１８）前記物理量は、光強度、音波の音圧、及び生体情報量の少なくとも一つを含む、（１）乃至（１７）のいずれか一項に記載の物理量検出装置。
　（１９）複数の画素が第１方向及び第２方向に配置された画素アレイ部と、
　前記複数の画素のそれぞれで光電変換された画素信号の信号レベルを制限する複数のリミッタと、
　前記複数の画素のそれぞれごとに設けられ、対応する前記リミッタで信号レベルが制限された画素信号と参照信号とを比較することにより、前記画素信号をデジタル信号に変換する複数のＡＤ変換器と、
　時間とともに変化する時刻コードを生成する時刻コード発生部と、
　時間とともに電圧レベルが変化する参照信号を生成する参照信号生成部と、
　画素ごとの前記ＡＤ変換器から出力された画素データに対して信号処理を行う信号処理部と、を備え、
　前記ＡＤ変換器は、前記画素信号を前記参照信号と比較することにより、前記画素信号に応じた前記時刻コードを記憶する記憶部を有する、撮像装置。
　（２０）前記画素アレイ部及び前記複数のリミッタが配置される第１基板と、
　前記第１基板に積層され、前記ＡＤ変換器、前記時刻コード発生部、前記参照信号生成部、及び前記信号処理部が配置される第２基板と、
　前記第１基板及び前記第２基板を接合するとともに、信号伝送を行う複数のビアと、を備える、（１９）に記載の撮像装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１　撮像装置、１１　半導体基板、１２　画素基板（第１基板）、１３　第２基板、１３　ロジック基板、１４　画素バイアス生成部、１５　ＤＡＣ信号接続部、１６　画素駆動信号接続部、２１　画素、２２　画素アレイ部、２３　時刻コード転送部（リピータ）、２４　画素駆動回路、２６　時刻コード発生部、２７　垂直駆動回路、２８　出力部、２９　タイミング生成回路、３１　リミッタ、３２　第１キャパシタ、３２　キャパシタ、３３　差動入力回路（比較器）、３４　第１スイッチ、３５　第２キャパシタ、３６　第２スイッチ、４１　画素回路、５１　比較回路、５２　データ記憶部、６０　枠、６１　差動入力回路、６２　電圧変換回路、６３　正帰還回路（ＰＦＢ）、７１　ラッチ制御回路（記憶制御部）、７２　ラッチ記憶部、１２１　フォトダイオード、１２２　排出トランジスタ、１２３　転送トランジスタ、１２４　リセットトランジスタ、１３０　ビア、１３１　増幅トランジスタ（第１トランジスタ）、１３２　電荷－電圧変換利得切替トランジスタ（利得切替トランジスタ）、１３３　リセットトランジスタ、１３４　電流源トランジスタ、１３５　第２トランジスタ、１３６　トランジスタ、１３７　ＰＭＯＳトランジスタ、１３８　ＮＭＯＳトランジスタ、１４１　配線、１４２　ビア接続部、１４３　制御信号生成部、２４１Ｄ　Ｄ相ラッチ制御部、２４１Ｐ　Ｐ相ラッチ制御部、２４２Ｄ　Ｄ相ビット記憶部、２４２Ｐ　Ｐ相ビット記憶部、２４３　スイッチ、２４４　ラッチ回路、２４５　プリチャージ回路、２７１－Ｎ　双方向バッファ回路、２８１　インバータ、２８２　ＡＮＤゲート、２８３　ＮＯＲゲート、２８４　ＮＡＮＤゲート、２８５　ＮＯＲゲート、２８６　ＡＮＤゲート、２８７　ＮＯＲゲート、２８８　ＮＡＮＤゲート、２８９　ＮＯＲゲート、３４１　シフトレジスタ、３４２　クロック供給回路、３７１　双方向バッファ回路、３８１　バッファ回路、３８２　インバータ回路

Claims (20)

  1. 　それぞれが物理量を検出する複数の画素と、
    　前記複数の画素のそれぞれで検出された物理量信号の信号レベルを制限する複数のリミッタと、
    　前記複数の画素のそれぞれごとに設けられ、対応する前記リミッタで信号レベルが制限された物理量信号と参照信号とを比較することにより、前記物理量信号をデジタル信号に変換する複数のＡＤ変換器と、を備える、物理量検出装置。
  2. 　前記複数のリミッタのそれぞれは、前記物理量信号の信号レベルが所定の閾値に到達したときに前記物理量信号を所定の信号レベルに設定し、前記物理量信号の信号レベルが前記所定の閾値に到達しなかったときに前記物理量信号の信号レベルを制限せずに出力する、請求項１に記載の物理量検出装置。
  3. 　前記複数のＡＤ変換器のそれぞれは、対応する前記リミッタで信号レベルが制限された物理量信号と前記参照信号とを比較する比較器を有し、
    　前記比較器は、第１入力ノード及び第２入力ノードを有し、
    　前記第１入力ノード及び前記第２入力ノードの少なくとも一方に繋がる信号経路上に接続されるカップリング容量をさらに備える、請求項１に記載の物理量検出装置。
  4. 　前記第１入力ノードに繋がる第１信号経路上に接続される第１カップリング容量を備える、請求項３に記載の物理量検出装置。
  5. 　前記比較器の出力ノードと、対応する前記第１入力ノードとを短絡するか否かを切り替える第１スイッチを備える、請求項４に記載の物理量検出装置。
  6. 　前記第２入力ノードに繋がる第２信号経路上に接続される第２カップリング容量を備える、請求項３に記載の物理量検出装置。
  7. 　前記比較器の出力ノードと、対応する前記第２入力ノードとを短絡するか否かを切り替える第２スイッチを備える、請求項６に記載の物理量検出装置。
  8. 　前記複数の画素のそれぞれで検出された物理量信号を対応する信号線から出力する複数のソースフォロワ回路を備え、
    　前記複数のリミッタのそれぞれは、対応する前記ソースフォロワ回路の出力ノードの信号レベルを制限する、請求項１に記載の物理量検出装置。
  9. 　前記複数の画素のそれぞれは、前記物理量信号に応じた電荷を蓄積する浮遊拡散領域を有し、
    　前記ソースフォロワ回路は、前記浮遊拡散領域に蓄積された電荷に応じた電圧に応じて信号レベルが変化する第１トランジスタを有し、
    　前記複数のリミッタのそれぞれは、対応する前記第１トランジスタに並列に接続される、請求項８に記載の物理量検出装置。
  10. 　前記複数のリミッタのそれぞれは、対応する前記信号線上の前記物理量信号の信号レベルが所定の閾値に到達したときにオンして、対応する前記信号線を所定の信号レベルに設定する第２トランジスタを有する、請求項８に記載の物理量検出装置。
  11. 　前記複数の画素が配置される第１基板と、
    　前記第１基板に積層され、前記複数のＡＤ変換部が配置される第２基板と、
    　前記第１基板及び前記第２基板を接合するとともに、信号伝送を行う複数のビアと、を備える、請求項１に記載の物理量検出装置。
  12. 　前記第２基板は、前記リミッタに入力される制御信号を含む複数の制御信号を生成する制御信号生成部を有し、
    　前記複数の制御信号は、前記第２基板から対応するビアを介して前記第１基板に送信される、請求項１１に記載の物理量検出装置。
  13. 　前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
    　前記画素アレイ部は、前記第１方向に配置される複数の第１配線を有し、
    　前記複数の第１配線のそれぞれには、異なる前記制御信号が供給される請求項１２に記載の物理量検出装置。
  14. 　前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
    　前記画素アレイ部は、前記第１方向に配置される複数の第１配線を有し、
    　前記複数の第１配線は、前記画素アレイ部上の前記第２方向に配置される２以上の画素のうちの一部の画素に接続され、残りの画素には接続されない、請求項１２に記載の物理量検出装置。
  15. 　前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
    　前記画素アレイ部は、前記第２方向に配置される複数の第２配線を有し、
    　前記複数の第２配線のそれぞれには、異なる前記制御信号が供給される請求項１２に記載の物理量検出装置。
  16. 　前記第１基板は、前記複数の画素が第１方向及び第２方向に配置された画素アレイ部を有し、
    　前記画素アレイ部は、前記第２方向に配置される複数の第２配線を有し、
    　前記複数の第２配線は、前記画素アレイ部上の前記第１方向に配置される２以上の画素のうちの一部の画素に接続され、残りの画素には接続されない、請求項１２に記載の物理量検出装置。
  17. 　前記第１基板及び前記第２基板は、第１方向及び第２方向の少なくとも一方の片側又は両端側に沿って複数の前記ビアが配置されたビア群を有する、請求項１１に記載の物理量検出装置。
  18. 　前記物理量は、光強度、音波の音圧、及び生体情報量の少なくとも一つを含む、請求項１に記載の物理量検出装置。
  19. 　複数の画素が第１方向及び第２方向に配置された画素アレイ部と、
    　前記複数の画素のそれぞれで光電変換された画素信号の信号レベルを制限する複数のリミッタと、
    　前記複数の画素のそれぞれごとに設けられ、対応する前記リミッタで信号レベルが制限された画素信号と参照信号とを比較することにより、前記画素信号をデジタル信号に変換する複数のＡＤ変換器と、
    　時間とともに変化する時刻コードを生成する時刻コード発生部と、
    　時間とともに電圧レベルが変化する参照信号を生成する参照信号生成部と、
    　画素ごとの前記ＡＤ変換器から出力された画素データに対して信号処理を行う信号処理部と、を備え、
    　前記ＡＤ変換器は、前記画素信号を前記参照信号と比較することにより、前記画素信号に応じた前記時刻コードを記憶する記憶部を有する、撮像装置。
  20. 　前記画素アレイ部及び前記複数のリミッタが配置される第１基板と、
    　前記第１基板に積層され、前記ＡＤ変換器、前記時刻コード発生部、前記参照信号生成部、及び前記信号処理部が配置される第２基板と、
    　前記第１基板及び前記第２基板を接合するとともに、信号伝送を行う複数のビアと、を備える、請求項１９に記載の撮像装置。
PCT/JP2022/042764 2021-12-13 2022-11-17 物理量検出装置及び撮像装置 WO2023112594A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021202050 2021-12-13
JP2021-202050 2021-12-13

Publications (1)

Publication Number Publication Date
WO2023112594A1 true WO2023112594A1 (ja) 2023-06-22

Family

ID=86774046

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/042764 WO2023112594A1 (ja) 2021-12-13 2022-11-17 物理量検出装置及び撮像装置

Country Status (1)

Country Link
WO (1) WO2023112594A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017169821A1 (ja) * 2016-03-30 2017-10-05 ソニー株式会社 固体撮像装置、信号処理方法、および電子機器
WO2021044737A1 (ja) * 2019-09-05 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017169821A1 (ja) * 2016-03-30 2017-10-05 ソニー株式会社 固体撮像装置、信号処理方法、および電子機器
WO2021044737A1 (ja) * 2019-09-05 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置

Similar Documents

Publication Publication Date Title
US11146751B2 (en) Solid-state imaging element, imaging apparatus, and control method of solid-state imaging element
US11838672B2 (en) Solid-state imaging element, imaging apparatus, and control method of solid-state imaging element
EP3657776B1 (en) Analog-digital converter including miller capacitor, solid-state imaging element including said analog-digital converter, and control method for said analog-digital converter
WO2019087597A1 (ja) 電圧変換回路、固体撮像素子および電圧変換回路の制御方法
CN111758251B (zh) 传感器元件和电子器件
US11671728B2 (en) Sensing device, electronic apparatus, and method for controlling sensing device
JP2021170691A (ja) 撮像素子、制御方法、および電子機器
WO2022038885A1 (ja) 固体撮像素子、および、撮像装置
WO2023112594A1 (ja) 物理量検出装置及び撮像装置
WO2021181856A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP2022123205A (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
CN115336012A (zh) 感测装置和电子装置
WO2023223742A1 (ja) 光検出素子、タイミング発生器及びａｄ変換器
WO2023074522A1 (ja) 物理量検出装置及び撮像装置
WO2023090211A1 (ja) 撮像装置及び半導体記憶装置
WO2022249736A1 (ja) 撮像装置および電子機器
WO2023058345A1 (ja) 撮像装置
WO2023276199A1 (ja) 固体撮像素子、電子機器、および、固体撮像素子の制御方法
WO2023067961A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023067924A1 (ja) 撮像装置および電子機器
WO2022038903A1 (ja) 固体撮像素子
WO2023166854A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023062935A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023062944A1 (ja) 光検出素子、および、光検出装置
JP2023001788A (ja) 撮像装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22907125

Country of ref document: EP

Kind code of ref document: A1