WO2023223742A1 - 光検出素子、タイミング発生器及びａｄ変換器 - Google Patents

光検出素子、タイミング発生器及びａｄ変換器 Download PDF

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WO2023223742A1
WO2023223742A1 PCT/JP2023/015422 JP2023015422W WO2023223742A1 WO 2023223742 A1 WO2023223742 A1 WO 2023223742A1 JP 2023015422 W JP2023015422 W JP 2023015422W WO 2023223742 A1 WO2023223742 A1 WO 2023223742A1
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section
circuit
output
transistor
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雅樹 榊原
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • Embodiments according to the present disclosure relate to a photodetection element, a timing generator, and an AD converter.
  • An ADC Analog to Digital Converter
  • An ADC may be provided on the signal readout side of the photodetector (see Patent Documents 1 to 3).
  • the present disclosure provides a photodetection element, a timing generator, and an AD converter that can reduce power consumption.
  • Each of the plurality of pixels is a physical signal acquisition unit that acquires a physical signal; a comparison unit that compares the physical signal acquired by the physical signal acquisition unit and a reference signal; a signal storage floating section electrically connected to one end of the comparison section; a signal detection section that is electrically connected to the signal storage floating section and detects a comparison result of the comparison section; a signal amplification section that amplifies the detection result of the signal detection section; a signal storage unit that stores a time code; a signal input/output section that inputs and outputs time codes; Based on the comparison result, the time code output from the signal input/output section is controlled to be stored in the signal storage section, and the time code is stored in the signal storage section when the comparison result is reversed.
  • a signal control unit that outputs the signal to the signal input/output unit; has A photodetection element is provided in which at least two or more of the pixels operate in parallel.
  • a storage control unit that controls storing a time code in the signal storage unit and controls whether or not to update the time code stored in the signal storage unit for each pixel group; It may further include.
  • the comparison section is a transistor having a gate to which the physical signal acquired by the physical signal acquisition section is input, a source to which the reference signal is input, and a drain electrically connected to the signal storage floating section. including;
  • the comparison section changes the voltage of the signal storage floating section based on the gate-source voltage of the transistor and the threshold value of the transistor so that the signal detection section can detect it,
  • the signal detection section may be arranged within a pixel array section.
  • the device may further include a capacitor connected between the reference signal generation unit that generates the reference signal and the source of the transistor.
  • the device may further include a connection portion that is connected between the source of the transistor and the gate of the transistor and electrically connects the source of the transistor and the gate of the transistor at a predetermined timing.
  • the comparison section may be shared by a plurality of the physical signal acquisition sections.
  • the signal amplification section may be a positive feedback circuit.
  • the physical signal acquisition section, the comparison section, the signal accumulation floating section, the signal detection section, the signal amplification section, the signal control section, the signal storage section, and the signal input/output section are composed of at least two or more semiconductors. It may be arranged across the chip.
  • the signal input/output section may be shared by a plurality of the physical signal acquisition sections.
  • the signal input/output section may include a flip-flop.
  • the signal input/output section may include a tri-state inverter.
  • At least two signal storage units may be provided.
  • At least two signal input/output sections may be provided so as to correspond to each of the at least two signal storage sections.
  • It may further include a signal processing unit that performs at least one of subtraction processing between the signals stored in the at least two signal storage units and image processing.
  • the present disclosure includes a first circuit, a second circuit, and an arithmetic circuit,
  • the first circuit outputs, based on one input signal, a first output signal with a delayed inversion timing of the input signal, and an activation signal that activates the second circuit
  • the second circuit is activated based on the activation signal and outputs a second output signal
  • a timing generator is provided in which the calculation circuit outputs a third output signal by calculating the first output signal and the second output signal.
  • the activation signal may be the first power supply voltage of the second circuit.
  • the second circuit may be a second power supply voltage of the first circuit during a period when the second circuit is not activated.
  • the first circuit and the second circuit may include a first positive feedback circuit and a second positive feedback circuit connected in series.
  • a timing generator a signal storage unit that stores a time code
  • a signal control unit that performs control to store a time code in the signal storage unit based on the third output signal;
  • An AD converter is provided.
  • the first circuit outputs the first output signal that is inverted at a first timing
  • the second circuit outputs the second output signal that is inverted at a second timing after the first timing
  • the arithmetic circuit outputs the third output signal that is inverted at the first timing and the second timing
  • the signal control unit may start storing the time code in the signal storage unit at the first timing, and stop storing the time code in the signal storage unit at the second timing.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device according to the present disclosure.
  • FIG. 2 is a block diagram showing an example of a detailed configuration of pixels.
  • FIG. 2 is a conceptual diagram configuring a solid-state imaging device by stacking two semiconductor substrates.
  • FIG. 2 is a diagram showing a schematic configuration of a solid-state imaging device configured by stacking two semiconductor substrates.
  • FIG. 2 is a conceptual diagram configuring a solid-state imaging device by stacking three semiconductor substrates.
  • FIG. 2 is a diagram showing a schematic configuration of a solid-state imaging device configured by stacking three semiconductor substrates.
  • FIG. 1 is a diagram illustrating an example of the configuration of a solid-state imaging device according to a first embodiment.
  • FIG. 1 is a diagram illustrating an example of the configuration of a solid-state imaging device according to a first embodiment.
  • FIG. 1 is a diagram illustrating an example of the configuration of a solid-state imaging device according to a first
  • FIG. 2 is a circuit diagram showing an example of the configuration of a comparison circuit according to the first embodiment.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a data storage section according to the first embodiment.
  • 6 is a timing chart showing an example of the operation of the comparison circuit and data storage unit according to the first embodiment.
  • FIG. 7 is a circuit diagram showing an example of the configuration of a comparison circuit according to a first modification of the first embodiment.
  • FIG. 7 is a circuit diagram showing an example of the configuration of a comparison circuit according to a second modification of the first embodiment. 7 is a timing chart illustrating an example of the operation of a comparison circuit and a data storage unit according to a second modification of the first embodiment.
  • FIG. 7 is a circuit diagram showing an example of the configuration of a comparison circuit according to a third modification of the first embodiment.
  • FIG. 7 is a circuit diagram showing an example of the configuration of a comparison circuit according to a fourth modification of the first embodiment.
  • FIG. 7 is a circuit diagram showing an example of the configuration of a comparison circuit according to a fifth modification of the first embodiment. It is a figure which shows an example of the pixel group of the pixel array part by the 6th modification of 1st Embodiment.
  • FIG. 15A is a diagram showing a modification example of FIG. 15A.
  • FIG. 2 is a block diagram showing an example of the configuration of a timing generator according to a second embodiment. 7 is a timing chart showing an example of the operation of the timing generator according to the second embodiment.
  • FIG. 7 is a diagram illustrating an example of a configuration of a comparison circuit and a data storage unit according to a second embodiment.
  • FIG. 7 is a circuit diagram showing an example of the configuration of a comparison circuit according to a second embodiment.
  • FIG. 7 is a diagram illustrating an example of a configuration of a data storage unit according to a second embodiment.
  • 7 is a timing chart showing an example of the operation of a comparison circuit and a data storage section according to the second embodiment.
  • FIG. 7 is a diagram showing an example of a time change in voltage in a comparison circuit according to a second embodiment.
  • FIG. 7 is a circuit diagram showing an example of a configuration of a second circuit according to a first modification of the second embodiment.
  • FIG. 7 is a circuit diagram showing an example of the configuration of a second circuit according to a second modification of the second embodiment.
  • FIG. 7 is a circuit diagram showing an example of the configuration of a second circuit according to a third modification of the second embodiment.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an outside-vehicle information detection section and an imaging section.
  • FIG. 1 shows a schematic configuration of a solid-state imaging device (photodetection element) according to the present disclosure.
  • the solid-state imaging device 1 in FIG. 1 includes a pixel array section 22 in which pixels 21 are arranged in a two-dimensional array on a semiconductor substrate 11 using, for example, silicon (Si) as a semiconductor.
  • the pixel array section 22 is also provided with a time code transfer section 23 that transfers the time code generated by the time code generation section 26 to each pixel 21.
  • a pixel drive circuit 24, a DAC (D/A converter) 25, a time code generation section 26, a vertical drive circuit 27, an output section 28, and a timing generation circuit 29 are arranged. is formed.
  • Each of the pixels 21 arranged in a two-dimensional array is provided with a pixel circuit 41 and an ADC 42, as will be described later with reference to FIG. (diode) generates a charge signal according to the amount of light received, converts it to an analog pixel signal SIG, and outputs it.
  • the pixel drive circuit 24 drives the pixel circuit 41 (FIG. 2) within the pixel 21.
  • the DAC 25 generates a reference signal (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonically decreases over time, and supplies it to each pixel 21.
  • the time code generation unit 26 generates a time code used when each pixel 21 converts the analog pixel signal SIG into a digital signal (AD conversion), and supplies it to the corresponding time code transfer unit 23.
  • a plurality of time code generation units 26 are provided for the pixel array unit 22, and time code transfer units 23 are provided in the pixel array unit 22 in a number corresponding to the time code generation units 26. . That is, the time code generation unit 26 and the time code transfer unit 23 that transfers the generated time code have a one-to-one correspondence.
  • the vertical drive circuit 27 performs control to output the digital pixel signal SIG generated within the pixel 21 to the output unit 28 in a predetermined order based on the timing signal supplied from the timing generation circuit 29.
  • the digital pixel signal SIG output from the pixel 21 is output from the output section 28 to the outside of the solid-state imaging device 1.
  • the output unit 28 performs predetermined digital signal processing as necessary, such as black level correction processing for correcting the black level and CDS (Correlated Double Sampling) processing, and then outputs the signal to the outside.
  • the timing generation circuit 29 is composed of a timing generator that generates various timing signals, and supplies the generated various timing signals to the pixel drive circuit 24, DAC 25, vertical drive circuit 27, etc.
  • the solid-state imaging device 1 is configured as described above.
  • all the circuits constituting the solid-state imaging device 1 are formed on one semiconductor substrate 11, but as described later, FIGS. 3A, 3B, As will be described later with reference to FIGS. 4A and 4B, a configuration may also be adopted in which the circuits forming the solid-state imaging device 1 are divided and arranged on a plurality of semiconductor substrates 11.
  • FIG. 2 is a block diagram showing a detailed configuration example of the pixel 21. As shown in FIG. 2
  • the pixel 21 is composed of a pixel circuit 41 and an ADC (AD converter) 42.
  • the pixel circuit 41 outputs a charge signal corresponding to the amount of received light to the ADC 42 as an analog pixel signal SIG.
  • the ADC 42 converts the analog pixel signal SIG supplied from the pixel circuit 41 into a digital signal.
  • the ADC 42 is composed of a comparison circuit 51 and a data storage section 52.
  • the comparison circuit 51 compares the reference signal REF supplied from the DAC 25 and the pixel signal SIG, and outputs an output signal VCO as a comparison result signal representing the comparison result.
  • the comparison circuit 51 inverts the output signal VCO when the reference signal REF and the pixel signal SIG become the same (voltage).
  • the comparison circuit 51 includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit (PFB) 63, which will be detailed later with reference to FIG. 3.
  • PFB positive feedback circuit
  • the vertical drive circuit 27 In addition to inputting the output signal VCO from the comparison circuit 51 to the data storage unit 52, the vertical drive circuit 27 also receives a WR signal indicating a pixel signal write operation, and an RD signal indicating a pixel signal read operation. A signal and a WORD signal that controls the readout timing of the pixel 21 during the pixel signal readout operation are supplied from the vertical drive circuit 27 . Further, the time code generated by the time code generator 26 is also supplied via the time code transfer unit 23 .
  • the data storage unit 52 includes a latch control circuit 71 that controls writing and reading operations of time codes based on the WR signal and the RD signal, and a latch storage unit 72 that stores the time codes.
  • the latch control circuit 71 is updated every unit time supplied from the time code transfer unit 23 while the Hi (High) output signal VCO is input from the comparison circuit 51.
  • the time code is stored in the latch storage section 72. Then, when the reference signal REF and the pixel signal SIG become the same (voltage) and the output signal VCO supplied from the comparator circuit 51 is inverted to Lo (Low), the supplied time code is written (updated).
  • the time code that was last stored in the latch storage unit 72 is held in the latch storage unit 72.
  • the time code stored in the latch storage unit 72 represents the time when the pixel signal SIG and the reference signal REF became equal, and the data indicating that the pixel signal SIG was the reference voltage at that time, that is, digitized represents the light intensity value.
  • the operation of the pixel 21 is changed from a write operation to a read operation.
  • the latch control circuit 71 reads the time code ( The digital pixel signal SIG) is output to the time code transfer unit 23.
  • the time code transfer unit 23 sequentially transfers the supplied time codes in the column direction (vertical direction) and supplies them to the output unit 28 .
  • the inverted time code is used when the output signal VCO read from the latch storage unit 72 in the time code read operation is inverted.
  • Digitized pixel data indicating that the pixel signal SIG was the reference voltage at that time is also referred to as AD converted pixel data.
  • FIG. 3A is a conceptual diagram configuring a solid-state imaging device by stacking two semiconductor substrates.
  • FIG. 3B is a diagram showing a schematic configuration of a solid-state imaging device configured by stacking two semiconductor substrates.
  • FIG. 3A shows a conceptual diagram configuring the solid-state imaging device 1 by stacking two semiconductor substrates 11, an upper substrate 11A and a lower substrate 11C.
  • At least a pixel circuit 41 including a photodiode 121 is formed on the upper substrate 11A.
  • At least a data storage section 52 for storing a time code and a time code transfer section 23 are formed on the lower substrate 11C.
  • the upper substrate 11A and the lower substrate 11C are bonded, for example, by metal bonding such as Cu-Cu.
  • FIG. 3B shows an example of a circuit configuration formed on each of the upper substrate 11A and the lower substrate 11C.
  • a pixel circuit 41 is arranged on the upper substrate 11A.
  • a time code transfer section 23, a pixel drive circuit 24, a DAC 25, a time code generation section 26, a vertical drive circuit 27, an output section 28, a timing generation circuit 29, and a voltage generation section 30 are formed on the lower substrate 11C. There is.
  • the pixel signal connection section 24a arranged on the upper substrate 11A is connected to the pixel drive circuit 24 arranged on the lower substrate 11C.
  • the DAC signal connection section 25a arranged on the upper substrate 11A is connected to the DAC 25 arranged on the lower substrate 11C.
  • the voltage connection section 30a disposed on the upper substrate 11A is connected to the voltage generation section 30 disposed on the lower substrate 11C.
  • FIG. 4A is a conceptual diagram configuring a solid-state imaging device by stacking three semiconductor substrates.
  • FIG. 4B is a diagram showing a schematic configuration of a solid-state imaging device configured by stacking three semiconductor substrates.
  • FIG. 4A shows a conceptual diagram configuring the solid-state imaging device 1 by stacking three semiconductor substrates 11: an upper substrate 11A, an intermediate substrate 11B, and a lower substrate 11C.
  • a pixel circuit 41 including a photodiode 121 and at least a part of a comparison circuit 51 are formed on the upper substrate 11A.
  • At least a part of a data storage section 52 that stores a time code and a time code transfer section 23 are formed on the lower substrate 11C.
  • the remaining circuits of the comparison circuit 51 that are not arranged on the upper substrate 11A and the remaining circuits of the data storage section 52 that are not arranged on the lower substrate 11C are formed on the intermediate substrate 11B.
  • the upper substrate 11A and the intermediate substrate 11B, and the intermediate substrate 11B and the lower substrate 11C are bonded by, for example, metal bonding such as Cu-Cu.
  • FIG. 4B shows an example of the circuit configuration formed on each of the upper substrate 11A, the intermediate substrate 11B, and the lower substrate 11C.
  • the circuit arranged on the upper substrate 11A is the same as the circuit on the upper substrate 11A shown in FIG. 3B.
  • a DAC 25 is arranged on the intermediate board 11B.
  • a time code transfer section 23 is arranged on the lower substrate 11C.
  • the connecting part 28a arranged on the intermediate board 11B is connected to the output part 28 arranged on the lower board 11C.
  • FIG. 5 is a diagram showing an example of the configuration of the solid-state imaging device 1 according to the first embodiment. Note that the first embodiment is a case where a solid-state imaging device is configured by stacking three semiconductor substrates, as shown in FIGS. 4A and 4B.
  • the solid-state imaging device 1 includes a physical signal acquisition section 31, a comparison section 32, a signal storage floating section 33, a signal detection section 34, a signal amplification section 35, a signal control section 73, a signal storage section 74, and a signal storage section 74.
  • An input/output unit 75 is provided.
  • the physical signal acquisition unit 31 acquires a physical signal.
  • the physical signal acquisition unit 31 corresponds to, for example, the photodiode 121.
  • the physical signal is a pixel signal.
  • the comparison unit 32 compares the physical signal acquired by the physical signal acquisition unit 31 and the reference signal REF.
  • the comparator 32 corresponds to, for example, a transistor 88 that will be described later with reference to FIG.
  • the signal storage floating section 33 is electrically connected to one end of the comparison section 32.
  • the signal storage floating section 33 stores signals (charges) in an electrically floating state.
  • the signal detection section 34 detects the physical signal accumulated in the signal accumulation floating section 33.
  • the signal detection section 34 corresponds to the transistor 86 of the differential input circuit 61, which will be described later with reference to FIG.
  • the signal amplification section 35 amplifies the detection result of the signal detection section 34.
  • the signal amplification section 35 corresponds to a positive feedback circuit 63, which will be described later with reference to FIG.
  • the signal control unit 73 performs control to store the time code output from the signal input/output unit 75 in the signal storage unit 74 based on the comparison result of the comparison unit 32. Further, in the read operation, the signal control unit 73 outputs the time code stored in the signal storage unit 74 when the comparison result is inverted to the signal input/output unit 75.
  • the signal control section 73 corresponds to the latch control circuit 71 shown in FIG.
  • the signal storage unit 74 stores the time code.
  • the signal storage section 74 corresponds to the latch storage section 72 shown in FIG.
  • the signal input/output section 75 performs input/output (transfer) of time data.
  • the signal input/output section 75 corresponds to the time code transfer section 23 shown in FIG.
  • FIG. 5 shows a plurality of pixels. At least two or more pixels 21 operate in parallel.
  • each pixel 21 is connected to an initialization section, an individual control section, a common control section, and a reference signal generation section.
  • FIG. 6 is a circuit diagram showing an example of the configuration of the comparison circuit 51 according to the first embodiment.
  • FIG. 6 is a circuit diagram showing detailed configurations of the differential input circuit 61, voltage conversion circuit 62, and positive feedback circuit 63 that constitute the comparison circuit 51. Note that FIG. 6 also shows the pixel circuit 41.
  • the differential input circuit 61 compares the pixel signal SIG output from the pixel circuit 41 in the pixel 21 and the reference signal REF output from the DAC 25, and when the pixel signal SIG is higher than the reference signal REF, a predetermined signal is input. Outputs a signal (current).
  • the differential input circuit 61 is composed of a transistor 88 that constitutes the comparison section 32, a transistor 89 that initializes the signal storage floating section 33, and a transistor 86 that outputs the output signal HVO of the differential input circuit 61.
  • the transistor 88 is composed of an NMOS (Negative Channel MOS) transistor, and the transistors 86 and 89 are composed of PMOS (Positive Channel MOS) transistors.
  • the reference signal REF output from the DAC 25 is input to the source of the transistor 88, and the pixel signal SIG output from the pixel circuit 41 in the pixel 21 is input to the gate of the transistor 88.
  • the drain of transistor 88 is electrically connected to signal storage floating section 33 . When the gate-source voltage exceeds the threshold voltage, transistor 88 is turned on and the charge at the drain of transistor 88 is extracted to the source of transistor 88.
  • the source of the transistor 89 is connected to the power supply voltage VDD1.
  • the drain of the transistor 88 is connected to the signal storage floating section 33, the drains of the transistors 88 and 124, and the gate of the transistor 86.
  • An initialization signal xPINI is supplied to the gate of the transistor 89.
  • the signal detection section 34 operates.
  • the voltage conversion circuit 62 is composed of, for example, an NMOS type transistor 91.
  • the drain of the transistor 91 is connected to the drain of the transistor 86 of the differential input circuit 61, the source of the transistor 91 is connected to a predetermined connection point in the positive feedback circuit 63, and the gate of the transistor 91 is connected to the power supply voltage VDD2. It is connected.
  • the transistors 86, 88, and 89 that constitute the differential input circuit 61 are circuits that operate at a high voltage up to the power supply voltage VDD1, and the positive feedback circuit 63 is a circuit that operates at a power supply voltage VDD2 lower than the power supply voltage VDD1. be.
  • the voltage conversion circuit 62 converts the output signal HVO input from the differential input circuit 61 into a low voltage signal (conversion signal) LVI that allows the positive feedback circuit 63 to operate, and supplies the signal to the positive feedback circuit 63.
  • the positive feedback circuit 63 performs a comparison in which the output signal HVO from the differential input circuit 61 is inverted when the pixel signal SIG is higher than the reference signal REF, based on the conversion signal LVI converted into a signal corresponding to the power supply voltage VDD2. Output the result signal. Further, the positive feedback circuit 63 increases the transition speed when the output signal VCO output as the comparison result signal is inverted.
  • the positive feedback circuit 63 is composed of three transistors 101 to 103 and a NOR circuit 110.
  • NOR circuit 110 is composed of four transistors 106 to 109.
  • transistors 101, 102, 106, and 107 are composed of PMOS transistors
  • transistors 103, 108, and 109 are composed of NMOS transistors.
  • the source of the transistor 91 which is the output terminal of the voltage conversion circuit 62, is connected to the drains of the transistors 102 and 103, and the gates of the transistors 106 and 108.
  • the sources of transistors 101 and 106 are connected to power supply voltage VDD2, the drain of transistor 101 is connected to the source of transistor 102, and the gate of transistor 102 is connected to transistors 107, 108, and 109, which is also the output terminal of positive feedback circuit 63. connected to the drain of The sources of transistors 103, 108, and 109 are connected to a predetermined voltage VSS.
  • Initialization signals INI2 and INI1 are supplied to the gates of transistors 101 and 103, respectively.
  • a FORCE signal is supplied to the gates of transistors 107 and 109.
  • the transistors 106 to 109 constitute a NOR circuit 110, and the connection point between the drains of the transistors 107 to 109 serves as an output terminal from which the comparison circuit 51 outputs the output signal VCO.
  • a plurality of pixel circuits 41-1 to 41-N are connected to one transistor 88. That is, the transistor 88 is shared by the plurality of photodiodes 121. Similarly, the signal input/output sections 75P and 75D shown in FIG. 7 are shared by the plurality of photodiodes 121.
  • the pixel circuit 41 includes a photodiode (PD) 121 as a photoelectric conversion element, a discharge transistor 122, a transfer transistor 123, a reset transistor 124, an FD (floating diffusion layer) 125, a gain control transistor 126, and a capacitor 127. There is.
  • PD photodiode
  • the drain transistor 122 is used when adjusting the exposure period. Specifically, if you turn on the discharge transistor 122 when you want to start the exposure period at an arbitrary timing, the charge accumulated in the photodiode 121 up until then is discharged, so the discharge transistor 122 is turned off. After that, the exposure period starts.
  • the transfer transistor 123 transfers the charge generated by the photodiode 121 to the FD 125.
  • Reset transistor 124 and transistor 127 reset the charge held in FD 125.
  • FD 125 is connected to the gate of transistor 88 of differential input circuit 61.
  • the transistor 88 of the differential input circuit 61 also functions as an amplification transistor of the pixel circuit 41.
  • the source of the reset transistor 124 is connected to the source of the gain control transistor 126 and the capacitor 127, and the drain of the reset transistor 124 is connected to the drains of transistors 88 and 89.
  • the reset voltage is set by setting the gate of the transistor 89 controlled by the initialization signal xPINI to a Low voltage, thereby making the power supply voltage VDD1 conductive and setting it as the reset voltage.
  • a gain control transistor (switching section) 126 is connected between the transfer transistor 123 and the reset transistor 124.
  • a drive signal FDG is input to the gate of the gain control transistor 126.
  • the gain control gate of the gain control transistor 126 becomes conductive, and the FD 125 is electrically connected to the capacitor (additional capacitance section) 127 that adds capacitance. This allows the sensitivity of signal detection to be controlled.
  • FIG. 7 is a circuit diagram showing an example of the configuration of the data storage section 52 according to the first embodiment.
  • the data storage section 52 includes signal control sections 73P, 73D, signal storage sections 74P, 74D, and signal input/output sections 75P, 75D. Note that FIG. 7 also shows bidirectional buffer circuits 76P and 76D, a signal processing section 77, and an input/output section 78.
  • the signal control sections 73P and 73D correspond to the latch control circuit 71 shown in FIG. 2.
  • the signal storage units 74P and 74D correspond to the latch storage unit 72 shown in FIG.
  • the signal input/output sections 75P and 75D correspond to the time code transfer section 23 shown in FIG.
  • the signal processing section 77 and the input/output section 78 correspond to the output section 28 shown in FIG. 4B.
  • the data storage unit 52 shown in FIG. 5 includes a signal control unit 73P, a signal storage unit 74P, and a signal input/output unit 75P that acquire the reset level during the P phase period, and a signal input/output unit 75P that acquires the reset level during the D phase period (data (pixel signal) acquisition period). It is divided into a signal control section 73D that acquires the data (pixel signal) level, a signal storage section 74D, and a signal input/output section 75D.
  • the signal input/output sections 75P, 75D are supplied with digital time codes from the digital code generation section 79 corresponding to the time code generation section 26 shown in FIG.
  • the output signal is output via the signal processing section 77 and the input/output section 78.
  • the signal input/output sections 75P and 75D are, for example, repeaters. Further, in the signal input/output sections 75P and 75D, each of the N shift registers is composed of a plurality of D-F/Fs (D-flip-flops), for example. Note that the signal input/output sections 75P and 75D may include tristate inverters instead of flip-flops.
  • the bidirectional buffer circuits 76P and 76D are connected between the signal storage sections 74P and 74D and the signal input/output sections 75P and 75D, respectively.
  • the bidirectional buffer circuits 76P and 76D switch between writing and reading time codes to the signal storage units 74P and 74D based on the write control signal WR and the read control signal RD.
  • the signal processing section 77 includes a first signal processing section 77a and a second signal processing section 77b.
  • the first signal processing unit (CDS unit) 77a performs correlated double sampling processing to find the difference between the reset level in the P-phase period and the data level in the D-phase period.
  • the second signal processing section (DSP section) 77b performs digital signal processing on the signal output from the first signal processing section 77a.
  • This digital signal processing includes, for example, image white balance adjustment, color interpolation (color correction), and compression, as well as image processing such as correction of defective pixels that have an abnormal digital output.
  • the input/output section 78 outputs the signal processed by the second signal processing section 77b.
  • the first embodiment shown in FIGS. 6 and 7 shows a case where three semiconductor substrates 11 are stacked, as shown in FIGS. 4A and 4B.
  • a pixel circuit 41, a reset transistor 124, an FD 125, a gain control transistor 126, a transistor 88, and the like are arranged on the upper substrate 11A.
  • the transistors 86 and 89 of the differential input circuit 61, the voltage conversion circuit 62, the signal control section 73P and the signal storage section 74P of the data storage section 52, and the like are arranged on the intermediate substrate 11B.
  • a signal control section 73D and a signal storage section 74D of the data storage section 52, signal input/output sections 75P and 75D, and the like are arranged on the lower substrate 11C.
  • FIG. 8 is a timing chart showing an example of the operation of the comparison circuit 51 and data storage section 52 according to the first embodiment.
  • Time t1 is the start time of 1V (one vertical scanning period).
  • the reset transistor 124 and the gain control transistor 126 are turned on, thereby resetting the charge of the FD 125. Further, at time t2, the initialization signal xPINI supplied to the gate of the transistor 89 is set to Low, and the signal storage floating section 33 is set to the initial state.
  • the initialization signal INI1 supplied to the gate of the transistor 103 is set to Hi, and the initialization signal INI2 is also set to Hi, so the positive feedback circuit 63 is set to the initial state. Furthermore, the FORCE signal input to the gates of transistors 107 and 109 is set to Low. At this point, the output signal VCO is Hi because the reference signal REF is larger than the pixel signal SIG. After that, the initialization signals INI1 and INI2 are returned to Low.
  • the signal storage section 74P is enabled by setting the LATSEL_P signal to Hi. Thereafter, the initialization signal xPINI is returned to Hi, the comparison circuit 51 becomes operable, and the comparison between the reference signal REF and the pixel signal SIG (sweeping of the reference signal REF) is started. As the reference signal REF sweeps, the signal input/output unit 75P transfers the time code.
  • the time code is preferably a Gray code that is resistant to data destruction due to timing shifts.
  • the output signal VCO is inverted (transitioned to Low).
  • the output signal VCO is inverted at high speed by the positive feedback circuit 63 as described above.
  • the signal storage section 74P of the data storage section 52 stores time data (N bits of DATA[1] to DATA[N]) at the time when the output signal VCO is inverted.
  • the FORCE signal is set to Hi, and the positive feedback circuit 63 of the pixel circuit 41 that has not been inverted is forcibly inverted to obtain the final value code. Also, the reference signal REF is raised to a predetermined voltage. Further, by returning the LATSEL_P signal to Low, writing to the signal storage section 74P is invalidated.
  • the initialization signal xPINI supplied to the gate of the transistor 89 is set to Low, and the signal storage floating section 33 is set to the initial state.
  • the initialization signal INI1 is set to Hi and the initialization signal INI2 is also set to Hi, so the positive feedback circuit 63 is set to the initial state again.
  • the transfer transistor 123 of the pixel circuit 41 is turned on by the Hi transfer signal TX, and the charge generated by the photodiode 121 is transferred to the FD 125.
  • the initialization signals INI1 and INI2 are returned to Low.
  • the signal storage section 74D is enabled by setting the LATSEL_D signal to Hi. Thereafter, the initialization signal xPINI is returned to Hi, the comparison circuit 51 becomes operable, and the comparison between the reference signal REF and the pixel signal SIG (sweeping of the reference signal REF) is started. As the reference signal REF sweeps, the signal input/output unit 75D transfers the time code.
  • the time code is preferably a Gray code that is resistant to data destruction due to timing shifts.
  • the output signal VCO is inverted (transitioned to Low).
  • the output signal VCO is inverted at high speed by the positive feedback circuit 63.
  • the signal storage section 74D of the data storage section 52 stores time data (N bits of DATA[1] to DATA[N]) at the time when the output signal VCO is inverted.
  • the FORCE signal is set to Hi, and the positive feedback circuit 63 of the pixel circuit 41 that has not been inverted is forcibly inverted to obtain the final value code. Further, by returning the LATSEL_D signal to Low, writing to the signal storage section 74D is invalidated. Also, the reference signal REF is raised to a predetermined voltage.
  • the data acquired here becomes P-phase data at the reset level and D-phase data at the data signal level when performing CDS processing.
  • the state is the same as at time t1 described above, and the next 1V (one vertical scanning period) is driven.
  • P-phase data reset level
  • D-phase data signal level
  • P-phase data and D-phase data are simultaneously acquired.
  • each pixel 21 of the pixel array section 22 of the solid-state imaging device 1 is , it is possible to perform a global shutter operation in which all pixels are reset at the same time and all pixels are exposed at the same time. Since all pixels can be exposed and read out at the same time, there is no need for a holding section that is normally provided within the pixel and holds the charges until the charges are read out. Further, the configuration of the pixel 21 does not require a selection transistor or the like for selecting a pixel that outputs the pixel signal SIG, which is necessary in a column parallel readout type solid-state imaging device.
  • the discharge transistor 122 was always controlled to be off. However, as shown by the broken line in FIG. 8, it is also possible to set an arbitrary exposure period by setting the discharge signal OFG to Hi at a desired time, turning on the discharge transistor 122, and then turning it off. It is possible.
  • the transistor 88 as the comparison unit 32 compares the pixel signal SIG as a physical signal input to the gate and the reference signal REF supplied to the source.
  • the transistor 88 is turned on, and the charge on the drain side of the transistor 88 is extracted to the source side.
  • the input voltage at the gate of the transistor 86 serving as the signal detection section 34 becomes low.
  • the transistor 86 as the signal detection section 34 is turned on.
  • two signal input/output sections 75P and 75D are provided.
  • the reset level in the P-phase period and the data level in the D-phase period can be read simultaneously, and the speed can be increased.
  • control can be performed separately for the P phase and the D phase, and wiring and circuitry can be simplified.
  • the signal input/output units 75P and 75D may be arranged separately on the intermediate board 11B and the lower board 11C, which are separate boards, for example. However, when the signal input/output sections 75P and 75D are arranged on the same board, efficiency can be improved.
  • the signal control section 73P and the signal storage section 74P, as well as the signal control section 73D and the signal storage section 74D, are arranged on the intermediate board 11B and the lower board 11C, which are separate boards, respectively.
  • the signal control section 73P and the signal storage section 74P, and the signal control section 73D and the signal storage section 74D may be arranged on the same substrate.
  • the pixel signal SIG and the reference signal REF are supplied to each gate of a differential pair of transistors (for example, transistors 81 and 82 shown in FIG. 19).
  • a current source for example, the transistor 85 shown in FIG. 19 that flows a direct current is required.
  • AD conversion is performed for each column (pixel row) having a plurality of pixels 21.
  • a vertical signal line connecting a plurality of pixels and a comparison circuit (column processing section) is provided for each pixel column.
  • the vertical signal line becomes longer as the number of pixels in the pixel array section 22 increases.
  • the ADC 42 is arranged within the pixel array section 22.
  • the wiring from which charge is extracted is arranged inside the pixel 21.
  • the distance of the wiring from which the charge is extracted is, for example, the distance from the drain of the transistor 88 to the gate of the transistor 86.
  • FIG. 9 is a circuit diagram showing an example of the configuration of the comparison circuit 51 according to the first modification of the first embodiment.
  • the first modification of the first embodiment differs from the first embodiment in that a capacitor 90 is provided.
  • the solid-state imaging device 1 further includes a capacitor 90.
  • Capacitor 90 is connected between DAC 25 and the source of transistor 88. One end of the capacitor 90 is connected to the DAC 25. The other end of capacitor 90 is connected to the source of transistor 88.
  • Equation 1 the capacitance Ctotal visible from the outside (DAC 25) is expressed by Equation 1.
  • Ctotal Cc ⁇ Cs/(Cc+Cs) (Formula 1) Therefore, the capacitance Ctotal appears small from the outside due to the partial pressure. This makes it possible to reduce the effect of kickback due to capacitance fluctuations. For example, if there are pixels that have not yet been inverted around a previously inverted pixel, the voltage of the reference signal REF will be distorted due to changes in load capacitance, and the original AD conversion will not be performed correctly and the input/output characteristics will be distorted. phenomenon may occur. This phenomenon is generally called streaking. By providing the capacitor 90, streaking can be reduced.
  • the capacitor 90 the charges in the signal storage floating section 33 do not directly flow into the ADC 25, and the movement of charges is restricted, so that power consumption can be reduced.
  • a capacitor 90 may be provided as in the first modification of the first embodiment. Also in this case, the same effects as in the first embodiment can be obtained.
  • FIG. 10 is a circuit diagram showing an example of the configuration of the comparison circuit 51 according to the second modification of the first embodiment.
  • the second modification of the first embodiment differs from the first modification of the first embodiment in that a transistor 92 is provided as a connection portion.
  • the capacitor 90 remains connected to the source of the transistor 88 as in the first embodiment, for example, once the transistor 88 is turned on, the voltage at the source of the transistor 88 may not return to the initial state immediately due to the capacitor 90. There is sex. At the time of initialization, the node is discharged with a resistor having a time constant when the transistor 88 is turned off. Since the transistor 88 is in a high resistance state, it takes a settling time for initialization. This is because it is necessary to wait until the voltage at the source returns before supplying the reference signal REF to the source of transistor 88 again.
  • the solid-state imaging device 1 further includes a transistor 92 as a connection section (initialization section).
  • the transistor 92 is composed of, for example, a PMOS transistor.
  • Transistor 92 is connected between the drain of transistor 88 and the source of transistor 88.
  • the drain of transistor 92 is connected to the source of transistor 88 and capacitor 90.
  • the source of the transistor is connected to the drain of transistor 88, the drain of transistor 89, and the gate of transistor 86.
  • An initialization signal xPINI2 is supplied to the gate of the transistor 92.
  • the predetermined timing is, for example, the timing at which the initialization signal xPINI2 shown in FIG. 11, which will be described later, becomes Low. That is, transistor 92 forcibly initializes the voltage at the source of transistor 88. Thereby, the charge that has moved to the source of the transistor 88 when the transistor 88 is turned on can be forcibly returned to the drain of the transistor 88. As a result, the initialization settling time can be shortened.
  • initialization is performed using the initialization signal xPINI2 before the start of the D phase
  • the reference signal REF is set to the same voltage as at the start of the P phase
  • the total charge of the signal storage floating section 33 and the source of the transistor 88 The amount will return to its original value and become the same. Therefore, there is no need to control the initialization signal xPINI again during the D-phase period as in the P-phase period. This reduces the influence of kT/C noise that occurs when the initialization signal xPINI is controlled again. As a result, deterioration in signal quality, that is, deterioration in image quality can be suppressed.
  • FIG. 11 is a timing chart showing an example of the operation of the comparison circuit 51 and the data storage section 52 according to the second modification of the first embodiment.
  • the initialization signal xPINI2 supplied to the gate of the transistor 92 is set to Low, and the source of the transistor 88 is set to the initial state. This forces the voltage at the source of transistor 88 to be initialized.
  • the initialization signal xPINI2 is returned to Hi before the reference signal REF is swept.
  • the initialization signal xPINI2 supplied to the gate of transistor 92 is set to Low, and the source of transistor 88 is set to the initial state. This forces the voltage at the source of transistor 88 to be initialized.
  • the initialization signal xPINI2 is returned to Hi before the reference signal REF is swept.
  • a transistor 92 may be provided as in the second modification of the first embodiment. Also in this case, the same effects as in the first embodiment can be obtained.
  • FIG. 12 is a circuit diagram showing an example of the configuration of the comparison circuit 51 according to the third modification of the first embodiment.
  • the third modification of the first embodiment differs from the first embodiment in that the output of the NOR circuit 110 is input to the gate of the transistor 91 of the voltage conversion circuit 62 instead of the power supply voltage VDD2. .
  • the gate of the transistor 91 is connected to the output terminal of the NOR circuit 110.
  • An output signal VCO which is the output of the NOR circuit 110, is supplied to the gate of the transistor 91.
  • the transistor 91 can be turned off and the current from the differential input circuit 61 can be cut off. Furthermore, it is possible to suppress the rush current from the power supply voltage VDD2 to the power supply voltage VDD1 when the power supply voltage VDD2 rises earlier than the power supply voltage VDD1 when the power is turned on.
  • connection of the gate of the transistor 91 of the voltage conversion circuit 62 may be changed. Also in this case, the same effects as in the first embodiment can be obtained. Further, the third modification example of the first embodiment may be combined with the first modification example or the second modification example of the first embodiment.
  • FIG. 13 is a circuit diagram showing an example of the configuration of the comparison circuit 51 according to the fourth modification of the first embodiment.
  • the fourth modification of the first embodiment differs from the first embodiment in that a different power supply voltage is input to the gate of the transistor 91 of the voltage conversion circuit 62.
  • a power supply voltage VDD3 (bias voltage VBIAS) is supplied to the gate of the transistor 91.
  • the bias voltage VBIAS may be any voltage that can be converted to a voltage that does not destroy each transistor of the positive feedback circuit 63 that operates at a constant voltage.
  • connection of the gate of the transistor 91 of the voltage conversion circuit 62 may be changed. Also in this case, the same effects as in the first embodiment can be obtained. Further, the fourth modification example of the first embodiment may be combined with the first modification example or the second modification example of the first embodiment.
  • FIG. 14 is a circuit diagram showing an example of the configuration of the comparison circuit 51 according to the fifth modification of the first embodiment.
  • the fifth modification of the first embodiment differs from the first embodiment in that the voltage conversion circuit 62 is not provided.
  • the voltage conversion circuit 62 can be omitted. Thereby, the number of required transistors can be reduced, and the required area can be reduced.
  • the power supply voltage VDD1 and the power supply voltage VDD2 are desirably different voltages as a node due to the influence of noise.
  • the power supply voltage VDD1 and the power supply voltage VDD2 may be the same voltage.
  • the voltage conversion circuit 62 may not be provided as in the fifth modification of the first embodiment. Also in this case, the same effects as in the first embodiment can be obtained. Further, the fifth modification example of the first embodiment may be combined with the first modification example or the second modification example of the first embodiment.
  • FIG. 15A is a diagram illustrating an example of a pixel group of the pixel array section 22 according to the sixth modification of the first embodiment.
  • a first pixel group PXG1 indicated by a broken line in the pixel array section 22 of 8 pixels in the horizontal direction and 6 pixels in the vertical direction, a first pixel group PXG1 indicated by a broken line, a second pixel group PXG2 indicated by a thick line, An example is shown in which the remaining third pixel group PXG3 indicated by a thin line is provided.
  • the number of pixels in the pixel array section 22 and the number of pixel groups provided in the pixel array section 22 are arbitrary.
  • the sixth modification of the first embodiment is that a write enable signal is provided individually for each pixel group, and it is set for each pixel group whether or not to update the pixel data in the latch storage section 72 of each pixel. , which is different from the first embodiment.
  • each pixel in the pixel array section 22 belongs to one of a plurality of pixel groups, and each pixel group has a separate write enable signal.
  • the positive feedback circuit 63 of each pixel outputs a valid VCO signal when the corresponding write enable signal is in an enabled state (eg, low level). Therefore, when the corresponding write enable signal is not enabled, the positive feedback circuit 63 does not output a valid VCO signal, so the time code corresponding to the pixel data is not stored in the latch storage section 72 at the subsequent stage.
  • the latch storage unit (storage unit) 72 stores data corresponding to the physical signals (physical quantities) detected at the pixels 21 in each pixel group.
  • the storage control section included in the pixel drive circuit 24 or the vertical drive circuit 27 controls the storage of data in the latch storage section 72, and also controls whether or not to update the data stored in the latch storage section 72. Control each group.
  • the storage controller supplies a write enable signal.
  • the first pixel group PXG1 includes pixel groups of three pixels each at the left end and right end in the horizontal direction, and these pixel groups are arranged with an interval of two pixels in the vertical direction.
  • the second pixel group PXG2 includes a total of four pixels, and these pixels are arranged at intervals of four pixels in the horizontal direction and at intervals of two pixels in the vertical direction.
  • the third pixel group PXG3 includes pixels other than the first pixel group PXG1 and the second pixel group PXG2 in the pixel array section 22.
  • Each pixel in the first pixel group PXG1 is, for example, a pixel for live view (video). Since live view does not require the same resolution as a still image, a first pixel group PXG1 is used, which is made up of some pixels obtained by thinning out pixels for still images.
  • Each pixel in the second pixel group PXG2 is a pixel for image plane phase difference detection.
  • Each pixel is divided into two parts, or half of each pixel is shielded from light, and the phase difference is detected from the optical signal captured in each divided area and is used to adjust the focus, for example.
  • Each pixel in the third pixel group PXG3 is used, for example, to capture a still image. Since the roughness of a still image is easily noticeable, it is desirable that the still image has a larger number of pixels than the first pixel group PXG1 and the second pixel group PXG2.
  • a first write enable signal WE1 that allows the pixel signal of each pixel in the first pixel group PXG1 to be stored in the latch storage section 72
  • a second write enable signal WE2 that allows the pixel signal of each pixel in the third pixel group PXG3 to be stored in the latch storage unit 72
  • a second write enable signal WE2 that allows the pixel signal of each pixel in the third pixel group PXG3 to be stored in the latch storage unit 72.
  • a third write enable signal WE3 One of these first to third write enable signals WE1 to WE3 is connected to the gates of transistors 107 and 109 of the positive feedback circuit 63 in FIG. 6 for each pixel.
  • the types of write enable signals connected to the gates of transistors 107 and 109 in pixels belonging to the same pixel group are the same.
  • the pixel data (more precisely, the time code according to the pixel signal) of all pixels in the first pixel group PXG1 is transferred to the corresponding latch storage section 72. is memorized. As a result, the pixel data previously stored in the latch storage section 72 is updated.
  • the second write enable signal WE2 becomes enabled (for example, at a high level)
  • the pixel data of all pixels in the second pixel group PXG2 is stored in the corresponding latch storage section 72.
  • the pixel data previously stored in the latch storage section 72 is updated.
  • the third write enable signal WE3 becomes enabled (for example, at a high level)
  • the pixel data of all pixels in the third pixel group PXG3 is stored in the corresponding latch storage section 72.
  • the pixel data previously stored in the latch storage section 72 is updated.
  • the pixel data stored in the latch storage unit 72 of each pixel in the first pixel group PXG1, second pixel group PXG2, and third pixel group PXG3 can be transferred to the output unit 28 within one frame period.
  • the pixel data in the latch storage section 72 of each pixel becomes unnecessary, so new pixel data can be stored in the corresponding latch storage section 72.
  • the third pixel group PXG3 there is a possibility that the pixel data of all pixels cannot be transferred to the output unit 28 within one frame period.
  • the latch storage section 72 of each pixel in the third pixel group PXG3 is output from the output section within one frame period. There is a possibility that the transfer of pixel data to 28 will not be completed. Alternatively, if the signal readout time of the pixels in the third pixel group PXG3 is long, there is a possibility that the transfer of all pixel data to the output unit 28 may not be completed within one frame period.
  • a write enable signal is provided individually for each pixel group, so that whether or not to update the pixel data in the latch storage section 72 of each pixel can be set for each pixel group.
  • control wiring for the first write enable signal WE1, the control wiring for the second write enable signal WE2, and the control wiring for the third write enable signal WE3 are arranged on a pixel that provides write permission, As much as possible, it is avoided to place it on a pixel that does not have write permission.
  • Contacts indicated by black circles on each control wiring in FIG. 15A indicate pixels controlled by the corresponding write enable signal.
  • Each pixel in the pixel array section 22 is connected to one of the first to third write enable signals WE1 to WE3.
  • Arranging the three control wires as shown in FIG. 15A has the advantage of reducing the control wire arrangement area and improving the aperture ratio of each pixel.
  • the arrangement density of the control wires may vary depending on the location within the pixel group.
  • the wiring density may become higher or lower, and the wiring density may not be uniform. This may cause variations in pixel characteristics such as variations in sensitivity.
  • FIG. 15B is a diagram showing a modification of FIG. 15A.
  • FIG. 15B shows an example in which three control wirings are arranged over all pixels in the pixel array section 22.
  • three control wirings are arranged for all pixels in the pixel array section 22, so that the arrangement density of the control wirings is uniform, and the aperture ratio and circuit characteristics of each pixel can be made the same.
  • the order in which the pixel data of each pixel in each pixel group in the pixel array section 22 is read out may be the same or may be different for each pixel group.
  • a write enable signal is provided individually for each pixel group, and it is set for each pixel group whether or not to update the pixel data in the latch storage section 72 of each pixel. It's okay. Also in this case, the same effects as in the first embodiment can be obtained. Further, the fifth modification example of the first embodiment may be combined with the first to fifth modification examples of the first embodiment.
  • FIG. 16 is a block diagram showing an example of the configuration of a timing generator 900 according to the second embodiment.
  • the timing generator is used, for example, in the comparison circuit 51, as will be explained later with reference to FIG.
  • the present invention is not limited to the comparison circuit 51, and may be used in other circuits.
  • the timing generator 900 includes a first circuit 910, a second circuit 920, and an arithmetic circuit 930.
  • the first circuit 910 receives one input signal.
  • the first circuit 910 generates and outputs a first output signal and an activation signal based on the input signal.
  • the first output signal is delayed from the inversion timing of the input signal.
  • the activation signal is a signal that activates the second circuit 920.
  • the second circuit 920 is activated based on the activation signal, and generates and outputs a second output signal.
  • the calculation circuit 930 generates and outputs a third output signal by calculating the first output signal and the second output signal.
  • the arithmetic circuit performs, for example, a logical operation on the first output signal and the second output signal.
  • FIG. 17 is a timing chart showing an example of the operation of the timing generator 900 according to the second embodiment.
  • the input signal In the initial state, the input signal is in a Hi state.
  • the input signal becomes Lo.
  • the first circuit 910 receives the input signal and starts generating the activation signal and the first output signal.
  • the activation signal and the first output signal become Hi.
  • the first circuit 910 outputs a first output signal and a start signal that are inverted at a first timing (time t22 shown in FIG. 17). Further, the second circuit 920 is activated by the activation signal and starts generating the second output signal.
  • the second output signal becomes Hi.
  • the second circuit 920 outputs a second output signal that is inverted at a second timing (time t23 shown in FIG. 17) after the first timing.
  • the arithmetic circuit 930 performs a logical operation based on the first output signal and the second output signal.
  • the first output signal becomes Hi while the second output signal remains in the Low state, so that the third output signal becomes Hi.
  • the second output signal becomes Hi while the first output signal remains in the Hi state, so that the third output signal becomes Low. That is, the arithmetic circuit 930 outputs a third output signal that is inverted at the first timing (time t22 shown in FIG. 17) and the second timing (time t23 shown in FIG. 17).
  • a pulse-shaped third output signal is generated that is in the Hi state during the period from time t22 to time t23. That is, the timing generator 900 generates a third output signal having a short pulse width that rises during the period in which the second output signal is delayed from the first output signal, at a timing delayed according to the inversion timing of the input signal.
  • FIG. 18 is a diagram showing an example of the configuration of the comparison circuit 51 and data storage section 52 according to the second embodiment.
  • the comparison circuit 51 includes a first circuit 910, a second circuit 920, and an arithmetic circuit 930. Note that in the example shown in FIG. 18, the pixel circuit 41 and the signal input/output section 75 are also shown. Further, in FIG. 18, the voltage conversion circuit 62 is omitted.
  • the pixel circuit 41 includes a photodiode 121 that is a photoelectric conversion element. Note that the pixel circuit 41 may be a circuit including a physical quantity detection section that detects a physical quantity.
  • the storage circuit 52 corresponds to the data storage section 52 in FIG. 2.
  • the input signal is the output signal HVO of the differential input circuit 61. Therefore, the input signal inversion timing shown in FIG. 17 is the timing at which the physical signal detected by the physical quantity detection section and the reference signal REF are substantially the same.
  • FIG. 19 is a circuit diagram showing an example of the configuration of the comparison circuit 51 according to the second embodiment.
  • the differential input circuit 61 includes transistors 81 and 82 as a differential pair, transistors 83 and 84 forming a current mirror, a transistor 85 as a constant current source that supplies a current IB according to an input bias current Vb, and a differential input circuit 61. It is composed of a transistor 86 that outputs the output signal HVO of the dynamic input circuit 61.
  • Transistors 81, 82, and 85 are composed of NMOS transistors, and transistors 83, 84, and 86 are composed of PMOS transistors.
  • the first circuit 910 is a first positive feedback circuit (PFB).
  • the first circuit 910 includes transistors 911 and 912 and an inverter 913.
  • Transistors 911 and 912 are composed of PMOS transistors.
  • the source of the transistor 91 which is the output end of the voltage conversion circuit 62, is connected to the drain of the transistor 912 and one end of the inverter 913.
  • the source of transistor 911 is connected to power supply voltage node VDD2.
  • the drain of transistor 911 is connected to the source of transistor 912.
  • the other end of the inverter 913 which is the output end of the first circuit 910, is connected to the gate of the transistor 912 and one input end of the arithmetic circuit 930.
  • An initialization signal INI2 is supplied to the gate of the transistor 911.
  • the second circuit 920 is a second positive feedback circuit (PFB') and is connected in series to the first circuit 910 (first positive feedback circuit). That is, the first circuit 910 and the second circuit 920 include a first positive feedback circuit and a second positive feedback circuit connected in series.
  • the second circuit 920 includes transistors 921, 922, 923 and an inverter 924.
  • the transistor 923 is a PMOS transistor, and the transistors 921 and 922 are NMOS transistors.
  • the source of the transistor 91 which is the output end of the voltage conversion circuit 62, is connected to the drain of the transistor 921 and the source of the transistor 923.
  • the source of the transistor 921 which is the output terminal of the second circuit 920, is connected to the drain of the transistor 922, the drain of the transistor 923, one end of the inverter 924, and the other input terminal of the arithmetic circuit 930.
  • the source of transistor 922 is connected to a low voltage VSS (eg, ground).
  • the other end of inverter 924 is connected to the gate of transistor 923.
  • An initialization signal INI3 is supplied to the gate of the transistor 921.
  • the gate of transistor 922 is supplied with initialization signal INI.
  • the transistor 921 functions as a startup signal passing section that passes the startup signal from the first circuit 910 as a leak current.
  • the arithmetic circuit 930 includes a NOR circuit 931, a NOR circuit 932, and an inverter 933.
  • One input end of the NOR circuit 931 is connected to the output end of the first circuit 910.
  • the other input terminal of the NOR circuit 931 is connected to the output terminal of the second circuit 920.
  • An output terminal of NOR circuit 931 is connected to one input terminal of NOR circuit 932.
  • the other input terminal of the NOR circuit 932 is supplied with the FORCEVCO signal.
  • An output end of the NOR circuit 932 is connected to one end of an inverter 933.
  • Output signal VCO of arithmetic circuit 930 is output from the other end of inverter 933.
  • the voltage Vpfb1 in FIG. 19 is, for example, the voltage of the wiring at one end of the inverter 913.
  • the voltage Vpfb2 in FIG. 19 is, for example, the voltage of the wiring at one end of the inverter 924.
  • FIG. 20 is a diagram showing an example of the configuration of the data storage section 52 according to the second embodiment.
  • the output signal VCO of the arithmetic circuit 930 is connected to one input end of each of signal control units 73P and 73D, which are multiplexers (MUX).
  • a WORD signal is supplied to the other input terminal of each of the signal control units 73P and 73D.
  • the respective outputs of the signal control sections 73P and 73D are supplied to signal storage sections 74P and 74D.
  • the signal control units 73P and 73D store the time code output from the signal input/output unit 75 in the signal storage units 74P and 74D based on the output signal VCO (third output signal) of the arithmetic circuit 930. Take control. Also. In the read operation, the signal control units 73P and 73D signal the time code when the output signal VCO (third output signal) of the arithmetic circuit 930 is inverted (transitioned to Low), which is stored in the signal storage units 74P and 74D. It is output to the input/output section 75 (see FIG. 22).
  • the signal input/output unit 75 which is a repeater, writes to the signal storage units 74P and 74D via a local bit line (LBL).
  • LBL local bit line
  • FIG. 21 is a timing chart showing an example of the operation of the comparison circuit 51 and data storage section 52 according to the second embodiment.
  • Time t31 is the start time of 1V (one vertical scanning period).
  • the reset transistor 124 and the gain control transistor 126 are turned on, thereby resetting the charge of the FD 125.
  • the reference signal REF is raised to a predetermined voltage.
  • the initialization signals INI, INI2, and INI3 are set to Hi, and the timing generator 900 is set to the initial state.
  • the initialization signals INI, INI2, and INI3 are returned to Low, comparison of the reference signal REF and the pixel signal SIG (sweeping of the reference signal REF) is started. As the reference signal REF sweeps, the signal input/output unit 75 transfers the time code.
  • the second circuit 920 is the second power supply voltage (low voltage VSS) of the first circuit 910 during the period when the second circuit 920 is not activated.
  • the output signal VCO is inverted (transitioned to Hi).
  • the signal control unit 73P starts storing the time code in the signal storage unit 74P at a first timing (time t35 shown in FIG. 21).
  • the output signal VCO is inverted (transitioned to Low).
  • the signal storage section 74P of the data storage section 52 stores time data (N bits of DATA[1] to DATA[N]) at the time when the output signal VCO is inverted.
  • the signal control unit 73P stops storing the time code in the signal storage unit 74P at the second timing (time t36 shown in FIG. 21).
  • FIG. 22 is a diagram showing an example of a temporal change in voltage in the comparison circuit 51 according to the second embodiment. Note that FIG. 22 is also an enlarged view of the vicinity of times t35 and t36 in FIG. 21.
  • the upper part of FIG. 22 is a graph showing temporal changes in voltage Vpfb1.
  • the middle part of FIG. 22 is a graph showing changes in voltage Vpfb2 over time.
  • the lower part of FIG. 22 is a graph showing temporal changes in the output signal VCO.
  • the horizontal axis of the graph in FIG. 22 indicates time.
  • the vertical axis of the graph in FIG. 22 indicates voltage.
  • the output signal HVO is inverted (transitioned to Hi), current flows to the first circuit 910, and the voltage Vpfb1 is gradually raised.
  • voltage Vpfb1 exceeds the threshold of inverter 913. This turns on transistor 912.
  • voltage Vpfb1 rapidly increases due to positive feedback and becomes voltage VDD2. Since the voltage Vpfb1 is Hi and the voltage Vpfb2 remains Low, the output signal VCO is inverted (transitioned to Hi) at time t35.
  • the first circuit 910 functions as a power source for the second circuit 920. Thereafter, the current flowing from the differential input circuit 61 to the first circuit 910 flows as a leakage current to the second circuit 920 via the off-state transistor 921. As a result, charge is accumulated in the second circuit 920, and the voltage Vpfb2 is gradually raised. Therefore, the activation signal is the first power supply voltage (voltage VDD2) of the second circuit.
  • the current charging from the voltage Vpfv1 to the voltage Vpfb2 is determined by the leakage of the transistor 921. Therefore, the on-voltage is controlled by the Hi voltage of the initialization signal INI3, and the Low voltage of the initialization signal xINI3 is controlled as the off-voltage adjusted for leakage.
  • voltage Vpfb2 exceeds the threshold of inverter 924. This turns on transistor 923. That is, one end of the inverter 924 is electrically connected to one end of the inverter 913 of the first circuit 910 that functions as a power source. As a result, voltage Vpfb2 rapidly increases due to positive feedback and becomes voltage VDD2. Since both voltages Vpfb1 and Vpfb2 are Hi, the output signal VCO is inverted (transitioned to Low) at time t36.
  • the output signal VCO shown in FIG. 22 has a short pulse width like the third output signal shown in FIG. 17 during the period from time t35 to time t36.
  • the reference signal REF is raised to a predetermined voltage.
  • the transfer transistor 123 of the pixel circuit 41 is turned on by the Hi transfer signal TX, and the charge generated by the photodiode 121 is transferred to the FD 125.
  • the initialization signals INI, INI2, and INI3 are set to Hi, and the timing generator 900 is set to the initial state. Thereafter, after the initialization signals INI, INI2, and INI3 are returned to Low, a comparison between the reference signal REF and the pixel signal SIG (sweeping of the reference signal REF) is started. As the reference signal REF sweeps, the signal input/output unit 75 transfers the time code.
  • the output signal VCO is inverted (transitioned to Hi). Note that the operation at time t40 is substantially the same as the operation at time t35 shown in FIG.
  • the signal control unit 73D starts storing the time code in the signal storage unit 74D at a first timing (time t40 shown in FIG. 21).
  • the output signal VCO is inverted (transitioned to Low).
  • the signal storage section 74D of the data storage section 52 stores time data (N bits of DATA[1] to DATA[N]) at the time when the output signal VCO is inverted. Note that the operation at time t41 is substantially the same as the operation at time t36 shown in FIG. 22.
  • the signal control unit 73D stops storing the time code in the signal storage unit 74D at a second timing (time t41 shown in FIG. 21).
  • the data acquired here are P-phase data at the reset level and D-phase data at the signal level when performing CDS processing.
  • the LATSEL[0] signal becomes Hi, and then the LATSEL[1] signal becomes Hi.
  • the reset level is acquired by the LATSEL[0] signal, and the signal level is acquired by LATSEL[1].
  • the reset level and signal level are output alternately at read timing.
  • the state is the same as at time t31 described above, and the next 1V (one vertical scanning period) is driven.
  • the first circuit 910 generates, based on one input signal, the first output signal with a delayed inversion timing of the input signal, and the activation signal that activates the second circuit 920. Output a signal. This allows the output of the second circuit 920 to be delayed from the output of the first circuit 910. Thereby, a pulse signal can be generated. By using the generated pulse signal to control the latch, power consumption can be suppressed.
  • the output signal VCO remains in the Hi state, as shown by the broken line of the output signal VCO shown in FIG.
  • the signal control units 73P and 73D continue to write the signal flowing to the signal input/output unit 75 into the latch while the output signal VCO is Hi.
  • the inverters in the signal storage units 74P and 74D continue to operate, resulting in increased power consumption.
  • the signal control units 73P and 73D write to the signal storage units 74P and 74D during a short period when the output signal VCO of the arithmetic circuit 930 is Hi. That is, in the signal control units 73P and 73D, the switch T (switches Tp, Td) is closed to write data, and the switch T (switches Tp, Td) is opened to confirm the data. In this way, by closing and opening the switch T in a pulsed manner at the timing of inversion of the output signal VCO, unnecessary power consumption in the time code writing operation can be reduced. Further, power can be reduced with a circuit having a relatively small area.
  • the pulsed output signal VCO can also be generated by branching the input signal into two paths, providing a delay circuit in one of the paths, and performing a logical operation on the two branched signals.
  • the delay in the delay circuit varies, and there have been cases where a sufficient width of the output signal VCO cannot be obtained. Therefore, care must be taken in designing, and there is a possibility that the circuit scale will become large.
  • the first output signal and activation signal are generated from one input signal without branching the input signal.
  • the activation of the second circuit 920 is delayed with respect to the output of the first circuit 910, and the delayed second output signal can be generated more appropriately, and there is no need to increase the circuit scale.
  • FIG. 23 is a circuit diagram showing an example of the configuration of the second circuit 920 according to the first modification of the second embodiment.
  • FIG. 23 shows the configuration around the transistor 921.
  • the first modification of the second embodiment differs from the second embodiment in that a current source 925 is provided.
  • the second circuit 920 further includes a current source 925.
  • Current source 925 is connected in parallel with transistor 921.
  • a current source 925 with a slight current leakage is used as the current source 925.
  • the leakage current passes through the current source 925.
  • the current value is controlled by controlling the off-voltage of the transistor 921, there is no need to consider the settling time of the bias line.
  • a current source 925 may be provided. Also in this case, the same effects as in the second embodiment can be obtained.
  • FIG. 24 is a circuit diagram showing an example of the configuration of a second circuit 920 according to a second modification of the second embodiment.
  • FIG. 24 shows the configuration around the transistor 921.
  • the first modification of the second embodiment differs from the second embodiment in that a transistor 926 is provided.
  • the second circuit 920 further includes a transistor 926.
  • Transistor 926 is diode-connected and connected in parallel with transistor 921.
  • the transistor 926 is composed of, for example, an NMOS transistor.
  • the leakage current passes through the transistor 926.
  • a bias line for the current source is not required, and the number of wiring can be reduced.
  • a diode-connected transistor 926 may be provided. Also in this case, the same effects as in the second embodiment can be obtained.
  • a high-resistance dummy resistor may be provided instead of the transistor 926.
  • FIG. 25 is a circuit diagram showing an example of the configuration of a second circuit 920 according to a third modification of the second embodiment.
  • FIG. 25 shows the configuration around the transistor 921.
  • the third modification of the second embodiment differs from the second modification of the second embodiment in that a diode-connected transistor is further provided.
  • the second circuit 920 further includes transistors 927 and 928.
  • Transistors 927 and 928 are each diode-connected. Transistors 927 and 928 are connected in series and in parallel with transistor 921.
  • the transistor 927 is composed of, for example, a PMOS transistor.
  • Transistor 928 is composed of, for example, an NMOS transistor.
  • the leakage current passes through transistors 927 and 928.
  • diode-connected transistors 927 and 928 may be provided. Also in this case, the same effects as the second modification of the second embodiment can be obtained.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 26 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 27 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at, for example, the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield inside the vehicle.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 27 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. By determining the following, it is possible to extract, in particular, the closest three-dimensional object on the path of vehicle 12100, which is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as vehicle 12100, as the preceding vehicle. can. Furthermore, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging units 12031, 12101, 12102, 12103, 12104, 12105, etc. among the configurations described above.
  • the solid-state imaging device 1 of FIG. 1 can be applied to these imaging units.
  • Each of the plurality of pixels is a physical signal acquisition unit that acquires a physical signal; a comparison unit that compares the physical signal acquired by the physical signal acquisition unit and a reference signal; a signal storage floating section electrically connected to one end of the comparison section; a signal detection section that is electrically connected to the signal storage floating section and detects a comparison result of the comparison section; a signal amplification section that amplifies the detection result of the signal detection section; a signal storage unit that stores a time code; a signal input/output section that inputs and outputs time codes; Based on the comparison result, the time code output from the signal input/output section is controlled to be stored in the signal storage section, and the time code is stored in the signal storage section when the comparison result is reversed.
  • the photodetecting element according to (1) further comprising: (3)
  • the comparison section is a transistor having a gate to which the physical signal acquired by the physical signal acquisition section is input, a source to which the reference signal is input, and a drain electrically connected to the signal storage floating section.
  • the comparison section changes the voltage of the signal storage floating section based on the gate-source voltage of the transistor and the threshold value of the transistor so that the signal detection section can detect it,
  • the photodetection element according to (1) or (2) wherein the signal detection section is arranged within a pixel array section.
  • the photodetection element according to (3) further comprising a capacitor connected between a reference signal generation section that generates the reference signal and a source of the transistor.
  • a signal processing section that performs at least one of subtraction processing between signals stored in at least two signal storage sections and image processing.
  • the first circuit outputs, based on one input signal, a first output signal with a delayed inversion timing of the input signal, and an activation signal that activates the second circuit
  • the second circuit is activated based on the activation signal and outputs a second output signal
  • the calculation circuit is a timing generator that outputs a third output signal by calculating the first output signal and the second output signal.
  • the timing generator according to (15), wherein the activation signal is the first power supply voltage of the second circuit.
  • the timing generator according to any one of (18); a signal storage unit that stores a time code; a signal control unit that performs control to store a time code in the signal storage unit based on the third output signal;
  • An AD converter comprising: (20) The first circuit outputs the first output signal that is inverted at a first timing, The second circuit outputs the second output signal that is inverted at a second timing after the first timing, The arithmetic circuit outputs the third output signal that is inverted at the first timing and the second timing, (19), wherein the signal control unit starts storing the time code in the signal storage unit at the first timing, and stops storing the time code in the signal storage unit at the second timing.
  • 1 solid-state imaging device 11 semiconductor substrate, 21 pixels, 22 pixel array section, 23 time code transfer section, 31 physical signal acquisition section, 32 comparison section, 33 signal accumulation floating section, 34 signal detection section, 41 pixel circuit, 42 ADC , 51 comparison circuit, 52 data storage section, 35 signal amplification section, 71 latch control circuit, 72 latch storage section, 73 signal control section, 74 signal storage section, 75 signal input/output section, 121 photodiode, 900 timing generator, 910 First circuit, 920 Second circuit, 930 Arithmetic circuit

Abstract

［課題］消費電力を低減する。 ［解決手段］光検出素子は、複数の画素を備え、前記複数の画素のそれぞれは、理信号を取得する物理信号取得部と、前記物理信号取得部が取得した物理信号と、参照信号と、を比較する比較部と、前記比較部の一端と電気的に接続され、信号蓄積浮遊部と、前記信号蓄積浮遊部と電気的に接続され、前記比較部の比較結果を検知する信号検知部と、前記信号検知部の検知結果を増幅する信号増幅部と、時刻コードを記憶する信号記憶部と、時刻コードの入出力を行う信号入出力部と、前記比較結果に基づいて、前記信号入出力部から出力される時刻コードを前記信号記憶部に記憶させる制御を行うとともに、前記信号記憶部に記憶される、前記比較結果が反転したときの時刻コードを前記信号入出力部に出力する信号制御部と、を有し、少なくとも２つ以上の前記画素は、並列に動作する。

Description

光検出素子、タイミング発生器及びＡＤ変換器
　本開示による実施形態は、光検出素子、タイミング発生器及びＡＤ変換器に関する。
　光検出素子の信号読み出し側に、ＡＤＣ（Analog to Digital Converter）が設けられる場合がある（特許文献１～３参照）。
国際公開第２０１６／１３６４４８号 国際公開第２０１８／０３７９０２号 国際公開第２０１７／１１９２２０号
　しかしながら、ＡＤＣの低電力化が求められる。
　そこで、本開示では、消費電力を低減することができる光検出素子、タイミング発生器及びＡＤ変換器を提供するものである。
　上記の課題を解決するために、本開示によれば、
　複数の画素を備え、
　前記複数の画素のそれぞれは、
　物理信号を取得する物理信号取得部と、
　前記物理信号取得部が取得した物理信号と、参照信号と、を比較する比較部と、
　前記比較部の一端と電気的に接続され、信号蓄積浮遊部と、
　前記信号蓄積浮遊部と電気的に接続され、前記比較部の比較結果を検知する信号検知部と、
　前記信号検知部の検知結果を増幅する信号増幅部と、
　時刻コードを記憶する信号記憶部と、
　時刻コードの入出力を行う信号入出力部と、
　前記比較結果に基づいて、前記信号入出力部から出力される時刻コードを前記信号記憶部に記憶させる制御を行うとともに、前記信号記憶部に記憶される、前記比較結果が反転したときの時刻コードを前記信号入出力部に出力する信号制御部と、
　を有し、
　少なくとも２つ以上の前記画素は、並列に動作する、光検出素子が提供される。
　それぞれが物理信号を検出する少なくとも２つの画素群と、
　前記信号記憶部に時刻コードを記憶する制御を行うとともに、前記信号記憶部に記憶された時刻コードを更新するか否かを前記画素群ごとに制御する記憶制御部と、
　をさらに備えてもよい。
　前記比較部は、前記物理信号取得部が取得した物理信号が入力されるゲートと、前記参照信号が入力されるソースと、前記信号蓄積浮遊部と電気的に接続されるドレインと、を有するトランジスタを含み、
　前記比較部は、前記トランジスタのゲート－ソース間電圧と、前記トランジスタの閾値と、に基づいて、前記信号検知部が検知可能なように、前記信号蓄積浮遊部の電圧を変化させ、
　前記信号検知部は、画素アレイ部内に配置されてもよい。
　前記参照信号を生成する参照信号生成部と、前記トランジスタのソースと、の間に接続されるキャパシタをさらに備えてもよい。
　前記トランジスタのソースと、前記トランジスタのゲートと、の間に接続され、前記トランジスタのソースと、前記トランジスタのゲートと、を所定のタイミングで電気的に接続させる接続部をさらに備えてもよい。
　前記比較部は、複数の前記物理信号取得部で共有されてもよい。
　前記信号増幅部は、正帰還回路であってもよい。
　前記物理信号取得部、前記比較部、前記信号蓄積浮遊部、前記信号検知部、前記信号増幅部、前記信号制御部、前記信号記憶部、及び、前記信号入出力部は、少なくとも２以上の半導体チップに亘って配置されてもよい。
　前記信号入出力部は、複数の前記物理信号取得部で共有されてもよい。
　前記信号入出力部は、フリップフロップを含んでもよい。
　前記信号入出力部は、トライステートインバータを含んでもよい。
　前記信号記憶部は、少なくとも２つ設けられてもよい。
　前記信号入出力部は、少なくとも２つの前記信号記憶部のそれぞれに対応するように、少なくとも２つ設けられてもよい。
　少なくとも２つの前記信号記憶部に記憶される信号同士の減算処理、及び、画像処理の少なくとも１つを行う信号処理部をさらに備えてもよい。
　本開示によれば、第１回路と、第２回路と、演算回路と、を備え、
　前記第１回路は、１つの入力信号に基づいて、前記入力信号の反転タイミングを遅延した第１出力信号、及び、前記第２回路を起動させる起動信号を出力し、
　前記第２回路は、前記起動信号に基づいて起動し、第２出力信号を出力し、
　前記演算回路は、前記第１出力信号及び前記第２出力信号を演算することにより、第３出力信号を出力する、タイミング発生器が提供される。
　前記起動信号は、前記第２回路の第１電源電圧であってもよい。
　前記第２回路は、前記第２回路が起動していない期間における、前記第１回路の第２電源電圧であってもよい。
　前記第１回路、及び、前記第２回路は、直列に接続された第１正帰還回路、及び、第２正帰還回路を含んでもよい。
　本開示によれば、タイミング発生器と、
　時刻コードを記憶する信号記憶部と、
　前記第３出力信号に基づいて、時刻コードを前記信号記憶部に記憶させる制御を行う信号制御部と、
　を備える、ＡＤ変換器が提供される。
　前記第１回路は、第１タイミングにおいて反転する前記第１出力信号を出力し、
　前記第２回路は、前記第１タイミングの後の第２タイミングにおいて反転する前記第２出力信号を出力し、
　前記演算回路は、前記第１タイミング及び前記第２タイミングにおいて反転する前記第３出力信号を出力し、
　前記信号制御部は、前記第１タイミングにおいて、前記信号記憶部への時刻コードの記憶を開始させ、前記第２タイミングにおいて、前記信号記憶部への時刻コードの記憶を停止させてもよい。
本開示に係る固体撮像装置の概略構成を示す図である。 画素の詳細構成例を示すブロック図である。 ２枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 ２枚の半導体基板を積層することで固体撮像装置を構成する場合の概略構成を示す図である。 ３枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 ３枚の半導体基板を積層することで固体撮像装置を構成する場合の概略構成を示す図である。 第１実施形態による固体撮像装置の構成の一例を示す図である。 第１実施形態による比較回路の構成の一例を示す回路図である。 第１実施形態によるデータ記憶部の構成の一例を示す回路図である。 第１実施形態による比較回路及びデータ記憶部の動作の一例を示すタイミングチャートである。 第１実施形態の第１変形例による比較回路の構成の一例を示す回路図である。 第１実施形態の第２変形例による比較回路の構成の一例を示す回路図である。 第１実施形態の第２変形例による比較回路及びデータ記憶部の動作の一例を示すタイミングチャートである。 第１実施形態の第３変形例による比較回路の構成の一例を示す回路図である。 第１実施形態の第４変形例による比較回路の構成の一例を示す回路図である。 第１実施形態の第５変形例による比較回路の構成の一例を示す回路図である。 第１実施形態の第６変形例による画素アレイ部の画素群の一例を示す図である。 図１５Ａの一変形例を示す図である。 第２実施形態によるタイミング発生器の構成の一例を示すブロック図である。 第２実施形態によるタイミング発生器の動作の一例を示すタイミングチャートである。 第２実施形態による比較回路及びデータ記憶部の構成の一例を示す図である。 第２実施形態による比較回路の構成の一例を示す回路図である。 第２実施形態によるデータ記憶部の構成の一例を示す図である。 第２実施形態による比較回路及びデータ記憶部の動作の一例を示すタイミングチャートである。 第２実施形態による比較回路における電圧の時間変化の一例を示す図である。 第２実施形態の第１変形例による第２回路の構成の一例を示す回路図である。 第２実施形態の第２変形例による第２回路の構成の一例を示す回路図である。 第２実施形態の第３変形例による第２回路の構成の一例を示す回路図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、図面を参照して、光検出素子、タイミング発生器及びＡＤ変換器の実施形態について説明する。以下では、光検出素子、タイミング発生器及びＡＤ変換器の主要な構成部分を中心に説明するが、光検出素子、タイミング発生器及びＡＤ変換器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
＜固体撮像装置の概略構成例＞
　図１は、本開示に係る固体撮像装置（光検出素子）の概略構成を示している。
　図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３も設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、DAC（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
　２次元アレイ状に配列された画素２１のそれぞれには、図２を参照して後述するように、画素回路４１とADC４２が設けられており、画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、アナログの画素信号SIGに変換して出力する。
　画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。DAC２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号SIGをデジタルの信号に変換（AD変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号SIGは、出力部２８から固体撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
　タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、DAC２５、垂直駆動回路２７等に供給する。
　固体撮像装置１は、以上のように構成されている。なお、図１では、上述したように、固体撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、図３Ａ、図３Ｂ、図４Ａ、及び、図４Ｂを参照して後述するように、固体撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
＜画素の詳細構成例＞
　図２は、画素２１の詳細構成例を示すブロック図である。
　画素２１は、画素回路４１とADC（AD変換器）４２で構成されている。
　画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてADC４２に出力する。ADC４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
　ADC４２は、比較回路５１とデータ記憶部５２で構成される。
　比較回路５１は、DAC２５から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較回路５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
　比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（PFB:positive feedback）６３により構成されるが、詳細は図３を参照して後述する。
　データ記憶部５２には、比較回路５１から出力信号VCOが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すWR信号、画素信号の読み出し動作であることを表すRD信号、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するWORD信号が、垂直駆動回路２７から供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
　データ記憶部５２は、WR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、時刻コードを記憶するラッチ記憶部７２で構成される。
　ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路５１から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
　参照信号REFの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
　ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
　以下では、時刻コードの書き込み動作においてラッチ記憶部７２に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部７２から読み出される出力信号VCOが反転したときの反転時刻コードである、画素信号SIGがその時刻の基準電圧であったことを示すデジタル化された画素データを、AD変換画素データとも称する。
＜複数基板構成の第１例＞
　図３Ａは、２枚の半導体基板を積層することで固体撮像装置を構成する概念図である。図３Ｂは、２枚の半導体基板を積層することで固体撮像装置を構成する場合の概略構成を示す図である。
　図３Ａは、上側基板１１Aと下側基板１１Cの２枚の半導体基板１１を積層することで固体撮像装置１を構成する概念図を示している。
　上側基板１１Aには、フォトダイオード１２１を含む画素回路４１が少なくとも形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。上側基板１１Aと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
　図３Ｂは、上側基板１１Aと下側基板１１Cのそれぞれに形成される回路構成例を示している。
　上側基板１１Aには、画素回路４１が配置されている。下側基板１１Cには、時刻コード転送部２３、画素駆動回路２４、DAC２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、タイミング生成回路２９、及び、電圧生成部３０が形成されている。
　上側基板１１Aに配置される画素信号接続部２４ａは、下側基板１１Cに配置される画素駆動回路２４と接続されている。上側基板１１Aに配置されるDAC信号接続部２５ａは、下側基板１１Cに配置されるDAC２５と接続されている。上側基板１１Aに配置される電圧接続部３０ａは、下側基板１１Cに配置される電圧生成部３０と接続されている。
＜複数基板構成の第２例＞
　図４Ａは、３枚の半導体基板を積層することで固体撮像装置を構成する概念図である。図４Ｂは、３枚の半導体基板を積層することで固体撮像装置を構成する場合の概略構成を示す図である。
　図４Ａは、上側基板１１A、中間基板１１B、及び、下側基板１１Cの３枚の半導体基板１１を積層することで、固体撮像装置１を構成する概念図を示している。
　上側基板１１Aには、フォトダイオード１２１を含む画素回路４１と、比較回路５１の少なくとも一部の回路が形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２の少なくとも一部と時刻コード転送部２３が少なくとも形成されている。中間基板１１Bには、上側基板１１Aに配置されない比較回路５１の残りの回路、及び、下側基板１１Cに配置されないデータ記憶部５２の残りの回路が形成されている。上側基板１１Aと中間基板１１B、及び、中間基板１１Bと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
　図４Ｂは、上側基板１１A、中間基板１１B、及び、下側基板１１Cのそれぞれに形成される回路構成例を示している。
　図４Ｂの例では、上側基板１１Aに配置した回路は、図３Ｂに示した上側基板１１Aの回路と同じである。中間基板１１Bには、DAC２５が配置されている。下側基板１１Cには、時刻コード転送部２３が配置されている。
　中間基板１１Bに配置される接続部２８ａは、下側基板１１Cに配置される出力部２８と接続されている。
＜第１実施形態＞
　図５は、第１実施形態による固体撮像装置１の構成の一例を示す図である。なお、第１実施形態は、図４Ａ及び図４Ｂに示す、３枚の半導体基板を積層することで固体撮像装置を構成する場合である。
　固体撮像装置１は、物理信号取得部３１と、比較部３２と、信号蓄積浮遊部３３と、信号検知部３４と、信号増幅部３５と、信号制御部７３と、信号記憶部７４と、信号入出力部７５と、を備える。
　物理信号取得部３１は、物理信号を取得する。物理信号取得部３１は、例えば、フォトダイオード１２１に対応する。この場合、物理信号は、画素信号である。
　比較部３２は、物理信号取得部３１が取得した物理信号と、参照信号REFと、を比較する。比較部３２は、例えば、図６を参照して後で説明するトランジスタ８８に対応する。
　信号蓄積浮遊部３３は、比較部３２の一端と電気的に接続されている。信号蓄積浮遊部３３は、電気的にフローティング状態で信号（電荷）を蓄積する。
　信号検知部３４は、信号蓄積浮遊部３３に蓄積された物理信号を検知する。信号検知部３４は、図６を参照して後で説明する、差動入力回路６１のうちのトランジスタ８６に対応する。
　信号増幅部３５は、信号検知部３４の検知結果を増幅する。信号増幅部３５は、図６を参照して後で説明する、正帰還回路６３に対応する。
　信号制御部７３は、書き込み動作において、比較部３２の比較結果に基づいて、信号入出力部７５から出力される時刻コードを信号記憶部７４に記憶させる制御を行う。また、信号制御部７３は、読み出し動作において、信号記憶部７４に記憶される、比較結果が反転したときの時刻コードを信号入出力部７５に出力する。信号制御部７３は、図２に示すラッチ制御回路７１に対応する。
　信号記憶部７４は、時刻コードを記憶する。信号記憶部７４は、図２に示すラッチ記憶部７２に対応する。
　信号入出力部７５は、時刻データの入出力（転送）を行う。信号入出力部７５は、図２に示す時刻コード転送部２３に対応する。
　図５には、複数の画素が示されている。少なくとも２つ以上の画素２１は、並列に動作する。
　また、それぞれの画素２１には、初期化部、個別制御部、共通制御部、及び、参照信号生成部が接続されている。
　図６は、第１実施形態による比較回路５１の構成の一例を示す回路図である。図６は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。なお、図６には、画素回路４１も示されている。
　差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号SIGと、DAC２５から出力された参照信号REFとを比較し、画素信号SIGが参照信号REFよりも高いときに所定の信号（電流）を出力する。
　差動入力回路６１は、比較部３２を構成するトランジスタ８８、信号蓄積浮遊部３３を初期化するトランジスタ８９、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。
　トランジスタ８８は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８６、及び８９は、PMOS(Positive Channel MOS)トランジスタで構成される。
　トランジスタ８８のソースには、DAC２５から出力された参照信号REFが入力され、トランジスタ８８のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ８８のドレインは、信号蓄積浮遊部３３と電気的に接続される。ゲートソース間電圧が閾値電圧を越えると、トランジスタ８８がオンし、トランジスタ８８のドレインの電荷がトランジスタ８８のソースに引き抜かれる。
　トランジスタ８９のソースは、電源電圧VDD1に接続されている。トランジスタ８８のドレインは、信号蓄積浮遊部３３、トランジスタ８８、１２４のドレイン、及び、トランジスタ８６のゲートに接続されている。トランジスタ８９のゲートには、初期化信号xPINIが供給される。
　トランジスタ８８のドレインからトランジスタ８８のソースに電荷が引き抜かれることにより、トランジスタ８６のゲートへの入力電圧が低くなり、トランジスタ８６がオンする。すなわち、信号検知部３４が動作する。
　電圧変換回路６２は、例えば、NMOS型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ９１のゲートは、電源電圧VDD2に接続されている。
　差動入力回路６１を構成するトランジスタ８６、８８、８９は、電源電圧VDD1までの高電圧で動作する回路であり、正帰還回路６３は、電源電圧VDD1よりも低い電源電圧VDD2で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号HVOを、正帰還回路６３が動作可能な低電圧の信号（変換信号）LVIに変換して、正帰還回路６３に供給する。
　正帰還回路６３は、差動入力回路６１からの出力信号HVOが電源電圧VDD2に対応する信号に変換された変換信号LVIに基づいて、画素信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。
　正帰還回路６３は、３つのトランジスタ１０１乃至１０３、及び、NOR回路１１０で構成される。NOR回路１１０は、４つのトランジスタ１０６乃至１０９で構成される。ここで、トランジスタ１０１、１０２、１０６、及び１０７は、PMOSトランジスタで構成され、トランジスタ１０３、１０８、及び１０９は、NMOSトランジスタで構成される。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０６及び１０８のゲートに接続されている。トランジスタ１０１及び１０６のソースは、電源電圧VDD2に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０７、１０８及び１０９のドレインと接続されている。トランジスタ１０３、１０８、及び、１０９のソースは、所定の電圧VSSに接続されている。トランジスタ１０１と１０３のゲートには、それぞれ初期化信号INI2、INI1が供給される。トランジスタ１０７、１０９のゲートには、FORCE信号が供給される。
　トランジスタ１０６乃至１０９はNOR回路１１０を構成し、トランジスタ１０７乃至１０９のドレインどうしの接続点は、比較回路５１が出力信号VCOを出力する出力端となっている。
　なお、図６に示すように、１つのトランジスタ８８に、複数の画素回路４１－１乃至４１－Ｎが接続されている。すなわち、トランジスタ８８は、複数のフォトダイオード１２１で共有される。同様に、図７に示す信号入出力部７５Ｐ、７５Ｄは、複数のフォトダイオード１２１で共有される。
＜画素回路の詳細構成例＞
　図６を参照して、画素回路４１の詳細構成について説明する。
　画素回路４１は、光電変換素子としてのフォトダイオード（PD）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、FD(浮遊拡散層)１２５、ゲイン制御トランジスタ１２６、及び、キャパシタ１２７で構成されている。
　排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
　転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をFD１２５に転送する。リセットトランジスタ１２４ならびにトランジスタ１２７は、FD１２５に保持されている電荷をリセットする。FD１２５は、差動入力回路６１のトランジスタ８８のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８８は、画素回路４１の増幅トランジスタとしても機能する。
　リセットトランジスタ１２４のソースは、ゲイン制御トランジスタ１２６のソース、及び、キャパシタ１２７に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８８、８９のドレインと接続されている。リセット電圧は、初期化信号xPINIで制御されるトランジスタ８９のゲートをLow電圧とすることで、電源電圧VDD1を導通させてリセット電圧とする。
　ゲイン制御トランジスタ（切替部）１２６は、転送トランジスタ１２３とリセットトランジスタ１２４との間に接続される。ゲイン制御トランジスタ１２６のゲートには、駆動信号FDGが入力される。駆動信号FDGがアクティブ状態になると、ゲイン制御トランジスタ１２６のゲイン制御ゲートが導通状態となり、FD１２５が、容量を付加するキャパシタ（付加容量部）１２７と電気的に接続される。これにより、信号検出の感度を制御することができる。
　図７は、第１実施形態によるデータ記憶部５２の構成の一例を示す回路図である。
　データ記憶部５２は、信号制御部７３Ｐ、７３Ｄと、信号記憶部７４Ｐ、７４Ｄと、信号入出力部７５Ｐ、７５Ｄと、を有する。なお、図７には、双方向バッファ回路７６Ｐ、７６Ｄ、信号処理部７７、及び、入出力部７８も示されている。
　信号制御部７３Ｐ、７３Ｄは、図２に示すラッチ制御回路７１に対応する。信号記憶部７４Ｐ、７４Ｄは、図２に示すラッチ記憶部７２に対応する。信号入出力部７５Ｐ、７５Ｄは、図２に示す時刻コード転送部２３に対応する。信号処理部７７及び入出力部７８は、図４Ｂに示す出力部２８に対応する。
　図５に示すデータ記憶部５２は、P相期間におけるリセットレベルの取得を行う信号制御部７３Ｐ、信号記憶部７４Ｐ及び信号入出力部７５Ｐと、D相期間（データ（画素信号）取得期間）におけるデータ（画素信号）レベルの取得を行う信号制御部７３Ｄ、信号記憶部７４Ｄ及び信号入出力部７５Ｄと、に分けて構成される。
　信号入出力部７５Ｐ、７５Ｄは、図１に示す時刻コード発生部２６に対応するデジタルコード生成部７９からデジタルの時刻コードが供給され、信号記憶部７４Ｐ、７４Ｄから信号入出力部７５Ｐ、７５Ｄに出力された信号は、信号処理部７７及び入出力部７８を介して出力される。
　信号入出力部７５Ｐ、７５Ｄは、例えば、リピータである。また、信号入出力部７５Ｐ、７５Ｄは、例えば、N個のシフトレジスタそれぞれは、複数のD-F/F（D-フリップフロップ）からなる。なお、信号入出力部７５Ｐ、７５Ｄは、フリップフロップに代えて、トライステートインバータを含んでもよい。
　双方向バッファ回路７６Ｐ、７６Ｄのそれぞれは、信号記憶部７４Ｐ、７４Ｄと、信号入出力部７５Ｐ、７５Ｄと、の間に接続されている。双方向バッファ回路７６Ｐ、７６Ｄは、書き込み制御信号WRと読み出し制御信号RDに基づいて、信号記憶部７４Ｐ、７４Ｄに対する時刻コードの書き込み動作と読み出し動作を切り替える。
　信号処理部７７は、第１信号処理部７７ａと、第２信号処理部７７ｂと、を有する。
　第１信号処理部（CDS部）７７ａは、P相期間におけるリセットレベルと、D相期間におけるデータレベルと、の差分を求める相関二重サンプリング処理を行う。
　第２信号処理部（DSP部）７７ｂは、第１信号処理部７７ａから出力された信号に、デジタル信号処理を行う。このデジタル信号処理には、例えば、画像のホワイトバランスの調整、色補間（色補正）、及び、圧縮のほかに、異常なデジタル出力をした不良画素の補正などの画像処理が含まれる。
　入出力部７８は、第２信号処理部７７ｂにより処理された信号を出力する。
　なお、図６及び図７に示す第１実施形態は、図４Ａ及び図４Ｂに示すように、３枚の半導体基板１１を積層する場合を示す。上側基板１１Aには、例えば、画素回路４１、リセットトランジスタ１２４、FD１２５、ゲイン制御トランジスタ１２６、及び、トランジスタ８８等が配置されている。中間基板１１Bには、例えば、差動入力回路６１のうちトランジスタ８６、８９、電圧変換回路６２、並びに、データ記憶部５２のうち信号制御部７３Ｐ及び信号記憶部７４Ｐ等が配置されている。下側基板１１Cには、例えば、データ記憶部５２のうち信号制御部７３Ｄ及び信号記憶部７４Ｄ、並びに、信号入出力部７５Ｐ、７５Ｄ等が配置されている。
＜画素部タイミングチャート＞
　図８は、第１実施形態による比較回路５１及びデータ記憶部５２の動作の一例を示すタイミングチャートである。
　時刻ｔ１は、１V（１垂直走査期間）の開始時刻である。
　初めに、時刻ｔ２において、リセットトランジスタ１２４及びゲイン制御トランジスタ１２６がオンされることにより、FD１２５の電荷がリセットされる。また、時刻ｔ２において、トランジスタ８９のゲートに供給される初期化信号xPINIがLowに設定され、信号蓄積浮遊部３３が初期状態に設定される。
　時刻ｔ３において、トランジスタ１０３のゲートに供給される初期化信号INI1がHiに設定され、初期化信号INI2もHiに設定されているため、正帰還回路６３が初期状態に設定される。また、トランジスタ１０７、１０９のゲートに入力されるFORCE信号がLowに設定される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。その後、初期化信号INI1、INI2がLowに戻される。
　時刻ｔ４において、LATSEL_P信号がHiに設定されることで信号記憶部７４Ｐが有効になる。その後、初期化信号xPINIがHiに戻されて比較回路５１が動作可能状態になり、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。参照信号REFの掃引に伴い、信号入出力部７５Ｐは、時刻コードを転送する。時刻コードは、タイミングずれによるデータ破壊に耐性のあるグレイコードが望ましい。
　参照信号REFの電圧と画素信号SIGの電圧との差（ゲート－ソース間電圧）がトランジスタ８８の閾値電圧よりも大きくなった時刻ｔ５において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOは、上述したように正帰還回路６３によって反転が高速化される。また、データ記憶部５２の信号記憶部７４Ｐでは、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
　その後、FORCE信号がHiに設定され、反転しなかった画素回路４１の正帰還回路６３が強制的に反転され最終値のコードが取得される。また、参照信号REFが所定の電圧まで持ち上げられる。また、LATSEL_P信号がLowに戻されることにより、信号記憶部７４Ｐへの書き込みが無効化される。
　続いて、D相レベル（信号レベル）の取得のため、再度回路が初期化される。
　時刻ｔ６において、トランジスタ８９のゲートに供給される初期化信号xPINIがLowに設定され、信号蓄積浮遊部３３が初期状態に設定される。
　時刻ｔ７において、初期化信号INI1がHiに設定され、初期化信号INI2もHiに設定されているため、正帰還回路６３が再び初期状態に設定される。
　時刻ｔ８において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がFD１２５に転送される。
　その後、初期化信号INI1、INI2がLowに戻されたる。
　時刻ｔ９において、LATSEL_D信号がHiに設定されることで信号記憶部７４Ｄが有効になる。その後、初期化信号xPINIがHiに戻されて比較回路５１が動作可能状態になり、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。参照信号REFの掃引に伴い、信号入出力部７５Ｄは、時刻コードを転送する。時刻コードは、タイミングずれによるによるデータ破壊に耐性のあるグレイコードが望ましい。
　参照信号REFの電圧と画素信号SIGの電圧との差（ゲート－ソース間電圧）がトランジスタ８８の閾値電圧よりも大きくなった時刻ｔ１０において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOは、正帰還回路６３によって反転が高速化される。また、データ記憶部５２の信号記憶部７４Ｄには、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
　その後、FORCE信号がHiに設定され、反転しなかった画素回路４１の正帰還回路６３が強制的に反転され最終値のコードが取得される。また、LATSEL_D信号がLowに戻されることにより、信号記憶部７４Ｄへの書き込みが無効化される。また、参照信号REFが所定の電圧まで持ち上げられる。
　時刻ｔ１１、ｔ１２、ｔ１３、ｔ１４において、読み出しタイミングを制御するWORD_P信号及びWARD_DがHiとなり、Nビットのラッチ信号Col[n]（ｎ＝１乃至N）（不図示）が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS処理する際のリセットレベルのP相データ、及び、データ信号レベルのD相となる。時刻ｔ１５は、上述した時刻ｔ１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
　以上の画素２１の駆動によれば、最初に、P相データ（リセットレベル）が取得され、次に、D相データ（信号レベル）が取得され、次に、P相データ及びD相データが同時に読み出される。
　なお、全ての動作が画素並列で実効され、各々の画素２１のデータ取得（A/D変換）が終了したら、信号入出力部７５Ｐ、７５Ｄを通してデータが画素アレイ部２２外へ出力される。信号入出力部７５Ｐ、７５Ｄが各々のラッチ群（P相、D相それぞれ）ごとに設けられているため、同時に読み出すことが可能となる。
　以上の動作により、図６における画素４１－Ｎにおいて、Ｎ＝１の場合、各画素に１つのＡ／Ｄ変換機が具備されるため、固体撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の固体撮像装置で必要であった、画素信号SIGを出力する画素を選択するための選択トランジスタ等も不要である。
　図８を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかし、図８において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
　以上のように、第１実施形態によれば、比較部３２としてのトランジスタ８８は、ゲートに入力される物理信号としての画素信号SIGと、ソースに供給される参照信号REFと、を比較する。トランジスタ８８のゲート－ソース間電圧がトランジスタ８８の閾値よりも大きくなった際に、トランジスタ８８がオンして、トランジスタ８８のドレイン側の電荷がソース側に引き抜かれる。電荷が引き抜かれることにより、信号検知部３４としてのトランジスタ８６のゲートの入力電圧が低くなる。これにより、信号検知部３４としてのトランジスタ８６がオンする。
　また、第１実施形態では、２つの信号入出力部７５Ｐ、７５Ｄが設けられる。これにより、P相期間におけるリセットレベルと、D相期間におけるデータレベルと、を同時に読み出すことができ、また、高速化することができる。また、制御もP相とD相とを個別に行うことができ、配線及び回路を簡略化することができる。
　なお、信号入出力部７５Ｐ、７５Ｄは、例えば、それぞれの別の基板であるに中間基板１１B及び下側基板１１Cに分けて配置されてもよい。しかし、信号入出力部７５Ｐ、７５Ｄは、同じ基板に配置される場合、効率を向上させることができる。
　また、第１実施形態では、信号制御部７３Ｐ及び信号記憶部７４Ｐ、並びに、信号制御部７３Ｄ及び信号記憶部７４Ｄは、それぞれ別の基板である中間基板１１B及び下側基板１１Cに配置されている。しかし、信号制御部７３Ｐ及び信号記憶部７４Ｐ、並びに、信号制御部７３Ｄ及び信号記憶部７４Ｄは、同じ基板に配置されてもよい。
＜第１比較例＞
　第１比較例として、差動入力回路６１が差動対トランジスタを有する場合について説明する。
　第１比較例では、差動対トランジスタ（例えば、図１９に示すトランジスタ８１、８２）のそれぞれのゲートに、画素信号SIG及び参照信号REFが供給される。この場合、差動入力回路６１を動作させるために、直流電流を流す電流源（例えば、図１９に示すトランジスタ８５）が必要になる。
　これに対して、第１実施形態では、電流源が設けられず、定電流を流す必要がない。これにより、消費電力を低減することができる。
＜第２比較例＞
　第２比較例として、ADC４２が画素アレイ部２２の外に配置される場合について説明する。
　第２比較例では、複数の画素２１を有するカラム（画素列）ごとにAD変換が行われる。画素列ごとに、複数の画素と比較回路（カラム処理部）との間を接続する垂直信号線が設けられる。垂直信号線は、画素アレイ部２２内の画素数が大きいほど長くなる。トランジスタ８８のドレインからソースに電荷が引き抜かれる際に、垂直信号線の距離分の寄生容量の影響により、ストリーキングが発生する可能性がある。
　これに対して、第１実施形態では、ADC４２が画素アレイ部２２内に配置される。この場合、画素２１ごとにAD変換が行われ、信号検知部３４としてのトランジスタ８６が画素アレイ部２２内に配置されるため、電荷の引き抜きが行われる配線は画素２１内に配置される。電荷の引き抜きが行われる配線の距離は、例えば、トランジスタ８８のドレインからトランジスタ８６のゲートまでの距離である。この結果、信号検知部３４までの配線距離を短くすることができ、寄生容量によるストリーキングの発生を抑制することができる。
＜第１実施形態の第１変形例＞
　図９は、第１実施形態の第１変形例による比較回路５１の構成の一例を示す回路図である。第１実施形態の第１変形例は、キャパシタ９０が設けられる点で、第１実施形態とは異なっている。
　固体撮像装置１は、キャパシタ９０をさらに備える。キャパシタ９０は、DAC２５と、トランジスタ８８のソースと、の間に接続される。キャパシタ９０の一端は、DAC２５に接続されている。キャパシタ９０の他端は、トランジスタ８８のソースに接続されている。
　第１実施形態の第１変形例における固体撮像装置１のその他の構成は、第１実施形態の対応する構成と同様でよい。また、第１実施形態の第１変形例による比較回路５１及びデータ記憶部５２の動作は、第１変形例とほぼ同じである。
　トランジスタ８８のソースの容量をＣcとし、残りの寄生容量をＣsとすると、外部（DAC２５）から見える容量Ｃtotalは、式１により表される。
　Ｃtotal＝Ｃc×Ｃs／（Ｃc＋Ｃs）　（式１）
　従って、容量Ｃtotalは、分圧によって、外部から小さく見える。これにより、容量変動のキックバックの影響を小さくすることができる。例えば、先に反転した画素の周りにまだ反転していない画素があった場合、参照信号REFの電圧が負荷容量の変動により歪む影響を受け、本来のAD変換が正しく行えず入出力特性が歪む現象が発生する可能性がある。この現象は、一般的にはストリーキングと呼ばれる。キャパシタ９０を設けることにより、ストリーキングを軽減することができる。
　また、キャパシタ９０を設けることによって、信号蓄積浮遊部３３にある電荷がADC２５へ直接流れ込まず、電荷の移動が制限されるため、低消費電力化が可能となる。
　第１実施形態の第１変形例のように、キャパシタ９０が設けられてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
＜第１実施形態の第２変形例＞
　図１０は、第１実施形態の第２変形例による比較回路５１の構成の一例を示す回路図である。第１実施形態の第２変形例は、接続部としてのトランジスタ９２が設けられる点で、第１実施形態の第１変形例とは異なっている。
　第１実施形態のように、トランジスタ８８のソースにキャパシタ９０を接続したままである場合、例えば、トランジスタ８８が一度オンした後、キャパシタ９０によってトランジスタ８８のソースの電圧がすぐ初期状態に戻らない可能性がある。初期化時において、ノードはトランジスタ８８のオフ時の時定数の抵抗で電荷がディスチャージされる。トランジスタ８８は高抵抗状態になるため、初期化のセトリング時間がかかる。これは、トランジスタ８８のソースに参照信号REFを再度供給する前に、ソースの電圧が戻るまで待つ必要があるためである。
　そこで、固体撮像装置１は、接続部（初期化部）としてのトランジスタ９２をさらに備える。トランジスタ９２は、例えば、PMOSトランジスタで構成される。
　トランジスタ９２は、トランジスタ８８のドレインと、トランジスタ８８のソースと、の間に接続される。トランジスタ９２のドレインは、トランジスタ８８のソース、及び、キャパシタ９０に接続されている。トランジスタのソースは、トランジスタ８８のドレイン、トランジスタ８９のドレイン、及び、トランジスタ８６のゲートに接続されている。トランジスタ９２のゲートには、初期化信号xPINI2が供給される。
　接続部（初期化部）としてのトランジスタ９２は、オンすることにより、トランジスタ８８のソースと、トランジスタ８８のドレインと、を所定のタイミングで電気的に接続させる。なお、所定のタイミングは、例えば、後で説明する図１１に示す初期化信号xPINI2がLowになるタイミングである。すなわち、トランジスタ９２は、トランジスタ８８のソースの電圧を強制的に初期化する。これにより、トランジスタ８８がオンした際にトランジスタ８８のソースに移動した電荷を、トランジスタ８８のドレインに強制的に戻すことができる。この結果、初期化のセトリング時間を短くすることができる。
　また、D相開始前には初期化信号xPINI2を用いて初期化するが、参照信号REFをP相開始時と同じ電圧にすると、信号蓄積浮遊部３３、及び、トランジスタ８８のソースの合計の電荷量が元に戻り同じになる。そのため、D相期間の時に初期化信号xPINIをP相期間の時のように再度制御する必要がない。これにより、初期化信号xPINIを再度制御した場合に起こるｋＴ／Ｃノイズの影響が軽減される。その結果、信号の品質低下、すなわち、画質低下を抑制することができる。
　第１実施形態の第１変形例における固体撮像装置１のその他の構成は、第１実施形態の対応する構成と同様でよい。
　図１１は、第１実施形態の第２変形例による比較回路５１及びデータ記憶部５２の動作の一例を示すタイミングチャートである。
　なお、トランジスタ９２のゲートに供給される初期化信号xPINI2、及び、D相開始前の初期化信号xPINI以外の動作は、第１実施形態を参照して説明した図８と同様である。
　時刻ｔ２において、トランジスタ９２のゲートに供給される初期化信号xPINI2がLowに設定され、トランジスタ８８のソースが初期状態に設定される。これにより、トランジスタ８８のソースの電圧が強制的に初期化される。時刻ｔ４以降、参照信号REFの掃引前に、初期化信号xPINI2は、Hiに戻される。
　時刻ｔ６において、トランジスタ９２のゲートに供給される初期化信号xPINI2がLowに設定され、トランジスタ８８のソースが初期状態に設定される。これにより、トランジスタ８８のソースの電圧が強制的に初期化される。時刻ｔ９以降、参照信号REFの掃引前に、初期化信号xPINI2は、Hiに戻される。
　第１実施形態の第２変形例のように、トランジスタ９２が設けられてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
＜第１実施形態の第３変形例＞
　図１２は、第１実施形態の第３変形例による比較回路５１の構成の一例を示す回路図である。第１実施形態の第３変形例は、電圧変換回路６２のトランジスタ９１のゲートに、電源電圧VDD2に代えて、NOR回路１１０の出力が入力される点で、第１実施形態とは異なっている。
　トランジスタ９１のゲートは、NOR回路１１０の出力端に接続されている。トランジスタ９１のゲートには、NOR回路１１０の出力である出力信号VCOが供給される。これにより、出力信号VCOが反転した場合に、トランジスタ９１をオフし、差動入力回路６１からの電流を遮断することができる。また、電源電圧VDD1よりも電源電圧VDD2が先に電源投入で立ち上がった場合の、電源電圧VDD2から電源電圧VDD1へのラッシュ電流を抑制することが可能となる。
　第１実施形態の第３変形例のように、電圧変換回路６２のトランジスタ９１のゲートの接続が変更されてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。また、第１実施形態の第３変形例に、第１実施形態の第１変形例又は第２変形例を組み合わせてもよい。
＜第１実施形態の第４変形例＞
　図１３は、第１実施形態の第４変形例による比較回路５１の構成の一例を示す回路図である。第１実施形態の第４変形例は、電圧変換回路６２のトランジスタ９１のゲートに、別の電源電圧が入力される点で、第１実施形態とは異なっている。
　トランジスタ９１のゲートには、電源電圧VDD3（バイアス電圧VBIAS）が供給される。バイアス電圧VBIASは、定電圧で動作する正帰還回路６３の各トランジスタを破壊しない電圧に変換する電圧であれば良い。
　第１実施形態の第４変形例のように、電圧変換回路６２のトランジスタ９１のゲートの接続が変更されてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。また、第１実施形態の第４変形例に、第１実施形態の第１変形例又は第２変形例を組み合わせてもよい。
＜第１実施形態の第５変形例＞
　図１４は、第１実施形態の第５変形例による比較回路５１の構成の一例を示す回路図である。第１実施形態の第５変形例は、電圧変換回路６２が設けられない点で、第１実施形態とは異なっている。
　電源電圧VDD1と電源電圧VDD2とが近い電圧である場合、電圧変換回路６２を設けないようにすることができる。これにより、必要なトランジスタの数を減らすことができ、必要な面積を低減することができる。
　なお、電源電圧VDD1及び電源電圧VDD2は、ノードとしてはノイズ影響として異なる電圧であることが望ましい。しかし、電源電圧VDD1及び電源電圧VDD2は、同じ電圧であってもよい。
　また、図１４に示す構成において、画素を高い電源を使用した場合と同じ特性とするためには、画素側の基板電位（Sub電位）を大きく負に設定するなどの動作点の調整が必要となる。
　第１実施形態の第５変形例のように、電圧変換回路６２が設けられなくてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。また、第１実施形態の第５変形例に、第１実施形態の第１変形例又は第２変形例を組み合わせてもよい。
＜第１実施形態の第６変形例＞
　図１５Ａは、第１実施形態の第６変形例による画素アレイ部２２の画素群の一例を示す図である。図１５Ａでは、簡略化のために、水平方向に８画素、垂直方向に６画素の画素アレイ部２２の中に、破線で示す第１画素群ＰＸＧ１と、太線で示す第２画素群ＰＸＧ２と、細線で示す残りの第３画素群ＰＸＧ３とを設ける例を示している。画素アレイ部２２内の画素の数と、画素アレイ部２２内に設けられる画素群の数は任意である。
　第１実施形態の第６変形例は、画素群ごとに個別にライトイネーブル信号を設けて、各画素のラッチ記憶部７２内の画素データを更新するか否かを画素群ごとに設定する点で、第１実施形態とは異なっている。
　図６に示すトランジスタ１０７、１０９のゲートには、FORCE信号に代えて、複数のイネーブル信号ＷＥ１～ＷＥ３のいずれか一つが接続される。後述するように、画素アレイ部２２内の各画素は、複数の画素群のいずれかに属しており、画素群ごとに別個にライトイネーブル信号を有する。各画素の正帰還回路６３は、対応するライトイネーブル信号がイネーブル状態（例えばローレベル）のときに、有効なＶＣＯ信号を出力する。よって、対応するライトイネーブル信号がイネーブル状態でない場合は、正帰還回路６３からは有効なＶＣＯ信号が出力されないため、後段のラッチ記憶部７２に画素データに対応する時刻コードが記憶されない。
　ラッチ記憶部（記憶部）７２は、個々の画素群内の画素２１で検出された物理信号（物理量）に応じたデータを記憶する。
　例えば、画素駆動回路２４又は垂直駆動回路２７に含まれる記憶制御部は、ラッチ記憶部７２にデータを記憶する制御を行うとともに、ラッチ記憶部７２に記憶されたデータを更新するか否かを画素群ごとに制御する。記憶制御部は、ライトイネーブル信号を供給する。
　第１画素群ＰＸＧ１は、水平方向の左端と右端に３画素ずつの画素群を含み、これらの画素群が垂直方向に２画素分の間隔を隔てて配置されている。第２画素群ＰＸＧ２は、合計４つの画素を含み、これら画素は水平方向に４画素分の間隔を隔てて、かつ垂直方向に２画素分の間隔を隔てて配置されている。第３画素群ＰＸＧ３は、画素アレイ部２２内の第１画素群ＰＸＧ１と第２画素群ＰＸＧ２以外の画素を含んでいる。
　第１画素群ＰＸＧ１内の各画素は、例えばライブビュー（動画）用の画素である。ライブビューは、静止画ほどの解像度は不要であるため、静止画用の画素を間引いた一部の画素からなる第１画素群ＰＸＧ１が用いられる。
　第２画素群ＰＸＧ２内の各画素は、像面位相差検出用の画素である。各画素は２つに分割もしくは，各1画素の半分が遮光されており、分割領域ごとに撮像された光信号から位相差を検出し、例えば焦点調節などを行うために利用される。
　第３画素群ＰＸＧ３内の各画素は、例えば静止画の撮像のために利用される。静止画は、画像の粗さが目立ちやすいため、第１画素群ＰＸＧ１や第２画素群ＰＸＧ２に比べて、より多くの画素数を有するのが望ましい。
　本実施形態では、図１５Ａに示すように、第１画素群ＰＸＧ１内の各画素の画素信号をラッチ記憶部７２に記憶することを許可する第１ライトイネーブル信号ＷＥ１と、第２画素群ＰＸＧ２内の各画素の画素信号をラッチ記憶部７２に記憶することを許可する第２ライトイネーブル信号ＷＥ２と、第３画素群ＰＸＧ３内の各画素の画素信号をラッチ記憶部７２に記憶することを許可する第３ライトイネーブル信号ＷＥ３とを有する。これら第１～第３ライトイネーブル信号ＷＥ１～ＷＥ３のうち１つは、画素ごとに、図６の正帰還回路６３のトランジスタ１０７、１０９のゲートに接続されている。同一の画素群に属する画素内のトランジスタ１０７、１０９のゲートに接続されるライトイネーブル信号の種類は同じである。
　第１ライトイネーブル信号ＷＥ１がイネーブル状態（例えばハイレベル）になると、第１画素群ＰＸＧ１内の全画素の画素データ（正確には、画素信号に応じた時刻コード）が、対応するラッチ記憶部７２に記憶される。これにより、それ以前にラッチ記憶部７２に記憶されていた画素データが更新される。
　同様に、第２ライトイネーブル信号ＷＥ２がイネーブル状態（例えばハイレベル）になると、第２画素群ＰＸＧ２内の全画素の画素データが、対応するラッチ記憶部７２に記憶される。これにより、それ以前にラッチ記憶部７２に記憶されていた画素データが更新される。
　同様に、第３ライトイネーブル信号ＷＥ３がイネーブル状態（例えばハイレベル）になると、第３画素群ＰＸＧ３内の全画素の画素データが、対応するラッチ記憶部７２に記憶される。これにより、それ以前にラッチ記憶部７２に記憶されていた画素データが更新される。
　第１画素群ＰＸＧ１、第２画素群ＰＸＧ２、及び第３画素群ＰＸＧ３内の各画素のラッチ記憶部７２に記憶された画素データを、１フレーム期間内に出力部２８に転送することができれば、次のフレーム期間では、各画素のラッチ記憶部７２内の画素データは不要となるため、新たな画素データを対応するラッチ記憶部７２に記憶することができる。ところが、第３画素群ＰＸＧ３のように画素数が多い領域では、全画素の画素データを１フレーム期間内に出力部２８に転送しきれない可能性がある。特に、画素アレイ部２２の画素数が多くて、かつ第３画素群ＰＸＧ３の画素数も多い場合には、１フレーム期間内に第３画素群ＰＸＧ３内の各画素のラッチ記憶部７２から出力部２８への画素データの転送が終わらないおそれがある。あるいは、第３画素群ＰＸＧ３内の画素の信号読み出し時間が長い場合も、１フレーム期間内に全画素データの出力部２８への転送が終わらないおそれがある。
　そこで、本実施形態では、画素群ごとに個別にライトイネーブル信号を設けて、各画素のラッチ記憶部７２内の画素データを更新するか否かを画素群ごとに設定できるようにする。
　図１５Ａでは、第１ライトイネーブル信号ＷＥ１用の制御配線と、第２ライトイネーブル信号ＷＥ２用の制御配線と、第３ライトイネーブル信号ＷＥ３用の制御配線を、書き込み許可を与える画素上に配置し、書き込み許可を与えない画素上にはできるだけ配置しないようにしている。図１５Ａの各制御配線上の黒丸で示すコンタクトは、該当するライトイネーブル信号により制御される画素を示している。画素アレイ部２２内の各画素には、第１～第３ライトイネーブル信号ＷＥ１～ＷＥ３のいずれか１本が接続される。
　３つの制御配線を図１５Ａのように配置すると、制御配線の配置領域を削減できて各画素の開口率を向上できるという利点がある一方で、画素群内の場所によって、制御配線の配置密度が高くなったり、低くなったりし、配線密度が均一にならない。これにより、感度にばらつきが生じるなどの画素特性にばらつきが生じるおそれもある。
　図１５Ｂは図１５Ａの一変形例を示す図である。図１５Ｂは、画素アレイ部２２内の全画素上に３つの制御配線を配置する例を示している。図１５Ｂの場合、画素アレイ部２２内の全画素に３つの制御配線が配置されており、制御配線の配置密度は均一となり、各画素の開口率及び回路の特性も揃えることができる。
　画素アレイ部２２内の各画素群内の各画素の画素データを読み出す順序は、同じでもよいし、あるいは画素群ごとに異なっていてもよい。
　第１実施形態の第６変形例のように、画素群ごとに個別にライトイネーブル信号を設けて、各画素のラッチ記憶部７２内の画素データを更新するか否かを画素群ごとに設定してもよい。この場合にも、第１実施形態と同様の効果を得ることができる。また、第１実施形態の第５変形例に、第１実施形態の第１～第５変形例を組み合わせてもよい。
＜第２実施形態＞
　図１６は、第２実施形態によるタイミング発生器９００の構成の一例を示すブロック図である。タイミング発生器は、図１８を参照して後で説明するように、例えば、比較回路５１に用いられる。しかし、比較回路５１に限られず、他の回路に用いられてもよい。
　タイミング発生器９００は、第１回路９１０と、第２回路９２０と、演算回路９３０と、を備える。
　第１回路９１０は、１つの入力信号を受けとる。第１回路９１０は、入力信号に基づいて、第１出力信号及び起動信号を生成して出力する。第１出力信号は、入力信号の反転タイミングから遅延している。起動信号は、第２回路９２０を起動させる信号である。
　第２回路９２０は、起動信号に基づいて起動し、第２出力信号を生成して出力する。
　演算回路９３０は、第１出力信号及び第２出力信号を演算することにより、第３出力信号を生成して出力する。演算回路は、例えば、第１出力信号及び第２出力信号の論理演算を行う。
　図１７は、第２実施形態によるタイミング発生器９００の動作の一例を示すタイミングチャートである。
　初期状態において、入力信号は、Hi状態である。
　まず、時刻ｔ２１において、入力信号は、Loになる。これにより、第１回路９１０は、入力信号を受けて、起動信号及び第１出力信号の生成を開始する。
　次に、時刻ｔ２２において、起動信号及び第１出力信号は、Hiになる。第１回路９１０は、第１タイミング（図１７に示す時刻ｔ２２）において反転する第１出力信号及び起動信号を出力する。また、第２回路９２０は、起動信号により起動して、第２出力信号の生成を開始する。
　次に、時刻ｔ２３において、第２出力信号は、Hiになる。第２回路９２０は、第１タイミングの後の第２タイミング（図１７に示す時刻ｔ２３）において反転する第２出力信号を出力する。
　また、演算回路９３０は、第１出力信号及び第２出力信号に基づいて、論理演算を行う。時刻ｔ２２において、第２出力信号がLow状態のまま、第１出力信号がHiになることにより、第３出力信号は、Hiになる。また、時刻ｔ２３において、第１出力信号がHi状態のまま、第２出力信号がHiになることにより、第３出力信号は、Lowになる。すなわち、演算回路９３０は、第１タイミング（図１７に示す時刻ｔ２２）及び第２タイミング（図１７に示す時刻ｔ２３）において反転する第３出力信号を出力する。
　図１７に示すように、時刻ｔ２２から時刻ｔ２３までの間の期間においてHi状態となる、パルス状の第３出力信号が生成される。すなわち、タイミング発生器９００は、入力信号の反転タイミングに応じて遅れたタイミングで、第２出力信号が第１出力信号から遅延する期間に立ち上がる、短いパルス幅を有する第３出力信号を生成する。
　図１８は、第２実施形態による比較回路５１及びデータ記憶部５２の構成の一例を示す図である。
　比較回路５１は、第１回路９１０と、第２回路９２０と、演算回路９３０と、を有する。　なお、図１８に示す例では、画素回路４１及び信号入出力部７５も示されている。また、図１８では、電圧変換回路６２は省略されている。
　画素回路４１は、光電変換素子であるフォトダイオード１２１を含む。なお、画素回路４１は、物理量を検出する物理量検出部を含む回路であってもよい。
　記憶回路５２は、図２におけるデータ記憶部５２に対応する。
　入力信号は、差動入力回路６１の出力信号HVOである。従って、図１７に示す入力信号の反転タイミングは、物理量検出部により検出される物理信号と、参照信号REFと、が略同じになるタイミングである。
　図１９は、第２実施形態による比較回路５１の構成の一例を示す回路図である。
　差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Vbに応じた電流IBを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。
　トランジスタ８１、８２、及び８５は、NMOSトランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOSトランジスタで構成される。
　第１回路９１０は、第１正帰還回路（ＰＦＢ）である。第１回路９１０は、トランジスタ９１１、９１２と、インバータ９１３と、を有する。トランジスタ９１１、９１２は、PMOSトランジスタで構成される。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ９１２のドレイン、及び、インバータ９１３の一端に接続されている。トランジスタ９１１のソースは、電源電圧ノードVDD2に接続されている。トランジスタ９１１のドレインは、トランジスタ９１２のソースと接続されている。第１回路９１０の出力端であるインバータ９１３の他端は、トランジスタ９１２のゲート、及び、演算回路９３０の一方の入力端に接続されている。トランジスタ９１１のゲートには、初期化信号INI2が供給される。
　第２回路９２０は、第２正帰還回路（ＰＦＢ’）であり、第１回路９１０（第１正帰還回路）に直列に接続される。すなわち、第１回路９１０及び第２回路９２０は、直列に接続された第１正帰還回路及び第２正帰還回路を含む。第２回路９２０は、トランジスタ９２１、９２２、９２３と、インバータ９２４と、を有する。トランジスタ９２３は、PMOSトランジスタで構成され、トランジスタ９２１、９２２は、NMOSトランジスタで構成される。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ９２１のドレイン、及び、トランジスタ９２３のソースに接続されている。第２回路９２０の出力端であるトランジスタ９２１のソースは、トランジスタ９２２のドレイン、トランジスタ９２３のドレイン、インバータ９２４の一端、及び、演算回路９３０の他方の入力端に接続されている。トランジスタ９２２のソースは、低電圧VSS（例えば、グランド）に接続されている。インバータ９２４の他端は、トランジスタ９２３のゲートに接続されている。トランジスタ９２１のゲートには、初期化信号INI3が供給される。トランジスタ９２２のゲートには、初期化信号INIが供給される。
　トランジスタ９２１は、第１回路９１０からの起動信号をリーク電流として通過させる起動信号通過部として機能する。
　演算回路９３０は、NOR回路９３１と、NOR回路９３２と、インバータ９３３と、を有する。
　NOR回路９３１の一方の入力端は、第１回路９１０の出力端に接続されている。NOR回路９３１の他方の入力端は、第２回路９２０の出力端に接続されている。NOR回路９３１の出力端は、NOR回路９３２の一方の入力端に接続されている。NOR回路９３２の他方の入力端には、FORCEVCO信号が供給される。NOR回路９３２の出力端は、インバータ９３３の一端に接続されている。演算回路９３０の出力信号VCOは、インバータ９３３の他端から出力される。
　図１９における電圧Vpfb1は、例えば、インバータ９１３の一端における配線の電圧である。図１９における電圧Vpfb2は、例えば、インバータ９２４の一端における配線の電圧である。
　図２０は、第２実施形態によるデータ記憶部５２の構成の一例を示す図である。
　演算回路９３０の出力信号VCOは、マルチプレクサ（ＭＵＸ）である信号制御部７３Ｐ、７３Ｄのそれぞれの一方の入力端に接続されている。信号制御部７３Ｐ、７３Ｄのそれぞれの他方の入力端には、WORD信号が供給される。信号制御部７３Ｐ、７３Ｄのそれぞれの出力は、信号記憶部７４Ｐ、７４Ｄに供給される。
　信号制御部７３Ｐ、７３Ｄは、書き込み動作において、演算回路９３０の出力信号VCO（第３出力信号）に基づいて、信号入出力部７５から出力される時刻コードを信号記憶部７４Ｐ、７４Ｄに記憶させる制御を行う。また。信号制御部７３Ｐ、７３Ｄは、読み出し動作において、信号記憶部７４Ｐ、７４Ｄに記憶される、演算回路９３０の出力信号VCO（第３出力信号）が反転（Lowに遷移）したときの時刻コードを信号入出力部７５に出力する（図２２を参照）。
　リピータである信号入出力部７５は、ローカルビット線（LBL（Local Bit Line））を介して信号記憶部７４Ｐ、７４Ｄへ書き込みを行う。
　スイッチＴ（スイッチＴｐ、Ｔｄ）が閉じることにより信号記憶部７４Ｐ、７４Ｄに書き込みが行われ、スイッチＴ（スイッチＴｐ、Ｔｄ）が開くことにより信号記憶部７４Ｐ、７４Ｄのデータが確定される。
　図２１は、第２実施形態による比較回路５１及びデータ記憶部５２の動作の一例を示すタイミングチャートである。
　時刻ｔ３１は、１V（１垂直走査期間）の開始時刻である。
　初めに、時刻ｔ３２において、リセットトランジスタ１２４及びゲイン制御トランジスタ１２６がオンされることにより、FD１２５の電荷がリセットされる。
　時刻ｔ３３において、参照信号REFが所定の電圧まで持ち上げられる。
　時刻ｔ３４において、初期化信号INI、INI2、INI3がHiに設定され、タイミング発生器９００が初期状態に設定される。初期化信号INI、INI2、INI3がLowに戻された後、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。参照信号REFの掃引に伴い、信号入出力部７５は、時刻コードを転送する。
　なお、初期化信号INI、INI3により、電圧Vpfb1は低電圧VSS、すなわち、グランド電圧になる。従って、第２回路９２０は、第２回路９２０が起動していない期間における、第１回路９１０の第２電源電圧（低電圧VSS）である。
　参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３５において、出力信号VCOが反転（Hiに遷移）される。信号制御部７３Ｐは、第１タイミング（図２１に示す時刻ｔ３５）において、信号記憶部７４Ｐへの時刻コードの記憶を開始させる。
　時刻ｔ３６において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、データ記憶部５２の信号記憶部７４Ｐには、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。信号制御部７３Ｐは、第２タイミング（図２１に示す時刻ｔ３６）において、信号記憶部７４Ｐへの時刻コードの記憶を停止させる。
　時刻ｔ３５から時刻ｔ３５までの期間における詳細な動作について、図２２を参照して説明する。
　図２２は、第２実施形態による比較回路５１における電圧の時間変化の一例を示す図である。なお、図２２は、図２１における時刻ｔ３５、ｔ３６付近を拡大した図でもある。図２２の上段は、電圧Vpfb1の時間変化を示すグラフである。図２２の中段は、電圧Vpfb2の時間変化を示すグラフである。図２２の下段は、出力信号VCOの時間変化を示すグラフである。図２２のグラフの横軸は、時間を示す。図２２のグラフの縦軸は、電圧を示す。
　図２２に示すように、時刻ｔ３５の直前において、出力信号HVOが反転（Hiに遷移）されて、電流が第１回路９１０に流れ、電圧Vpfb1が徐々に持ち上げられる。時刻ｔ３５において、電圧Vpfb1がインバータ９１３の閾値を超える。これにより、トランジスタ９１２がオンする。この結果、電圧Vpfb1は、正帰還により急激に上昇し、電圧VDD2になる。電圧Vpfb1がHiであり、電圧Vpfb2がLowのままであるため、出力信号VCOは、時刻ｔ３５において、反転（Hiに遷移）される。
　また、時刻ｔ３５以降、第１回路９１０は、第２回路９２０の電源として機能する。その後、差動入力回路６１から第１回路９１０に流れる電流は、オフ状態のトランジスタ９２１を介して、リーク電流として第２回路９２０に流れる。これにより、電荷が第２回路９２０に蓄積され、電圧Vpfb2が徐々に持ち上げられる。従って、起動信号は、第２回路の第１電源電圧（電圧VDD2）である。
　なお、電圧Vpfv1から電圧Vpfb2への電流チャージはトランジスタ９２１のリークにより決定される。従って、オン電圧は初期化信号INI3のHiの電圧で制御され、初期化信号xINI3のLowの電圧はリークを調整したオフ電圧として制御される。
　時刻ｔ３６において、電圧Vpfb2がインバータ９２４の閾値を超える。これにより、トランジスタ９２３がオンする。すなわち、インバータ９２４の一端は、電源として機能する第１回路９１０のインバータ９１３の一端と電気的に接続される。この結果、電圧Vpfb2は、正帰還により急激に上昇し、電圧VDD2になる。電圧Vpfb1、Vpfb2の両方がHiであるため、出力信号VCOは、時刻ｔ３６において、反転（Lowに遷移）される。
　図２２に示す出力信号VCOは、時刻ｔ３５から時刻ｔ３６までの期間において、図１７に示す第３出力信号のように、短パルス幅を有する。
　その後、図２１に示すように、時刻ｔ３７において、参照信号REFが所定の電圧まで持ち上げられる。
　続いて、D相レベル（信号レベル）の取得のため、再度回路が初期化される。
　時刻ｔ３８において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がFD１２５に転送される。
　時刻ｔ３９において、初期化信号INI、INI2、INI3がHiに設定され、タイミング発生器９００が初期状態に設定される。その後、初期化信号INI、INI2、INI3がLowに戻された後、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。参照信号REFの掃引に伴い、信号入出力部７５は、時刻コードを転送する。
　参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ４０において、出力信号VCOが反転（Hiに遷移）される。なお、時刻ｔ４０の動作は、図２２に示す時刻ｔ３５の動作と略同じである。信号制御部７３Ｄは、第１タイミング（図２１に示す時刻ｔ４０）において、信号記憶部７４Ｄへの時刻コードの記憶を開始させる。
　時刻ｔ４１において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、データ記憶部５２の信号記憶部７４Ｄには、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。なお、時刻ｔ４１の動作は、図２２に示す時刻ｔ３６の動作と略同じである。信号制御部７３Ｄは、第２タイミング（図２１に示す時刻ｔ４１）において、信号記憶部７４Ｄへの時刻コードの記憶を停止させる。
　時刻ｔ４２、ｔ４３において、読み出しタイミングを制御するWORD信号がHiとなり、Nビットのラッチ信号Col[n]（ｎ＝１乃至N）（不図示）が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS処理する際のリセットレベルのP相データ、及び、信号レベルのD相データとなる。
　また、時刻ｔ４２、ｔ４３のそれぞれにおいて、LATSEL[0]信号がHiになり、その後、LATSEL[1]信号がHiになる。LATSEL[0]信号により、リセットレベルが取得され、LATSEL[1]により、信号レベルが取得される。リセットレベル及び信号レベルは、読み出しタイミングで交互に出力される。
　時刻ｔ４４は、上述した時刻ｔ３１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
　以上のように、第２実施形態によれば、第１回路９１０は、１つの入力信号に基づいて、入力信号の反転タイミングを遅延した第１出力信号、及び、第２回路９２０を起動させる起動信号を出力する。これにより、第２回路９２０の出力を、第１回路９１０の出力から遅延させることができる。これにより、パルス信号を生成することができる。生成されたパルス信号をラッチの制御に用いることにより、消費電力を抑制することができる。
＜第３比較例＞
　第３比較例として、遅延信号の生成が行われない場合について説明する。
　第３比較例では、図２１に示す出力信号VCOの破線のように、出力信号VCOはHi状態のままである。この場合、信号制御部７３Ｐ、７３Ｄは、出力信号VCOがHiである期間、信号入出力部７５に流れる信号をラッチに書き込み続けている。この場合、信号記憶部７４Ｐ、７４Ｄ内のインバータが動作し続けることにより、消費電力が大きくなってしまう。
　これに対して、第２実施形態では、信号制御部７３Ｐ、７３Ｄは、演算回路９３０の出力信号VCOがHiとなる短い期間に、信号記憶部７４Ｐ、７４Ｄに書き込みを行う。すなわち、信号制御部７３Ｐ、７３Ｄは、スイッチＴ（スイッチＴｐ、Ｔｄ）が閉じて、データを書き込み、スイッチＴ（スイッチＴｐ、Ｔｄ）が開いて確定させる。このように、出力信号VCOの反転のタイミングにおいて、パルス状にスイッチＴを閉じて開かせることにより、時刻コードの書き込み動作における余計な電力消費を低減することができる。また、比較的小面積な回路で、電力を低減することができる。
＜第４比較例＞
　入力信号を２つの経路に分岐させて、いずれか一方の経路に遅延回路を設け、分岐した２つの信号の論理演算を行うことによっても、パルス状の出力信号VCOを生成することができる。しかし、特性ばらつき等により、遅延回路での遅延がばらつき、出力信号VCOの幅が充分に得られない場合があった。従って、設計で注意する必要があり、回路規模が大きくなってしまう可能性があった。
　これに対して、第２実施形態では、入力信号を分岐させること無く、１つの入力信号から、第１出力信号及び起動信号が生成される。これにより、第２回路９２０の起動が第１回路９１０の出力に対して遅れ、遅延した第２出力信号をより適切に生成させることができ、回路規模を大きくする必要がない。
＜第２実施形態の第１変形例＞
　図２３は、第２実施形態の第１変形例による第２回路９２０の構成の一例を示す回路図である。図２３は、トランジスタ９２１の周辺の構成を示す。第２実施形態の第１変形例は、電流源９２５が設けられる点で、第２実施形態とは異なっている。
　第２回路９２０は、電流源９２５をさらに有する。電流源９２５は、トランジスタ９２１と並列に接続されている。電流源９２５として、僅かに電流が漏れる電流源９２５が用いられる。
　第２実施形態の第１変形例では、リーク電流は、電流源９２５を通過する。トランジスタ９２１のオフ電圧を制御して電流値をコントロールする第２実施形態と比較して、バイアス線のセトリング時間を考慮する必要がない。
　第２実施形態の第１変形例のように、電流源９２５が設けられてもよい。この場合にも、第２実施形態と同様の効果を得ることができる。
＜第２実施形態の第２変形例＞
　図２４は、第２実施形態の第２変形例による第２回路９２０の構成の一例を示す回路図である。図２４は、トランジスタ９２１の周辺の構成を示す。第２実施形態の第１変形例は、トランジスタ９２６が設けられる点で、第２実施形態とは異なっている。
　第２回路９２０は、トランジスタ９２６をさらに有する。トランジスタ９２６は、ダイオード接続され、トランジスタ９２１と並列に接続されている。トランジスタ９２６は、例えば、NMOSトランジスタで構成される。
　第２実施形態の第２変形例では、リーク電流は、トランジスタ９２６を通過する。電流源９２５を用いる第２実施形態の第１変形例と比較して、電流源用のバイアス線が不要になり、配線を少なくすることができる。
　第２実施形態の第２変形例のように、ダイオード接続されるトランジスタ９２６が設けられてもよい。この場合にも、第２実施形態と同様の効果を得ることができる。
　なお、トランジスタ９２６に代えて、高抵抗のダミー抵抗が設けられてもよい。
＜第２実施形態の第３変形例＞
　図２５は、第２実施形態の第３変形例による第２回路９２０の構成の一例を示す回路図である。図２５は、トランジスタ９２１の周辺の構成を示す。第２実施形態の第３変形例は、ダイオード接続されるトランジスタがさらに設けられる点で、第２実施形態の第２変形例とは異なっている。
　第２回路９２０は、トランジスタ９２７、９２８をさらに有する。トランジスタ９２７、９２８は、それぞれダイオード接続されている。トランジスタ９２７、９２８は、直列に接続され、また、トランジスタ９２１と並列に接続されている。トランジスタ９２７は、例えば、PMOSトランジスタで構成される。トランジスタ９２８は、例えば、NMOSトランジスタで構成される。
　第２実施形態の第３変形例では、リーク電流は、トランジスタ９２７、９２８を通過する。
　第２実施形態の第３変形例のように、ダイオード接続されるトランジスタ９２７、９２８が設けられてもよい。この場合にも、第２実施形態の第２変形例と同様の効果を得ることができる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２７は、撮像部１２０３１の設置位置の例を示す図である。
　図２７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１，１２１０１，１２１０２，１２１０３，１２１０４，１２１０５等に適用され得る。具体的には、これらの撮像部に対して、例えば、図１の固体撮像装置１を適用することができる。これらの撮像部に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
　なお、本技術は以下のような構成を取ることができる。
　（１）
　複数の画素を備え、
　前記複数の画素のそれぞれは、
　物理信号を取得する物理信号取得部と、
　前記物理信号取得部が取得した物理信号と、参照信号と、を比較する比較部と、
　前記比較部の一端と電気的に接続され、信号蓄積浮遊部と、
　前記信号蓄積浮遊部と電気的に接続され、前記比較部の比較結果を検知する信号検知部と、
　前記信号検知部の検知結果を増幅する信号増幅部と、
　時刻コードを記憶する信号記憶部と、
　時刻コードの入出力を行う信号入出力部と、
　前記比較結果に基づいて、前記信号入出力部から出力される時刻コードを前記信号記憶部に記憶させる制御を行うとともに、前記信号記憶部に記憶される、前記比較結果が反転したときの時刻コードを前記信号入出力部に出力する信号制御部と、
　を有し、
　少なくとも２つ以上の前記画素は、並列に動作する、光検出素子。
　（２）
　それぞれが物理信号を検出する少なくとも２つの画素群と、
　前記信号記憶部に時刻コードを記憶する制御を行うとともに、前記信号記憶部に記憶された時刻コードを更新するか否かを前記画素群ごとに制御する記憶制御部と、
　をさらに備える、（１）に記載の光検出素子。
　（３）
　前記比較部は、前記物理信号取得部が取得した物理信号が入力されるゲートと、前記参照信号が入力されるソースと、前記信号蓄積浮遊部と電気的に接続されるドレインと、を有するトランジスタを含み、
　前記比較部は、前記トランジスタのゲート－ソース間電圧と、前記トランジスタの閾値と、に基づいて、前記信号検知部が検知可能なように、前記信号蓄積浮遊部の電圧を変化させ、
　前記信号検知部は、画素アレイ部内に配置される、（１）又は（２）に記載の光検出素子。
　（４）
　前記参照信号を生成する参照信号生成部と、前記トランジスタのソースと、の間に接続されるキャパシタをさらに備える、（３）に記載の光検出素子。
　（５）
　前記トランジスタのソースと、前記トランジスタのゲートと、の間に接続され、前記トランジスタのソースと、前記トランジスタのゲートと、を所定のタイミングで電気的に接続させる接続部をさらに備える、（４）に記載の光検出素子。
　（６）
　前記比較部は、複数の前記物理信号取得部で共有される、（１）乃至（５）のいずれか一項に記載の光検出素子。
　（７）
　前記信号増幅部は、正帰還回路である、（１）乃至（６）のいずれか一項に記載の光検出素子。
　（８）
　前記物理信号取得部、前記比較部、前記信号蓄積浮遊部、前記信号検知部、前記信号増幅部、前記信号制御部、前記信号記憶部、及び、前記信号入出力部は、少なくとも２以上の半導体チップに亘って配置される、（１）乃至（７）のいずれか一項に記載の光検出素子。
　（９）
　前記信号入出力部は、複数の前記物理信号取得部で共有される、（１）乃至（８）のいずれか一項に記載の光検出素子。
　（１０）
　前記信号入出力部は、フリップフロップを含む、（１）乃至（９）のいずれか一項に記載の光検出素子。
　（１１）
　前記信号入出力部は、トライステートインバータを含む、（１）乃至（９）のいずれか一項に記載の光検出素子。
　（１２）
　前記信号記憶部は、少なくとも２つ設けられる、（１）乃至（１１）のいずれか一項に記載の光検出素子。
　（１３）
　前記信号入出力部は、少なくとも２つの前記信号記憶部のそれぞれに対応するように、少なくとも２つ設けられる、（１２）に記載の光検出素子。
　（１４）
　少なくとも２つの前記信号記憶部に記憶される信号同士の減算処理、及び、画像処理の少なくとも１つを行う信号処理部をさらに備える、（１２）又は（１３）に記載の光検出素子。
　（１５）
　第１回路と、第２回路と、演算回路と、を備え、
　前記第１回路は、１つの入力信号に基づいて、前記入力信号の反転タイミングを遅延した第１出力信号、及び、前記第２回路を起動させる起動信号を出力し、
　前記第２回路は、前記起動信号に基づいて起動し、第２出力信号を出力し、
　前記演算回路は、前記第１出力信号及び前記第２出力信号を演算することにより、第３出力信号を出力する、タイミング発生器。
　（１６）
　前記起動信号は、前記第２回路の第１電源電圧である、（１５）に記載のタイミング発生器。
　（１７）
　前記第２回路は、前記第２回路が起動していない期間における、前記第１回路の第２電源電圧である、（１５）又は（１６）に記載のタイミング発生器。
　（１８）
　前記第１回路、及び、前記第２回路は、直列に接続された第１正帰還回路、及び、第２正帰還回路を含む、（１５）乃至（１７）のいずれか一項に記載のタイミング発生器。
　（１９）
　（１５）乃至（１８）のいずれか一項に記載のタイミング発生器と、
　時刻コードを記憶する信号記憶部と、
　前記第３出力信号に基づいて、時刻コードを前記信号記憶部に記憶させる制御を行う信号制御部と、
　を備える、ＡＤ変換器。
　（２０）
　前記第１回路は、第１タイミングにおいて反転する前記第１出力信号を出力し、
　前記第２回路は、前記第１タイミングの後の第２タイミングにおいて反転する前記第２出力信号を出力し、
　前記演算回路は、前記第１タイミング及び前記第２タイミングにおいて反転する前記第３出力信号を出力し、
　前記信号制御部は、前記第１タイミングにおいて、前記信号記憶部への時刻コードの記憶を開始させ、前記第２タイミングにおいて、前記信号記憶部への時刻コードの記憶を停止させる、（１９）に記載のＡＤ変換器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　固体撮像装置、１１　半導体基板、２１　画素、２２　画素アレイ部、２３　時刻コード転送部、３１　物理信号取得部、３２　比較部、３３　信号蓄積浮遊部、３４　信号検知部、４１　画素回路、４２　ADC、５１　比較回路、５２　データ記憶部、３５　信号増幅部、７１　ラッチ制御回路、７２　ラッチ記憶部、７３　信号制御部、７４　信号記憶部、７５　信号入出力部、１２１　フォトダイオード、９００　タイミング発生器、９１０　第１回路、９２０　第２回路、９３０　演算回路 

Claims (20)

  1. 　複数の画素を備え、
    　前記複数の画素のそれぞれは、
    　物理信号を取得する物理信号取得部と、
    　前記物理信号取得部が取得した物理信号と、参照信号と、を比較する比較部と、
    　前記比較部の一端と電気的に接続され、信号蓄積浮遊部と、
    　前記信号蓄積浮遊部と電気的に接続され、前記比較部の比較結果を検知する信号検知部と、
    　前記信号検知部の検知結果を増幅する信号増幅部と、
    　時刻コードを記憶する信号記憶部と、
    　時刻コードの入出力を行う信号入出力部と、
    　前記比較結果に基づいて、前記信号入出力部から出力される時刻コードを前記信号記憶部に記憶させる制御を行うとともに、前記信号記憶部に記憶される、前記比較結果が反転したときの時刻コードを前記信号入出力部に出力する信号制御部と、
    　を有し、
    　少なくとも２つ以上の前記画素は、並列に動作する、光検出素子。
  2. 　それぞれが物理信号を検出する少なくとも２つの画素群と、
    　前記信号記憶部に時刻コードを記憶する制御を行うとともに、前記信号記憶部に記憶された時刻コードを更新するか否かを前記画素群ごとに制御する記憶制御部と、
    　をさらに備える、請求項１に記載の光検出素子。
  3. 　前記比較部は、前記物理信号取得部が取得した物理信号が入力されるゲートと、前記参照信号が入力されるソースと、前記信号蓄積浮遊部と電気的に接続されるドレインと、を有するトランジスタを含み、
    　前記比較部は、前記トランジスタのゲート－ソース間電圧と、前記トランジスタの閾値と、に基づいて、前記信号検知部が検知可能なように、前記信号蓄積浮遊部の電圧を変化させ、
    　前記信号検知部は、画素アレイ部内に配置される、請求項１に記載の光検出素子。
  4. 　前記参照信号を生成する参照信号生成部と、前記トランジスタのソースと、の間に接続されるキャパシタをさらに備える、請求項３に記載の光検出素子。
  5. 　前記トランジスタのソースと、前記トランジスタのゲートと、の間に接続され、前記トランジスタのソースと、前記トランジスタのゲートと、を所定のタイミングで電気的に接続させる接続部をさらに備える、請求項４に記載の光検出素子。
  6. 　前記比較部は、複数の前記物理信号取得部で共有される、請求項１に記載の光検出素子。
  7. 　前記信号増幅部は、正帰還回路である、請求項１に記載の光検出素子。
  8. 　前記物理信号取得部、前記比較部、前記信号蓄積浮遊部、前記信号検知部、前記信号増幅部、前記信号制御部、前記信号記憶部、及び、前記信号入出力部は、少なくとも２以上の半導体チップに亘って配置される、請求項１に記載の光検出素子。
  9. 　前記信号入出力部は、複数の前記物理信号取得部で共有される、請求項１に記載の光検出素子。
  10. 　前記信号入出力部は、フリップフロップを含む、請求項１に記載の光検出素子。
  11. 　前記信号入出力部は、トライステートインバータを含む、請求項１に記載の光検出素子。
  12. 　前記信号記憶部は、少なくとも２つ設けられる、請求項１に記載の光検出素子。
  13. 　前記信号入出力部は、少なくとも２つの前記信号記憶部のそれぞれに対応するように、少なくとも２つ設けられる、請求項１２に記載の光検出素子。
  14. 　少なくとも２つの前記信号記憶部に記憶される信号同士の減算処理、及び、画像処理の少なくとも１つを行う信号処理部をさらに備える、請求項１２に記載の光検出素子。
  15. 　第１回路と、第２回路と、演算回路と、を備え、
    　前記第１回路は、１つの入力信号に基づいて、前記入力信号の反転タイミングを遅延した第１出力信号、及び、前記第２回路を起動させる起動信号を出力し、
    　前記第２回路は、前記起動信号に基づいて起動し、第２出力信号を出力し、
    　前記演算回路は、前記第１出力信号及び前記第２出力信号を演算することにより、第３出力信号を出力する、タイミング発生器。
  16. 　前記起動信号は、前記第２回路の第１電源電圧である、請求項１５に記載のタイミング発生器。
  17. 　前記第２回路は、前記第２回路が起動していない期間における、前記第１回路の第２電源電圧である、請求項１５に記載のタイミング発生器。
  18. 　前記第１回路、及び、前記第２回路は、直列に接続された第１正帰還回路、及び、第２正帰還回路を含む、請求項１５に記載のタイミング発生器。
  19. 　請求項１５に記載のタイミング発生器と、
    　時刻コードを記憶する信号記憶部と、
    　前記第３出力信号に基づいて、時刻コードを前記信号記憶部に記憶させる制御を行う信号制御部と、
    　を備える、ＡＤ変換器。
  20. 　前記第１回路は、第１タイミングにおいて反転する前記第１出力信号を出力し、
    　前記第２回路は、前記第１タイミングの後の第２タイミングにおいて反転する前記第２出力信号を出力し、
    　前記演算回路は、前記第１タイミング及び前記第２タイミングにおいて反転する前記第３出力信号を出力し、
    　前記信号制御部は、前記第１タイミングにおいて、前記信号記憶部への時刻コードの記憶を開始させ、前記第２タイミングにおいて、前記信号記憶部への時刻コードの記憶を停止させる、請求項１９に記載のＡＤ変換器。
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