WO2020017353A1 - 固体電子回路、撮像素子および撮像素子の制御方法、並びに電子機器 - Google Patents

固体電子回路、撮像素子および撮像素子の制御方法、並びに電子機器 Download PDF

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WO2020017353A1
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    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present disclosure relates to a solid-state electronic circuit, an imaging device, a method for controlling the imaging device, and an electronic device, and particularly to a solid-state electronic circuit, an imaging device, a method for controlling the imaging device, and an electronic device that can improve the yield.
  • AD conversion Analog Digital conversion
  • a method with high area efficiency is configured by a comparator and a subsequent digital circuit.
  • Integral type (slope type) AD conversion methods have been proposed.
  • a digital circuit in a subsequent stage is formed as one DRAM (Dynamic Random Access Memory) circuit, and a slope signal is generated a plurality of times.
  • DRAM Dynamic Random Access Memory
  • the same slope signal is repeatedly input to the comparator eight times. Then, the operation of storing the 0 or 1 code at the time when the output of the comparator is inverted in the DRAM circuit and the operation of reading out to the memory in the CHIP provided outside the pixel area are repeated eight times, and the time when the entire comparison is completed Then, it is read out from the memory in the chip.
  • the speed of determination in comparison may be slow, or power consumption may increase in an attempt to improve performance.
  • Patent Document 1 a technique for suppressing a delay in the determination speed and an increase in power consumption has been proposed.
  • the circuit layout density sharply increases with an increase in the number of pixels, and the probability of occurrence of a circuit failure that causes a code failure or the like increases.
  • the present disclosure has been made in view of such a situation, and in particular, even when a defect is detected, by replacing a defective circuit with a circuit of a bit having relatively low importance, the influence of the defect is reduced. Is suppressed, and the yield can be improved.
  • the solid-state electronic circuit converts a signal into a digital signal and then transfers a digital code having a predetermined number of bits in units of one bit, and determines whether there is an abnormality in the transfer path.
  • the solid-state electronic circuit includes: a determination unit configured to determine and a replacement unit configured to replace the plurality of transfer paths used for transferring the digital code having the predetermined number of bits based on a determination result of the determination unit.
  • the imaging device, the imaging device, and the electronic apparatus according to the second aspect of the present disclosure are configured such that a time code having a predetermined number of bits used for converting a pixel signal corresponding to the amount of light received by the pixel into a digital signal is one bit.
  • an exchange unit for exchanging transfer paths.
  • a time code having a predetermined number of bits which is used when converting a pixel signal corresponding to the amount of light received by a pixel into a digital signal, is transferred in units of one bit.
  • a method of controlling an imaging apparatus including a plurality of transfer paths, wherein the presence or absence of an abnormality in the transfer path is determined, and based on the determination result, the plurality of transfer paths used for transferring the time code having the predetermined number of bits. Is a method for controlling an image sensor including a step of replacing
  • a digital code having a predetermined number of bits is transferred in units of one bit, and it is determined whether there is an abnormality in the transfer path.
  • the plurality of transfer paths used for transferring the digital code having the predetermined number of bits are replaced based on the determination result.
  • a time code having a predetermined number of bits which is used when converting a pixel signal corresponding to the amount of light received by a pixel into a digital signal, is transferred in units of one bit through a plurality of transfer paths.
  • the determination unit determines whether there is an abnormality in the transfer path, and the switching unit determines the plurality of transfer paths used for transferring the time code having the predetermined number of bits based on a determination result of the determination unit. Be replaced.
  • FIG. 1 is a diagram illustrating a schematic configuration of a solid-state imaging device according to the present disclosure.
  • FIG. 4 is a block diagram illustrating a detailed configuration example around a pixel and a time code transfer unit. It is a conceptual diagram which comprises a solid-state imaging device by laminating two semiconductor substrates. It is a conceptual diagram which comprises a solid-state imaging device by laminating three semiconductor substrates.
  • FIG. 3 is a diagram illustrating a configuration example of a side cross section of a pixel.
  • FIG. 3 is a block diagram illustrating a detailed circuit configuration example of a pixel.
  • FIG. 3 is a block diagram illustrating a configuration example of a time code input / output unit.
  • FIG. 4 is a diagram illustrating a transistor-level circuit configuration of a preceding stage of a time code input / output unit.
  • FIG. 3 is a diagram illustrating a circuit configuration of a transistor level of the FF circuit.
  • FIG. 3 is a diagram illustrating a circuit configuration at the transistor level of a 1-bit latch.
  • FIG. 6 is a diagram illustrating an example of a driving waveform for explaining a pixel control method.
  • FIG. 4 is a diagram illustrating a detailed first configuration example for controlling a time code transfer unit according to the present disclosure.
  • FIG. 13 is a diagram illustrating a configuration example of a wiring replacement unit in FIG. 12.
  • FIG. 14 is a diagram illustrating a specific circuit configuration example of a wiring replacement unit in FIG. 13.
  • FIG. 13 is a diagram illustrating a configuration example of a wiring replacement unit in FIG. 12.
  • FIG. 13 is a diagram illustrating a specific first operation example of the wiring replacement unit in FIG. 12.
  • FIG. 13 is a diagram illustrating a specific second operation example of the wiring replacement unit in FIG. 12.
  • FIG. 13 is a diagram illustrating a configuration example of a determination circuit and an ERR information storage latch in FIG. 12.
  • 13 is a flowchart illustrating a first defect detection and remedy process using the time code transfer unit in FIG. 12.
  • 13 is a flowchart illustrating a first defect detection and remedy process using the time code transfer unit in FIG. 12.
  • 13 is a flowchart illustrating a second defect detection and remedy process using the time code transfer unit in FIG. 12.
  • 13 is a flowchart illustrating a second defect detection and remedy process using the time code transfer unit in FIG. 12.
  • FIG. 12 is a flowchart illustrating a second defect detection and remedy process using the time code transfer unit in FIG. 12.
  • FIG. 13 is a diagram illustrating a detailed second configuration example for controlling the time code transfer unit according to the present disclosure.
  • FIG. 23 is a diagram illustrating a configuration example of a randomizer in FIG. 22.
  • 24 is a flowchart illustrating a least significant bit output control process by the randomizer of FIG. 23.
  • 1 is a block diagram illustrating a configuration example of an imaging device as an electronic device to which a solid-state imaging device according to the present disclosure is applied.
  • FIG. 2 is a diagram illustrating a usage example of a solid-state imaging device to which the technology of the present disclosure is applied. It is a figure showing an example of the schematic structure of an endoscope operation system.
  • FIG. 3 is a block diagram illustrating an example of a functional configuration of a camera head and a CCU. It is a block diagram showing an example of a schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part.
  • FIG. 1 shows a schematic configuration of a solid-state imaging device according to the present disclosure.
  • the solid-state imaging device 1 in FIG. 1 has a pixel array unit 22 in which pixels 21 are arranged in a two-dimensional array on a semiconductor substrate 11 using, for example, silicon (Si) as a semiconductor.
  • the pixel array unit 22 is also provided with a time code transfer unit 23 that transfers the time code generated by the time code generation unit 26 to each pixel 21.
  • a pixel drive circuit 24, a DAC (Digital Analog Converter) 25, a time code generator 26, a vertical drive circuit 27, an output unit 28, and a controller 29 are formed around the pixel array unit 22 on the semiconductor substrate 11. ing.
  • a pixel circuit 41 and an ADC 42 are provided for each of the pixels 21 arranged in a two-dimensional array, and the pixel 21 includes a light receiving element (for example, a photodetector) in the pixel.
  • a diode generates a charge signal corresponding to the amount of light received, converts it into a digital pixel signal SIG, and outputs it.
  • the pixel drive circuit 24 drives the pixel circuit 41 (FIG. 2) in the pixel 21.
  • the DAC 25 generates a reference signal (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonously decreases with time, and supplies the reference signal REF to each pixel 21.
  • the time code generation unit 26 generates a time code used when each pixel 21 converts an analog pixel signal SIG into a digital signal (AD conversion), and supplies the time code to the corresponding time code transfer unit 23.
  • a plurality of time code generation units 26 are provided for the pixel array unit 22, and the time code transfer units 23 are provided in the pixel array unit 22 by the number corresponding to the time code generation units 26. . That is, the time code generation unit 26 and the time code transfer unit 23 that transfers the generated time code correspond one-to-one.
  • the vertical drive circuit 27 performs control to output the digital pixel signal SIG generated in the pixel 21 to the output unit 28 in a predetermined order based on the timing signal supplied from the timing generation circuit 29a.
  • the digital pixel signal SIG output from the pixel 21 is output from the output unit 28 to the outside of the solid-state imaging device 1.
  • the output unit 28 performs predetermined digital signal processing as needed, such as black level correction processing for correcting the black level and CDS (Correlated Double Sampling; correlated double sampling) processing, and thereafter outputs to the outside.
  • the controller 29 includes a timing generation circuit 29a including a timing generator that generates various timing signals, and supplies the generated various timing signals to the pixel driving circuit 24, the DAC 25, the vertical driving circuit 27, and the like. Further, the controller 29 controls the operation of the repeater circuit 401 (FIG. 12) that controls the driving of the time code transfer unit 23.
  • a timing generation circuit 29a including a timing generator that generates various timing signals, and supplies the generated various timing signals to the pixel driving circuit 24, the DAC 25, the vertical driving circuit 27, and the like.
  • the controller 29 controls the operation of the repeater circuit 401 (FIG. 12) that controls the driving of the time code transfer unit 23.
  • the solid-state imaging device 1 is configured as described above. Note that, in FIG. 1, as described above, all circuits constituting the solid-state imaging device 1 are drawn so as to be formed on one semiconductor substrate 11. As will be described later with reference to FIGS. 3 and 4, the semiconductor substrate 11 is divided and arranged on a plurality of semiconductor substrates 11.
  • the pixel 21 includes a pixel circuit 41 and an ADC (Analog Digital Converter) 42.
  • ADC Analog Digital Converter
  • the pixel circuit 41 outputs a charge signal corresponding to the amount of received light to the ADC 42 as an analog pixel signal SIG.
  • the ADC 42 converts the analog pixel signal SIG supplied from the pixel circuit 41 into a digital signal.
  • the pixel circuit 41 includes a photoelectric conversion unit 91, a transfer unit 92, and a charge-voltage conversion unit 93.
  • the photoelectric conversion unit 91 includes, for example, a light receiving element (for example, a PD 152 in FIG. 6 described later) that photoelectrically converts received light into electric charges and stores the light, and is connected to a charge-voltage conversion unit 93 via a transfer unit 92.
  • a light receiving element for example, a PD 152 in FIG. 6 described later
  • a charge-voltage conversion unit 93 via a transfer unit 92.
  • the transfer unit 92 includes a transfer transistor (for example, a transfer transistor 153 described later with reference to FIG. 6) for transferring the charge accumulated by the photoelectric conversion in the photoelectric conversion unit 91 to the charge-voltage conversion unit 93 at a predetermined timing. Is done.
  • a transfer transistor for example, a transfer transistor 153 described later with reference to FIG. 6
  • the charge-voltage conversion unit 93 includes a floating diffusion region that converts charges accumulated in the photoelectric conversion unit 91 into a voltage for input to the comparator 61 of the comparison unit 51 and an amplification transistor (for example, an FD unit illustrated in FIG. 154 and an amplification transistor 155).
  • an amplification transistor for example, an FD unit illustrated in FIG. 154 and an amplification transistor 155.
  • the comparison unit 51 can reduce the noise of the output signal due to the band limitation.
  • the pixel 21 is configured as described above.
  • the charge generated by the photoelectric conversion in the photoelectric conversion unit 91 is converted into a voltage by the charge-voltage conversion unit 93, and the negative input of the comparator 61 included in the comparison unit 51. Input to the terminal.
  • the comparison section 51 the reference signal REF output from the DAC 25 is input to the + input terminal of the comparator 61.
  • the ADC 42 includes a comparison unit 51 and a data storage unit 52.
  • the comparing unit 51 compares the reference signal REF supplied from the DAC 25 with the pixel signal SIG, and outputs an output signal VCO as a comparison result signal indicating a comparison result.
  • the comparison unit 51 inverts the output signal VCO when the reference signal REF and the pixel signal SIG become (the voltage of) the same.
  • the comparison unit 51 includes a comparator 61 and a positive feedback circuit (response speed-up unit (PFB: Positive Feedback)) 62.
  • PFB response speed-up unit
  • the comparator 61 compares the analog pixel signal SIG with the reference signal REF, and outputs a predetermined current or voltage as an output signal when the analog pixel signal SIG is higher than the reference signal REF.
  • the positive feedback circuit (response speed-up unit) 62 is configured by, for example, a positive feedback circuit (positive feedback circuit) that feeds back a part of the output and adds it to the input. Therefore, the positive feedback circuit 62 can speed up the response to the output signal output from the comparator 61.
  • the data storage unit 52 receives the output signal VCO from the comparison unit 51, and also performs a read operation of a WR signal and a pixel signal from the vertical drive circuit 27, which indicate a write operation of a pixel signal (not shown). , And a WORD signal for controlling the readout timing of the pixel 21 during the pixel signal readout operation are supplied from the selection unit 121 controlled by the vertical drive circuit 27. Further, the time code generated by the time code generation unit 26 is also supplied to the data storage unit 52 via the time code transfer unit 23.
  • the data storage unit 52 includes an input / output control unit 71 that controls a write operation and a read operation of a time code based on the WR signal and the RD signal supplied from the selection unit 121, and a signal storage unit 72 that stores a time code. Be composed.
  • the input / output control unit 71 is updated every unit time supplied from the time code transfer unit 23 while the Hi (High) output signal VCO is being input from the comparison unit 51.
  • the time code is continuously written in the signal storage unit 72.
  • the reference signal REF and the pixel signal SIG become the same (the voltage thereof) and the output signal VCO supplied from the comparison unit 51 is inverted to Lo (Low)
  • the supplied time code is written (updated).
  • the operation is stopped, and the time code finally stored in the signal storage unit 72 is stored in the signal storage unit 72.
  • the time code stored in the signal storage unit 72 indicates a time when the pixel signal SIG and the reference signal REF become equal, and data indicating that the pixel signal SIG was the reference voltage at that time, namely, Represents the light amount value obtained.
  • an operation of obtaining a difference between a reset level, which is a reference signal, and a light amount value including the light amount value and the reset level is performed as described later.
  • the input / output control unit 71 uses the signal storage unit 72 when the pixel 21 comes to its own read timing based on the WORD signal that controls the read timing supplied from the selection unit 121. Is output to the time code transfer unit 23.
  • the time code transfer unit 23 sequentially transfers the supplied time codes in the column direction (vertical direction), and supplies the time codes to the output unit 28.
  • the time code transfer unit 23 is provided with a transfer path for each bit constituting the time code, and the signal storage unit 72 is also provided with a latch for each bit. Further, a bit-by-bit transfer path constituting the time code transfer unit 23 and a bit-by-bit latch constituting the signal storage unit 72 are paired. When an error occurs in at least one of the transfer path for each bit and the latch, that is, when a failure occurs, the defective latch and the transfer path correspond to the least significant bit latch. It is used in place of the transfer path of the time code transfer unit 23.
  • the time code transfer unit 23 includes the wiring replacement units 101 and 103 and the time code input / output unit 102.
  • the time code input / output unit 102 is supplied with a digital time code from the time code generation unit 26 and outputs a signal output from the signal storage unit 72 to the time code input / output unit 102 to a signal processing unit 111 corresponding to the output unit 28. And output via the output control unit 112.
  • the photoelectric conversion unit 91, the charge-voltage conversion unit 93, and the comparator 61 can be initialized (reset) by the pixel driving circuit (initializing means) 24.
  • the wiring replacement units 101 and 103 place the defective latch and the transfer path in the lowest order.
  • the bit latch and the corresponding transfer path of the time code transfer unit 23 are exchanged.
  • circuits are separately formed on a plurality of semiconductor substrates 11, and for example, a configuration like the solid-state imaging device 1 illustrated in FIG. 3 may be employed.
  • FIG. 3 is a conceptual diagram illustrating a configuration in which the solid-state imaging device 1 is configured by stacking two semiconductor substrates 11 of an upper substrate 11A and a lower substrate 11C.
  • At least the pixel circuit 41 including the photoelectric conversion unit 91 is formed on the upper substrate 11A.
  • At least a data storage unit 52 for storing a time code and a time code transfer unit 23 are formed on the lower substrate 11C.
  • the upper substrate 11A and the lower substrate 11C are joined by, for example, a metal bond such as Cu-Cu.
  • FIG. 3 is an example in which the solid-state imaging device 1 is configured by two semiconductor substrates 11, but may be configured by three semiconductor substrates 11.
  • FIG. 4 is a conceptual diagram illustrating a configuration of the solid-state imaging device 1 formed by stacking three semiconductor substrates 11 including an upper substrate 11A, an intermediate substrate 11B, and a lower substrate 11C.
  • the pixel circuit 41 including the photoelectric conversion unit 91 and at least a part of the circuit of the comparison unit 51 are formed on the upper substrate 11A.
  • At least a data storage unit 52 for storing a time code and a time code transfer unit 23 are formed on the lower substrate 11C.
  • On the intermediate substrate 11B, the remaining circuits of the comparison unit 51 that are not arranged on the upper substrate 11A are formed.
  • the upper substrate 11A and the intermediate substrate 11B, and the intermediate substrate 11B and the lower substrate 11C are joined by, for example, a metal bond such as Cu-Cu.
  • FIG. 5 shows a cross-sectional structure of two adjacent pixels 21. From the top in the figure, an OCL (On Chip Chip) 131, a color filter 132, an upper substrate 11A, an intermediate substrate 11B, Further, the lower substrate 11C is stacked.
  • OCL On Chip Chip
  • the OCL 131 is a photoelectric conversion unit provided in a photoelectric conversion layer 133 formed on an upper surface portion (a position facing the light incident direction) of the upper substrate 11A in FIG. (PD) The light is condensed on the imaging surface of 91.
  • the color filter 132 allows the photoelectric conversion unit (PD) 91 to transmit light of a wavelength corresponding to each of RGB among the incident light collected by the OCL 131 incident from above in the drawing.
  • the upper substrate 11A and the intermediate substrate 11B are joined by a Cu-Cu joint 134-1 formed by Cu-Cu metal joining.
  • the intermediate substrate 11B and the lower substrate 11C are joined by a Cu-Cu joint 134-2 formed by Cu-Cu metal joining via an engraved electrode 135 in the intermediate substrate 11B.
  • FIG. 6 is a diagram showing a circuit configuration of the pixel 21 shown in FIG.
  • the pixel 21 has an upper substrate (light-receiving side wafer) 11A, a discharge transistor 151, a PD (Photodiode) 152, a transfer transistor 153, an FD (Floating @ Diffusion) unit 154, an amplification transistor 155, a connection transistor 156, and a capacitor. 157, a reset transistor 158, and a pixel circuit 41 including transistors 159 and 160 are formed.
  • the lower substrate 11C (or the intermediate substrate 11B and the lower substrate 11C) (logic circuit wafer) is provided with the comparison unit 51 including the transistors 161 and 162, the capacitor 163, and the transistors 164 to 172. Is done.
  • the lower substrate 11C (or the intermediate substrate 11B and the lower substrate 11C) (logic circuit wafer) includes an input / output control unit 71 including an inverter 173, a NAND circuit 174, and an inverter 175, and a plurality of 1-bit circuits.
  • the PD 152 corresponds to, for example, the photoelectric conversion unit 91 in FIG. 5, and the discharge transistor 151 discharges the charge accumulated in the PD 152.
  • the transfer transistor 153 corresponds to the transfer unit 92 in FIG. 5, and transfers charges from the PD 152 to the FD unit 154.
  • the FD unit 154 and the amplification transistor 155 constitute the charge-voltage conversion unit 93 in FIG.
  • the connection transistor 156 connects the capacitor 157 to the FD section 154, and resets the charge accumulated in the FD section 154 via the reset transistor 158.
  • the bias Vb is supplied to the transistor 159, and the reference signal REF is supplied to the transistor 160.
  • the transistor 160 forms a differential pair with the amplification transistor 155.
  • the transistors 161 and 162 form a current mirror, and form the comparator 61 shown in FIG.
  • the capacitance 163 is a circuit capacitance 163 that constitutes a band limiting unit and is provided between a line for supplying the H-level drain power VDDH and a line for outputting an output signal from the comparator 61.
  • the transistors 166 to 172 form a positive feedback circuit (PFB) serving as the positive feedback circuit (high-speed response unit) 62 in FIG. 6, and the positive feedback circuit 62 has a NOR circuit including the transistors 169 to 172. It has become.
  • the input / output control unit 71 in FIG. 6 is configured by the inverter 173, the NAND circuit 174, and the inverter 175.
  • the number of latches 181 corresponding to the required number of bits configures the signal storage unit 72 in FIG. 6, and each latch 181 includes a switch 182 and inverters 183 and 184.
  • the capacitor 163 may be formed of a metal wiring or a poly-diffusion MOS type.
  • the transistor (NMOS) 166 to which the INI control signal is connected is a positive feedback connected in series with the transistor (PMOS) 164 to which the input CUR of the second stage is connected and the transistor 167 to which the INI2 control signal is connected. Is designed to be larger than the leakage current of both the transistor (PMOS) 168 to be performed. This is because when the amount of leakage of the transistor (NMOS) 166 is smaller than the amount of leakage of the transistors (PMOS) 164 and 168, regardless of the input signal (here, the input CUR of the second stage), The floating portion indicated by V 2nd in FIG. 6 is unintentionally inverted due to the current difference.
  • the transistor (NMOS) 166 controlled by the INI must necessarily use a transistor whose threshold value is adjusted, which has a larger leak amount than the leak current flowing from the paths of the transistors (PMOS) 164 and 168,
  • the resistance R is necessarily low.
  • Increasing the output resistance R is equivalent to facilitating unintended inversion. Therefore, it is difficult to narrow the band by improving the output resistance R.
  • a capacitor (not shown) serving as a band limiting unit may be provided in the floating unit indicated by V 2nd in FIG.
  • FIG. 7 is a diagram showing a circuit configuration of the time code input / output unit 102 shown in FIG.
  • the time code input / output unit 102 includes a transistor 190, a tri-state inverter 191, a tri-state buffer 192, FF circuits 201-1 to 201-N, buffer circuits 202-1 to 202-N, and an FF circuit 203-1 to 203-N and buffer circuits 204-1 to 204-N are connected.
  • the FF circuit and the buffer circuit are provided for each set of the latch 181 included in the signal storage unit 72, and a plurality of sets are provided according to the number of bits required for the signal storage unit 31.
  • MBL (Mater bit line) is output from the FF circuits 203-1 and 201-1.
  • LBL Long bit line
  • REN Read Only Memory
  • WEN Write Only Memory
  • xPC x-Chip
  • FIG. 8 is a diagram showing a transistor-level circuit configuration of the tri-state inverter 191 and the tri-state buffer 192 constituting the preceding stage of the time code input / output unit 102 shown in FIG.
  • the tri-state inverter 191 and the tri-state buffer 192 are configured by connecting an inverter 251, transistors 252 to 257, a NAND circuit 258, a NOR circuit 259, and an inverter 260.
  • FIG. 9 is a diagram showing a transistor-level circuit configuration of the FF circuits 201 and 203 shown in FIG. 9 shows the internal states of the FF circuits 201 and 203 when the clock CLK is L, and the lower part of FIG. 9 shows the FF circuits 201 and 203 when the clock CLK is H. And 203 are shown.
  • the FF circuits 201 and 203 are configured by connecting transistors 281 to 291.
  • FIG. 10 is a diagram showing a transistor-level circuit configuration of the one-bit latch 181 shown in FIG.
  • a one-bit latch 181 is formed by connecting transistors 301 and 302 forming a switch 182, transistors 303 to 306 forming an inverter 183, and transistors 307 and 308 forming an inverter 184. Have been.
  • the PD 152 is initialized by the OFG signal supplied to the discharge transistor 151.
  • the exposure (accumulation) period is from the timing when the OFG signal switches from ON to OFF to the timing when the TG signal supplied to the transfer transistor 153 switches from ON to OFF.
  • the exposure (accumulation) period is from the timing when the TG signal switches from ON to OFF one frame before to the timing when the TG signal switches from ON to OFF next.
  • the OFG signal is illustrated as a pulse in which the ON period is short. However, the ON period may be long, or the ON period may be input as a plurality of pulses of two or more times. You may. Further, from the viewpoint of suppressing overflow, an intermediate voltage or an intermediate pulse may be used as the OFG signal instead of the two values of ON and OFF.
  • the potential of the REF signal supplied to the transistor 160 is set to be the initial voltage of the FD unit 154, and the FDG signal supplied to the connection transistor 156 is turned off after being turned on.
  • the FD section 154 is initialized.
  • the FDG signal is turned off while raising the potential of the REF signal, so that the FD section 154 is soft-reset (kT / C noise is reduced to about 1/2 by gradually shifting from linear to the saturation region). Becomes possible.
  • the operating range of the FD section 154 can be set to a high voltage, the maximum charge amount handled can be improved, and the margin for signal transfer from the PD 152 to the FD section 154 can be expanded.
  • connection transistor 156 By keeping the FDG signal supplied to the connection transistor 156 ON and performing the same control by the RST signal supplied to the reset transistor 158, the connection between the reset transistor 158 and the connection transistor 156 is established. The conversion efficiency can be reduced by the capacity 157.
  • the RST signal and the FDG signal may be controlled at the same time instead of the fixed voltage.
  • the second-stage floating portion of the comparator 61 is initialized by the INI signal supplied to the transistor 166 and the INI2 signal supplied to the transistor 67.
  • the INI signal and the INI2 signal are described separately, but they may be the same signal.
  • the FORCEVCO signal supplied to the transistors 170 and 172 the output of the comparator 61 is in a Ready state, and a signal is written into the latch 181.
  • the time code input / output unit 102 (repeater) that inputs the time code generated by the time code generation unit 26 and outputs the A / D converted pixel data to the signal storage unit 72 is controlled, and the tristate buffer 192 is used.
  • a time code is externally written to the latch 181 by the WEN signal supplied to the latch 181.
  • the REF signal which is a monotonically decreasing slope signal, is input to the transistor 160, and the VCO signal is inverted at a timing inverted with respect to the potential of the FD section 154.
  • the time code that has been continuously written is stored in the latch 181, and the writing operation to the corresponding latch 181 is stopped.
  • a positive feedback circuit (response speed-up unit) 62 which is a positive feedback circuit, is configured so that the VCO signal operates even when the current in the preceding stage of the comparator 61 is several nA. Therefore, by receiving the output of the previous stage of the comparator 61 once by the transistor 164 of the second stage, a high PSRR (power supply voltage fluctuation rejection ratio) can be realized. Subsequently, by connecting to the transistor 166 which is a high-voltage NMOS, the voltage of the floating portion V 2nd ahead of the transistor 166 is controlled so as not to be higher than the gate potential. As the gate potential, the same power supply as that of the logic circuit in the subsequent stage can be used, but another voltage may be used.
  • the floating portion V 2nd is provided with a positive feedback by a NOR circuit controlled by a test signal and a FORCEVCO signal as a malfunction prevention function, thereby enabling high-speed transition.
  • the time code written in the latch 181 has a fixed code that is shifted by one code depending on the location because the time code input / output unit 102 is configured by multi-stage connection of flip-flops. Offset. However, the offset of the time code written in the latch 181 is canceled because the same offset is superimposed on the signal level by the CDS operation as described later.
  • the AD conversion pixel data (digital data) stored in the latch 181 is read out.
  • the read capability time
  • the read capability differs depending on whether the signal inside the latch 181 is "H” or "L” and whether the read destination LBL (Local Bit Line) is "H” or “L”. turn into.
  • the impedance of the LBL there is a concern that the signal itself of the latch 181 changes when the signal of the latch 181 is read. In order to prevent such a concern, control is devised so that the transistor 190 controlled by the xPC signal and the external impedance of the latch 181 at the time of reading the latch signal are high as viewed from the latch 181.
  • the NMOS since the transconductance gm of the transistor is higher than that of the PMOS, the NMOS is lower than that of LBL to "H” by PMOS, rather than pulling "L” of LBL to “H” by NMOS. Works fast. For this reason, before reading by the xPC signal, the power is set once and the LBL is preset to "H” every time. The reading from the latch 181 does not differ from the preset value when the read signal is "H”. Therefore, even if the performance of the PMOS is low, it is not affected, and the driving power of the PMOS is low. You may. On the other hand, when the read signal from the latch 181 is “L”, the NMOS lowers the potential of the LBL precharged to “H”. However, since a sufficient transconductance gm cannot be secured with a transistor of the minimum size, the gate width W is generally increased, but this increases the area cost.
  • the impedance of the LBL viewed from the inverters 183 and 184 inside the latch 181 is improved.
  • both the transistor (NMOS) 301 and the transistor (PMOS) 302 are turned on at the time of writing, while only the transistor (NMOS) 301 is read at the time of reading. Is controlled to turn ON.
  • high-speed and robust signal reading can be performed without increasing the size of a large number of NMOS transistors inside the latch 181.
  • the signal read to the LBL is read out to the flip-flop with the AD conversion clock set to L together with the ON of the REN signal, and the signal is output to the output by inputting the AD conversion clock after the REN signal is turned OFF. Is transferred to a bucket brigade. Further, in order to perform the CDS, the data is temporarily written to a memory such as a static random access memory (SRAM) (not shown) provided inside the solid-state imaging device 1.
  • SRAM static random access memory
  • timing T7 to timing T10 From timing T7 to timing T10, the same processing as from timing T2 to timing T5 is performed, and AD conversion of the signal level is performed. Then, at a timing T10, when the signal level is output, the reset level is read out from the once stored SRAM and subtracted from the signal level. Thereby, a series of circuit noises including the fixed pattern noise of the comparator 61 and the time code input / output unit 102 and the random noise of the pixel 21 and the comparator 61 can be canceled (CDS: correlated double sampling).
  • CDS correlated double sampling
  • a process of transmitting the signal to the outside of the solid-state imaging device 1 via a signal readout circuit and a high-speed serial interface such as SLVS-EC (Scalable Low Voltage Signaling with Embedded Clock) is performed. Note that a process for narrowing the data band such as signal compression may be performed before this process.
  • the pixel 21 is driven by the control method described above, so that the noise and the speed of the output signal can be reduced.
  • the signal storage unit 72 stores both the reset level code and the light reception signal level code, and outputs the code to the outside of the solid-state imaging device 1 sequentially or simultaneously by two or more repeaters. Can be adopted. Further, as the solid-state imaging device 1 including the comparison unit 51, a stacked structure in which two or three semiconductor wafers are stacked, or a stacked structure in which more than two semiconductor wafers are stacked may be adopted. Also, in order to make the resolution of AD conversion variable, the code transition by the AD conversion clock is made finer at low illuminance while the slope of the REF signal is kept constant, and the code transition is made coarser at higher illuminance. With such control, it is also possible to reduce the number of transitions of the circuit and improve the power efficiency. Further, although not shown, when the number of pixels and the number of circuits are increased and the control signal becomes insufficient in the settling inside the solid-state imaging device 1, the driving capability of the signal is appropriately improved by performing buffering or the like.
  • the circuit may be changed as follows.
  • the configuration for controlling the time code transfer unit 23 is called repeater circuits 401-1 to 401-m.
  • the number of the repeater circuits 401-1 to 401-m is equal to the number of the time code transfer units 23 provided.
  • m repeaters are provided.
  • the repeater circuits are simply referred to as a repeater circuit 401, and other configurations are also referred to.
  • the repeater circuit 401 includes the time code generation unit 26, the time code transfer unit 23, and the signal processing unit 111.
  • the time code transfer unit 23 includes wiring replacement units 101 and 103 and a time code input / output unit 102. Further, the wiring switching units 101 and 103 and the time code input / output unit 102 of the time code transfer unit 23 are provided with transfer paths for (n + 1) bits one by one. Time code transfer for transferring data from the time code transfer 1-bit column 441-0 (Bit_0) to the nth bit of the time code (time code [n]), which is the transfer path of the 0th bit data (time code [0]) 1-bit strings (Bit_n) 441-n are represented as transfer paths.
  • time code transfer 1-bit string (Bit_n) 441-n is a transfer path for transferring data (time code [n]) of the n-th bit (bit_n) of the time code.
  • FIG. 12 shows an example in which the time code is composed of (n + 1) bits, but may have any other number of bits.
  • the wiring replacement units 101 and 103 convert the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n based on the selection signal from the data line selection signal generation circuit 413 in the controller 29.
  • the data of each bit of the time code generated by the time code generation unit 26 is transferred, if necessary.
  • the wiring replacement unit 103 outputs the transfer results REP_out0 to REP_outn of each bit to the determination circuits 421-0 to 421-n and the controller 29, respectively.
  • the data line selection signal generation circuit 413 uses the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n as they are, to change the data of each bit of the time code. To transfer.
  • the data is transferred by assigning the transfer path of the generated bit to the transfer path of the time code transfer 1-bit column 441 of the least significant bit.
  • the least significant bit is, for example, a transfer path of the least significant bit.
  • the transfer path of the E-th time code transfer 1-bit string (Bit_E) 441 in which an error has occurred is represented by the time code transfer 1-bit string. It is assigned to (Bit_0) 441-0 (replaced with the time code transfer 1-bit string (Bit_0) 441-0) and transferred.
  • the signal processing unit 111 includes determination circuits 421-0 to 421-n, an ERR information storage latch 422, and a FUSE information generation circuit 423.
  • the determination circuits 421-0 to 421-n compare the transfer results of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n with expected values, and determine an error for each transfer path. Is determined, and the determination result is stored in the ERR information storage latch 422.
  • the ERR information storage latch 422 has a configuration corresponding to the memory 111a in FIG. 2, and stores each bit of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n, that is, the transfer. It latches whether or not an error has occurred for each path, and supplies the determination result to the FUSE information generation circuit 423 based on the address information from the controller 29.
  • the FUSE information generation circuit 423 Based on the determination result supplied from the ERR information storage latch 422, the FUSE information generation circuit 423 generates FUSE information including determination result information indicating the presence / absence of an error in each transfer path, and stores the FUSE information in the FUSE circuit 412. , To the control signal generation circuit 411.
  • the control signal generation circuit 411 provides the data line selection signal generation circuit 413 with a time code transfer 1-bit string (Bit_0) 441-0 to a time code A control signal indicating an instruction to replace the transfer path in which an error has occurred in the transfer 1-bit string (Bit_n) 441-n with the time code transfer 1-bit string 441 of the least significant bit and rearrange the transfer path is supplied.
  • the data line selection signal generation circuit 413 supplies a selection signal to the wiring replacement units 101 and 103, and selects one of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n. Control is performed such that the transfer path for (n + 1) bits is replaced and the time code is transferred.
  • the data line selection signal generation circuit 413 controls the wiring switching units 101 and 103 to transfer the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-
  • the time code of (n + 1) bits is transferred by using the transfer path composed of n as it is without replacing any of the transfer paths.
  • the data line selection signal generation circuit 413 reads out the FUSE information stored in the FUSE circuit 412 and transfers the read FUSE information.
  • the transfer path in which the error has occurred is converted to the time code transfer 1-bit string ( Bit_0) 441-0 is used to control the wiring replacement units 101 and 103 so as to transfer (n + 1) -bit time codes. Note that bits with low importance may be set in advance or may be arbitrarily set by the user.
  • the wiring replacement unit 101 is composed of, for example, replacement circuits 471-1 to 471-n provided between the time code transfer 1-bit columns 441-0 to 441-n, as shown in FIG.
  • a replacement circuit 471-1 is provided between the time code transfer 1-bit strings 441-0 and 441-1, and the time code transfer 1-bit strings 441-1 and 441-2 are provided between the time code transfer 1-bit strings 441-1 and 441-2.
  • the replacement circuit 471-2 is provided at a position closer to the output side (the wiring replacement unit 103) than the replacement circuit 471-1.
  • a replacement circuit 471-3 is provided between the time code transfer 1-bit strings 441-2 and 441-3 and closer to the output side than the replacement circuit 471-2, and the time code transfer 1-bit string 441-3 is provided.
  • 441-4, and a replacement circuit 471-4 is provided at a position closer to the output side than the replacement circuit 471-3,...,
  • the time code transfer 1-bit string 441- (n-1), 441-n The switching circuit 471-n is provided between the switching circuits 471- (n-1) and closer to the output side.
  • the wiring replacement unit 103 includes replacement circuits 481-1 to 481-n provided between the time code transfer 1-bit columns 441-0 to 441-n, respectively. .
  • a replacement circuit 481-1 is provided between the time code transfer 1-bit strings 441-0 and 441-1, and the time code transfer 1-bit strings 441-1 and 441-2 are provided between the time code transfer 1-bit strings 441-1 and 441-2.
  • the replacement circuit 481-2 is provided at a position closer to the input side (the wiring replacement unit 101) than the replacement circuit 481-1.
  • a replacement circuit 481-3 is provided between the time code transfer 1-bit strings 441-2 and 441-3 and closer to the input side than the replacement circuit 481-2, and the time code transfer 1-bit string 441-3 is provided.
  • 441-4, and a replacement circuit 481-4 is provided at a position closer to the input side than the replacement circuit 471-3,..., Time code transfer 1-bit columns 441- (n-1), 441-n
  • the switching circuit 481-n is provided at a position between the input circuits and closer to the input side than the switching circuit 481- (n-1).
  • the replacement circuits 471-1 to 471-n of the wiring replacement unit 101 and the replacement circuits 481-1 to 481-n of the wiring replacement unit 103 include a replacement circuit 471-m and a replacement circuit 481-m, respectively. , A line-symmetric configuration with the time code input / output unit 102 interposed therebetween.
  • the replacement circuits 471 and 481 have, for example, a configuration example as shown in the left part or the right part of FIG.
  • adjacent time code transfer 1-bit columns 441- (x + 1) and 441-x are provided on the left and right, the input side of each time code is represented by terminals Ai and Bi, and the output side is represented by terminal Ao. , Bo.
  • the switching circuits 471 and 481 include switches SW1 (S) and SW2 (S) that are opened and closed by a control signal S, and switches SW3 (S) that are opened and closed by a control signal S ′ that is the inverted control signal S. ') And SW4 (S').
  • the switch SW1 (S) is connected between the terminals Ai and Ao, and opens and closes the terminals Ai and Ao by the control signal S.
  • the switch SW2 (S) is connected between the terminals Bi and Bo, and opens and closes the terminals Bi and Bo by the control signal S.
  • the switch SW3 (S ') is connected between the terminals Ai and Bo, and opens and closes the terminals Ai and Bo by the control signal S'.
  • the switch SW4 (S ') is connected between the terminals Bi and Ao, and opens and closes between the terminals Bi and Ao by the control signal S'.
  • time code [x + 1] of the x + 1 bit string and the time code [x] of the x bit string transferred on the time code transfer 1-bit strings 441- (x + 1) and 441-x are SW3, Bit strings are exchanged by SW4.
  • the time code [x + 1] of the x + 1 bit sequence input at the terminal Ai on the time code transfer 1-bit sequence 441- (x + 1) is output from the terminal Bo on the time code transfer 1-bit sequence 441-x.
  • the time code [x] of the x-bit string input from the terminal Bi of the time code transfer 1-bit string 441-x is output from the terminal Bo as the time code [x] of the x + 1 bit string. It is output from the terminal Ao on (x + 1) as the time code [x + 1] of the x + 1 bit string.
  • the time code [x] of the x-bit string and the time code [x + 1] of the x + 1-bit string transferred on the adjacent time code transfer 1-bit strings 441- (x + 1) and 441-x are the control signals S Control of the opening and closing of the switches SW1 to SW4 constituting the replacement circuits 471 and 481, the time code is output in the order of normal bit strings, or the time code is output by replacing adjacent bit strings as necessary. Can be.
  • the right part of FIG. 14 is a configuration example of the replacement circuits 471 and 481 in which tristate inverters TB1 to TB4 and inverters In1 and In2 are provided instead of the switches SW1 to SW4 in the left part of FIG.
  • time code [x] of the x-bit string transferred on the time code transfer 1-bit strings 441- (x + 1) and 441-x and the time code [x + 1] of the x + 1-bit string are respectively
  • the time code [x] and the time code [x + 1] of the x + 1 bit string are output.
  • tristate inverters TB1 and TB2 are turned off by control signal S, tristate inverters TB3 and TB4 are turned on.
  • time code [x] of the x-bit string and the time code [x + 1] of the x + 1-bit string transferred on the time code transfer 1-bit strings 441- (x + 1) and 441-x are respectively x + 1
  • the time code [x + 1] of the bit string and the time code [x] of the x bit string are interchanged and output.
  • the left and right replacement circuits 471 and 481 in FIG. 14 function as substantially the same configuration.
  • the impedance of the tristate inverters TB1 to TB4 can be made smaller than that of the switches SW1 to SW4.
  • the left part of FIG. 15 shows the configuration of the wiring replacement unit 101, the time code input / output unit 102, and the wiring replacement unit 103 from above.
  • time codes [0] to [n] are sequentially input to the corresponding bit strings of the time code transfer 1-bit strings 441-0 to 441-n from the right in the figure.
  • the replacement circuits 471 and 481 indicated by dotted lines in the wiring replacement units 101 and 103 are shown without any replacement.
  • the wiring replacement unit 101 is provided with replacement circuits 471-1 to 471-n from the right in the figure between the time code transfer 1-bit columns 441-0 to 441-n.
  • replacement circuits 481-1 to 481-n are provided between the time code transfer 1-bit columns 441-0 to 441-n from the right in the figure.
  • each of the replacement circuits 471-1 to 471-3 is controlled so that the time codes transferred by the adjacent time code transfer 1-bit column 441 are switched.
  • the right part of FIG. 15 shows that the replacement circuits 471 and 481 indicated by solid lines are in a state of replacing the time code transferred in the adjacent time code transfer 1-bit column 441.
  • time code [0] of the time code transfer 1-bit string 441-0 is transferred to the time code transfer 1-bit string 441-1 by the replacement circuit 471-1, and the time code [1] of the time code transfer 1-bit string 441-1 is transferred. Is transferred to the time code transfer 1-bit string 441-0, so that the transfer codes [0] and [1] are exchanged.
  • time code [0] of the time code transfer 1-bit string 441-1 is transferred to the time code transfer 1-bit string 441-2 by the replacement circuit 471-2, and the time code [2] of the time code transfer 1-bit string 441-1 is transferred.
  • time code [0] and [2] are exchanged.
  • the time code [0] of the time code transfer 1-bit string 441-2 is transferred to the time code transfer 1-bit string 441-3 by the replacement circuit 471-3, and the time code of the time code transfer 1-bit string 441-3 is transferred.
  • the transfer codes [0] and [3] are exchanged.
  • the time code [0] considered to be the least important is replaced with the time code transfer 1-bit string in which the error occurs.
  • the time codes [1] to [3] transferred at 441-3 are time codes lower by one bit than the time code transfer 1-bit string 441 originally used for transfer, in which no error has occurred.
  • the data is transferred by the transfer 1-bit strings 441-0 to 441-2.
  • the time codes [1] to [3] are output in a state shifted one bit at a time to lower bits as shown in the middle part of the right diagram of FIG.
  • each of the replacement circuits 481-1 to 481-3 of the wiring replacement unit 103 converts the time codes of the adjacent time code transfer 1-bit columns 441-0 to 441-3. [0] to [3] are exchanged to return to the original bit position.
  • time code [0] of the time code transfer 1-bit string 441-3 is transferred to the time code transfer 1-bit string 441-2 by the replacement circuit 481-3, and the time code [3] of the time code transfer 1-bit string 441-2 is transferred. Is transferred to the time code transfer 1-bit column 441-3, so that the transfer codes [0] and [3] are exchanged.
  • time code [0] of the time code transfer 1-bit string 441-2 is transferred to the time code transfer 1-bit string 441-1 by the replacement circuit 481-2, and the time code [2] of the time code transfer 1-bit string 441-1 is transferred.
  • time code [0] and [2] are exchanged.
  • time code [0] of the time code transfer 1-bit string 441-1 is transferred to the time code transfer 1-bit string 441-0 by the replacement circuit 481-1, and the time code of the time code transfer 1-bit string 441-0 is transferred.
  • [1] is transferred to the time code transfer 1-bit string 441-1, the transfer codes [0] and [1] are exchanged.
  • the time code [0] considered to be the least important is replaced with the time code transfer 1-bit string in which the error occurs.
  • the data is transferred at 441-3, and then output from the original time code transfer 1-bit column 441-0 via the wiring replacement unit 103.
  • the other time codes [1] to [3] are the time code transfer 1-bit strings 441-0 to 441-0 lower by 1 bit than the time code transfer 1-bit string 441 originally used for the transfer, in which no error has occurred. 441-2, and then output from the original time code transfer 1-bit columns 441-1 to 441-3 via the wiring replacement unit 103.
  • the time code of the bit string [0] considered to be the least important is converted into a time code transfer 1-bit string 441 where an error occurs in the time code input / output unit 102. -3, and is output from the original time code transfer 1-bit column 441-0 in the wiring replacement unit 103.
  • the time codes of the other bit strings [1] to [3] are stored in the time code input / output unit 102 one bit lower than the time code transfer 1-bit string 441 originally used for transfer.
  • And [2] are transferred via the time code transfer 1-bit strings 441-0 to 441-2, and are output from the original time code transfer 1-bit strings 441-1 to 441-3 in the wiring replacement unit 103. .
  • the wiring replacement unit 101 assigns the time code of the least significant bit sequence in the time code input / output unit 102 to the time code transfer 1-bit sequence 441 in which the error has occurred. Is controlled so as to be assigned to the time code transfer 1-bit string 441 of lower bits one bit at a time so that the time code of the bit string is assigned to the time code transfer 1-bit string 441 where no error has occurred.
  • the wiring replacement unit 103 performs control so that the time code of each bit of the time code input / output unit 102 is assigned so as to return to the time code transfer 1-bit sequence 441 of the original bit sequence.
  • the time code of the bit string of low importance is transferred via the time code transfer 1-bit string 441 in which the error has occurred in the time code input / output unit 102, and the other time codes of relatively low importance are compared.
  • the time code of the high bit string is transferred via the time code transfer 1-bit string 441 in which no error has occurred.
  • the time code transfer 1-bit string 441 is not prepared in advance for an error, and the time is not greatly reduced.
  • the code can be transferred. This effect is particularly remarkable when a large number of time code transfer units are provided.
  • the time code of the least significant bit string is output via the time code transfer 1-bit string 441 in which an error has occurred. If the time codes are bit strings of low significance, the wiring may be switched so that they are output via the time code transfer 1-bit string 441 in which an error has occurred.
  • FIG. 16 shows the wiring configuration of the replacement circuits 471-1 to 471-n in the first-stage wiring replacement unit 101-1.
  • the second-stage wiring replacement unit 101- 2 shows a wiring configuration of the replacement circuits 471-1 to 471-n.
  • the structure in the time code input / output unit 102 is shown in the lower part of FIG.
  • the replacement circuits 471-1 to 471-3 in the first-stage wiring replacement unit 101-1 change the time code between the adjacent time code transfer 1-bit columns 441. Control to replace them. That is, in the upper center of FIG. 16, the replacement circuits 471-1 to 471-3 of the first-stage wiring replacement unit 101-1 are indicated by solid lines. However, here, as shown in the middle center of FIG. 16, the replacement circuits 471-1 to 471-3 of the second-stage wiring replacement unit 101-2 are not in the replacement state, and are therefore shown by dotted lines.
  • the time code [0] is assigned to the time code transfer 1-bit column 441-3, and the time code [1] to [3] are shifted to the lower bits by one bit and assigned to the time code transfer 1-bit strings 441-0 to 441-2.
  • the replacement circuits 471-1 and 471-2 in the second-stage wiring replacement unit 101-2 replace the time code between the adjacent time code transfer 1-bit columns 441. Control.
  • the time code [1] is allocated to the time code transfer 1-bit column 441-2, and the time codes [1] and [2] are further changed. Are shifted to lower bits by one bit and assigned to the time code transfer 1-bit columns 441-0, 441-1.
  • the least significant two-bit time codes [0] and [1] having relatively low importance are converted to the time code transfer 1-bit string 441 in which the error has occurred. -3, 441-2.
  • the bit positions of the time codes [0] to [4] remain shifted, so that the wiring replacement units 103-1 and 103-2 (not shown) refer to FIG.
  • the process is performed in the reverse order to the replacement process in the wiring replacement units 101-1 and 101-2 to return to the original bit position.
  • the process of returning to the original bit position by the wiring replacement units 103-1 and 103-2 is the reverse process of the process described with reference to FIG. 16, and with reference to FIG. Since the processing in the one-stage wiring replacement unit 103 and the processing in substance are repeated, the description thereof is omitted.
  • the determination circuit 421 includes a switch 491, inverters 492 to 494, AND circuits 495 and 496, and an OR circuit 497. Further, the ERR information storage latch 422 is configured by a flip-flop circuit.
  • the switch 491 switches Hi or Low preset as an expected value, and outputs it to the inverter 492.
  • the inverter 492 outputs an inverted signal of the expected value supplied from the switch 491 to the inverter 493 and the AND circuit 496.
  • the inverter 493 outputs an inverted signal of the output of the inverter 492 to the AND circuit 495. That is, the inverter 493 outputs the expected value itself to the AND circuit 495.
  • the inverter 494 outputs an inverted signal of the transfer result REP_out of the time code transfer 1-bit string (Bit_n) 441-n to the AND circuit 495.
  • the AND circuit 495 ANDs the output signals of the inverters 493 and 494 and outputs the result to the OR circuit 497. That is, when the expected value matches the inverted signal of the transfer result REP_out, the AND circuit 495 outputs a Hi signal.
  • the AND circuit 496 outputs to the OR circuit 497 the logical result of AND between the transfer result REP_out of the time code transfer 1-bit string (Bit_n) 441-n and the output signal of the inverter 492. That is, when the inverted signal of the expected value matches the transfer result REP_out, the AND circuit 496 outputs a Hi signal.
  • the OR circuit 497 outputs the logical result of the OR of the output signals of the AND circuits 495 and 496 to the ERR information storage latch 422 formed of a flip-flop circuit and latches the result as ERR information.
  • step S11 the controller 29 controls the switch 491 of the determination circuit 421 for each bit to set the expected value to Low.
  • step S12 the controller 29 controls the data line selection signal generation circuit 413 based on the operation instruction in the test mode, and replaces the replacement circuits 471-1 to 471-n, 481-1 to 481-1 to 471-n in the wiring replacement units 101 and 103.
  • 481-n is set in a state where there is no exchange between adjacent time code transfer 1-bit strings (Bit_0) 441.
  • the controller 29 controls the time code generator 26 based on the operation instruction in the test mode, and controls each of the time code transfer 1-bit sequence (Bit_0) 441-0 to the time code transfer 1-bit sequence (Bit_n) 441-n.
  • the data of each bit of the time code is set to 0 and output to the transfer path.
  • step S13 the FF circuits 201-1 to 201-N and the FF circuits 203-1 to 203-1 forming the transfer paths of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n 203-N sequentially repeats and transfers the process of writing the time code to the latch of each bit of the signal storage unit 72 of the data storage unit 52, and transfers the same to the determination circuits 421-0 to 421-n of each bit.
  • the results are output as REP_out0 to REP_outn.
  • step S14 the controller 29 controls the determination circuit 421 for each bit to determine whether the expected value matches the transfer result, and stores the determination result in the ERR information storage latch 422.
  • the expected value of each bit is set to Low, and it is correct that the transfer results REP_out0 to REP_outn of each bit of the time code are 0. Therefore, when they do not match (when any of REP_out0 to REP_outn is 1), It is considered that an abnormality has occurred on the transfer path configuring the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n, and the process proceeds to step S15.
  • step S15 the controller 29 determines whether or not the abnormality of the time code transfer 1-bit column 441 is 1 bit (not 2 bits or more) and the replacement can be performed by the replacement circuits 471 and 481. More specifically, the controller 29 reads the FUSE information stored in the FUSE circuit 412, and determines the number of bits of the transfer path in which an error has already occurred and the detected time code transfer 1-bit column 441 abnormality. At the same time, it is determined whether replacement is possible.
  • the wiring replacement units 101 and 103 are provided with only one stage, only one bit can be replaced. For example, when the abnormal time code transfer 1-bit column 441 is one bit, If the abnormal time code transfer 1-bit string 441 is not two bits or more, it is determined that replacement is possible, and the process proceeds to step S16.
  • step S16 the controller 29 supplies address information to the ERR information storage latch 422, and causes the FUSE information generation circuit 423 to supply ERR information that is information of an error bit.
  • the FUSE information generation circuit 423 generates FUSE information indicating a transfer path in which an error has occurred based on the ERR information, stores the FUSE information in the FUSE circuit 412, and generates an error in the control signal generation circuit 411. Notify that.
  • step S17 the control signal generation circuit 411 generates a replacement control signal, and notifies the data line selection signal generation circuit 413 of the change control signal.
  • step S18 the data line selection signal generation circuit 413 controls the wiring replacement units 101 and 103 based on the FUSE information stored in the FUSE circuit 412 according to the replacement control signal, as described with reference to FIG. Then, by controlling the replacement circuits 471 and 481 in the wiring replacement units 101 and 103, an error occurs in the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n.
  • the transfer path is reconfigured by exchanging the transfer path with the transfer path formed by the time code transfer 1-bit string 441 of the least significant bit of the time code input / output unit 102.
  • step S14 If the expected value and the transfer result REP_out match in step S14, no abnormality is detected, and the processing in steps S15 to S18 is skipped.
  • step S19 the controller 29 controls the data line selection signal generation circuit 413 based on the operation instruction in the test mode to change the switching circuits 471-1 to 471-n and 481-1 to 481-1 to 471-n in the wiring switching units 101 and 103.
  • 481-n is set in a state where there is no exchange between adjacent time code transfer 1-bit strings (Bit_0) 441.
  • the controller 29 controls the time code generator 26 based on the operation instruction in the test mode, and controls each of the time code transfer 1-bit sequence (Bit_0) 441-0 to the time code transfer 1-bit sequence (Bit_n) 441-n.
  • the data of each bit of the time code is set to 1 and output to the transfer path.
  • step S20 the FF circuits 201-1 to 201-N and the FF circuits 203-1 to 203-1 forming the respective transfer paths of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n 203-N sequentially repeats the process of writing the time code to the signal storage unit 72 of the data storage unit 52, transfers the time code, and outputs the result to the determination circuit 421 of each bit as a transfer result REP_out.
  • step S21 the controller 29 controls the determination circuit 421 for each bit to determine whether or not the expected value matches the transfer result, and stores the determination result in the ERR information storage latch 422.
  • the expected value of each bit is set to Low, and it is correct that the transfer results REP_out0 to REP_outn of each bit of the time code are 1. Therefore, if they match (when any of the transfer results REP_out0 to REP_outn is 0). ), It is considered that an abnormality has occurred on the transfer path constituting the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n, and the process proceeds to step S22. .
  • step S22 the controller 29 determines whether or not the abnormality of the time code transfer 1-bit column 441 is 1 bit (not 2 bits or more) and can be replaced by the replacement circuits 471 and 481. More specifically, the controller 29 reads the FUSE information stored in the FUSE circuit 412, and determines the number of bits of the transfer path in which an error has already occurred and the detected time code transfer 1-bit column 441 abnormality. At the same time, it is determined whether replacement is possible.
  • the wiring replacement units 101 and 103 are provided with only one stage, only one bit can be replaced. For example, when the abnormal time code transfer 1-bit column 441 is one bit, If the abnormal time code transfer 1-bit column 441 is not two bits or more, it is determined that the replacement is possible, and the process proceeds to step S23.
  • step S23 the controller 29 supplies address information to the ERR information storage latch 422, and causes the FUSE information generation circuit 423 to supply ERR information which is information of an error bit.
  • the FUSE information generation circuit 423 generates FUSE information indicating a transfer path in which an error has occurred based on the ERR information, stores the FUSE information in the FUSE circuit 412, and generates an error in the control signal generation circuit 411. Notify that.
  • step S24 the control signal generation circuit 411 generates an exchange control signal and notifies the data line selection signal generation circuit 413.
  • step S25 the data line selection signal generation circuit 413 controls the wiring replacement units 101 and 103 based on the FUSE information stored in the FUSE circuit 412 according to the replacement control signal, as described with reference to FIG. Then, by controlling the replacement circuits 471 and 481 in the wiring replacement units 101 and 103, an error occurs in the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n.
  • the transfer path is reconfigured by exchanging the transfer path with the transfer path formed by the time code transfer 1-bit string 441 of the least significant bit of the time code input / output unit 102.
  • step S21 if the expected value does not match the transfer result REP_out, no abnormality is detected, and the processes in steps S22 to S25 are skipped.
  • step S26 the controller 29 controls the switch 491 of the determination circuit 421 for each bit to set the expected value to Hi.
  • step S27 the controller 29 controls the time code generator 26 based on the operation instruction in the test mode, and controls the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n. For each transfer path, the data of each bit of the time code is set to 0 and output.
  • step S28 the FF circuits 201-1 to 201-N and the FF circuits 203-1 to 203-1 forming the transfer paths of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n 203-N repeats the process of sequentially writing the time code into the signal storage unit 72 of the data storage unit 52.
  • step S29 the FF circuits 201-1 to 201-N and the FF circuits 203-1 to 201-N configuring each transfer path of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n 203-N sequentially repeats the process of reading the latched data from the signal storage unit 72 of the data storage unit 52 and transfers the time code, and outputs the time code to the determination circuit 421 of each bit as a transfer result REP_out. .
  • step S30 the controller 29 controls the determination circuit 421 for each bit to determine whether or not the expected value matches the transfer result, and stores the determination result in the ERR information storage latch 422.
  • the expected value of each bit is set to Hi, and it is correct that the transfer results REP_out0 to REP_outn of each bit of the time code are 0. Therefore, when they match (when any of the transfer results REP_out0 to REP_outn is 1). ), An abnormality has occurred in the signal storage unit 72 of the data storage unit 52 of the bits corresponding to the transfer paths constituting the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n. And the process proceeds to step S31.
  • step S31 the controller 29 determines whether or not the abnormality of the time code transfer 1-bit column 441 is 1 bit (not 2 bits or more) and can be replaced by the replacement circuit 471. More specifically, the controller 29 reads the FUSE information stored in the FUSE circuit 412, and determines the number of bits of the transfer path in which an error has already occurred and the detected time code transfer 1-bit column 441 abnormality. At the same time, it is determined whether replacement is possible.
  • the wiring replacement units 101 and 103 have a configuration in which only one stage is provided, only one bit can be replaced. For example, if the abnormal time code transfer 1-bit column 441 is one bit, the replacement is performed. Is considered possible, and the process proceeds to step S32.
  • step S32 the controller 29 supplies address information to the ERR information storage latch 422, and causes the FUSE information generation circuit 423 to supply ERR information that is information of an error bit.
  • the FUSE information generation circuit 423 generates FUSE information indicating a transfer path in which an error has occurred based on the ERR information, stores the FUSE information in the FUSE circuit 412, and generates an error in the control signal generation circuit 411. Notify that.
  • step S33 the control signal generation circuit 411 generates an exchange control signal and notifies the data line selection signal generation circuit 413.
  • step S33 the data line selection signal generation circuit 413 controls the wiring replacement units 101 and 103 based on the FUSE information stored in the FUSE circuit 412 according to the replacement control signal, and as described with reference to FIG. Then, by controlling the replacement circuits 471 and 481 in the wiring replacement units 101 and 103, an error occurs in the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n.
  • the transfer path is reconfigured by exchanging the transfer path with the transfer path formed by the time code transfer 1-bit string 441 of the least significant bit of the time code input / output unit 102.
  • step S30 if the expected value matches the transfer result REP_out, no abnormality is detected, and thus the processes in steps S31 to S34 are skipped.
  • step S35 the controller 29 controls the time code generation unit 26 based on the operation instruction in the test mode, and controls the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n. For each transfer path, the data of each bit of the time code is set to 1 and output.
  • step S36 the FF circuits 201-1 to 201-N and the FF circuits 203-1 to 203-1 forming the transfer paths of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n 203-N repeats the process of sequentially writing the time code into the signal storage unit 72 of the data storage unit 52.
  • step S37 the FF circuits 201-1 to 201-N and the FF circuits 203-1 to 203-1 forming the respective transfer paths of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n 203-N sequentially repeats the process of reading the latched data from the signal storage unit 72 of the data storage unit 52 and transfers the time code, and outputs the time code to the determination circuit 421 of each bit as a transfer result REP_out. .
  • step S38 the controller 29 controls the determination circuit 421 for each bit to determine whether the expected value matches the transfer result, and stores the determination result in the ERR information storage latch 422.
  • the expected value of each bit is set to Hi, and it is correct that the transfer results REP_out0 to REP_outn of each bit of the time code are 1; ), An abnormality has occurred in the signal storage unit 72 of the data storage unit 52 of the bits corresponding to the transfer paths constituting the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n. And the process proceeds to step S39.
  • step S39 the controller 29 determines whether the abnormality of the time code transfer 1-bit column 441 is 1 bit (not 2 bits or more) and can be replaced by the replacement circuit 471. More specifically, the controller 29 reads the FUSE information stored in the FUSE circuit 412, and determines the number of bits of the transfer path in which an error has already occurred and the detected time code transfer 1-bit column 441 abnormality. At the same time, it is determined whether replacement is possible.
  • the wiring replacement units 101 and 103 have a configuration in which only one stage is provided, only one bit can be replaced. For example, if the abnormal time code transfer 1-bit column 441 is one bit, the replacement is performed. Is considered possible, and the process proceeds to step S40.
  • step S40 the controller 29 supplies address information to the ERR information storage latch 422, and causes the FUSE information generation circuit 423 to supply ERR information that is information of a bit in which an error has occurred.
  • the FUSE information generation circuit 423 generates FUSE information indicating a transfer path in which an error has occurred based on the ERR information, stores the FUSE information in the FUSE circuit 412, and generates an error in the control signal generation circuit 411. Notify that.
  • step S41 the control signal generation circuit 411 generates a replacement control signal and notifies the data line selection signal generation circuit 413.
  • step S42 the data line selection signal generation circuit 413 controls the wiring replacement units 101 and 103 based on the FUSE information stored in the FUSE circuit 412 according to the replacement control signal, and as described with reference to FIG. Then, by controlling the replacement circuits 471 and 481 in the wiring replacement units 101 and 103, an error occurs in the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n.
  • the transfer path is reconfigured by exchanging the transfer path with the transfer path formed by the time code transfer 1-bit string 441 of the least significant bit of the time code input / output unit 102.
  • step S38 If the expected value and the transfer result REP_out match in step S38, no abnormality is detected, and the processing in steps S39 to S42 is skipped.
  • step S43 the controller 29 determines the FUSE information stored in the FUSE circuit 412.
  • the time code transfer unit 23 cannot use the failure flag due to an error. Turn on to end the process. That is, in this case, since the time code transfer unit 23 cannot function properly, the solid-state imaging device 1 is processed as a defective product.
  • the transfer of the time code set in each of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n is performed by the processing of steps S11 to S25.
  • the transfer path in which the transfer path in which the abnormality is detected is replaced with the transfer path of the least significant bit is reconstructed.
  • steps S26 to S42 corresponds to the transfer path for transferring the time code set in each of the time code transfer 1-bit string (Bit_0) 441-0 to the time code transfer 1-bit string (Bit_n) 441-n.
  • the presence / absence of an abnormality in the latch used in the signal storage unit 72 in the data storage unit 52 of the bit to be changed is determined.
  • the latch corresponding to the transfer path replaced with the transfer path of the lower bit is reconstructed.
  • the abnormality of the transfer path and the abnormality of the latch are individually determined, and if an abnormality is detected in any of them, the transfer path of the bit in which the abnormality is detected is set to the least significant bit.
  • the transfer path and the latch are used together, and the transfer path and the latch are reconstructed.
  • defect detection and relief processing is performed periodically after the product is shipped, for example, when the product is being used, and the transfer path is replaced when a defect is detected, thereby enabling the product to be remedied. It is also possible to improve durability.
  • the FUSE circuit 412 mounts FUSE information in the solid-state imaging device 1.
  • FUSE information is acquired as data at the time of product inspection, and the data is shipped to a user together with a chip.
  • the rescue control may be performed by the user.
  • Part 2 Defect Detection and Relief Processing
  • steps S111 to S117, S120 to S125, S128 to S135, S138 to S144, S147, and S148 in the flowcharts of FIGS. 20 and 21 are the same as steps S11 to S17, S19 to S24 in the flowcharts of FIGS. , S26 to S33, S35 to S41, S43, and S44, and a description thereof will be omitted as appropriate.
  • step S115 That is, in the processing of steps S111 to S114 (FIG. 20), the comparison with the expected value is performed, and if the presence or absence of an abnormality on the transfer path is detected, the processing proceeds to step S115.
  • step S115 the controller 29 performs the replacement by the replacement circuits 471 and 481 of the wiring replacement units 101 and 103 based on whether or not the number of bits of the abnormal time code transfer 1-bit string is equal to or less than the number of stages of the wiring replacement units 101 and 103. It is determined whether or not is possible. More specifically, the controller 29 reads the FUSE information stored in the FUSE circuit 412, and determines the number of bits of the transfer path in which an error has already occurred and the detected time code transfer 1-bit column 441 abnormality. At the same time, it is determined whether replacement is possible. That is, for example, in a configuration in which only the n stages of the wiring replacement units 101 and 103 are provided, n bits can be replaced. For example, when the abnormal time code transfer 1-bit column 441 has n bits or less, It is determined that the replacement is possible, and the process proceeds to step S116.
  • step S116 the controller 29 supplies address information to the ERR information storage latch 422, and causes the FUSE information generation circuit 423 to supply ERR information that is information of an error bit.
  • the FUSE information generation circuit 423 generates FUSE information indicating a transfer path in which an error has occurred based on the ERR information, stores the FUSE information in the FUSE circuit 412, and generates an error in the control signal generation circuit 411. Notify that.
  • step S117 the control signal generation circuit 411 generates a replacement control signal and notifies the data line selection signal generation circuit 413 of the generated signal.
  • step S118 the data line selection signal generation circuit 413 controls the wiring replacement units 101 and 103 based on the FUSE information stored in the FUSE circuit 412 according to the replacement control signal, and transfers the time code 1 bit when an abnormality is detected.
  • the transfer path is reconfigured so that the transfer path of the most significant bit among the unprocessed transfer paths including the column (Bit_0) 441 is replaced with the transfer path of the replaceable least significant bit.
  • step S119 the data line selection signal generation circuit 413 uses the exchange control signal to generate a time code transfer 1-bit string (Bit_0) 441 in which an abnormality is detected based on the FUSE information stored in the FUSE circuit 412. Of these, it is determined whether or not there is a transfer path for which replacement with lower bits has not been processed.
  • step S119 If it is determined in step S119 that there is an unprocessed transfer path, the process returns to step S118 and repeats the same processing.
  • step S119 if all the exchanges are completed by the processing in step S118 for the transfer path including the time code transfer 1-bit string (Bit_0) 441 in which the abnormality is detected, the process proceeds to step S120.
  • the steps S123 to S127 (FIG. 20), S132 to S136 (FIG. 21), and steps S140 to S144 (FIG. 21) also include a time code transfer 1-bit string (Bit_0) 441 in which an abnormality is detected by the same processing.
  • it_0 time code transfer 1-bit string
  • the process of switching to the transfer path and the latch of the replaceable least significant bit is sequentially repeated from the transfer path and the latch of the most significant bit.
  • the abnormality of the transfer path and the abnormality of the latch are individually determined, and when an abnormality is detected in any of them, a plurality of bits of the plurality of bits in which the abnormality is detected are detected.
  • the transfer path and the latch are replaced with the transfer path and the latch of the plurality of lower bits, and the replaced transfer paths and the latch are used together to reconstruct the transfer path and the latch.
  • the 0/1 signal may be randomly superimposed on the output signal of the least significant bit replaced with the time code transfer 1-bit string (Bit_0) 441 in which the abnormality is detected.
  • noise is superimposed on the output signal.
  • the noise is not seen as a fixed pattern, it is possible to make the pixel with the least significant bit fixed to 0 inconspicuous.
  • FIG. 22 illustrates the control of the time code transfer unit 23 in which the 0/1 signal is randomly superimposed on the output signal of the least significant bit replaced with the time code transfer 1-bit string (Bit_0) 441 in which an abnormality is detected. 2 shows a detailed configuration example.
  • FIG. 22 components having the same functions as those in FIG. 12 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • FIG. 22 differs from the detailed configuration for controlling the time code transfer unit 23 in FIG. 12 in that the randomizer 511 is provided on the path through which the transfer result REP_out0 of the least significant bit is transferred, and the randomizer 511 is controlled. That is, a randomizer control unit 521 is provided in the controller 29.
  • the randomizer 511 is controlled by the randomizer control unit 521, detects an error in the time code transfer 1-bit string (Bit_0) 441, and changes the transfer path. As a result, the transfer in which the error is detected in the transfer result REP_out0 of the least significant bit is detected. When a signal from the path is output, 0 or 1 is randomly output instead of the signal.
  • the randomizer control unit 521 sets the randomizer 511 to ON when an abnormality is detected in any of the time code transfer 1-bit strings (Bit_0) 441, Alternatively, a random value of 1 is output, and when no abnormality is detected, the transfer result REP_out0 is output as it is.
  • the randomizer 511 includes FF circuits 541-1 to 541-15, XOR circuits 542 and 543, and a switch 544.
  • the output terminal Q is connected to the input terminal D of the FF circuit 541 in the subsequent stage.
  • the output terminals of the FF circuits 541-14 and 541-15 are connected to the input terminal of the XOR circuit 542. Further, the output terminal of the XOR circuit 542 is connected to the input terminal D of the FF circuit 541-1 and one input terminal of the XOR circuit 543.
  • the other input terminal of the XOR circuit 543 is connected to the terminal 544a of the switch 544.
  • the terminal 544 b of the switch 544 is connected to the output terminal of the XOR circuit 543. Further, the switch 544 is connected to a terminal from which the transfer result REP_out0 of the time code [0], which is the least significant bit, is output.
  • the randomizer 511 when the switch 544 is connected to the terminal 544a, the randomizer 511 is turned on, and the transfer result REP_out0 of the time code [0], which is the least significant bit, and the output from the output terminal of the XOR circuit 542 By outputting the XOR with the result, the randomizer 511 can randomly output 0 or 1 even if the time code [0] is a fixed value.
  • the switch 544 is turned on (connected to the terminal 544a) or off (connected to the terminal 544b) by the randomizer control unit 521. Therefore, when an abnormality is detected in any one of the time code transfer 1-bit strings (Bit_0) 441, the randomizer control unit 521 controls the switch 544 to be turned on to connect the switch 544 to the terminal 544a. When no abnormality is detected in any of (Bit_0) 441, the switch 544 is controlled to be turned off to connect to the terminal 544b.
  • the number of the FF circuits 541 constituting the randomizer 511 is fifteen in FIG. 23, the number is determined based on the atomic polynomial of the linear feedback shift register, and a configuration based on the FF circuits other than fifteen and the operation thereof may be used. .
  • step S181 the randomizer control unit 521 reads out the FUSE information stored in the FUSE circuit 412.
  • step S182 the randomizer control unit 521 has detected an abnormality in any one of the time code transfer 1-bit strings (Bit_0) 441 based on the FUSE information, and any one of the transfer paths and the transfer path of the least significant bit And whether or not the latch has been replaced.
  • step S182 If it is determined in step S182 that they have been replaced, the process proceeds to step S183.
  • step S183 the randomizer control unit 521 controls the switch 544 to connect it to the terminal 544a.
  • 0 or 1 is randomly output from the randomizer 511, and the transfer result REP_out0 of the time code [0], which is the least significant bit, is set to 0 or 1 at random.
  • step S182 determines whether there is no replacement. If it is determined in step S182 that there is no replacement, the process proceeds to step S184.
  • step S184 the randomizer control unit 521 controls the switch 544 to connect it to the terminal 544b.
  • the randomizer 511 outputs the transfer result REP_out0 of the time code [0], which is the least significant bit, as it is.
  • the randomizer 511 may be provided for the output of the lower bits by the number of stages that can be replaced.
  • the present invention can be applied not only to the area ADC and the column ADC but also to all solid-state imaging devices that perform signal transfer. Further, the present configuration is applicable not only to the solid-state imaging device but also to all electronic circuits that perform signal transfer of A / D-converted digital values.
  • the solid-state imaging device 1 described above can be applied to various electronic devices such as an imaging device such as a digital still camera or a digital video camera, a mobile phone having an imaging function, or another device having an imaging function. it can.
  • FIG. 25 is a block diagram illustrating a configuration example of an imaging device as an electronic device to which the present technology is applied.
  • An imaging device 1001 shown in FIG. 25 includes an optical system 1002, a shutter device 1003, a solid-state imaging device 1004, a driving circuit 1005, a signal processing circuit 1006, a monitor 1007, and a memory 1008, and is configured to display still images and moving images. Imaging is possible.
  • the optical system 1002 includes one or more lenses, guides light from a subject (incident light) to the solid-state imaging device 1004, and forms an image on the light receiving surface of the solid-state imaging device 1004.
  • the shutter device 1003 is disposed between the optical system 1002 and the solid-state imaging device 1004, and controls a light irradiation period and a light-shielding period of the solid-state imaging device 1004 under the control of the drive circuit 1005.
  • the solid-state imaging device 1004 is configured by a package including the above-described solid-state imaging device.
  • the solid-state imaging device 1004 accumulates signal charges for a certain period according to light formed on the light receiving surface via the optical system 1002 and the shutter device 1003.
  • the signal charges stored in the solid-state imaging device 1004 are transferred according to a drive signal (timing signal) supplied from the drive circuit 1005.
  • the drive circuit 1005 outputs a drive signal for controlling the transfer operation of the solid-state imaging device 1004 and the shutter operation of the shutter device 1003, and drives the solid-state imaging device 1004 and the shutter device 1003.
  • the signal processing circuit 1006 performs various kinds of signal processing on the signal charges output from the solid-state imaging device 1004.
  • An image (image data) obtained by performing signal processing by the signal processing circuit 1006 is supplied to a monitor 1007 and displayed, or supplied to a memory 1008 and stored (recorded).
  • the solid-state imaging device 1 is applied instead of the above-described optical system 1002, shutter device 1003, and solid-state imaging device 1004, so that the yield is reduced due to the increase in density. Can be suppressed.
  • FIG. 26 is a diagram illustrating a usage example in which the above-described solid-state imaging device 1 is used.
  • the camera module described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray, for example, as described below.
  • a device that captures images for viewing such as digital cameras and portable devices with camera functions.
  • Devices used for traffic such as in-vehicle sensors that capture images of the rear, surroundings, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles, etc.
  • Apparatus used for home appliances such as TVs, refrigerators, air conditioners, etc. in order to take images and operate the equipment in accordance with the gestures ⁇ Endoscopes, devices that perform blood vessel imaging by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes such as surveillance cameras for crime prevention and cameras for person authentication
  • Skin measuring instruments for photographing skin and scalp Beauty microscope such as -Equipment used for sports, such as action cameras and wearable cameras for sports applications-Used for agriculture, such as cameras for monitoring the condition of fields and crops apparatus
  • Example of application to endoscopic surgery system> The technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 27 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology (the present technology) according to the present disclosure may be applied.
  • FIG. 27 shows a state in which an operator (doctor) 11131 is performing an operation on a patient 11132 on a patient bed 11133 using the endoscopic operation system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as an insufflation tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 includes a lens barrel 11101 having a predetermined length from the distal end inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the proximal end of the lens barrel 11101.
  • the endoscope 11100 which is configured as a so-called rigid endoscope having a hard lens barrel 11101 is illustrated.
  • the endoscope 11100 may be configured as a so-called flexible endoscope having a soft lens barrel. Good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the distal end of the lens barrel by a light guide that extends inside the lens barrel 11101, and the objective The light is radiated toward the observation target in the body cavity of the patient 11132 via the lens.
  • the endoscope 11100 may be a direct view scope, a perspective view scope, or a side view scope.
  • An optical system and an image sensor are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the imaging element, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as raw data to a camera control unit (CCU: ⁇ Camera ⁇ Control ⁇ Unit) 11201.
  • the $ CCU 11201 is configured by a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and controls the operations of the endoscope 11100 and the display device 11202 overall. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal for displaying an image based on the image signal, such as a development process (demosaicing process).
  • a development process demosaicing process
  • the display device 11202 displays an image based on an image signal on which image processing has been performed by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 includes a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light when imaging an operation part or the like.
  • a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light when imaging an operation part or the like.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction or the like to change imaging conditions (type of irradiation light, magnification, focal length, and the like) by the endoscope 11100.
  • the treatment instrument control device 11205 controls the driving of the energy treatment instrument 11112 for cauterizing, incising a tissue, sealing a blood vessel, and the like.
  • the insufflation device 11206 is used to inflate the body cavity of the patient 11132 for the purpose of securing the visual field by the endoscope 11100 and securing the working space of the operator.
  • the recorder 11207 is a device that can record various types of information related to surgery.
  • the printer 11208 is a device capable of printing various types of information on surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light at the time of imaging the operation site can be configured by, for example, a white light source including an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of the RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy, so that the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • the laser light from each of the RGB laser light sources is radiated to the observation target in a time-division manner, and the driving of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing, so that each of the RGB laser light sources is controlled. It is also possible to capture the image obtained in a time sharing manner. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of output light at predetermined time intervals.
  • the driving of the image sensor of the camera head 11102 in synchronization with the timing of the change of the light intensity, an image is acquired in a time-division manner, and the image is synthesized, so that a high dynamic image without so-called blackout and whiteout is obtained. An image of the range can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of the absorption of light in the body tissue, by irradiating light in a narrower band than the irradiation light (ie, white light) at the time of normal observation, the surface of the mucous membrane is exposed.
  • a so-called narrow-band light observation (Narrow / Band / Imaging) for photographing a predetermined tissue such as a blood vessel with high contrast is performed.
  • fluorescence observation in which an image is obtained by fluorescence generated by irradiating excitation light may be performed.
  • body tissue is irradiated with excitation light to observe fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and Irradiation with excitation light corresponding to the fluorescence wavelength of the reagent can be performed to obtain a fluorescence image.
  • the light source device 11203 can be configured to be able to supply narrowband light and / or excitation light corresponding to such special light observation.
  • FIG. 28 is a block diagram showing an example of a functional configuration of the camera head 11102 and the CCU 11201 shown in FIG.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a driving unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 includes a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are communicably connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102, and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 includes an imaging element.
  • the number of imaging elements constituting the imaging unit 11402 may be one (so-called single-panel type) or plural (so-called multi-panel type).
  • an image signal corresponding to each of RGB may be generated by each imaging element, and a color image may be obtained by combining the image signals.
  • the imaging unit 11402 may be configured to include a pair of imaging elements for acquiring right-eye and left-eye image signals corresponding to 3D (Dimensional) display. By performing the 3D display, the operator 11131 can more accurately grasp the depth of the living tissue in the operative part.
  • a plurality of lens units 11401 may be provided for each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is configured by an actuator, and moves the zoom lens and the focus lens of the lens unit 11401 by a predetermined distance along the optical axis under the control of the camera head control unit 11405.
  • the magnification and the focus of the image captured by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information indicating that the frame rate of the captured image is specified, information that specifies the exposure value at the time of imaging, and / or information that specifies the magnification and focus of the captured image. Contains information about the condition.
  • the above-described imaging conditions such as the frame rate, the exposure value, the magnification, and the focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. Good.
  • the endoscope 11100 has a so-called AE (Auto Exposure) function, an AF (Auto Focus) function, and an AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the driving of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102.
  • the image signal and the control signal can be transmitted by electric communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on an image signal that is RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various kinds of control related to imaging of the operation section and the like by the endoscope 11100 and display of a captured image obtained by imaging the operation section and the like. For example, the control unit 11413 generates a control signal for controlling driving of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image showing the operative part or the like based on the image signal subjected to the image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects a shape, a color, or the like of an edge of an object included in the captured image, and thereby detects a surgical tool such as forceps, a specific living body site, bleeding, a mist when using the energy treatment tool 11112, and the like. Can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgery support information on the image of the operative site.
  • the burden on the operator 11131 can be reduced, and the operator 11131 can reliably perform the operation.
  • the transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electric signal cable corresponding to electric signal communication, an optical fiber corresponding to optical communication, or a composite cable thereof.
  • the communication is performed by wire using the transmission cable 11400, but the communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to, for example, the endoscope 11100, the camera head 11102 (the imaging unit 11402), the CCU 11201 (the image processing unit 11412), and the like, among the configurations described above.
  • the solid-state imaging device 1 in FIG. 1 can be applied to the imaging unit 10402.
  • the configuration of the imaging unit may be a so-called mirrorless structure without a shutter mechanism.
  • the endoscopic surgery system has been described as an example, but the technology according to the present disclosure may be applied to, for example, a microscopic surgery system or the like.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving object such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 29 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio / video output unit 12052, and a vehicle-mounted network I / F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generating device for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting driving force to wheels, and a steering angle of the vehicle. It functions as a control mechanism such as a steering mechanism for adjusting and a braking device for generating a braking force of the vehicle.
  • the body control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a blinker, and a fog lamp.
  • a radio wave or various switch signals transmitted from a portable device replacing the key may be input to the body control unit 12020.
  • the body control unit 12020 receives the input of these radio waves or signals and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • Out-of-vehicle information detection unit 12030 detects information external to the vehicle on which vehicle control system 12000 is mounted.
  • an imaging unit 12031 is connected to the outside-of-vehicle information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform an object detection process or a distance detection process of a person, a vehicle, an obstacle, a sign, a character on a road surface, or the like based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the imaging unit 12031 can output an electric signal as an image or can output the information as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information in the vehicle.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver status detection unit 12041 that detects the status of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 determines the degree of driver fatigue or concentration based on the detection information input from the driver state detection unit 12041. The calculation may be performed, or it may be determined whether the driver has fallen asleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 implements functions of ADAS (Advanced Driver Assistance System) including vehicle collision avoidance or impact mitigation, following running based on the following distance, vehicle speed maintaining running, vehicle collision warning, vehicle lane departure warning, and the like. Cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, and the like based on the information about the surroundings of the vehicle obtained by the outside information detection unit 12030 or the inside information detection unit 12040, so that the driver 120 It is possible to perform cooperative control for automatic driving or the like in which the vehicle travels autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on information on the outside of the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp in accordance with the position of the preceding vehicle or the oncoming vehicle detected by the outside-of-vehicle information detection unit 12030, and performs cooperative control for the purpose of preventing glare such as switching a high beam to a low beam. It can be carried out.
  • the sound image output unit 12052 transmits at least one of a sound signal and an image signal to an output device capable of visually or audibly notifying a passenger of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 30 is a diagram illustrating an example of an installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as a front nose, a side mirror, a rear bumper, a back door of the vehicle 12100, and an upper portion of a windshield in the vehicle interior.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided above the windshield in the passenger compartment mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, and the like.
  • FIG. 28 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates 13 shows an imaging range of an imaging unit 12104 provided in a rear bumper or a back door.
  • a bird's-eye view image of the vehicle 12100 viewed from above is obtained by superimposing image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging elements or an imaging element having pixels for detecting a phase difference.
  • the microcomputer 12051 calculates a distance to each three-dimensional object in the imaging ranges 12111 to 12114 and a temporal change of the distance (relative speed with respect to the vehicle 12100). , It is possible to extract, as a preceding vehicle, a three-dimensional object that travels at a predetermined speed (for example, 0 km / h or more) in a direction substantially the same as that of the vehicle 12100, which is the closest three-dimensional object on the traveling path of the vehicle 12100. it can.
  • a predetermined speed for example, 0 km / h or more
  • microcomputer 12051 can set an inter-vehicle distance to be secured before the preceding vehicle and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts the three-dimensional object data relating to the three-dimensional object into other three-dimensional objects such as a motorcycle, a normal vehicle, a large vehicle, a pedestrian, a telephone pole, and the like based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating a risk of collision with each obstacle, and when the collision risk is equal to or more than the set value and there is a possibility of collision, via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver through forced driving and avoidance steering via the drive system control unit 12010, driving assistance for collision avoidance can be performed.
  • driving assistance for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian exists in the captured images of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed by, for example, extracting a feature point in an image captured by the imaging units 12101 to 12104 as an infrared camera, and performing a pattern matching process on a series of feature points indicating the outline of the object to determine whether the object is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular contour for emphasis to the recognized pedestrian.
  • the display unit 12062 is controlled so that is superimposed. Further, the sound image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 or the like among the configurations described above.
  • the defect detection and relief processing is performed before the product is shipped, thereby suppressing a decrease in the yield due to disconnection of the wiring of the imaging element to be increased in density. It is possible to reduce the cost of the product.
  • the configuration of the imaging unit may be a so-called mirrorless structure without a shutter mechanism.
  • the present disclosure may also have the following configurations. ⁇ 1> After converting a signal into a digital signal, a plurality of transfer paths for transferring a digital code of a predetermined number of bits in 1-bit units; A determining unit that determines whether there is an abnormality in the transfer path; A switching unit that switches the plurality of transfer paths used for transferring the digital code having the predetermined number of bits based on a determination result of the determination unit.
  • ⁇ 2> a plurality of transfer paths for transferring a time code having a predetermined number of bits in 1-bit units, which is used when converting a pixel signal corresponding to the amount of light received by the pixel into a digital signal; A determining unit that determines whether there is an abnormality in the transfer path; And a switching unit that switches the plurality of transfer paths used for transferring the time code having the predetermined number of bits based on a determination result of the determination unit.
  • the determination unit compares an expected value of a transfer result when the predetermined data is transferred via the transfer path with a transfer result of the predetermined data transferred via the transfer path.
  • ⁇ 4> The imaging device according to ⁇ 3>, wherein the plurality of transfer paths include a storage unit that stores the corresponding time code in 1-bit units.
  • the predetermined data is written and transferred to the storage unit corresponding to the transfer path, and the determination unit sets the predetermined data
  • the imaging device according to ⁇ 4> wherein a transfer result obtained by transferring data via the transfer path is compared with the expected value to determine whether there is an abnormality in the transfer path.
  • the determination unit compares the transfer result with the expected value when the predetermined data is set to 1 and 0 when the expected value is set to the predetermined value, and determines the transfer path of each of the transfer paths. The presence or absence of an abnormality is determined.
  • the replacement unit may determine that the transfer path determined to have the abnormality has a low importance among the time codes having the predetermined number of bits among the plurality of transfer paths.
  • the image sensor according to ⁇ 5> wherein the image sensor is replaced with a transfer path of a bit time code.
  • the replacement unit may assign a transfer path of the bit determined to be abnormal to the importance of the predetermined number of bits of the time code among the plurality of transfer paths.
  • the replacement unit is provided between the adjacent transfer paths, The time code input to one of the transfer paths is output via the one transfer path, and the time code input to the other transfer path is output via the other transfer path. Or let Or The time code input to the one transfer path is output via the other transfer path, and the time code input to the other transfer path is output via the one transfer path.
  • the image sensor according to ⁇ 7>, wherein ⁇ 10> The replacement unit, Based on the determination result, a transfer path determined to have the abnormality, and, among the plurality of transfer paths, a transfer path of a time code of a less important bit of the time code having the predetermined number of bits.
  • a former stage replacement unit to be replaced Transfer of the transfer path replaced by the preceding-stage replacement unit and determined to have the abnormality, and transfer of the time code of a less important bit among the time codes of the predetermined number of bits among the plurality of transfer paths
  • the imaging device further including: a rear-stage switching unit that rearranges the path so as to return to the original transfer path at each subsequent stage.
  • the front-stage replacement unit and the rear-stage replacement unit are respectively configured symmetrically with the transfer path interposed therebetween. Imaging device.
  • the replacement unit is configured in multiple stages with respect to the transfer direction of the transfer path, Based on the determination result, a plurality of transfer paths determined to have the abnormality are provided in the front-stage replacement unit configured in the foremost stage and the replacement unit configured in the rear-stage replacement unit configured in the last stage.
  • the transfer path of the least significant bit of the time code of the predetermined number of bits is replaced with the transfer path of the least significant bit of the time code,
  • a front-stage replacement unit configured at a stage subsequent to the front-stage replacement unit configured at the foremost stage; and a replacement unit including the rear-stage replacement unit configured at a stage preceding the rear-stage replacement unit configured at the last stage.
  • a transfer path with the highest importance next to the bit with the highest importance a transfer path with the highest importance next to the bit with the highest importance
  • a time code of the predetermined number of bits among the plurality of transfer paths a transfer path with the highest importance next to the bit with the highest importance, and a time code of the predetermined number of bits among the plurality of transfer paths.
  • a randomizer that randomly generates 0 or 1 is further included.
  • the time code output from the randomizer is output as the time code output via the transfer path of the time code of the less important bit of the time code having the predetermined number of bits. ⁇ 7> to ⁇ 12 >.
  • the replacement unit may determine that the transfer path determined to have the abnormality has a low importance among the time codes having the predetermined number of bits among the plurality of transfer paths.
  • the time code output from the randomizer is output as the time code output via the transfer path of the time code of the less important bit of the time code having the predetermined number of bits.
  • Imaging device. ⁇ 15> When the predetermined data is transferred via the transfer path, the predetermined data is written to the storage unit corresponding to the transfer path, read, and transferred, and the determination unit The predetermined data is written to the storage unit via the transfer path, read out, and compares the transferred transfer result with the expected value to determine the data corresponding to the transfer path.
  • the imaging device wherein it is determined whether or not the storage unit is abnormal.
  • the determination unit compares each of the transfer results when the predetermined data is 1 and 0 with the expected value, and determines the transfer path for each of the transfer paths.
  • the imaging device ⁇ 15>, wherein it is determined whether or not the corresponding storage unit is abnormal.
  • the replacement unit may include, based on the determination result, a transfer path corresponding to the storage unit determined to have the abnormality and a time code having the predetermined number of bits among the plurality of transfer paths.
  • the determination unit compares a transfer result of the predetermined data transferred via the transfer path with the expected value to determine whether the transfer path is abnormal. Is written to the storage unit via the transfer path, read out, and compares the transferred transfer result with the expected value to determine whether there is an abnormality in the storage unit corresponding to the transfer path.
  • the replacement unit is configured to determine, based on the determination result, the transfer path determined to have the abnormality, a storage unit corresponding to the transfer path, and a time corresponding to the predetermined number of bits of the plurality of transfer paths.
  • a method for controlling an imaging apparatus including a plurality of transfer paths for transferring a time code having a predetermined number of bits in units of one bit, which is used when converting a pixel signal corresponding to the amount of light received by a pixel into a digital signal. So, Determine whether there is an abnormality in the transfer path, A method of controlling an image sensor, comprising: exchanging the plurality of transfer paths used for transferring the time code having the predetermined number of bits based on a determination result.
  • ⁇ 20> a plurality of transfer paths for transferring a time code having a predetermined number of bits in 1-bit units, which is used when converting a pixel signal corresponding to the amount of light received by the pixel into a digital signal;
  • Solid-state imaging device ⁇ 21 ⁇ pixel, ⁇ 22 ⁇ pixel array unit, ⁇ 23 ⁇ time code transfer unit, ⁇ 26 ⁇ time code generation unit, ⁇ 28 ⁇ output unit, ⁇ 29 ⁇ controller, ⁇ 41 ⁇ pixel circuit, ⁇ 42 ADC, ⁇ 51 ⁇ comparison circuit, ⁇ 52 ⁇ data storage unit, ⁇ 61 ⁇ comparison , ⁇ 62 ⁇ voltage conversion circuit, ⁇ 63 ⁇ positive feedback circuit, ⁇ 71 ⁇ input / output control circuit, ⁇ 72 ⁇ signal storage unit, ⁇ 101, 103 ⁇ wiring replacement unit, ⁇ 401, 401-1 to 401-m ⁇ repeater circuit, ⁇ 411 ⁇ control signal generation circuit, ⁇ 412 ⁇ FUSE Circuit, ⁇ 413 ⁇ data line selection signal generation circuit, ⁇ 421, 421-0 to 421-n ⁇ determination circuit, ⁇ 422 ⁇ ERR information storage latch, ⁇ 423 ⁇ FUSE information generation circuit, ⁇ 441, 441-0 to 441-n ⁇ time code transfer 1 bit string (Bit_0 ) To (Bit_n), $ 47

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Abstract

本開示は、撮像素子の高密度化に起因する歩留りの低下を抑制できるようにする固体電子回路、撮像素子および撮像素子の制御方法、並びに電子機器に関する。 画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードを１ビット単位で転送する複数の転送経路間に配線入替部を設けるようにして、複数の転送経路にエラーが発生した場合、最も優先度の低い転送経路と入れ替えられるようにする。本開示は、撮像素子に適用することができる。

Description

固体電子回路、撮像素子および撮像素子の制御方法、並びに電子機器
　本開示は、固体電子回路、撮像素子および撮像素子の制御方法、並びに電子機器に関し、特に、歩留りを向上できるようにした固体電子回路、撮像素子および撮像素子の制御方法、並びに電子機器に関する。
　撮像素子の信号読み出し方式で、例えば、画素内などの限られた面積内でAD変換（Analog Digital変換）を行う場合、面積効率が良い方式として、比較器と、その後段のデジタル回路で構成される積分型（スロープ型）のAD変換方式が提案されている。
　この積分型のAD変換方式を用いて、限られた面積内でAD変換を実現しようとする技術として、例えば、後段のデジタル回路を１つのDRAM（Dynamic Random Access Memory）回路として、複数回スロープ信号を比較器に入力する回路構成が広く知られている。
　例えば、8bitのAD変換であれば、同じスロープ信号が８回繰り返し比較器に入力される。そして、比較器の出力が反転した時点の０または１のコードをDRAM回路に記憶する動作と画素エリア外部へ設けたCHIP内のメモリへ読み出し動作が８回繰り返され、全面の比較が終了した時点で、CHIP内メモリから外部に読み出される。
　しかしながら、画素毎にAD変換器をそれぞれ独立に配置するような構成の場合、画素列毎にAD変換器を配置するカラム並列などのような比較的面積自由度がある場合と異なり、回路の収容面積に限りがあるため、要求を十分に満たすようなAD変換器を作成することが難しい。
　例えば、比較の際の判定速度が遅くなる、または、性能を上げようとして消費電力が増大してしまうことがある。
　そこで、判定速度の遅延や消費電力の増大を抑制する技術が提案されている（特許文献１参照）。
国際公開公報２０１６／１３６４４８号
　しかしながら、このような回路構成でシステムを構成する場合、画素数の増大に伴い回路レイアウト密度が急激に上昇し、コード不良等を誘発する回路不良の発生確率が増大する。
　また、特に固体撮像装置の場合、画素のデータに不良が発生した場合、例え1bitの不良であったとしても不良が発生してしまうとチップの機能としては使用不可となってしまい、歩留まりを悪化させてしまうため、不良の発生確率を低減させる必要がある。
　本開示は、このような状況に鑑みてなされたものであり、特に、不良が検出されても、不良の回路を比較的重要度の低いビットの回路と入れ替えるようにすることで、不良の影響を抑制し、歩留まりを向上できるようにするものである。
　本開示の第１の側面の固体電子回路は、信号をデジタル信号に変換した後、所定のビット数のデジタルコードを１ビット単位で転送する複数の転送経路と、前記転送経路の異常の有無を判定する判定部と、前記判定部の判定結果に基づいて、前記所定のビット数のデジタルコードの転送に使用する前記複数の転送経路を入れ替える入替部とを含む固体電子回路である。
　本開示の第２の側面の撮像素子、撮像装置、および電子機器は、画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードを１ビット単位で転送する複数の転送経路と、前記転送経路の異常の有無を判定する判定部と、前記判定部の判定結果に基づいて、前記所定のビット数の時刻コードの転送に使用する前記複数の転送経路を入れ替える入替部とを含む撮像素子である。
　本開示の第２の側面の撮像素子の制御方法は、画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードを１ビット単位で転送する複数の転送経路を含む撮像装置の制御方法であって、前記転送経路の異常の有無を判定し、判定結果に基づいて、前記所定のビット数の時刻コードの転送に使用する前記複数の転送経路を入れ替えるステップを含む撮像素子の制御方法である。
　本開示の第１の側面においては、複数の転送経路により、信号がデジタル信号に変換された後、所定のビット数のデジタルコードが１ビット単位で転送され、前記転送経路の異常の有無が判定され、判定結果に基づいて、前記所定のビット数のデジタルコードの転送に使用する前記複数の転送経路が入れ替えられる。
　本開示の第２の側面においては、複数の転送経路により、画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードが１ビット単位で転送され、判定部により、前記転送経路の異常の有無が判定され、切替部により、前記判定部の判定結果に基づいて、前記所定のビット数の時刻コードの転送に使用する前記複数の転送経路を入れ替えられる。
　本開示の一側面によれば、不良の発生を抑制し、歩留まりを向上することが可能となる。
本開示に係る固体撮像装置の概略構成を示す図である。 画素と時刻コード転送部周辺の詳細構成例を示すブロック図である。 ２枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 ３枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 画素の側面断面の構成例を説明する図である。 画素の詳細な回路構成例を示すブロック図である。 時刻コード入出力部の構成例を示すブロック図である。 時刻コード入出力部の前段部分のトランジスタレベルの回路構成を示す図である。 ＦＦ回路のトランジスタレベルの回路構成を示す図である。 １ビットのラッチのトランジスタレベルの回路構成を示す図である。 画素の制御方法を説明する駆動波形の一例を示す図である。 本開示の時刻コード転送部を制御する詳細な第１の構成例を説明する図である。 図１２の配線入替部の構成例を説明する図である。 図１３の配線入替部の具体的な回路構成例を説明する図である。 図１２の配線入替部の具体的な第１の動作例を説明する図である。 図１２の配線入替部の具体的な第２の動作例を説明する図である。 図１２の判定回路とERR情報格納ラッチの構成例を説明する図である。 図１２の時刻コード転送部を用いた第１の不良検出救済処理を説明するフローチャートである。 図１２の時刻コード転送部を用いた第１の不良検出救済処理を説明するフローチャートである。 図１２の時刻コード転送部を用いた第２の不良検出救済処理を説明するフローチャートである。 図１２の時刻コード転送部を用いた第２の不良検出救済処理を説明するフローチャートである。 本開示の時刻コード転送部を制御する詳細な第２の構成例を説明する図である。 図２２のランダマイザの構成例を説明する図である。 図２３のランダマイザによる最下位bit出力制御処理を説明するフローチャートである。 本開示の固体撮像装置を適用した電子機器としての撮像装置の構成例を示すブロック図である。 本開示の技術を適用した固体撮像装置の使用例を説明する図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　また、以下の順序で説明を行う。
　　１．固体撮像装置の概略構成例
　　２．画素の詳細構成例
　　３．複数基板構成１
　　４．複数基板構成２
　　５．画素の断面構造
　　６．画素の回路構成例
　　７．時刻コード入出力部の回路構成例
　　８．時刻コード転送部を制御する詳細な構成
　　９．配線入替部の詳細な構成例
　　１０．配線入替部の具体的な動作例（その１）
　　１１．配線入替部の具体的な動作例（その２）
　　１２．判定回路およびERR情報格納ラッチの構成例
　　１３．不良検出救済処理（その１）
　　１４．不良検出救済処理（その２）
　　１５．異常の検出された転送経路の出力
　　１６．電子機器への適用例
　　１７．固体撮像装置の使用例
　　１８．内視鏡手術システムへの応用例
　　１９．移動体への応用例
＜１．固体撮像装置の概略構成例＞
　図１は、本開示に係る固体撮像装置の概略構成を示している。
　図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３も設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、DAC（Digital Analog Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びコントローラ２９が形成されている。
　２次元アレイ状に配列された画素２１のそれぞれには、図２を参照して後述するように、画素回路４１とADC４２が設けられており、画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号SIGに変換して出力する。
　画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。DAC２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号SIGをデジタルの信号に変換（AD変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２９ａから供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号SIGは、出力部２８から固体撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
　コントローラ２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成されるタイミング生成回路２９ａを備えており、生成した各種のタイミング信号を、画素駆動回路２４、DAC２５、垂直駆動回路２７等に供給させる。また、コントローラ２９は、時刻コード転送部２３の駆動を制御するリピータ回路４０１（図１２）の動作を制御する。
　固体撮像装置１は、以上のように構成されている。なお、図１では、上述したように、固体撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように描かれているが、固体撮像装置１を構成する回路は、図３，図４を参照して後述するように、複数枚の半導体基板１１に分けて配置されている。
＜２．画素の詳細構成例＞
　次に、図２のブロック図を参照して、画素２１と時刻コード転送部２３の周辺の詳細構成例について説明する。
　画素２１は、画素回路４１とADC（Analog Digital Converter）４２で構成されている。
　画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてADC４２に出力する。ADC４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
　より詳細には、画素回路４１は、光電変換部９１、転送部９２、および電荷電圧変換部９３を備えている。
　光電変換部９１は、例えば、受光した光を電荷に光電変換して蓄積する受光素子（例えば、後述する図６のＰＤ１５２）により構成され、転送部９２を介して電荷電圧変換部９３に接続される。
　転送部９２は、光電変換部９１において光電変換により蓄積されている電荷を、所定のタイミングで電荷電圧変換部９３に転送するための転送トランジスタ（例えば、後述する図６の転送トランジスタ１５３）により構成される。
　電荷電圧変換部９３は、光電変換部９１に蓄積されている電荷を比較部５１の比較器６１に入力するための電圧に変換する浮遊拡散領域および増幅トランジスタ（例えば、後述する図６のＦＤ部１５４および増幅トランジスタ１５５）により構成される。
　このように構成される画素２１においては、比較部５１によって、帯域制限による出力信号の低ノイズ化を図ることができる。
　このように画素２１は構成されており、画素回路４１において、光電変換部９１における光電変換により発生した電荷が電荷電圧変換部９３により電圧に変換され、比較部５１が有する比較器６１の－入力端子に入力される。そして、比較部５１では、DAC２５から出力された参照信号REFが比較器６１の＋入力端子に入力される。
　ADC４２は、比較部５１とデータ記憶部５２で構成される。
　比較部５１は、DAC２５から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較部５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
　比較部５１は、比較器６１、及び正帰還回路（応答高速化部（PFB:Positive Feedback））６２により構成される。
　比較器６１は、画素回路４１から出力されたアナログの画素信号SIGが－入力端子に入力されるとともに、DAC２５から出力された参照信号REFが＋入力端子に入力される。そして、比較器６１は、アナログの画素信号SIGと参照信号REFとを比較し、アナログの画素信号SIGが参照信号REFよりも高いときに、所定の電流もしくは電圧を出力信号として出力する。
　正帰還回路（応答高速化部）６２は、例えば、出力の一部をフィードバックして入力に加算するポジティブフィードバック回路（正帰還回路）により構成される。従って、正帰還回路６２は、比較器６１から出力される出力信号に対する応答の高速化を図ることができる。
　データ記憶部５２には、比較部５１から出力信号VCOが入力される他、垂直駆動回路２７から、図示せぬ画素信号の書き込み動作であることを表すWR信号、画素信号の読み出し動作であることを表すRD信号、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するWORD信号が、垂直駆動回路２７により制御される選択部１２１から供給される。また、データ記憶部５２には、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
　データ記憶部５２は、選択部１２１より供給されるWR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御する入出力制御部７１、および時刻コードを記憶する信号記憶部７２より構成される。
　入出力制御部７１は、時刻コードの書き込み動作においては、比較部５１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードを信号記憶部７２に書き込みを続ける。そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較部５１から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後に信号記憶部７２に記憶された時刻コードを信号記憶部７２に保持させる。信号記憶部７２に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。なお、実際の動作においては、後述にあるように参照信号であるリセットレベルと光量値とリセットレベルとを含んだ光量値との差分を取る動作を行う。
　参照信号REFの掃引が終了し、画素アレイ部２２内の全ての画素２１の信号記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
　入出力制御部７１は、時刻コードの読み出し動作においては、選択部１２１より供給される読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、信号記憶部７２に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
　時刻コード転送部２３は、時刻コードを構成するビット毎に転送経路が設けられており、信号記憶部７２についても、ビット毎にラッチが設けられた構成である。さらに、時刻コード転送部２３を構成するビット毎の転送経路と、信号記憶部７２を構成するビット毎のラッチは、それぞれ対になっている。そして、ビット毎の転送経路、および、ラッチのうちの少なくともいずれかにエラーが発生する場合、すなわち、不良が発生した場合、不良となったラッチと転送経路とが最下位ビットのラッチと、対応する時刻コード転送部２３の転送経路とに入れ替えられて用いられる。
　より詳細には、時刻コード転送部２３は、配線入替部１０１，１０３および時刻コード入出力部１０２を備えている。
　時刻コード入出力部１０２は、時刻コード発生部２６からデジタルの時刻コードが供給され、信号記憶部７２から時刻コード入出力部１０２に出力された信号は、出力部２８に対応する信号処理部１１１および出力制御部１１２を介して出力される。また、光電変換部９１、電荷電圧変換部９３、および比較器６１は、画素駆動回路（初期化手段）２４によって初期化（リセット）することができる。
　配線入替部１０１，１０３は、ビット毎の転送経路、および、ラッチのうちの少なくともいずれかにエラーが発生する場合、すなわち、不良が発生した場合、不良となったラッチと転送経路とが最下位ビットのラッチと、対応する時刻コード転送部２３の転送経路とを入れ替える。
＜３．複数基板構成１＞
　固体撮像装置１は、複数枚の半導体基板１１に回路が作り分けられており、例えば、図３で示される固体撮像装置１のような構成でもよい。
　図３は、上側基板１１Aと下側基板１１Cの２枚の半導体基板１１を積層することで固体撮像装置１を構成する概念図を示している。
　上側基板１１Aには、光電変換部９１を含む画素回路４１が少なくとも形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。上側基板１１Aと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
＜４．複数基板構成２＞
　図３は、固体撮像装置１を２枚の半導体基板１１で構成した例であるが、３枚の半導体基板１１で構成することもできる。
　図４は、上側基板１１A、中間基板１１B、及び、下側基板１１Cの３枚の半導体基板１１を積層することで、固体撮像装置１を構成する概念図を示している。
　上側基板１１Aには、光電変換部９１を含む画素回路４１と、比較部５１の少なくとも一部の回路が形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。中間基板１１Bには、上側基板１１Aに配置されない比較部５１の残りの回路が形成されている。上側基板１１Aと中間基板１１B、及び、中間基板１１Bと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
＜５．画素の断面構造＞
　次に、図５を参照して、画素２１の断面構造について説明する。尚、ここでは、３枚の半導体基板１１により構成される例について説明する。
　図５においては、隣接する２画素分の画素２１の断面構造が示されており、図中の上から、OCL（On Chip Lens）１３１、カラーフィルタ１３２、並びに、上側基板１１A、中間基板１１B、および、下側基板１１Cが積層されている。
　OCL１３１は、図中の上方より入射する入射光を上側基板１１Aの図中の上面部（光の入射方向に対して対向する位置）に形成される光電変換層１３３内に設けられた光電変換部（PD）９１の撮像面において集光させる。
　カラーフィルタ１３２は、図中の上方より入射するOCL１３１により集光された入射光のうち、RGBのそれぞれに対応する波長の光を光電変換部（PD）９１に透過させる。
　上側基板１１A、および中間基板１１Bは、Cu-Cu金属接合により形成されるCu-Cu接合部１３４－１により接合されている。
　また、中間基板１１B、および下側基板１１Cは、中間基板１１B内の堀込電極１３５を介して、Cu-Cu金属接合により形成されるCu-Cu接合部１３４－２により接合されている。
＜６．画素の回路構成例＞
　図６は、図５に示した画素２１の回路構成を示す図である。
　図示するように、画素２１は、上側基板（受光側ウェハ）１１Aに、排出トランジスタ１５１、ＰＤ（Photodiode）１５２、転送トランジスタ１５３、ＦＤ（Floating Diffusion）部１５４、増幅トランジスタ１５５、接続トランジスタ１５６、容量１５７、リセットトランジスタ１５８、並びに、トランジスタ１５９および１６０からなる画素回路４１が形成されている。また、画素２１は、下側基板１１C（または、中間基板１１Bおよび下側基板１１C）（ロジック回路ウェハ）には、トランジスタ１６１および１６２、容量１６３、並びにトランジスタ１６４乃至１７２からなる比較部５１が形成される。さらに、下側基板１１C（または、中間基板１１Bおよび下側基板１１C）（ロジック回路ウェハ）には、インバータ１７３、NAND回路１７４、インバータ１７５からなる入出力制御部７１、並びに、複数個の１ビットのラッチ１８１により構成される信号記憶部７２からなるデータ記憶部５２が形成されている。
　ＰＤ１５２は、例えば、図５の光電変換部９１に対応し、排出トランジスタ１５１は、ＰＤ１５２に蓄積されている電荷を排出する。転送トランジスタ１５３は、図５の転送部９２に対応し、ＰＤ１５２からＦＤ部１５４に電荷を転送する。ＦＤ部１５４および増幅トランジスタ１５５により、図５の電荷電圧変換部９３が構成される。接続トランジスタ１５６は、ＦＤ部１５４に容量１５７を接続し、リセットトランジスタ１５８を介してＦＤ部１５４に蓄積されている電荷がリセットされる。
　トランジスタ１５９にはバイアスVbが供給されるとともに、トランジスタ１６０には参照信号REFが供給され、トランジスタ１６０は増幅トランジスタ１５５と差動対を構成する。また、トランジスタ１６１および１６２はカレントミラーを構成し、図５の比較器６１を構成する。
　そして、容量１６３は、帯域制限部を構成し、Ｈレベルのドレーン電源VDDHを供給する配線と、比較器６１から出力信号を出力する配線との間に設けられた回路の容量１６３である。
　また、トランジスタ１６６乃至１７２により、図６の正帰還回路（応答高速化部）６２となるポジティブフィードバック回路（PFB）が構成され、正帰還回路６２は、トランジスタ１６９乃至１７２からなるNOR回路を有する構成となっている。インバータ１７３、NAND回路１７４、およびインバータ１７５により、図６の入出力制御部７１が構成されている。また、必要なビット数に応じた個数のラッチ１８１により、図６の信号記憶部７２が構成されており、それぞれのラッチ１８１は、スイッチ１８２、並びに、インバータ１８３および１８４により構成されている。
　このように構成される画素２１において、容量１６３による帯域制限で効果的にノイズを低減するには、図６に示すように、初段の出力に容量１６３を設けることが望ましい。例えば、容量１６３は、メタル配線で構成してもよいし、Poly-DiffusionのMOS型で構成してもよい。
　INIの制御信号が接続されるトランジスタ（NMOS）１６６は、２段目の入力CURが接続されるトランジスタ（PMOS）１６４と、INI2の制御信号が接続されるトランジスタ１６７と直列に接続されるポジティブフィードバックされるトランジスタ（PMOS）１６８との両者のリーク電流よりも多くなるように設計される。これは、トランジスタ（NMOS）１６６のリーク量の方が、トランジスタ（PMOS）１６４および１６８のリーク量より少ない状態だと、入力信号（ここでは２段目の入力CUR）の如何に拘らず、その電流差で、図６のV2ndで示す浮遊部が意図せず反転してしまうことになる。
　そのため、INIで制御されるトランジスタ（NMOS）１６６は、必然的に、トランジスタ（PMOS）１６４および１６８のパスから流れるリークよりもリーク量の多い、閾値調整したトランジスタを使用せざるを得ず、出力抵抗Ｒが必然的に低くなる。出力抵抗Ｒを大きくすることは意図しない反転を起こし易くすることと等価である。そのため、出力抵抗Ｒを向上させて帯域を狭くすることが困難である。このことより、初段の出力に容量１６３を設けて、そこで帯域制限をすることが好適である。なお、初段に替えて、図６のV2ndで示す浮遊部に、帯域制限部となる容量（図示せず）を設けてもよい。
＜７．時刻コード入出力部の回路構成例＞
　図７は、図５に示した時刻コード入出力部１０２の回路構成を示す図である。
　図７に示すように、時刻コード入出力部１０２は、トランジスタ１９０、トライステートインバータ１９１、トライステートバッファ１９２、ＦＦ回路２０１－１乃至２０１－Ｎ、バッファ回路２０２－１乃至２０２－Ｎ、ＦＦ回路２０３－１乃至２０３－Ｎ、バッファ回路２０４－１乃至２０４－Ｎが接続されて構成されている。ここで、ＦＦ回路およびバッファ回路は、信号記憶部７２が有するラッチ１８１に対して１セットずつ設けられ、信号記憶部３１に必要なビット数分に応じて複数セット備えた構成となる。
　また、図７ではMBL(Mater bit Line)がFF回路２０３－１，２０１－１より出力されているが、これが複数本あってもよい。MBLが複数本あることで、おのおのその先にあるREN,WEN,ｘPCで駆動されるLBL(Local bit line)を時間的にオーバーラップさせ相補的に動作させることが可能となり、読出し時間の高速化を図ることが可能となる。
　図８は、図７に示した時刻コード入出力部１０２の前段部分を構成するトライステートインバータ１９１およびトライステートバッファ１９２のトランジスタレベルの回路構成を示す図である。
　図８に示すように、トライステートインバータ１９１およびトライステートバッファ１９２は、インバータ２５１、トランジスタ２５２乃至２５７、NAND回路２５８、NOR回路２５９、およびインバータ２６０が接続されて構成されている。
　図９は、図７に示したＦＦ回路２０１および２０３のトランジスタレベルの回路構成を示す図である。また、図９の上側には、クロックCLKがＬであるときのＦＦ回路２０１および２０３の内部状態が示されており、図９の下側には、クロックCLKがＨであるときのＦＦ回路２０１および２０３の内部状態が示されている。
　図９に示すように、ＦＦ回路２０１および２０３は、トランジスタ２８１乃至２９１が接続されて構成される。
　＜ラッチの回路構成例＞
　図１０は、図６に示した１ビットのラッチ１８１のトランジスタレベルの回路構成を示す図である。
　図１０に示すように、１ビットのラッチ１８１は、スイッチ１８２を構成するトランジスタ３０１および３０２、インバータ１８３を構成するトランジスタ３０３乃至３０６、並びに、インバータ１８４を構成するトランジスタ３０７および３０８が接続されて構成されている。
　＜駆動波形例＞
　次に、図１１に示す駆動波形を参照して、図６の画素２１の制御方法について説明する。なお、コードの書き込み、比較器６１の駆動は全画素同時に行われ、いわゆるグローバルシャッタ動作となり、信号記憶部７２（ラッチ１８１）に記憶されたコードの読み出しはクラスタ読み出し方式で順次行われる。
　まず、タイミングＴ０において、露光制御として、排出トランジスタ１５１に供給されるOFG信号によりＰＤ１５２を初期化する。そして、OFG信号がONからOFFに切り替わったタイミングから、転送トランジスタ１５３に供給されるTG信号がONからOFFに切り替わるタイミングまでが露光（蓄積）期間となる。また、排出トランジスタ１５１が設けられない構成では、１フレーム前でTG信号がONからOFFに切り替わったタイミングから、次にTG信号がONからOFFに切り替わるタイミングまでが露光（蓄積）期間となる。なお、図１１では、OFG信号は、ONである期間が短いパルスで図示されているが、ONである期間が長くてもよいし、ONである期間が２回以上の複数のパルスで入力されてもよい。また、オーバーフローの抑制の観点から、OFG信号として、ONおよびOFFの２値ではなく、中間電圧や中間パルスなどを用いてもよい。
　タイミングＴ１において、トランジスタ１６０に供給されるREF信号の電位が、ＦＤ部１５４の初期電圧になるように設定され、接続トランジスタ１５６に供給されるFDG信号がONとなった後にOFFとなることで、ＦＤ部１５４が初期化される。このとき、REF信号の電位を上昇させながらFDG信号をOFFすることで、ＦＤ部１５４をソフトリセット（線形から飽和領域へ徐々に移行してkT/Cノイズを約1/2に低減）させることが可能になる。また、ＦＤ部１５４の動作範囲を高い電圧にすることができる結果、取り扱い最大電荷量の向上を図り、ＰＤ１５２からＦＤ部１５４への信号転送のマージンを拡大することができる。また、接続トランジスタ１５６に供給されるFDG信号をONし続けたままとし、リセットトランジスタ１５８に供給されるRST信号により同様の制御を行うことで、リセットトランジスタ１５８と接続トランジスタ１５６との間に接続されている容量１５７によって、変換効率を低下させることができる。もちろん、RST信号およびFDG信号は、固定電圧ではなく、それらを同時に制御してもよい。
　タイミングＴ２において、トランジスタ１６６に供給されるINI信号、および、トランジスタ６７に供給されるINI2信号により、比較器６１の２段目の浮遊部が初期化される。ここでは、INI信号およびINI2信号を分けて説明しているが、それらが同一の信号であってもよい。INI信号およびINI2信号を同一とする場合には、配線を一本マージすることができ、レイアウト設計のマージンの拡大が可能となる。また、トランジスタ１７０および１７２に供給されるFORCEVCO信号を制御することで、比較器６１の出力はＲｅａｄｙ状態となり、ラッチ１８１に信号の書き込みが可能な状態となる。
　タイミングＴ３において、時刻コード発生部２６において生成される時刻コードの入力、および、信号記憶部７２にAD変換画素データの出力を行う時刻コード入出力部１０２（リピータ）を制御し、トライステートバッファ１９２に供給されるWEN信号により、外部からラッチ１８１へ時刻コードの書き込みを行う。同時に、単調減少のスロープ信号であるREF信号をトランジスタ１６０に入力し、ＦＤ部１５４の電位と比較して反転したタイミングで、VCO信号が反転する。そして、このタイミングで、書き込み続けられていた時刻コードがラッチ１８１に記憶され、対応するラッチ１８１への書き込み動作を停止する。
　このVCO信号は、比較器６１の前段における電流が数ｎAでも動作するように、正帰還回路である正帰還回路（応答高速化部）６２が構成されている。従って、比較器６１の前段の出力を、２段目のトランジスタ１６４で一旦受けることで、高いPSRR（電源電圧変動除去比）を実現することができる。続いて、高電圧NMOSであるトランジスタ１６６へ接続することで、その先の浮遊部V2ndの電圧がゲート電位以上にならないように制御される。このゲート電位は、後段のロジック回路と同じ電源を使用可能であるが、別電圧を使用してもよい。また、浮遊部V2ndには、テスト信号、誤動作防止機能としてのFORCEVCO信号により制御されるNOR回路で正帰還が組まれており、高速遷移を可能としている。ここで、ラッチ１８１に書き込まれる時刻コードは、図７に示したように時刻コード入出力部１０２がフリップフロップの多段接続で構成されていることより、場所により、１コードずつずれが生じた固定のオフセットとなる。しかしながら、後述するように、CDSの演算により信号レベルも同じオフセットが重畳することより、ラッチ１８１に書き込まれる時刻コードのオフセットはキャンセルされる。
　タイミングＴ４において、REF信号のスロープが任意の電圧まで低下したところで全画素２１のリセットレベルのAD変換が終了する。なお、何らかの理由で反転しなかった比較器６１に関しては、FORCEVCO信号にて強制的に反転され、後段の読み出し処理に影響を及ぼすことが回避される。例えば、何らかの反転しない理由とは、回路の故障や、ＰＤ１５２に強い光が当たって電位がスロープの終了時の電圧よりも下回ることなどの理由が挙げられる。そして、AD変換の終了とともにREF信号の電圧を低電位にすること、例えば、ＧＮＤにすることで、比較器６１の定電流をゼロとすることができ、次にREF信号の電位が高くなり、比較器６１に定電流が流れるまで消費電力を抑制することが可能となる。
　タイミングＴ５において、ラッチ１８１に記憶されたAD変換画素データ（デジタルデータ）を外部に読み出す。例えば、ラッチ１８１は面積的な理由から、加工可能な最小寸法に近いサイズで作成されるため、NMOSとPMOSの駆動力のバランスは取れていない。従って、ラッチ１８１の内部の信号が"Ｈ"か"Ｌ"かによって、また、読み出し先のLBL（Local Bit Line）が"Ｈ"か"Ｌ"かによって、読み出し能力（時間）が異なるものとなってしまう。また、LBLのインピーダンス如何により、ラッチ１８１の信号読み出し時に、ラッチ１８１の信号そのものが変化してしまうことが懸念される。そのような懸念を防止するために、xPC信号で制御されるトランジスタ１９０と、ラッチ信号の読み出し時にラッチ１８１の外部のインピーダンスがラッチ１８１から見て高くなるように制御による工夫を行う。
　ここで、トランジスタで相互コンダクタンスｇｍが高いのはPMOSよりもNMOSであるので、LBLの"Ｌ"を"Ｈ"にPMOSで引き上げるよりも、LBLの"Ｈ"を"Ｌ"にNMOSで引き下げる方が高速に動作する。このことより、xPC信号により読み出す前に一旦電源にセットし、LBLを毎回"Ｈ"にプリセットする。そして、ラッチ１８１からの読み出しは、読み出し信号が"Ｈ"である場合はプリセット値と差がないので、PMOSの能力が低くても影響を受けることはなく、PMOSは駆動力が低い状態であってもよい。一方、ラッチ１８１からの読み出し信号が"Ｌ"である場合、"Ｈ"にプリチャージされたLBLの電位の引き下げはNMOSが担うことになる。しかしながら、最小サイズのトランジスタでは十分な相互コンダクタンスｇｍを確保できないことから、たいていはゲート幅Ｗを大きくしたりするが、これは面積コストが大きくなってしまう。
　そこで、ラッチ１８１の出力に設けられているスイッチ１８２の抵抗を書き込み時よりも向上させることにより、ラッチ１８１の内部のインバータ１８３および１８４から見たLBLのインピーダンスを向上させる。具体的には、ラッチ８１の出力に設けられているスイッチ１８２について、書き込み時には、トランジスタ（NMOS）３０１とトランジスタ（PMOS）３０２の両方をONにする一方で、読み出し時には、トランジスタ（NMOS）３０１のみをONにするような制御を行う。これにより、ラッチ１８１の内部に多数あるNMOSトランジスタのサイズを増大させることなく、高速でロバストな信号読み出しを可能とすることができる。そして、LBLへ読み出された信号は、REN信号のONとともに、AD変換クロックをＬとした状態でフリップフロップへ読み出され、REN信号のOFF後にAD変換クロックを入力することで出力へと信号をバケツリレー式に転送する。また、CDSを行うために、一旦、固体撮像装置１の内部に設けられた図示しないSRAM（static Random Access Memory）などのメモリへ一時書き込みを行う。
　タイミングＴ６において、REF信号の電圧が高いレベルに戻され、転送トランジスタ１５３に供給されるTG信号をONとして、ＰＤ１５２の電荷をＦＤ部１５４へ転送する。
　タイミングＴ７からタイミングＴ１０までにおいて、タイミングＴ２からタイミングＴ５までと同様の処理が行われ、信号レベルのAD変換が行われる。そして、タイミングＴ１０において、信号レベルの出力時には一旦記憶したSRAMからリセットレベルを読み出して信号レベルと減算を行う。これにより、比較器６１および時刻コード入出力部１０２の固定パタンノイズ、並びに、画素２１および比較器６１のランダムノイズを含む一連の回路ノイズをキャンセル（CDS：相関２重サンプリング）することができる。
　タイミングＴ１１において、信号読み出し回路を介して、例えば、SLVS-EC（Scalable Low Voltage Signaling with Embedded Clock）などの高速シリアルインタフェースを介して、固体撮像装置１の外部へ送信する処理が行われる。なお、この処理の前段に、信号圧縮などのデータ帯域を絞る処理を行ってもよい。
　以上のような制御方法により画素２１が駆動され、出力信号の低ノイズ化および高速化を図ることができる。
　なお、信号記憶部７２は、リセットレベルのコードと、受光信号レベルのコードとの両方を記憶し、順次、または、２つ以上の複数のリピータにより同時に、固体撮像装置１の外部へ出力する構成を採用することができる。また、比較部５１を備えた固体撮像装置１として、半導体ウェハが２層積層または３層積層された積層構造や、それ以上の積層された積層構造を採用してもよい。また、AD変換の分解能を可変とするため、REF信号のスロープは一定の傾きのまま、AD変換クロックによるコード遷移について、低照度時にはコード遷移を細かくし、高照度時になるにつれてコード遷移を粗くするように制御することで、回路の遷移回数を低減させて電力効率を向上させることも可能である。さらに、図示しないが、多画素、多回路になり、固体撮像装置１の内部で制御信号がセトリング不足となる場合、バッファを行うなど、適宜信号の駆動能力の向上を行って、設計行為の範疇である回路変更を図ってもよい。
＜８．時刻コード転送部を制御する詳細な構成＞
　次に、図１２を参照して、時刻コード転送部２３を制御する詳細な構成について説明する。
　時刻コード転送部２３を制御する構成は、リピータ回路４０１－１乃至４０１－ｍと呼ばれる。リピータ回路４０１－１乃至４０１－ｍは、時刻コード転送部２３が設けられている数だけ設けられており、図１２においてはｍ個が設けられている。尚、リピータ回路４０１－１乃至４０１－ｍを特に区別する必要がない場合、単に、リピータ回路４０１と称し、その他の構成についても同様に称する。
　リピータ回路４０１は、時刻コード発生部２６、時刻コード転送部２３、および信号処理部１１１を備えている。
　時刻コード転送部２３には、配線入替部１０１，１０３、および時刻コード入出力部１０２が設けられている。また、時刻コード転送部２３の配線入替部１０１，１０３、および時刻コード入出力部１０２には、１ビットずつ（n+1）ビット分の転送経路が設けられており、図１２においては、時刻コードの0bit目のデータ（時刻コード[0]）の転送経路である時刻コード転送1bit列４４１－０（Bit_0）乃至時刻コードのnbit目のデータ（時刻コード[n]）を転送する時刻コード転送1bit列（Bit_n）４４１－ｎが、それぞれ転送経路として表されている。すなわち、時刻コード転送1bit列（Bit_n）４４１－ｎは、時刻コードのnビット目（bit_n）のデータ（時刻コード[n]）を転送する転送経路であることが表されている。また、図１２においては、時刻コードは、（n+1）ビットから構成される場合の例が示されているが、これ以外のビット数であってもよい。
　配線入替部１０１，１０３は、コントローラ２９におけるデータライン選択信号生成回路４１３からの選択信号に基づいて、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎを必要に応じて入れ替えて、時刻コード発生部２６により発生された時刻コードの各ビットのデータを転送させる。そして、配線入替部１０３は、各ビットの転送結果REP_out0乃至REP_outnを、それぞれ判定回路４２１－０乃至４２１－ｎおよびコントローラ２９に出力する。
　より詳細には、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのいずれの転送経路にもエラーが発生していない場合、データライン選択信号生成回路４１３からの信号に基づいて、配線入替部１０１，１０３は、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎをそのまま使用して時刻コードの各ビットのデータを転送させる。しかしながら、後述する不良検出救済処理により、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのいずれかのビットの転送経路においてエラーが発生した場合、エラーが発生したビットの転送経路を最も重要度の低いビットの時刻コード転送1bit列４４１の転送経路に入れ替えるように割り当ててデータを転送させる。ここで、最も重要度の低いビットとは、例えば、最下位ビットの転送経路であり、エラーが発生したEビット目の時刻コード転送1bit列（Bit_E）４４１の転送経路を、時刻コード転送1bit列（Bit_0）４４１－０に割り当てて（時刻コード転送1bit列（Bit_0）４４１－０と入れ替えて）転送させる。
　信号処理部１１１は、判定回路４２１－０乃至４２１－ｎ、ERR情報格納ラッチ４２２、および、FUSE情報生成回路４２３を備えている。判定回路４２１－０乃至４２１－ｎは、それぞれ時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの転送結果を期待値と比較し、転送経路毎のエラーの発生の有無を判定し、判定結果をERR情報格納ラッチ４２２に格納させる。
　ERR情報格納ラッチ４２２は、図２のメモリ１１１ａに対応する構成であり、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各ビットの、すなわち、転送経路毎のエラーの発生の有無をラッチすると共に、コントローラ２９からのアドレス情報に基づいて、判定結果をFUSE情報生成回路４２３に供給する。
　FUSE情報生成回路４２３は、ERR情報格納ラッチ４２２より供給される判定結果に基づいて、各転送経路におけるエラーの有無を示す判定結果の情報からなるFUSE情報を生成してFUSE回路４１２に格納させると共に、制御信号生成回路４１１に出力する。
　制御信号生成回路４１１は、FUSE情報にエラーを発生させる転送経路が含まれる場合、データライン選択信号生成回路４１３に対して、救済措置として、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのうちエラーの発生した転送経路を、最も重要度の低いビットの時刻コード転送1bit列４４１と入れ替えて転送経路を組み替える指示を示す制御信号を供給する。
　データライン選択信号生成回路４１３は、配線入替部１０１，１０３に対して選択信号を供給して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのいずれか（n＋1）ビット分の転送経路を入れ替えて、時刻コードを転送するように制御する。
　より詳細には、デフォルトにおいて、データライン選択信号生成回路４１３は、配線入替部１０１，１０３を制御して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎからなる転送経路を、いずれの転送経路も入れ替えることなく、そのままの状態で用いて、（n+1）ビット分の時刻コードを転送させる。
　また、制御信号生成回路４１１より救済措置を実施することを示す選択信号からなる制御信号を受け付けるとき、データライン選択信号生成回路４１３は、FUSE回路４１２に記憶されているFUSE情報を読み出して、転送経路である時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのうち、エラーの発生した転送経路を、重要度の最も低いビットの時刻コード転送1bit列（Bit_0）４４１－０と入れ替えるようにして用いて、（n+1）ビットの時刻コードを転送させるように、配線入替部１０１，１０３を制御する。尚、重要度の低いビットについては、予め設定されるようにしてもよいし、ユーザにより任意に設定できるようにしてもよい。
＜９．配線入替部の詳細な構成例＞
　次に、図１３，図１４を参照して、配線入替部１０１，１０３の詳細な構成例について説明する。尚、図１３乃至図１６の、それぞれの時刻コード転送1bit列４４１においては、時刻コードが図中の上から下方向に転送されることを想定するものとして説明を進める。すなわち、図１３乃至図１６における時刻コード転送1bit列４４１の時刻コードの転送方向と、図１２における時刻コード転送1bit列４４１の時刻コードの転送方向とは、逆方向となる。
　配線入替部１０１は、例えば、図１３で示されるように、時刻コード転送1bit列４４１－０乃至４４１－ｎそれぞれの間に設けられた入替回路４７１－１乃至４７１－ｎより構成される。
　より詳細には、図１３で示されるように、時刻コード転送1bit列４４１－０，４４１－１間に入替回路４７１－１が設けられ、時刻コード転送1bit列４４１－１，４４１－２間であって、入替回路４７１－１よりも出力側（配線入替部１０３）に近い位置に入替回路４７１－２が設けられる。
　同様に、時刻コード転送1bit列４４１－２，４４１－３間であって、入替回路４７１－２よりも出力側に近い位置に入替回路４７１－３が設けられ、時刻コード転送1bit列４４１－３，４４１－４間であって、入替回路４７１－３よりも出力側に近い位置に入替回路４７１－４が設けられ、・・・時刻コード転送1bit列４４１－（ｎ－１），４４１－ｎ間であって、入替回路４７１－（ｎ－１）よりも出力側に近い位置に入替回路４７１－ｎが設けられる。
　また、配線入替部１０３は、例えば、図１３で示されるように、時刻コード転送1bit列４４１－０乃至４４１－ｎそれぞれの間に設けられた入替回路４８１－１乃至４８１－ｎより構成される。
　より詳細には、図１３で示されるように、時刻コード転送1bit列４４１－０，４４１－１間に入替回路４８１－１が設けられ、時刻コード転送1bit列４４１－１，４４１－２間であって、入替回路４８１－１よりも入力側（配線入替部１０１）に近い位置に入替回路４８１－２が設けられる。
　同様に、時刻コード転送1bit列４４１－２，４４１－３間であって、入替回路４８１－２よりも入力側に近い位置に入替回路４８１－３が設けられ、時刻コード転送1bit列４４１－３，４４１－４間であって、入替回路４７１－３よりも入力側に近い位置に入替回路４８１－４が設けられ、・・・時刻コード転送1bit列４４１－（ｎ－１），４４１－ｎ間であって、入替回路４８１－（ｎ－１）よりも入力側に近い位置に入替回路４８１－ｎが設けられる。
　すなわち、配線入替部１０１の入替回路４７１－１乃至４７１－ｎ、および、配線入替部１０３の入替回路４８１－１乃至４８１－ｎは、入替回路４７１－ｍと、入替回路４８１－ｍとがそれぞれ、時刻コード入出力部１０２を挟んで線対称の構成となる。
　＜入替回路の構成例＞
　入替回路４７１，４８１は、例えば、図１４の左部、または、右部で示されるような構成例とされる。
　図１４においては、隣接する時刻コード転送1bit列４４１－（ｘ＋１），４４１－ｘが左右に設けられており、それぞれの時刻コードの入力側が端子Ａｉ，Ｂｉで表されており、出力側が端子Ａｏ，Ｂｏで表されている。
　図１４の左部の場合、入替回路４７１，４８１は、制御信号Ｓにより開閉するスイッチＳＷ１（Ｓ），ＳＷ２（Ｓ）と、制御信号Ｓが反転した制御信号Ｓ’により開閉するスイッチＳＷ３（Ｓ’），ＳＷ４（Ｓ’）とから構成される。
　ここで、スイッチＳＷ１（Ｓ）は、端子Ａｉ，Ａｏ間に接続され、制御信号Ｓにより端子Ａｉ，Ａｏ間を開閉させる。また、スイッチＳＷ２（Ｓ）は、端子Ｂｉ，Ｂｏ間に接続され、制御信号Ｓにより端子Ｂｉ，Ｂｏ間を開閉させる。
　また、スイッチＳＷ３（Ｓ’）は、端子Ａｉ，Ｂｏ間に接続され、制御信号Ｓ’により端子Ａｉ，Ｂｏ間を開閉させる。また、スイッチＳＷ４（Ｓ’）は、端子Ｂｉ，Ａｏ間に接続され、制御信号Ｓ’により端子Ｂｉ，Ａｏ間を開閉させる。
　このような構成により、制御信号ＳによりＳＷ１（Ｓ），ＳＷ２（Ｓ）がオンにされるとき、制御信号Ｓ’によりスイッチＳＷ３（Ｓ’），ＳＷ４（Ｓ’）はオフとされるので、時刻コード転送1bit列４４１－（ｘ＋１）上の端子Ａｉで入力されたx+1ビット列の時刻コード[x+1]は、端子Ａｏより出力され、時刻コード転送1bit列４４１－ｘの端子Ｂｉで入力されたxビット列の時刻コード[x]は、端子Ｂｏより出力される。
　一方、制御信号ＳによりスイッチＳＷ１（Ｓ），ＳＷ２（Ｓ）がオフにされるとき、制御信号Ｓ’によりスイッチＳＷ３（Ｓ’），ＳＷ４（Ｓ’）はオンとなる。
　この場合、時刻コード転送1bit列４４１－（ｘ＋１），４４１－ｘ上のそれぞれで転送されるx+1ビット列の時刻コード[x+1]と、xビット列の時刻コード[x]は、ＳＷ３，ＳＷ４によりビット列が入れ替えられることになる。
　このため、時刻コード転送1bit列４４１－（ｘ＋１）上の端子Ａｉで入力されたx+1ビット列の時刻コード[x+1]は、時刻コード転送1bit列４４１－ｘ上の端子Ｂｏより出力され、端子Ｂｏよりx+1ビット列の時刻コード[x]として出力され、時刻コード転送1bit列４４１－ｘの端子Ｂｉで入力されたxビット列の時刻コード[x]は、時刻コード転送1bit列４４１－（ｘ＋１）上の端子Ａｏよりx+1ビット列の時刻コード[x+1]として出力される。
　すなわち、隣接する時刻コード転送1bit列４４１－（ｘ＋１），４４１－ｘ上で転送されるxビット列の時刻コード[x]と、x+1ビット列の時刻コード[x+1]は、制御信号Ｓによる入替回路４７１，４８１を構成するスイッチＳＷ１乃至ＳＷ４の開閉が制御されることにより、必要に応じて、通常のビット列順に時刻コードを出力したり、隣接するビット列を入れ替えて時刻コードを出力することができる。
　図１４の右部は、図１４の左部におけるスイッチＳＷ１乃至ＳＷ４に代えて、トライステートインバータＴＢ１乃至ＴＢ４およびインバータＩｎ１，Ｉｎ２を設けるようにした入替回路４７１，４８１の構成例である。
　すなわち、制御信号Ｓにより制御されるトライステートインバータＴＢ１（Ｓ），ＴＢ２（Ｓ）がオンにされるとき、制御信号Ｓの反転信号である制御信号Ｓ’により制御されるトライステートインバータＴＢ３（Ｓ’），ＴＢ４（Ｓ’）はオフとなる。
　この場合、時刻コード転送1bit列４４１－（ｘ＋１），４４１－ｘ上で転送されるxビット列の時刻コード[x]と、x+1ビット列の時刻コード[x+1]は、それぞれxビット列の時刻コード[x]と、x+1ビット列の時刻コード[x+1]として出力される。
　一方、制御信号ＳによりトライステートインバータＴＢ１，ＴＢ２がオフにされるとき、トライステートインバータＴＢ３，ＴＢ４はオンとなる。
　この場合、時刻コード転送1bit列４４１－（ｘ＋１），４４１－ｘ上で転送されるxビット列の時刻コード[x]と、x+1ビット列の時刻コード[x+1]は、それぞれx+1ビット列の時刻コード[x+1]と、xビット列の時刻コード[x]として、入れ替えられて出力される。
　すなわち、図１４の左部および右部の入替回路４７１，４８１は、実質的に同一の構成として機能する。ただし、トライステートインバータＴＢ１乃至ＴＢ４においては、スイッチＳＷ１乃至ＳＷ４における場合と比べてインピーダンスを小さく構成することができる。
＜１０．配線入替部の具体的な動作例（その１）＞
　次に、図１５を参照して、配線入替部１０１，１０３による具体的な動作例について説明する。
　図１５の左部は、上から配線入替部１０１、時刻コード入出力部１０２、および配線入替部１０３の構成が示されている。配線入替部１０１においては、図中右から順に時刻コード[0]乃至[n]が、それぞれの時刻コード転送1bit列４４１－０乃至４４１－ｎの対応するビット列に入力される。また、図１５の左部においては、配線入替部１０１，１０３における点線で示された入替回路４７１，４８１は、いずれも入れ替えのない状態が示されている。
　また、配線入替部１０１には、時刻コード転送1bit列４４１－０乃至４４１－ｎの間に、図中右から入替回路４７１－１乃至４７１－ｎが設けられている。また、同様に、配線入替部１０３には、時刻コード転送1bit列４４１－０乃至４４１－ｎの間に、図中右から入替回路４８１－１乃至４８１－ｎが設けられている。
　このような構成において、図１５の左部の中段における右から4列目となる時刻コード転送1bit列４４１－３のバツ印で示されるように、何らかの原因でエラーが発生している場合について考える。ここで、エラーが発生する状態とは、時刻コード転送1bit列４４１に対して入力された信号と、出力される信号とが一致しない状態であることを表している。
　この場合、そのままでは、時刻コード転送1bit列４４１－３により転送される時刻コード[3]が適切に転送できない状態であるので、図１５の右部で示されるように、配線入替部１０１における入替回路４７１－１乃至４７１－ｎのうち、入替回路４７１－１乃至４７１－３のそれぞれが、隣接する時刻コード転送1bit列４４１で転送される時刻コードが入れ替えられる状態に制御される。図１５の右部においては、実線で示される入替回路４７１，４８１が、隣接する時刻コード転送1bit列４４１において転送される時刻コードを入れ替える状態であることを示している。
　すなわち、入替回路４７１－１により、時刻コード転送1bit列４４１－０の時刻コード[0]が時刻コード転送1bit列４４１－１へと転送され、時刻コード転送1bit列４４１－１の時刻コード[1]が時刻コード転送1bit列４４１－０へと転送されることにより、転送コード[0]，[1]が入れ替えられる。
　その後、入替回路４７１－２により、時刻コード転送1bit列４４１－１の時刻コード[0]が時刻コード転送1bit列４４１－２へと転送され、時刻コード転送1bit列４４１－１の時刻コード[2]が時刻コード転送1bit列４４１－１へと転送されることにより、転送コード[0]，[2]が入れ替えられる。
　さらに、その後、入替回路４７１－３により、時刻コード転送1bit列４４１－２の時刻コード[0]が時刻コード転送1bit列４４１－３へと転送され、時刻コード転送1bit列４４１－３の時刻コード[3]が時刻コード転送1bit列４４１－２へと転送されることにより、転送コード[0]，[3]が入れ替えられる。
　これにより、図１５の右図の中段で示されるように、時刻コード入出力部１０２内においては、最も重要度が低いと考えられる時刻コード[0]が、エラーが発生する時刻コード転送1bit列４４１－３において転送され、それ以外の時刻コード[1]乃至[3]は、エラーが発生していない、本来転送に使用される時刻コード転送1bit列４４１に対して1ビットずつ下位の時刻コード転送1bit列４４１－０乃至４４１－２により転送される。
　ただし、このまま時刻コードを出力すると、図１５の右図の中段で示されるように、時刻コード[1]乃至[3]が、1ビットずつ下位のビットにシフトした状態で出力されてしまう。
　そこで、図１５の右部の下部で示されるように、配線入替部１０３の入替回路４８１－１乃至４８１－３のそれぞれが、隣接する時刻コード転送1bit列４４１－０乃至４４１－３の時刻コード[0]乃至[3]を入れ替えて元のビット位置に戻す。
　すなわち、入替回路４８１－３により、時刻コード転送1bit列４４１－３の時刻コード[0]が時刻コード転送1bit列４４１－２へと転送され、時刻コード転送1bit列４４１－２の時刻コード[3]が時刻コード転送1bit列４４１－３へと転送されることにより、転送コード[0]，[3]が入れ替えられる。
　その後、入替回路４８１－２により、時刻コード転送1bit列４４１－２の時刻コード[0]が時刻コード転送1bit列４４１－１へと転送され、時刻コード転送1bit列４４１－１の時刻コード[2]が時刻コード転送1bit列４４１－２へと転送されることにより、転送コード[0]，[2]が入れ替えられる。
　さらに、その後、入替回路４８１－１により、時刻コード転送1bit列４４１－１の時刻コード[0]が時刻コード転送1bit列４４１－０へと転送され、時刻コード転送1bit列４４１－０の時刻コード[1]が時刻コード転送1bit列４４１－１へと転送されることにより、転送コード[0]，[1]が入れ替えられる。
　これにより、図１５の右図の下段で示されるように、時刻コード入出力部１０２内においては、最も重要度が低いと考えられる時刻コード[0]が、エラーが発生する時刻コード転送1bit列４４１－３において転送され、その後、配線入替部１０３を介して、元の時刻コード転送1bit列４４１－０より出力される。それ以外の時刻コード[1]乃至[3]は、エラーが発生していない、本来転送に使用される時刻コード転送1bit列４４１に対して1ビットずつ下位の時刻コード転送1bit列４４１－０乃至４４１－２により転送され、その後、配線入替部１０３を介して、元の時刻コード転送1bit列４４１－１乃至４４１－３より出力される。
　上述した配線入替部１０１，１０３の一連の動作により、最も重要度が低いと考えられるビット列[0]の時刻コードは、時刻コード入出力部１０２内において、エラーが発生する時刻コード転送1bit列４４１－３を経由して転送されて、配線入替部１０３において、元の時刻コード転送1bit列４４１－０から出力される。また、それ以外のビット列[1]乃至[3]の時刻コードは、時刻コード入出力部１０２内において、本来転送に使用される時刻コード転送1bit列４４１に対して1ビットずつ下位のビット列[0]乃至[2]の時刻コード転送1bit列４４１－０乃至４４１－２を経由して転送されて、配線入替部１０３において、元の時刻コード転送1bit列４４１－１乃至４４１－３から出力される。
　すなわち、配線入替部１０１は、時刻コード入出力部１０２内において、エラーが発生している時刻コード転送1bit列４４１に対して、最も重要度が低い、最下位ビット列の時刻コードを割り当て、それ以外のビット列の時刻コードが、エラーが発生していない時刻コード転送1bit列４４１に割り当てられるように1ビットずつ下位のビットの時刻コード転送1bit列４４１に割り当てられるように制御する。
　そして、配線入替部１０３は、時刻コード入出力部１０２の各ビットの時刻コードを、元のビット列の時刻コード転送1bit列４４１に戻すように割り当てられるように制御する。
　結果として、重要度の低いビット列の時刻コードが、時刻コード入出力部１０２内において、エラーが発生している時刻コード転送1bit列４４１を経由して転送されて、それ以外の重要度の比較的高いビット列の時刻コードが、エラーが発生していない時刻コード転送1bit列４４１を経由して転送されることになる。
　これにより、時刻コード転送1bit列４４１に何らかの原因でエラーが発生しても、予めエラーが発生したときのための予備の時刻コード転送1bit列４４１を用意することなく、大きく精度落とさずに、時刻コードを転送させることが可能となる。特にこの効果は多数の時刻コード転送部を設ける場合に顕著となる。
　尚、以上においては、最下位のビット列の時刻コードをエラーが発生している時刻コード転送1bit列４４１を経由して出力させる例について説明してきたが、重要度が最も低い、または、それに準じて重要度の低いビット列の時刻コードであれば、それらをエラーが発生している時刻コード転送1bit列４４１を経由して出力させるように配線を入れ替えるようにしてもよい。
＜１１．配線入替部の具体的な動作例（その２）＞
　以上においては、エラーが発生している時刻コード転送1bit列４４１が１列である場合の例について説明してきたが、複数の列に対策するには、対策するための列数に対応する段数の配線入替部１０１，１０３を設ければよい。
　そこで、次に、図１６を参照して、配線入替部１０１，１０３を２段構成とし、エラーが発生している時刻コード転送1bit列４４１が２列である場合の具体的な動作例について説明する。
　図１６の上段において、１段目の配線入替部１０１－１における入替回路４７１－１乃至４７１－ｎの配線構成が示されており、図１６の中段において、２段目の配線入替部１０１－２における入替回路４７１－１乃至４７１－ｎの配線構成が示されている。
　また、図１６の下段においては、時刻コード入出力部１０２内における構成が示されている。
　図１６の左下部で示されるように、時刻コード入出力部１０２内における時刻コード転送1bit列４４１－２，４４１－３において、エラーが発生している場合について考える。
　この場合、まず、図１６の中央上段で示されるように、１段目の配線入替部１０１－１における入替回路４７１－１乃至４７１－３を隣接する時刻コード転送1bit列４４１間の時刻コードを入れ替えるように制御する。すなわち、図１６の中央上段においては、１段目の配線入替部１０１－１の入替回路４７１－１乃至４７１－３が実線で示されている。ただし、ここでは図１６の中央中段で示されるように、２段目の配線入替部１０１－２の入替回路４７１－１乃至４７１－３は、入れ替え状態ではないので、点線で示されている。
　このようにすることで、図１６の中央下段で示されるように、図１５を参照して説明したように、時刻コード[0]が時刻コード転送1bit列４４１－３に割り当てられて、時刻コード[1]乃至[3]が１ビットずつ下位ビットにシフトされて、時刻コード転送1bit列４４１－０乃至４４１－２に割り当てられる。
　次に、図１６の右部中段で示されるように、２段目の配線入替部１０１－２における入替回路４７１－１，４７１－２を隣接する時刻コード転送1bit列４４１間の時刻コードを入れ替えるように制御する。
　このようにすることで、図１６の右部下段で示されるように、時刻コード[1]が時刻コード転送1bit列４４１－２に割り当てられて、時刻コード[1]，[2]が、さらに、１ビットずつ下位ビットにシフトされて、時刻コード転送1bit列４４１－０，４４１－１に割り当てられる。
　結果として、図１６の右部下段で示されるように、比較的重要度の低い最下位から２ビットの時刻コード[0]，[1]が、エラーが発生している時刻コード転送1bit列４４１－３，４４１－２に割り当てられる。
　この後、このままでは、時刻コード[0]乃至[4]の各ビット位置がずれたままとなるので、配線入替部１０３－１，１０３－２（図示せず）において、図１５を参照して説明したように、配線入替部１０１－１，１０１－２における入替処理と逆の処理を実行することで、元のビット位置に戻す。
　配線入替部１０３－１，１０３－２（図示せず）により、元のビット位置に戻す処理については、図１６を参照して説明した処理の逆の処理であり、図１５を参照して、１段の配線入替部１０３における処理と実質的における処理が繰り返されることになるので、その説明は省略する。
　尚、２ビット以上のエラーが発生する場合については、より多くの段数の配線入替部１０１，１０３を構成することにより対応することが可能となる。
＜１２．判定回路およびERR情報格納ラッチの構成例＞
　次に、図１２を参照して、判定回路４２１、およびERR情報格納ラッチ４２２の構成例について説明する。
　判定回路４２１は、スイッチ４９１、インバータ４９２乃至４９４、AND回路４９５，４９６、およびOR回路４９７より構成される。また、ERR情報格納ラッチ４２２は、フリップフロップ回路より構成される。
　スイッチ４９１は、期待値として予め設定されるHiまたはLowを切り替えて、インバータ４９２に出力する。
　インバータ４９２は、スイッチ４９１より供給される期待値の反転信号を、インバータ４９３、およびAND回路４９６に出力する。
　インバータ４９３は、インバータ４９２の出力の反転信号をAND回路４９５に出力する。すなわち、インバータ４９３は、期待値そのものをAND回路４９５に出力する。
　インバータ４９４は、時刻コード転送1bit列（Bit_n）４４１－ｎの転送結果REP_outの反転信号をAND回路４９５に出力する。
　AND回路４９５は、インバータ４９３，４９４のそれぞれの出力信号のANDを取ってOR回路４９７に出力する。すなわち、AND回路４９５は、期待値と、転送結果REP_outの反転信号とが一致するとき、Hiの信号を出力する。
　AND回路４９６は、時刻コード転送1bit列（Bit_n）４４１－ｎの転送結果REP_outと、インバータ４９２の出力信号とのANDの論理結果をOR回路４９７に出力する。すなわち、AND回路４９６は、期待値の反転信号と、転送結果REP_outとが一致するとき、Hiの信号を出力する。
　OR回路４９７は、AND回路４９５，４９６のそれぞれの出力信号のORの論理結果をフリップフロップ回路からなるERR情報格納ラッチ４２２に出力してERR情報としてラッチさせる。
　図１７のような構成により、判定回路４２１は、期待値と、時刻コード転送1bit列（Bit_n）４４１－ｎの転送結果REP_outとが一致するとき、Lowを出力する。一方、期待値と、時刻コード転送1bit列（Bit_n）４４１－ｎの転送結果REP_outとが一致しないとき、Hiを出力する。
　そして、OR回路４９７の判定結果が、ERR情報格納ラッチ４２２にラッチされることになる。
＜１３．不良検出救済処理（その１）＞
　次に、図１８，図１９のフローチャートを参照して、不良検出救済処理について説明する。尚、ここでは、配線入替部１０１，１０３が、１段である場合、すなわち、転送経路において検出される１ビットまでは救済可能であり、２ビット以上であるときには救済不能な不良検出救済処理について説明する。
　ステップＳ１１（図１８）において、コントローラ２９は、各ビットの判定回路４２１のスイッチ４９１を制御して、期待値をLowに設定する。
　ステップＳ１２において、コントローラ２９は、テストモードの動作指示に基づいて、データライン選択信号生成回路４１３を制御して、配線入替部１０１，１０３における入替回路４７１－１乃至４７１－ｎ，４８１－１乃至４８１－ｎを隣接する時刻コード転送1bit列（Bit_0）４４１間の入れ替えがない状態にさせる。
　そして、コントローラ２９は、テストモードの動作指示に基づいて、時刻コード発生部２６を制御して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路に対して、時刻コードの各ビットのデータを0にして出力させる。
　ステップＳ１３において、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路を構成するＦＦ回路２０１－１乃至２０１－Ｎ、ＦＦ回路２０３－１乃至２０３－Ｎが、順次、時刻コードをデータ記憶部５２の信号記憶部７２の各ビットのラッチに書き込む処理を繰り返すと共に、転送し、各ビットの判定回路４２１－０乃至４２１－ｎに対して転送結果REP_out0乃至REP_outnとして出力する。
　ステップＳ１４において、コントローラ２９は、各ビットの判定回路４２１を制御して、期待値と転送結果とが一致するか否かを判定させ、判定結果をERR情報格納ラッチ４２２に格納させる。ここでは、各ビットの期待値がLowとされ、時刻コードの各ビットの転送結果REP_out0乃至REP_outnが0であることが正しいので、一致しない場合（REP_out0乃至REP_outnのいずれかが1である場合）、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎを構成する転送経路上に異常が発生しているものとみなされ、処理は、ステップＳ１５に進む。
　ステップＳ１５において、コントローラ２９は、時刻コード転送1bit列４４１の異常が（２ビット以上ではなく）１ビットであり入替回路４７１，４８１により入れ替えが可能であるか否かを判定する。より詳細には、コントローラ２９は、FUSE回路４１２において記憶されているFUSE情報を読み出し、既に、エラーが発生している転送経路のビット数と、検出された時刻コード転送1bit列４４１の異常とを併せて、入れ替え可能であるかを判定する。ここでは、配線入替部１０１，１０３は１段のみが設けられた構成であるので、入替可能なのは１ビットであるため、例えば、異常のある時刻コード転送1bit列４４１が１ビットである場合、すなわち、異常のある時刻コード転送1bit列４４１が２ビット以上ではない場合、入れ替えが可能であるとみなされて、処理は、ステップＳ１６に進む。
　ステップＳ１６において、コントローラ２９は、ERR情報格納ラッチ４２２に対してアドレス情報を供給して、FUSE情報生成回路４２３にエラーが発生しているビットの情報であるERR情報を供給させる。FUSE情報生成回路４２３は、ERR情報に基づいて、エラーが発生している転送経路を示すFUSE情報を生成して、FUSE回路４１２に格納させると共に、制御信号生成回路４１１に対してエラーが発生したことを通知する。
　ステップＳ１７において、制御信号生成回路４１１は、入替制御信号を生成して、データライン選択信号生成回路４１３に通知する。
　ステップＳ１８において、データライン選択信号生成回路４１３は、入替制御信号により、FUSE回路４１２に格納されたFUSE情報に基づいて、配線入替部１０１，１０３を制御し、図１５を参照して説明したように、配線入替部１０１，１０３における入替回路４７１，４８１を制御して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのうち、エラーが発生している転送経路と、時刻コード入出力部１０２の最下位ビットの時刻コード転送1bit列４４１により構成される転送経路とを入れ替えるようにして転送経路を再構成する。
　尚、ステップＳ１４において、期待値と転送結果REP_outとが一致する場合、異常が検出されないので、ステップＳ１５乃至Ｓ１８の処理はスキップされる。
　ステップＳ１９において、コントローラ２９は、テストモードの動作指示に基づいて、データライン選択信号生成回路４１３を制御して、配線入替部１０１，１０３における入替回路４７１－１乃至４７１－ｎ，４８１－１乃至４８１－ｎを隣接する時刻コード転送1bit列（Bit_0）４４１間の入れ替えがない状態にさせる。
　そして、コントローラ２９は、テストモードの動作指示に基づいて、時刻コード発生部２６を制御して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路に対して、時刻コードの各ビットのデータを1にして出力させる。
　ステップＳ２０において、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路を構成するＦＦ回路２０１－１乃至２０１－Ｎ、ＦＦ回路２０３－１乃至２０３－Ｎが、順次、時刻コードをデータ記憶部５２の信号記憶部７２に書き込む処理を繰り返すと共に、転送し、各ビットの判定回路４２１に対して転送結果REP_outとして出力する。
　ステップＳ２１において、コントローラ２９は、各ビットの判定回路４２１を制御して、期待値と転送結果とが一致するか否かを判定させ、判定結果をERR情報格納ラッチ４２２に格納させる。ここでは、各ビットの期待値がLowとされ、時刻コードの各ビットの転送結果REP_out0乃至REP_outnが1であることが正しいので、一致する場合（転送結果REP_out0乃至REP_outnのいずれかが0である場合）、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎを構成する転送経路上に異常が発生しているものとみなされ、処理は、ステップＳ２２に進む。
　ステップＳ２２において、コントローラ２９は、時刻コード転送1bit列４４１の異常が（２ビット以上ではなく）１ビットであり入替回路４７１，４８１により入れ替えが可能であるか否かを判定する。より詳細には、コントローラ２９は、FUSE回路４１２において記憶されているFUSE情報を読み出し、既に、エラーが発生している転送経路のビット数と、検出された時刻コード転送1bit列４４１の異常とを併せて、入れ替え可能であるかを判定する。ここでは、配線入替部１０１，１０３は１段のみが設けられた構成であるので、入替可能なのは１ビットであるため、例えば、異常のある時刻コード転送1bit列４４１が１ビットである場合、すなわち、異常のある時刻コード転送1bit列４４１が２ビット以上ではない場合、入れ替えが可能であるとみなされて、処理は、ステップＳ２３に進む。
　ステップＳ２３において、コントローラ２９は、ERR情報格納ラッチ４２２に対してアドレス情報を供給して、FUSE情報生成回路４２３にエラーが発生しているビットの情報であるERR情報を供給させる。FUSE情報生成回路４２３は、ERR情報に基づいて、エラーが発生している転送経路を示すFUSE情報を生成して、FUSE回路４１２に格納させると共に、制御信号生成回路４１１に対してエラーが発生したことを通知する。
　ステップＳ２４において、制御信号生成回路４１１は、入替制御信号を発生して、データライン選択信号生成回路４１３に通知する。
　ステップＳ２５において、データライン選択信号生成回路４１３は、入替制御信号により、FUSE回路４１２に格納されたFUSE情報に基づいて、配線入替部１０１，１０３を制御し、図１５を参照して説明したように、配線入替部１０１，１０３における入替回路４７１，４８１を制御して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのうち、エラーが発生している転送経路と、時刻コード入出力部１０２の最下位ビットの時刻コード転送1bit列４４１により構成される転送経路とを入れ替えるようにして転送経路を再構成する。
　尚、ステップＳ２１において、期待値と転送結果REP_outとが一致しない場合、異常が検出されないので、ステップＳ２２乃至Ｓ２５の処理はスキップされる。
　ステップＳ２６（図１９）において、コントローラ２９は、各ビットの判定回路４２１のスイッチ４９１を制御して、期待値をHiに設定する。
　ステップＳ２７において、コントローラ２９は、テストモードの動作指示に基づいて、時刻コード発生部２６を制御して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路に対して、時刻コードの各ビットのデータを0にして出力させる。
　ステップＳ２８において、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路を構成するＦＦ回路２０１－１乃至２０１－Ｎ、ＦＦ回路２０３－１乃至２０３－Ｎが、順次、時刻コードをデータ記憶部５２の信号記憶部７２に書き込む処理を繰り返す。
　ステップＳ２９において、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路を構成するＦＦ回路２０１－１乃至２０１－Ｎ、ＦＦ回路２０３－１乃至２０３－Ｎが、順次、時刻コードをデータ記憶部５２の信号記憶部７２からラッチされているデータを読み出す処理を繰り返すと共に、転送し、各ビットの判定回路４２１に対して転送結果REP_outとして出力する。
　ステップＳ３０において、コントローラ２９は、各ビットの判定回路４２１を制御して、期待値と転送結果とが一致するか否かを判定させ、判定結果をERR情報格納ラッチ４２２に格納させる。ここでは、各ビットの期待値がHiとされ、時刻コードの各ビットの転送結果REP_out0乃至REP_outnが0であることが正しいので、一致する場合（転送結果REP_out0乃至REP_outnのいずれかが1である場合）、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎを構成する転送経路に対応するビットのデータ記憶部５２の信号記憶部７２に異常が発生しているものとみなされ、処理は、ステップＳ３１に進む。
　ステップＳ３１において、コントローラ２９は、時刻コード転送1bit列４４１の異常が（２ビット以上ではなく）１ビットであり入替回路４７１により入れ替えが可能であるか否かを判定する。より詳細には、コントローラ２９は、FUSE回路４１２において記憶されているFUSE情報を読み出し、既に、エラーが発生している転送経路のビット数と、検出された時刻コード転送1bit列４４１の異常とを併せて、入れ替え可能であるかを判定する。ここでは、配線入替部１０１，１０３は１段のみが設けられた構成であるので、入替可能なのは１ビットであるため、例えば、異常のある時刻コード転送1bit列４４１が１ビットである場合、入れ替えが可能であるとみなされて、処理は、ステップＳ３２に進む。
　ステップＳ３２において、コントローラ２９は、ERR情報格納ラッチ４２２に対してアドレス情報を供給して、FUSE情報生成回路４２３にエラーが発生しているビットの情報であるERR情報を供給させる。FUSE情報生成回路４２３は、ERR情報に基づいて、エラーが発生している転送経路を示すFUSE情報を生成して、FUSE回路４１２に格納させると共に、制御信号生成回路４１１に対してエラーが発生したことを通知する。
　ステップＳ３３において、制御信号生成回路４１１は、入替制御信号を発生して、データライン選択信号生成回路４１３に通知する。
　ステップＳ３３において、データライン選択信号生成回路４１３は、入替制御信号により、FUSE回路４１２に格納されたFUSE情報に基づいて、配線入替部１０１，１０３を制御し、図１５を参照して説明したように、配線入替部１０１，１０３における入替回路４７１，４８１を制御して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのうち、エラーが発生している転送経路と、時刻コード入出力部１０２の最下位ビットの時刻コード転送1bit列４４１により構成される転送経路とを入れ替えるようにして転送経路を再構成する。
　尚、ステップＳ３０において、期待値と転送結果REP_outとが一致する場合、異常が検出されないので、ステップＳ３１乃至Ｓ３４の処理はスキップされる。
　ステップＳ３５において、コントローラ２９は、テストモードの動作指示に基づいて、時刻コード発生部２６を制御して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路に対して、時刻コードの各ビットのデータを1にして出力させる。
　ステップＳ３６において、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路を構成するＦＦ回路２０１－１乃至２０１－Ｎ、ＦＦ回路２０３－１乃至２０３－Ｎが、順次、時刻コードをデータ記憶部５２の信号記憶部７２に書き込む処理を繰り返す。
　ステップＳ３７において、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎの各転送経路を構成するＦＦ回路２０１－１乃至２０１－Ｎ、ＦＦ回路２０３－１乃至２０３－Ｎが、順次、時刻コードをデータ記憶部５２の信号記憶部７２からラッチされているデータを読み出す処理を繰り返すと共に、転送し、各ビットの判定回路４２１に対して転送結果REP_outとして出力する。
　ステップＳ３８において、コントローラ２９は、各ビットの判定回路４２１を制御して、期待値と転送結果とが一致するか否かを判定させ、判定結果をERR情報格納ラッチ４２２に格納させる。ここでは、各ビットの期待値がHiとされ、時刻コードの各ビットの転送結果REP_out0乃至REP_outnが1であることが正しいので、一致しない場合（転送結果REP_out0乃至REP_outnのいずれかが0である場合）、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎを構成する転送経路に対応するビットのデータ記憶部５２の信号記憶部７２に異常が発生しているものとみなされ、処理は、ステップＳ３９に進む。
　ステップＳ３９において、コントローラ２９は、時刻コード転送1bit列４４１の異常が（２ビット以上ではなく）１ビットであり入替回路４７１により入れ替えが可能であるか否かを判定する。より詳細には、コントローラ２９は、FUSE回路４１２において記憶されているFUSE情報を読み出し、既に、エラーが発生している転送経路のビット数と、検出された時刻コード転送1bit列４４１の異常とを併せて、入れ替え可能であるかを判定する。ここでは、配線入替部１０１，１０３は１段のみが設けられた構成であるので、入替可能なのは１ビットであるため、例えば、異常のある時刻コード転送1bit列４４１が１ビットである場合、入れ替えが可能であるとみなされて、処理は、ステップＳ４０に進む。
　ステップＳ４０において、コントローラ２９は、ERR情報格納ラッチ４２２に対してアドレス情報を供給して、FUSE情報生成回路４２３にエラーが発生しているビットの情報であるERR情報を供給させる。FUSE情報生成回路４２３は、ERR情報に基づいて、エラーが発生している転送経路を示すFUSE情報を生成して、FUSE回路４１２に格納させると共に、制御信号生成回路４１１に対してエラーが発生したことを通知する。
　ステップＳ４１において、制御信号生成回路４１１は、入替制御信号を発生して、データライン選択信号生成回路４１３に通知する。
　ステップＳ４２において、データライン選択信号生成回路４１３は、入替制御信号により、FUSE回路４１２に格納されたFUSE情報に基づいて、配線入替部１０１，１０３を制御し、図１５を参照して説明したように、配線入替部１０１，１０３における入替回路４７１，４８１を制御して、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのうち、エラーが発生している転送経路と、時刻コード入出力部１０２の最下位ビットの時刻コード転送1bit列４４１により構成される転送経路とを入れ替えるようにして転送経路を再構成する。
　尚、ステップＳ３８において、期待値と転送結果REP_outとが一致する場合、異常が検出されないので、ステップＳ３９乃至Ｓ４２の処理はスキップされる。
　ステップＳ４３において、コントローラ２９は、FUSE回路４１２に格納されているFUSE情報を確定させる。
　尚、ステップＳ１５，Ｓ２２，Ｓ３１，Ｓ３９において、異常が検出されたビット数が２ビット以上である場合、時刻コード転送部２３は、エラーにより使用することができないので、ステップＳ４４において、故障フラグをオンにして処理を終了する。すなわち、この場合、時刻コード転送部２３は適正に機能することができないので、固体撮像装置１は不良品として処理されることになる。
　以上の処理により、ステップＳ１１乃至Ｓ２５の処理により、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのそれぞれに設定されている時刻コードが転送される転送経路上の異常の有無が判定されて、異常が発生している転送経路が検出されると、異常が検出された転送経路が最下位ビットの転送経路と入れ替えられた転送経路が再構築される。
　この際、発生する時刻コードを0および1に切り替えて不良検出がなされるので、転送経路上で0に固定されている異常や1に固定されている異常をそれぞれ検出することができる。
　また、ステップＳ２６乃至Ｓ４２の処理により、時刻コード転送1bit列（Bit_0）４４１－０乃至時刻コード転送1bit列（Bit_n）４４１－ｎのそれぞれに設定されている時刻コードが転送される転送経路に対応するビットの、データ記憶部５２における、信号記憶部７２で使用されるラッチの異常の有無が判定されて、異常が発生しているラッチが検出されると、異常が検出された転送経路が最下位ビットの転送経路と入れ替えられた転送経路に対応するラッチが再構築される。
　この際、発生する時刻コードを0および1に切り替えて不良検出がなされるので、転送経路上で0に固定されている異常や1に固定されている異常をそれぞれ検出することができる。
　すなわち、以上の処理においては、転送経路の異常と、ラッチの異常とをそれぞれ個別に判定し、いずれかに異常が検出された場合については、異常が検出されたビットの転送経路が最下位ビットの転送経路と入れ替えられ、入れ替えられた転送経路と、そのラッチが併せて利用されて、転送経路とラッチとが再構築される。
　結果として、以上の不良検出救済処理を、製品出荷前などに実施することにより、高密度化する撮像素子の配線の断線等による歩留まりの低下を抑制することが可能となり、製品のコストを低減させることが可能となる。
　また、上述した不良検出救済処理については、製品出荷後に、例えば、製品を使用している際に定期的に実施し、不良が検出された時点で転送経路を入れ替えるようにすることで、製品の耐久性を向上させることも可能となる。
　さらに、以上においては、FUSE回路４１２によりFUSE情報を固体撮像装置１内に搭載する構成としているが、製品検査時にFUSE情報のみデータとして取得し、そのデータをユーザにチップと合わせて出荷し、回路救済制御をユーザにて実施してもらうようにしてもよい。
　また、例えば、ビット内で重要度が異なることを利用して、各ビットを重要度に応じて重み付けし、救済対象となるビットを所定の重みよりも大きな上位ビットに限定して、不良の発生した上位ビットの転送経路を、重みの小さな、すなわち、重要度の低い下位ビットの転送経路と入れ替えるようにしてもよい。
＜１４．不良検出救済処理（その２）＞
　以上においては、配線入替部１０１，１０３が１段である場合の不良検出救済処理について説明してきたが、図１６を参照して説明したように、多段に構成されるようにしてもよい。そこで、次に、図２０，図２１のフローチャートを参照して、配線入替部１０１，１０３を複数段設けた場合の不良検出救済処理について説明する。
　尚、図２０，図２１のフローチャートにおけるステップＳ１１１乃至Ｓ１１７，Ｓ１２０乃至Ｓ１２５，Ｓ１２８乃至Ｓ１３５，Ｓ１３８乃至Ｓ１４４，Ｓ１４７，Ｓ１４８の処理は、図１９，図２０のフローチャートにおけるステップＳ１１乃至Ｓ１７，Ｓ１９乃至Ｓ２４，Ｓ２６乃至Ｓ３３，Ｓ３５乃至Ｓ４１，Ｓ４３，Ｓ４４の処理と同様であるので、その説明は適宜省略する。
　すなわち、ステップＳ１１１乃至Ｓ１１４（図２０）の処理により、期待値との比較がなされ、転送経路上の異常の有無が検出されると、処理は、ステップＳ１１５に進む。
　ステップＳ１１５において、コントローラ２９は、異常のある時刻コード転送1bit列のビット数が配線入替部１０１，１０３の段数以下であるか否かにより、配線入替部１０１，１０３の入替回路４７１，４８１により入れ替えが可能であるか否かを判定する。より詳細には、コントローラ２９は、FUSE回路４１２において記憶されているFUSE情報を読み出し、既に、エラーが発生している転送経路のビット数と、検出された時刻コード転送1bit列４４１の異常とを併せて、入れ替え可能であるかを判定する。すなわち、例えば、配線入替部１０１，１０３がｎ段だけ設けられた構成である場合、入替可能なのはｎビットであるため、例えば、異常のある時刻コード転送1bit列４４１がｎビット以下であるとき、入れ替えが可能であるとみなされて、処理は、ステップＳ１１６に進む。
　ステップＳ１１６において、コントローラ２９は、ERR情報格納ラッチ４２２に対してアドレス情報を供給して、FUSE情報生成回路４２３にエラーが発生しているビットの情報であるERR情報を供給させる。FUSE情報生成回路４２３は、ERR情報に基づいて、エラーが発生している転送経路を示すFUSE情報を生成して、FUSE回路４１２に格納させると共に、制御信号生成回路４１１に対してエラーが発生したことを通知する。
　ステップＳ１１７において、制御信号生成回路４１１は、入替制御信号を生成して、データライン選択信号生成回路４１３に通知する。
　ステップＳ１１８において、データライン選択信号生成回路４１３は、入替制御信号により、FUSE回路４１２に格納されたFUSE情報に基づいて、配線入替部１０１，１０３を制御し、異常が検出された時刻コード転送1bit列（Bit_0）４４１からなる未処理の転送経路うち、最上位ビットとなる転送経路を入替可能な最下位ビットの転送経路と入れ替えるようにして転送経路を再構成する。
　ステップＳ１１９において、データライン選択信号生成回路４１３は、入替制御信号により、FUSE回路４１２に格納されたFUSE情報に基づいて、異常が検出された時刻コード転送1bit列（Bit_0）４４１からなる転送経路のうち、下位ビットへの入れ替えが未処理の転送経路が存在するか否かを判定する。
　ステップＳ１１９において、未処理の転送経路が存在する場合、処理は、ステップＳ１１８に戻り、同様の処理を繰り返す。
　そして、ステップＳ１１９において、異常が検出された時刻コード転送1bit列（Bit_0）４４１からなる転送経路について、ステップＳ１１８の処理により、全ての入れ替えが完了した場合、処理は、ステップＳ１２０に進む。
　尚、ステップＳ１２３乃至Ｓ１２７（図２０），Ｓ１３２乃至Ｓ１３６（図２１）、およびステップＳ１４０乃至Ｓ１４４（図２１）においても同様の処理により異常が検出された時刻コード転送1bit列（Bit_0）４４１からなる転送経路およびラッチのうち、順次、最上位ビットの転送経路およびラッチから順に、入れ替え可能な最下位ビットの転送経路およびラッチに入れ替えられる処理が繰り返される。
　以上の処理においては、転送経路の異常と、ラッチの異常とをそれぞれ個別に判定し、いずれかに異常が検出された場合であって、複数のビットについて、異常が検出されたビットの複数の転送経路およびラッチが、複数の下位ビットの転送経路およびラッチと入れ替えられ、入れ替えられた複数の転送経路と、そのラッチが併せて利用されて、複数の転送経路とラッチとが再構築される。
　結果として、以上の不良検出救済処理を、製品出荷前などに実施することにより、高密度化する撮像素子の配線の断線等による歩留まりの低下を抑制することが可能となり、製品のコストを低減させることが可能となる。
＜１５．異常の検出された転送経路の出力＞
　以上の処理により、異常の検出された転送経路およびラッチについては、下位ビットの転送経路およびラッチが利用されることにより、異常の検出された転送経路およびラッチを介して信号に生じるエラーを最小にすることが可能となる。
　ところで、例えば、異常が検出された転送経路が１ビットであった場合、最下位ビットだけに異常な信号が出力されるのみであるので、表示される画像に目立ったエラーは発生しない。
　しかしながら、時刻コード転送1bit列（Bit_0）４４１が1bit故障していた場合、その時刻コード転送1bit列（Bit_0）４４１を転送経路とする最下位bitの信号は、変化しないことになるので、CDS後において、画素値が０に固定されることになる。
　これは、8bit表示の表示装置においては目立つことはないものの、画像強調のためにゲインがかけられた場合には、この画素値が０に固定された画素が目立つ可能性がある。
　そこで、異常が検出された時刻コード転送1bit列（Bit_0）４４１と入れ替えられた最下位bitの出力信号にランダムに0/1の信号を重畳するようにしてもよい。
　これは等価的に出力信号にノイズを重畳させることになるが、固定パターンとして見えない状態となるために、最下位bitが０に固定された画素を目立たないようにすることが可能となる。
　図２２は、異常が検出された時刻コード転送1bit列（Bit_0）４４１と入れ替えられた最下位bitの出力信号にランダムに0/1の信号を重畳するようにした、時刻コード転送部２３を制御する詳細な構成例を示している。
　尚、図２２において、図１２と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略する。
　すなわち、図２２において、図１２の時刻コード転送部２３を制御する詳細な構成と異なる点は、最下位ビットの転送結果REP_out0が転送される経路上にランダマイザ５１１が設けられると共に、ランダマイザ５１１を制御するランダマイザ制御部５２１がコントローラ２９に設けられた点である。
　ランダマイザ５１１は、ランダマイザ制御部５２１により制御され、時刻コード転送1bit列（Bit_0）４４１において異常が検出されて、転送経路が入れ替えられた結果、最下位ビットの転送結果REP_out0に異常が検出された転送経路からの信号が出力されるとき、その信号に代えて０または１をランダムに出力する。
　ランダマイザ制御部５２１は、FUSE回路４１２に記憶されているFUSE情報に基づいて、時刻コード転送1bit列（Bit_0）４４１のいずれかに異常が検出されているとき、ランダマイザ５１１をオンの状態として、０または１のランダム値を出力させ、異常が検出されていないとき、転送結果REP_out0をそのまま出力されるようにする。
　＜ランダマイザの構成例＞
　次に、図２３を参照して、ランダマイザ５１１の構成例について説明する。
　ランダマイザ５１１は、ＦＦ回路５４１－１乃至５４１－１５、XOR回路５４２，５４３、およびスイッチ５４４より構成される。
　ＦＦ回路５４１－１乃至５４１－１５は、いずれも出力端子Ｑが、その後段のＦＦ回路５４１の入力端子Ｄに接続されている。また、ＦＦ回路５４１－１４，５４１－１５の出力端子は、XOR回路５４２の入力端子に接続されている。さらに、XOR回路５４２の出力端子は、ＦＦ回路５４１－１の入力端子ＤおよびXOR回路５４３の一方の入力端子に接続されている。
　XOR回路５４３の他方の入力端子は、スイッチ５４４の端子５４４ａに接続されている。また、スイッチ５４４の端子５４４ｂは、XOR回路５４３の出力端子と接続されている。さらに、スイッチ５４４は、最下位ビットとなる時刻コード[0]の転送結果REP_out0が出力される端子と接続されている。
　ＦＦ回路５４１の初期値がランダムに設定されることにより、XOR回路５４２の出力端子より順次０または１をランダムに出力する。
　このような構成により、スイッチ５４４が端子５４４ａと接続されるとき、ランダマイザ５１１はオンにされて、最下位ビットとなる時刻コード[0]の転送結果REP_out0と、XOR回路５４２の出力端子からの出力結果とのXORが出力されることにより、時刻コード[0]が固定値であったとしても、ランダマイザ５１１は、ランダムに０または１を出力することができる。
　また、スイッチ５４４が端子５４４ｂと接続されるとき、最下位ビットとなる時刻コード[0]の転送結果REP_out0がそのまま出力される。
　さらに、スイッチ５４４は、ランダマイザ制御部５２１によりオン（端子５４４ａと接続）またはオフ（端子５４４ｂと接続）が制御される。このため、ランダマイザ制御部５２１は、時刻コード転送1bit列（Bit_0）４４１のいずれかに異常が検出されているとき、スイッチ５４４をオンに制御して、端子５４４ａと接続させ、時刻コード転送1bit列（Bit_0）４４１のいずれにも異常が検出されないとき、スイッチ５４４をオフに制御して、端子５４４ｂと接続させる。
　尚、ランダマイザ５１１を構成するＦＦ回路５４１の個数は、図２３においては、１５個であるが、線形帰還シフトレジスタの原子多項式に基づき決定され、１５個以外のFF回路とその演算による構成でも良い。
　＜最下位bit出力制御処理＞
　次に、図２４のフローチャートを参照して、ランダマイザ制御部５２１による最下位bit出力制御処理について説明する。
　ステップＳ１８１において、ランダマイザ制御部５２１は、FUSE回路４１２に記憶されているFUSE情報を読み出す。
　ステップＳ１８２において、ランダマイザ制御部５２１は、FUSE情報に基づいて、時刻コード転送1bit列（Bit_0）４４１のいずれかに異常が検出されており、いずれかの転送経路およびラッチが最下位ビットの転送経路およびラッチと入れ替えられているか否かを判定する。
　ステップＳ１８２において、入れ替えられていると判定された場合、処理は、ステップＳ１８３に進む。
　ステップＳ１８３において、ランダマイザ制御部５２１は、スイッチ５４４を制御して、端子５４４ａに接続させる。
　この処理により、ランダマイザ５１１からランダムに０または１が出力され、最下位ビットとなる時刻コード[0]の転送結果REP_out0がランダムに０または１とされる。
　一方、ステップＳ１８２において、入れ替えがないと判定された場合、処理は、ステップＳ１８４に進む。
　ステップＳ１８４において、ランダマイザ制御部５２１は、スイッチ５４４を制御して、端子５４４ｂに接続させる。
　この処理により、ランダマイザ５１１からは、最下位ビットとなる時刻コード[0]の転送結果REP_out0がそのまま出力される。
　以上の処理により、転送経路の入れ替えがなされている場合、最下位ビットとなる時刻コード[0]の転送結果REP_out0に代えて、０または１がランダムに出力されることになるので、固定値からなる画素によるエラーの発生が画像上で目立つことを防止することが可能となる。また、転送経路の入れ替えがなされていない場合については、最下位ビットとなる時刻コード[0]の転送結果REP_out0がそのまま出力される。
　尚、以上においては、配線入替部１０１，１０３が１段のみ設けられており、１ビットの転送経路の異常を検出して入れ替えがなされる例について説明してきたが、配線入替部１０１，１０３が複数段設けられる場合については、入れ替え可能な段数分だけ、下位ビットの出力にランダマイザ５１１を設けるようにすればよい。
　すなわち、配線入替部１０１，１０３が（ｋ＋１）段設けられており、（ｋ＋１）ビット分の転送経路について入れ替えが可能である場合については、最下位ビットからｋビット分だけ転送結果REP_out0乃至REP_outkのそれぞれについてランダマイザ５１１を設けるようにすればよい。
　尚、エリアADC、カラムADCに限らず、信号転送をおこなう固体撮像装置全般に適用可能である。また、固体撮像装置に限らずA/D変換されたデジタル値の信号転送を行う電子回路全般に本構成は適用可能である。
＜１６．電子機器への適用例＞
　上述した固体撮像装置１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図２５は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　図２５に示される撮像装置１００１は、光学系１００２、シャッタ装置１００３、固体撮像素子１００４、駆動回路１００５、信号処理回路１００６、モニタ１００７、およびメモリ１００８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１００２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子１００４に導き、固体撮像素子１００４の受光面に結像させる。
　シャッタ装置１００３は、光学系１００２および固体撮像素子１００４の間に配置され、駆動回路１００５の制御に従って、固体撮像素子１００４への光照射期間および遮光期間を制御する。
　固体撮像素子１００４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子１００４は、光学系１００２およびシャッタ装置１００３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子１００４に蓄積された信号電荷は、駆動回路１００５から供給される駆動信号（タイミング信号）に従って転送される。
　駆動回路１００５は、固体撮像素子１００４の転送動作、および、シャッタ装置１００３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子１００４およびシャッタ装置１００３を駆動する。
　信号処理回路１００６は、固体撮像素子１００４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１００６が信号処理を施すことにより得られた画像（画像データ）は、モニタ１００７に供給されて表示されたり、メモリ１００８に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１００１においても、上述した光学系１００２、シャッタ装置１００３、および固体撮像素子１００４に代えて、固体撮像装置１を適用することにより、高密度化に伴う歩留りの低下を抑制することが可能となる。
＜１７．固体撮像装置の使用例＞
　図２６は、上述の固体撮像装置１を使用する使用例を示す図である。
　上述したカメラモジュールは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜１８．内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図２７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図２７では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図２８は、図２７に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）、ＣＣＵ１１２０１（の画像処理部１１４１２）等）に適用され得る。具体的には、例えば、図１の固体撮像装置１は、撮像部１０４０２に適用することができる。撮像部１０４０２に本開示に係る技術を適用することにより、不良検出救済処理を、製品出荷前などに実施することにより、高密度化する撮像素子の配線の断線等による歩留まりの低下を抑制することが可能となり、製品のコストを低減させることが可能となる。尚、以上においては、撮像部の構成としては、シャッタ機構を備えていない、いわゆるミラーレス構造であってもよい。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜１９．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３０は、撮像部１２０３１の設置位置の例を示す図である。
　図３０では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。撮像部１２０３１等に本開示に係る技術を適用することで、不良検出救済処理を、製品出荷前などに実施することにより、高密度化する撮像素子の配線の断線等による歩留まりの低下を抑制することが可能となり、製品のコストを低減させることが可能となる。尚、以上においては、撮像部の構成としては、シャッタ機構を備えていない、いわゆるミラーレス構造であってもよい。
　尚、本開示は、以下のような構成も取ることができる。
＜１＞　信号をデジタル信号に変換した後、所定のビット数のデジタルコードを１ビット単位で転送する複数の転送経路と、
　前記転送経路の異常の有無を判定する判定部と、
　前記判定部の判定結果に基づいて、前記所定のビット数のデジタルコードの転送に使用する前記複数の転送経路を入れ替える入替部と
　を含む固体電子回路。
＜２＞　画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードを１ビット単位で転送する複数の転送経路と、
　前記転送経路の異常の有無を判定する判定部と、
　前記判定部の判定結果に基づいて、前記所定のビット数の時刻コードの転送に使用する前記複数の転送経路を入れ替える入替部と
　を含む撮像素子。
＜３＞　前記判定部は、所定のデータが前記転送経路を介して転送されるときの転送結果の期待値と、前記所定のデータが前記転送経路を介して転送された転送結果とを比較して、前記転送経路の異常の有無を判定する
　＜２＞に記載の撮像素子。
＜４＞　前記複数の転送経路は、それぞれ対応する１ビット単位の前記時刻コードを格納する格納部を含む
　＜３＞に記載の撮像素子。
＜５＞　前記所定のデータが前記転送経路を介して転送される際、前記所定のデータは、前記転送経路に対応する前記格納部に書き込まれると共に、転送され、前記判定部は、前記所定のデータが前記転送経路を介して転送された転送結果と前記期待値とを比較して、前記転送経路の異常の有無を判定する
　＜４＞に記載の撮像素子。
＜６＞　前記判定部は、前記期待値を所定値とした場合の、前記所定のデータを1および0としたときのそれぞれの転送結果と前記期待値とを比較し、それぞれの前記転送経路の異常の有無を判定する
　＜５＞に記載の撮像素子。
＜７＞　前記入替部は、前記判定結果に基づいて、前記異常が有ると判定された転送経路を、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路と入れ替える
　＜５＞に記載の撮像素子。
＜８＞　前記入替部は、前記判定結果に基づいて、前記異常が有ると判定されたビットの転送経路を、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路として、最下位ビットの時刻コードの転送経路と入れ替える
　＜７＞に記載の撮像素子。
＜９＞　前記入替部は、隣接する前記転送経路間に設けられ、
　　一方の前記転送経路に入力される時刻コードを、前記一方の前記転送経路を経由して出力させ、他方の前記転送経路に入力される時刻コードを、前記他方の前記転送経路を経由して出力させるようにするか、
　または、
　　前記一方の前記転送経路に入力される時刻コードを、前記他方の前記転送経路を経由して出力させ、前記他方の前記転送経路に入力される時刻コードを、前記一方の前記転送経路を経由して出力させるようにするかのいずれかに入れ替える
　＜７＞に記載の撮像素子。
＜１０＞　前記入替部は、
　　前記判定結果に基づいて、前記異常が有ると判定された転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路とを、それぞれの前段において、入れ替える前段入替部と、
　　前記前段入替部により入れ替えられた、前記異常が有ると判定された転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路とを、それぞれの後段において、元の転送経路に戻すように入れ替える後段入替部とを含む
　＜９＞に記載の撮像素子。
＜１１＞　前記転送経路間に設けられる複数の前記入替部における、前記前段入替部と、前記後段入替部とは、それぞれが前記転送経路を挟んで、対称に構成される
　＜１０＞に記載の撮像素子。
＜１２＞　前記入替部は、前記転送経路の転送方向に対して、多段に構成され、
　最前段に構成される前記前段入替部、および、最後段に構成される前記後段入替部から構成される入替部は、前記判定結果に基づいて、前記異常が有ると判定された複数の転送経路のうち、最も重要度の高いビットの転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの最も重要度の低いビットの時刻コードの転送経路とを入れ替え、
　前記最前段に構成される前記前段入替部の後段に構成される前記前段入替部、および、最後段に構成される前記後段入替部の前段に構成される前記後段入替部から構成される入替部は、前記異常が有ると判定された複数の転送経路のうち、最も重要度の高いビットの次に重要度の高い転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの最も重要度の低いビットの次に重要度の高い時刻コードの転送経路とを入れ替える
　＜１０＞に記載の撮像素子。
＜１３＞　0または1をランダムに発生するランダマイザをさらに含み、
　前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路を介して出力される時刻コードとして、前記ランダマイザより出力される時刻コードが出力される
　＜７＞乃至＜１２＞のいずれかに記載の撮像素子。
＜１４＞　前記入替部が、前記判定結果に基づいて、前記異常が有ると判定された転送経路を、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路と入れ替えるとき、
　前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路を介して出力される時刻コードとして、前記ランダマイザより出力される時刻コードが出力される
　＜１３＞に記載の撮像素子。
＜１５＞　前記所定のデータが前記転送経路を介して転送される際、前記所定のデータは、前記転送経路に対応する前記格納部に書き込まれた後、読み出されると共に、転送され、前記判定部は、前記所定のデータが前記転送経路を介して、前記格納部に書き込まれた後、読み出されて、転送された転送結果と前記期待値とを比較して、前記転送経路に対応する前記格納部の異常の有無を判定する
　＜４＞に記載の撮像素子。
＜１６＞　前記判定部は、前記期待値を所定値とした場合の、前記所定のデータを1および0としたときのそれぞれの転送結果と前記期待値とを比較し、それぞれの前記転送経路に対応する前記格納部の異常の有無を判定する
　＜１５＞に記載の撮像素子。
＜１７＞　前記入替部は、前記判定結果に基づいて、前記異常が有ると判定された格納部と対応する転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの格納部と対応する転送経路とを入れ替える
　＜１５＞に記載の撮像素子。
＜１８＞　前記判定部は、前記所定のデータが前記転送経路を介して転送された転送結果と前記期待値とを比較して、前記転送経路の異常の有無を判定した後、前記所定のデータが前記転送経路を介して、前記格納部に書き込まれた後、読み出されて、転送された転送結果と前記期待値とを比較して、前記転送経路に対応する前記格納部の異常の有無を判定し、
　前記入替部は、前記判定結果に基づいて、前記異常が有ると判定された転送経路、および、前記転送経路と対応する格納部と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードを転送する転送経路、および、前記転送経路と対応する格納部とを入れ替える
　＜４＞に記載の撮像素子。
＜１９＞　画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードを１ビット単位で転送する複数の転送経路を含む撮像装置の制御方法であって、
　前記転送経路の異常の有無を判定し、
　判定結果に基づいて、前記所定のビット数の時刻コードの転送に使用する前記複数の転送経路を入れ替える
　ステップを含む撮像素子の制御方法。
＜２０＞　画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードを１ビット単位で転送する複数の転送経路と、
　前記転送経路の異常の有無を判定する判定部と、
　前記判定部の判定結果に基づいて、前記所定のビット数の時刻コードの転送に使用する前記複数の転送経路を入れ替える入替部と
　を含む電子機器。
　１　固体撮像装置，　２１　画素，　２２　画素アレイ部，　２３　時刻コード転送部，　２６　時刻コード発生部，　２８　出力部，　２９　コントローラ，　４１　画素回路，　４２　ADC，　５１　比較回路，　５２　データ記憶部，　６１　比較器，　６２　電圧変換回路，　６３　正帰還回路，　７１　入出力制御回路，　７２　信号記憶部，　１０１，１０３　配線入替部，　４０１，４０１－１乃至４０１－ｍ　リピータ回路，　４１１　制御信号生成回路，　４１２　FUSE回路，　４１３　データライン選択信号生成回路，　４２１，４２１－０乃至４２１－ｎ　判定回路，　４２２　ERR情報格納ラッチ，　４２３　FUSE情報生成回路，　４４１，４４１－０乃至４４１－ｎ　時刻コード転送1bit列（Bit_0）乃至（Bit_n），　４７１－１乃至４７１－ｎ，４８１－１乃至４８１－ｎ　入替回路，　５１１　ランダマイザ，　５２１　ランダマイザ制御部

Claims (20)

  1. 　信号をデジタル信号に変換した後、所定のビット数のデジタルコードを１ビット単位で転送する複数の転送経路と、
    　前記転送経路の異常の有無を判定する判定部と、
    　前記判定部の判定結果に基づいて、前記所定のビット数のデジタルコードの転送に使用する前記複数の転送経路を入れ替える入替部と
    　を含む固体電子回路。
  2. 　画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードを１ビット単位で転送する複数の転送経路と、
    　前記転送経路の異常の有無を判定する判定部と、
    　前記判定部の判定結果に基づいて、前記所定のビット数の時刻コードの転送に使用する前記複数の転送経路を入れ替える入替部と
    　を含む撮像素子。
  3. 　前記判定部は、所定のデータが前記転送経路を介して転送されるときの転送結果の期待値と、前記所定のデータが前記転送経路を介して転送された転送結果とを比較して、前記転送経路の異常の有無を判定する
    　請求項２に記載の撮像素子。
  4. 　前記複数の転送経路は、それぞれ対応する１ビット単位の前記時刻コードを格納する格納部を含む
    　請求項３に記載の撮像素子。
  5. 　前記所定のデータが前記転送経路を介して転送される際、前記所定のデータは、前記転送経路に対応する前記格納部に書き込まれると共に、転送され、前記判定部は、前記所定のデータが前記転送経路を介して転送された転送結果と前記期待値とを比較して、前記転送経路の異常の有無を判定する
    　請求項４に記載の撮像素子。
  6. 　前記判定部は、前記期待値を所定値とした場合の、前記所定のデータを1および0としたときのそれぞれの転送結果と前記期待値とを比較し、それぞれの前記転送経路の異常の有無を判定する
    　請求項５に記載の撮像素子。
  7. 　前記入替部は、前記判定結果に基づいて、前記異常が有ると判定された転送経路を、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路と入れ替える
    　請求項５に記載の撮像素子。
  8. 　前記入替部は、前記判定結果に基づいて、前記異常が有ると判定されたビットの転送経路を、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路として、最下位ビットの時刻コードの転送経路と入れ替える
    　請求項７に記載の撮像素子。
  9. 　前記入替部は、隣接する前記転送経路間に設けられ、
    　　一方の前記転送経路に入力される時刻コードを、前記一方の前記転送経路を経由して出力させ、他方の前記転送経路に入力される時刻コードを、前記他方の前記転送経路を経由して出力させるようにするか、
    　または、
    　　前記一方の前記転送経路に入力される時刻コードを、前記他方の前記転送経路を経由して出力させ、前記他方の前記転送経路に入力される時刻コードを、前記一方の前記転送経路を経由して出力させるようにするかのいずれかに入れ替える
    　請求項７に記載の撮像素子。
  10. 　前記入替部は、
    　　前記判定結果に基づいて、前記異常が有ると判定された転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路とを、それぞれの前段において、入れ替える前段入替部と、
    　　前記前段入替部により入れ替えられた、前記異常が有ると判定された転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路とを、それぞれの後段において、元の転送経路に戻すように入れ替える後段入替部とを含む
    　請求項９に記載の撮像素子。
  11. 　前記転送経路間に設けられる複数の前記入替部における、前記前段入替部と、前記後段入替部とは、それぞれが前記転送経路を挟んで、対称に構成される
    　請求項１０に記載の撮像素子。
  12. 　前記入替部は、前記転送経路の転送方向に対して、多段に構成され、
    　最前段に構成される前記前段入替部、および、最後段に構成される前記後段入替部から構成される入替部は、前記判定結果に基づいて、前記異常が有ると判定された複数の転送経路のうち、最も重要度の高いビットの転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの最も重要度の低いビットの時刻コードの転送経路とを入れ替え、
    　前記最前段に構成される前記前段入替部の後段に構成される前記前段入替部、および、最後段に構成される前記後段入替部の前段に構成される前記後段入替部から構成される入替部は、前記異常が有ると判定された複数の転送経路のうち、最も重要度の高いビットの次に重要度の高い転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの最も重要度の低いビットの次に重要度の高い時刻コードの転送経路とを入れ替える
    　請求項１０に記載の撮像素子。
  13. 　0または1をランダムに発生するランダマイザをさらに含み、
    　前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路を介して出力される時刻コードとして、前記ランダマイザより出力される時刻コードが出力される
    　請求項７に記載の撮像素子。
  14. 　前記入替部が、前記判定結果に基づいて、前記異常が有ると判定された転送経路を、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路と入れ替えるとき、
    　前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの転送経路を介して出力される時刻コードとして、前記ランダマイザより出力される時刻コードが出力される
    　請求項１３に記載の撮像素子。
  15. 　前記所定のデータが前記転送経路を介して転送される際、前記所定のデータは、前記転送経路に対応する前記格納部に書き込まれた後、読み出されると共に、転送され、前記判定部は、前記所定のデータが前記転送経路を介して、前記格納部に書き込まれた後、読み出されて、転送された転送結果と前記期待値とを比較して、前記転送経路に対応する前記格納部の異常の有無を判定する
    　請求項４に記載の撮像素子。
  16. 　前記判定部は、前記期待値を所定値とした場合の、前記所定のデータを1および0としたときのそれぞれの転送結果と前記期待値とを比較し、それぞれの前記転送経路に対応する前記格納部の異常の有無を判定する
    　請求項１５に記載の撮像素子。
  17. 　前記入替部は、前記判定結果に基づいて、前記異常が有ると判定された格納部と対応する転送経路と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードの格納部と対応する転送経路とを入れ替える
    　請求項１５に記載の撮像素子。
  18. 　前記判定部は、前記所定のデータが前記転送経路を介して転送された転送結果と前記期待値とを比較して、前記転送経路の異常の有無を判定した後、前記所定のデータが前記転送経路を介して、前記格納部に書き込まれた後、読み出されて、転送された転送結果と前記期待値とを比較して、前記転送経路に対応する前記格納部の異常の有無を判定し、
    　前記入替部は、前記判定結果に基づいて、前記異常が有ると判定された転送経路、および、前記転送経路と対応する格納部と、前記複数の転送経路のうち、前記所定のビット数の時刻コードのうちの重要度の低いビットの時刻コードを転送する転送経路、および、前記転送経路と対応する格納部とを入れ替える
    　請求項４に記載の撮像素子。
  19. 　画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードを１ビット単位で転送する複数の転送経路を含む撮像装置の制御方法であって、
    　前記転送経路の異常の有無を判定し、
    　判定結果に基づいて、前記所定のビット数の時刻コードの転送に使用する前記複数の転送経路を入れ替える
    　ステップを含む撮像素子の制御方法。
  20. 　画素で受光した光量に応じた画素信号をデジタル信号に変換する際に使用する、所定のビット数の時刻コードを１ビット単位で転送する複数の転送経路と、
    　前記転送経路の異常の有無を判定する判定部と、
    　前記判定部の判定結果に基づいて、前記所定のビット数の時刻コードの転送に使用する前記複数の転送経路を入れ替える入替部と
    　を含む電子機器。
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