JP7478526B2 - 固体撮像素子、および、測距システム - Google Patents

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Description

本技術は、固体撮像素子に関する。詳しくは、物体までの距離を測定する固体撮像素子、および、測距システムの制御方法に関する。
従来より、測距機能を持つ電子装置において、ＴｏＦ（Time of Flight）方式と呼ばれる測距方式が知られている。このＴｏＦ方式は、照射光を電子装置から物体に照射し、その照射光が反射して電子装置に戻ってくるまでの往復時間を求めて距離を測定する方式である。照射光に対する反射光の検出には、光電変換素子としてＳＰＡＤ（Single-Photon Avalanche Diode）が用いられることが多い。ただし、このＳＰＡＤでは、アノード・カソード間電圧からブレイクダウン電圧を差し引いた値である超過バイアスが、温度に依存して変動することがあり、超過バイアスが小さくなりすぎてフォトダイオードの感度が低下するおそれや、逆に超過バイアスが大きすぎて暗電流ノイズが増大するおそれがある。そこで、光電流が流れたときのＳＰＡＤのカソード電位を監視し、そのカソード電位が高いほど、ＳＰＡＤのアノード電位を低くする固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１９－７５３９４号公報
上述の従来技術では、アノード電位の制御により、温度変化による超過バイアスの変動の抑制を図っている。しかしながら、アノード電位を制御するためのモニター電圧（カソード電圧）が超過バイアスの温度変化を追従する他、入射光量の増減によっても変動する。上述の固体撮像素子では、温度変化による超過バイアスの変動を抑制できても、入射光の増減に起因するモニター電圧の変動によって超過バイアスが変動する問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、光電変換素子のアノード電位およびカソード電位の一方に応じて他方を制御する固体撮像素子において、光量の増減による超過バイアスの変動を抑制することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定ノードにアノードおよびカソードの一方が接続された光電変換素子と、前記所定ノードに第１の電位を供給する電位供給素子と、前記所定ノードの電位が前記第１の電位に対して上昇または降下を開始したときから所定期間が経過したタイミングを検出するタイミング検出回路と、前記タイミング検出回路の出力に基づいて前記所定ノードの電位を取り込んで第２の電位として保持するサンプルホールド回路と、前記第２の電位に基づいて前記アノードおよび前記カソードの他方の電位を制御する制御部とを具備する固体撮像素子である。これにより、超過バイアスの変動が抑制されるという作用をもたらす。
また、この第１の側面において、前記タイミング検出回路は、前記所定ノードの電位の信号を反転して反転信号を出力するインバータを備えてもよい。これにより、反転信号に基づいてタイミングが検出されるという作用をもたらす。
また、この第１の側面において、前記タイミング検出回路は、前記反転信号を所定の遅延時間に亘って遅延させた信号に基づいてパルス信号を生成するパルス信号生成回路をさらに備え、前記サンプルホールド回路は、前記パルス信号のパルス幅の期間内に前記所定ノードの電位を取り込んでもよい。これにより、パルス信号によりカソード電位がサンプルされるという作用をもたらす。
また、この第１の側面において、前記タイミング検出回路は、前記反転信号を所定の遅延時間に亘って遅延させて遅延信号として出力する遅延回路をさらに備え、前記サンプルホールド回路は、前記遅延信号が互いに異なる２値の一方の場合には前記所定ノードの電位を取り込み、前記遅延信号が前記２値の他方の場合には前記取り込んだ電位を保持してもよい。これにより、遅延信号によりカソード電位がサンプルされるという作用をもたらす。
また、この第１の側面において、前記光電変換素子、前記タイミング検出回路および前記サンプルホールド回路は、複数の画素のそれぞれに配置され、前記制御部は、前記複数の画素のそれぞれの前記第２の電位の平均を画素間平均として求める画素間平均取得部と、前記画素間平均の時間平均を求める時間平均取得部と前記時間平均が高いほど低い電位に前記他方の電位を制御する電位制御部とを備えてもよい。これにより、第２の電位のばらつきによる悪影響が抑制されるという作用をもたらす。
また、この第１の側面において、前記時間平均取得部は、前記時間平均を生成するアナログフィルタを備えてもよい。これにより、アナログ回路によって時間平均が得られるという作用をもたらす。
また、この第１の側面において、前記時間平均取得部は、前記時間平均を生成するデジタルフィルタを備えてもよい。これにより、実装面積が削減されるという作用をもたらす。
また、この第１の側面において、前記電位制御部は、前記時間平均と所定の電源電位とを比較して当該比較結果を前記アノードおよび前記カソードの他方へ出力するアンプを備えてもよい。これにより、アナログ回路によって電位が制御されるという作用をもたらす。
また、この第１の側面において、前記電位制御部は、前記時間平均が高いほど低い電位に前記他方の電位を制御するパワー半導体を備えてもよい。これにより、実装面積が削減されるという作用をもたらす。
また、この第１の側面において、前記画素間平均取得部は、容量と、前記複数の画素と前記容量との間において並列に接続された複数の抵抗とを備えてもよい。これにより、アナログ回路によって画素間平均が得られるという作用をもたらす。
また、この第１の側面において、前記画素間平均取得部は、前記第２の電位をデジタル信号に変換するアナログデジタル変換部と、前記デジタル信号の平均を前記画素間平均として求める平均化フィルタとを備えてもよい。これにより、実装面積が削減されるという作用をもたらす。
また、この第１の側面において、前記アナログデジタル変換部は、互いに異なる画素の前記第２の電位を前記デジタル信号に変換する複数のアナログデジタル変換器を備えてもよい。これにより、複数の第２の電位が同時にデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、前記アナログデジタル変換部は、前記複数の画素のそれぞれの前記第２の電位のいずれかを選択するセレクタと、前記選択された第２の電位を前記デジタル信号に変換するアナログデジタル変換器とを備えてもよい。これにより、アナログデジタル変換器の個数が削減されるという作用をもたらす。
また、この第１の側面において、前記サンプルホールド回路と前記制御部との間に挿入された出力側バッファをさらに具備してもよい。これにより、出力側バッファを介して第２の電位が出力されるという作用をもたらす。
また、この第１の側面において、前記出力側バッファは、前記第２の電位に基づいて差動信号を生成して出力してもよい。これにより、出力値がより正確になるという作用をもたらす。
また、この第１の側面において、前記所定ノードと前記サンプルホールド回路との間に挿入された入力側バッファをさらに具備してもよい。これにより、モニター画素およびイメージング画素のそれぞれのブレイクダウン電圧ＶＢＤが同一になるという作用をもたらす。
また、この第１の側面において、前記入力側バッファは、前記第２の電位に基づいて差動信号を生成して出力してもよい。これにより、出力値がより正確になるという作用をもたらす。
また、この第１の側面において、前記光電変換素子および前記電位供給素子は、イメージング画素回路と前記イメージング画素の周囲のモニター画素回路とのそれぞれに設けられ、前記タイミング検出回路および前記サンプルホールド回路は、前記モニター画素回路に設けられてもよい。これにより、モニター画素回路で保持された第２電位に基づいて、アノードまたはカソードの電位が制御されるという作用をもたらす。
また、この第１の側面において、前記カソードが前記所定ノードに接続され、前記制御部は、前記アノードの電位を制御してもよい。これにより、カソード電位に応じてアノード電位が制御されるという作用をもたらす。
また、この第１の側面において、前記アノードが前記所定ノードに接続され、前記制御部は、前記カソードの電位を制御してもよい。これにより、アノード電位に応じてカソード電位が制御されるという作用をもたらす。
また、本技術の第２の側面は、照射光を供給する発光部と、所定ノードにアノードおよびカソードの一方が接続された光電変換素子と、前記所定ノードに第１の電位を供給する電位供給素子と、前記所定ノードの電位が前記第１の電位に対して上昇または降下を開始したときから所定期間が経過したタイミングを検出するタイミング検出回路と、前記タイミング検出回路の出力に基づいて前記所定ノードの電位を取り込んで第２の電位として保持するサンプルホールド回路と、前記第２の電位に基づいて前記アノードおよび前記カソードの他方の電位を制御する制御部と、前記照射光の発光タイミングから前記照射光に対する反射光の受光タイミングまでの往復時間に基づいて距離を測定する測距部とを備える固体撮像素子とを具備する測距システムである。これにより、超過バイアスの変動が抑制され、測距精度が向上するという作用をもたらす。
本技術の第１の実施の形態における測距モジュールの一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における画素チップの一構成例を示す平面図である。 本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における回路ブロックの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるモニター画素の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるモニター画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるパルス生成回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるパルス生成回路の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるイメージング画素の一構成例を示す回路図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示す平面図である。 本技術の第１の実施の形態におけるモニター画素、イメージング画素および制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態における制御部の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカソード電位およびアノード電位の変動の一例を示す図である。 本技術の第１の実施の形態と比較例とにおける超過バイアスおよびアノード電位の変動の一例を示す図である。 本技術の第１の実施の形態における光量が多い場合と少ない場合とのそれぞれのカソード電位の変動を示すタイミングチャートである。 本技術の第１の実施の形態における光量が多い場合と少ない場合とのそれぞれのボトム電位の揺らぎの一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるブレイクダウン電圧の変動範囲の一例を示す分布図である。 本技術の第１の実施の形態におけるモニター画素および制御部の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例におけるモニター画素の一構成例を示すブロック図である。 本技術の第１の実施の形態の第２の変形例における制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態の第３の変形例における画素間平均取得部の一構成例を示すブロック図である。 本技術の第１の実施の形態の第４の変形例における制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態の第５の変形例における制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態の第６の変形例におけるモニター画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第６の変形例における画素間平均取得部の一構成例を示す回路図である。 本技術の第２の実施の形態におけるモニター画素の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるモニター画素の一構成例を示す回路図である。 本技術の第２の実施の形態におけるモニター画素および制御部の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の変形例におけるモニター画素の一構成例を示す回路図である。 本技術の第２の実施の形態の変形例におけるバッファの一構成例を示す回路図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（検出されたタイミングのカソード電位を保持する例）
２．第２の実施の形態（バッファを削減し、検出されたタイミングのカソード電位を保持する例）
３．移動体への応用例
＜１．第１の実施の形態＞
［測距モジュールの構成例］
図１は、本技術の第１の実施の形態における測距モジュール１００の一構成例を示すブロック図である。この測距モジュール１００は、物体までの距離を測定するものであり、発光部１１０、同期制御部１２０および固体撮像素子２００を備える。測距モジュール１００は、スマートフォン、パーソナルコンピュータや車載機器などに搭載され、距離を測定するために用いられる。
同期制御部１２０は、発光部１１０および固体撮像素子２００を同期して動作させるものである。この同期制御部１２０は、所定周波数（１０乃至２０メガヘルツなど）のクロック信号を同期信号ＣＬＫｐとして、発光部１１０および固体撮像素子２００に信号線１２８および１２９を介して供給する。
発光部１１０は、同期制御部１２０からの同期信号ＣＬＫｐに同期して間欠光を照射光として供給するものである。例えば、照射光として近赤外光などが用いられる。
固体撮像素子２００は、照射光に対する反射光を受光し、同期信号ＣＬＫｐの示す発光タイミングから反射光を受光したタイミングまでの往復時間を測定するものである。この固体撮像素子２００は、物体までの距離を往復時間から算出し、その距離を示す距離データを生成して出力する。
なお、測距モジュール１００内の発光部１１０、固体撮像素子２００および同期制御部１２０を同じモジュール内に配置しているが、これらを別々の装置に配置することもできる。発光部１１０、固体撮像素子２００および同期制御部１２０を含むシステムは、特許請求の範囲に記載の測距システムの一例である。
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
図３は、本技術の第１の実施の形態における画素チップ２０１の一構成例を示す平面図である。この画素チップ２０１には、矩形の受光部２１０が設けられ、この受光部２１０内に、複数の光電変換素子２１１と、複数の光電変換素子２１２とが配列される。
光電変換素子２１１は、受光部２１０の境界に沿って、線状に配列される。例えば、受光部２１０の上端において、１行分の光電変換素子２１１が配列される。一方、光電変換素子２１２は、二次元格子状に配列される。光電変換素子２１１および２１２のうち、光電変換素子２１２は、画像データにおける画素データを生成するために用いられる。一方、光電変換素子２１１は、カソードおよびアノードのいずれか（例えば、カソード）の電位を監視するために用いられる。
図４は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２は、タイミング生成部２２０、回路ブロック３００、ヒストグラム生成部２５０および出力インターフェース２６０と、マルチプレクサ２３１および２３２と、時間デジタル変換器２４１および２４２とを備える。
タイミング生成部２２０は、同期信号ＣＬＫｐに同期して、制御信号ＲＣＨを生成するものである。このタイミング生成部２２０は、その制御信号ＲＣＨを回路ブロック３００に供給する。
回路ブロック３００内には、複数のモニター画素と複数のイメージング画素とのそれぞれの画素回路（不図示）が配列される。モニター画素およびイメージング画素のそれぞれの回路構成の詳細については後述する。これらのイメージング画素は、光子の入力に応じてパルス信号を生成し、マルチプレクサ２３１または２３２に供給する。
マルチプレクサ２３１は、イメージング画素の奇数行を順に選択し、その行のパルス信号を時間デジタル変換器２４１に供給するものである。マルチプレクサ２３２は、イメージング画素回路の偶数行を順に選択し、その行のパルス信号を時間デジタル変換器２４２に供給するものである。
時間デジタル変換器２４１は、奇数行について、パルス信号の立上りまでの時間をデジタル信号に変換するものである。このデジタル信号は、光子の検出タイミングを示す。時間デジタル変換器２４１は、デジタル信号をヒストグラム生成部２５０に供給する。時間デジタル変換器２４２は、偶数行について、パルス信号の立上りまでの時間をデジタル信号に変換するものである。時間デジタル変換器２４２は、デジタル信号をヒストグラム生成部２５０に供給する。
これらのマルチプレクサ２３１および２３２と、時間デジタル変換器２４１および２４２とにより、２行のパルス信号を同時に処理することができる。なお、固体撮像素子２００は、パルス信号を１行ずつ順に処理することもできる。この場合には、マルチプレクサ２３１および２３２の一方と、時間デジタル変換器２４１および２４２の一方とが配置される。
ヒストグラム生成部２５０は、時間デジタル変換器２４１および２４２からのデジタル信号に基づいて、ヒストグラムを生成するものである。ここで、ヒストグラムは、デジタル信号の示す検出タイミングごとに、検出頻度を度数として示すグラフである。ヒストグラム生成部２５０は、イメージング画素ごとにヒストグラムを生成し、それぞれのピーク値のタイミングを反射光の受光タイミングとして求める。そして、ヒストグラム生成部２５０は、同期信号の示す照射光の照射タイミングから、反射光の受光タイミングまでの往復時間を、イメージング画素毎に物体までの距離に変換する。ヒストグラム生成部２５０は、求めた距離を示す距離データをイメージング画素ごとに生成し、出力インターフェース２６０を介して外部に出力する。
図５は、本技術の第１の実施の形態における回路ブロック３００の一構成例を示すブロック図である。この回路ブロック３００には、複数のモニター画素回路３１０と、複数のイメージング画素回路３８０と、制御部５００とが配置される。
モニター画素回路３１０は、光電変換素子２１１ごとに配置され、対応する光電変換素子２１１と接続される。光電変換素子２１１と、その光電変換素子２１１に接続されたモニター画素回路３１０とは、１つのモニター画素として機能する。このモニター画素は、光電変換素子２１１や２１２のカソードおよびアノードのいずれか（例えば、カソード）の電位を監視するための画素である。
イメージング画素回路３８０は、光電変換素子２１２ごとに配置され、対応する光電変換素子２１２と接続される。光電変換素子２１２と、その光電変換素子２１２に対応するイメージング画素回路３８０とは、１つのイメージング画素として機能する。このイメージング画素は、光子の入力に応じてパルス信号を生成する画素である。
制御部５００は、モニター画素の監視対象の電位（カソードなど）に基づいて、光電変換素子２１１や２１２のカソードおよびアノードのいずれか（例えば、アノード）の電位を制御するものである。
［モニター画素の構成例］
図６は、本技術の第１の実施の形態におけるモニター画素４０１の一構成例を示すブロック図である。前述したように、画素チップ２０１内の光電変換素子２１１と、回路チップ２０２内のモニター画素回路３１０とからなる回路は、１つのモニター画素４０１として機能する。また、モニター画素回路３１０は、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ３１１と、タイミング検出回路３２０と、サンプルホールド回路３３０と、バッファ３４０および３５０とを備える。
ｐＭＯＳトランジスタ３１１は、電源電位ＶＥと光電変換素子２１１との間に挿入される。また、ｐＭＯＳトランジスタ３１１のゲートには、タイミング生成部２２０からの制御信号ＲＣＨが入力される。このｐＭＯＳトランジスタ３１１は、ローレベルの制御信号ＲＣＨが入力された際に、電源電位ＶＥを、光電変換素子２１１との接続ノード３１２に供給する。なお、電源電位ＶＥは、特許請求の範囲に記載の所定電位の一例であり、ｐＭＯＳトランジスタ３１１は、特許請求の範囲に記載の電位供給素子の一例である。また、接続ノード３１２は、特許請求の範囲に記載の所定ノードの一例である。
光電変換素子２１１は、光子の入射に応じて、光電変換により光電流を出力するものである。この光電変換素子２１１として、例えば、ＳＰＡＤが用いられる。光電変換素子２１１のカソードは、接続ノード３１２に接続され、そのカソード電位Ｖｓが監視対象の電位に該当する。一方、光電変換素子２１１のアノードは、制御部５００に接続され、そのアノード電位ＶＳＰＡＤは、制御部５００により制御される。
バッファ３４０は、接続ノード３１２とサンプルホールド回路３３０との間に挿入される。なお、バッファ３４０は、特許請求の範囲に記載の入力側バッファの一例である。
タイミング検出回路３２０は、カソード電位Ｖｓを監視し、その電位が、ｐＭＯＳトランジスタ３１１により供給される電位（すなわち、電源電位ＶＥ）に対して降下を開始したときから所定期間が経過したタイミングを検出するものである。カソード電位Ｖｓが監視対象である場合には、光子の入射に応じて光電流が流れた際に、カソード電位Ｖｓは電源電位ＶＥよりも低下する。なお、後述するように、モニター画素４０１は、アノード電位を監視することもできる。アノード電位を監視する際には、アノード電位が上昇を開始したときから所定期間が経過したタイミングが検出される。
サンプルホールド回路３３０は、タイミング検出回路３２０により検出されたタイミングに基づいてカソード電位Ｖｓを取り込んで保持するものである。このサンプルホールド回路３３０は、保持した電位を保持電位Ｖｓ_ＳＨとしてバッファ３５０に出力する。
バッファ３５０は、サンプルホールド回路３３０と制御部５００との間に挿入される。なお、バッファ３５０は、特許請求の範囲に記載の出力側バッファの一例である。なお、バッファ２５０は、必ずしも必要ではなく、配置しない構成とすることもできる。また、バッファ３４０および３５０のそれぞれを、２つ以上配置することもできる。
図７は、本技術の第１の実施の形態におけるモニター画素４０１の一構成例を示す回路図である。タイミング検出回路３２０内には、インバータ３２１およびパルス生成回路３７０が配置される。また、サンプルホールド回路３３０内には、サンプルスイッチ３３１および容量３３２が配置される。バッファ３５０内には、ｐＭＯＳトランジスタ３５１および電流源３５２が配置される。
タイミング検出回路３２０において、インバータ３２１は、カソード電位Ｖｓの信号を反転し、その反転信号をパルス生成回路３７０に出力するものである。また、パルス生成回路３７０は、インバータ３２１からの反転信号を所定の遅延時間に亘って遅延させ、その遅延させた信号に基づいてパルス信号ＳＷを生成するものである。パルス生成回路３７０は、パルス信号ＳＷをサンプルスイッチ３３１に供給する。
サンプルホールド回路３３０において、サンプルスイッチ３３１は、パルス信号ＳＷのパルス幅の期間内に、カソード電位Ｖｓをバッファ３４０を介して取り込む（言い換えれば、サンプルする）ものである。容量３３２は、サンプルされたカソード電位Ｖｓを保持電位Ｖｓ_ＳＨとして保持するものである。
バッファ３５０において、ｐＭＯＳトランジスタ３５１は、電源電位と電流源３５２との間に挿入される。また、ｐＳＯＳトランジスタ３５１のゲートに、サンプルホールド回路３３０からの保持電位Ｖｓ_ＳＨが入力される。また、ｐＭＯＳトランジスタ３５１のバックゲートは、ｐＭＯＳトランジスタ３５１と電流源３５２との接続ノードに接続される。その接続ノードは、制御部５００に接続される。
なお、バッファ３４０の回路構成は、バッファ３５０と同様である。
図８は、本技術の第１の実施の形態におけるパルス生成回路３７０の一構成例を示す回路図である。このパルス生成回路３７０は、遅延回路３７１、インバータ３７６、遅延回路３７７、ＮＡＮＤ（否定論理積）ゲート３７８およびインバータ３７９を備える。遅延回路３７１は、電流源３７２、ｐＭＯＳトランジスタ３７３、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタ３７４および容量３７５を備える。
遅延回路３７１は、インバータ３２１からの反転信号ＶＡを所定の遅延時間に亘って遅延させるものである。この遅延回路３７１において、電流源３７２、ｐＭＯＳトランジスタ３７３およびｎＭＯＳトランジスタ３７４は、電源電位と接地電位との間において直列に接続される。また、ｐＭＯＳトランジスタ３７３およびｎＭＯＳトランジスタ３７４のゲートは、インバータ３２１の出力端子に共通に接続される。容量３７５は、ｐＭＯＳトランジスタ３７３およびｎＭＯＳトランジスタ３７４の接続ノードと接地電位との間に挿入される。また、その接続ノードから、反転信号ＶＡを遅延した遅延信号ＶＢが出力される。
インバータ３７６は、遅延信号ＶＢを反転するものである。このインバータ３７６は、反転信号ＶＣを遅延回路３７７およびＮＡＮＤゲート３７８に出力する。
遅延回路３７７は、反転信号ＶＣを所定の遅延時間に亘って遅延させるものである。この遅延回路３７７の回路構成は、遅延回路３７１と同様である。遅延回路３７７は、遅延させた遅延信号ＶＤをＮＡＮＤゲート３７８に出力する。
ＮＡＮＤゲート３７８は、反転信号ＶＣと遅延信号ＶＤとの否定論理積の信号を出力信号としてインバータ３７９に出力するものである。
インバータ３７９は、ＮＡＮＤゲート３７８の出力信号を反転するものである。このインバータ３７９は、その反転した信号をパルス信号ＳＷとしてサンプルホールド回路３３０に出力する。
図９は、本技術の第１の実施の形態におけるパルス生成回路３７０の動作の一例を示すタイミングチャートである。
インバータ３２１からの反転信号ＶＡがタイミングＴ１において、ローレベルからハイレベルに立ち上がったものとする。遅延回路３７１は、反転信号ＶＡを遅延させ、遅延信号ＶＢとして出力する。
また、インバータ３７６は、遅延信号ＶＢを反転させる。その反転信号ＶＣは、タイミングＴ２において立ち上がる。遅延回路３７７は、その反転信号ＶＣを遅延させ、遅延信号ＶＤとして出力する。
そして、インバータ３７９は、タイミングＴ２において、反転信号ＶＣと遅延信号ＶＤとの否定論理積を反転した信号をパルス信号ＳＷとして生成する。このパルス信号ＳＷのパルス幅は、タイミングＴ２からタイミングＴ３までの期間となる。
［イメージング画素の構成例］
図１０は、本技術の第１の実施の形態におけるイメージング画素４０２の一構成例を示す回路図である。前述したように、画素チップ２０１内の光電変換素子２１２と、回路チップ２０２内のイメージング画素回路３８０とからなる回路は、１つのイメージング画素４０２として機能する。イメージング画素回路３８０には、ｐＭＯＳトランジスタ３８１およびインバータ３８２が配置される。
ｐＭＯＳトランジスタ３８１および光電変換素子２１２の接続構成は、モニター画素４０１のｐＭＯＳトランジスタ３１１および光電変換素子２１１と同様である。
インバータ３８２は、光電変換素子２１２のカソード電位の信号を反転し、イメージング画素４０２のパルス信号としてマルチプレクサ２３１（またはマルチプレクサ２３２）に供給するものである。
図１１は、本技術の第１の実施の形態における画素アレイ部４００の一構成例を示す平面図である。画素チップ２０１内の受光部２１０と、回路チップ２０２内の回路ブロック３００とにより、画素アレイ部４００が構成される。
画素アレイ部４００には、複数のモニター画素４０１と、複数のイメージング画素４０２とが配列される。モニター画素４０１は、画素アレイ部４００の境界に沿って、線状に配列される。例えば、画素アレイ部４００の上端において、１行分のモニター画素４０１が配列される。一方、イメージング画素４０２は、二次元格子状に配列される。
図１２は、本技術の第１の実施の形態におけるモニター画素４０１、イメージング画素４０２および制御部５００の一構成例を示すブロック図である。制御部５００内には、画素間平均取得部５１０、時間平均取得部５２０および電位制御部５３０が配置される。
複数のモニター画素４０１のそれぞれは、保持電位Ｖｓ_ＳＨを画素間平均取得部５１０に供給する。ｍ（ｍは、整数）個目のモニター画素４０１の保持電位を、Ｖｓ_ＳＨｍとする。
画素間平均取得部５１０は、複数のモニター画素４０１のそれぞれの保持電位Ｖｓ_ＳＨｍの平均を画素間平均Ｖｓ_ＳＨＡＶｐとして求めるものである。この画素間平均取得部５１０は、画素間平均Ｖｓ_ＳＨＡＶｐを時間平均取得部５２０に供給する。
時間平均取得部５２０は、画素間平均Ｖｓ_ＳＨＡＶｐの時間平均Ｖｓ_ＳＨＡＶｔを求めるものである。この時間平均取得部５２０は、時間平均Ｖｓ_ＳＨＡＶｔを電位制御部５３０に供給する。
電位制御部５３０は、保持されたカソード電位の時間平均Ｖｓ_ＳＨＡＶｔが高いほど低い電位に、アノード電位ＶＳＰＡＤを制御するものである。複数のモニター画素４０１と複数のイメージング画素４０２との全てのアノードは、電位制御部５３０に共通に接続されており、電位制御部５３０は、それらのアノードの電位を制御する。なお、モニター画素４０１がアノード電位を監視する際は、電位制御部５３０によりカソード電位が制御される。
また、モニター画素４０１において、光電変換素子２１１のアノードおよびカソードの一方（例えば、カソード）が接続ノード３１２に接続される。ｐＭＯＳトランジスタ３１１は、制御信号ＲＣＨに応じて、その接続ノード３１２に電源電位ＶＥを供給する。
タイミング検出回路３２０は、その接続ノード３１２のカソード電位Ｖｓが、電源電位ＶＥに対して降下を開始したときから、所定期間が経過したタイミングを検出する。このタイミングは、カソード電位が、インバータ３２１の閾値未満に低下したときから所定の遅延時間が経過したタイミングに該当する。
サンプルホールド回路３３０は、タイミング検出回路３２０により検出されたタイミングに基づいて、カソード電位Ｖｓを取り込んで保持電位Ｖｓ_ＳＨとして保持する。
そして、制御部５００は、その保持電位Ｖｓ_ＳＨが高いほど低い電位に、光電変換素子２１１のアノードおよびカソードの他方（例えば、アノード）を制御する。
また、モニター画素４０１において、サンプルホールド回路３３０の前段にバッファ３４０を挿入することにより、モニター画素４０１およびイメージング画素４０２のそれぞれの、接続ノードの容量を揃えることができる。この接続ノードは、光電変換素子およびｐＭＯＳトランジスタの間の接続ノードである。これにより、モニター画素４０１およびイメージング画素４０２のそれぞれのブレイクダウン電圧ＶＢＤを揃えることができる。
［制御部の構成例］
図１３は、本技術の第１の実施の形態における制御部５００の一構成例を示す回路図である。画素間平均取得部５１０には、複数の抵抗５１１と、容量５１２とが配置される。抵抗５１１は、モニター画素４０１ごとに配置される。時間平均取得部５２０には、可変抵抗５２１および可変容量５２２が配置される。電位制御部５３０には、アンプ５３１が配置される。
画素間平均取得部５１０において、抵抗５１１の一端は、対応するモニター画素４０１に接続され、他端は容量５１２の一端と時間平均取得部５２０とに接続される。すなわち、複数の抵抗５１１は、複数のモニター画素４０１と、容量５１２との間において並列に接続される。容量５１２の他端は、接地電位に接続される。これらの抵抗５１１により、複数のモニター画素４０１の保持電位Ｖｓ_ＳＨｍの平均の電位が画素間平均Ｖｓ_ＳＨＡＶｐとして生成され、容量５１２に保持される。画素間平均の取得により、画素間の保持電位Ｖｓ_ＳＨのばらつきによる悪影響を抑制することができる。
また、時間平均取得部５２０において、可変抵抗５２１の一端は、画素間平均取得部５１０に接続され、他端は、可変容量５２２の一端と電位制御部５３０とに接続される。可変容量５２２の他端は、接地電位に接続される。これらの可変抵抗５２１および可変容量５２２からなる回路は、画素間平均Ｖｓ_ＳＨＡＶｐの時間平均Ｖｓ_ＳＨＡＶｔを生成するアナログのローパスフィルタとして機能する。なお、可変抵抗５２１および可変容量５２２からなる回路は、特許請求の範囲に記載のアナログフィルタの一例である。
電位制御部５３０において、アンプ５３１の反転入力端子（－）には、時間平均Ｖｓ＿ＳＨＡＶｔが入力され、非反転入力端子（＋）には、所定の電源電位が入力される。アンプ５３１は、次の式により、それらの比較結果をＶＳＰＡＤとして生成し、モニター画素４０１およびイメージング画素４０２のアノードに供給する。
ＶＳＰＡＤ＝Ａｖ（ＶＲＥＦ－Ｖｓ＿ＳＨＡＶｔ）
上式において、Ａｖは、アンプ５３１の利得であり、ＶＲＥＦは、ＶＳＰＡＤの目標値である。
図１４は、本技術の第１の実施の形態におけるカソード電位Ｖｓおよびアノード電位ＶＳＰＡＤの変動の一例を示す図である。ｐＭＯＳトランジスタ３１１により電源電位ＶＥが供給され、カソード電位Ｖｓは、電源電位ＶＥとなる。光子が入射すると、カソード電位Ｖｓはボトム電位ＶＢＴまで降下し、リチャージにより元の電源電位ＶＥに戻る。
ここで、電源電位ＶＥとボトム電位ＶＢＴとの間の電圧は、超過バイアスＶＥＸと呼ばれる。また、ボトム電位ＶＢＴとアノード電位ＶＳＰＡＤとの間の電圧は、ブレイクダウン電圧ＶＢＤと呼ばれる。電源電位ＶＥおよびアノード電位ＶＳＰＡＤが一定の場合、この超過バイアスＶＥＸは、ブレイクダウン電圧ＶＢＤのばらつきや温度により変動する。
超過バイアスＶＥＸが小さくなると、光子が入射した際に、イメージング画素４０２において、フォトダイオードの感度が低下する。この場合には、光子が入射されたにも関わらず、イメージング画素４０２のパルス信号が生成されず、光子検出効率（ＰＤＥ：Photon Detection Efficiency） が低下してしまう。そこで、制御部５００は、カソード電位Ｖｓが低下した際の保持電位が高いほどアノード電位ＶＳＰＡＤを低くする。これにより、ブレイクダウン電圧ＶＢＤが高くなり、超過バイアスＶＥＸが大きくなってＰＤＥが向上する。
図１５は、本技術の第１の実施の形態と比較例とにおける超過バイアスＶＥＸおよびアノード電位ＶＳＰＡＤの変動の一例を示す図である。同図におけるａは、第１の実施の形態と比較例とにおける超過バイアスＶＥＸおよびアノード電位ＶＳＰＡＤの変動の一例を示す図である。同図におけるｂは、アノード電位ＶＳＰＡＤを制御しない比較例の超過バイアスＶＥＸの変動の一例を示す図である。同図における縦軸は、電位を示し、横軸は温度を示す。また、同図において、入射光量は一定であり、保持電位Ｖｓ_ＳＨは、ボトム電位ＶＢＴと略一致するものと仮定する。
同図におけるａに例示するように、制御部５００は、温度が高いほど、保持電位（ボトム電位ＶＢＴ）が高くなったため、その分、アノード電位ＶＳＰＡＤを低くする。この結果、超過バイアスＶＥＸは温度変動に依存せず、一定の値となる。これにより、温度変動に起因するＰＤＥの低下を抑制することができる。
一方、同図におけるｂに例示するように、アノード電位ＶＳＰＡＤを制御しない比較例では、温度が高いほど、ボトム電位ＶＢＴが高くなり、超過バイアスＶＥＸが小さくなってしまう。これにより、ＰＤＥが低下してしまう。
同図に例示したように、制御部５００の制御により、温度変動によるＰＤＥの低下を抑制することができる。しかしながら、ボトム電位ＶＢＴを観測するモニター電圧（カソード電位など）が超過バイアスの温度変化を追従する他、入射光量の増減によっても変動する。
図１６は、本技術の第１の実施の形態における光量が多い場合と少ない場合とのそれぞれのカソード電位Ｖｓの変動を示すタイミングチャートである。同図におけるａは、光量が比較的少ない場合のカソード電位Ｖｓの変動を示すタイミングチャートである。同図におけるｂは、光量が比較的多い場合のカソード電位Ｖｓの変動を示すタイミングチャートである。同図において、温度は一定であるものと仮定する。
同図におけるａに例示するように、光量が少ない場合、タイミングＴ１でリチャージされ、カソード電位Ｖｓが電源電位ＶＥになる。そして、タイミングＴ１０で光子が入射されると、カソード電位Ｖｓが低下を開始し、タイミングＴ１２以降は、一定となる。このタイミングＴ１２の電位がボトム電位ＶＢＴ１となる。
一方、同図におけるｂに例示するように、光量が多い場合、タイミングＴ１２までのカソード電位Ｖｓの軌跡は変わらないが、タイミングＴ１２の後は、光量に応じてリーク電流が増大してカソード電位Ｖｓがさらに低下する。そして、再度のリチャージのタイミングＴ２の直前においてカソード電位Ｖｓがボトム電位ＶＢＴ２となる。このボトム電位ＶＢＴ２は、光量が少ないときのボトム電位ＶＢＴ１よりも低い。
このように、温度が一定であっても、入射光量の増減により、ボトム電位ＶＢＴが変動する。このため、仮に制御部５００が、ボトム電位ＶＢＴに応じてアノード電位ＶＳＰＡＤを制御したとすると、光量の増減に起因する超過バイアスの変動を抑制する電圧値が変化してしまう。
そこで、モニター画素４０１内のタイミング検出回路３２０は、タイミングＴ１１から遅延時間が経過したタイミングがタイミングＴ１２となるように、遅延時間や閾値ＶＴを調整して、タイミングＴ１２を検出する。そして、サンプルホールド回路３３０は、そのタイミングＴ１２のカソード電位Ｖｓを取り込んで保持電位Ｖｓ_ＳＨとして保持する。タイミングＴ１２までは、同図に例示したように、光量の増減に関わらず、カソード電位Ｖｓの軌跡は変わらない。このため、そのときの保持電位Ｖｓ_ＳＨに応じて制御部５００がアノード電位ＶＳＰＡＤを制御することにより、光量の増減に起因する超過バイアスの変動を一様に抑制することができる。これにより、ＰＤＥをさらに向上させることができる。なお、タイミングＴ１０からタイミングＴ１２までの期間は、特許請求の範囲に記載の「所定期間」の一例である。
図１７は、本技術の第１の実施の形態における光量が多い場合と少ない場合とのそれぞれのボトム電位ＶＢＴの揺らぎの一例を示すタイミングチャートである。同図におけるａは、光量が少ない場合のボトム電位ＶＢＴの揺らぎの一例を示すタイミングチャートである。同図におけるｂは、光量が多い場合のボトム電位ＶＢＴの揺らぎの一例を示すタイミングチャートである。また、一点鎖線は、ボトム電位ＶＢＴの時間平均を示す。
図１８は、本技術の第１の実施の形態におけるブレイクダウン電圧ＶＢＤの変動範囲の一例を示す分布図である。同図におけるａの縦軸は、ブレイクダウン電圧ＶＢＤの電圧を示し、横軸は、画素（モニター画素やイメージング画素）の個数を示す。また、黒丸は、１つの画素のブレイクダウン電圧ＶＢＤをプロットしたものであり、実線の曲線は、プロットした点の集合の境界を示す。同図に例示するように、ブレイクダウン電圧ＶＢＤの分布は、正規分布に近いものとなる。
図１９は、本技術の第１の実施の形態におけるモニター画素４０１および制御部５００の動作の一例を示すタイミングチャートである。タイミングＴ１において、モニター画素４０１がリチャージされ、カソード電位Ｖｓは、電源電位ＶＥとなる。そして、タイミングＴ１０において光子が入射されると、カソード電位Ｖｓが降下し始める。
タイミングＴ１１において、インバータ３２１の閾値ＶＴ未満になると、インバータ３２１の反転信号が立上り、パルス生成回路３７０は、その反転信号を遅延時間に亘って遅延させたタイミングＴ１２においてパルス信号ＳＷを生成する。
サンプルホールド回路３３０は、そのパルス信号ＳＷのパルス幅の期間内のカソード電位Ｖｓを取り込んで保持電位Ｖｓ_ＳＨとして保持する。
また、接続ノード３１２は、タイミングＴ１において、リチャージによりハイインピーダンス（Ｈｉ－Ｚ）の状態からローインピーダンス（Ｌｏｗ－Ｚ）の状態に移行する。そして、タイミングＴ１２までの間にハイインピーダンスの状態に移行する。
タイミングＴ１２の後のカソード電位Ｖｓの降下量は、光量に応じて変動する。しかし、そのタイミングＴ１２でサンプルホールド回路３３０がカソード電位Ｖｓを保持するため、保持電位Ｖｓ_ＳＨは、光量に関わらずに一定の値となる。このため、その保持電位Ｖｓ_ＳＨに応じて制御部５００がアノード電位ＶＳＰＡＤを制御することにより、光量の増減に起因する超過バイアスの変動を抑制することができる。
［固体撮像素子の動作例］
図２０は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、距離を測定するための所定のアプリケーションが実行されたときに開始される。
モニター画素４０１は、カソード電位Ｖｓが閾値ＶＴより低下したときから遅延時間が経過したタイミングを検出する（ステップＳ９０１）。そして、モニター画素４０１は、そのタイミングに基づいてカソード電位Ｖｓを取り込んで保持する（ステップＳ９０２）。制御部５００は、保持電位が高いほど低い電位に、アノード電位ＶＳＰＡＤを制御する（ステップＳ９０３）。ステップＳ９０３の後に、モニター画素４０１は、ステップＳ９０１以降を繰り返し実行する。
このように、本技術の第１の実施の形態によれば、カソード電位の降下から所定期間が経過したタイミングをモニター画素４０１が検出し、そのタイミングでカソード電位を取り込んで保持するため、光量に依存しない電位を保持することができる。この保持電位に応じて制御部５００がアノード電位を制御することにより、光量の増減に起因するバイアス電圧の変動を抑制することができる。
［第１の変形例］
上述の第１の実施の形態では、モニター画素４０１は、光電変換素子２１１のカソード電位Ｖｓを監視し、その電位に応じてアノード電位を制御していた。しかし、モニター画素４０１は、カソード電位の代わりにアノード電位を監視することもできる。この第１の実施の形態の第１の変形例のモニター画素４０１は、光電変換素子２１１のアノード電位を監視し、その電位に応じてカソード電位を制御する点において第１の実施の形態と異なる。
図２１は、本技術の第１の実施の形態の第１の変形例におけるモニター画素４０１の一構成例を示すブロック図である。この第１の実施の形態の第１の変形例のモニター画素４０１において、光電変換素子２１１のアノードが接続ノード３１２に接続され、カソードが制御部５００に接続される。また、ｐＭＯＳトランジスタ３１１は、接続ノード３１２と接地電位ＶＳとの間に挿入される。
なお、イメージング画素４０２における光電変換素子２１２およびｐＭＯＳトランジスタ３８１の接続構成は、モニター画素４０１と同様である。
タイミング検出回路３２０は、アノード電位が接地電位ＶＳより高い値に上昇したときから所定期間が経過したタイミングを検出する。この場合、例えば、タイミング検出回路３２０において、インバータを２段にするか、インバータの代わりにバッファを設ければよい。
このように、本技術の第１の実施の形態の第１の変形例によれば、アノード電位の上昇から所定期間が経過したタイミングをモニター画素４０１が検出し、そのタイミングでアノード電位を取り込んで保持するため、光量に依存しない電位を保持することができる。この保持電位に応じて制御部５００がカソード電位を制御することにより、光量の増減に起因するバイアス電圧の変動を抑制することができる。
［第２の変形例］
上述の第１の実施の形態では、制御部５００の機能をアナログ回路により実現していた。しかし、一般にアナログ回路は、デジタル回路よりも回路規模が大きいため、実装面積が増大するおそれがある。この第１の実施の形態の第２の変形例の制御部５００は、デジタル回路を備える点において第１の実施の形態と異なる。
図２２は、本技術の第１の実施の形態の第２の変形例における制御部５００の一構成例を示すブロック図である。この第１の実施の形態の第２の変形例の制御部５００において、画素間平均取得部５１０は、アナログデジタル変換部５１３および平均化フィルタ５１５を備える。また、時間平均取得部５２０は、デジタルローパスフィルタ５２４を備える。電位制御部５３０は、パワーＩＣ（Integrated Circuit）５３３を備える。
アナログデジタル変換部５１３は、複数のモニター画素４０１のそれぞれの保持電位をデジタル信号に変換するものである。このアナログデジタル変換部５１３は、複数のＡＤＣ（Analog to Digital Converter）５１４を備える。ＡＤＣ５１４は、モニター画素４０１ごとに設けられる。ＡＤＣ５１４は、対応するモニター画素４０１の保持電位Ｖｓ_ＳＨｍをデジタル信号に変換し、平均化フィルタ５１５に供給する。
平均化フィルタ５１５は、複数のモニター画素４０１のそれぞれのデジタル信号の平均値を画素間平均Ｖｓ_ＳＨＡＶｐとして求めるデジタルフィルタである。
デジタルローパスフィルタ５２４は、所定のカットオフ周波数より低い低周波数成分を通過させるデジタルフィルタである。これにより、画素間平均Ｖｓ_ＳＨＡＶｐの時間平均Ｖｓ_ＳＨＡＶｔが得られる。
パワーＩＣ５３３は、時間平均Ｖｓ_ＳＨＡＶｔが高いほど低い電位にアノード電位ＶＳＰＡＤを制御するものである。なお、パワーＩＣ５３３は、特許請求の範囲に記載のパワー半導体の一例である。
同図に例示したように、デジタル回路により制御部５００の機能を実現することにより、制御部５００の実装面積を削減することができる。
このように、本技術の第１の実施の形態の第２の変形例では、制御部５００にデジタル回路を配置したため、アナログ回路を設ける場合と比較して実装面積を削減することができる。
［第３の変形例］
上述の第１の実施の形態の第２の変形例では、モニター画素４０１毎に画素間平均取得部５１０内にＡＤＣ５１４を配置していたが、モニター画素４０１の画素数が多くなるほど、ＡＤＣ５１４の個数が増大してしまう。この第１の実施の形態の第３の変形例の画素間平均取得部５１０は、複数のモニター画素４０１が１つのＡＤＣ５１４を共有する点において第１の実施の形態の第２の変形例と異なる。
図２３は、本技術の第１の実施の形態の第３の変形例における画素間平均取得部５１０の一構成例を示すブロック図である。第１の実施の形態の第３の変形例の画素間平均取得部５１０は、アナログデジタル変換部５１３内に、セレクタ５１６およびＡＤＣ５１４を１つずつ配置した点において第１の実施の形態の第２の変形例と異なる。
セレクタ５１６は、複数のモニター画素４０１のそれぞれの保持電位Ｖｓ_ＳＨｍのいずれかを順に選択するものである。このセレクタ５１６は、選択した保持電位をＡＤＣ５１４に供給する。ＡＤＣ５１４は、保持電位が選択されるたびに、デジタル信号に変換して平均化フィルタ５１５に供給する。
同図に例示するように、セレクタ５１６の配置により、複数のモニター画素４０１が１つのＡＤＣ５１４を共有することができる。これにより、モニター画素４０１毎にＡＤＣ５１４を配置する場合と比較して、回路規模を削減することができる。
このように、本技術の第１の実施の形態の第３の変形例によれば、複数のモニター画素４０１のそれぞれの保持電位Ｖｓ_ＳＨｍのいずれかを選択するセレクタ５１６を配置したため、複数のモニター画素４０１が１つのＡＤＣ５１４を共有することができる。
［第４の変形例］
上述の第１の実施の形態では、制御部５００の機能をアナログ回路により実現していた。しかし、一般にアナログ回路は、デジタル回路よりも回路規模が大きいため、実装面積が増大するおそれがある。この第１の実施の形態の第４の変形例の制御部５００は、デジタル回路を備える点において第１の実施の形態と異なる。
図２４は、本技術の第１の実施の形態の第４の変形例における制御部５００の一構成例を示すブロック図である。この第１の実施の形態の第４の変形例の制御部５００において、時間平均取得部５２０内に、ＡＤＣ５２３およびデジタルローパスフィルタ５２４が配置され、電位制御部５３０にはパワーＩＣ５３３が配置される。また、第１の実施の形態の第４の変形例の画素間平均取得部５１０の回路構成は、第１の実施の形態と同様である。
ＡＤＣ５２３は、アナログの画素間平均Ｖｓ_ＳＨＡＶｐをデジタル信号に変換し、デジタルローパスフィルタ５２４に供給するものである。
このように、本技術の第１の実施の形態の第４の変形例では、時間平均取得部５２０および電位制御部５３０にデジタル回路を配置したため、アナログ回路を設ける場合と比較して実装面積を削減することができる。
［第５の変形例］
上述の第１の実施の形態では、制御部５００の機能をアナログ回路により実現していた。しかし、一般にアナログ回路は、デジタル回路よりも回路規模が大きいため、実装面積が増大するおそれがある。この第１の実施の形態の第５の変形例の制御部５００は、デジタル回路を備える点において第１の実施の形態と異なる。
図２５は、本技術の第１の実施の形態の第５の変形例における制御部５００の一構成例を示すブロック図である。この第１の実施の形態の第５の変形例の制御部５００において、電位制御部５３０内に、ＡＤＣ５３２およびパワーＩＣ５３３が配置される。また、第１の実施の形態の第５の変形例の画素間平均取得部５１０および時間平均取得部５２０の回路構成は、第１の実施の形態と同様である。
ＡＤＣ５３２は、アナログの時間平均Ｖｓ_ＳＨＡＶｔをデジタル信号に変換し、パワーＩＣ５３３に供給するものである。
このように、本技術の第１の実施の形態の第５の変形例では、電位制御部５３０にデジタル回路を配置したため、アナログ回路を設ける場合と比較して実装面積を削減することができる。
［第６の変形例］
上述の第１の実施の形態では、バッファ３４０および３５０は、シングルエンド信号を出力していた。しかし、モニター画素４０１の画素数の増大に伴い、シングルエンド信号を伝送する信号線の配線長が長くなると、配線抵抗が大きくなり、バッファ３４０および３５０の駆動力が不足するおそれがある。この第１の実施の形態の第６の変形例のバッファ３４０および３５０は、差動信号を出力する点において第１の実施の形態と異なる。
図２６は、本技術の第１の実施の形態の第６の変形例におけるモニター画素４０１の一構成例を示す回路図である。この第１の実施の形態の第６の変形例のモニター画素４０１において、バッファ３４０内に、電流源３４１および３４３と、ｐＭＯＳトランジスタ３４２および３４４とが設けられる。また、バッファ３５０内に、電流源３５２および３５４と、ｐＭＯＳトランジスタ３５１および３５３とが設けられる。
バッファ３４０において、電流源３４１およびｐＭＯＳトランジスタ３４２は、電源電位と接地電位との間において直列に接続される。電流源３４１は電源側に接続され、ｐＭＯＳトランジスタ３４２のゲートは、接続ノード３１２に接続される。また、電流源３４１およびｐＭＯＳトランジスタ３４２の接続ノードは、サンプルスイッチ３３１に接続される。
電流源３４３およびｐＭＯＳトランジスタ３４４は、電源電位と接地電位との間において直列に接続される。電流源３４３は電源側に接続され、ｐＭＯＳトランジスタ３４４のゲートは、接地電位に接続される。また、電流源３４３およびｐＭＯＳトランジスタ３４４の接続ノードは、バッファ３５０に接続される。
バッファ３５０において、ｐＭＯＳトランジスタ３５１および電流源３５２は、電源電位と接地電位との間において直列に接続される。電流源３５２は接地側に接続され、ｐＭＯＳトランジスタ３５１のゲートは、サンプルスイッチ３３１に接続される。また、ｐＭＯＳトランジスタ３５１および電流源３５２の接続ノードは、信号線３５８を介して制御部５００に接続される。
ｐＭＯＳトランジスタ３５３および電流源３５４は、電源電位と接地電位との間において直列に接続される。電流源３５４は接地側に接続され、ｐＭＯＳトランジスタ３５３のゲートは、バッファ３４０に接続される。また、ｐＭＯＳトランジスタ３５３および電流源３５４の接続ノードは、信号線３５９を介して制御部５００に接続される。
同図に例示した接続構成により、バッファ３４０は、カソード電位Ｖｓに基づいて差動信号を生成して出力する。また、バッファ３５０は、保持電位Ｖｓ_ＳＨに基づいて差動信号を生成して出力する。
図２７は、本技術の第１の実施の形態の第６の変形例における画素間平均取得部５１０の一構成例を示す回路図である。この第１の実施の形態の第６の変形例の画素間平均取得部５１０は、容量５１８および５１９とＡＤＣ５１７とを備える。
複数のモニター画素４０１のそれぞれの差動信号の正側は、容量５１８とＡＤＣ５１７の正側の入力端子とに共通に接続される。また、複数のモニター画素４０１のそれぞれの差動信号の負側は、容量５１９とＡＤＣ５１７の正側の入力端子とに共通に接続される。ＡＤＣ５１７は、差動信号をデジタル信号に変換して時間平均取得部５２０に出力する。
このように、本技術の第１の実施の形態の第６の変形例によれば、バッファ３４０および３５０は、差動信号を出力するため、シングルエンド信号を出力する場合と比較して、出力値が正確である。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、モニター画素４０１内に２段のバッファ（３４０および３５０）を設けていたが、バッファが１段の場合と比較して、消費電力が増大し、応答時間も長くなってしまう。ここで、応答時間は、光子が入射してから、カソード電位が保持されるまでの時間を意味する。この第２の実施の形態のモニター画素４０１は、バッファを削減した点において第１の実施の形態と異なる。
図２８は、本技術の第２の実施の形態におけるモニター画素４０１の一構成例を示すブロック図である。この第２の実施の形態のモニター画素４０１は、バッファ３４０が配置されない点において第１の実施の形態と異なる。
図２９は、本技術の第２の実施の形態におけるモニター画素４０１の一構成例を示す回路図である。この第２の実施の形態のモニター画素４０１において、タイミング検出回路３２０には、パルス生成回路３７０の代わりに遅延回路３７１が配置される。また、バッファ３５０には、電流源３５５と、ｐＭＯＳトランジスタ３５６および３５７とが配置される。
第２の実施の形態の遅延回路３７１の回路構成は、第１の実施の形態と同様である。この遅延回路３７１は、インバータ３２１からの反転信号を遅延時間に亘って遅延させ、遅延信号ＳＷ'としてサンプルスイッチ３３１に供給する。
サンプルホールド回路３３０は、遅延信号ＳＷ'がハイレベルの場合に、カソード電位Ｖｓを取り込み、ローレベルの場合に、取り込んだ電位を保持する。
また、バッファ３５０内の電流源３５５と、ｐＭＯＳトランジスタ３５６および３５７とは、電源電位と接地電位との間において直列に接続される。ｐＭＯＳトランジスタ３５６のゲートには、トリガー信号Ｔｒが入力され、ｐＭＯＳトランジスタ３５７のゲートには、サンプルホールド回路３３０の保持電位Ｖｓ_ＳＨが入力される。トリガー信号Ｔｒは、遅延信号ＳＷ'と同信号で、サンプルホールド回路３３０がオンの時ｐＭＯＳトランジスタ３５７がオフで、サンプルホールド回路３３０がオフの時ｐＭＯＳトランジスタ３５７がオンになる。また、ｐＭＯＳトランジスタ３５６および３５７の接続ノードが、制御部５００に接続される。
同図に例示したように、バッファ３４０を削減したため、その分、消費電力を低減し、応答時間を短くすることができる。また、バッファ２段の場合と比較して、カソード電位ｖｓの電圧範囲を広く設計することができ、その分、ダイナミックレンジを大きくすることができる。
図３０は、本技術の第１の実施の形態におけるモニター画素４０１および制御部５００の動作の一例を示すタイミングチャートである。
リチャージ直後のタイミングＴ１から、遅延時間が経過するタイミングＴ１２までの間において、タイミング検出回路３２０は、反転信号を遅延させてハイレベルの遅延信号ＳＷ'を出力する。また、タイミングＴ１２から、次のリチャージのタイミングＴ２までの間において、タイミング検出回路３２０は、反転信号を遅延させてローレベルの遅延信号ＳＷ'を出力する。
サンプルホールド回路３３０は、遅延信号ＳＷ'がハイレベルの場合に、カソード電位Ｖｓをサンプルする。このハイレベルの期間内は、カソード電位Ｖｓが降下するため、そのカソード電位Ｖｓの変動がトラックされる。一方、サンプルホールド回路３３０は、遅延信号ＳＷ'がローレベルの場合に、カソード電位Ｖｓをホールドする。遅延信号ＳＷ'は、タイミングＴ１２で立ち下がるため、第１の実施の形態と同様に、そのタイミングＴ１２の電位が保持される。
なお、第２の実施の形態に、第１の実施の形態の第１乃至５の変形例を適用することもできる。
このように、本技術の第２の実施の形態によれば、バッファ３４０を削減したため、バッファが２段の場合と比較して消費電力を低減し、応答時間を短くすることができる。
［変形例］
上述の第２の実施の形態では、バッファ３５０は、シングルエンド信号を出力していた。しかし、モニター画素４０１の画素数の増大に伴い、シングルエンド信号を伝送する信号線の配線長が長くなると、配線抵抗が大きくなり、バッファ３５０の駆動力が不足するおそれがある。この第２の実施の形態の変形例のバッファ３５０は、差動信号を出力する点において第２の実施の形態と異なる。
図３１は、本技術の第２の実施の形態の変形例におけるモニター画素４０１の一構成例を示す回路図である。この第２の実施の形態の変形例のモニター画素４０１において、タイミング検出回路３２０には、Ｄ型のフリップフロップ３２２がさらに設けられる。
フリップフロップ３２２のクロック端子には遅延回路３７１からの遅延信号が入力される。また、フリップフロップ３２２のセット端子には、制御信号ＲＣＨの反転信号が入力され、リセット端子にはローレベルが入力される。フリップフロップ３２２の出力端子は、サンプルスイッチ３３１と、バッファ３５０とに接続される。
図３２は、本技術の第２の実施の形態の変形例におけるバッファ３５０の一構成例を示す回路図である。この第２の実施の形態の変形例のバッファ３５０は、電流源３６１とｐＭＯＳトランジスタ３６２および３６３とをさらに備える点において第２の実施の形態と異なる。
電流源３６１と、ｐＭＯＳトランジスタ３６２および３６３とは、電源電位と接地電位との間において直列に接続される。また、ｐＭＯＳトランジスタ３５６および３６２のゲートは、タイミング検出回路３２０に共通に接続される。また、ｐＭＯＳトランジスタ３５７のゲートは、サンプルスイッチ３３１に接続され、ｐＭＯＳトランジスタ３６３のゲートは接地電位に接続される。
ｐＭＯＳトランジスタ３５６および３５７の接続ノードと、ｐＭＯＳトランジスタ３６２および３６３の接続ノードとは、信号線３５８および３５９を介して制御部５００に接続される。
同図に例示した構成により、バッファ３５０は、保持電位Ｖｓ_ＳＨに基づいて差動信号を生成して制御部５００に出力する。
このように、本技術の第２の実施の形態の変形例によれば、バッファ３５０が、差動信号を出力するため、シングルエンド信号を出力する場合と比較して、出力値が正確である。
＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図３３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図３４は、撮像部１２０３１の設置位置の例を示す図である。
図３４では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図３４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、車外情報検出ユニット１２０３０に適用され得る。具体的には、図１の測距モジュール１００を、車外情報検出ユニット１２０３０に適用することができる。車外情報検出ユニット１２０３０に本開示に係る技術を適用することにより、光量の増減に起因する超過バイアスの変動を抑制して、正確な距離情報を取得することができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）所定ノードにアノードおよびカソードの一方が接続された光電変換素子と、
前記所定ノードに第１の電位を供給する電位供給素子と、
前記所定ノードの電位が前記第１の電位に対して上昇または降下を開始したときから所定期間が経過したタイミングを検出するタイミング検出回路と、
前記タイミング検出回路の出力に基づいて前記所定ノードの電位を取り込んで第２の電位として保持するサンプルホールド回路と、
前記第２の電位に基づいて前記アノードおよび前記カソードの他方の電位を制御する制御部と
を具備する固体撮像素子。（２）前記タイミング検出回路は、前記所定ノードの電位の信号を反転して反転信号を出力するインバータを備える
前記（１）記載の固体撮像素子。
（３）前記タイミング検出回路は、前記反転信号を所定の遅延時間に亘って遅延させた信号に基づいてパルス信号を生成するパルス信号生成回路をさらに備え、
前記サンプルホールド回路は、前記パルス信号のパルス幅の期間内に前記所定ノードの電位を取り込む
前記（２）記載の固体撮像素子。
（４）前記タイミング検出回路は、前記反転信号を所定の遅延時間に亘って遅延させて遅延信号として出力する遅延回路をさらに備え、
前記サンプルホールド回路は、前記遅延信号が互いに異なる２値の一方の場合には前記所定ノードの電位を取り込み、前記遅延信号が前記２値の他方の場合には前記取り込んだ電位を保持する
前記（２）記載の固体撮像素子。
（５）前記光電変換素子、前記タイミング検出回路および前記サンプルホールド回路は、複数の画素のそれぞれに配置され、
前記制御部は、前記複数の画素のそれぞれの前記第２の電位の平均を画素間平均として求める画素間平均取得部と、
前記画素間平均の時間平均を求める時間平均取得部と
前記時間平均が高いほど低い電位に前記他方の電位を制御する電位制御部と
を備える前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記時間平均取得部は、前記時間平均を生成するアナログフィルタを備える
前記（５）記載の固体撮像素子。
（７）前記時間平均取得部は、前記時間平均を生成するデジタルフィルタを備える
前記（５）記載の固体撮像素子。
（８）前記電位制御部は、前記時間平均と所定の電源電位とを比較して当該比較結果を前記アノードおよび前記カソードの他方へ出力するアンプを備える
前記（５）から（７）のいずれかに記載の固体撮像素子。
（９）前記電位制御部は、前記時間平均が高いほど低い電位に前記他方の電位を制御するパワー半導体を備える
前記（５）から（７）のいずれかに記載の固体撮像素子。
（１０）前記画素間平均取得部は、
容量と、
前記複数の画素と前記容量との間において並列に接続された複数の抵抗と
を備える前記（５）から（９）のいずれかに記載の固体撮像素子。
（１１）前記画素間平均取得部は、
前記第２の電位をデジタル信号に変換するアナログデジタル変換部と、
前記デジタル信号の平均を前記画素間平均として求める平均化フィルタと
を備える前記（５）から（９）のいずれかに記載の固体撮像素子。
（１２）前記アナログデジタル変換部は、互いに異なる画素の前記第２の電位を前記デジタル信号に変換する複数のアナログデジタル変換器を備える
前記（１１）記載の固体撮像素子。
（１３）前記アナログデジタル変換部は、
前記複数の画素のそれぞれの前記第２の電位のいずれかを選択するセレクタと、
前記選択された第２の電位を前記デジタル信号に変換するアナログデジタル変換器と
を備える前記（１１）記載の固体撮像素子。
（１４）前記サンプルホールド回路と前記制御部との間に挿入された出力側バッファをさらに具備する前記（１）から（１３）のいずれかに記載の固体撮像素子。
（１５）前記出力側バッファは、前記第２の電位に基づいて差動信号を生成して出力する
前記（１４）記載の固体撮像素子。
（１６）前記所定ノードと前記サンプルホールド回路との間に挿入された入力側バッファをさらに具備する前記（１４）または（１５）に記載の固体撮像素子。
（１７）前記入力側バッファは、前記第２の電位に基づいて差動信号を生成して出力する
前記（１６）記載の固体撮像素子。
（１８）前記光電変換素子および前記電位供給素子は、イメージング画素回路と前記イメージング画素の周囲のモニター画素回路とのそれぞれに設けられ、
前記タイミング検出回路および前記サンプルホールド回路は、前記モニター画素回路に設けられる
前記（１）から（１７）のいずれかに記載の個体撮像素子。
（１９）前記カソードが前記所定ノードに接続され、
前記制御部は、前記アノードの電位を制御する
前記（１）から（１８）のいずれかに記載の固体撮像素子。
（２０）前記アノードが前記所定ノードに接続され、
前記制御部は、前記カソードの電位を制御する
前記（１）から（１８）のいずれかに記載の固体撮像素子。
（２１）照射光を供給する発光部と、
所定ノードにアノードおよびカソードの一方が接続された光電変換素子と、前記所定ノードに第１の電位を供給する電位供給素子と、前記所定ノードの電位が前記第１の電位に対して上昇または降下を開始したときから所定期間が経過したタイミングを検出するタイミング検出回路と、前記タイミング検出回路の出力に基づいて前記所定ノードの電位を取り込んで第２の電位として保持するサンプルホールド回路と、前記第２の電位に基づいて前記アノードおよび前記カソードの他方の電位を制御する制御部と、前記照射光の発光タイミングから前記照射光に対する反射光の受光タイミングまでの往復時間に基づいて距離を測定する測距部とを備える固体撮像素子と
を具備する測距システム。
１００ 測距モジュール
１１０ 発光部
１２０ 同期制御部
２００ 固体撮像素子
２０１ 画素チップ
２０２ 回路チップ
２１０ 受光部
２１１、２１２ 光電変換素子
２２０ タイミング生成部
２３１、２３２ マルチプレクサ
２４１、２４２ 時間デジタル変換器
２５０ ヒストグラム生成部
２６０ 出力インターフェース
３００ 回路ブロック
３１０ モニター画素回路
３１１、３４２、３４４、３５１、３５３、３５６、３５７、３６２、３６３、３７３、３８１ ｐＭＯＳトランジスタ
３２０ タイミング検出回路
３２１、３７６、３７９、３８２ インバータ
３２２ フリップフロップ
３３０ サンプルホールド回路
３３１ サンプルスイッチ
３３２、３７５、５１２、５１８、５１９ 容量
３４０、３５０ バッファ
３４１、３４３、３５２、３５４、３５５、３６１、３７２ 電流源
３７０ パルス生成回路
３７１、３７７ 遅延回路
３７４ ｎＭＯＳトランジスタ
３７８ ＮＡＮＤ（否定論理積）ゲート
３８０ イメージング画素回路
４００ 画素アレイ部
４０１ モニター画素
４０２ イメージング画素
５００ 制御部
５１０ 画素間平均取得部
５１１ 抵抗
５１３ アナログデジタル変換部
５１４、５１７、５２３、５３２ ＡＤＣ
５１５ 平均化フィルタ
５１６ セレクタ
５２０ 時間平均取得部
５２１ 可変抵抗
５２２ 可変容量
５２４ デジタルローパスフィルタ
５３０ 電位制御部
５３１ アンプ
５３３ パワーＩＣ
１２０３１ 撮像部

Claims (20)

  1. 所定ノードにアノードおよびカソードの一方が接続されたＳＰＡＤ（Single-Photon Avalanche Diode）と、
    前記所定ノードに第１の電位を供給する電位供給素子と、
    前記所定ノードの電位が前記第１の電位に対して上昇または降下を開始したときから所定期間が経過したタイミングを検出するタイミング検出回路と、
    前記タイミング検出回路の出力に基づいて前記所定ノードの電位を取り込んで第２の電位として保持するサンプルホールド回路と、
    前記第２の電位に基づいて前記アノードおよび前記カソードの他方の電位を制御する制御部とを具備し、
    前記タイミング検出回路は、前記所定ノードの電位の信号を反転して反転信号を出力するインバータを備える固体撮像素子。
  2. 前記タイミング検出回路は、前記反転信号を所定の遅延時間に亘って遅延させた信号に基づいてパルス信号を生成するパルス信号生成回路をさらに備え、
    前記サンプルホールド回路は、前記パルス信号のパルス幅の期間内に前記所定ノードの電位を取り込む
    請求項１記載の固体撮像素子。
  3. 前記タイミング検出回路は、前記反転信号を所定の遅延時間に亘って遅延させて遅延信号として出力する遅延回路をさらに備え、
    前記サンプルホールド回路は、前記遅延信号が互いに異なる２値の一方の場合には前記所定ノードの電位を取り込み、前記遅延信号が前記２値の他方の場合には前記取り込んだ電位を保持する
    請求項１記載の固体撮像素子。
  4. 前記ＳＰＡＤ、前記タイミング検出回路および前記サンプルホールド回路は、複数の画素のそれぞれに配置され、
    前記制御部は、前記複数の画素のそれぞれの前記第２の電位の平均を画素間平均として求める画素間平均取得部と、
    前記画素間平均の時間平均を求める時間平均取得部と
    前記時間平均が高いほど低い電位に前記他方の電位を制御する電位制御部と
    を備える請求項１記載の固体撮像素子。
  5. 前記時間平均取得部は、前記時間平均を生成するアナログフィルタを備える
    請求項４記載の固体撮像素子。
  6. 前記時間平均取得部は、前記時間平均を生成するデジタルフィルタを備える
    請求項４記載の固体撮像素子。
  7. 前記電位制御部は、前記時間平均と所定の電源電位とを比較して当該比較結果を前記アノードおよび前記カソードの他方へ出力するアンプを備える
    請求項４記載の固体撮像素子。
  8. 前記電位制御部は、前記時間平均が高いほど低い電位に前記他方の電位を制御するパワー半導体を備える
    請求項４記載の固体撮像素子。
  9. 前記画素間平均取得部は、
    容量と、
    前記複数の画素と前記容量との間において並列に接続された複数の抵抗と
    を備える請求項４記載の固体撮像素子。
  10. 前記画素間平均取得部は、
    前記第２の電位をデジタル信号に変換するアナログデジタル変換部と、
    前記デジタル信号の平均を前記画素間平均として求める平均化フィルタと
    を備える請求項４記載の固体撮像素子。
  11. 前記アナログデジタル変換部は、互いに異なる画素の前記第２の電位を前記デジタル信号に変換する複数のアナログデジタル変換器を備える
    請求項１０記載の固体撮像素子。
  12. 前記アナログデジタル変換部は、
    前記複数の画素のそれぞれの前記第２の電位のいずれかを選択するセレクタと、
    前記選択された第２の電位を前記デジタル信号に変換するアナログデジタル変換器と
    を備える請求項１０記載の固体撮像素子。
  13. 前記サンプルホールド回路と前記制御部との間に挿入された出力側バッファをさらに具備する請求項１記載の固体撮像素子。
  14. 前記出力側バッファは、前記第２の電位に基づいて差動信号を生成して出力する
    請求項１３記載の固体撮像素子。
  15. 前記所定ノードと前記サンプルホールド回路との間に挿入された入力側バッファをさらに具備する請求項１３記載の固体撮像素子。
  16. 前記入力側バッファは、前記第２の電位に基づいて差動信号を生成して出力する
    請求項１５記載の固体撮像素子。
  17. 前記ＳＰＡＤおよび前記電位供給素子は、イメージング画素回路と前記イメージング画素回路の周囲のモニター画素回路とのそれぞれに設けられ、
    前記タイミング検出回路および前記サンプルホールド回路は、前記モニター画素回路に設けられる
    請求項１記載の固体撮像素子。
  18. 前記カソードが前記所定ノードに接続され、
    前記制御部は、前記アノードの電位を制御する
    請求項１記載の固体撮像素子。
  19. 前記アノードが前記所定ノードに接続され、
    前記制御部は、前記カソードの電位を制御する
    請求項１記載の固体撮像素子。
  20. 照射光を供給する発光部と、
    所定ノードにアノードおよびカソードの一方が接続されたＳＰＡＤと、前記所定ノードに第１の電位を供給する電位供給素子と、前記所定ノードの電位が前記第１の電位に対して上昇または降下を開始したときから所定期間が経過したタイミングを検出するタイミング検出回路と、前記タイミング検出回路の出力に基づいて前記所定ノードの電位を取り込んで第２の電位として保持するサンプルホールド回路と、前記第２の電位に基づいて前記アノードおよび前記カソードの他方の電位を制御する制御部と、前記照射光の発光タイミングから前記照射光に対する反射光の受光タイミングまでの往復時間に基づいて距離を測定する測距部とを備える固体撮像素子と
    を具備し、
    前記タイミング検出回路は、前記所定ノードの電位の信号を反転して反転信号を出力するインバータを備える測距システム。
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