WO2022168356A1 - 光検出装置、および、測距システム - Google Patents

光検出装置、および、測距システム Download PDF

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WO2022168356A1
WO2022168356A1 PCT/JP2021/031825 JP2021031825W WO2022168356A1 WO 2022168356 A1 WO2022168356 A1 WO 2022168356A1 JP 2021031825 W JP2021031825 W JP 2021031825W WO 2022168356 A1 WO2022168356 A1 WO 2022168356A1
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voltage
transistor
predetermined
gate
terminal
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PCT/JP2021/031825
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恭範 佃
有輝 森川
和寿 冨田
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ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
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    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/483—Details of pulse systems
    • G01S7/486—Receivers
    • G01S7/4861—Circuits for detection, sampling, integration or read-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
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    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes

Definitions

  • This technology relates to a photodetector. More specifically, the present invention relates to a photodetector using a photodetector that performs avalanche multiplication and a range finding system.
  • the ToF method is a method of measuring a distance by irradiating an object with irradiation light from an electronic device and calculating the round trip time until the irradiation light is reflected and returned to the electronic device.
  • a SPAD Single-Photon Avalanche Diode
  • a distance measuring system has been proposed in which a SPAD, two transistors connected in series between the SPAD and the power supply voltage VDD, and an inverter for inverting the voltage of the connection node of these transistors are arranged for each pixel. (See Patent Document 1, for example).
  • the transistor on the power supply side supplies charging current
  • the transistor on the ground side limits the voltage of the connection node above a certain value.
  • the present technology was created in view of such circumstances, and aims to reduce the distance measurement error while shortening the dead time in a photodetector that obtains the distance from the round trip time of light and in a distance measurement system. With the goal.
  • the present technology has been made to solve the above-described problems, and a first aspect thereof is to provide an avalanche photodiode and an input voltage corresponding to the voltage of one of the cathode and anode terminals of the avalanche photodiode.
  • a logic gate for outputting an output signal based on a result of comparison with a predetermined threshold voltage; a voltage limiting transistor for limiting the input voltage; a gate oxide film having a thinner film thickness than the voltage limiting transistor;
  • the photodetector includes a rapid charge transistor that supplies a charging current to the avalanche photodiode, and a pulse generator that generates the pulse signal based on the output signal and supplies the pulse signal to the rapid charge transistor.
  • the logic gate may comprise a pMOS transistor and an nMOS transistor connected in series. This has the effect of inverting the input voltage.
  • the quick charge transistor may have a gate oxide film thinner than the pMOS transistor and the nMOS transistor. This has the effect of increasing the withstand voltage of the transistors in the logic gate.
  • the quick charge transistor and the pMOS transistor have gate oxide films thinner than the nMOS transistor, and the quick charge transistor and the voltage limiting transistor have a predetermined power supply voltage and the The gate of the pMOS transistor is connected to the connection node of the fast charging transistor and the voltage limiting transistor, and the gate of the nMOS transistor is connected to the node of the input voltage. may be connected. This brings about the effect of reducing the gate capacitance.
  • it may further include a forced quench transistor that stops avalanche multiplication of the avalanche photodiode according to a predetermined control signal. This brings about the effect of avoiding avalanche multiplication of unnecessary light.
  • the constant current source is further provided, and the rapid charging transistor and the voltage limiting transistor are connected in series between a predetermined power supply voltage and the input terminal of the logic gate, and the constant current source is connected in series.
  • a current source may be connected in parallel with the fast charge transistor between the power supply voltage and the voltage limiting transistor. This brings about the effect of preventing erroneous detection.
  • a resistor may be inserted between the one terminal and the input terminal of the logic gate. This brings about the effect of shortening the dead time.
  • the one terminal may be a cathode
  • the polarities of both the fast charging transistor and the voltage limiting transistor may be P-type. This brings about the effect that an output signal is generated according to the fluctuation of the cathode voltage.
  • the one terminal may be an anode
  • the polarities of both the fast charging transistor and the voltage limiting transistor may be N-type. This brings about the effect of generating an output signal according to the fluctuation of the anode voltage.
  • the avalanche photodiode, the logic gate, the voltage limiting transistor, the fast charging transistor, and the pulse generator are arranged in each of a plurality of pixels arranged in a two-dimensional lattice. may This brings about an effect that an output signal is generated for each pixel.
  • the avalanche photodiode is arranged on a predetermined light receiving substrate, and the logic gate, the voltage limiting transistor, the rapid charging transistor and the pulse generator are arranged on a predetermined logic substrate. good too. This brings about the effect of improving the sensitivity of the pixel.
  • the avalanche photodiode is arranged on a predetermined light receiving substrate, and the quick charging is performed in the readout circuit in which the logic gate, the voltage limiting transistor, the quick charging transistor, and the pulse generating section are arranged.
  • a transistor having a gate oxide film thicker than that of the transistor may be arranged on a predetermined high voltage substrate, and the rest of the readout circuit may be arranged on a predetermined logic substrate. This brings about the effect of facilitating miniaturization of pixels.
  • the fast charging transistor and the voltage limiting transistor further include a constant current source and a clamp voltage generating circuit that supplies a clamp voltage corresponding to a predetermined voltage to the gate of the voltage limiting transistor. may be connected in series between a predetermined voltage and the input terminal of the logic gate, and the constant current source may be connected in parallel with the fast charge transistor between the predetermined voltage and the voltage limiting transistor. . This brings about the effect of making the amplitude constant.
  • the clamp voltage generation circuit sets a voltage corresponding to a difference between a fixed voltage at a connection node of the constant current source and the voltage limiting transistor and a predetermined reference voltage as the clamp voltage.
  • An operational amplifier for outputting, and a feedback section for generating the fixed value from the output clamp voltage and feeding it back to the operational amplifier may be provided. This brings about the effect that the clamp voltage is generated by the negative feedback circuit.
  • the clamp voltage generation circuit further includes a current source transistor and a resistance element inserted between the current source transistor and the predetermined voltage, and the resistance element and the current source A voltage at a connection node of transistors may be input to the operational amplifier as the reference voltage. This brings about the effect of generating a reference voltage according to the resistance value.
  • the clamp voltage generating circuit includes a pair of resistive elements and a reference voltage generating section that generates a voltage corresponding to a ratio of resistivity of each of the pair of resistive elements as the reference voltage. may be further provided. This brings about an effect that the influence of the temperature characteristic of the resistance value R is cancelled.
  • the clamp voltage generation circuit is an operational amplifier that outputs an output voltage corresponding to a difference between a fixed voltage at a connection node of the constant current source and the voltage limiting transistor and a predetermined reference voltage.
  • a feedback unit for generating the fixed value from the output voltage and feeding it back to the operational amplifier; and a first voltage buffer inserted between the output terminal of the operational amplifier and the gate of the voltage limiting transistor. good too. This brings about the effect of suppressing deterioration of the frequency characteristic of the loop.
  • the clamp voltage generation circuit may further include a second buffer inserted between the output terminal of the operational amplifier and the feedback section. This brings about the effect of correcting the gain error.
  • an output signal is output based on a comparison result between an avalanche photodiode and an input voltage corresponding to the voltage of one of the cathode and anode terminals of the avalanche photodiode and a predetermined threshold voltage.
  • a logic gate that limits the input voltage
  • a voltage limiting transistor that limits the input voltage
  • a fast charging transistor that has a gate oxide film thinner than that of the voltage limiting transistor and supplies a charging current to the avalanche photodiode according to a predetermined pulse signal
  • the distance measuring system includes a pulse generator that generates the pulse signal based on the output signal and supplies the pulse signal to the quick charge transistor, and a signal processor that processes the output signal.
  • a second aspect of the present technology includes an avalanche photodiode, a logic gate connected to a first terminal that is one of a cathode terminal and an anode terminal of the avalanche photodiode and outputting an output signal, and a first transistor connected to the first terminal; and a second transistor having a gate oxide film thinner than that of the first transistor and having a gate receiving the pulse signal. and wherein the first transistor and the second transistor are connected in series between the first terminal and a predetermined fixed potential. As a result, the dead time is shortened and the distance measurement error is reduced.
  • FIG. 1 is a block diagram showing a configuration example of a ranging system according to a first embodiment of the present technology
  • FIG. It is a block diagram showing one example of composition of a solid-state image sensor in a 1st embodiment of this art.
  • It is a circuit diagram showing a configuration example of a pixel in the first embodiment of the present technology.
  • It is a circuit diagram showing a configuration example of a pixel to which a standby switch is added according to the first embodiment of the present technology.
  • 4 is a timing chart showing an example of pixel operation according to the first embodiment of the present technology;
  • It is a block diagram showing an example of composition of a signal processing part in a 1st embodiment of this art.
  • FIG. 6 is a flow chart showing an example of pixel operation according to the first embodiment of the present technology; It is a circuit diagram showing a configuration example of a pixel in the second embodiment of the present technology. 9 is a timing chart showing an example of pixel operation according to the second embodiment of the present technology; It is a circuit diagram showing a configuration example of a pixel in the third embodiment of the present technology. It is a circuit diagram showing one example of composition of a pixel in a 4th embodiment of this art. It is a flow chart which shows an example of operation of a pixel in a 5th embodiment of this art. It is a circuit diagram showing one example of composition of a pixel in a 6th embodiment of this art.
  • FIG. 20 is a diagram for explaining a front-end propagation delay time in the tenth embodiment of the present technology
  • FIG. 20 is a diagram for explaining propagation delay time mismatch in the tenth embodiment of the present technology
  • 13 is a graph showing an example of variation in input voltage in each of the third embodiment and the tenth embodiment of the present technology
  • It is a circuit diagram showing a configuration example of a clamp voltage generation circuit and a pixel in the first modification of the tenth embodiment of the present technology.
  • It is a block diagram which shows one structural example of the solid-state image sensor in the 2nd modification of 10th Embodiment of this technique.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system
  • FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit
  • First Embodiment Example of arranging a thin film quick charge transistor
  • Second Embodiment Example of Arrangement of Forced Quench Transistor and Thin-Film Fast-Charging Transistor
  • Third embodiment an example in which a thin-film quick charge transistor is arranged and a constant current source is connected in parallel
  • Fourth embodiment an example in which a thin film quick charge transistor is arranged and a resistor is inserted
  • Fifth embodiment an example in which a thin film quick charge transistor is arranged and charging is terminated after a certain period of time from the start of charging
  • FIG. 1 is a block diagram showing a configuration example of a ranging system 100 according to the first embodiment of the present technology.
  • This distance measuring system 100 measures the distance to an object, and includes a light source 110 , a timing generator 120 and a solid-state imaging device 200 .
  • a distance measurement system 100 is installed in a smartphone, a personal computer, an in-vehicle device, or the like, and used to measure distance.
  • the timing generation section 120 generates a timing signal for synchronously operating the light source 110 and the solid-state imaging device 200 .
  • the timing generation unit 120 generates a clock signal CLKp of a predetermined frequency (100 megahertz to 10 gigahertz, etc.) as a timing signal and supplies it to the solid-state imaging device 200 via the signal line 129 .
  • the timing generator 120 supplies the clock signal CLKd generated in synchronization with the clock signal CLKp to the light source 110 via the signal line 128 .
  • the frequency of clock signal CLKd is 1/N (N is an integer) of clock signal CLKp.
  • the light source 110 supplies intermittent light as irradiation light in synchronization with the clock signal CLKd from the timing generator 120 .
  • intermittent light for example, near-infrared light or the like is used as the irradiation light.
  • the solid-state imaging device 200 receives reflected light with respect to irradiated light, and measures the round-trip time from the timing of light emission indicated by the clock signal CLKd to the timing of receiving the reflected light. This solid-state imaging device 200 calculates the distance to an object from the round-trip time, generates and outputs distance data indicating the distance.
  • the solid-state imaging device 200 is an example of the photodetector described in the claims.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • This solid-state imaging device 200 includes a control circuit 210 , a pixel array section 220 and a signal processing section 230 .
  • a plurality of pixels 300 are arranged in a two-dimensional grid in the pixel array section 220 .
  • the circuits and elements in the solid-state imaging device 200 are arranged on, for example, a single semiconductor substrate.
  • the control circuit 210 controls each pixel 300 in the pixel array section 220 based on the clock signal CLKp from the timing generation section 120 .
  • the signal processing unit 230 measures the round trip time for each pixel 300 based on the signal from the pixel 300 and the clock signal CLKp, and calculates the distance.
  • the signal processing unit 230 generates distance data indicating the distance for each pixel group corresponding to the distance measurement point and outputs them to the outside.
  • the signal processing section 230 may be arranged inside the pixel array section 220 or may be arranged outside the pixel array section 220 .
  • FIG. 3 is a circuit diagram showing one configuration example of the pixel 300 according to the first embodiment of the present technology.
  • This pixel 300 comprises a readout circuit 310 and a SPAD 330 .
  • the readout circuit 310 also includes a rapid charge transistor 311 , a voltage limiting transistor 312 , an inverter 320 and a pulse generator 313 .
  • pMOS p-channel Metal Oxide Semiconductor
  • the SPAD 330 generates charges (such as electrons) through photoelectric conversion of incident light, avalanche multiplies them, and outputs them from the cathode.
  • a reverse bias having a larger absolute value than the breakdown voltage at the time of avalanche breakdown is applied between the anode and cathode of the SPAD 330 .
  • the difference between reverse bias and breakdown voltage is called overbias.
  • the cathode voltage Vca of the SPAD 330 drops by the overbias when a photon is incident.
  • the SPAD 330 is an example of the avalanche photodiode described in claims.
  • the rapid charge transistor 311 and the voltage limiting transistor 312 are connected in series between the power supply voltage VDD and the cathode of the SPAD 330 with the rapid charge transistor 311 on the power supply side.
  • a reverse bias voltage VSPAD is applied to the anode of the SPAD 330 .
  • the connection node of voltage limiting transistor 312 and SPAD 330 is connected to the input terminal of inverter 320 .
  • the quick charge transistor 311 is an example of the second transistor described in the claims.
  • the voltage limiting transistor 312 is an example of the claimed first transistor.
  • the rapid charge transistor 311 supplies the charging current Id to the SPAD 330 according to the pulse signal PSW from the pulse generator 313 .
  • the thickness of the gate oxide film of the quick charge transistor 311 is thinner than those of the voltage limiting transistor 312 and the transistors in the inverter 320 .
  • the thick line means that the gate oxide film is relatively thick.
  • Voltage limiting transistor 312 limits the input voltage of inverter 320 (in other words, cathode voltage Vca) to a predetermined lower limit or higher.
  • a predetermined bias voltage VNET2 is supplied to the gate of the voltage limiting transistor 312 .
  • VNET2 for example, a value that satisfies the following equation is set.
  • the thin film breakdown voltage indicates the breakdown voltage between the source and the drain of the quick charge transistor 311 .
  • the withstand voltage is the voltage at which the punch-through phenomenon occurs.
  • the power supply voltage VDD is set to 1 volt (V) and the bias voltage VNET2 is set to -1 volt (V).
  • the reverse bias voltage VSPAD is set to ⁇ 22 volts (V)
  • the ground voltage GND is set to 0 volts (V).
  • the source voltage of the voltage limiting transistor 312 When the cathode voltage Vca drops in response to incident photons, the source voltage of the voltage limiting transistor 312 also drops in accordance with the cathode voltage Vca. Then, when the gate-source voltage becomes equal to or lower than the threshold voltage V thp , the voltage limiting transistor 312 transitions to the off state. Therefore, the cathode voltage Vca does not drop below the value when the voltage limiting transistor 312 is turned off. Taking this value as the lower limit, the voltage limiting transistor 312 limits the cathode voltage Vca to the lower limit or more.
  • the inverter 320 outputs an output signal OUT to the pulse generation section 313 and the signal processing section 230 based on the comparison result between the input voltage (cathode voltage Vca) and a predetermined threshold voltage.
  • a high-level output signal OUT is output when the cathode voltage Vca is equal to or lower than the threshold voltage, and a low-level output signal OUT is output when the cathode voltage Vca is higher than the threshold voltage.
  • an amplifier can be provided instead of the inverter 320 .
  • Inverter 320 is an example of a logic gate described in the claims.
  • Inverter 320 also includes a pMOS transistor 321 and an nMOS (n-channel MOS) transistor 322 connected in series between power supply voltage VDD and ground voltage GND.
  • the gates of pMOS transistor 321 and nMOS transistor 322 correspond to the input terminal of inverter 320 , and the connection node of these transistors corresponds to the output terminal of inverter 320 .
  • the gate oxide films of the pMOS transistor 321 and the nMOS transistor 322 are thicker than the quick charge transistor 311 .
  • the pulse generator 313 generates a pulse signal PSW based on the output signal OUT and supplies it to the gate of the rapid charge transistor.
  • the pulse generator 313 changes the pulse signal PSW from high level to low level when the cathode voltage Vca reaches the lower limit. For example, when the cathode voltage Vca drops to the lower limit when the delay time dt1 has elapsed after the output signal OUT rises, the pulse generator 313 sets the pulse signal PSW to low level at that time. As a result, charging by the quick charge transistor 311 is started.
  • the pulse generator 313 After the start of charging, when the cathode voltage Vca reaches the voltage at the completion of charging, the pulse generator 313 changes the pulse signal PSW from low level to high level. For example, if the charging is completed when the delay time dt2 has elapsed after the output signal OUT falls, the pulse generator 313 sets the pulse signal PSW to high level at that time.
  • the SPAD 330 when a photon is incident on the pixel 300, the SPAD 330 avalanche-multiplies the charge obtained by photoelectrically converting the photon to generate a photocurrent.
  • the cathode voltage Vca of the SPAD 330 drops according to this photocurrent.
  • the output signal OUT of the inverter 320 is inverted. Thereby, incident photons are detected.
  • the voltage limiting transistor 312 limits the input voltage (cathode voltage Vca) of the inverter 320 to a predetermined lower limit or higher.
  • the pulse generation unit 313 changes the pulse signal PSW to low level to cause the rapid charge transistor 311 to start charging. Then, when the charging is completed, the pulse generator 313 sets the pulse signal PSW to high level to terminate the charging.
  • a standby switch 314 that stops the function of the pixel 300 can be added between the source of the quick charge transistor 311 and the power supply voltage VDD.
  • This standby switch 314 can also be inserted between the drain of the fast charge transistor 311 and the voltage limiting transistor 312 .
  • Standby switch 314 opens and closes according to a control signal STB from control circuit 210 . In a test before shipment or the like, the standby switches 314 of all pixels can be opened to stop all pixels as necessary.
  • FIG. 5 is a timing chart showing an example of the operation of the pixel 300 according to the first embodiment of the present technology.
  • the pulse generator 313 changes the pulse signal PSW from high level to low level at timing T1 when the delay time dt1 has passed from timing T0 when the output signal OUT rises.
  • This delay time dt1 is set to a value at which the cathode voltage Vca reaches the lower limit value VLIM when that time elapses.
  • the fall of the pulse signal PSW causes the rapid charge transistor 311 to transition from an off state to an on state, and start supplying the charging current Id.
  • the charging causes the cathode voltage Vca to rise, and becomes higher than the threshold voltage Vth of the inverter 320 at timing T2. At this time, the output signal OUT is inverted from high level to low level.
  • the pulse generation unit 313 changes the pulse signal PSW from low level to high level at timing T3 when the delay time dt2 has passed since timing T2 when the output signal OUT fell.
  • This delay time dt2 is set to a value at which charging is completed (in other words, the cathode voltage Vca becomes VINI ) when that time elapses.
  • the pixel 300 cannot react to incident photons, and this period is called dead time.
  • a configuration in which the thickness of the gate oxide film of the quick charge transistor 311 is the same as that of the voltage limiting transistor 312 is assumed as a first comparative example.
  • the source voltage of the voltage limiting transistor 312 decreases due to the increase in the on-resistance of the rapid charging transistor 311, and the current drivability decreases. This slows down the charging speed and lengthens the dead time.
  • the dotted oblique line in the figure indicates the trajectory of the cathode voltage Vca of the comparative example.
  • the on-resistance of the quick charge transistor 311 is made lower than in the first comparative example, and the source voltage of the voltage limiting transistor 312 is made equal to the power supply voltage VDD. can be increased to an extent.
  • the current drivability can be improved, the charging speed can be increased, and the dead time can be shortened compared to the first comparative example.
  • the mounting area of the readout circuit 310 can be made smaller than in the first comparative example.
  • Patent Document 1 a charging transistor and a voltage limiting transistor are connected in series between the power supply voltage VDD and the SPAD 330, and the connection node of these transistors is the input terminal of the inverter 320.
  • the pulse generator 313 is not provided, and a constant voltage is applied to the gate of the charging transistor.
  • the charging current is increased to shorten the dead time, there is a risk that the distance measurement error will increase.
  • the voltage at the connection node input voltage of the inverter 320
  • the output of the inverter 320 falls before charging is completed. It is because there is something.
  • the input terminal of the inverter 320 is connected to the cathode of the SPAD 330, so even if the charging current is increased, the input voltage (cathode voltage Vca) of the inverter 320 rises due to the ON resistance of the voltage limiting transistor 312. I have nothing to do. Therefore, erroneous detection due to an increase in input voltage can be prevented.
  • the pulse generator 313 starts rapid charging after the delay time dt1 has elapsed from the fall of the pulse signal PSW, and terminates the rapid charging after charging is completed.
  • the drop speed of the cathode voltage Vca can be increased and the amount of drop of the cathode voltage Vca can be increased.
  • the drop rate of the cathode voltage Vca By increasing the drop rate of the cathode voltage Vca, the dead time can be shortened, and by increasing the drop amount of the cathode voltage Vca, erroneous detection of incident photons can be prevented. As a result, it is possible to achieve both shortening of dead time and reduction of ranging error.
  • FIG. 6 is a block diagram showing a configuration example of the signal processing unit 230 according to the first embodiment of the present technology.
  • the signal processing section 230 includes a TDC (Time-to-Digital Converter) 231 and a distance calculation section 232 for each column or each predetermined number of pixels.
  • TDC Time-to-Digital Converter
  • the TDC 231 measures the time from the light emission timing indicated by the clock signal CLKp to the rise of the output signal OUT from the corresponding column (that is, the light reception timing). This TDC 231 supplies a digital signal indicating the measured time to the distance calculator 232 .
  • the distance calculator 232 accumulates a histogram for each TDC result.
  • the distance calculator 232 outputs a histogram measured by the TDC 231 in each period of a frequency lower than that of the clock signal CLKp.
  • the distance calculation unit 232 may also calculate the distance D using the following formula and output distance data indicating the distance D.
  • D (c ⁇ dt0)/2
  • c is the speed of light
  • the unit is meters per second (m/s).
  • the unit of the distance D is, for example, meters (m)
  • the unit of the round-trip time dt0 is, for example, seconds (s).
  • the signal processing section 230 can also be arranged in the pixel array section 220 .
  • the TDC 231 is arranged below every predetermined number (eg, four) of pixels 300 .
  • FIG. 7 is a flow chart showing an example of the operation of the pixel 300 according to the first embodiment of the present technology. This operation is started when the ranging system 100 performs ranging.
  • the pulse generator 313 in the pixel 300 determines whether or not the cathode voltage Vca has decreased to the lower limit value VLIM based on the output signal OUT (step S901). For example, it is determined that the cathode voltage Vca has decreased to the lower limit value VLIM when the delay time dt1 has elapsed after the output signal OUT rises.
  • step S901: No If the cathode voltage Vca has not decreased to the lower limit value VLIM (step S901: No), the pulse generator 313 repeats step S901 and subsequent steps. On the other hand, when the cathode voltage Vca has decreased to the lower limit value V LIM (step S901: Yes), the pulse generator 313 turns on the rapid charge transistor 311 with the pulse signal, and the rapid charge transistor 311 starts rapid charging (step S902).
  • the pulse generator 313 determines whether or not the cathode voltage Vca has increased to the voltage VINI (in other words, charging is completed) based on the output signal OUT (step S903). For example, it is determined that the charging is completed when the delay time dt2 elapses after the output signal OUT falls.
  • step S903: No If the cathode voltage Vca has not increased to V INI (step S903: No), the pulse generator 313 repeats step S901 and subsequent steps. On the other hand, when the cathode voltage Vca rises to V INI (step S903: Yes), the pulse generator 313 turns off the quick charge transistor 311 with the pulse signal, and the quick charge transistor 311 ends the quick charge (step S904). . After step S904, the pixel 300 repeats step S901 and subsequent steps.
  • the pulse generator 313 generates the pulse signal PSW based on the output signal OUT to start and end rapid charging. Therefore, compared to the second comparative example in which the charging current is always applied, the drop speed of the cathode voltage Vca can be increased and the amount of drop of the cathode voltage Vca can be increased. This makes it possible to both shorten the dead time and reduce the ranging error.
  • the pixel 300 detects incident light by avalanche multiplication, but it is difficult to suppress avalanche multiplication due to unnecessary light.
  • the solid-state imaging device 200 of the second embodiment is different from the first embodiment in that avalanche multiplication is forcibly stopped (in other words, quenching is performed).
  • FIG. 8 is a circuit diagram showing one configuration example of the pixel 300 according to the second embodiment of the present technology.
  • the pixel 300 of this second embodiment differs from the first embodiment in that a forced quench transistor 315 is further provided in the readout circuit 310 .
  • a forced quench transistor 315 for example, an nMOS transistor having a gate oxide film thicker than that of the quick charge transistor 311 is used.
  • the forced quench transistor 315 stops the avalanche multiplication of the SPAD 330 according to the control signal VG.
  • the drain of the forced quench transistor 315 is connected to the input terminal of the inverter 320, and the bias voltage VNEG is applied to the source.
  • a control signal VG is input to the gate of the forced quench transistor 315 .
  • the bias voltage VNEG is set to -2 volts (V), for example.
  • the control signal VG is generated by the control circuit 210, for example.
  • FIG. 9 is a timing chart showing an example of the operation of the pixel 300 according to the second embodiment of the present technology.
  • the control circuit 210 makes the control signal VG high level within that period.
  • the cathode voltage Vca drops to the lower limit value VLIM regardless of the presence or absence of incident photons, and the avalanche multiplication stops. i.e. forced quench.
  • the cathode voltage Vca drops due to avalanche multiplication caused by the unnecessary light. Resulting in.
  • the dotted curve in the figure shows the trajectory of the cathode voltage Vca in the first embodiment.
  • the control signal VG can be used to disable the pixel 300 when unnecessary light is incident, thereby avoiding avalanche multiplication due to unnecessary light. As a result, it is possible to shorten the light emission interval of the irradiation light from the light emission source 110 and measure a shorter distance.
  • the forced quench transistor 315 forcibly performs quenching, so avalanche multiplication due to unnecessary light can be avoided.
  • the rapid charge transistor 311 is turned on to perform rapid charging. It becomes an impedance state.
  • the input terminal of inverter 320 connected to the cathode is floating.
  • the leakage current of the elements in the inverter 320 may cause the cathode voltage Vca to drop, resulting in erroneous detection.
  • the solid-state imaging device 200 of the third embodiment differs from that of the first embodiment in that a high impedance state is avoided by connecting a constant current source.
  • FIG. 10 is a circuit diagram showing one configuration example of the pixel 300 according to the third embodiment of the present technology.
  • the pixel 300 of the third embodiment differs from that of the first embodiment in that a constant current source 316 is further provided within the readout circuit 310 .
  • a constant current source 316 is connected in parallel to the fast charge transistor 311 between the power supply voltage VDD and the voltage limiting transistor 312 .
  • This constant current source 316 can prevent the cathode of SPAD 330 from going into a high impedance state. Also, the value of the constant current supplied by the constant current source 316 is set to a small value that does not interfere with quenching. As a result, it is possible to suppress deterioration in distance measurement accuracy due to the influence of the constant current.
  • the cathode of the SPAD 330 is prevented from being in a high impedance state, thereby preventing erroneous detection. can do.
  • the rapid charge transistor 311 starts rapid charging.
  • the charging time of the rapid charging is preferably short in order to shorten the dead time.
  • the solid-state imaging device 200 of the fourth embodiment differs from that of the first embodiment in that the charging time is shortened by inserting a resistor.
  • FIG. 11 is a circuit diagram showing one configuration example of the pixel 300 according to the fourth embodiment of the present technology.
  • the pixel 300 of the fourth embodiment differs from that of the first embodiment in that a resistor 317 is further provided within the readout circuit 310 .
  • a resistor 317 is inserted between the cathode of SPAD 330 and the input terminal of inverter 320 .
  • the input voltage of the inverter 320 at the start of rapid charging can be made higher than in the first embodiment.
  • the charging time can be shortened compared to the first embodiment, and the dead time can be shortened accordingly.
  • a low-pass filter consisting of the resistor 317 and the cathode capacity is formed.
  • this low-pass filter even if a steep current flows during avalanche multiplication, the amount of drop in the cathode voltage Vca is small, so power required for charging can be suppressed.
  • the charging time is shortened compared to the case where the resistor 317 is not inserted. Dead time can be shortened.
  • the pulse generator 313 terminates rapid charging when the cathode voltage reaches the voltage VINI .
  • the solid-state imaging device 200 of the fifth embodiment differs from that of the first embodiment in that it prevents an unintended balanced state by terminating rapid charging even after a certain period of time has passed since the start of charging.
  • FIG. 12 is a flow chart showing an example of the operation of the pixel 300 according to the fifth embodiment of the present technology.
  • the operation of the pixel 300 of the fifth embodiment differs from that of the first embodiment in that the pulse generator 313 further executes step S905.
  • the pulse generator 313 determines whether or not the cathode voltage Vca has increased to the voltage VINI (charging is completed) (step S903).
  • step S903 determines whether or not a certain period of time dt3 has elapsed from the start of charging (step S905). If the fixed time dt3 has not elapsed since the start of charging (step S905: No), the pulse generator 313 repeats step S903.
  • step S903 When charging is completed (step S903: Yes), or when a certain period of time dt3 has elapsed from the start of charging (step S905: Yes), the pulse generating unit 313 causes the rapid charging transistor 311 to turn off. As a result, the rapid charge transistor 311 terminates rapid charging (step S904).
  • the pulse generator 313 of the fifth embodiment generates a to terminate the supply of charging current.
  • the charge current can be stopped after a certain period of time and only the discharge current can be used.
  • a discharge current flows out of the equilibrium state, and quenching is performed again.
  • the pulse generation unit 313 terminates the supply of the charging current even when the fixed time dt3 has elapsed from the start of charging. equilibrium can be prevented.
  • the gates of the pMOS transistor 321 and the nMOS transistor 322 having relatively thick gate oxide films are connected to the cathode of the SPAD 330, but this configuration makes it difficult to reduce power consumption.
  • the solid-state imaging device 200 of the sixth embodiment differs from that of the first embodiment in that the gate capacitance connected to the cathode is reduced.
  • FIG. 13 is a circuit diagram showing one configuration example of the pixel 300 according to the sixth embodiment of the present technology.
  • a pixel 300 of the sixth embodiment differs from the first embodiment in that an inverter 340 is provided instead of the inverter 320 .
  • the inverter 340 includes a pMOS transistor 341 and an nMOS transistor 342 connected in series between the power supply voltage VDD and the ground voltage GND. Also, the gate oxide films of the fast charge transistor 311 and the pMOS transistor 341 are thinner than the voltage limiting transistor 312 and the nMOS transistor 342 . In addition, the gate of pMOS transistor 341 is connected to the connection node of fast charging transistor 311 and voltage limiting transistor 312 . The gate of nMOS transistor 342 is connected to the cathode of SPAD 330 .
  • Quenching is detected by the pMOS transistor 341 and charging completion is detected by the nMOS transistor 342 as in the first embodiment. Moreover, since only the gate of the thick-film nMOS transistor 342 is connected to the cathode, the gate capacitance connected to the cathode can be reduced more than in the first embodiment. Thereby, power consumption can be reduced.
  • the gate capacity connected to the cathode can be reduced, and power consumption can be reduced.
  • the cathode of SPAD 330 is connected to the input terminal of inverter 320, but the anode can also be connected.
  • the solid-state imaging device 200 of the seventh embodiment differs from that of the first embodiment in that the anode of the SPAD 330 is connected to the input terminal of the inverter 320 .
  • FIG. 14 is a circuit diagram showing one configuration example of the pixel 300 according to the seventh embodiment of the present technology.
  • the pixel 300 of the seventh embodiment includes a quick charge transistor 351 , a voltage limiting transistor 352 and a pulse generator 353 instead of the quick charge transistor 311 , voltage limiting transistor 312 and pulse generator 313 .
  • nMOS transistors are used as fast charge transistor 351 and voltage limiting transistor 352 .
  • the rapid charge transistor 351 and the voltage limiting transistor 352 are connected in series between the ground voltage GND and the anode of the SPAD 330 with the rapid charge transistor 351 on the ground side.
  • a reverse bias voltage VSPAD is applied to the cathode of the SPAD 330 .
  • a connection node of voltage limiting transistor 352 and SPAD 330 is connected to an input terminal of inverter 320 .
  • the pulse generation unit 353 changes the pulse signal PSW from low level to high level when the cathode voltage Vca rises to the upper limit value, and changes the pulse signal PSW after the start of charging when the anode voltage Van drops to the voltage at the completion of charging. From high level to low level.
  • the power supply voltage VDD is set to 1 volt (V)
  • the bias voltage VNET2 is set to 2 volts (V).
  • the reverse bias voltage VSPAD is set to 23 volts (V)
  • the ground voltage GND is set to 0 volts (V).
  • the anode of the SPAD 330 is connected to the input terminal of the inverter 320, photons can be detected based on the increase in anode voltage.
  • the circuits and elements in the solid-state imaging device 200 are arranged on, for example, a single semiconductor substrate. be.
  • the solid-state imaging device 200 of the eighth embodiment differs from that of the first embodiment in that circuits and elements are arranged on a plurality of stacked substrates.
  • FIG. 15 is a diagram showing an example of the layered structure of the solid-state imaging device 200 according to the eighth embodiment of the present technology.
  • a solid-state imaging device 200 of the eighth embodiment includes a light receiving substrate 201 and a logic substrate 203 which are laminated.
  • the light receiving substrate 201 and the logic substrate 203 are electrically connected by, for example, Cu--Cu connection.
  • the light-receiving substrate 201 and the logic substrate 203 can also be connected by Au (gold) micro-bumps.
  • FIG. 16 is a circuit diagram showing one configuration example of the pixel 300 according to the eighth embodiment of the present technology.
  • the SPAD 330 is arranged on the light receiving substrate 201 and the readout circuit 310 is arranged on the logic substrate 203 .
  • a control circuit 210 and a signal processing unit 230 are also arranged on the logic board 203 .
  • the SPAD 330 is arranged on the light receiving substrate 201 and the readout circuit 310 is arranged on the logic substrate 203, the sensitivity of the SPAD 330 can be improved.
  • the entire readout circuit 310 is arranged on the logic substrate 203, but this configuration may make it difficult to miniaturize pixels.
  • the solid-state imaging device 200 of the ninth embodiment differs from that of the eighth embodiment in that circuits and elements are arranged on three laminated substrates.
  • FIG. 17 is a diagram showing an example of the layered structure of the solid-state imaging device 200 according to the ninth embodiment of the present technology.
  • the solid-state imaging device 200 of the ninth embodiment differs from that of the eighth embodiment in that it further includes a high voltage substrate 202 .
  • the light-receiving substrate 201 and the high-voltage substrate 202 are electrically connected by Cu--Cu connection or Au microbumps.
  • a TSV Thin Silicon Via
  • a hatched portion in the figure indicates a TSV.
  • the elements in the high voltage substrate 202 and the logic substrate 203 are electrically connected by this TSV.
  • FIG. 18 is a circuit diagram showing one configuration example of the pixel 300 according to the ninth embodiment of the present technology.
  • the SPAD 330 is arranged on the light-receiving substrate 201 , and among the elements in the readout circuit 310 , transistors with relatively thick gate oxide films (the voltage limiting transistor 312 and the transistors in the inverter 320 ) are arranged in the high-voltage substrate 202 . .
  • the remaining circuits and elements are placed on the logic board 203 .
  • each of the second to seventh embodiments can be applied to the ninth embodiment.
  • three substrates are laminated, four or more substrates can be laminated.
  • a memory board can be added and the memory holding distance data etc. can be placed on the memory board.
  • the thick-film voltage limiting transistor 312 and the like are arranged on the high voltage substrate 202 and the rest are arranged on the logic substrate 203, pixel miniaturization is facilitated. .
  • the constant current source 316 is added to supply a constant voltage to the gate of the voltage limiting transistor 312 .
  • PVT Process, Voltage, and Temperature
  • the mismatch means that the propagation delay time varies due to the PVT variation of the threshold voltage under the condition that the distance to the object is the same.
  • the solid-state imaging device 200 of the tenth embodiment differs from that of the third embodiment in that it generates a clamp voltage according to the power supply voltage.
  • FIG. 19 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the tenth embodiment of the present technology.
  • the solid-state imaging device 200 of the tenth embodiment differs from that of the third embodiment in that a clamp voltage generation circuit 360 is further provided.
  • FIG. 20 is a circuit diagram showing one configuration example of the clamp voltage generation circuit 360 and the pixel 300 according to the tenth embodiment of the present technology.
  • the circuit configuration of the pixel 300 of the tenth embodiment is the same as that of the pixel 300 of the third embodiment illustrated in FIG.
  • the voltage of the connection node between the constant current source 316 and the voltage limiting transistor 312 in this pixel 300 is assumed to be an input voltage Vin.
  • the clamp voltage generation circuit 360 also includes a resistance element 361 , a current source transistor 362 , an operational amplifier 363 and a feedback section 370 .
  • the feedback section 370 has a constant current source 371 and a pMOS transistor 372 .
  • the constant current source 371 and the pMOS transistor 372 are connected in series between the power supply voltage VDD and the reference voltage VRL lower than the power supply voltage VDDL.
  • Constant current source 371 is a current source having the same characteristics as constant current source 316 .
  • PMOS transistor 372 is a transistor that has the same characteristics as voltage limiting transistor 312 . With this circuit configuration, the voltage of the connection node between the constant current source 371 and the pMOS transistor 372 becomes Vin', which is the fixed lower limit value of the input voltage Vin.
  • the voltage (Vin') of this connection node is input to the inverting input terminal ( ⁇ ) of the operational amplifier 363 .
  • the resistance element 361 and the current source transistor 362 are connected in series between the power supply voltage VDD and the reference voltage VRL lower than the power supply voltage VDDL.
  • a predetermined bias voltage Vb is applied to the gate of the current source transistor 362 .
  • the voltage at the connection node of resistance element 361 and current source transistor 362 is input to the non-inverting input terminal (+) of operational amplifier 363 as reference voltage Vref.
  • Current source transistor 362 generates current Iref according to bias voltage Vb.
  • the reference voltage Vref is expressed by the following equation.
  • Vref VDD-R ⁇ Iref Equation 1
  • the units of the reference voltage Vref and the power supply voltage VDD are, for example, volts (V)
  • the units of the resistance value R are ohms ( ⁇ ).
  • the unit of current Iref is, for example, ampere (A).
  • the operational amplifier 363 outputs a voltage corresponding to the difference between the reference voltage Vref and the fixed value Vin' as the clamp voltage V CLAMP .
  • V CLAMP Vin'-V thCLAMP Equation 3
  • V thCLAMP is the threshold voltage of voltage limiting transistor 312 .
  • the unit of the threshold voltage V thCLAMP is, for example, volts (V).
  • the feedback section 370 With the circuit configuration described above, the feedback section 370 generates a fixed value Vin′ from the clamp voltage V CLAMP and negatively feeds it back to the operational amplifier 363 . Therefore, the operational amplifier 363 and the feedback section 370 form a negative feedback circuit. Equation 2 is established by the negative feedback, and the fixed value Vin′ is no longer dependent on the PVT variation of the threshold voltage of the voltage limiting transistor 312 . Also, since the threshold voltage of the pMOS transistor 372 in the negative feedback circuit is the same as that of the voltage limiting transistor 312, the influence of the PVT dependency on the threshold voltage is cancelled.
  • FIG. 21 is a diagram for explaining the front-end propagation delay time in the tenth embodiment of the present technology.
  • a pulse signal is supplied from the SPAD 330 to the TDC 231 via the readout circuit 310, as exemplified by a in FIG.
  • Tdelay be the propagation delay time of this route (front end).
  • the TDC 231 measures the round-trip time from the emission timing of the irradiation light to the reception timing of the reflected light. Then, the distance calculation unit 232 generates a histogram plotting the number of reactions for each round-trip time, as exemplified by b in FIG.
  • the TDC 231 obtains the round-trip time from the pulse signal propagated and delayed at the front end, it is necessary to minimize the mismatch of the propagation delay time for each front end and its PVT dependency.
  • the slew rate of the cathode voltage Vca is smaller than when it is not clamped, as illustrated in FIG.
  • the vertical axis in the figure indicates the cathode voltage Vca, and the horizontal axis indicates time.
  • the solid line indicates the trajectory of the cathode voltage Vca with clamping, and the dashed line indicates the trajectory of the cathode voltage Vca without clamping.
  • FIG. 23 is a graph showing an example of variations in the input voltage Vin in each of the third embodiment and the tenth embodiment of the present technology.
  • a is a graph showing an example of variation of the input voltage Vin in the third embodiment.
  • b in the figure is a graph showing an example of the variation of the input voltage Vin in the third embodiment.
  • the vertical axis in the figure indicates the input voltage Vin, and the horizontal axis indicates time.
  • the lower limit of the input voltage Vin is constant, as illustrated by a in FIG. Therefore, when the power supply voltage VDD fluctuates within a predetermined guaranteed range, the amplitude of the input voltage Vin also fluctuates. Further, when the process or temperature fluctuates, the threshold voltage of the voltage limiting transistor 312 fluctuates and the lower limit value fluctuates.
  • the dashed-dotted line in the figure shows the trajectory when the threshold voltage varies due to process and temperature. Let ⁇ V best be the maximum value and ⁇ V worst be the minimum value of the amplitude of the input voltage Vin that varies depending on the power supply voltage VDD and the process and temperature.
  • the gate voltage Since the amplitude fluctuates, in the third embodiment, it is necessary to set the gate voltage so that the amplitude is less than the withstand voltage of the inverter 320 under all PVT conditions. Must be set. With this setting, the propagation delay time mismatch increases when ⁇ V worst . In addition, since the amplitude of the input voltage Vin changes depending on the PVT conditions, the PVT dependency of the propagation delay time also increases.
  • the lower limit of the input voltage Vin is also It changes according to the power supply voltage VDD. Therefore, even if the power supply voltage VDD varies within the guaranteed range, the amplitude ⁇ V of the input voltage Vin remains constant. Therefore, the amplitude ⁇ V can be maximized within the range of less than the withstand voltage. By maximizing the amplitude ⁇ V, the propagation delay time mismatch and its PVT dependence can be minimized.
  • the clamp voltage generation circuit 360 generates a clamp voltage according to the power supply voltage VDD. Therefore, even if the power supply voltage VDD fluctuates, the input voltage Vin Amplitude can be constant. This maximizes the amplitude ⁇ V to minimize the propagation delay time mismatch and its PVT dependence.
  • the constant current source 316, the rapid charging transistor 311, and the pulse generator 313 are provided for each pixel. It is difficult to convert
  • the solid-state imaging device 200 in the first modified example of the tenth embodiment differs from the tenth embodiment in that the number of elements in the pixel 300 is reduced.
  • FIG. 24 is a circuit diagram showing one configuration example of the clamp voltage generation circuit 360 and the pixel 300 in the first modified example of the tenth embodiment of the present technology.
  • the pixel 300 of the first modification of the tenth embodiment does not include the constant current source 316, the quick charge transistor 311 and the pulse generator 313, and instead includes a pMOS transistor 318. Different from the embodiment.
  • a pMOS transistor 318 is inserted between the power supply voltage VDDL and the voltage limiting transistor 312 .
  • a bias voltage RCG from the control circuit 210 is input to the gate of the pMOS transistor 318 .
  • the control circuit 210 controls the bias voltage RCG to the pixel to a bias voltage at which a desired recharge current flows.
  • the clamp voltage generation circuit 360 of the first modification of the tenth embodiment includes a pMOS transistor 373 instead of the constant current source 371.
  • This pMOS transistor 373 has the same characteristics as the pMOS transistor 318, and a bias voltage RCG is input to its gate.
  • the configuration illustrated in the figure eliminates the need for the constant current source 316 and the pulse generator 313, so the number of elements in the pixel 300 can be reduced.
  • the pMOS transistor 318 is provided instead of the constant current source 316, the rapid charge transistor 311 and the pulse generator 313. can reduce the number of elements.
  • a solid-state imaging device 200 according to the second modification of the tenth embodiment differs from the first modification of the tenth embodiment in that a clamp voltage generation circuit 360 is arranged for each row.
  • FIG. 25 is a block diagram showing a configuration example of the solid-state imaging device 200 in the second modified example of the tenth embodiment of the present technology.
  • the solid-state imaging device 200 of the second modification of the tenth embodiment differs from the first modification of the tenth embodiment in that a clamp voltage generating circuit 360 is arranged for each row. Note that the control circuit 210 is omitted in the figure for convenience of description.
  • the clamp voltage generation circuit 360 in each row supplies the clamp voltage only to the corresponding row.
  • the clamp voltage generation circuit 360 can also be arranged for each column. Also, instead of the clamp voltage generation circuit 360 illustrated in FIG. 24, the clamp voltage generation circuit 360 illustrated in FIG. 20 can be arranged.
  • the clamp voltage generation circuit 360 is arranged for each row, the influence of the voltage fluctuation upon reaction of the SPAD 330 on the clamp voltage is suppressed. be able to.
  • the amplitude of the input voltage Vin is controlled to R ⁇ Iref, but in this configuration, the amplitude may vary due to the temperature characteristics of the resistance value R.
  • the solid-state imaging device 200 according to the third modification of the tenth embodiment differs from the first modification of the tenth embodiment in that the influence of the temperature characteristics of the resistance value R is cancelled.
  • FIG. 26 is a circuit diagram showing one configuration example of the clamp voltage generation circuit 360 and the pixel 300 in the third modification of the tenth embodiment of the present technology.
  • the clamp voltage generation circuit 360 of the first modification of the tenth embodiment is similar to the tenth embodiment in that it includes a reference voltage generation section 364 and a resistance element 367 instead of the current source transistor 362 . This is different from the modification of 1.
  • the reference voltage generator 364 has an operational amplifier 365 and an nMOS transistor 366 . It is assumed that the temperature characteristics of the resistance element 367 are the same as the temperature characteristics of the resistance element 361 .
  • NMOS transistor 366 and resistance element 367 are connected in series between resistance element 361 and reference voltage VRL lower than power supply voltage VDDL.
  • a non-inverting input terminal (+) of the operational amplifier 365 receives a voltage V BGR that does not have temperature characteristics.
  • the voltage V BGR is generated by, for example, a BGR (Band Gap Reference) circuit.
  • the inverting input terminal ( ⁇ ) of operational amplifier 365 is connected to the connection node of nMOS transistor 366 and resistance element 367 .
  • the output terminal of operational amplifier 365 is connected to the gate of nMOS transistor 366 .
  • the voltage at the connection node of resistance element 361 and nMOS transistor 366 is input to operational amplifier 363 as reference voltage Vref.
  • R1 is the resistance value of the resistive element 367, and the unit is ohm ( ⁇ ), for example.
  • the unit of the current Iref1 is, for example, amperes (A), and the unit of the voltage V BGR is, for example, volts (V).
  • R2 is the resistance value of the resistive element 361, and the unit is ohm ( ⁇ ), for example.
  • the reference voltage generation unit 364 Since the resistance elements 367 and 361 have the same temperature characteristics, the ratio of their resistance values is a constant value regardless of their temperature characteristics. For this reason, the reference voltage generation unit 364 generates the reference voltage Vref according to the ratio of the resistance values of the resistance element 367 and the resistance element 361, as exemplified in Equation 5, so that the influence of the temperature characteristic of the resistance value can be canceled.
  • the third modified example can also be applied to the clamp voltage generation circuit 360 and the pixel 300 illustrated in FIG.
  • a constant current source 371 instead of the pMOS transistor 373, a constant current source 371 may be arranged.
  • the reference voltage generator 364 generates the reference voltage Vref exemplified in Equation 5, so the influence of the temperature characteristic of the resistance value can be canceled.
  • the clamp voltage generation circuit 360 supplies the node on the negative feedback loop as it is as the clamp voltage.
  • the output load of the loop degrades the frequency characteristics of the loop.
  • the loop indicates a path from the output terminal of the operational amplifier 363 to the internal circuit via its non-inverting input terminal (-).
  • the solid-state imaging device 200 in the fourth modification of the tenth embodiment differs from the tenth embodiment in that a voltage buffer is inserted between the output terminal of the operational amplifier 363 and the gate of the voltage limiting transistor 312. This is different from the first modified example.
  • FIG. 27 is a circuit diagram showing one configuration example of the clamp voltage generation circuit 360 and the pixel 300 in the fourth modification of the tenth embodiment of the present technology.
  • the clamp voltage generation circuit 360 of the fourth modification of the tenth embodiment differs from the first modification of the tenth embodiment in that a voltage buffer 368 is further provided.
  • a voltage buffer 368 is inserted between the output terminal of the operational amplifier 363 and the gate of the voltage limiting transistor 312 of each pixel.
  • the gain of voltage buffer 368 is preferably 0 dB (ie, 1 ⁇ ).
  • the fourth modified example can also be applied to the clamp voltage generation circuit 360 and the pixel 300 illustrated in FIG.
  • the fourth modification can also be applied to the second modification and the third modification.
  • the voltage buffer 368 is inserted between the output terminal of the operational amplifier 363 and the gate of the voltage limiting transistor 312, the output load is separated. and suppress deterioration of frequency characteristics.
  • the voltage buffer 368 is inserted, but the gain may deviate from 1 due to product variations.
  • a voltage buffer is also inserted between the output terminal of the operational amplifier 363 and the gate of the pMOS transistor 372 to correct the gain error. This is different from the fourth modification of the tenth embodiment.
  • FIG. 28 is a circuit diagram showing one configuration example of the clamp voltage generation circuit 360 and the pixel 300 in the fifth modification of the tenth embodiment of the present technology.
  • the clamp voltage generation circuit 360 of the fifth modification of the tenth embodiment differs from the fourth modification of the tenth embodiment in that a voltage buffer 369 is further provided.
  • a voltage buffer 369 is inserted between the output terminal of the operational amplifier 363 and the gate of the pMOS transistor 372 in the feedback section 370 .
  • Voltage buffer 369 has the same characteristics as voltage buffer 368 . Therefore, if there is an error in the gain of the voltage buffer 368, the same error occurs in the gain of the voltage buffer 369 as well. By inserting the voltage buffer 369 , fluctuations in the clamp voltage due to errors in the gain of the voltage buffer 368 are corrected. It should be noted that the voltage buffer 369 is an example of the second voltage buffer described in the claims.
  • the fifth modified example can also be applied to the clamp voltage generation circuit 360 and the pixel 300 illustrated in FIG.
  • the fifth modification can also be applied to the second modification and the third modification.
  • the gain error of the voltage buffer 368 can compensate for variations in the clamp voltage due to
  • the voltage buffer 368 supplies the clamp voltage to all pixels. It may change.
  • a solid-state imaging device 200 in the sixth modification of the tenth embodiment differs from the fourth modification of the tenth embodiment in that a voltage buffer 368 is arranged for each row.
  • FIG. 29 is a circuit diagram showing one configuration example of the clamp voltage generation circuit 360 in the sixth modification of the tenth embodiment of the present technology.
  • the clamp voltage generation circuit 360 of the sixth modification of the tenth embodiment differs from the fourth modification of the tenth embodiment in that a voltage buffer 368 is arranged for each row.
  • sixth modification can also be applied to the clamp voltage generation circuit 360 and the pixel 300 illustrated in FIG.
  • the sixth modification can also be applied to the third modification and the fifth modification.
  • the voltage buffer 368 is arranged for each row, it is possible to suppress the influence of the voltage fluctuation upon reaction of the SPAD 330 on the clamp voltage. can.
  • the circuits and elements in the solid-state imaging device 200 are arranged on a single semiconductor substrate. may become A solid-state imaging device 200 according to a seventh modification of the tenth embodiment differs from the first modification of the tenth embodiment in that circuits and elements are arranged on a plurality of laminated substrates.
  • FIG. 30 is a circuit diagram showing one configuration example of the clamp voltage generation circuit 360 and the pixel 300 in the seventh modification of the tenth embodiment of the present technology.
  • a solid-state imaging device 200 according to a seventh modification of the tenth embodiment includes a light receiving substrate 201 and a logic substrate 203 which are laminated as in the eighth embodiment.
  • the SPAD 330 is arranged on the light receiving substrate 201 , and other circuits (pMOS transistor 318 , clamp voltage generation circuit 360 , etc.) are arranged on the logic substrate 203 .
  • the aperture ratio of the SPAD 330 can be increased to improve the sensitivity.
  • the seventh modification can also be applied to the clamp voltage generation circuit 360 and the pixel 300 illustrated in FIG.
  • the seventh modification can also be applied to each of the second to sixth modifications.
  • the SPAD 330 is arranged on the light receiving substrate 201 and the remaining circuits are arranged on the logic substrate 203, so that the sensitivity of the SPAD 330 can be improved. can.
  • FIG. A solid-state imaging device 200 in the eighth modification of the tenth embodiment differs from the seventh modification of the tenth embodiment in that transistors are further arranged on the light receiving substrate 201 .
  • FIG. 31 is a circuit diagram showing one configuration example of the clamp voltage generation circuit 360 and the pixel 300 in the eighth modification of the tenth embodiment of the present technology.
  • the voltage limiting transistor 312 in the pixel 300 and the pMOS transistor 372 in the clamp voltage generation circuit 360 are further arranged on the light receiving substrate 201 .
  • the number of elements on the logic substrate 203 can be reduced.
  • the eighth modified example can also be applied to the clamp voltage generation circuit 360 and the pixel 300 illustrated in FIG.
  • the eighth modification can also be applied to each of the second to sixth modifications.
  • the eighth modification of the tenth embodiment of the present technology since the voltage limiting transistor 312 and the pMOS transistor 372 are further arranged on the light receiving substrate 201, the number of elements on the logic substrate 203 can be reduced. can.
  • the anode potential of the SPAD is kept constant, but in this configuration, there is a risk that the excess bias will fluctuate due to changes in the amount of light.
  • the solid-state imaging device 200 in the ninth modification of the tenth embodiment differs from the tenth embodiment in that the anode potential is controlled according to the potential sampled and held by the monitor pixel.
  • FIG. 32 is a block diagram showing one configuration example of the solid-state imaging device 200 in the ninth modification of the tenth embodiment of the present technology.
  • the solid-state imaging device 200 of the ninth modification of the tenth embodiment further includes a control section 500, and a plurality of monitor pixels 410 and a plurality of imaging pixels 420 are arranged in the pixel array section 220. It differs from the tenth embodiment in that.
  • a monitor pixel 410 is a pixel for monitoring the potential of either the cathode or anode (for example, the cathode) of the SPAD.
  • the imaging pixels 420 are pixels that generate pulse signals in response to photon input.
  • the control unit 500 controls the potential of either the cathode or the anode (for example, the anode) of the SPAD based on the potential to be monitored (cathode, etc.) of the monitor pixel.
  • FIG. 33 is a circuit diagram showing one configuration example of the monitor pixel 410 in the ninth modification of the tenth embodiment of the present technology.
  • This monitor pixel 410 comprises a pMOS transistor 411 , a voltage limiting transistor 412 , a SPAD 413 , a timing detection circuit 415 , a sample and hold circuit 416 and voltage buffers 414 and 417 .
  • the pMOS transistor 411, voltage limiting transistor 412 and SPAD 413 are connected in series between the power supply potential VE and the anode potential VSPAD.
  • a control signal RCH from the control circuit 210 is input to the gate of the pMOS transistor 411 .
  • the pMOS transistor 411 supplies the power supply potential VE to the connection node between the voltage limiting transistor 312 and the SPAD 413 when the low level control signal RCH is input.
  • a clamp voltage V CLAMP from the clamp voltage generation circuit 360 is applied to the gate of the voltage limiting transistor 412 .
  • the SPAD 413 outputs a photocurrent through photoelectric conversion in response to incident photons.
  • the cathode potential Vs of the SPAD 413 corresponds to the potential to be monitored.
  • the anode of SPAD 413 is connected to control section 500 and its anode potential VSPAD is controlled by control section 500 .
  • the voltage buffer 414 is inserted between the connection node of the SPAD 413 and voltage limiting transistor 412 and the sample hold circuit 416 .
  • the timing detection circuit 415 monitors the cathode potential Vs, and detects the timing at which a predetermined period has passed since the potential started to drop from the potential supplied by the pMOS transistor 411 (that is, the power supply potential VE). It is. If the cathode potential Vs is to be monitored, the cathode potential Vs drops below the power supply potential VE when a photocurrent flows in response to incident photons. Note that the monitor pixel 410 can also monitor the anode potential. When monitoring the anode potential, the timing at which a predetermined period has passed since the anode potential started to rise is detected.
  • the sample hold circuit 416 takes in and holds the cathode potential Vs based on the timing detected by the timing detection circuit 415 .
  • the sample hold circuit 416 outputs the held potential to the voltage buffer 417 as the holding potential Vs_SH.
  • a voltage buffer 417 is inserted between the sample hold circuit 416 and the control section 500 . It should be noted that the voltage buffer 417 is not necessarily required, and can be configured not to be arranged. Two or more of each of voltage buffers 414 and 417 can also be arranged.
  • FIG. 34 is a circuit diagram showing one configuration example of the imaging pixel 420 in the ninth modification of the tenth embodiment of the present technology.
  • This imaging pixel 420 comprises a pMOS transistor 421 , a voltage limiting transistor 422 , a SPAD 423 and an inverter 424 .
  • connection configuration of the pMOS transistor 421 , voltage limiting transistor 422 and SPAD 423 is the same as that of the pMOS transistor 411 , voltage limiting transistor 412 and SPAD 413 of the monitor pixel 410 .
  • the inverter 424 inverts the cathode potential signal of the SPAD 423 and supplies it to the signal processing section 230 as a pulse signal for the imaging pixel 420 .
  • FIG. 35 is a circuit diagram showing one configuration example of the control unit 500 in the ninth modification of the tenth embodiment of the present technology.
  • the control unit 500 includes an inter-pixel average acquisition unit 510 , a time average acquisition unit 520 and a potential control unit 530 .
  • Each of the plurality of monitor pixels 410 supplies the holding potential Vs_SH to the inter-pixel average obtaining section 510 .
  • the holding potential of the m-th ( m is an integer) monitor pixel 410 is assumed to be Vs_SHm.
  • the inter-pixel average acquisition unit 510 obtains the average of the holding potentials Vs_SHm of the plurality of monitor pixels 410 as the inter-pixel average Vs_SH AVp .
  • the inter-pixel average acquisition unit 510 supplies the inter-pixel average Vs_SH AVp to the temporal average acquisition unit 520 .
  • the temporal average acquisition unit 520 obtains the temporal average Vs_SH AVt of the inter-pixel average Vs_SH AVp .
  • the time average acquisition section 520 supplies the time average Vs_SH AVt to the potential control section 530 .
  • the potential control unit 530 controls the anode potential VSPAD so that the higher the time average Vs_SH AVt of the held cathode potential, the lower the potential. All anodes of the plurality of monitor pixels 410 and the plurality of imaging pixels 420 are commonly connected to the potential control section 530, and the potential control section 530 controls the potential of those anodes. Note that when the monitor pixel 410 monitors the anode potential, the potential control section 530 controls the cathode potential.
  • control unit 500 controls the anode potential in accordance with the holding potential of the monitor pixel 410, thereby Variation in bias voltage can be suppressed.
  • the pulse signal was read out by the fluctuation of the cathode potential of the SPAD, but it is also possible to read out the pulse signal by the fluctuation of the anode potential of the SPAD.
  • a solid-state imaging device 200 according to the tenth modification of the tenth embodiment differs from the first modification of the tenth embodiment in that a pulse signal is read out based on fluctuations in the anode potential.
  • FIG. 36 is a circuit diagram showing one configuration example of the clamp voltage generation circuit 360 and the pixel 300 in the tenth modification of the tenth embodiment of the present technology.
  • the pixel 300 outputs a pulse signal according to the fluctuation of the anode potential of the SPAD 330.
  • FIG. Also, in the clamp voltage generation circuit 360, the following equations are established instead of the equations 1 and 2.
  • Vref R ⁇ Iref Equation 6
  • Vin' indicates the fixed upper limit value of the input voltage Vin.
  • the clamp voltage V CLAMP has a value corresponding to the ground voltage GND of approximately 0 volts.
  • the tenth modification can also be applied to the clamp voltage generation circuit 360 and the pixel 300 illustrated in FIG.
  • the tenth modification can also be applied to each of the second to ninth modifications.
  • the clamp voltage generation circuit 360 generates a clamp voltage according to the ground voltage GND, so that the ground voltage GND fluctuates. can also keep the amplitude of the input voltage Vin constant.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 37 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's It is possible to perform cooperative control for the purpose of automatic driving, etc., in which the vehicle autonomously runs without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 38 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 20 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving assistance for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the vehicle exterior information detection unit 12030 among the configurations described above.
  • the ranging system 100 in FIG. 1 can be applied to the vehicle exterior information detection unit 12030 .
  • the present technology can also have the following configuration.
  • an avalanche photodiode a logic gate that outputs an output signal based on a comparison result between an input voltage corresponding to the voltage of one terminal of the cathode and anode of the avalanche photodiode and a predetermined threshold voltage; a voltage limiting transistor that limits the input voltage; a fast charging transistor having a gate oxide film thinner than that of the voltage limiting transistor and supplying a charging current to the avalanche photodiode according to a predetermined pulse signal; and a pulse generator that generates the pulse signal based on the output signal and supplies the pulse signal to the quick charge transistor.
  • the quick charge transistor and the pMOS transistor have gate oxide films thinner than the nMOS transistor; the fast charging transistor and the voltage limiting transistor are connected in series between a predetermined power supply voltage and an input terminal of the logic gate; a gate of the pMOS transistor is connected to a connection node of the fast charging transistor and the voltage limiting transistor;
  • the photodetector according to (2) wherein the gate of the nMOS transistor is connected to the node of the input voltage.
  • the fast charging transistor and the voltage limiting transistor are connected in series between a predetermined power supply voltage and an input terminal of the logic gate;
  • the one terminal is a cathode;
  • the photodetector according to any one of (1) to (7), wherein the polarities of both the fast charging transistor and the voltage limiting transistor are P-type.
  • the one terminal is an anode;
  • the photodetector according to any one of (1) to (7), wherein the polarities of both the fast charging transistor and the voltage limiting transistor are N-type.
  • the avalanche photodiode, the logic gate, the voltage limiting transistor, the fast charging transistor, and the pulse generator are arranged in each of a plurality of pixels arranged in a two-dimensional lattice.
  • the photodetector according to any one of (9).
  • the avalanche photodiode is arranged on a predetermined light-receiving substrate;
  • the avalanche photodiode is arranged on a predetermined light-receiving substrate;
  • the transistor having a gate oxide film thicker than that of the rapid charge transistor is arranged on a predetermined high voltage substrate,
  • a constant current source a clamp voltage generation circuit that supplies a clamp voltage corresponding to a predetermined voltage to the gate of the voltage limiting transistor; said fast charging transistor and said voltage limiting transistor are connected in series between a predetermined voltage and an input terminal of said logic gate;
  • the clamp voltage generation circuit an operational amplifier for outputting, as the clamp voltage, a voltage corresponding to a difference between a fixed value of a voltage at a connection node of the constant current source and the voltage limiting transistor and a predetermined reference voltage;
  • the clamp voltage generation circuit a current source transistor; further comprising a resistive element inserted between the current source transistor and the predetermined voltage;
  • the photodetector according to (14) wherein a voltage at a connection node between the resistance element and the current source transistor is input to the operational amplifier as the reference voltage.
  • the clamp voltage generation circuit a pair of resistive elements; (14) The photodetector according to (14), further comprising a reference voltage generator that generates a voltage corresponding to the ratio of resistivity of each of the pair of resistive elements as the reference voltage.
  • the clamp voltage generation circuit an operational amplifier that outputs an output voltage corresponding to a difference between a fixed value of the voltage at a connection node of the constant current source and the voltage limiting transistor and a predetermined reference voltage; (13) further comprising: a feedback unit for generating the fixed value from the output voltage and feeding it back to the operational amplifier; and a first voltage buffer inserted between the output terminal of the operational amplifier and the gate of the voltage limiting transistor.
  • the clamp voltage generation circuit further includes a second buffer inserted between the output terminal of the operational amplifier and the feedback section.
  • an avalanche photodiode a logic gate that outputs an output signal based on a comparison result between an input voltage corresponding to the voltage of one terminal of the cathode and anode of the avalanche photodiode and a predetermined threshold voltage; a voltage limiting transistor that limits the input voltage; a fast charging transistor having a gate oxide film thinner than that of the voltage limiting transistor and supplying a charging current to the avalanche photodiode according to a predetermined pulse signal; a pulse generator that generates the pulse signal based on the output signal and supplies the pulse signal to the quick charge transistor; and a signal processing unit that processes the output signal.
  • an avalanche photodiode (20) an avalanche photodiode; a logic gate connected to a first terminal, which is one terminal of the cathode and anode of the avalanche photodiode, for outputting an output signal; a pulse generator that generates a predetermined pulse signal based on the output signal; a first transistor connected to the first terminal; a second transistor having a gate oxide film thinner than that of the first transistor and having a gate receiving the pulse signal; and the first transistor and the second transistor are connected in series between the first terminal and a predetermined fixed potential; Photodetector.
  • REFERENCE SIGNS LIST 100 Distance measuring system 110
  • Light source 120
  • Timing generator 200
  • Solid-state imaging device 201
  • Light receiving substrate 202
  • High voltage substrate 203
  • Logic substrate 210
  • Control circuit 220 Pixel array unit 230
  • Signal processing unit 231 TDC 232 distance calculator 314 standby switch 315 forced quench transistor 316, 371 constant current source 317 resistor 318 pMOS transistor 320, 340, 424 inverter 321, 341, 372, 373, 411, 421 pMOS transistor 322, 342, 366 nMOS transistor 330, 413, 423 SPAD
  • 360 clamp voltage generation circuit 361, 367 resistance element 362 current source transistor 363, 365 operational amplifier 364 reference voltage generation section 368, 369, 414, 417 voltage buffer 370 feedback section 410 monitor pixel 415 timing detection circuit 416 sample hold circuit 420 imaging pixel 500
  • Control unit 510 Inter-pixel average acquisition unit 520

Landscapes

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Abstract

光の往復時間から距離を求める光検出装置、および、測距システムにおいて、デッドタイムを短縮しつつ、測距誤差を低減する。　論理ゲートは、アバランシェフォトダイオードのカソードおよびアノードの一方の端子の電圧に応じた入力電圧と所定の閾値電圧との比較結果に基づいて出力信号を出力する。電圧制限トランジスタは、入力電圧を制限する。急速充電トランジスタは、電圧制限トランジスタよりゲート酸化膜の膜厚が薄く、所定のパルス信号に従ってアバランシェフォトダイオードに充電電流を供給する。パルス生成部は、出力信号に基づいてパルス信号を生成して急速充電トランジスタに供給する。

Description

光検出装置、および、測距システム
　本技術は、光検出装置に関する。詳しくは、アバランシェ増倍を行う受光素子を用いる光検出装置、および、測距システムに関する。
　従来より、光検出装置において、ＴｏＦ（Time of Flight）方式と呼ばれる測距方式が知られている。このＴｏＦ方式は、照射光を電子装置から物体に照射し、その照射光が反射して電子装置に戻ってくるまでの往復時間を求めて距離を測定する方式である。照射光に対する反射光の検出には、ＳＰＡＤ（Single-Photon Avalanche Diode）が用いられることが多い。例えば、ＳＰＡＤと、そのＳＰＡＤおよび電源電圧ＶＤＤの間に直列に接続された２つのトランジスタと、それらのトランジスタの接続ノードの電圧を反転するインバータとを画素ごとに配置した測距システムが提案されている（例えば、特許文献１参照。）。電源側のトランジスタは、充電電流を供給し、接地側のトランジスタは、接続ノードの電圧を一定値以上に制限する。
特開２０２０－３４５２１号公報
　上述の従来技術では、電圧を一定値以上に制限する接地側のトランジスタの配置により、電源電圧ＶＤＤより高い電圧を不要としている。しかしながら、上述の測距システムでは、光子の入射に反応できないデッドタイムの短縮のために充電電流を大きくすると、測距誤差が増大するおそれがある。これは、充電電流の増大に伴って、接地側のトランジスタのオン抵抗に応じた接続ノードの電圧の上昇量が大きくなり、充電完了前にインバータの出力が立ち下がってしまうことがあるためである。充電電流を小さくすれば、測距誤差を低減することができるが、デッドタイムが長くなってしまう。このように、上述の測距システムでは、デッドタイムの短縮と、測距誤差の低減との両立が困難である。
　本技術はこのような状況に鑑みて生み出されたものであり、光の往復時間から距離を求める光検出装置、および、測距システムにおいて、デッドタイムを短縮しつつ、測距誤差を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、アバランシェフォトダイオードと、アバランシェフォトダイオードのカソードおよびアノードの一方の端子の電圧に応じた入力電圧と所定の閾値電圧との比較結果に基づいて出力信号を出力する論理ゲートと、上記入力電圧を制限する電圧制限トランジスタと、上記電圧制限トランジスタよりゲート酸化膜の膜厚が薄く、所定のパルス信号に従って上記アバランシェフォトダイオードに充電電流を供給する急速充電トランジスタと、上記出力信号に基づいて上記パルス信号を生成して上記急速充電トランジスタに供給するパルス生成部とを具備する光検出装置である。これにより、デッドタイムが短くなり、測距誤差が低減するという作用をもたらす。
　また、この第１の側面において、上記論理ゲートは、直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備えてもよい。これにより、入力電圧が反転されるという作用をもたらす。
　また、この第１の側面において、上記急速充電トランジスタは、上記ｐＭＯＳトランジスタおよび上記ｎＭＯＳトランジスタよりもゲート酸化膜の膜厚が薄くてもよい。これにより、論理ゲート内のトランジスタの耐圧が高くなるという作用をもたらす。
　また、この第１の側面において、上記急速充電トランジスタおよび上記ｐＭＯＳトランジスタは、上記ｎＭＯＳトランジスタよりもゲート酸化膜の膜厚が薄く、上記急速充電トランジスタおよび上記電圧制限トランジスタは、所定の電源電圧と上記論理ゲートの入力端子との間に直列に接続され、上記ｐＭＯＳトランジスタのゲートは、上記急速充電トランジスタおよび上記電圧制限トランジスタの接続ノードに接続され、上記ｎＭＯＳトランジスタのゲートは、上記入力電圧のノードに接続されてもよい。これにより、ゲート容量が低減するという作用をもたらす。
　また、この第１の側面において、所定の制御信号に従って上記アバランシェフォトダイオードのアバランシェ増倍を停止させる強制クウェンチトランジスタをさらに具備してもよい。これにより、不要光のアバランシェ増倍が回避されるという作用をもたらす。
　また、この第１の側面において、定電流源をさらに具備し、上記急速充電トランジスタおよび上記電圧制限トランジスタは、所定の電源電圧と上記論理ゲートの入力端子との間に直列に接続され、上記定電流源は、上記電源電圧と上記電圧制限トランジスタとの間において上記急速充電トランジスタと並列に接続されてもよい。これにより、誤検出が防止されるという作用をもたらす。
　また、この第１の側面において、上記一方の端子と上記論理ゲートの入力端子との間に挿入された抵抗をさらに具備してもよい。これにより、デッドタイムが短くなるという作用をもたらす。
　また、この第１の側面において、上記一方の端子は、カソードであり、上記急速充電トランジスタおよび上記電圧制限トランジスタの両方の極性はＰ型であってもよい。これにより、カソード電圧の変動に応じて出力信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記一方の端子は、アノードであり、上記急速充電トランジスタおよび上記電圧制限トランジスタの両方の極性はＮ型であってもよい。これにより、アノード電圧の変動に応じて出力信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記アバランシェフォトダイオード、上記論理ゲート、上記電圧制限トランジスタと、上記急速充電トランジスタおよびパルス生成部は、二次元格子状に配列された複数の画素のそれぞれに配置されてもよい。これにより、画素ごとに出力信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記アバランシェフォトダイオードは、所定の受光基板に配置され、上記論理ゲート、上記電圧制限トランジスタ、上記急速充電トランジスタおよびパルス生成部は、所定のロジック基板に配置されてもよい。これにより、画素の感度が向上するという作用をもたらす。
　また、この第１の側面において、上記アバランシェフォトダイオードは、所定の受光基板に配置され、上記論理ゲート、上記電圧制限トランジスタ、上記急速充電トランジスタおよびパルス生成部を配置した読出し回路のうち上記急速充電トランジスタよりゲート酸化膜が厚いトランジスタは、所定の高耐圧基板に配置され、上記読出し回路の残りは、所定のロジック基板に配置されてもよい。これにより、画素の微細化が容易になるという作用をもたらす。
　また、この第１の側面において、定電流源と、所定電圧に応じたクランプ電圧を上記電圧制限トランジスタのゲートに供給するクランプ電圧生成回路とをさらに具備し、上記急速充電トランジスタおよび上記電圧制限トランジスタは、所定電圧と上記論理ゲートの入力端子との間に直列に接続され、上記定電流源は、上記所定電圧と上記電圧制限トランジスタとの間において上記急速充電トランジスタと並列に接続されてもよい。これにより、振幅が一定になるという作用をもたらす。
　また、この第１の側面において、上記クランプ電圧生成回路は、上記定電流源および上記電圧制限トランジスタの接続ノードの電圧の固定値と所定の参照電圧との差分に応じた電圧を上記クランプ電圧として出力するオペアンプと、上記出力されたクランプ電圧から上記固定値を生成して上記オペアンプに帰還させる帰還部とを備えてもよい。これにより、負帰還回路によりクランプ電圧が生成されるという作用をもたらす。
　また、この第１の側面において、上記クランプ電圧生成回路は、電流源トランジスタと、上記電流源トランジスタと上記所定電圧との間に挿入された抵抗素子とをさらに備え、上記抵抗素子および上記電流源トランジスタの接続ノードの電圧が上記参照電圧として上記オペアンプに入力されてもよい。これにより、抵抗値に応じた参照電圧が生成されるという作用をもたらす。
　また、この第１の側面において、上記クランプ電圧生成回路は、一対の抵抗素子と、上記一対の抵抗素子のそれぞれの抵抗率の比に応じた電圧を上記参照電圧として生成する参照電圧生成部とをさらに備えてもよい。これにより、抵抗値Ｒの温度特性の影響がキャンセルされるという作用をもたらす。
　また、この第１の側面において、上記クランプ電圧生成回路は、上記定電流源および上記電圧制限トランジスタの接続ノードの電圧の固定値と所定の参照電圧との差分に応じた出力電圧を出力するオペアンプと、上記出力電圧から上記固定値を生成して上記オペアンプに帰還させる帰還部と上記オペアンプの出力端子と上記電圧制限トランジスタのゲートとの間に挿入された第１の電圧バッファとをさらに備えてもよい。これにより、ループの周波数特性の悪化が抑制されるという作用をもたらす。
　また、この第１の側面において、上記クランプ電圧生成回路は、上記オペアンプの出力端子と上記帰還部との間に挿入された第２のバッファをさらに備えてもよい。これにより、ゲインの誤差が補正されるという作用をもたらす。
　また、本技術の第２の側面は、アバランシェフォトダイオードと、アバランシェフォトダイオードのカソードおよびアノードの一方の端子の電圧に応じた入力電圧と所定の閾値電圧との比較結果に基づいて出力信号を出力する論理ゲートと、上記入力電圧を制限する電圧制限トランジスタと、上記電圧制限トランジスタよりゲート酸化膜の膜厚が薄く、所定のパルス信号に従って上記アバランシェフォトダイオードに充電電流を供給する急速充電トランジスタと、上記出力信号に基づいて上記パルス信号を生成して上記急速充電トランジスタに供給するパルス生成部と、上記出力信号を処理する信号処理部とを具備する測距システムである。これにより、測距システムにおいてデッドタイムが短くなり、測距誤差が低減するという作用をもたらす。
　また、本技術の第２の側面は、アバランシェフォトダイオードと、アバランシェフォトダイオードのカソードおよびアノードの一方の端子である第１端子に接続され、出力信号を出力する論理ゲートと、上記出力信号に基づいて所定のパルス信号を生成するパルス生成部と上記第１端子に接続された第１のトランジスタと、上記第１のトランジスタよりゲート酸化膜の膜厚が薄く、ゲートが上記パルス信号を受ける第２のトランジスタと、を具備し、上記第１のトランジスタおよび上記第２のトランジスタは上記第１端子と所定の固定電位との間で直列に接続されている、光検出装置である。これにより、デッドタイムが短くなり、測距誤差が低減するという作用をもたらす。
本技術の第１の実施の形態における測距システムの一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるスタンバイスイッチを追加した画素の一構成例を示す回路図である。 本技術の第１の実施の形態における画素の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の動作の一例を示すフローチャートである。 本技術の第２の実施の形態における画素の一構成例を示す回路図である。 本技術の第２の実施の形態における画素の動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における画素の一構成例を示す回路図である。 本技術の第４の実施の形態における画素の一構成例を示す回路図である。 本技術の第５の実施の形態における画素の動作の一例を示すフローチャートである。 本技術の第６の実施の形態における画素の一構成例を示す回路図である。 本技術の第７の実施の形態における画素の一構成例を示す回路図である。 本技術の第８の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第８の実施の形態における画素の一構成例を示す回路図である。 本技術の第９の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第９の実施の形態における画素の一構成例を示す回路図である。 本技術の第１０の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１０の実施の形態におけるクランプ電圧生成回路および画素の一構成例を示す回路図である。 本技術の第１０の実施の形態におけるフロントエンドの伝搬遅延時間について説明するための図である。 本技術の第１０の実施の形態における伝搬遅延時間のミスマッチについて説明するための図である。 本技術の第３の実施形態と第１０の実施の形態とのそれぞれの入力電圧の変動の一例を示すグラフである。 本技術の第１０の実施の形態の第１の変形例におけるクランプ電圧生成回路および画素の一構成例を示す回路図である。 本技術の第１０の実施の形態の第２の変形例における固体撮像素子の一構成例を示すブロック図である。 本技術の第１０の実施の形態の第３の変形例におけるクランプ電圧生成回路および画素の一構成例を示す回路図である。 本技術の第１０の実施の形態の第４の変形例におけるクランプ電圧生成回路および画素の一構成例を示す回路図である。 本技術の第１０の実施の形態の第５の変形例におけるクランプ電圧生成回路および画素の一構成例を示す回路図である。 本技術の第１０の実施の形態の第６の変形例におけるクランプ電圧生成回路の一構成例を示す回路図である。 本技術の第１０の実施の形態の第７の変形例におけるクランプ電圧生成回路および画素の一構成例を示す回路図である。 本技術の第１０の実施の形態の第８の変形例におけるクランプ電圧生成回路および画素の一構成例を示す回路図である。 本技術の第１０の実施の形態の第９の変形例における固体撮像素子の一構成例を示すブロック図である。 本技術の第１０の実施の形態の第９の変形例におけるモニター画素の一構成例を示す回路図である。 本技術の第１０の実施の形態の第９の変形例におけるイメージング画素の一構成例を示す回路図である。 本技術の第１０の実施の形態の第９の変形例における制御部の一構成例を示す回路図である。 本技術の第１０の実施の形態の第１０の変形例におけるクランプ電圧生成回路および画素の一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（薄膜の急速充電トランジスタを配置する例）
　２．第２の実施の形態（強制クウェンチトランジスタ、薄膜の急速充電トランジスタを配置する例）
　３．第３の実施の形態（薄膜の急速充電トランジスタを配置し、定電流源を並列に接続する例）
　４．第４の実施の形態（薄膜の急速充電トランジスタを配置し、抵抗を挿入する例）
　５．第５の実施の形態（薄膜の急速充電トランジスタを配置し、充電開始から一定時間後に充電を終了させる例）
　６．第６の実施の形態（薄膜の急速充電トランジスタを配置し、インバータ内に薄膜、厚膜のトランジスタを配置する例）
　７．第７の実施の形態（薄膜の急速充電トランジスタを配置し、ＳＰＡＤのアノードをインバータに接続する例）
　８．第８の実施の形態（２枚の基板のいずれかに薄膜の急速充電トランジスタを配置する例）
　９．第９の実施の形態（３枚の基板のいずれかに薄膜の急速充電トランジスタを配置する例）
　１０．第１０の実施の形態（薄膜の急速充電トランジスタを配置し、電源電圧に応じたクランプ電圧を生成する例）
　１１．移動体への応用例
　＜１．第１の実施の形態＞
　［測距システムの構成例］
　図１は、本技術の第１の実施の形態における測距システム１００の一構成例を示すブロック図である。この測距システム１００は、物体までの距離を測定するものであり、発光源１１０、タイミング生成部１２０および固体撮像素子２００を備える。測距システム１００は、スマートフォン、パーソナルコンピュータや車載機器などに搭載され、距離を測定するために用いられる。
　タイミング生成部１２０は、発光源１１０および固体撮像素子２００を同期して動作させるためのタイミング信号を生成するものである。このタイミング生成部１２０は、タイミング信号として、所定周波数（１００メガヘルツ乃至１０ギガヘルツなど）のクロック信号ＣＬＫｐを生成し、固体撮像素子２００に信号線１２９を介して供給する。また、タイミング生成部１２０は、クロック信号ＣＬＫｐと同期して生成されたクロック信号ＣＬＫｄを発光源１１０に信号線１２８を介して供給する。クロック信号ＣＬＫｄの周波数は、クロック信号ＣＬＫｐの１／Ｎ（Ｎは、整数）である。
　発光源１１０は、タイミング生成部１２０からのクロック信号ＣＬＫｄに同期して間欠光を照射光として供給するものである。例えば、照射光として近赤外光などが用いられる。
　固体撮像素子２００は、照射光に対する反射光を受光し、クロック信号ＣＬＫｄの示す発光タイミングから反射光を受光したタイミングまでの往復時間を測定するものである。この固体撮像素子２００は、物体までの距離を往復時間から算出し、その距離を示す距離データを生成して出力する。なお、固体撮像素子２００は、特許請求の範囲に記載の光検出装置の一例である。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、制御回路２１０、画素アレイ部２２０および信号処理部２３０を備える。画素アレイ部２２０には、複数の画素３００が二次元格子状に配列される。また、固体撮像素子２００内の回路や素子は、例えば、単一の半導体基板に配置される。
　制御回路２１０は、タイミング生成部１２０からのクロック信号ＣＬＫｐに基づいて画素アレイ部２２０内の画素３００のそれぞれを制御するものである。
　信号処理部２３０は、画素３００からの信号とクロック信号ＣＬＫｐとに基づいて画素３００ごとに往復時間を測定し、距離を算出するものである。この信号処理部２３０は、距離を示す距離データを測距点に対応する画素群ごとに生成し、それらを外部に出力する。なお、信号処理部２３０は、画素アレイ部２２０内に配置されても構わないし、画素アレイ部２２０の外に配置されても構わない。
　［画素の構成例］
　図３は、本技術の第１の実施の形態における画素３００の一構成例を示す回路図である。この画素３００は、読出し回路３１０およびＳＰＡＤ３３０を備える。また、読出し回路３１０は、急速充電トランジスタ３１１、電圧制限トランジスタ３１２、インバータ３２０、パルス生成部３１３を備える。急速充電トランジスタ３１１および電圧制限トランジスタ３１２として、例えば、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタが用いられる。
　ＳＰＡＤ３３０は、入射光に対する光電変換により電荷（電子など）を生成し、アバランシェ増倍してカソードから出力するものである。ＳＰＡＤ３３０のアノードとカソードとの間には、アバランシェ降伏するときの降伏電圧よりも絶対値が大きな逆バイアスが印加されている。逆バイアスと降伏電圧との差分は、超過バイアスと呼ばれる。電圧制限トランジスタ３１２を配置しない場合、光子が入射すると、ＳＰＡＤ３３０のカソード電圧Ｖｃａは超過バイアスの分だけ降下する。なお、ＳＰＡＤ３３０は、特許請求の範囲に記載のアバランシェフォトダイオードの一例である。
　急速充電トランジスタ３１１および電圧制限トランジスタ３１２は、急速充電トランジスタ３１１を電源側として、電源電圧ＶＤＤとＳＰＡＤ３３０のカソードとの間において直列に接続される。また、ＳＰＡＤ３３０のアノードには、逆バイアス電圧ＶＳＰＡＤが印加される。電圧制限トランジスタ３１２およびＳＰＡＤ３３０の接続ノードは、インバータ３２０の入力端子に接続される。なお、急速充電トランジスタ３１１は、特許請求の範囲に記載の第２のトランジスタの一例である。電圧制限トランジスタ３１２は、特許請求の範囲に記載の第１のトランジスタの一例である。
　急速充電トランジスタ３１１は、パルス生成部３１３からのパルス信号ＰＳＷに従って、ＳＰＡＤ３３０に充電電流Ｉｄを供給するものである。また、急速充電トランジスタ３１１のゲート酸化膜の膜厚は、電圧制限トランジスタ３１２、インバータ３２０内のトランジスタよりも薄い。同図において、太線は、ゲート酸化膜が比較的厚いことを意味する。
　電圧制限トランジスタ３１２は、インバータ３２０の入力電圧（言い換えれば、カソード電圧Ｖｃａ）を所定の下限値以上に制限するものである。この電圧制限トランジスタ３１２のゲートには、所定のバイアス電圧ＶＮＥＴ２が供給される。このバイアス電圧ＶＮＥＴ２には、例えば、次の式を満たす値が設定される。
　　ＶＤＤ－（ＶＮＥＴ２－Ｖｔｈｐ）＜（薄膜耐圧）
上式においてＶｔｈｐは、電圧制限トランジスタ３１２の閾値電圧である。また、薄膜耐圧は、急速充電トランジスタ３１１のソース－ドレイン間の耐圧を示す。ここで、耐圧は、パンチスルー現象が生じるときの電圧である。
　例えば、電源電圧ＶＤＤに１ボルト（Ｖ）、バイアス電圧ＶＮＥＴ２に－１ボルト（Ｖ）が設定される。また、逆バイアス電圧ＶＳＰＡＤに－２２ボルト（Ｖ）が設定され、接地電圧ＧＮＤに０ボルト（Ｖ）が設定される。
　光子の入射に応じてカソード電圧Ｖｃａが低下した際、そのカソード電圧Ｖｃａに応じて電圧制限トランジスタ３１２のソースの電圧も低下する。そして、ゲート－ソース間の電圧が閾値電圧Ｖｔｈｐ以下になったときに電圧制限トランジスタ３１２がオフ状態に遷移する。このため、カソード電圧Ｖｃａは、電圧制限トランジスタ３１２がオフ状態になるときの値未満に低下しない。その値を下限値とすると、電圧制限トランジスタ３１２によりカソード電圧Ｖｃａは、下限値以上に制限される。
　インバータ３２０は、入力電圧（カソード電圧Ｖｃａ）と、所定の閾値電圧との比較結果に基づいて出力信号ＯＵＴをパルス生成部３１３および信号処理部２３０に出力するものである。カソード電圧Ｖｃａが閾値電圧以下の場合にハイレベルの出力信号ＯＵＴが出力され、カソード電圧Ｖｃａが閾値電圧より高い場合にローレベルの出力信号ＯＵＴが出力される。なお、インバータ３２０の代わりに、アンプを設けることもできる。インバータ３２０は、特許請求の範囲に記載の論理ゲートの一例である。
　また、インバータ３２０は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間において直列に接続されたｐＭＯＳトランジスタ３２１およびｎＭＯＳ（n-channel MOS）トランジスタ３２２を備える。これらのｐＭＯＳトランジスタ３２１およびｎＭＯＳトランジスタ３２２のゲートがインバータ３２０の入力端子に該当し、それらのトランジスタの接続ノードがインバータ３２０の出力端子に該当する。また、ｐＭＯＳトランジスタ３２１およびｎＭＯＳトランジスタ３２２のゲート酸化膜は、急速充電トランジスタ３１１よりも厚い。
　パルス生成部３１３は、出力信号ＯＵＴに基づいてパルス信号ＰＳＷを生成して急速充電トランジスタのゲートに供給するものである。このパルス生成部３１３は、カソード電圧Ｖｃａが下限値まで達したときにパルス信号ＰＳＷをハイレベルからローレベルにする。例えば、出力信号ＯＵＴが立ち上がってから遅延時間ｄｔ１が経過したときにカソード電圧Ｖｃａが下限値まで低下する場合、その時点でパルス生成部３１３は、パルス信号ＰＳＷをローレベルにする。これにより、急速充電トランジスタ３１１による充電が開始される。
　充電開始後、カソード電圧Ｖｃａが充電完了時の電圧に達したときにパルス生成部３１３は、パルス信号ＰＳＷをローレベルからハイレベルにする。例えば、出力信号ＯＵＴが立ち下がってから遅延時間ｄｔ２が経過したときに充電が完了する場合、その時点でパルス生成部３１３は、パルス信号ＰＳＷをハイレベルにする。
　同図に例示した回路構成により、画素３００に光子が入射すると、ＳＰＡＤ３３０は、その光子を光電変換した電荷をアバランシェ増倍し、光電流を生成する。この光電流に応じてＳＰＡＤ３３０のカソード電圧Ｖｃａが降下する。そして、カソード電圧Ｖｃａが閾値電圧以下になると、インバータ３２０の出力信号ＯＵＴが反転する。これにより、光子の入射が検出される。
　また、電圧制限トランジスタ３１２は、インバータ３２０の入力電圧（カソード電圧Ｖｃａ）を所定の下限値以上に制限する。その下限値までカソード電圧Ｖｃａが低下すると、パルス生成部３１３は、パルス信号ＰＳＷをローレベルにして急速充電トランジスタ３１１に充電を開始させる。そして、充電が完了したときにパルス生成部３１３は、パルス信号ＰＳＷをハイレベルにして充電を終了させる。
　なお、図４に例示するように、画素３００の機能を停止させるスタンバイスイッチ３１４を急速充電トランジスタ３１１のソースと電源電圧ＶＤＤとの間に追加することもできる。このスタンバイスイッチ３１４は、急速充電トランジスタ３１１のドレインと電圧制限トランジスタ３１２との間に挿入することもできる。スタンバイスイッチ３１４は、制御回路２１０からの制御信号ＳＴＢに従って開閉する。出荷前のテストなどにおいて、必要に応じて、全画素のスタンバイスイッチ３１４を開状態にして全画素を停止させることができる。
　図５は、本技術の第１の実施の形態における画素３００の動作の一例を示すタイミングチャートである。タイミングＴ０の直前において光子が入射すると、カソード電圧Ｖｃａは、初期状態の電圧ＶＩＮＩから降下を開始し、タイミングＴ０でインバータ３２０の閾値電圧Ｖｔｈ以下となる。このとき、出力信号ＯＵＴは、ローレベルからハイレベルに反転する。
　パルス生成部３１３は、出力信号ＯＵＴの立ち上がったタイミングＴ０から遅延時間ｄｔ１が経過したタイミングＴ１でパルス信号ＰＳＷをハイレベルからローレベルにする。この遅延時間ｄｔ１は、その時間の経過時にカソード電圧Ｖｃａが下限値ＶＬＩＭに達する値に設定される。パルス信号ＰＳＷの立下りにより急速充電トランジスタ３１１は、オフ状態からオン状態に遷移し、充電電流Ｉｄの供給を開始する。
　充電によりカソード電圧Ｖｃａが上昇し、タイミングＴ２でインバータ３２０の閾値電圧Ｖｔｈより高くなる。このとき、出力信号ＯＵＴは、ハイレベルからローレベルに反転する。
　パルス生成部３１３は、出力信号ＯＵＴの立ち下がったタイミングＴ２から遅延時間ｄｔ２が経過したタイミングＴ３でパルス信号ＰＳＷをローレベルからハイレベルにする。この遅延時間ｄｔ２は、その時間の経過時に充電が完了する（言い換えれば、カソード電圧ＶｃａがＶＩＮＩになる）値に設定される。タイミングＴ０からＴ３までの期間は、画素３００が光子の入射に反応することができず、この期間は、デッドタイムと呼ばれる。
　ここで、急速充電トランジスタ３１１のゲート酸化膜の膜厚を電圧制限トランジスタ３１２と同等にした構成を第１の比較例として想定する。この第１の比較例では、急速充電トランジスタ３１１のオン抵抗の上昇により電圧制限トランジスタ３１２のソース電圧が低くなり、電流駆動力が低下してしまう。これにより、充電速度が遅くなり、デッドタイムが長くなってしまう。同図における点線の斜線は、比較例のカソード電圧Ｖｃａの軌跡を示す。
　これに対して、図３では急速充電トランジスタ３１１のゲート酸化膜を薄くしたため、第１の比較例より急速充電トランジスタ３１１のオン抵抗を低下させて電圧制限トランジスタ３１２のソース電圧を電源電圧ＶＤＤと同程度まで高くすることができる。これにより、第１の比較例よりも電流駆動力を向上させて充電速度を速くし、デッドタイムを短縮することができる。また、急速充電トランジスタ３１１の薄膜化により、第１の比較例よりも読出し回路３１０の実装面積を小さくすることができる。
　次に、特許文献１に記載のように、充電用のトランジスタと、電圧制限用のトランジスタとを電源電圧ＶＤＤおよびＳＰＡＤ３３０の間に直列に接続し、それらのトランジスタの接続ノードをインバータ３２０の入力端子に接続した構成の第２の比較例を想定する。この第２の比較例（特許文献１）では、パルス生成部３１３が設けられておらず、充電用のトランジスタのゲートには、一定の電圧が印加される。
　第２の比較例では、デッドタイム短縮のために充電電流を大きくすると、測距誤差が増大するおそれがある。充電電流の増大に伴って、電圧制限用のトランジスタのオン抵抗に応じた接続ノード（インバータ３２０の入力電圧）の電圧の上昇量が大きくなり、充電完了前にインバータ３２０の出力が立ち下がってしまうことがあるためである。
　これに対して、図３では、ＳＰＡＤ３３０のカソードにインバータ３２０の入力端子を接続したため、充電電流を増大しても電圧制限トランジスタ３１２のオン抵抗により、インバータ３２０の入力電圧（カソード電圧Ｖｃａ）が上昇することがない。このため、入力電圧の上昇による誤検出を防止することができる。
　また、パルス生成部３１３は、パルス信号ＰＳＷの立下りから遅延時間ｄｔ１の経過後に急速充電を開始させ、充電完了後に急速充電を終了させている。これにより、常に充電電流を流す第２の比較例と比較して、カソード電圧Ｖｃａの降下速度を速くし、カソード電圧Ｖｃａの降下量を大きくすることができる。カソード電圧Ｖｃａの降下速度を速くすることにより、デッドタイムを短くすることができ、カソード電圧Ｖｃａの降下量を大きくすることにより、光子の入射の誤検出を防止することができる。この結果、デッドタイムの短縮と、測距誤差の低減とを両立することができる。
　［信号処理部の構成例］
　図６は、本技術の第１の実施の形態における信号処理部２３０の一構成例を示すブロック図である。この信号処理部２３０は、列ごと、または、所定数の画素毎にＴＤＣ（Time-to-Digital Converter）２３１および距離計算部２３２を備える。
　ＴＤＣ２３１は、クロック信号ＣＬＫｐの示す発光タイミングから、対応する列からの出力信号ＯＵＴの立上り（すなわち、受光タイミング）までの時間を計測するものである。このＴＤＣ２３１は、測定した時間を示すデジタル信号を距離計算部２３２に供給する。
　距離計算部２３２は、ＴＤＣ結果毎にヒストグラムを蓄積するものである。この距離計算部２３２は、クロック信号ＣＬＫｐよりも低い周波数の周期ごとに、その周期内でＴＤＣ２３１により計測されたヒストグラムを出力する。なお、距離計算部２３２は、次の式を用いて距離Ｄを算出し、その距離Ｄを示す距離データを出力することもある。
　　Ｄ＝（ｃ×ｄｔ０）／２
上式において、ｃは光速であり、単位は、メートル毎秒（ｍ／ｓ）である。また、距離Ｄの単位は、例えば、メートル（ｍ）であり、往復時間ｄｔ０の単位は、例えば、秒（ｓ）である。
　なお、画素アレイ部２２０内に信号処理部２３０を配置することもできる。この場合には、所定数（４個など）の画素３００ごとに、その下部にＴＤＣ２３１が配置される。
　［画素の動作例］
　図７は、本技術の第１の実施の形態における画素３００の動作の一例を示すフローチャートである。この動作は、測距システム１００が測距を行うときに開始される。画素３００内のパルス生成部３１３は、出力信号ＯＵＴに基づいて、カソード電圧Ｖｃａが下限値ＶＬＩＭまで低下したか否かを判断する（ステップＳ９０１）。例えば、出力信号ＯＵＴが立ち上がってから遅延時間ｄｔ１が経過したときにカソード電圧Ｖｃａが下限値ＶＬＩＭまで低下したと判断される。
　カソード電圧Ｖｃａが下限値ＶＬＩＭまで低下していない場合（ステップＳ９０１：Ｎｏ）、パルス生成部３１３は、ステップＳ９０１以降を繰り返す。一方、カソード電圧Ｖｃａが下限値ＶＬＩＭまで低下した場合（ステップＳ９０１：Ｙｅｓ）、パルス生成部３１３は、パルス信号により急速充電トランジスタ３１１をオンにし、急速充電トランジスタ３１１は急速充電を開始する（ステップＳ９０２）。
　そして、パルス生成部３１３は、出力信号ＯＵＴに基づいて、カソード電圧Ｖｃａが電圧ＶＩＮＩまで上昇（言い換えれば、充電が完了）したか否かを判断する（ステップＳ９０３）。例えば、出力信号ＯＵＴが立ち下がってから遅延時間ｄｔ２が経過したときに充電が完了したと判断される。
　カソード電圧ＶｃａがＶＩＮＩまで上昇していない場合（ステップＳ９０３：Ｎｏ）、パルス生成部３１３は、ステップＳ９０１以降を繰り返す。一方、カソード電圧ＶｃａがＶＩＮＩまで上昇した場合（ステップＳ９０３：Ｙｅｓ）、パルス生成部３１３は、パルス信号により急速充電トランジスタ３１１をオフにし、急速充電トランジスタ３１１は急速充電を終了する（ステップＳ９０４）。ステップＳ９０４の後に画素３００は、ステップＳ９０１以降を繰り返す。
　このように本技術の第１の実施の形態によれば、パルス生成部３１３が出力信号ＯＵＴに基づいてパルス信号ＰＳＷを生成し、急速充電を開始、終了させる。このため、常に充電電流を流す第２の比較例と比較して、カソード電圧Ｖｃａの降下速度を速くし、カソード電圧Ｖｃａの降下量を大きくすることができる。これにより、デッドタイムの短縮と、測距誤差の低減とを両立することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、画素３００は、アバランシェ増倍により入射光を検出していたが、不要光によるアバランシェ増倍の抑制が困難である。この第２の実施の形態の固体撮像素子２００は、強制的にアバランシェ増倍を停止させる（言い換えれば、クウェンチを行う）点において第１の実施の形態と異なる。
　図８は、本技術の第２の実施の形態における画素３００の一構成例を示す回路図である。この第２の実施の形態の画素３００は、読出し回路３１０内に強制クウェンチトランジスタ３１５がさらに設けられる点において第１の実施の形態と異なる。強制クウェンチトランジスタ３１５として、例えば、急速充電トランジスタ３１１よりもゲート酸化膜が厚いｎＭＯＳトランジスタが用いられる。
　強制クウェンチトランジスタ３１５は、制御信号ＶＧに従ってＳＰＡＤ３３０のアバランシェ増倍を停止させるものである。この強制クウェンチトランジスタ３１５のドレインは、インバータ３２０の入力端子に接続され、ソースにはバイアス電圧ＶＮＥＧが印加される。また、強制クウェンチトランジスタ３１５のゲートには、制御信号ＶＧが入力される。バイアス電圧ＶＮＥＧには、例えば、－２ボルト（Ｖ）が設定される。制御信号ＶＧは、例えば、制御回路２１０により生成される。
　図９は、本技術の第２の実施の形態における画素３００の動作の一例を示すタイミングチャートである。
　例えば、タイミングＴ０乃至Ｔ２の期間内に、発光源１１０からの漏れ光など、検出対象の反射光以外の不要光が生じるものとする。この場合、制御回路２１０は、その期間内に制御信号ＶＧをハイレベルにする。これにより、カソード電圧Ｖｃａは、光子の入射の有無に関わらず、下限値ＶＬＩＭまで降下してアバランシェ増倍が停止する。すなわち、強制的にクウェンチされる。
　一方、強制クウェンチトランジスタ３１５を配置しない第１の実施の形態では、タイミングＴ０乃至Ｔ２の期間内のタイミングＴ１で不要光が入射すると、その不要光に起因するアバランシェ増倍によってカソード電圧Ｖｃａが降下してしまう。同図における点線の曲線は、第１の実施の形態のカソード電圧Ｖｃａの軌跡を示す。
　これに対して、強制クウェンチトランジスタ３１５を設けた場合、同図に例示するように制御信号ＶＧにより不要光の入射時に画素３００を無効にして不要光によるアバランシェ増倍を回避することができる。これにより、発光源１１０からの照射光の発光間隔を短くして、より短い距離の測定を行うことができる。
　このように本技術の第２の実施の形態によれば、強制クウェンチトランジスタ３１５が強制的にクウェンチを行うため、不要光によるアバランシェ増倍を回避することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、急速充電トランジスタ３１１がオン状態に移行して急速充電を行っていたが、急速充電トランジスタ３１１がオフ状態になり、急速充電が完了すると、ＳＰＡＤ３３０のカソードがハイインピーダンスの状態となってしまう。カソードがハイインピーダンスの状態では、そのカソードに接続されるインバータ３２０の入力端子がフローティングとなる。この結果、アバランシェ増倍が発生しなくても、そのインバータ３２０内の素子のリーク電流によりカソード電圧Ｖｃａが降下して誤検出が生じるおそれがある。この第３の実施の形態の固体撮像素子２００は、定電流源の接続により、ハイインピーダンスの状態を回避した点において第１の実施の形態と異なる。
　図１０は、本技術の第３の実施の形態における画素３００の一構成例を示す回路図である。この第３の実施の形態の画素３００は、読出し回路３１０内に、定電流源３１６がさらに設けられる点において第１の実施の形態と異なる。
　定電流源３１６は、電源電圧ＶＤＤと電圧制限トランジスタ３１２との間において、急速充電トランジスタ３１１に並列に接続される。この定電流源３１６により、ＳＰＡＤ３３０のカソードがハイインピーダンスの状態となることを回避することができる。また、定電流源３１６の供給する定電流の値は、クウェンチを阻害しない程度の小さな値に設定される。これにより、定電流の影響による測距精度の低下を抑制することができる。
　なお、第３の実施の形態に第２の実施の形態を適用することができる。
　このように本技術の第３の実施の形態によれば、急速充電トランジスタ３１１に並列に定電流源３１６を接続したため、ＳＰＡＤ３３０のカソードがハイインピーダンスの状態となることを回避し、誤検出を防止することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、アバランシェ増倍が発生するとカソードに流れる電流が増加し、カソード電圧Ｖｃａが下限値ＶＬＩＭに達すると急速充電トランジスタ３１１が急速充電を開始していた。その急速充電の充電時間は、デッドタイムの短縮のために、短いことが好ましい。この第４の実施の形態の固体撮像素子２００は、抵抗の挿入により充電時間を短縮した点において第１の実施の形態と異なる。
　図１１は、本技術の第４の実施の形態における画素３００の一構成例を示す回路図である。この第４の実施の形態の画素３００は、読出し回路３１０内に、抵抗３１７がさらに設けられる点において第１の実施の形態と異なる。
　抵抗３１７は、ＳＰＡＤ３３０のカソードと、インバータ３２０の入力端子との間に挿入される。この抵抗３１７の挿入により、急速充電の開始時のインバータ３２０の入力電圧を第１の実施の形態よりも高くすることができる。これにより、第１の実施の形態よりも充電時間を短くし、その分デッドタイムを短縮することができる。
　また、抵抗３１７の挿入により、抵抗３１７およびカソード容量からなるローパスフィルタが形成される。このローパスフィルタにより、アバランシェ増倍時に急峻な電流が流れても、カソード電圧Ｖｃａの降下量が少ないため充電に必要な電力を抑制することができる。
　このように本技術の第４の実施の形態によれば、ＳＰＡＤ３３０のカソードと、インバータ３２０の入力端子との間に抵抗３１７を挿入したため、抵抗３１７を挿入しない場合よりも充電時間を短くし、デッドタイムを短縮することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、パルス生成部３１３は、カソード電圧が電圧ＶＩＮＩに達した際に急速充電を終了させていた。しかし、この構成では、急速充電中に再度アバランシェ増倍が生じた際に、そのアバランシェ増倍による放電電流と充電電流とが均衡してカソード電圧Ｖｃａが上昇しなくなるおそれがある。この第５の実施の形態の固体撮像素子２００は、充電開始から一定時間が経過した際にも急速充電を終了させることで意図しない均衡状態を防止する点において第１の実施の形態と異なる。
　図１２は、本技術の第５の実施の形態における画素３００の動作の一例を示すフローチャートである。この第５の実施の形態の画素３００の動作は、パルス生成部３１３がステップＳ９０５をさらに実行する点において第１の実施の形態と異なる。
　急速充電開始（ステップＳ９０２）の後にパルス生成部３１３は、カソード電圧Ｖｃａが電圧ＶＩＮＩまで上昇（充電が完了）したか否かを判断する（ステップＳ９０３）。
　充電が完了していない場合（ステップＳ９０３：Ｎｏ）、パルス生成部３１３は、充電開始から一定時間ｄｔ３が経過したか否かを判断する（ステップＳ９０５）。充電開始から一定時間ｄｔ３が経過していない場合（ステップＳ９０５：Ｎｏ）、パルス生成部３１３は、ステップＳ９０３を繰り返す。
　充電が完了した場合（ステップＳ９０３：Ｙｅｓ）、または、充電開始から一定時間ｄｔ３が経過した場合（ステップＳ９０５：Ｙｅｓ）、パルス生成部３１３は、パルス生成部３１３は、パルス信号により急速充電トランジスタ３１１をオフにする。これにより、急速充電トランジスタ３１１は急速充電を終了する（ステップＳ９０４）。
　同図に例示したように、第５の実施の形態のパルス生成部３１３は、カソード電圧Ｖｃａが電圧ＶＩＮＩまで上昇（充電が完了）した場合、または、充電開始から一定時間ｄｔ３が経過した場合に充電電流の供給を終了させる。これにより、急速充電中に再度アバランシェ増倍が生じ、放電電流と充電電流とが均衡した場合であっても、一定時間経過時に充電電流を停止して放電電流のみにすることができる。この結果、均衡状態から脱して放電電流が流れ、再度クウェンチが行われる。
　なお、第５の実施の形態に第２乃至第４の実施の形態のそれぞれを適用することができる。
　このように、本技術の第５の実施の形態によれば、パルス生成部３１３が、充電開始から一定時間ｄｔ３が経過した場合にも充電電流の供給を終了させるため、放電電流と充電電流との均衡状態を防止することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、ゲート酸化膜が比較的厚いｐＭＯＳトランジスタ３２１およびｎＭＯＳトランジスタ３２２のゲートをＳＰＡＤ３３０のカソードに接続していたが、この構成では、消費電力の削減が困難である。この第６の実施の形態の固体撮像素子２００は、カソードに接続されるゲート容量を低減した点において第１の実施の形態と異なる。
　図１３は、本技術の第６の実施の形態における画素３００の一構成例を示す回路図である。この第６の実施の形態の画素３００は、インバータ３２０の代わりにインバータ３４０を設けた点において第１の実施の形態と異なる。
　インバータ３４０は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間において直列に接続されたｐＭＯＳトランジスタ３４１およびｎＭＯＳトランジスタ３４２を備える。また、急速充電トランジスタ３１１およびｐＭＯＳトランジスタ３４１のゲート酸化膜は、電圧制限トランジスタ３１２およびｎＭＯＳトランジスタ３４２よりも薄い。また、ｐＭＯＳトランジスタ３４１のゲートは、急速充電トランジスタ３１１および電圧制限トランジスタ３１２の接続ノードに接続される。ｎＭＯＳトランジスタ３４２のゲートは、ＳＰＡＤ３３０のカソードに接続される。
　第１の実施の形態と同様にクウェンチがｐＭＯＳトランジスタ３４１により検出され、充電完了がｎＭＯＳトランジスタ３４２により検出される。また、厚膜のｎＭＯＳトランジスタ３４２のゲートのみをカソードに接続するため、カソードに接続されるゲート容量を第１の実施の形態よりも低減することができる。これにより、消費電力を削減することができる。
　なお、第６の実施の形態に第２乃至第５の実施の形態のそれぞれを適用することができる。
　このように本技術の第６の実施の形態によれば、厚膜のｎＭＯＳトランジスタ３４２のゲートのみをカソードに接続したため、カソードに接続されるゲート容量を低減し、消費電力を削減することができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、ＳＰＡＤ３３０のカソードをインバータ３２０の入力端子に接続していたが、アノードを接続することもできる。この第７の実施の形態の固体撮像素子２００は、ＳＰＡＤ３３０のアノードをインバータ３２０の入力端子に接続した点において第１の実施の形態と異なる。
　図１４は、本技術の第７の実施の形態における画素３００の一構成例を示す回路図である。この第７の実施の形態の画素３００は、急速充電トランジスタ３１１、電圧制限トランジスタ３１２およびパルス生成部３１３の代わりに急速充電トランジスタ３５１、電圧制限トランジスタ３５２およびパルス生成部３５３を備える。急速充電トランジスタ３５１および電圧制限トランジスタ３５２として、ｎＭＯＳトランジスタが用いられる。
　急速充電トランジスタ３５１および電圧制限トランジスタ３５２は、急速充電トランジスタ３５１を接地側として、接地電圧ＧＮＤとＳＰＡＤ３３０のアノードとの間において直列に接続される。また、ＳＰＡＤ３３０のカソードには、逆バイアス電圧ＶＳＰＡＤが印加される。電圧制限トランジスタ３５２およびＳＰＡＤ３３０の接続ノードは、インバータ３２０の入力端子に接続される。
　パルス生成部３５３は、カソード電圧Ｖｃａが上限値まで上昇したときにパルス信号ＰＳＷをローレベルからハイレベルにし、充電開始後、アノード電圧Ｖａｎが充電完了時の電圧に降下したときにパルス信号ＰＳＷをハイレベルからローレベルにする。
　また、例えば、電源電圧ＶＤＤに１ボルト（Ｖ）が設定され、バイアス電圧ＶＮＥＴ２に２ボルト（Ｖ）が設定される。また、逆バイアス電圧ＶＳＰＡＤに２３ボルト（Ｖ）が設定され、接地電圧ＧＮＤに０ボルト（Ｖ）が設定される。
　なお、第７の実施の形態に第２乃至第６の実施の形態のそれぞれを適用することができる。
　このように本技術の第７の実施の形態によれば、ＳＰＡＤ３３０のアノードをインバータ３２０の入力端子に接続したため、アノード電圧の上昇に基づいて光子を検出することができる。
　＜８．第８の実施の形態＞
　上述の第１の実施の形態では、固体撮像素子２００内の回路や素子は、例えば、単一の半導体基板に配置していたが、この構成では、ＳＰＡＤの感度の向上が困難になるおそれがある。この第８の実施の形態の固体撮像素子２００は、積層した複数の基板に回路や素子を配置する点において第１の実施の形態と異なる。
　図１５は、本技術の第８の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この第８の実施の形態の固体撮像素子２００は、積層された受光基板２０１およびロジック基板２０３を備える。
　受光基板２０１とロジック基板２０３とは、例えば、Ｃｕ－Ｃｕ接続により電気的に接続される。なお、受光基板２０１とロジック基板２０３とをＡｕ（金）のマイクロバンプにより接続することもできる。
　図１６は、本技術の第８の実施の形態における画素３００の一構成例を示す回路図である。ＳＰＡＤ３３０は、受光基板２０１に配置され、読出し回路３１０はロジック基板２０３に配置される。また、制御回路２１０や信号処理部２３０もロジック基板２０３に配置される。このように、ＳＰＡＤ３３０のみを受光基板２０１に配置することにより、第１の実施の形態よりもＳＰＡＤ３３０の開口率を高くして感度を向上させることができる。この際、画素３００の容量が増大するため、急速充電の必要性が増す。
　なお、第８の実施の形態に第２乃至第７の実施の形態のそれぞれを適用することができる。
　このように本技術の第８の実施の形態によれば、ＳＰＡＤ３３０を受光基板２０１に配置し、読出し回路３１０をロジック基板２０３に配置したため、ＳＰＡＤ３３０の感度を向上させることができる。
　＜９．第９の実施の形態＞
　上述の第８の実施の形態では、読出し回路３１０の全体をロジック基板２０３に配置していたが、この構成では、画素の微細化が困難になるおそれがある。この第９の実施の形態の固体撮像素子２００は、積層した３枚の基板に回路や素子を配置する点において第８の実施の形態と異なる。
　図１７は、本技術の第９の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この第９の実施の形態の固体撮像素子２００は、高耐圧基板２０２をさらに備える点において第８の実施の形態と異なる。
　受光基板２０１と高耐圧基板２０２とは、Ｃｕ－Ｃｕ接続やＡｕマイクロバンプにより電気的に接続される。また、高耐圧基板２０２内にはＴＳＶ（Through Silicon Via）が形成される。同図の斜線部分は、ＴＳＶを示す。このＴＳＶにより、高耐圧基板２０２内の素子とロジック基板２０３とが電気的に接続される。
　図１８は、本技術の第９の実施の形態における画素３００の一構成例を示す回路図である。ＳＰＡＤ３３０は、受光基板２０１に配置され、読出し回路３１０内の素子のうち、ゲート酸化膜が比較的厚いトランジスタ（電圧制限トランジスタ３１２やインバータ３２０内のトランジスタ）は、高耐圧基板２０２内に配置される。残りの回路や素子は、ロジック基板２０３に配置される。
　高耐圧が必要な厚膜のトランジスタ（電圧制限トランジスタ３１２など）を分離して高耐圧基板２０２に配置することにより、サイズの小さな薄膜のトランジスタを形成するためのプロセスをロジック基板２０３で選択することができる。これにより、画素の微細化が容易になる。
　なお、第９の実施の形態に第２乃至第７の実施の形態のそれぞれを適用することができる。また、３枚の基板を積層しているが、４枚以上の基板を積層することもできる。例えば、メモリ基板をさらに追加し、距離データなどを保持するメモリを、そのメモリ基板に配置することができる。
　このように本技術の第９の実施の形態によれば、厚膜の電圧制限トランジスタ３１２などを高耐圧基板２０２に配置し、残りをロジック基板２０３に配置したため、画素の微細化が容易になる。
　＜１０．第１０の実施の形態＞
　上述の第３の実施の形態では、定電流源３１６を追加し、電圧制限トランジスタ３１２のゲートに一定の電圧を供給していた。しかし、この構成では、電圧制限トランジスタの閾値電圧のＰＶＴ（Process, Voltage, and Temperature）ばらつきにより、読出し回路３１０（言い換えれば、フロントエンド）の伝搬遅延時間にミスマッチが生じるおそれがある。ここで、ミスマッチは、物体までの距離が同一の条件下で、閾値電圧のＰＶＴばらつきに起因して伝搬遅延時間がばらつくことを意味する。この第１０の実施の形態の固体撮像素子２００は、電源電圧に応じたクランプ電圧を生成する点において第３の実施の形態と異なる。
　図１９は、本技術の第１０の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第１０の実施の形態の固体撮像素子２００は、クランプ電圧生成回路３６０をさらに備える点において第３の実施の形態と異なる。
　図２０は、本技術の第１０の実施の形態におけるクランプ電圧生成回路３６０および画素３００の一構成例を示す回路図である。第１０の実施の形態の画素３００の回路構成は、図１０に例示した第３の実施の形態の画素３００と同一である。この画素３００内の定電流源３１６および電圧制限トランジスタ３１２の接続ノードの電圧を入力電圧Ｖｉｎとする。
　また、クランプ電圧生成回路３６０は、抵抗素子３６１、電流源トランジスタ３６２、オペアンプ３６３および帰還部３７０を備える。帰還部３７０は、定電流源３７１およびｐＭＯＳトランジスタ３７２を備える。
　定電流源３７１およびｐＭＯＳトランジスタ３７２は、電源電圧ＶＤＤと電源電圧ＶＤＤＬより低い基準電圧ＶＲＬとの間において直列に接続される。定電流源３７１は、定電流源３１６と同一の特性を有する電流源である。ｐＭＯＳトランジスタ３７２は、電圧制限トランジスタ３１２と同じ特性を有するトランジスタである。この回路構成により、定電流源３７１およびｐＭＯＳトランジスタ３７２の接続ノードの電圧は、入力電圧Ｖｉｎの下限の固定値であるＶｉｎ'となる。この接続ノードの電圧（Ｖｉｎ'）は、オペアンプ３６３の反転入力端子（－）に入力される。
　抵抗素子３６１および電流源トランジスタ３６２は、電源電圧ＶＤＤと電源電圧ＶＤＤＬより低い基準電圧ＶＲＬとの間において直列に接続される。電流源トランジスタ３６２のゲートには、所定のバイアス電圧Ｖｂが印加される。抵抗素子３６１および電流源トランジスタ３６２の接続ノードの電圧は、参照電圧Ｖｒｅｆとしてオペアンプ３６３の非反転入力端子（＋）に入力される。
　電流源トランジスタ３６２は、バイアス電圧Ｖｂに応じた電流Ｉｒｅｆを生成する。抵抗素子３６１の抵抗値をＲとすると、参照電圧Ｖｒｅｆは、次の式により表される。
　　Ｖｒｅｆ＝ＶＤＤ－Ｒ×Ｉｒｅｆ　　　　　　　　　　・・・式１
上式において、参照電圧Ｖｒｅｆおよび電源電圧ＶＤＤの単位は、例えば、ボルト（Ｖ）であり、抵抗値Ｒの単位はオーム（Ω）である。電流Ｉｒｅｆの単位は、例えば、アンペア（Ａ）である。
　オペアンプ３６３は、参照電圧Ｖｒｅｆと固定値Ｖｉｎ'との差分に応じた電圧をクランプ電圧ＶＣＬＡＭＰとして出力するものである。このクランプ電圧ＶＣＬＡＭＰは、ｐＭＯＳトランジスタ３７２のゲートと、画素アレイ部２２０内の画素３００のそれぞれの電圧制限トランジスタ３１２のゲートとに供給される。また、オペアンプ３６３の仮想接地および式１より、次の式が成立する。
　　Ｖｉｎ'＝Ｖｒｅｆ
　　　　　　＝ＶＤＤ－Ｒ×Ｉｒｅｆ　　　　　　　　　　・・・式２
　クランプ電圧ＶＣＬＡＭＰは、次の式により表される。
　　ＶＣＬＡＭＰ＝Ｖｉｎ'－ＶｔｈＣＬＡＭＰ　　　　　　　　　・・・式３
上式において、ＶｔｈＣＬＡＭＰは、電圧制限トランジスタ３１２の閾値電圧である。閾値電圧ＶｔｈＣＬＡＭＰの単位は、例えば、ボルト（Ｖ）である。
　上述の回路構成により、帰還部３７０は、クランプ電圧ＶＣＬＡＭＰから固定値Ｖｉｎ'を生成し、オペアンプ３６３に負帰還させる。このため、オペアンプ３６３と帰還部３７０とは、負帰還回路を構成する。負帰還により式２が成立し、固定値Ｖｉｎ'が、電圧制限トランジスタ３１２の閾値電圧のＰＶＴばらつきに依存することがなくなる。また、負帰還回路内のｐＭＯＳトランジスタ３７２の閾値電圧は、電圧制限トランジスタ３１２と同一であるため、その閾値電圧のＰＶＴ依存の影響がキャンセルされる。
　入力電圧Ｖｉｎは、光子の入射に応じて電源電圧ＶＤＤから低下する。そして、入力電圧Ｖｉｎは、固定値Ｖｉｎ'（＝ＶＤＤ－Ｒ×Ｉｒｅｆ）まで低下した際に、式３より、電圧制限トランジスタ３１２がオフ状態に遷移して、その固定値にクランプされる。このため、入力電圧Ｖｉｎの振幅は、Ｒ×Ｉｒｅｆとなり、電源電圧ＶＤＤの変動に関わらず、その振幅の値は一定の値となる。
　次に、第１０の実施の形態にかかる発明の背景について説明する。
　図２１は、本技術の第１０の実施の形態におけるフロントエンドの伝搬遅延時間について説明するための図である。画素３００に光子が入射すると、同図におけるａに例示するように、ＳＰＡＤ３３０から読出し回路３１０を経由してＴＤＣ２３１にパルス信号が供給される。この経路（フロントエンド）の伝搬遅延時間をＴｄｅｌａｙとする。
　ＴＤＣ２３１は、照射光の発光タイミングから、反射光の受光タイミングまでの往復時間を計測する。そして、距離計算部２３２は、同図におけるｂに例示するように、往復時間ごとの反応回数をプロットしたヒストグラムを生成する。
　ＴＤＣ２３１は、フロントエンドで伝搬遅延したパルス信号から往復時間を求めるため、フロントエンド毎の伝搬遅延時間のミスマッチや、そのＰＶＴ依存性は最小限にする必要がある。
　特に、電圧制限トランジスタ３１２がカソード電圧Ｖｃａをクランプする場合は、図２２に例示するように、クランプしない場合よりもカソード電圧Ｖｃａのスルーレートが小さくなる。同図における縦軸は、カソード電圧Ｖｃａを示し、横軸は時間を示す。実線は、クランプする場合のカソード電圧Ｖｃａの軌跡を示し、一点鎖線は、クランプしない場合のカソード電圧Ｖｃａの軌跡を示す。
　電圧制限トランジスタ３１２により入力スルーレートが小さくなると、インバータ３２０の閾値電圧Ｖｔｈがばらつく際に、そのばらつきにより、インバータ３２０の出力が反転するタイミングの変動幅（ミスマッチ）が大きくなってしまう。同図におけるΔｔ０は、クランプしない場合のミスマッチを示し、Δｔ１は、クランプする場合のミスマッチを示す。同図に例示するように、電圧制限トランジスタ３１２によりクランプする際は、特にミスマッチが大きくなるため、その対策が必要になる。
　図２３は、本技術の第３の実施形態と第１０の実施の形態とのそれぞれの入力電圧Ｖｉｎの変動の一例を示すグラフである。同図におけるａは、第３の実施形態における入力電圧Ｖｉｎの変動の一例を示すグラフである。同図におけるｂは、第３の実施形態における入力電圧Ｖｉｎの変動の一例を示すグラフである。同図における縦軸は、入力電圧Ｖｉｎを示し、横軸は時間を示す。
　同図におけるａに例示するように、電圧制限トランジスタ３１２のゲートに固定電圧を印加した第３の実施の形態では、入力電圧Ｖｉｎの下限値は一定となる。このため、電源電圧ＶＤＤが所定の保証範囲内で変動すると、入力電圧Ｖｉｎの振幅も変動する。また、プロセスや温度が変動した際は、電圧制限トランジスタ３１２の閾値電圧がばらつき、下限値が変動する。同図における一点鎖線は、プロセスや温度により閾値電圧がばらついたときの軌跡を示す。電源電圧ＶＤＤ、プロセスや温度により変動する入力電圧Ｖｉｎの振幅のうち最大値をΔＶｂｅｓｔとし、最小値をΔＶｗｏｒｓｔとする。
　振幅が変動するため、第３の実施の形態では、全てのＰＶＴ条件で振幅がインバータ３２０の耐圧未満となるようにゲート電圧を設定する必要があり、この場合、ΔＶｂｅｓｔに合わせてゲート電圧を設定しなくてはならない。この設定では、ΔＶｗｏｒｓｔのときに伝搬遅延時間のミスマッチが大きくなってしまう。また、ＰＶＴ条件により入力電圧Ｖｉｎの振幅が変化するため、伝搬遅延時間のＰＶＴ依存性も大きくなってしまう。
　これに対して、電源電圧ＶＤＤに応じた可変のクランプ電圧を電圧制限トランジスタ３１２のゲートに印加した第１０の実施の形態では、同図におけるｂに例示するように、入力電圧Ｖｉｎの下限値も電源電圧ＶＤＤに応じて変化する。このため、電源電圧ＶＤＤが保証範囲内でばらついても、入力電圧Ｖｉｎの振幅ΔＶは一定となる。したがって、耐圧未満となる範囲で、振幅ΔＶを最大にすることができる。振幅ΔＶを最大化することにより、伝搬遅延時間のミスマッチと、そのＰＶＴ依存性とを最小化することができる。
　このように、本技術の第１０の実施の形態によれば、クランプ電圧生成回路３６０が電源電圧ＶＤＤに応じたクランプ電圧を生成するため、その電源電圧ＶＤＤが変動しても、入力電圧Ｖｉｎの振幅を一定にすることができる。これにより、振幅ΔＶを最大化して、伝搬遅延時間のミスマッチと、そのＰＶＴ依存性とを最小化することができる。
　［第１の変形例］
　上述の第１０の実施の形態では、定電流源３１６、急速充電トランジスタ３１１およびパルス生成部３１３を画素ごとに設けていたが、この構成では、画素３００の回路規模が増大し、画素３００の微細化が困難である。この第１０の実施の形態の第１の変形例における固体撮像素子２００は、画素３００内の素子数を削減した点において第１０の実施の形態と異なる。
　図２４は、本技術の第１０の実施の形態の第１の変形例におけるクランプ電圧生成回路３６０および画素３００の一構成例を示す回路図である。この第１０の実施の形態の第１の変形例の画素３００は、定電流源３１６、急速充電トランジスタ３１１およびパルス生成部３１３を備えず、それらの代わりにｐＭＯＳトランジスタ３１８を備える点において第１０の実施の形態と異なる。
　ｐＭＯＳトランジスタ３１８は、電源電圧ＶＤＤＬと電圧制限トランジスタ３１２との間に挿入される。また、ｐＭＯＳトランジスタ３１８のゲートには、制御回路２１０からのバイアス電圧ＲＣＧが入力される。制御回路２１０は、画素３００を駆動する際に、その画素へのバイアス電圧ＲＣＧを所望のリチャージ電流が流れるバイアス電圧に制御する。
　第１０の実施の形態の第１の変形例のクランプ電圧生成回路３６０は、定電流源３７１の代わりに、ｐＭＯＳトランジスタ３７３を備える。このｐＭＯＳトランジスタ３７３は、ｐＭＯＳトランジスタ３１８と同じ特性を有し、そのゲートには、バイアス電圧ＲＣＧが入力される。
　同図に例示した構成により、定電流源３１６やパルス生成部３１３が不要になるため、画素３００内の素子数を削減することができる。
　このように、本技術の第１０の実施の形態の第１の変形例によれば、定電流源３１６、急速充電トランジスタ３１１およびパルス生成部３１３の代わりにｐＭＯＳトランジスタ３１８を設けたため、画素３００内の素子数を削減することができる。
　［第２の変形例］
　上述の第１０の実施の形態の第１の変形例では、１つのクランプ電圧生成回路３６０が全画素にクランプ電圧を供給していたが、この構成では、ＳＰＡＤ３３０が反応した画素で生じた電圧変動により、クランプ電圧が変動するおそれがある。この第１０の実施の形態の第２の変形例における固体撮像素子２００は、行ごとにクランプ電圧生成回路３６０を配置した点において第１０の実施の形態の第１の変形例と異なる。
　図２５は、本技術の第１０の実施の形態の第２の変形例における固体撮像素子２００の一構成例を示すブロック図である。この第１０の実施の形態の第２の変形例の固体撮像素子２００は、行ごとにクランプ電圧生成回路３６０を配置した点において第１０の実施の形態の第１の変形例と異なる。なお、同図において、制御回路２１０は、記載の便宜上、省略されている。
　各行のクランプ電圧生成回路３６０は、対応する行のみにクランプ電圧を供給する。行ごとにクランプ電圧生成回路３６０を配置することにより、クランプ電圧を供給する配線に繋がるフロントエンド数が少なくなり、ＳＰＡＤ３３０反応時の電圧変動がクランプ電圧に与える影響を抑制することができる。なお、列ごとにクランプ電圧生成回路３６０を配置することもできる。また、図２４に例示したクランプ電圧生成回路３６０の代わりに、図２０に例示したクランプ電圧生成回路３６０を配置することもできる。
　このように、本技術の第１０の実施の形態の第２の変形例によれば、行ごとにクランプ電圧生成回路３６０を配置したため、ＳＰＡＤ３３０反応時の電圧変動がクランプ電圧に与える影響を抑制することができる。
　［第３の変形例］
　上述の第１０の実施の形態の第１の変形例では、入力電圧Ｖｉｎの振幅をＲ×Ｉｒｅｆに制御していたが、この構成では、抵抗値Ｒの温度特性により振幅がばらつくおそれがある。この第１０の実施の形態の第３の変形例における固体撮像素子２００は、抵抗値Ｒの温度特性の影響をキャンセルした点において第１０の実施の形態の第１の変形例と異なる。
　図２６は、本技術の第１０の実施の形態の第３の変形例におけるクランプ電圧生成回路３６０および画素３００の一構成例を示す回路図である。この第１０の実施の形態の第１の変形例のクランプ電圧生成回路３６０は、電流源トランジスタ３６２の代わりに、参照電圧生成部３６４および抵抗素子３６７を備える点において第１０の実施の形態の第１の変形例と異なる。参照電圧生成部３６４は、オペアンプ３６５およびｎＭＯＳトランジスタ３６６を備える。抵抗素子３６７の温度特性は、抵抗素子３６１の温度特性と同一であるものとする。
　ｎＭＯＳトランジスタ３６６および抵抗素子３６７は、抵抗素子３６１と、電源電圧ＶＤＤＬより低い基準電圧ＶＲＬとの間において直列に接続される。オペアンプ３６５の非反転入力端子（＋）には、温度特性を持たない電圧ＶＢＧＲが入力される。電圧ＶＢＧＲは、例えば、ＢＧＲ（Band Gap Reference）回路により生成される。また、オペアンプ３６５の反転入力端子（－）は、ｎＭＯＳトランジスタ３６６および抵抗素子３６７の接続ノードに接続される。オペアンプ３６５の出力端子は、ｎＭＯＳトランジスタ３６６のゲートに接続される。また、抵抗素子３６１およびｎＭＯＳトランジスタ３６６の接続ノードの電圧が参照電圧Ｖｒｅｆとしてオペアンプ３６３に入力される。
　同図に例示した回路構成により、次の式により表される電流Ｉｒｅｆ１が生じ、抵抗素子３６１や抵抗素子３６７に流れる。
　　Ｉｒｅｆ１＝ＶＢＧＲ／Ｒ１　　　　　　　　　　　　　・・・式４
上式においてＲ１は、抵抗素子３６７の抵抗値であり、単位は、例えば、オーム（Ω）である。電流Ｉｒｅｆ１の単位は、例えば、アンペア（Ａ）であり、電圧ＶＢＧＲの単位は、例えば、ボルト（Ｖ）である。
　式１に基づいて、参照電圧Ｖｒｅｆは、次の式により表される。
　　Ｖｒｅｆ＝ＶＤＤＬ－Ｒ２×Ｉｒｅｆ１
　　　　　　＝ＶＤＤＬ－ＶＢＧＲ×（Ｒ２／Ｒ１）　　　　・・・式５
上式において、Ｒ２は、抵抗素子３６１の抵抗値であり、単位は、例えば、オーム（Ω）である。
　抵抗素子３６７および抵抗素子３６１の温度特性は同一であるため、それらの抵抗値の比率は、それらの温度特性に関わらず、一定の値となる。このため、式５に例示したように参照電圧生成部３６４が、抵抗素子３６７および抵抗素子３６１のそれぞれの抵抗値の比に応じた参照電圧Ｖｒｅｆを生成することにより、抵抗値の温度特性の影響をキャンセルすることができる。
　なお、図２０に例示したクランプ電圧生成回路３６０および画素３００に、第３の変形例を適用することもできる。この場合には、ｐＭＯＳトランジスタ３７３の代わりに、定電流源３７１を配置すればよい。
　このように、本技術の第１０の実施の形態の第３の変形例によれば、参照電圧生成部３６４が、式５に例示した参照電圧Ｖｒｅｆを生成するため、抵抗値の温度特性の影響をキャンセルすることができる。
　［第４の変形例］
　上述の第１０の実施の形態の第１の変形例では、クランプ電圧生成回路３６０は、負帰還のループ上のノードをそのままクランプ電圧として供給していたが、この構成では、クランプ電圧生成回路３６０の出力負荷によりループの周波数特性が悪化してしまう。ここで、ループは、オペアンプ３６３の出力端子から、その非反転入力端子（－）を経由した内部回路までの経路を示す。この第１０の実施の形態の第４の変形例における固体撮像素子２００は、オペアンプ３６３の出力端子と電圧制限トランジスタ３１２のゲートとの間に電圧バッファを挿入した点において第１０の実施の形態の第１の変形例と異なる。
　図２７は、本技術の第１０の実施の形態の第４の変形例におけるクランプ電圧生成回路３６０および画素３００の一構成例を示す回路図である。この第１０の実施の形態の第４の変形例のクランプ電圧生成回路３６０は、電圧バッファ３６８をさらに備える点において第１０の実施の形態の第１の変形例と異なる。
　電圧バッファ３６８は、オペアンプ３６３の出力端子と、各画素の電圧制限トランジスタ３１２のゲートとの間に挿入される。電圧バッファ３６８のゲインは、０デシベル（すなわち、１倍）であることが好ましい。電圧バッファ３６８の挿入により、クランプ電圧生成回路３６０の出力負荷を分離することができるため、ループの周波数特性の悪化を抑制することができる。なお、電圧バッファ３６８は、特許請求の範囲に記載の第１の電圧バッファの一例である。
　なお、図２０に例示したクランプ電圧生成回路３６０および画素３００に、第４の変形例を適用することもできる。第２の変形例や第３の変形例に第４の変形例を適用することもできる。
　このように、本技術の第１０の実施の形態の第４の変形例によれば、オペアンプ３６３の出力端子と電圧制限トランジスタ３１２のゲートとの間に電圧バッファ３６８を挿入したため、出力負荷を分離し、周波数特性の悪化を抑制することができる。
　［第５の変形例］
　上述の第１０の実施の形態の第４の変形例では、電圧バッファ３６８を挿入していたが、製品ばらつきなどにより、ゲインが１倍から、ずれてしまうこともある。この第１０の実施の形態の第５の変形例における固体撮像素子２００は、オペアンプ３６３の出力端子とｐＭＯＳトランジスタ３７２のゲートとの間にも電圧バッファを挿入し、ゲインの誤差を補正する点において第１０の実施の形態の第４の変形例と異なる。
　図２８は、本技術の第１０の実施の形態の第５の変形例におけるクランプ電圧生成回路３６０および画素３００の一構成例を示す回路図である。この第１０の実施の形態の第５の変形例のクランプ電圧生成回路３６０は、電圧バッファ３６９をさらに備える点において第１０の実施の形態の第４の変形例と異なる。
　電圧バッファ３６９は、オペアンプ３６３の出力端子と帰還部３７０内のｐＭＯＳトランジスタ３７２のゲートとの間に挿入される。電圧バッファ３６９は、電圧バッファ３６８と同じ特性を有する。このため、電圧バッファ３６８のゲインに誤差がある場合は、電圧バッファ３６９のゲインにも同等の誤差が生じる。電圧バッファ３６９の挿入により、電圧バッファ３６８のゲインの誤差によるクランプ電圧の変動が補正される。なお、電圧バッファ３６９は、特許請求の範囲に記載の第２の電圧バッファの一例である。
　なお、図２０に例示したクランプ電圧生成回路３６０および画素３００に、第５の変形例を適用することもできる。第２の変形例や第３の変形例に第５の変形例を適用することもできる。
　このように、本技術の第１０の実施の形態の第５の変形例によれば、オペアンプ３６３の出力端子と帰還部３７０との間に電圧バッファ３６９を挿入したため、電圧バッファ３６８のゲインの誤差によるクランプ電圧の変動を補正することができる。
　［第６の変形例］
　上述の第１０の実施の形態の第４の変形例では、電圧バッファ３６８が全画素にクランプ電圧を供給していたが、この構成では、ＳＰＡＤ３３０が反応した画素で生じた電圧変動によりクランプ電圧が変動するおそれがある。この第１０の実施の形態の第６の変形例における固体撮像素子２００は、行ごとに電圧バッファ３６８を配置した点において第１０の実施の形態の第４の変形例と異なる。
　図２９は、本技術の第１０の実施の形態の第６の変形例におけるクランプ電圧生成回路３６０の一構成例を示す回路図である。この第１０の形態の第６の変形例のクランプ電圧生成回路３６０は、行ごとに電圧バッファ３６８を配置した点において第１０の実施の形態の第４の変形例と異なる。
　行ごとに電圧バッファ３６８を配置することにより、ＳＰＡＤ３３０反応時の電圧変動がクランプ電圧に与える影響を抑制することができる。
　なお、図２０に例示したクランプ電圧生成回路３６０および画素３００に、第６の変形例を適用することもできる。第３の変形例や第５の変形例に第６の変形例を適用することもできる。
　このように、本技術の第１０の実施の形態の第６の変形例によれば、行ごとに電圧バッファ３６８を配置したため、ＳＰＡＤ３３０反応時の電圧変動がクランプ電圧に与える影響を抑制することができる。
　［第７の変形例］
　上述の第１０の実施の形態の第１の変形例では、固体撮像素子２００内の回路や素子を単一の半導体基板に配置していたが、この構成では、ＳＰＡＤの感度の向上が困難になるおそれがある。この第１０の実施の形態の第７の変形例の固体撮像素子２００は、積層した複数の基板に回路や素子を配置する点において第１０の実施の形態の第１の変形例と異なる。
　図３０は、本技術の第１０の実施の形態の第７の変形例におけるクランプ電圧生成回路３６０および画素３００の一構成例を示す回路図である。この第１０の実施の形態の第７の変形例の固体撮像素子２００は、第８の実施の形態と同様に、積層された受光基板２０１およびロジック基板２０３を備える。ＳＰＡＤ３３０は、受光基板２０１に配置され、それ以外の回路（ｐＭＯＳトランジスタ３１８やクランプ電圧生成回路３６０など）は、ロジック基板２０３に配置される。このように、ＳＰＡＤ３３０のみを受光基板２０１に配置することにより、ＳＰＡＤ３３０の開口率を高くして感度を向上させることができる。
　なお、図２０に例示したクランプ電圧生成回路３６０および画素３００に、第７の変形例を適用することもできる。第２の変形例から第６の変形例までのそれぞれに第７の変形例を適用することもできる。
　このように本技術の第１０の実施の形態の第７の変形例によれば、ＳＰＡＤ３３０を受光基板２０１に配置し、残りの回路をロジック基板２０３に配置したため、ＳＰＡＤ３３０の感度を向上させることができる。
　［第８の変形例］
　上述の第１０の実施の形態の第７の変形例では、ＳＰＡＤ３３０のみを受光基板２０１に配置していたが、受光基板２０１にトランジスタをさらに配置することもできる。この第１０の実施の形態の第８の変形例における固体撮像素子２００は、受光基板２０１にトランジスタをさらに配置した点において第１０の実施の形態の第７の変形例と異なる。
　図３１は、本技術の第１０の実施の形態の第８の変形例におけるクランプ電圧生成回路３６０および画素３００の一構成例を示す回路図である。この第１０の実施の形態の第８の変形例において、画素３００内の電圧制限トランジスタ３１２と、クランプ電圧生成回路３６０内のｐＭＯＳトランジスタ３７２とが受光基板２０１にさらに配置される。これらの電圧制限トランジスタ３１２およびｐＭＯＳトランジスタ３７２を受光基板２０１にさらに配置することにより、ロジック基板２０３の素子数を削減することができる。
　なお、図２０に例示したクランプ電圧生成回路３６０および画素３００に、第８の変形例を適用することもできる。第２の変形例から第６の変形例までのそれぞれに第８の変形例を適用することもできる。
　このように本技術の第１０の実施の形態の第８の変形例によれば、電圧制限トランジスタ３１２およびｐＭＯＳトランジスタ３７２を受光基板２０１にさらに配置したため、ロジック基板２０３の素子数を削減することができる。
　［第９の変形例］
　上述の第１０の実施の形態では、ＳＰＡＤのアノード電位を一定にしていたが、この構成では、光量の増減により、超過バイアスが変動するおそれがある。この第１０の実施の形態の第９の変形例における固体撮像素子２００は、モニター画素がサンプルホールドした電位に応じてアノード電位を制御する点において第１０の実施の形態と異なる。
　図３２は、本技術の第１０の実施の形態の第９の変形例における固体撮像素子２００の一構成例を示すブロック図である。この第１０の実施の形態の第９の変形例の固体撮像素子２００は、制御部５００をさらに備え、画素アレイ部２２０内に複数のモニター画素４１０と複数のイメージング画素４２０とが配列される点において第１０の実施の形態と異なる。
　モニター画素４１０は、ＳＰＡＤのカソードおよびアノードのいずれか（例えば、カソード）の電位を監視するための画素である。イメージング画素４２０は、光子の入力に応じてパルス信号を生成する画素である。
　制御部５００は、モニター画素の監視対象の電位（カソードなど）に基づいて、ＳＰＡＤのカソードおよびアノードのいずれか（例えば、アノード）の電位を制御するものである。
　図３３は、本技術の第１０の実施の形態の第９の変形例におけるモニター画素４１０の一構成例を示す回路図である。このモニター画素４１０は、ｐＭＯＳトランジスタ４１１と、電圧制限トランジスタ４１２と、ＳＰＡＤ４１３と、タイミング検出回路４１５と、サンプルホールド回路４１６と、電圧バッファ４１４および４１７とを備える。
　ｐＭＯＳトランジスタ４１１、電圧制限トランジスタ４１２およびＳＰＡＤ４１３は、電源電位ＶＥとアノード電位ＶＳＰＡＤとの間において、直列に接続される。また、ｐＭＯＳトランジスタ４１１のゲートには、制御回路２１０からの制御信号ＲＣＨが入力される。このｐＭＯＳトランジスタ４１１は、ローレベルの制御信号ＲＣＨが入力された際に、電源電位ＶＥを、電圧制限トランジスタ３１２およびＳＰＡＤ４１３の接続ノードに供給する。
　電圧制限トランジスタ４１２のゲートには、クランプ電圧生成回路３６０からのクランプ電圧ＶＣＬＡＭＰが印加される。
　ＳＰＡＤ４１３は、光子の入射に応じて、光電変換により光電流を出力するものである。ＳＰＡＤ４１３のカソード電位Ｖｓが監視対象の電位に該当する。一方、ＳＰＡＤ４１３のアノードは、制御部５００に接続され、そのアノード電位ＶＳＰＡＤは、制御部５００により制御される。
　電圧バッファ４１４は、ＳＰＡＤ４１３および電圧制限トランジスタ４１２の接続ノードとサンプルホールド回路４１６との間に挿入される。
　タイミング検出回路４１５は、カソード電位Ｖｓを監視し、その電位が、ｐＭＯＳトランジスタ４１１により供給される電位（すなわち、電源電位ＶＥ）に対して降下を開始したときから所定期間が経過したタイミングを検出するものである。カソード電位Ｖｓが監視対象である場合には、光子の入射に応じて光電流が流れた際に、カソード電位Ｖｓは電源電位ＶＥよりも低下する。なお、モニター画素４１０は、アノード電位を監視することもできる。アノード電位を監視する際には、アノード電位が上昇を開始したときから所定期間が経過したタイミングが検出される。
　サンプルホールド回路４１６は、タイミング検出回路４１５により検出されたタイミングに基づいてカソード電位Ｖｓを取り込んで保持するものである。このサンプルホールド回路４１６は、保持した電位を保持電位Ｖｓ_ＳＨとして電圧バッファ４１７に出力する。
　電圧バッファ４１７は、サンプルホールド回路４１６と制御部５００との間に挿入される。なお、電圧バッファ４１７は、必ずしも必要ではなく、配置しない構成とすることもできる。また、電圧バッファ４１４および４１７のそれぞれを、２つ以上配置することもできる。
　図３４は、本技術の第１０の実施の形態の第９の変形例におけるイメージング画素４２０の一構成例を示す回路図である。このイメージング画素４２０は、ｐＭＯＳトランジスタ４２１、電圧制限トランジスタ４２２、ＳＰＡＤ４２３およびインバータ４２４を備える。
　ｐＭＯＳトランジスタ４２１、電圧制限トランジスタ４２２およびＳＰＡＤ４２３の接続構成は、モニター画素４１０のｐＭＯＳトランジスタ４１１、電圧制限トランジスタ４１２およびＳＰＡＤ４１３と同様である。
　インバータ４２４は、ＳＰＡＤ４２３のカソード電位の信号を反転し、イメージング画素４２０のパルス信号として信号処理部２３０に供給するものである。
　図３５は、本技術の第１０の実施の形態の第９の変形例における制御部５００の一構成例を示す回路図である。制御部５００は、画素間平均取得部５１０、時間平均取得部５２０および電位制御部５３０を備える。
　複数のモニター画素４１０のそれぞれは、保持電位Ｖｓ_ＳＨを画素間平均取得部５１０に供給する。ｍ（ｍは、整数）個目のモニター画素４１０の保持電位を、Ｖｓ_ＳＨｍとする。
　画素間平均取得部５１０は、複数のモニター画素４１０のそれぞれの保持電位Ｖｓ_ＳＨｍの平均を画素間平均Ｖｓ_ＳＨＡＶｐとして求めるものである。この画素間平均取得部５１０は、画素間平均Ｖｓ_ＳＨＡＶｐを時間平均取得部５２０に供給する。
　時間平均取得部５２０は、画素間平均Ｖｓ_ＳＨＡＶｐの時間平均Ｖｓ_ＳＨＡＶｔを求めるものである。この時間平均取得部５２０は、時間平均Ｖｓ_ＳＨＡＶｔを電位制御部５３０に供給する。
　電位制御部５３０は、保持されたカソード電位の時間平均Ｖｓ_ＳＨＡＶｔが高いほど低い電位に、アノード電位ＶＳＰＡＤを制御するものである。複数のモニター画素４１０と複数のイメージング画素４２０との全てのアノードは、電位制御部５３０に共通に接続されており、電位制御部５３０は、それらのアノードの電位を制御する。なお、モニター画素４１０がアノード電位を監視する際は、電位制御部５３０によりカソード電位が制御される。
　上述した第１０の実施の形態の第９の変形例における回路の詳細は、例えば、特開２０２１－５６０１６号に記載されている。
　なお、積層構造の第７の変形例や第８の変形例に、第９の変形例を適用することもできる。
　このように、本技術の第１０の実施の形態の第９の変形例によれば、モニター画素４１０の保持電位に応じて制御部５００がアノード電位を制御することにより、光量の増減に起因するバイアス電圧の変動を抑制することができる。
　［第１０の変形例］
　上述の第１０の実施の形態の第１の変形例では、ＳＰＡＤのカソード電位の変動によるパルス信号を読み出していたが、ＳＰＡＤのアノード電位の変動によるパルス信号を読み出すこともできる。この第１０の実施の形態の第１０の変形例における固体撮像素子２００は、アノード電位の変動によるパルス信号を読み出す点において第１０の実施の形態の第１の変形例と異なる。
　図３６は、本技術の第１０の実施の形態の第１０の変形例におけるクランプ電圧生成回路３６０および画素３００の一構成例を示す回路図である。この第１０の実施の形態の第１０の変形例において、画素３００は、ＳＰＡＤ３３０のアノード電位の変動によるパルス信号を出力する。また、クランプ電圧生成回路３６０において、式１および式２の代わりに次の式が成立する。
　　Ｖｒｅｆ＝Ｒ×Ｉｒｅｆ　　　　　　　　　　　　　　　　・・・式６
　　Ｖｉｎ'＝Ｖｒｅｆ＝Ｒ×Ｉｒｅｆ　　　　　　　　　　　・・・式７
上式において、Ｖｉｎ'は、入力電圧Ｖｉｎの上限の固定値を示す。
　式７および式３より、クランプ電圧ＶＣＬＡＭＰは、略０ボルトの接地電圧ＧＮＤに応じた値となる。入力電圧Ｖｉｎは、光子の入射に応じて接地電圧ＧＮＤから固定値Ｖｉｎ'（＝Ｒ×Ｉｒｅｆ）まで上昇し、その振幅は、接地電圧ＧＮＤの変動に関わらず、Ｒ×Ｉｒｅｆとなる。
　なお、図２０に例示したクランプ電圧生成回路３６０および画素３００に、第１０の変形例を適用することもできる。第２の変形例から第９の変形例までのそれぞれに、第１０の変形例を適用することもできる。
　このように、本技術の第１０の実施の形態の第１０の変形例によれば、クランプ電圧生成回路３６０が接地電圧ＧＮＤに応じたクランプ電圧を生成するため、その接地電圧ＧＮＤが変動しても、入力電圧Ｖｉｎの振幅を一定にすることができる。
　＜１１．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３８は、撮像部１２０３１の設置位置の例を示す図である。
　図３８では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、車外情報検出ユニット１２０３０に適用され得る。具体的には、具体的には、図１の測距システム１００を、車外情報検出ユニット１２０３０に適用することができる。車外情報検出ユニット１２０３０に本開示に係る技術を適用することにより、測距精度を向上させ、車両制御システムの安全性を高くすることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）アバランシェフォトダイオードと、
　アバランシェフォトダイオードのカソードおよびアノードの一方の端子の電圧に応じた入力電圧と所定の閾値電圧との比較結果に基づいて出力信号を出力する論理ゲートと、
　前記入力電圧を制限する電圧制限トランジスタと、
　前記電圧制限トランジスタよりゲート酸化膜の膜厚が薄く、所定のパルス信号に従って前記アバランシェフォトダイオードに充電電流を供給する急速充電トランジスタと、
　前記出力信号に基づいて前記パルス信号を生成して前記急速充電トランジスタに供給するパルス生成部と
を具備する光検出装置。
（２）前記論理ゲートは、直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備える
前記（１）記載の光検出装置。
（３）前記急速充電トランジスタは、前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタよりもゲート酸化膜の膜厚が薄い
前記（２）記載の光検出装置。
（４）前記急速充電トランジスタおよび前記ｐＭＯＳトランジスタは、前記ｎＭＯＳトランジスタよりもゲート酸化膜の膜厚が薄く、
　前記急速充電トランジスタおよび前記電圧制限トランジスタは、所定の電源電圧と前記論理ゲートの入力端子との間に直列に接続され、
　前記ｐＭＯＳトランジスタのゲートは、前記急速充電トランジスタおよび前記電圧制限トランジスタの接続ノードに接続され、
　前記ｎＭＯＳトランジスタのゲートは、前記入力電圧のノードに接続される
前記（２）記載の光検出装置。
（５）所定の制御信号に従って前記アバランシェフォトダイオードのアバランシェ増倍を停止させる強制クウェンチトランジスタをさらに具備する
前記（１）から（４）のいずれかに記載の光検出装置。
（６）定電流源をさらに具備し、
　前記急速充電トランジスタおよび前記電圧制限トランジスタは、所定の電源電圧と前記論理ゲートの入力端子との間に直列に接続され、
　前記定電流源は、前記電源電圧と前記電圧制限トランジスタとの間において前記急速充電トランジスタと並列に接続される
前記（１）から（５）のいずれかに記載の光検出装置。
（７）前記一方の端子と前記論理ゲートの入力端子との間に挿入された抵抗をさらに具備する
前記（１）から（６）のいずれかに記載の光検出装置。
（８）前記一方の端子は、カソードであり、
　前記急速充電トランジスタおよび前記電圧制限トランジスタの両方の極性はＰ型である
前記（１）から（７）のいずれかに記載の光検出装置。
（９）前記一方の端子は、アノードであり、
　前記急速充電トランジスタおよび前記電圧制限トランジスタの両方の極性はＮ型である
前記（１）から（７）のいずれかに記載の光検出装置。
（１０）前記アバランシェフォトダイオード、前記論理ゲート、前記電圧制限トランジスタと、前記急速充電トランジスタおよびパルス生成部は、二次元格子状に配列された複数の画素のそれぞれに配置される
前記（１）から（９）のいずれかに記載の光検出装置。
（１１）前記アバランシェフォトダイオードは、所定の受光基板に配置され、
　前記論理ゲート、前記電圧制限トランジスタ、前記急速充電トランジスタおよびパルス生成部は、所定のロジック基板に配置される
前記（１）から（１０）のいずれかに記載の光検出装置。
（１２）前記アバランシェフォトダイオードは、所定の受光基板に配置され、
　前記論理ゲート、前記電圧制限トランジスタ、前記急速充電トランジスタおよびパルス生成部を配置した読出し回路のうち前記急速充電トランジスタよりゲート酸化膜が厚いトランジスタは、所定の高耐圧基板に配置され、
　前記読出し回路の残りは、所定のロジック基板に配置される
前記（１）から（９）のいずれかに光検出装置。
（１３）定電流源と、
　所定電圧に応じたクランプ電圧を前記電圧制限トランジスタのゲートに供給するクランプ電圧生成回路と
をさらに具備し、
　前記急速充電トランジスタおよび前記電圧制限トランジスタは、所定電圧と前記論理ゲートの入力端子との間に直列に接続され、
　前記定電流源は、前記所定電圧と前記電圧制限トランジスタとの間において前記急速充電トランジスタと並列に接続される
前記（１）記載の光検出装置。
（１４）前記クランプ電圧生成回路は、
　前記定電流源および前記電圧制限トランジスタの接続ノードの電圧の固定値と所定の参照電圧との差分に応じた電圧を前記クランプ電圧として出力するオペアンプと、
　前記出力されたクランプ電圧から前記固定値を生成して前記オペアンプに帰還させる帰還部と
を備える前記（１３）記載の光検出装置。
（１５）前記クランプ電圧生成回路は、
　電流源トランジスタと、
　前記電流源トランジスタと前記所定電圧との間に挿入された抵抗素子と
をさらに備え、
　前記抵抗素子および前記電流源トランジスタの接続ノードの電圧が前記参照電圧として前記オペアンプに入力される
前記（１４）記載の光検出装置。
（１６）前記クランプ電圧生成回路は、
　一対の抵抗素子と、
　前記一対の抵抗素子のそれぞれの抵抗率の比に応じた電圧を前記参照電圧として生成する参照電圧生成部と
をさらに備える前記（１４）記載の光検出装置。
（１７）前記クランプ電圧生成回路は、
　前記定電流源および前記電圧制限トランジスタの接続ノードの電圧の固定値と所定の参照電圧との差分に応じた出力電圧を出力するオペアンプと、
　前記出力電圧から前記固定値を生成して前記オペアンプに帰還させる帰還部と
　前記オペアンプの出力端子と前記電圧制限トランジスタのゲートとの間に挿入された第１の電圧バッファと
をさらに備える前記（１３）から（１６）のいずれかに記載の光検出装置。
（１８）前記クランプ電圧生成回路は、前記オペアンプの出力端子と前記帰還部との間に挿入された第２のバッファをさらに備える
前記（１７）記載の光検出装置。
（１９）アバランシェフォトダイオードと、
　アバランシェフォトダイオードのカソードおよびアノードの一方の端子の電圧に応じた入力電圧と所定の閾値電圧との比較結果に基づいて出力信号を出力する論理ゲートと、
　前記入力電圧を制限する電圧制限トランジスタと、
　前記電圧制限トランジスタよりゲート酸化膜の膜厚が薄く、所定のパルス信号に従って前記アバランシェフォトダイオードに充電電流を供給する急速充電トランジスタと、
　前記出力信号に基づいて前記パルス信号を生成して前記急速充電トランジスタに供給するパルス生成部と、
　前記出力信号を処理する信号処理部と
を具備する測距システム。
（２０）アバランシェフォトダイオードと、
　アバランシェフォトダイオードのカソードおよびアノードの一方の端子である第１端子に接続され、出力信号を出力する論理ゲートと、
　前記出力信号に基づいて所定のパルス信号を生成するパルス生成部と
　前記第１端子に接続された第１のトランジスタと、
　前記第１のトランジスタよりゲート酸化膜の膜厚が薄く、ゲートが前記パルス信号を受ける第２のトランジスタと、
を具備し、
　前記第１のトランジスタおよび前記第２のトランジスタは前記第１端子と所定の固定電位との間で直列に接続されている、
光検出装置。
　１００　測距システム
　１１０　発光源
　１２０　タイミング生成部
　２００　固体撮像素子
　２０１　受光基板
　２０２　高耐圧基板
　２０３　ロジック基板
　２１０　制御回路
　２２０　画素アレイ部
　２３０　信号処理部
　２３１　ＴＤＣ
　２３２　距離計算部
　３００　画素
　３１０　読出し回路
　３１１、３５１　急速充電トランジスタ
　３１２、３５２、４１２、４２２　電圧制限トランジスタ
　３１３、３５３　パルス生成部
　３１４　スタンバイスイッチ
　３１５　強制クウェンチトランジスタ
　３１６、３７１　定電流源
　３１７　抵抗
　３１８　ｐＭＯＳトランジスタ
　３２０、３４０、４２４　インバータ
　３２１、３４１、３７２、３７３、４１１、４２１　ｐＭＯＳトランジスタ
　３２２、３４２、３６６　ｎＭＯＳトランジスタ
　３３０、４１３、４２３　ＳＰＡＤ
　３６０　クランプ電圧生成回路
　３６１、３６７　抵抗素子
　３６２　電流源トランジスタ
　３６３、３６５　オペアンプ
　３６４　参照電圧生成部
　３６８、３６９、４１４、４１７　電圧バッファ
　３７０　帰還部
　４１０　モニター画素
　４１５　タイミング検出回路
　４１６　サンプルホールド回路
　４２０　イメージング画素
　５００　制御部
　５１０　画素間平均取得部
　５２０　時間平均取得部
　５３０　電位制御部
　１２０３０　車外情報検出ユニット

Claims (20)

  1. 　アバランシェフォトダイオードと、
    　アバランシェフォトダイオードのカソードおよびアノードの一方の端子の電圧に応じた入力電圧と所定の閾値電圧との比較結果に基づいて出力信号を出力する論理ゲートと、
    　前記入力電圧を制限する電圧制限トランジスタと、
    　前記電圧制限トランジスタよりゲート酸化膜の膜厚が薄く、所定のパルス信号に従って前記アバランシェフォトダイオードに充電電流を供給する急速充電トランジスタと、
    　前記出力信号に基づいて前記パルス信号を生成して前記急速充電トランジスタに供給するパルス生成部と
    を具備する光検出装置。
  2. 　前記論理ゲートは、直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備える
    請求項１記載の光検出装置。
  3. 　前記急速充電トランジスタは、前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタよりもゲート酸化膜の膜厚が薄い
    請求項２記載の光検出装置。
  4. 　前記急速充電トランジスタおよび前記ｐＭＯＳトランジスタは、前記ｎＭＯＳトランジスタよりもゲート酸化膜の膜厚が薄く、
    　前記急速充電トランジスタおよび前記電圧制限トランジスタは、所定の電源電圧と前記論理ゲートの入力端子との間に直列に接続され、
    　前記ｐＭＯＳトランジスタのゲートは、前記急速充電トランジスタおよび前記電圧制限トランジスタの接続ノードに接続され、
    　前記ｎＭＯＳトランジスタのゲートは、前記入力電圧のノードに接続される
    請求項２記載の光検出装置。
  5. 　所定の制御信号に従って前記アバランシェフォトダイオードのアバランシェ増倍を停止させる強制クウェンチトランジスタをさらに具備する
    請求項１記載の光検出装置。
  6. 　定電流源をさらに具備し、
    　前記急速充電トランジスタおよび前記電圧制限トランジスタは、所定の電源電圧と前記論理ゲートの入力端子との間に直列に接続され、
    　前記定電流源は、前記電源電圧と前記電圧制限トランジスタとの間において前記急速充電トランジスタと並列に接続される
    請求項１記載の光検出装置。
  7. 　前記一方の端子と前記論理ゲートの入力端子との間に挿入された抵抗をさらに具備する
    請求項１記載の光検出装置。
  8. 　前記一方の端子は、カソードであり、
    　前記急速充電トランジスタおよび前記電圧制限トランジスタの両方の極性はＰ型である
    請求項１記載の光検出装置。
  9. 　前記一方の端子は、アノードであり、
    　前記急速充電トランジスタおよび前記電圧制限トランジスタの両方の極性はＮ型である
    請求項１記載の光検出装置。
  10. 　前記アバランシェフォトダイオード、前記論理ゲート、前記電圧制限トランジスタと、前記急速充電トランジスタおよびパルス生成部は、二次元格子状に配列された複数の画素のそれぞれに配置される
    請求項１記載の光検出装置。
  11. 　前記アバランシェフォトダイオードは、所定の受光基板に配置され、
    　前記論理ゲート、前記電圧制限トランジスタ、前記急速充電トランジスタおよびパルス生成部は、所定のロジック基板に配置される
    請求項１記載の光検出装置。
  12. 　前記アバランシェフォトダイオードは、所定の受光基板に配置され、
    　前記論理ゲート、前記電圧制限トランジスタ、前記急速充電トランジスタおよびパルス生成部を配置した読出し回路のうち前記急速充電トランジスタよりゲート酸化膜が厚いトランジスタは、所定の高耐圧基板に配置され、
    　前記読出し回路の残りは、所定のロジック基板に配置される
    請求項１記載の光検出装置。
  13. 　定電流源と、
    　所定電圧に応じたクランプ電圧を前記電圧制限トランジスタのゲートに供給するクランプ電圧生成回路と
    をさらに具備し、
    　前記急速充電トランジスタおよび前記電圧制限トランジスタは、所定電圧と前記論理ゲートの入力端子との間に直列に接続され、
    　前記定電流源は、前記所定電圧と前記電圧制限トランジスタとの間において前記急速充電トランジスタと並列に接続される
    請求項１記載の光検出装置。
  14. 　前記クランプ電圧生成回路は、
    　前記定電流源および前記電圧制限トランジスタの接続ノードの電圧の固定値と所定の参照電圧との差分に応じた電圧を前記クランプ電圧として出力するオペアンプと、
    　前記出力されたクランプ電圧から前記固定値を生成して前記オペアンプに帰還させる帰還部と
    を備える請求項１３記載の光検出装置。
  15. 　前記クランプ電圧生成回路は、
    　電流源トランジスタと、
    　前記電流源トランジスタと前記所定電圧との間に挿入された抵抗素子と
    をさらに備え、
    　前記抵抗素子および前記電流源トランジスタの接続ノードの電圧が前記参照電圧として前記オペアンプに入力される
    請求項１４記載の光検出装置。
  16. 　前記クランプ電圧生成回路は、
    　一対の抵抗素子と、
    　前記一対の抵抗素子のそれぞれの抵抗率の比に応じた電圧を前記参照電圧として生成する参照電圧生成部と
    をさらに備える請求項１４記載の光検出装置。
  17. 　前記クランプ電圧生成回路は、
    　前記定電流源および前記電圧制限トランジスタの接続ノードの電圧の固定値と所定の参照電圧との差分に応じた出力電圧を出力するオペアンプと、
    　前記出力電圧から前記固定値を生成して前記オペアンプに帰還させる帰還部と
    　前記オペアンプの出力端子と前記電圧制限トランジスタのゲートとの間に挿入された第１の電圧バッファと
    をさらに備える請求項１３記載の光検出装置。
  18. 　前記クランプ電圧生成回路は、前記オペアンプの出力端子と前記帰還部との間に挿入された第２のバッファをさらに備える
    請求項１７記載の光検出装置。
  19. 　アバランシェフォトダイオードと、
    　アバランシェフォトダイオードのカソードおよびアノードの一方の端子の電圧に応じた入力電圧と所定の閾値電圧との比較結果に基づいて出力信号を出力する論理ゲートと、
    　前記入力電圧を制限する電圧制限トランジスタと、
    　前記電圧制限トランジスタよりゲート酸化膜の膜厚が薄く、所定のパルス信号に従って前記アバランシェフォトダイオードに充電電流を供給する急速充電トランジスタと、
    　前記出力信号に基づいて前記パルス信号を生成して前記急速充電トランジスタに供給するパルス生成部と、
    　前記出力信号を処理する信号処理部と
    を具備する測距システム。
  20. 　アバランシェフォトダイオードと、
    　アバランシェフォトダイオードのカソードおよびアノードの一方の端子である第１端子に接続され、出力信号を出力する論理ゲートと、
    　前記出力信号に基づいて所定のパルス信号を生成するパルス生成部と
    　前記第１端子に接続された第１のトランジスタと、
    　前記第１のトランジスタよりゲート酸化膜の膜厚が薄く、ゲートが前記パルス信号を受ける第２のトランジスタと、
    を具備し、
    　前記第１のトランジスタおよび前記第２のトランジスタは前記第１端子と所定の固定電位との間で直列に接続されている、
    光検出装置。
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JP2018179732A (ja) * 2017-04-12 2018-11-15 株式会社デンソー 光検出器
JP2019075394A (ja) * 2017-10-12 2019-05-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、電子装置
JP2020148537A (ja) * 2019-03-12 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 制御回路および測距システム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018179732A (ja) * 2017-04-12 2018-11-15 株式会社デンソー 光検出器
JP2019075394A (ja) * 2017-10-12 2019-05-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、電子装置
JP2020148537A (ja) * 2019-03-12 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 制御回路および測距システム

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