WO2022230279A1 - 撮像装置 - Google Patents

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WO2022230279A1
WO2022230279A1 PCT/JP2022/003861 JP2022003861W WO2022230279A1 WO 2022230279 A1 WO2022230279 A1 WO 2022230279A1 JP 2022003861 W JP2022003861 W JP 2022003861W WO 2022230279 A1 WO2022230279 A1 WO 2022230279A1
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WO
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voltage
transistor
circuit
pixel
switch
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Application number
PCT/JP2022/003861
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English (en)
French (fr)
Inventor
啓悟 中澤
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to an imaging device that captures an image of a subject.
  • Japanese Patent Laid-Open No. 2002-200002 discloses a technique for suppressing such blackening at high luminance by clipping the voltage of a vertical signal line in an imaging device in which a plurality of pixels are connected to the vertical signal line.
  • some imaging devices perform AD (Analog to Digital) conversion on each of a plurality of pixels. Also in such an imaging device, it is desired to suppress degradation of image quality by suppressing blackening at high brightness.
  • AD Analog to Digital
  • An imaging device includes a pixel circuit.
  • the pixel circuit has a first light receiving element, a first storage section, a first transfer switch, a voltage limiting circuit, and a comparing circuit.
  • the first light receiving element generates an electric charge according to the amount of light received.
  • the first accumulation section is configured to be capable of accumulating charges generated by the first light receiving element.
  • the first transfer switch is configured to be able to connect the first light receiving element and the first storage unit when turned on.
  • the voltage limiting circuit is configured to be capable of generating a pixel signal corresponding to the voltage accumulated in the first accumulation unit and limiting the voltage of the pixel signal so as not to exceed the limit voltage.
  • the comparison circuit is configured to be able to compare a reference signal having a ramp waveform and a pixel signal.
  • the first light receiving element generates an electric charge corresponding to the amount of light received, and the first transfer switch is turned on, whereby the electric charge generated by the first light receiving element is The charged charges are transferred to the first storage unit and stored in the first storage unit.
  • the voltage limiting circuit generates a pixel signal corresponding to the accumulated voltage in the first accumulation section. The voltage of this pixel signal is limited by this voltage limiting circuit so as not to exceed the limit voltage.
  • a comparison circuit then compares the reference signal having a ramp waveform with this pixel signal.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device according to an embodiment of the present disclosure
  • FIG. FIG. 2 is a schematic diagram showing an implementation example of the imaging device shown in FIG. 1
  • FIG. 2 is an explanatory diagram showing one configuration example of a cluster shown in FIG. 1
  • 2 is a circuit diagram showing a configuration example of a pixel circuit corresponding to the pixel shown in FIG. 1
  • FIG. 5 is a circuit diagram showing a configuration example of a voltage limiting circuit shown in FIG. 4
  • FIG. 5 is a timing waveform diagram showing an operation example of the pixel circuit shown in FIG. 4
  • FIG. 5 is a timing waveform diagram showing another operation example of the pixel circuit shown in FIG. 4
  • FIG. 11 is a circuit diagram showing a configuration example of a light receiving circuit according to another modified example;
  • FIG. 11 is a circuit diagram showing a configuration example of a light receiving circuit according to another modified example;
  • FIG. 11 is a circuit diagram showing a configuration example of a voltage limiting circuit according to another modified example;
  • FIG. 11 is a circuit diagram showing a configuration example of a light receiving circuit according to another modified example;
  • FIG. 11 is a circuit diagram showing a configuration example of a pixel circuit according to another modified example; It is explanatory drawing showing the usage example of an imaging device.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit;
  • FIG. 1 shows a configuration example of an imaging device (imaging device 1) according to an embodiment.
  • the imaging device 1 includes a pixel array 11, a reference signal generator 12, a time code generator 13, a bias generator 14, a pixel driver 15, a signal processor 16, and a timing generator 17. there is The imaging device 1 is formed on two semiconductor substrates in this example.
  • FIG. 2 shows an implementation example of the imaging device 1.
  • FIG. The imaging device 1 is formed on two semiconductor substrates 101 and 102 in this example.
  • the semiconductor substrate 101 is arranged on the imaging surface S side of the imaging device 1
  • the semiconductor substrate 102 is arranged on the side opposite to the imaging surface S of the imaging device 1 .
  • Semiconductor substrates 101 and 102 are overlaid on each other.
  • the wiring of the semiconductor substrate 101 and the wiring of the semiconductor substrate 102 are connected by the wiring 103 .
  • metal bonding such as Cu--Cu can be used.
  • the pixel array 11 (Fig. 1) has a plurality of pixels P arranged in a matrix.
  • the pixel P has a photodiode PD, generates a pixel signal SIG1 corresponding to the amount of light received, and is configured to perform AD conversion based on this pixel signal SIG1.
  • a predetermined number of pixels P constitute one cluster CL.
  • each of the plurality of clusters CL in this example, four pixels P are arranged side by side in the horizontal direction and several tens of pixels P are arranged side by side in the vertical direction.
  • Such clusters CL are arranged vertically and horizontally in the pixel array 11 .
  • FIG. 3 shows a configuration example of the cluster CL.
  • the cluster CL has a plurality of pixel circuits 20 corresponding to a plurality of pixels P and repeaters 29 .
  • FIG. 4 shows a configuration example of the pixel circuit 20.
  • the pixel circuit 20 has a light receiving circuit 21 , a comparison circuit 22 and a latch 23 .
  • the light receiving circuit 21 is configured to generate a pixel signal SIG1 corresponding to the amount of light received.
  • the light receiving circuit 21 has a photodiode PD, transistors MN1 to MN4, a floating diffusion FD, and a voltage limiting circuit 30.
  • FIG. The transistors MN1 to MN4 are N-type MOS (Metal Oxide Semiconductor) transistors. As shown in FIG. 4, the photodiode PD, the transistors MN1 to MN4, and the floating diffusion FD are provided on the semiconductor substrate 101, and the voltage limiting circuit 30 is provided on the semiconductor substrate .
  • the photodiode PD is a photoelectric conversion element that generates an amount of charge corresponding to the amount of light received and accumulates it inside.
  • the photodiode PD has an anode grounded and a cathode connected to the sources of the transistors MN1 and MN2.
  • the gate of the transistor MN1 is supplied with the control signal OFG from the pixel driving section 15 (FIG. 1), the drain is supplied with the voltage VOFG, and the source is connected to the cathode of the photodiode PD and the source of the transistor MN2.
  • the gate of the transistor MN2 is supplied with a control signal TX from the pixel driving section 15 (FIG. 1), the source is connected to the cathode of the photodiode PD and the source of the transistor MN1, and the drain is connected to the floating diffusion FD and the source of the transistor MN3. and connected to the input terminal of the voltage limiting circuit 30 via the wiring 103 between the semiconductor substrates 101 and 102 .
  • the floating diffusion FD is configured to accumulate charges transferred from the photodiode PD.
  • the floating diffusion FD is configured using a diffusion layer formed on the surface of the semiconductor substrate 101, for example. In FIG. 4, the floating diffusion FD is shown using a capacitor symbol.
  • the gate of the transistor MN3 is supplied with the control signal RST from the pixel driving section 15 (FIG. 1), the drain is connected to the drain of the transistor MN11 (described later) of the comparison circuit 22, and the source is connected to the floating diffusion FD and the drain of the transistor MN2. In addition to being connected, it is connected to the input terminal of the voltage limiting circuit 30 via the wiring 103 between the semiconductor substrates 101 and 102 .
  • the light receiving circuit 21 the charge accumulated in the photodiode PD is discharged by turning on the transistor MN1 based on the control signal OFG. Then, when the transistor MN1 is turned off, an exposure period is started, and an amount of charge corresponding to the amount of light received is accumulated in the photodiode PD. After the exposure period ends, the light receiving circuit 21 supplies the pixel signal SIG including the reset voltage and the pixel voltage to the voltage limiting circuit 30 . Specifically, the light receiving circuit 21 resets the voltage of the floating diffusion FD by turning on the transistor MN3, as will be described later.
  • the light receiving circuit 21 supplies the voltage (reset voltage) of the floating diffusion FD at that time to the voltage limiting circuit 30 in the P-phase (Pre-charge phase) period TP after the voltage of the floating diffusion FD is reset. Also, the light receiving circuit 21 transfers the charge from the photodiode PD to the floating diffusion FD by turning on the transistor MN2. Then, the light receiving circuit 21 supplies the voltage (pixel voltage) of the floating diffusion FD at that time to the voltage limiting circuit 30 in the D phase (Data phase) period TD after the charge is transferred.
  • the voltage limiting circuit 30 is configured to generate a pixel signal SIG1 corresponding to the pixel signal SIG and limit the pixel signal SIG1 so as not to exceed the limit voltage.
  • the voltage limiting circuit 30 supplies the generated pixel signal SIG1 to the gate of the transistor MN11 (described later) of the comparator circuit 22 via the wiring 103 between the semiconductor substrates 101 and 102. FIG. This voltage limiting circuit 30 will be described later.
  • the gate of the transistor MN4 is supplied with the control signal RST from the pixel driving section 15 (FIG. 1), the drain is connected to the drain of the transistor MN11 (described later) of the comparison circuit 22, and the source is connected to the gate of the transistor MN11 of the comparison circuit 22. In addition to being connected, it is connected to the output terminal of the voltage limiting circuit 30 via the wiring 103 between the semiconductor substrates 101 and 102 .
  • the comparison circuit 22 (FIGS. 3 and 4) is configured to generate the signal CMP by comparing the voltage of the reference signal REF and the voltage of the pixel signal SIG1.
  • the comparison circuit 22 sets the signal CMP to high level when the voltage of the reference signal REF is higher than the voltage of the pixel signal SIG, and sets the signal CMP to low level when the voltage of the reference signal REF is lower than the voltage of the pixel signal SIG.
  • the comparison circuit 22 has transistors MN11 to MN13, MP14 and MP15, and an amplifier AMP.
  • the transistors MN11 to MN13 are N-type MOS transistors, and the transistors MP14 and MP15 are P-type MOS transistors. As shown in FIG. 4, the transistors MN11 to MN13 are provided on the semiconductor substrate 101, and the transistors MP14 and MP15 are provided on the semiconductor substrate .
  • the pixel signal SIG1 is supplied to the gate of the transistor MN11, the drain is connected to the drains of the transistors MN3 and MN4 in the light receiving circuit 21, and the drain of the transistor MP14 and the amplifier AMP are connected via the wiring 103 between the semiconductor substrates 101 and 102. and its source is connected to the source of transistor MN12 and the drain of transistor MN13.
  • the gate of the transistor MN12 is supplied with the reference signal REF from the reference signal generator 12 through the wiring 103 between the semiconductor substrates 101 and 102, and the drain of the transistor MN12 is supplied through the wiring 103 between the semiconductor substrates 101 and 102 to the drain of the transistor MP15. and the gates of transistors MP14 and MP15, and the source is connected to the source of transistor MN11 and the drain of transistor MN13.
  • the reference signal REF is a signal having a so-called ramp waveform in which the voltage level gradually changes over time in the P-phase period TP and the D-phase period TD.
  • a bias voltage Vb is supplied from the bias generator 14 (FIG.
  • Transistors MN11 and MN12 form a differential pair, and transistor MN13 forms a constant current source.
  • the gate of the transistor MP14 is connected to the gate and drain of the transistor MP15, and is also connected to the drain of the transistor MN12 through the wiring 103 between the semiconductor substrates 101 and 102.
  • the source is supplied with the power supply voltage VDD, and the drain is connected to the amplifier AMP. , and is connected to the drain of the transistor MN11 and the drains of the transistors MN3 and MN4 in the light receiving circuit 21 through the wiring 103 between the semiconductor substrates 101 and 102.
  • the gate of the transistor MP15 is connected to the gate of the transistor MP14 and the drain of the transistor MP15, and is also connected to the drain of the transistor MN12 via the wiring 103 between the semiconductor substrates 101 and 102. is connected to the gates of the transistors MP14 and MP15 and to the drain of the transistor MN12 through the wiring 103 between the semiconductor substrates 101 and 102.
  • Transistors MP14 and MP15 constitute active loads for transistors MN11 and MN12.
  • the comparison circuit 22 generates the signal CMP by comparing the voltage of the reference signal REF and the voltage of the pixel signal SIG1.
  • the latch 23 (FIGS. 3 and 4) is configured to latch the time code TC, which is supplied from the repeater 29 and changes with time, based on the signal CMP.
  • the time code TC is a multi-bit code, and can use, for example, a Gray code.
  • Latch 23 is connected to repeater 29 via a bus line having a bit width of multiple bits. As will be described later, the latch 23 latches the time code TC at the transition timing of the signal CMP during the P-phase period TP, thereby determining the time (code value CP) from the start of the P-phase period TP to the transition timing.
  • the latch 23 acquires the time (code value CD) from the start of the D-phase period TD to the transition timing by latching the time code TC at the transition timing of the signal CMP during the D-phase period TD. .
  • the latch 23 then supplies these two code values CP and CD to the repeater 29 .
  • Latch 23 is located on semiconductor substrate 102 as shown in FIG.
  • the repeater 29 (FIGS. 3 and 4) supplies the time code TC supplied from the time code generator 13 to the latches 23 of the plurality of pixels P belonging to the cluster CL in the P-phase period TP and the D-phase period TD. configured to Also, the repeater 29 supplies the code values CP and CD supplied from these latches 23 to the signal processing section 16 after the P-phase period TP and the D-phase period TD are completed.
  • a repeater 29 is connected to these latches 23 via a bus line having a bit width of multiple bits. Repeater 29 is disposed on semiconductor substrate 102 as shown in FIG.
  • the reference signal generation section 12 (FIG. 1) is configured to generate the reference signal REF based on the instruction from the timing generation section 17 .
  • the reference signal REF has a so-called ramp waveform in which the voltage level gradually changes over time in the P-phase period TP and the D-phase period TD.
  • the reference signal generator 12 then supplies the generated reference signal REF to the plurality of pixel circuits 20 in the pixel array 11 .
  • the reference signal generator 12 is arranged on the semiconductor substrate 102 as shown in FIG.
  • the time code generator 13 is configured to generate the time code TC based on the instruction from the timing generator 17 .
  • the time code TC is a multi-bit code that changes with the passage of time, and can use, for example, a Gray code.
  • the time code generator 13 then supplies the generated time code TC to the repeaters 29 in a plurality of clusters CL.
  • the time code generator 13 is arranged, for example, on the semiconductor substrate 102 (FIG. 2).
  • the bias generator 14 is configured to generate various bias voltages and bias currents used in the imaging device 1 . Specifically, the bias generation unit 14 generates, for example, a bias voltage Vb and voltages V1 to V3 (described later), and supplies these voltages to the plurality of pixel circuits 20, respectively.
  • the pixel driving section 15 is configured to control operations of the plurality of pixel circuits 20 in the pixel array 11 . Specifically, the pixel drive unit 15 generates control signals OFG, TX, RST, and control signals CTL1 to CTL3 (described later), and supplies these control signals to the pixel circuit 20, thereby causing the pixel circuit 20 to operate. It is designed to control the action.
  • the pixel driving section 15 is arranged, for example, on the semiconductor substrate 102 (FIG. 2).
  • the signal processing unit 16 is configured to generate the image signal Spic by performing predetermined image processing based on the code values CP and CD generated by each of the plurality of pixel circuits 20 .
  • the predetermined image processing includes, for example, a process of generating a pixel value using the principle of correlated double sampling (CDS) based on two code values CP and CD, and a process of generating a black level for correcting the black level. Including correction processing.
  • the signal processing unit 16 is arranged, for example, on a semiconductor substrate 102 (FIG. 2).
  • the timing generation unit 17 generates various timing signals and supplies the generated various timing signals to the reference signal generation unit 12, the time code generation unit 13, the pixel drive unit 15, and the signal processing unit 16. 1 is configured to control the operation of The timing generator 17 is arranged, for example, on the semiconductor substrate 102 (FIG. 2).
  • FIG. 5 shows a configuration example of the voltage limiting circuit 30. As shown in FIG. In FIG. 5, not only the voltage limiting circuit 30 but also circuits around the voltage limiting circuit 30 are drawn.
  • the voltage limiting circuit 30 has transistors MN21 and MN22, a constant current source CUR, a switch SW1, a capacitor C1, and switches SW2 and SW3.
  • the transistors MN21 and MN22 are N-type MOS transistors.
  • the transistor MN21 has a gate connected to the input terminal IN of the voltage limiting circuit 30, a drain supplied with the power supply voltage VDD, and a source connected to the node N1.
  • the transistor MN22 has a gate connected to the node N2, a drain supplied with the power supply voltage VDD, and a source connected to the node N1.
  • the size of transistor MN21 and the size of transistor MN22 are equal to each other.
  • the gate width of the transistor MN21 and the gate width of the transistor MN22 are equal to each other, and the gate length of the transistor MN21 and the gate length of the transistor MN22 are equal to each other.
  • Transistor MN21 and transistor MN22 are arranged close to each other.
  • Node N1 is connected to output terminal OUT of voltage limiting circuit 30 .
  • the switch SW1 is configured to connect the node N1 and the node N2 to each other based on the control signal CTL1 supplied from the pixel driving section 15 (FIG. 1).
  • the switch SW1 is configured using, for example, one or more MOS transistors.
  • a first terminal of the capacitor C1 is connected to the node N2, and a second terminal is connected to the switch SW2.
  • the switch SW2 supplies one of the voltage V1 and the voltage V2 generated by the bias generating section 14 to the second terminal of the capacitor C1 based on the control signal CTL2 supplied from the pixel driving section 15 (FIG. 1). configured to In this example, voltage V1 is a higher voltage than voltage V2.
  • Switch SW2, in this example, provides voltage V1 to the second terminal of capacitor C1 when control signal CTL1 is high, and voltage V2 to capacitor C1 when control signal CTL1 is low. It feeds the second terminal of C1.
  • the switch SW3 is configured to supply the voltage V3 generated by the bias generating section 14 to the node N2 based on the control signal CTL3 supplied from the pixel driving section 15 (FIG. 1).
  • the voltage limiting circuit 30 when normal light enters the imaging device 1, the transistor MN21 and the constant current source CUR operate as a so-called source follower circuit. As a result, the voltage limiting circuit 30 outputs from the output terminal OUT a pixel signal SIG1 corresponding to the pixel signal SIG input to the input terminal IN. Further, for example, when strong light such as sunlight enters the imaging device 1 and the voltage in the floating diffusion FD (the voltage of the pixel signal SIG) becomes extremely low, the gate voltage of the transistor MN21 becomes lower than the gate voltage of In this case, transistor MN22 and constant current source CUR operate as a so-called source follower circuit.
  • the voltage limiting circuit 30 outputs the pixel signal SIG1 having a voltage (limiting voltage) corresponding to the gate voltage of the transistor MN22 from the output terminal OUT. That is, the voltage limiting circuit 30 can limit the voltage of the pixel signal SIG1 so as not to fall below the limit voltage even when the voltage of the pixel signal SIG input to the input terminal IN becomes low. As a result, the imaging apparatus 1 can suppress blackening at high brightness.
  • the pixel circuit 20 corresponds to a specific example of "pixel circuit” in the present disclosure.
  • the photodiode PD corresponds to a specific example of "first light receiving element” and “second light receiving element” in the present disclosure.
  • the floating diffusion FD corresponds to a specific example of the "first storage section” and the “second storage section” in the present disclosure.
  • the transistor MN2 corresponds to a specific example of "first transfer switch” and “second transfer switch” in the present disclosure.
  • the pixel signal SIG1 corresponds to a specific example of "pixel signal” in the present disclosure.
  • the voltage limiting circuit 30 corresponds to a specific example of “voltage limiting circuit” in the present disclosure.
  • the reference signal REF corresponds to a specific example of "reference signal” in the present disclosure.
  • the comparison circuit 22 corresponds to a specific example of the "comparison circuit” in the present disclosure.
  • the transistor MN21 corresponds to a specific example of "first transistor” in the present disclosure.
  • the transistor MN22 corresponds to a specific example of “second transistor” in the present disclosure.
  • the constant current source CUR corresponds to a specific example of "first current source” in the present disclosure.
  • the switch SW1 corresponds to a specific example of "first switch” in the present disclosure.
  • Capacitor C1 corresponds to a specific example of “capacitor” in the present disclosure.
  • the switch SW2 corresponds to a specific example of the "voltage setting circuit” in the present disclosure.
  • Voltage V1 corresponds to a specific example of "first voltage” in the present disclosure.
  • Voltage V2 corresponds to a specific example of "second voltage” in the present disclosure.
  • the transistor MN11 corresponds to a specific example of "fourth transistor” in the present disclosure.
  • the transistor MN12 corresponds to a specific example of the "fifth transistor” in the present disclosure.
  • the transistor MN13 corresponds to a specific example of "third current source” in the present disclosure.
  • the transistor MN3 corresponds to a specific example of "third switch” in the present disclosure.
  • the transistor MN4 corresponds to a specific example of "fourth switch” in the present disclosure.
  • the pixel drive section 15 corresponds to a specific example of the "control section” in the present disclosure.
  • the switch SW3 corresponds to a specific example of the "fifth switch” in the present disclosure.
  • the semiconductor substrate 101 corresponds to a specific example of "first substrate” in the present disclosure.
  • the semiconductor substrate 102 corresponds to a specific example of “second substrate” in the present disclosure.
  • the time code generator 13 corresponds to a specific example of the "time code generation circuit” in the present disclosure.
  • the latch 23 corresponds to a specific example of "latch circuit” in the present disclosure.
  • the reference signal generator 12 generates a reference signal REF.
  • the time code generator 13 generates a time code TC.
  • the repeater 29 supplies the timecode TC to the latches 23 of the pixels P belonging to the cluster CL.
  • the pixel drive section 15 controls operations of the plurality of pixel circuits 20 in the pixel array 11 .
  • Each of the plurality of pixel circuits 20 in the pixel array 11 generates a pixel signal SIG including a reset voltage and a pixel voltage, and generates a pixel signal SIG1 based on this pixel signal SIG.
  • each of the plurality of pixel circuits 20 generates code values CP and CD by performing AD conversion based on this pixel signal SIG1.
  • the repeater 29 supplies the code values CP and CD to the signal processor 16 .
  • the signal processing unit 16 generates an image signal Spic by performing predetermined image processing based on the code values CP and CD generated by each of the plurality of pixel circuits 20 .
  • the timing generation unit 17 generates various timing signals and supplies the generated various timing signals to the reference signal generation unit 12, the time code generation unit 13, the pixel drive unit 15, and the signal processing unit 16. 1 operation.
  • the charge accumulated in the photodiode PD is discharged by turning on the transistor MN1 based on the control signal OFG. Then, when the transistor MN1 is turned off, an exposure period is started, and an amount of charge corresponding to the amount of light received is accumulated in the photodiode PD. After the exposure period ends, the pixel circuit 20 generates a pixel signal SIG including a reset voltage and a pixel voltage, and generates a pixel signal SIG1 based on this pixel signal SIG. Then, the pixel circuit 20 performs AD conversion based on this pixel signal SIG1. Focusing on a certain pixel circuit 20, AD conversion in this pixel circuit 20 will be described in detail below.
  • FIG. 6 shows an operation example of AD conversion in the pixel circuit 20 when normal light is incident on the image pickup device 1.
  • A shows the waveform of the control signal RST
  • B shows the control signal RST.
  • C shows the waveform of the control signal CTL1
  • D shows the waveform of the control signal CTL2
  • E shows the waveform of the control signal CTL3
  • F shows the waveform of the pixel signal SIG.
  • G shows the waveform of the voltage VN2 at the node N2 of the voltage limiting circuit 30
  • H shows the waveform of the reference signal REF
  • I shows the waveform of the pixel signal SIG1
  • J indicates the waveform of the signal CMP.
  • the waveforms of the pixel signal SIG and the voltage VN2 are shown on the same voltage axis.
  • the waveforms of the reference signal REF and the pixel signal SIG1 are shown on the same voltage axis.
  • the reference signal generator 12 changes the voltage of the reference signal REF to the voltage Vx ((H) in FIG. 6).
  • the pixel driving section 15 changes the control signal RST from low level to high level ((A) in FIG. 6).
  • the transistors MN3 and MN4 are turned on.
  • the voltage of the floating diffusion FD (the voltage of the pixel signal SIG) is set to the voltage Vx ((F) in FIG. 6).
  • the voltage of the pixel signal SIG1 is set to the voltage Vx by turning on the transistor MN4 ((I) in FIG. 6). In this manner, both the gate voltage (the voltage of the pixel signal SIG) and the source voltage (the voltage of the pixel signal SIG1) of the transistor MN21 are set to the voltage Vx, so the transistor MN21 is in an off state.
  • the pixel driving section 15 changes the control signal CTL1 from low level to high level ((C) in FIG. 6).
  • the switch SW1 is turned on, and the node N1 and the node N2 are connected to each other. Since the voltage of the node N1 (the voltage of the pixel signal SIG1) is the voltage Vx, the voltage VN2 of the node N2 is set to the voltage Vx ((G) in FIG. 6).
  • the pixel driving section 15 changes the control signal CTL2 from low level to high level ((D) in FIG. 6). Accordingly, in the pixel circuit 20, the switch SW2 supplies the voltage V1 to the second terminal of the capacitor C1. Since the voltage VN2 at the first terminal of the capacitor C1 is the voltage Vx, the capacitor C1 is charged and a voltage difference (Vx-V1) is established between the first and second terminals of the capacitor C1.
  • the reference signal generator 12 changes the voltage of the reference signal REF to the voltage VA (FIG. 6(H)).
  • the pixel driving section 15 changes the control signal RST from high level to low level ((A) in FIG. 6).
  • the transistors MN3 and MN4 are turned off.
  • the floating diffusion FD becomes electrically floating.
  • the voltage of the floating diffusion FD (the voltage of the pixel signal SIG) is maintained at the voltage Vx ((F) in FIG. 6).
  • the constant current source CUR causes the current to flow from the node N1 toward the ground due to the transistor MN4 being turned off, the voltage of the node N1 (the voltage of the pixel signal SIG1) decreases ((I) in FIG. 6). .
  • the voltage VN2 of the node N2 also drops (FIG. 6(G)).
  • the source voltage of the transistor MN21 (the voltage of the pixel signal SIG1) becomes lower than the gate voltage of the transistor MN21 (the voltage of the pixel signal SIG) by a voltage ⁇ V21 due to the drop in the voltage of the node N1, the transistor MN21, the node N1, A current flows through the path of the constant current source CUR.
  • the voltage ⁇ V21 is a drop in the gate-source voltage Vgs of the transistor MN21, and is the sum of the threshold voltage Vth of the transistor MN21 and the so-called overdrive voltage Vov for operating the transistor MN21 in the saturation region ( Vth+Vov).
  • the transistor MN21 and the constant current source CUR operate as a so-called source follower.
  • the voltage limiting circuit 30 generates the pixel signal SIG1, which is lower than the pixel signal SIG by the voltage ⁇ V21, based on the input pixel signal SIG ((F), (I) in FIG. 6).
  • the voltage of the pixel signal SIG1 becomes "Vx- ⁇ V21" ((F) in FIG. 6).
  • the voltage VN2 of the node N2 also becomes "Vx- ⁇ V21" (FIG. 6(G)).
  • the pixel driving section 15 changes the control signal CTL1 from high level to low level (FIG. 6(C)).
  • the switch SW1 is turned off, and the node N1 and the node N2 are disconnected from each other.
  • the pixel driving section 15 changes the control signal CTL2 from high level to low level ((D) in FIG. 6).
  • the voltage VN2 at the node N2 becomes "Vx- ⁇ V21- ⁇ V" (FIG. 6(G)).
  • the pixel circuit 20 performs AD conversion based on the voltage of the pixel signal SIG1 corresponding to the voltage (reset voltage) of the pixel signal SIG. Specifically, at timing t14, the reference signal generator 12 starts to lower the voltage of the reference signal REF from the voltage VA by a predetermined degree of change ((H) in FIG. 6). Also, the time code generator 13 starts the increment operation of the time code TC at this timing t14. Repeater 29 supplies this time code TC to latch 23 . As a result, the latch 23 is supplied with the time code TC that changes with the passage of time.
  • the comparison circuit 22 changes the signal CMP from high level to low level (FIG. 6(J)).
  • the latch 23 latches the time code TC based on the transition of this signal CMP.
  • the code value CP of the time code TC latched by the latch 23 is a code value corresponding to the length of time between timings t14 and t15.
  • the code value CP is a code value corresponding to the voltage of the pixel signal SIG1 during the P-phase period TP.
  • the time code generator 13 ends the increment operation of the time code TC as the P-phase period TP ends.
  • the reference signal generator 12 stops changing the voltage of the reference signal REF and changes the voltage of the reference signal REF to the voltage VA ((H) in FIG. 6).
  • the voltage of the reference signal REF becomes higher than the voltage of the pixel signal SIG1 ((H), (I) in FIG. 6), and the comparison circuit 22 changes the signal CMP from low level to high level (( J)).
  • the pixel driving section 15 changes the control signal CTL3 from low level to high level ((E) in FIG. 6).
  • the switch SW3 is turned on, and the voltage VN2 of the node N2 is set to the voltage V3 ((G) in FIG. 6).
  • the pixel driving section 15 changes the control signal TX from low level to high level ((B) in FIG. 6).
  • the transistor MN2 is turned on, the charge generated in the photodiode PD is transferred to the floating diffusion FD, and the voltage of the floating diffusion FD (the voltage of the pixel signal SIG) changes according to the amount of received light. It becomes the pixel voltage (FIG. 6(F)).
  • the voltage of this pixel signal SIG is higher than the voltage VN2 at the node N2 ((F), (G) in FIG. 6).
  • the voltage limiting circuit 30 generates the pixel signal SIG1 that is lower than the pixel signal SIG by voltage ⁇ V21 ((I) in FIG. 6).
  • the pixel driving section 15 changes the control signal TX from high level to low level ((B) in FIG. 6). This turns off the transistor MN2.
  • the pixel circuit 20 performs AD conversion based on the voltage of the pixel signal SIG1 corresponding to the voltage of the pixel signal SIG (pixel voltage). Specifically, at timing t19, the reference signal generation unit 12 starts lowering the voltage of the reference signal REF from the voltage VA at a predetermined degree of change ((H) in FIG. 6). Also, the time code generator 13 starts the increment operation of the time code TC at this timing t19. Repeater 29 supplies this time code TC to latch 23 . As a result, the latch 23 is supplied with the time code TC that changes with the passage of time.
  • the comparison circuit 22 changes the signal CMP from high level to low level (FIG. 6(J)).
  • the latch 23 latches the time code TC based on the transition of this signal CMP.
  • the code value CD of the time code TC latched by the latch 23 is a code value corresponding to the length of time from timing t19 to t20.
  • the code value CD is a code value corresponding to the voltage of the pixel signal SIG1 during the D-phase period TD.
  • the time code generator 13 ends the increment operation of the time code TC as the D-phase period TD ends.
  • the reference signal generator 12 stops changing the voltage of the reference signal REF and changes it to the voltage VA ((H) in FIG. 6).
  • the voltage of the reference signal REF becomes higher than the voltage of the pixel signal SIG1 ((H), (I) in FIG. 6), and the comparison circuit 22 changes the signal CMP from low level to high level (( J)).
  • the plurality of pixel circuits 20 in the cluster CL sequentially supply the code values CP and CD to the repeater 29, and the repeater 29 sends these code values CP and CD to the signal processing unit 16. Sequential supply.
  • the signal processing unit 16 performs predetermined image processing based on the code values CP and CD generated by each of the plurality of pixel circuits 20 . For example, the signal processing unit 16 generates pixel values using the principle of correlated double sampling based on the code values CP and CD. Specifically, the signal processing unit 16 generates a pixel value by, for example, subtracting the code value CP from the code value CD. The signal processing unit 16 also performs black level correction processing for correcting the black level. Thus, the signal processing unit 16 generates the image signal Spic.
  • FIG. 7 shows an operation example of AD conversion in the pixel circuit 20 when strong light such as sunlight is incident on the imaging device 1 .
  • the reference signal generator 12 changes the voltage of the reference signal REF to the voltage Vx ((H) in FIG. 7).
  • the pixel driving section 15 changes the control signal RST from low level to high level ((A) in FIG. 7).
  • the transistors MN3 and MN4 are turned on.
  • the voltage of the floating diffusion FD (the voltage of the pixel signal SIG) is set to the voltage Vx ((F) in FIG. 7).
  • the voltage of the pixel signal SIG1 is set to the voltage Vx by turning on the transistor MN4 ((I) in FIG. 7). In this manner, both the gate voltage (the voltage of the pixel signal SIG) and the source voltage (the voltage of the pixel signal SIG1) of the transistor MN21 are set to the voltage Vx, so the transistor MN21 is in an off state.
  • the pixel driving section 15 changes the control signal CTL1 from low level to high level (FIG. 7(C)).
  • the switch SW1 is turned on, and the node N1 and the node N2 are connected to each other. Since the voltage of the node N1 (the voltage of the pixel signal SIG1) is the voltage Vx, the voltage VN2 of the node N2 is set to the voltage Vx ((G) in FIG. 7).
  • the pixel driving section 15 changes the control signal CTL2 from low level to high level ((D) in FIG. 7). Accordingly, in the pixel circuit 20, the switch SW2 supplies the voltage V1 to the second terminal of the capacitor C1. Since the voltage VN2 at the first terminal of the capacitor C1 is the voltage Vx, the capacitor C1 is charged and a voltage difference (Vx-V1) is established between the first and second terminals of the capacitor C1.
  • the reference signal generator 12 changes the voltage of the reference signal REF to the voltage VA ((H) in FIG. 7).
  • the pixel driving section 15 changes the control signal RST from high level to low level ((A) in FIG. 7).
  • the transistors MN3 and MN4 are turned off.
  • the floating diffusion FD becomes electrically floating.
  • strong light such as sunlight is incident on the imaging device 1, from the photodiodes PD of the plurality of pixel circuits 20 including the pixel circuit 20 of interest to the floating diffusion FD of the pixel circuit 20 of interest. Electrons leak.
  • the voltage of the floating diffusion FD (the voltage of the pixel signal SIG) gradually decreases ((F) in FIG. 7).
  • the constant current source CUR causes the current to flow from the node N1 toward the ground by turning off the transistor MN4, the voltage of the node N1 (the voltage of the pixel signal SIG1) decreases ((I) in FIG. 7). . Since the nodes N1 and N2 are connected to each other via the switch SW1, the voltage VN2 of the node N2 also drops (FIG. 7(G)).
  • the voltage limiting circuit 30 When the source voltage of the transistor MN21 (the voltage of the pixel signal SIG1) becomes lower than the gate voltage of the transistor MN21 (the voltage of the pixel signal SIG) by a voltage ⁇ V21 due to the drop in the voltage of the node N1, the voltage limiting circuit 30: A current flows through the path of the transistor MN21, the node N1, and the constant current source CUR. Thereby, the transistor MN21 and the constant current source CUR operate as a so-called source follower. In this manner, the voltage limiting circuit 30 generates the pixel signal SIG1, which is lower than the pixel signal SIG by the voltage ⁇ V21, based on the input pixel signal SIG ((I) in FIG. 7).
  • the voltage of the pixel signal SIG gradually decreases and becomes "Vx- ⁇ Vz" immediately before the timing t33 ((F) in FIG. 7).
  • the voltage ⁇ Vz is the voltage drop caused by electron leakage to the floating diffusion FD. Therefore, since the voltage of the pixel signal SIG1 is lower than the voltage of the pixel signal SIG by the voltage ⁇ V21, it becomes “Vx ⁇ V21 ⁇ Vz” (FIG. 7(I)). Similarly, the voltage VN2 of the node N2 becomes "Vx- ⁇ V21- ⁇ Vz" (FIG. 7(G)).
  • the pixel driving section 15 changes the control signal CTL1 from high level to low level ((C) in FIG. 7).
  • the switch SW1 is turned off, and the node N1 and the node N2 are disconnected from each other.
  • the pixel driving section 15 changes the control signal CTL2 from high level to low level ((D) in FIG. 7).
  • the voltage at the first terminal also increases by the voltage ⁇ V, since the voltage between the first and second terminals of capacitor C1 is maintained. descend.
  • the voltage VN2 at the node N2 becomes "Vx- ⁇ V21- ⁇ Vz- ⁇ V" (FIG. 7(G)).
  • the pixel signal SIG continues to drop ((F) in FIG. 7). Accordingly, the pixel signal SIG1 also continues to drop (FIG. 7(I)).
  • the pixel signal SIG falls below the voltage VN2 ((F), (G) in FIG. 7).
  • the voltage limiting circuit 30 generates the pixel signal SIG1 that is lower than the voltage VN2 of the node N2 by the voltage ⁇ V22 ((I) in FIG. 7).
  • the voltage ⁇ V22 is a drop in the gate-source voltage Vgs of the transistor MN22, and is the sum of the threshold voltage Vth of the transistor MN22 and the so-called overdrive voltage Vov for operating the transistor MN22 in the saturation region ( Vth+Vov).
  • the voltage of the pixel signal SIG1 becomes "Vx- ⁇ V21- ⁇ Vz- ⁇ V- ⁇ V22". That is, the voltage of the pixel signal SIG1 does not become a low voltage corresponding to the pixel signal SIG, but is limited to "Vx- ⁇ V21- ⁇ Vz- ⁇ V- ⁇ V22" (limit voltage).
  • the pixel circuit 20 performs AD conversion based on the voltage of the pixel signal SIG1. Specifically, at timing t35, the reference signal generation unit 12 starts lowering the voltage of the reference signal REF from the voltage VA at a predetermined degree of change ((H) in FIG. 7). Also, the time code generator 13 starts the increment operation of the time code TC at this timing t35. Repeater 29 supplies this time code TC to latch 23 . As a result, the latch 23 is supplied with the time code TC that changes with the passage of time.
  • the comparison circuit 22 changes the signal CMP from high level to low level (FIG. 7(J)).
  • the latch 23 latches the time code TC based on the transition of this signal CMP.
  • the code value CP of the time code TC latched by the latch 23 is a code value corresponding to the length of time between timings t35 and t36.
  • the code value CP is a code value corresponding to the voltage of the pixel signal SIG1 during the P-phase period TP.
  • the time code generator 13 ends the increment operation of the time code TC as the P-phase period TP ends.
  • the reference signal generator 12 stops changing the voltage of the reference signal REF and changes the voltage of the reference signal REF to the voltage VA ((H) in FIG. 7).
  • the voltage of the reference signal REF becomes higher than the voltage of the pixel signal SIG1 ((H) and (I) in FIG. 7), so the comparison circuit 22 changes the signal CMP from low level to high level (( J)).
  • the pixel driving section 15 changes the control signal CTL3 from low level to high level (FIG. 7(E)).
  • the switch SW3 is turned on, and the voltage VN2 of the node N2 is set to the voltage V3 ((G) in FIG. 7).
  • the pixel driving section 15 changes the control signal TX from low level to high level ((B) in FIG. 7).
  • the transistor MN2 is turned on, and charges generated in the photodiode PD are transferred to the floating diffusion FD.
  • the charge corresponding to the amount of received light is transferred from the photodiode PD of the pixel circuit 20 of interest to the floating diffusion FD.
  • the voltage of the floating diffusion FD (the voltage of the pixel signal SIG) is lowered ((F) in FIG. 7).
  • the voltage of this pixel signal SIG is lower than the voltage VN2 at the node N2 (FIGS. 7(F) and (G)). Therefore, in voltage limiting circuit 30, current continues to flow through the path of transistor MN22, node N1, and constant current source CUR, so transistor MN22 and constant current source CUR continue to operate as a so-called source follower. As a result, the voltage limiting circuit 30 generates the pixel signal SIG1 that is lower than the voltage VN2 of the node N2 by the voltage ⁇ V22 ((I) in FIG. 7). Thus, the voltage of the pixel signal SIG1 becomes "V3- ⁇ V22". That is, the voltage of the pixel signal SIG1 does not become a low voltage corresponding to the pixel signal SIG, but is limited to "V3- ⁇ V22" (limit voltage).
  • the pixel driving section 15 changes the control signal TX from high level to low level ((B) in FIG. 7). This turns off the transistor MN2.
  • the pixel circuit 20 performs AD conversion based on the voltage of the pixel signal SIG1. Specifically, at timing t40, the reference signal generator 12 starts to lower the voltage of the reference signal REF from the voltage VA by a predetermined degree of change ((H) in FIG. 7). Also, the time code generator 13 starts the increment operation of the time code TC at this timing t40. Repeater 29 supplies this time code TC to latch 23 . As a result, the latch 23 is supplied with the time code TC that changes with the passage of time.
  • the voltage of the pixel signal SIG1 is lower than the voltage range of the reference signal REF during the D-phase period TD (FIGS. 7(H) and (I)). Therefore, the voltage of the reference signal REF does not fall below the voltage of the pixel signal SIG1. Therefore, the signal CMP remains high level without transition ((J) in FIG. 7).
  • the latch 23 latches the time code TC, for example, at timing t41, which is the end timing of the D-phase period TD.
  • the code value CD of the time code TC latched by the latch 23 is a code value corresponding to the length of time between timings t40 and t41, and is the maximum possible code value.
  • the time code generator 13 ends the increment operation of the time code TC with the end of the D-phase period TD. Then, the reference signal generator 12 stops changing the voltage of the reference signal REF and changes it to the voltage VA ((H) in FIG. 7).
  • the plurality of pixel circuits 20 in the cluster CL sequentially supply the code values CP and CD to the repeater 29, and the repeater 29 sends these code values CP and CD to the signal processing unit 16. Sequential supply.
  • the signal processing unit 16 performs predetermined image processing based on the code values CP and CD generated by each of the plurality of pixel circuits 20 .
  • the code value CD is the maximum value, so the signal processing unit 16 can, for example, generate no pixel value.
  • the pixel circuit 20 includes the photodiode PD, the floating diffusion FD capable of accumulating the charge generated by the photodiode PD, and the photodiode PD and the floating diffusion FD when turned on.
  • a voltage limiting circuit 30 capable of generating a pixel signal SIG1 corresponding to the voltage in the floating diffusion FD and limiting the voltage of the pixel signal SIG1 so that it does not exceed the limit voltage, a reference signal REF and the pixel signal SIG1 are provided.
  • the voltage limiting circuit 30 includes, for example, a transistor MN21 having a gate connected to the floating diffusion FD, a transistor MN22 having a gate to which a voltage VN2 corresponding to the limiting voltage can be supplied, It may have a constant current source CUR connected to the sources of transistors MN21, MN22. Accordingly, in the pixel circuit 20, the reference signal REF is compared with the pixel signal SIG1 that is limited so as not to exceed the limit voltage. can be reduced. As a result, the imaging device 1 can suppress degradation in image quality at high brightness.
  • the voltage limiting circuit 30 is turned on so that the source of the first transistor (transistor MN21), the source of the second transistor (transistor MN2), and the second transistor (transistor MN22) are connected.
  • a switch SW1 connectable to the gate of a second transistor (transistor MN22); a capacitor C1 having a first terminal and a second terminal connected to the gate of a second transistor (transistor MN22); and a voltage setting circuit (switch SW2) that can change the .
  • the node N1 and the node N2 are connected to each other by turning on the switch SW1 during the period from timing t31 to t33, and the switch SW1 is turned off at timing t33.
  • the imaging device 1 can operate based on the voltage variation. It is possible to suppress the black subsidence.
  • the voltage of the pixel signal SIG which is the voltage of the floating diffusion FD
  • the voltage of the pixel signal SIG1 and the voltage VN2 of the node N2 may vary.
  • the imaging device 1 operates with such a voltage variation as a reference.
  • the voltage VN2 at the node N2 changes by a voltage ⁇ V with reference to the varied voltage.
  • the voltage limiting circuit 30 generates the pixel signal SIG1 based on the voltage of the pixel signal SIG and this voltage VN2.
  • the comparison circuit 22 generates the signal CMP by comparing the voltage of the reference signal REF and the voltage of the pixel signal SIG1. As a result, it is less likely to be affected by variations in these voltages, so it is possible to effectively suppress deterioration in image quality at high brightness.
  • the voltage limiting circuit 30 has a switch SW3 that can supply the voltage V3 to the gate of the second transistor (transistor MN22) when turned on.
  • the imaging device 1 can limit the voltage of the pixel signal SIG1 in, for example, the D-phase period TD to prevent it from becoming too low, thereby suppressing deterioration in image quality. That is, when the pixel signal SIG1 becomes too low, the pixel signal SIG1 causes a change in the power supply voltage and the ground voltage, and as a result, the pixel values in the plurality of pixel circuits 20 may change. As a result, so-called streaking, which is a deterioration in image quality, can occur.
  • the imaging device 1 by applying the voltage V3 to the gate of the transistor MN22 in the D-phase period TD, the voltage of the pixel signal SIG1 can be limited and prevented from becoming too low. As a result, in the imaging device 1, the influence on the power supply voltage and the ground voltage can be suppressed, so that deterioration of image quality at high brightness can be suppressed.
  • the pixel circuit includes a photodiode, a floating diffusion capable of accumulating charges generated by the photodiode, and a floating diffusion capable of connecting the photodiode and floating diffusion when turned on.
  • a voltage limiting circuit that can generate a pixel signal according to the voltage in the transistor and the floating diffusion FD, and can limit the voltage of the pixel signal so that the voltage of the pixel signal does not exceed the limit voltage, and the reference signal REF and the pixel signal SIG1 can be compared. Since the comparator circuit is provided, it is possible to suppress the deterioration of the image quality at the time of high brightness.
  • a switch that can connect the source of the first transistor, the source of the second transistor, and the gate of the second transistor and the gate of the second transistor are connected. and a voltage setting circuit capable of changing the voltage of the second terminal of the capacitor. can be suppressed.
  • a switch that can supply a voltage to the gate of the second transistor when turned on is provided, so deterioration in image quality at high luminance can be suppressed.
  • the switch SW2 switches the voltage supplied to the capacitor C1 from the voltage V1 to the voltage V2, but it is not limited to this.
  • the switch SW2 may switch the voltage supplied to the capacitor C1 from the voltage of the reference signal REF to the voltage V2.
  • the imaging device according to this modified example has a light receiving circuit 21A.
  • the light receiving circuit 21A has a voltage limiting circuit 30A.
  • the switch SW2 of the voltage limiting circuit 30A supplies one of the reference signal REF and the voltage V2 to the second terminal of the capacitor C1 based on the control signal CTL2 supplied from the pixel driving section 15 (FIG. 1). configured to In the example of FIG.
  • the switch SW2 supplies the voltage of the reference signal REF to the capacitor C1 during the period from timing t11 to t13.
  • the period of timings t11 to t13 is a part of the periods other than the period of the ramp waveform in the reference signal REF (the period of timings t14 to t16 and the period of timings t19 to t21).
  • the voltage of the reference signal REF is the voltage Vx or the voltage VA. For example, by setting the voltage V2 to a voltage lower than the voltage VA, it is possible to operate in the same manner as in the above embodiment.
  • the voltage VN2 at the first terminal of the capacitor C1 is near the voltage Vx. That is, the voltage difference across the capacitor C1 is sufficiently low during the period from timing t11 to t13. Therefore, in this modification, the charging time of the capacitor C1 can be shortened.
  • the size of the transistor MN21 and the size of the transistor MN22 are equal to each other in the above embodiment, the size of the transistor MN21 and the size of the transistor MN22 are not limited to this. may differ from each other in size.
  • the imaging device according to this modified example has a light receiving circuit 21B.
  • the light receiving circuit 21B has a voltage limiting circuit 30B.
  • the size of the transistor MN22 is made larger than the size of the transistor MN21.
  • the gate width of the transistor MN22 can be made larger than the gate width of the transistor MN21.
  • the voltage limiter circuit 30B can shorten the time until the voltage of the pixel signal SIG1 is set to the limit voltage based on the voltage VN2 of the node N2.
  • the size of the transistor MN22 is larger than the size of the transistor MN21, but instead of this, for example, the size of the transistor MN21 may be larger than the size of the transistor MN22.
  • the imaging device has a light receiving circuit 21C.
  • the light receiving circuit 21C has a voltage limiting circuit 30C.
  • This voltage limiting circuit 30C has transistors MP23 and MP24.
  • the transistors MP23 and MP24 are P-type MOS transistors.
  • the transistor MP23 has a gate supplied with a bias voltage Vb2 from, for example, the bias generator 14 (FIG. 1), a source supplied with the power supply voltage VDD, and a drain connected to the drain of the transistor MN22 and the gate of the transistor MP24.
  • This transistor MP23 constitutes a constant current source.
  • the current value of the current supplied by the transistor MP23 is set to a value smaller than the current value of the current supplied by the constant current source CUR.
  • the transistor MP24 has a gate connected to the drains of the transistors MN22 and MP23, a source supplied with the power supply voltage VDD, and a drain connected to the node N1.
  • the transistor MP23 corresponds to a specific example of "second current source” in the present disclosure.
  • Transistor MP24 corresponds to a specific example of the "third transistor” in the present disclosure.
  • the voltage limiting circuit 30 is provided with the transistor MN21 to which the pixel signal SIG is supplied and the transistor MN22 to which the voltage VN2 of the node N2 is supplied. not something.
  • a plurality of transistors are provided, some of the plurality of transistors are used as transistors to which the pixel signal SIG is supplied, and the other one of the plurality of transistors is used as a transistor to which the pixel signal SIG is supplied. may be used as a transistor to which the voltage VN2 is supplied.
  • the imaging device according to this modification has a voltage limiting circuit 30D.
  • This voltage limiting circuit 30D has transistors MN31, MN32, MN33, and MN34 and a selection circuit 31.
  • the transistors MN31 to MN34 are N-type MOS transistors. In this example, the sizes of transistors MN31-MN34 are equal to each other.
  • the transistor MN31 has a gate supplied with the voltage VG1, a drain supplied with the power supply voltage VDD, and a source connected to the node N1.
  • the transistor MN32 has a gate supplied with the voltage VG2, a drain supplied with the power supply voltage VDD, and a source connected to the node N1.
  • the transistor MN33 has a gate supplied with the voltage VG3, a drain supplied with the power supply voltage VDD, and a source connected to the node N1.
  • the transistor MN34 has a gate supplied with the voltage VG4, a drain supplied with the power supply voltage VDD, and a source connected to the node N1.
  • the selection circuit 31 supplies the pixel signal SIG to the gates of one or more of the four transistors MN31 to MN34 based on, for example, the control signal SEL supplied from the pixel drive section 15 (FIG. 1), and the voltage VN2. to the gates of one or more of the four transistors MN31-MN34.
  • the transistors MN31 to MN34 correspond to a specific example of "a plurality of transistors” in the present disclosure.
  • the selection circuit 31 corresponds to a specific example of "first selection circuit” in the present disclosure.
  • the selection circuit 31 can supply the pixel signal SIG to the gates of the transistors MN31 and MN32 and the voltage VN2 to the gates of the transistors MN33 and MN34.
  • the transistors MN31 and MN32 correspond to the transistor MN21 according to the above embodiment
  • the transistors MN33 and MN34 correspond to the transistor MN22 according to the above embodiment. Therefore, the sizes of the transistors MN21 and MN22 are equal to each other.
  • the selection circuit 31 can supply the pixel signal SIG to the gate of the transistor MN31 and the voltage VN2 to the gates of the transistors MN32 to MN34.
  • the transistor MN31 corresponds to the transistor MN21 according to the above embodiment
  • the transistors MN32 to MN34 correspond to the transistor MN22 according to the above embodiment. Therefore, the size of the transistor MN22 is larger than the size of the transistor MN21.
  • the voltage limiting circuit 30D can shorten the time until the voltage of the pixel signal SIG1 is set to the limiting voltage based on the voltage VN2 of the node N2.
  • the selection circuit 31 can supply the pixel signal SIG to the gates of the transistors MN31 and MN32, and the voltage VN2 to the gate of the transistor MN34.
  • the transistors MN31 and MN32 correspond to the transistor MN21 according to the above embodiment
  • the transistor MN34 corresponds to the transistor MN22 according to the above embodiment.
  • transistor MN33 is not used.
  • the selection circuit 31 can supply "0 V" to the gate of this transistor MN33.
  • the imaging device can adjust the characteristics of the voltage limiting circuit 30D.
  • the light receiving circuit 21 has one photodiode PD, but it is not limited to this.
  • a plurality of photodiodes PD may be provided.
  • the imaging device according to this modification has a light receiving circuit 21E.
  • the light receiving circuit 21E has three circuits 32, three transistors MN3, a pixel selection circuit 33, a voltage limiting circuit 30, and a transistor MN4.
  • Each of the three circuits 32 has a photodiode PD, transistors MN1 and MN2, and a floating diffusion FD.
  • Three transistors MN3 are provided corresponding to these three circuits 32, respectively.
  • the pixel selection circuit 33 connects one of the three circuits 32 to the gate of the transistor MN21 of the voltage limiting circuit 30 based on, for example, the control signal SEL2 supplied from the pixel driving section 15 (FIG. 1). Configured.
  • the pixel selection circuit 33 corresponds to a specific example of the "second selection circuit" in the present disclosure.
  • the voltage limiting circuit 30, the comparing circuit 22, and the latch 23 are controlled by the three circuits 32 based on the three pixel signals SIG generated by the three circuits 32. can generate three pixel values corresponding respectively to .
  • this image pickup apparatus it is not necessary to provide three voltage limiting circuits 30, three comparison circuits 22, and three latches 23, so that the circuit configuration can be simplified.
  • the voltage limiting circuit 30 is provided on the semiconductor substrate 102, but the present invention is not limited to this.
  • the voltage limiting circuit 30 may be provided on a semiconductor substrate 113 different from the semiconductor substrates 101 and 102.
  • FIG. 13 the voltage limiting circuit 30 may be provided on a semiconductor substrate 113 different from the semiconductor substrates 101 and 102.
  • FIG. 14 shows a usage example of the imaging device 1 according to the above embodiment.
  • the imaging device 1 described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • ⁇ Devices that capture images for viewing purposes, such as digital cameras and mobile devices with camera functions
  • Devices used for transportation such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Devices used in home appliances such as televisions, refrigerators, air conditioners, etc., endoscopes, and devices that perform angiography by receiving infrared light to capture images and operate devices according to gestures.
  • Devices used for medical and health care such as equipment used for security purposes such as monitoring cameras for crime prevention and cameras used for personal authentication, skin measuring instruments for photographing the skin, scalp Equipment used for beauty, such as a microscope for photographing Equipment used for sports, such as action cameras and wearable cameras for sports, etc. Cameras for monitoring the condition of fields and crops, etc. of agricultural equipment
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 15 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • vehicle control system 12000 includes drive system control unit 12010 , body system control unit 12020 , vehicle exterior information detection unit 12030 , vehicle interior information detection unit 12040 , and integrated control unit 12050 .
  • integrated control unit 12050 As the functional configuration of the integrated control unit 12050, a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 16 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 16 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image quality of the captured image obtained by the imaging unit 12031 can be improved when the luminance is high.
  • the vehicle control system 12000 realizes a vehicle collision avoidance or collision mitigation function, a follow-up driving function based on the distance between vehicles, a vehicle speed maintenance driving function, a vehicle collision warning function, a vehicle lane deviation warning function, etc. with high accuracy. can.
  • the imaging device 1 is provided on two semiconductor substrates 101 and 102, but it is not limited to this, and the imaging device 1 may be provided on one semiconductor substrate.
  • This technology can be configured as follows. According to the present technology having the following configuration, deterioration in image quality can be suppressed at high luminance.
  • a first light-receiving element that generates a charge corresponding to the amount of received light
  • a first storage unit that can store the charge generated by the first light-receiving element
  • a first transfer switch capable of connecting the element and the first storage section, and capable of generating a pixel signal corresponding to the voltage stored in the first storage section, wherein the voltage of the pixel signal does not exceed a limit voltage.
  • a comparison circuit capable of comparing a reference signal having a ramp waveform with the pixel signal.
  • the limit circuit is a first transistor having a gate connected to the first storage, a drain, and a source; a second transistor having a gate to which a voltage corresponding to the limiting voltage can be supplied, a drain and a source; and a first current source connected to the source of the first transistor and the source of the second transistor.
  • the first transistor and the second transistor are transistors of a first conductivity type;
  • the limit circuit is a second current source connected to the drain of the second transistor; a third transistor of a second conductivity type having a gate connected to the drain of the second transistor, a drain connected to the source of the second transistor, and a source;
  • the imaging device according to any one of (2) to (4).
  • the limit circuit is a plurality of transistors; A first selection circuit capable of using one or more transistors out of the plurality of transistors as the first transistor and using another one or more transistors out of the plurality of transistors as the second transistor and The imaging device according to (2) or (3) above.
  • the imaging device is a second light receiving element; a second accumulation unit capable of accumulating charges generated by the second light receiving element; a second transfer switch that can connect the second light receiving element and the second storage unit by turning on; any one of (2) to (7) above, further comprising: a second selection circuit that connects one of the first storage unit and the second storage unit to the gate of the first transistor; The imaging device described.
  • the limit circuit is a first switch that can connect the source of the first transistor, the source of the second transistor, and the gate of the second transistor by turning on; a capacitor having a first terminal connected to the gate of the second transistor and a second terminal;
  • the imaging device according to any one of (2) to (8), further comprising: a voltage setting circuit capable of changing the voltage of the second terminal of the capacitor.
  • the voltage setting circuit includes a second switch that selectively supplies one of a first DC voltage and a second DC voltage to the second terminal of the capacitor.
  • the voltage setting circuit includes a second switch that selectively supplies one of the reference signal and a second DC voltage to the second terminal of the capacitor;
  • the second switch selectively supplies the reference signal to the second terminal of the capacitor during a part of the period other than the period in which the reference signal exhibits a ramp waveform.
  • the comparison circuit is a fourth transistor having a gate to which the pixel signal can be supplied, a drain and a source; a fifth transistor having a gate to which the reference signal can be supplied, a drain and a source; a third current source connected to the source of the fourth transistor and the source of the fifth transistor;
  • the pixel circuit is a third switch that can connect the drain of the fourth transistor and the first storage unit by turning on; any one of (9) to (11) above, further comprising: a fourth switch capable of connecting the drain of the fourth transistor and the gate of the fourth transistor when turned on; imaging device.
  • the imaging device according to (12) above.
  • the imaging device according to any one of (9) to (13), wherein the limiting circuit further includes a fifth switch capable of supplying a predetermined voltage to the gate of the second transistor when turned on. .
  • the first light receiving element, the first storage unit, the first transfer switch, and the comparison circuit are provided on a first substrate, The imaging device according to any one of (1) to (14), wherein the limiting circuit is provided on a second substrate overlaid on the first substrate. (16) Further equipped with a time code generation circuit that generates a time code that changes with the passage of time, The imaging device according to any one of (1) to (15), wherein the pixel circuit further includes a latch circuit that latches the time code based on the comparison result of the comparison circuit.

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Abstract

本開示の撮像装置は、受光量に応じた電荷を生成する第１の受光素子と、第１の受光素子により生成された電荷を蓄積可能な第１の蓄積部と、オン状態になることにより第１の受光素子と第１の蓄積部とを接続可能な第１の転送スイッチと、第１の蓄積部における蓄積電圧に応じた画素信号を生成可能であり画素信号の電圧が制限電圧を超えないように制限可能な電圧制限回路と、ランプ波形を有する参照信号と画素信号とを比較可能な比較回路とを有する画素回路を備える。

Description

撮像装置
　本開示は、被写体を撮像する撮像装置に関する。
　撮像装置では、太陽光のような強い光が入射した場合に、受光量に応じた画素値にならず、画素値が小さくなる、いわゆる黒沈みが生じる場合がある。例えば、特許文献１には、垂直信号線に複数の画素が接続された撮像装置において、垂直信号線の電圧をクリップすることにより、このような高輝度時の黒沈みを抑える技術が開示されている。
特開２００９－１９４５６９号公報
　ところで、撮像装置では、複数の画素のそれぞれにおいて、ＡＤ（Analog to Digital）変換を行うものがある。このような撮像装置においても、高輝度時の黒沈みを抑えることにより、画質の低下を抑えることが望まれる。
　高輝度時に画質の低下を抑えることができる撮像装置を提供することが望ましい。
　本開示の一実施の形態における撮像装置は、画素回路を備えている。画素回路は、第１の受光素子と、第１の蓄積部と、第１の転送スイッチと、電圧制限回路と、比較回路とを有する。第１の受光素子は、受光量に応じた電荷を生成する。第１の蓄積部は、第１の受光素子により生成された電荷を蓄積可能に構成される。第１の転送スイッチは、オン状態になることにより第１の受光素子と第１の蓄積部とを接続可能に構成される。電圧制限回路は、第１の蓄積部における蓄積電圧に応じた画素信号を生成可能であり画素信号の電圧が制限電圧を超えないように制限可能に構成される。比較回路は、ランプ波形を有する参照信号と画素信号とを比較可能に構成される。
　本開示の一実施の形態における撮像装置では、第１の受光素子により、受光量に応じた電荷が生成され、第１の転送スイッチがオン状態になることにより、第１の受光素子により生成された電荷が第１の蓄積部に転送され、第１の蓄積部に蓄積される。そして、電圧制限回路により、第１の蓄積部における蓄積電圧に応じた画素信号が生成される。この画素信号の電圧は、この電圧制限回路により、制限電圧を超えないように制限される。そして、比較回路により、ランプ波形を有する参照信号およびこの画素信号が比較される。
本開示の一実施の形態に係る撮像装置の一構成例を表すブロック図である。 図１に示した撮像装置の一実装例を表す模式図である。 図１に示したクラスタの一構成例を表す説明図である。 図１に示した画素に対応する画素回路の一構成例を表す回路図である。 図４に示した電圧制限回路の一構成例を表す回路図である。 図４に示した画素回路の一動作例を表すタイミング波形図である。 図４に示した画素回路の他の一動作例を表すタイミング波形図である。 変形例に係る受光回路の一構成例を表す回路図である。 他の変形例に係る受光回路の一構成例を表す回路図である。 他の変形例に係る受光回路の一構成例を表す回路図である。 他の変形例に係る電圧制限回路の一構成例を表す回路図である。 他の変形例に係る受光回路の一構成例を表す回路図である。 他の変形例に係る画素回路の一構成例を表す回路図である。 撮像装置の使用例を表す説明図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．撮像装置の使用例
３．移動体への応用例
＜１．実施の形態＞
［構成例］
　図１は、一実施の形態に係る撮像装置（撮像装置１）の一構成例を表すものである。撮像装置１は、画素アレイ１１と、参照信号生成部１２と、タイムコード生成部１３と、バイアス生成部１４と、画素駆動部１５と、信号処理部１６と、タイミング生成部１７とを備えている。撮像装置１は、この例では２枚の半導体基板に形成される。
　図２は、撮像装置１の一実装例を表すものである。撮像装置１は、この例では、２枚の半導体基板１０１，１０２に形成される。半導体基板１０１は、撮像装置１における撮像面Ｓの側に配置され、半導体基板１０２は、撮像装置１の撮像面Ｓとは反対側に配置される。半導体基板１０１，１０２は互いに重ね合わされる。半導体基板１０１の配線と、半導体基板１０２の配線とは、配線１０３により接続される。配線１０３は、例えばＣｕ－Ｃｕなどの金属結合などを用いることができる。
　画素アレイ１１（図１）は、マトリクス状に配置された複数の画素Ｐを有している。画素Ｐは、フォトダイオードＰＤを有し、受光量に応じた画素信号ＳＩＧ１を生成し、この画素信号ＳＩＧ１に基づいてＡＤ変換を行うように構成される。画素アレイ１１では、所定数の画素Ｐが１つのクラスタＣＬを構成する。複数のクラスタＣＬのそれぞれでは、この例では、横方向に４つの画素Ｐが並設され、縦方向に数十個の画素Ｐが並設される。画素アレイ１１には、このようなクラスタＣＬが縦方向および横方向に並設される。
　図３は、クラスタＣＬの一構成例を表すものである。クラスタＣＬは、複数の画素Ｐにそれぞれ対応する複数の画素回路２０と、リピータ２９とを有している。図４は、画素回路２０の一構成例を表すものである。画素回路２０は、受光回路２１と、比較回路２２と、ラッチ２３とを有している。
　受光回路２１は、受光量に応じた画素信号ＳＩＧ１を生成するように構成される。受光回路２１は、フォトダイオードＰＤと、トランジスタＭＮ１～ＭＮ４と、フローティングディフュージョンＦＤと、電圧制限回路３０とを有している。トランジスタＭＮ１～ＭＮ４は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。図４に示したように、フォトダイオードＰＤ、トランジスタＭＮ１～ＭＮ４、フローティングディフュージョンＦＤは、半導体基板１０１に設けられ、電圧制限回路３０は、半導体基板１０２に設けられる。
　フォトダイオードＰＤは、受光量に応じた量の電荷を生成して内部に蓄積する光電変換素子である。フォトダイオードＰＤのアノードは接地され、カソードはトランジスタＭＮ１，ＭＮ２のソースに接続される。
　トランジスタＭＮ１のゲートには画素駆動部１５（図１）から制御信号ＯＦＧが供給され、ドレインには電圧ＶＯＦＧが供給され、ソースはフォトダイオードＰＤのカソードおよびトランジスタＭＮ２のソースに接続される。
　トランジスタＭＮ２のゲートには画素駆動部１５（図１）から制御信号ＴＸが供給され、ソースはフォトダイオードＰＤのカソードおよびトランジスタＭＮ１のソースに接続され、ドレインはフローティングディフュージョンＦＤおよびトランジスタＭＮ３のソースに接続されるとともに、半導体基板１０１，１０２間の配線１０３を介して電圧制限回路３０の入力端子に接続される。
　フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を蓄積するように構成される。フローティングディフュージョンＦＤは、例えば、半導体基板１０１の表面に形成された拡散層を用いて構成される。図４では、フローティングディフュージョンＦＤを、キャパシタのシンボルを用いて示している。
　トランジスタＭＮ３のゲートには画素駆動部１５（図１）から制御信号ＲＳＴが供給され、ドレインは比較回路２２のトランジスタＭＮ１１（後述）のドレインに接続され、ソースはフローティングディフュージョンＦＤおよびトランジスタＭＮ２のドレインに接続されるとともに、半導体基板１０１，１０２間の配線１０３を介して電圧制限回路３０の入力端子に接続される。
　この構成により、受光回路２１では、制御信号ＯＦＧに基づいて、トランジスタＭＮ１がオン状態になることにより、フォトダイオードＰＤに蓄積された電荷が排出される。そして、トランジスタＭＮ１がオフ状態になることにより、露光期間が開始され、フォトダイオードＰＤに、受光量に応じた量の電荷が蓄積される。そして、露光期間が終了した後に、受光回路２１は、リセット電圧および画素電圧を含む画素信号ＳＩＧを電圧制限回路３０に対して供給する。具体的には、受光回路２１は、後述するように、トランジスタＭＮ３をオン状態にすることによりフローティングディフュージョンＦＤの電圧をリセットする。そして、受光回路２１は、フローティングディフュージョンＦＤの電圧がリセットされた後のＰ相（Pre-charge相）期間ＴＰにおいて、その時のフローティングディフュージョンＦＤの電圧（リセット電圧）を電圧制限回路３０に供給する。また、受光回路２１は、トランジスタＭＮ２をオン状態にすることによりフォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷を転送する。そして、受光回路２１は、電荷が転送された後のＤ相（Data相）期間ＴＤにおいて、その時のフローティングディフュージョンＦＤの電圧（画素電圧）を電圧制限回路３０に供給するようになっている。
　電圧制限回路３０は、画素信号ＳＩＧに応じた画素信号ＳＩＧ１を生成するとともに、この画素信号ＳＩＧ１が制限電圧を超えないように制限するように構成される。そして、電圧制限回路３０は、生成した画素信号ＳＩＧ１を、半導体基板１０１，１０２間の配線１０３を介して、比較回路２２のトランジスタＭＮ１１（後述）のゲートに供給するようになっている。この電圧制限回路３０については、後述する。
　トランジスタＭＮ４のゲートには画素駆動部１５（図１）から制御信号ＲＳＴが供給され、ドレインは比較回路２２のトランジスタＭＮ１１（後述）のドレインに接続され、ソースは比較回路２２のトランジスタＭＮ１１のゲートに接続されるとともに、半導体基板１０１，１０２間の配線１０３を介して電圧制限回路３０の出力端子に接続される。
　比較回路２２（図３，４）は、参照信号ＲＥＦの電圧と画素信号ＳＩＧ１の電圧とを比較することにより信号ＣＭＰを生成するように構成される。比較回路２２は、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧よりも高い場合に信号ＣＭＰを高レベルにし、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧よりも低い場合に信号ＣＭＰを低レベルにするようになっている。比較回路２２は、トランジスタＭＮ１１～ＭＮ１３，ＭＰ１４，ＭＰ１５と、アンプＡＭＰとを有している。トランジスタＭＮ１１～ＭＮ１３はＮ型のＭＯＳトランジスタであり、トランジスタＭＰ１４，ＭＰ１５はＰ型のＭＯＳトランジスタである。図４に示したように、トランジスタＭＮ１１～ＭＮ１３は半導体基板１０１に設けられ、トランジスタＭＰ１４，ＭＰ１５は半導体基板１０２に設けられる。
　トランジスタＭＮ１１のゲートには画素信号ＳＩＧ１が供給され、ドレインは受光回路２１におけるトランジスタＭＮ３，ＭＮ４のドレインに接続されるとともに、半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＰ１４のドレインおよびアンプＡＭＰの入力端子に接続され、ソースはトランジスタＭＮ１２のソースおよびトランジスタＭＮ１３のドレインに接続される。
　トランジスタＭＮ１２のゲートには、半導体基板１０１，１０２間の配線１０３を介して参照信号生成部１２から参照信号ＲＥＦが供給され、ドレインは半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＰ１５のドレインおよびトランジスタＭＰ１４，ＭＰ１５のゲートに接続され、ソースはトランジスタＭＮ１１のソースおよびトランジスタＭＮ１３のドレインに接続される。参照信号ＲＥＦは、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいて時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する信号である。トランジスタＭＮ１３のゲートにはバイアス生成部１４（図１）からバイアス電圧Ｖｂが供給され、ドレインはトランジスタＭＮ１１，ＭＮ１２のソースに接続され、ソースは接地される。トランジスタＭＮ１１，ＭＮ１２は差動対を構成し、トランジスタＭＮ１３は定電流源を構成する。
　トランジスタＭＰ１４のゲートはトランジスタＭＰ１５のゲートおよびドレインに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ１２のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはアンプＡＭＰの入力端子に接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ１１のドレインおよび受光回路２１におけるトランジスタＭＮ３，ＭＮ４のドレインに接続される。トランジスタＭＰ１５のゲートはトランジスタＭＰ１４のゲートおよびトランジスタＭＰ１５のドレインに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ１２のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭＰ１４，ＭＰ１５のゲートに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ１２のドレインに接続される。トランジスタＭＰ１４，ＭＰ１５は、トランジスタＭＮ１１，ＭＮ１２の能動負荷を構成する。
　この構成により、比較回路２２は、参照信号ＲＥＦの電圧と画素信号ＳＩＧ１の電圧とを比較することにより信号ＣＭＰを生成するようになっている。
　ラッチ２３（図３，４）は、信号ＣＭＰに基づいて、リピータ２９から供給された、時間の経過に応じて変化するタイムコードＴＣをラッチするように構成される。タイムコードＴＣは、複数ビットのコードであり、例えばグレイコードを用いることができる。ラッチ２３は、複数ビットのビット幅を有するバス配線を介してリピータ２９に接続される。ラッチ２３は、後述するように、Ｐ相期間ＴＰにおいて、信号ＣＭＰの遷移タイミングでタイムコードＴＣをラッチすることにより、Ｐ相期間ＴＰが開始してからその遷移タイミングまでの時間（コード値ＣＰ）を取得する。また、ラッチ２３は、Ｄ相期間ＴＤにおいて、信号ＣＭＰの遷移タイミングでタイムコードＴＣをラッチすることにより、Ｄ相期間ＴＤが開始してからその遷移タイミングまでの時間（コード値ＣＤ）を取得する。そして、ラッチ２３は、これらの２つのコード値ＣＰ，ＣＤをリピータ２９に供給するようになっている。ラッチ２３は、図４に示したように、半導体基板１０２に配置される。
　リピータ２９（図３，４）は、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいて、タイムコード生成部１３から供給されたタイムコードＴＣを、クラスタＣＬに属する複数の画素Ｐのラッチ２３に供給するように構成される。また、リピータ２９は、Ｐ相期間ＴＰおよびＤ相期間ＴＤが終了した後に、これらのラッチ２３から供給されたコード値ＣＰ，ＣＤを信号処理部１６に供給するようになっている。リピータ２９は、複数ビットのビット幅を有するバス配線を介してこれらのラッチ２３に接続される。リピータ２９は、図４に示したように、半導体基板１０２に配置される。
　参照信号生成部１２（図１）は、タイミング生成部１７からの指示に基づいて、参照信号ＲＥＦを生成するように構成される。参照信号ＲＥＦは、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいて、時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する。そして、参照信号生成部１２は、生成した参照信号ＲＥＦを、画素アレイ１１における複数の画素回路２０に供給するようになっている。参照信号生成部１２は、図４に示したように、半導体基板１０２に配置される。
　タイムコード生成部１３は、タイミング生成部１７からの指示に基づいて、タイムコードＴＣを生成するように構成される。タイムコードＴＣは、時間の経過に応じて変化する複数ビットのコードであり、例えば、グレイコードを用いることができる。そして、タイムコード生成部１３は、生成したタイムコードＴＣを、複数のクラスタＣＬにおけるリピータ２９に供給するようになっている。タイムコード生成部１３は、例えば半導体基板１０２（図２）に配置される。
　バイアス生成部１４は、撮像装置１において使用される様々なバイアス電圧およびバイアス電流を生成するように構成される。具体的には、バイアス生成部１４は、例えば、バイアス電圧Ｖｂ、および電圧Ｖ１～Ｖ３（後述）を生成し、これらの電圧を複数の画素回路２０のそれぞれに供給するようになっている。
　画素駆動部１５は、画素アレイ１１における複数の画素回路２０の動作を制御するように構成される。具体的には、画素駆動部１５は、制御信号ＯＦＧ，ＴＸ，ＲＳＴ、および制御信号ＣＴＬ１～ＣＴＬ３（後述）を生成し、画素回路２０にこれらの制御信号を供給することにより、画素回路２０の動作を制御するようになっている。画素駆動部１５は、例えば半導体基板１０２（図２）に配置される。
　信号処理部１６は、複数の画素回路２０のそれぞれが生成したコード値ＣＰ，ＣＤに基づいて所定の画像処理を行うことにより画像信号Ｓpicを生成するように構成される。所定の画像処理は、例えば、２つのコード値ＣＰ，ＣＤに基づいて相関２重サンプリング（ＣＤＳ；Correlated Double Sampling）の原理を利用して画素値を生成する処理や、黒レベルを補正する黒レベル補正処理などを含む。信号処理部１６は、例えば半導体基板１０２（図２）に配置される。
　タイミング生成部１７は、各種タイミング信号を生成し、生成した各種タイミング信号を、参照信号生成部１２、タイムコード生成部１３、画素駆動部１５、および信号処理部１６に供給することにより、撮像装置１の動作を制御するように構成される。タイミング生成部１７は、例えば半導体基板１０２（図２）に配置される。
（電圧制限回路３０）
　図５は、電圧制限回路３０の一構成例を表すものである。この図５には、電圧制限回路３０だけでなく、電圧制限回路３０の周辺の回路をも描いている。
　電圧制限回路３０は、トランジスタＭＮ２１，ＭＮ２２と、定電流源ＣＵＲと、スイッチＳＷ１と、キャパシタＣ１と、スイッチＳＷ２，ＳＷ３とを有している。トランジスタＭＮ２１，ＭＮ２２は、Ｎ型のＭＯＳトランジスタである。
　トランジスタＭＮ２１のゲートは電圧制限回路３０の入力端子ＩＮに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ１に接続される。トランジスタＭＮ２２のゲートはノードＮ２に接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ１に接続される。この例では、トランジスタＭＮ２１のサイズおよびトランジスタＭＮ２２のサイズは、互いに等しい。具体的には、トランジスタＭＮ２１のゲート幅およびトランジスタＭＮ２２のゲート幅は互いに等しく、トランジスタＭＮ２１のゲート長およびトランジスタＭＮ２２のゲート長は互いに等しい。トランジスタＭＮ２１およびトランジスタＭＮ２２は、互いに近い位置に配置される。
　定電流源ＣＵＲの一端はノードＮ１に接続され、他端は接地される。ノードＮ１は、電圧制限回路３０の出力端子ＯＵＴに接続される。
　スイッチＳＷ１は、画素駆動部１５（図１）から供給された制御信号ＣＴＬ１に基づいて、ノードＮ１およびノードＮ２を互いに接続するように構成される。スイッチＳＷ１は、例えば１または複数のＭＯＳトランジスタを用いて構成される。
　キャパシタＣ１の第１の端子はノードＮ２に接続され、第２の端子はスイッチＳＷ２に接続される。
　スイッチＳＷ２は、画素駆動部１５（図１）から供給された制御信号ＣＴＬ２に基づいて、バイアス生成部１４により生成された電圧Ｖ１および電圧Ｖ２のうちの一方をキャパシタＣ１の第２の端子に供給するように構成される。この例では、電圧Ｖ１は、電圧Ｖ２よりも高い電圧である。スイッチＳＷ２は、この例では、制御信号ＣＴＬ１が高レベルである場合には、電圧Ｖ１をキャパシタＣ１の第２の端子に供給し、制御信号ＣＴＬ１が低レベルである場合には、電圧Ｖ２をキャパシタＣ１の第２の端子に供給するようになっている。
　スイッチＳＷ３は、画素駆動部１５（図１）から供給された制御信号ＣＴＬ３に基づいて、バイアス生成部１４により生成された電圧Ｖ３をノードＮ２に供給するように構成される。
　この構成により、電圧制限回路３０では、通常の光が撮像装置１に入射した場合には、トランジスタＭＮ２１および定電流源ＣＵＲが、いわゆるソースフォロワ回路として動作する。これにより、電圧制限回路３０は、入力端子ＩＮに入力された画素信号ＳＩＧに応じた画素信号ＳＩＧ１を出力端子ＯＵＴから出力する。また、例えば、太陽光のような強い光が撮像装置１に入射し、フローティングディフュージョンＦＤにおける電圧（画素信号ＳＩＧの電圧）が非常に低くなった場合には、トランジスタＭＮ２１のゲート電圧が、トランジスタＭＮ２２のゲート電圧より低くなる。この場合には、トランジスタＭＮ２２および定電流源ＣＵＲが、いわゆるソースフォロワ回路として動作する。これにより、電圧制限回路３０は、トランジスタＭＮ２２のゲート電圧に応じた電圧（制限電圧）を有する画素信号ＳＩＧ１を出力端子ＯＵＴから出力する。すなわち、電圧制限回路３０は、入力端子ＩＮに入力された画素信号ＳＩＧの電圧が低くなった場合でも、画素信号ＳＩＧ１の電圧が制限電圧より低くならないように制限することができる。これにより、撮像装置１では、高輝度時の黒沈みを抑えることができるようになっている。
　ここで、画素回路２０は、本開示における「画素回路」の一具体例に対応する。フォトダイオードＰＤは、本開示における「第１の受光素子」および「第２の受光素子」の一具体例に対応する。フローティングディフュージョンＦＤは、本開示における「第１の蓄積部」および「第２の蓄積部」の一具体例に対応する。トランジスタＭＮ２は、本開示における「第１の転送スイッチ」および「第２の転送スイッチ」の一具体例に対応する。画素信号ＳＩＧ１は、本開示における「画素信号」の一具体例に対応する。電圧制限回路３０は、本開示における「電圧制限回路」の一具体例に対応する。参照信号ＲＥＦは、本開示における「参照信号」の一具体例に対応する。比較回路２２は、本開示における「比較回路」の一具体例に対応する。トランジスタＭＮ２１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタＭＮ２２は、本開示における「第２のトランジスタ」の一具体例に対応する。定電流源ＣＵＲは、本開示における「第１の電流源」の一具体例に対応する。スイッチＳＷ１は、本開示における「第１のスイッチ」の一具体例に対応する。キャパシタＣ１は、本開示における「キャパシタ」の一具体例に対応する。スイッチＳＷ２は、本開示における「電圧設定回路」の一具体例に対応する。電圧Ｖ１は、本開示における「第１の電圧」の一具体例に対応する。電圧Ｖ２は、本開示における「第２の電圧」の一具体例に対応する。トランジスタＭＮ１１は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタＭＮ１２は、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタＭＮ１３は、本開示における「第３の電流源」の一具体例に対応する。トランジスタＭＮ３は、本開示における「第３のスイッチ」の一具体例に対応する。トランジスタＭＮ４は、本開示における「第４のスイッチ」の一具体例に対応する。画素駆動部１５は、本開示における「制御部」の一具体例に対応する。スイッチＳＷ３は、本開示における「第５のスイッチ」の一具体例に対応する。半導体基板１０１は、本開示における「第１の基板」の一具体例に対応する。半導体基板１０２は、本開示における「第２の基板」の一具体例に対応する。タイムコード生成部１３は、本開示における「タイムコード生成回路」の一具体例に対応する。ラッチ２３は、本開示における「ラッチ回路」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の撮像装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１，３，４を参照して、撮像装置１の全体動作概要を説明する。参照信号生成部１２は、参照信号ＲＥＦを生成する。タイムコード生成部１３は、タイムコードＴＣを生成する。リピータ２９は、タイムコードＴＣを、クラスタＣＬに属する複数の画素Ｐのラッチ２３に供給する。画素駆動部１５は、画素アレイ１１における複数の画素回路２０の動作を制御する。画素アレイ１１における複数の画素回路２０のそれぞれは、リセット電圧および画素電圧を含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいて画素信号ＳＩＧ１を生成する。そして、複数の画素回路２０のそれぞれは、この画素信号ＳＩＧ１に基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。リピータ２９は、コード値ＣＰ，ＣＤを信号処理部１６に供給する。信号処理部１６は、複数の画素回路２０のそれぞれが生成したコード値ＣＰ，ＣＤに基づいて所定の画像処理を行うことにより画像信号Ｓpicを生成する。タイミング生成部１７は、各種タイミング信号を生成し、生成した各種タイミング信号を、参照信号生成部１２、タイムコード生成部１３、画素駆動部１５、および信号処理部１６に供給することにより、撮像装置１の動作を制御する。
（詳細動作）
　画素アレイ１１における複数の画素回路２０のそれぞれでは、制御信号ＯＦＧに基づいて、トランジスタＭＮ１がオン状態になることにより、フォトダイオードＰＤに蓄積された電荷が排出される。そして、トランジスタＭＮ１がオフ状態になることにより、露光期間が開始され、フォトダイオードＰＤに、受光量に応じた量の電荷が蓄積される。露光期間が終了した後に、画素回路２０は、リセット電圧および画素電圧を含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいて画素信号ＳＩＧ１を生成する。そして、画素回路２０は、この画素信号ＳＩＧ１に基づいてＡＤ変換を行う。以下に、ある画素回路２０に着目し、この着目した画素回路２０におけるＡＤ変換について詳細に説明する。
　まず、通常の光が撮像装置１に入射した場合について説明し、その後に、太陽光のような強い光が撮像装置１に入射した場合について説明する。
　図６は、通常の光が撮像装置１に入射した場合における、画素回路２０におけるＡＤ変換の一動作例を表すものであり、（Ａ）は制御信号ＲＳＴの波形を示し、（Ｂ）は制御信号ＴＸの波形を示し、（Ｃ）は制御信号ＣＴＬ１の波形を示し、（Ｄ）は制御信号ＣＴＬ２の波形を示し、（Ｅ）は制御信号ＣＴＬ３の波形を示し、（Ｆ）は画素信号ＳＩＧの波形を示し、（Ｇ）は電圧制限回路３０のノードＮ２における電圧ＶＮ２の波形を示し、（Ｈ）は参照信号ＲＥＦの波形を示し、（Ｉ）は画素信号ＳＩＧ１の波形を示し、（Ｊ）は信号ＣＭＰの波形を示す。図６（Ｆ），（Ｇ）では、画素信号ＳＩＧおよび電圧ＶＮ２の波形を、同じ電圧軸で示している。同様に、図６（Ｈ），（Ｉ）では、参照信号ＲＥＦおよび画素信号ＳＩＧ１の波形を、同じ電圧軸で示している。
　まず、タイミングｔ１１において、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖｘに変化させる（図６（Ｈ））。
　また、このタイミングｔ１１において、画素駆動部１５は、制御信号ＲＳＴを低レベルから高レベルに変化させる（図６（Ａ））。これにより、画素回路２０では、トランジスタＭＮ３，ＭＮ４がオン状態になる。トランジスタＭＮ３がオン状態になることにより、フローティングディフュージョンＦＤがリセットされ、フローティングディフュージョンＦＤの電圧（画素信号ＳＩＧの電圧）が電圧Ｖｘに設定される（図６（Ｆ））。また、トランジスタＭＮ４がオン状態になることにより、画素信号ＳＩＧ１の電圧が電圧Ｖｘに設定される（図６（Ｉ））。このようにして、トランジスタＭＮ２１のゲート電圧（画素信号ＳＩＧの電圧）およびソース電圧（画素信号ＳＩＧ１の電圧）はともに電圧Ｖｘに設定されるので、トランジスタＭＮ２１はオフ状態である。
　また、このタイミングｔ１１において、画素駆動部１５は、制御信号ＣＴＬ１を低レベルから高レベルに変化させる（図６（Ｃ））。これにより、画素回路２０では、スイッチＳＷ１がオン状態になり、ノードＮ１およびノードＮ２が互いに接続される。ノードＮ１の電圧（画素信号ＳＩＧ１の電圧）は電圧Ｖｘであるので、ノードＮ２の電圧ＶＮ２は電圧Ｖｘに設定される（図６（Ｇ））。
　また、このタイミングｔ１１において、画素駆動部１５は、制御信号ＣＴＬ２を低レベルから高レベルに変化させる（図６（Ｄ））。これにより、画素回路２０では、スイッチＳＷ２が、電圧Ｖ１をキャパシタＣ１の第２の端子に供給する。キャパシタＣ１の第１の端子における電圧ＶＮ２は電圧Ｖｘであるので、キャパシタＣ１はチャージされ、キャパシタＣ１の第１の端子および第２の端子の間に電圧差（Ｖｘ－Ｖ１）が設定される。
　次に、タイミングｔ１２において、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧ＶＡに変化させる（図６（Ｈ））。
　また、このタイミングｔ１２において、画素駆動部１５は、制御信号ＲＳＴを高レベルから低レベルに変化させる（図６（Ａ））。これにより、画素回路２０では、トランジスタＭＮ３，ＭＮ４がオフ状態になる。トランジスタＭＮ３がオフ状態になることにより、フローティングディフュージョンＦＤは電気的にフローティング状態になる。これにより、フローティングディフュージョンＦＤの電圧（画素信号ＳＩＧの電圧）は電圧Ｖｘに維持される（図６（Ｆ））。また、トランジスタＭＮ４がオフ状態になることにより、定電流源ＣＵＲがノードＮ１から接地に向かって電流を流すので、ノードＮ１の電圧（画素信号ＳＩＧ１の電圧）は低下する（図６（Ｉ））。ノードＮ１およびノードＮ２はスイッチＳＷ１を介して互いに接続されているので、ノードＮ２の電圧ＶＮ２も同様に低下する（図６（Ｇ））。ノードＮ１の電圧の低下により、トランジスタＭＮ２１のソース電圧（画素信号ＳＩＧ１の電圧）が、トランジスタＭＮ２１のゲート電圧（画素信号ＳＩＧの電圧）よりも電圧ΔＶ２１だけ低い電圧になると、トランジスタＭＮ２１、ノードＮ１、定電流源ＣＵＲの経路に電流が流れるようになる。ここで、電圧ΔＶ２１は、トランジスタＭＮ２１のゲートソース間電圧Ｖgsの降下分であり、トランジスタＭＮ２１のしきい値電圧Ｖthと、トランジスタＭＮ２１が飽和領域で動作するためのいわゆるオーバードライブ電圧Ｖovとの和（Ｖth＋Ｖov）で表すことができる。これにより、トランジスタＭＮ２１および定電流源ＣＵＲは、いわゆるソースフォロワとして動作する。このようにして、電圧制限回路３０は、入力された画素信号ＳＩＧに基づいて、画素信号ＳＩＧよりも電圧ΔＶ２１だけ低い画素信号ＳＩＧ１を生成する（図６（Ｆ），（Ｉ））。その結果、画素信号ＳＩＧ１の電圧は“Ｖｘ－ΔＶ２１”になる（図６（Ｆ））。ノードＮ２の電圧ＶＮ２も同様に“Ｖｘ－ΔＶ２１”になる（図６（Ｇ））。
　次に、タイミングｔ１３において、画素駆動部１５は、制御信号ＣＴＬ１を高レベルから低レベルに変化させる（図６（Ｃ））。これにより、画素回路２０では、スイッチＳＷ１がオフ状態になり、ノードＮ１およびノードＮ２は互いに切断される。
　そして、このタイミングｔ１３において、画素駆動部１５は、制御信号ＣＴＬ２を高レベルから低レベルに変化させる（図６（Ｄ））。これにより、画素回路２０では、スイッチＳＷ２が、キャパシタＣ１の第２の端子の電圧を、電圧Ｖ１から、電圧Ｖ１より電圧ΔＶ（＝Ｖ１―Ｖ２）だけ低い電圧Ｖ２に変化させる。キャパシタＣ１の第１の端子および第２の端子の間の電圧は維持されるので、キャパシタＣ１の第２の端子の電圧低下に応じて、第１の端子の電圧もまた電圧ΔＶだけ低下する。このようにして、ノードＮ２における電圧ＶＮ２は“Ｖｘ－ΔＶ２１－ΔＶ”になる（図６（Ｇ））。
　次に、タイミングｔ１４～ｔ１６の期間（Ｐ相期間ＴＰ）において、画素回路２０は、画素信号ＳＩＧの電圧（リセット電圧）に応じた画素信号ＳＩＧ１の電圧に基づいてＡＤ変換を行う。具体的には、タイミングｔ１４において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧ＶＡから所定の変化度合いで低下させ始める（図６（Ｈ））。また、タイムコード生成部１３は、このタイミングｔ１４において、タイムコードＴＣのインクリメント動作を開始する。リピータ２９は、このタイムコードＴＣをラッチ２３に供給する。これにより、ラッチ２３には、時間の経過に応じて変化するタイムコードＴＣが供給される。
　そして、タイミングｔ１５において、参照信号ＲＥＦの電圧が画素信号ＳＩＧ１の電圧を下回る（図６（Ｈ），（Ｉ））。これに応じて、比較回路２２は、信号ＣＭＰを高レベルから低レベルに変化させる（図６（Ｊ））。ラッチ２３は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチする。ラッチ２３においてラッチされたタイムコードＴＣのコード値ＣＰは、タイミングｔ１４～ｔ１５の時間の長さに対応するコード値である。言い換えれば、このコード値ＣＰは、Ｐ相期間ＴＰにおける画素信号ＳＩＧ１の電圧に対応するコード値である。
　そして、タイミングｔ１６において、Ｐ相期間ＴＰの終了に伴い、タイムコード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。そして、参照信号生成部１２は、参照信号ＲＥＦの電圧の変化を停止させ、参照信号ＲＥＦの電圧を電圧ＶＡに変化させる（図６（Ｈ））。これにより、参照信号ＲＥＦの電圧は画素信号ＳＩＧ１の電圧より高くなるので（図６（Ｈ），（Ｉ））、比較回路２２は、信号ＣＭＰを低レベルから高レベルに変化させる（図６（Ｊ））。
　次に、タイミングｔ１７において、画素駆動部１５は、制御信号ＣＴＬ３を低レベルから高レベルに変化させる（図６（Ｅ））。これにより、画素回路２０では、スイッチＳＷ３がオン状態になり、ノードＮ２の電圧ＶＮ２を電圧Ｖ３に設定する（図６（Ｇ））。
　また、このタイミングｔ１７において、画素駆動部１５は、制御信号ＴＸを低レベルから高レベルに変化させる（図６（Ｂ））。これにより、画素回路２０では、トランジスタＭＮ２がオン状態になり、フォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電圧（画素信号ＳＩＧの電圧）が、受光量に応じた画素電圧になる（図６（Ｆ））。この画素信号ＳＩＧの電圧は、ノードＮ２における電圧ＶＮ２よりも高い（図６（Ｆ），（Ｇ））。よって、電圧制限回路３０では、トランジスタＭＮ２１、ノードＮ１、定電流源ＣＵＲの経路に電流が流れ続けるので、トランジスタＭＮ２１および定電流源ＣＵＲは、いわゆるソースフォロワとして動作し続ける。その結果、電圧制限回路３０は、入力された画素信号ＳＩＧに基づいて、画素信号ＳＩＧよりも電圧ΔＶ２１だけ低い画素信号ＳＩＧ１を生成する（図６（Ｉ））。
　そして、タイミングｔ１８において、画素駆動部１５は、制御信号ＴＸを高レベルから低レベルに変化させる（図６（Ｂ））。これにより、トランジスタＭＮ２はオフ状態になる。
　次に、タイミングｔ１９～ｔ２１の期間（Ｄ相期間ＴＤ）において、画素回路２０は、画素信号ＳＩＧの電圧（画素電圧）に応じた画素信号ＳＩＧ１の電圧に基づいてＡＤ変換を行う。具体的には、タイミングｔ１９において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧ＶＡから所定の変化度合いで低下させ始める（図６（Ｈ））。また、タイムコード生成部１３は、このタイミングｔ１９において、タイムコードＴＣのインクリメント動作を開始する。リピータ２９は、このタイムコードＴＣをラッチ２３に供給する。これにより、ラッチ２３には、時間の経過に応じて変化するタイムコードＴＣが供給される。
　そして、タイミングｔ２０において、参照信号ＲＥＦの電圧が画素信号ＳＩＧ１の電圧を下回る（図６（Ｈ），（Ｉ））。これに応じて、比較回路２２は、信号ＣＭＰを高レベルから低レベルに変化させる（図６（Ｊ））。ラッチ２３は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチする。ラッチ２３においてラッチされたタイムコードＴＣのコード値ＣＤは、タイミングｔ１９～ｔ２０の時間の長さに対応するコード値である。言い換えれば、このコード値ＣＤは、Ｄ相期間ＴＤにおける画素信号ＳＩＧ１の電圧に対応するコード値である。
　そして、タイミングｔ２１において、Ｄ相期間ＴＤの終了に伴い、タイムコード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。そして、参照信号生成部１２は、参照信号ＲＥＦの電圧の変化を停止させ、電圧ＶＡに変化させる（図６（Ｈ））。これにより、参照信号ＲＥＦの電圧は画素信号ＳＩＧ１の電圧より高くなるので（図６（Ｈ），（Ｉ））、比較回路２２は、信号ＣＭＰを低レベルから高レベルに変化させる（図６（Ｊ））。
　そして、タイミングｔ２１～ｔ２２の期間において、クラスタＣＬにおける複数の画素回路２０は、コード値ＣＰ，ＣＤをリピータ２９に順次供給し、リピータ２９は、これらのコード値ＣＰ，ＣＤを信号処理部１６に順次供給する。
　信号処理部１６は、複数の画素回路２０のそれぞれが生成したコード値ＣＰ，ＣＤに基づいて所定の画像処理を行う。例えば、信号処理部１６は、コード値ＣＰおよびコード値ＣＤに基づいて、相関２重サンプリングの原理を利用して画素値を生成する。具体的には、信号処理部１６は、例えば、コード値ＣＤからコード値ＣＰを減算することにより、画素値を生成する。また、信号処理部１６は、黒レベルを補正する黒レベル補正処理などを行う。このようにして、信号処理部１６は画像信号Ｓpicを生成する。
　次に、太陽光のような強い光が撮像装置１に入射した場合について説明する。
　図７は、太陽光のような強い光が撮像装置１に入射した場合における、画素回路２０におけるＡＤ変換の一動作例を表すものである。
　まず、タイミングｔ３１において、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖｘに変化させる（図７（Ｈ））。
　また、このタイミングｔ３１において、画素駆動部１５は、制御信号ＲＳＴを低レベルから高レベルに変化させる（図７（Ａ））。これにより、画素回路２０では、トランジスタＭＮ３，ＭＮ４がオン状態になる。トランジスタＭＮ３がオン状態になることにより、フローティングディフュージョンＦＤがリセットされ、フローティングディフュージョンＦＤの電圧（画素信号ＳＩＧの電圧）が電圧Ｖｘに設定される（図７（Ｆ））。また、トランジスタＭＮ４がオン状態になることにより、画素信号ＳＩＧ１の電圧が電圧Ｖｘに設定される（図７（Ｉ））。このようにして、トランジスタＭＮ２１のゲート電圧（画素信号ＳＩＧの電圧）およびソース電圧（画素信号ＳＩＧ１の電圧）はともに電圧Ｖｘに設定されるので、トランジスタＭＮ２１はオフ状態である。
　また、このタイミングｔ３１において、画素駆動部１５は、制御信号ＣＴＬ１を低レベルから高レベルに変化させる（図７（Ｃ））。これにより、画素回路２０では、スイッチＳＷ１がオン状態になり、ノードＮ１およびノードＮ２が互いに接続される。ノードＮ１の電圧（画素信号ＳＩＧ１の電圧）は電圧Ｖｘであるので、ノードＮ２の電圧ＶＮ２は電圧Ｖｘに設定される（図７（Ｇ））。
　また、このタイミングｔ３１において、画素駆動部１５は、制御信号ＣＴＬ２を低レベルから高レベルに変化させる（図７（Ｄ））。これにより、画素回路２０では、スイッチＳＷ２が、電圧Ｖ１をキャパシタＣ１の第２の端子に供給する。キャパシタＣ１の第１の端子における電圧ＶＮ２は電圧Ｖｘであるので、キャパシタＣ１はチャージされ、キャパシタＣ１の第１の端子および第２の端子の間に電圧差（Ｖｘ－Ｖ１）が設定される。
　次に、タイミングｔ３２において、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧ＶＡに変化させる（図７（Ｈ））。
　また、このタイミングｔ３２において、画素駆動部１５は、制御信号ＲＳＴを高レベルから低レベルに変化させる（図７（Ａ））。これにより、画素回路２０では、トランジスタＭＮ３，ＭＮ４がオフ状態になる。トランジスタＭＮ３がオフ状態になることにより、フローティングディフュージョンＦＤは電気的にフローティング状態になる。この例では、太陽光のような強い光が撮像装置１に入射しているので、着目した画素回路２０を含む複数の画素回路２０のフォトダイオードＰＤから、着目した画素回路２０のフローティングディフュージョンＦＤに電子が漏れてくる。これにより、フローティングディフュージョンＦＤの電圧（画素信号ＳＩＧの電圧）は徐々に低下する（図７（Ｆ））。また、トランジスタＭＮ４がオフ状態になることにより、定電流源ＣＵＲがノードＮ１から接地に向かって電流を流すので、ノードＮ１の電圧（画素信号ＳＩＧ１の電圧）は低下する（図７（Ｉ））。ノードＮ１およびノードＮ２はスイッチＳＷ１を介して互いに接続されているので、ノードＮ２の電圧ＶＮ２もまた低下する（図７（Ｇ））。ノードＮ１の電圧の低下により、トランジスタＭＮ２１のソース電圧（画素信号ＳＩＧ１の電圧）が、トランジスタＭＮ２１のゲート電圧（画素信号ＳＩＧの電圧）よりも電圧ΔＶ２１だけ低い電圧になると、電圧制限回路３０では、トランジスタＭＮ２１、ノードＮ１、定電流源ＣＵＲの経路に電流が流れるようになる。これにより、トランジスタＭＮ２１および定電流源ＣＵＲは、いわゆるソースフォロワとして動作する。このようにして、電圧制限回路３０は、入力された画素信号ＳＩＧに基づいて、画素信号ＳＩＧよりも電圧ΔＶ２１だけ低い画素信号ＳＩＧ１を生成する（図７（Ｉ）。
　このようにして、画素信号ＳＩＧの電圧は徐々に低下していき、タイミングｔ３３の直前では、“Ｖｘ－ΔＶｚ”になる（図７（Ｆ））。ここで、電圧ΔＶｚは、フローティングディフュージョンＦＤへの電子の漏れによる電圧降下分である。よって、画素信号ＳＩＧ１の電圧は、画素信号ＳＩＧの電圧より電圧ΔＶ２１だけ低いので、“Ｖｘ－ΔＶ２１－ΔＶｚ”になる（図７（Ｉ））。ノードＮ２の電圧ＶＮ２も同様に“Ｖｘ－ΔＶ２１－ΔＶｚ”になる（図７（Ｇ））。
　次に、タイミングｔ３３において、画素駆動部１５は、制御信号ＣＴＬ１を高レベルから低レベルに変化させる（図７（Ｃ））。これにより、画素回路２０では、スイッチＳＷ１がオフ状態になり、ノードＮ１およびノードＮ２は互いに切断される。
　そして、このタイミングｔ３３において、画素駆動部１５は、制御信号ＣＴＬ２を高レベルから低レベルに変化させる（図７（Ｄ））。これにより、画素回路２０では、スイッチＳＷ２が、キャパシタＣ１の第２の端子の電圧を、電圧Ｖ１から、電圧Ｖ１より電圧ΔＶ（＝Ｖ１―Ｖ２）だけ低い電圧Ｖ２に変化させる。キャパシタＣ１の第１の端子および第２の端子の間の電圧は維持されるので、このようにキャパシタＣ１の第２の端子の電圧低下に応じて、第１の端子の電圧もまた電圧ΔＶだけ低下する。このようにして、ノードＮ２における電圧ＶＮ２は“Ｖｘ－ΔＶ２１－ΔＶｚ－ΔＶ”になる（図７（Ｇ））。
　このタイミングｔ３３以降において、画素信号ＳＩＧは、引き続き低下する（図７（Ｆ））。これに応じて、画素信号ＳＩＧ１もまた、引き続き低下する（図７（Ｉ））。
　そして、この例では、タイミングｔ３４において、画素信号ＳＩＧは、電圧ＶＮ２を下回る（図７（Ｆ），（Ｇ））。これにより、このタイミングｔ３４以降において、電圧制限回路３０では、トランジスタＭＮ２２、ノードＮ１、定電流源ＣＵＲの経路に電流が流れるようになる。これにより、トランジスタＭＮ２２および定電流源ＣＵＲは、いわゆるソースフォロワとして動作する。このようにして、電圧制限回路３０は、ノードＮ２の電圧ＶＮ２よりも電圧ΔＶ２２だけ低い画素信号ＳＩＧ１を生成する（図７（Ｉ））。ここで、電圧ΔＶ２２は、トランジスタＭＮ２２のゲートソース間電圧Ｖgsの降下分であり、トランジスタＭＮ２２のしきい値電圧Ｖthと、トランジスタＭＮ２２が飽和領域で動作するためのいわゆるオーバードライブ電圧Ｖovとの和（Ｖth＋Ｖov）で表すことができる。このようにして、画素信号ＳＩＧ１の電圧は、“Ｖｘ－ΔＶ２１－ΔＶｚ－ΔＶ－ΔＶ２２”になる。すなわち、画素信号ＳＩＧ１の電圧は、画素信号ＳＩＧに応じた低い電圧にならず、“Ｖｘ－ΔＶ２１－ΔＶｚ－ΔＶ－ΔＶ２２”（制限電圧）に制限される。
　次に、タイミングｔ３５～ｔ３７の期間（Ｐ相期間ＴＰ）において、画素回路２０は、画素信号ＳＩＧ１の電圧に基づいてＡＤ変換を行う。具体的には、タイミングｔ３５において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧ＶＡから所定の変化度合いで低下させ始める（図７（Ｈ））。また、タイムコード生成部１３は、このタイミングｔ３５において、タイムコードＴＣのインクリメント動作を開始する。リピータ２９は、このタイムコードＴＣをラッチ２３に供給する。これにより、ラッチ２３には、時間の経過に応じて変化するタイムコードＴＣが供給される。
　そして、タイミングｔ３６において、参照信号ＲＥＦの電圧が画素信号ＳＩＧ１の電圧を下回る（図７（Ｈ），（Ｉ））。これに応じて、比較回路２２は、信号ＣＭＰを高レベルから低レベルに変化させる（図７（Ｊ））。ラッチ２３は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチする。ラッチ２３においてラッチされたタイムコードＴＣのコード値ＣＰは、タイミングｔ３５～ｔ３６の時間の長さに対応するコード値である。言い換えれば、このコード値ＣＰは、Ｐ相期間ＴＰにおける画素信号ＳＩＧ１の電圧に対応するコード値である。
　そして、タイミングｔ３７において、Ｐ相期間ＴＰの終了に伴い、タイムコード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。そして、参照信号生成部１２は、参照信号ＲＥＦの電圧の変化を停止させ、参照信号ＲＥＦの電圧を電圧ＶＡに変化させる（図７（Ｈ））。これにより、参照信号ＲＥＦの電圧は画素信号ＳＩＧ１の電圧より高くなるので（図７（Ｈ），（Ｉ））、比較回路２２は、信号ＣＭＰを低レベルから高レベルに変化させる（図７（Ｊ））。
　次に、タイミングｔ３８において、画素駆動部１５は、制御信号ＣＴＬ３を低レベルから高レベルに変化させる（図７（Ｅ））。これにより、画素回路２０では、スイッチＳＷ３がオン状態になり、ノードＮ２の電圧ＶＮ２を電圧Ｖ３に設定する（図７（Ｇ））。
　また、このタイミングｔ３８において、画素駆動部１５は、制御信号ＴＸを低レベルから高レベルに変化させる（図７（Ｂ））。これにより、画素回路２０では、トランジスタＭＮ２がオン状態になり、フォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送される。この例では、太陽光のような強い光が撮像装置１に入射しているので、着目した画素回路２０のフォトダイオードＰＤからその受光量に応じた電荷が、フローティングディフュージョンＦＤに転送される。これにより、フローティングディフュージョンＦＤの電圧（画素信号ＳＩＧの電圧）が低下する（図７（Ｆ））。この画素信号ＳＩＧの電圧は、ノードＮ２における電圧ＶＮ２よりも低い（図７（Ｆ），（Ｇ））。よって、電圧制限回路３０では、トランジスタＭＮ２２、ノードＮ１、定電流源ＣＵＲの経路に電流が流れ続けるので、トランジスタＭＮ２２および定電流源ＣＵＲは、いわゆるソースフォロワとして動作し続ける。その結果、電圧制限回路３０は、ノードＮ２の電圧ＶＮ２よりも電圧ΔＶ２２だけ低い画素信号ＳＩＧ１を生成する（図７（Ｉ））。このようにして、画素信号ＳＩＧ１の電圧は、“Ｖ３－ΔＶ２２”になる。すなわち、画素信号ＳＩＧ１の電圧は、画素信号ＳＩＧに応じた低い電圧にならず、“Ｖ３－ΔＶ２２”（制限電圧）に制限される。
　そして、タイミングｔ３９において、画素駆動部１５は、制御信号ＴＸを高レベルから低レベルに変化させる（図７（Ｂ））。これにより、トランジスタＭＮ２はオフ状態になる。
　次に、タイミングｔ４０～ｔ４１の期間（Ｄ相期間ＴＤ）において、画素回路２０は、画素信号ＳＩＧ１の電圧に基づいてＡＤ変換を行う。具体的には、タイミングｔ４０において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧ＶＡから所定の変化度合いで低下させ始める（図７（Ｈ））。また、タイムコード生成部１３は、このタイミングｔ４０において、タイムコードＴＣのインクリメント動作を開始する。リピータ２９は、このタイムコードＴＣをラッチ２３に供給する。これにより、ラッチ２３には、時間の経過に応じて変化するタイムコードＴＣが供給される。
　この例では、画素信号ＳＩＧ１の電圧は、Ｄ相期間ＴＤにおける参照信号ＲＥＦの電圧範囲よりも低い電圧である（図７（Ｈ），（Ｉ））。よって、参照信号ＲＥＦの電圧は画素信号ＳＩＧ１の電圧を下回らない。よって、信号ＣＭＰは遷移せずに高レベルを維持する（図７（Ｊ））。この場合には、ラッチ２３は、例えば、Ｄ相期間ＴＤの終了タイミングであるタイミングｔ４１において、タイムコードＴＣをラッチする。この場合には、ラッチ２３においてラッチされたタイムコードＴＣのコード値ＣＤは、タイミングｔ４０～ｔ４１の時間の長さに対応するコード値であり、とり得るコード値の最大値である。
　そして、タイミングｔ４１において、Ｄ相期間ＴＤの終了に伴い、タイムコード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。そして、参照信号生成部１２は、参照信号ＲＥＦの電圧の変化を停止させ、電圧ＶＡに変化させる（図７（Ｈ））。
　そして、タイミングｔ４１～ｔ４２の期間において、クラスタＣＬにおける複数の画素回路２０は、コード値ＣＰ，ＣＤをリピータ２９に順次供給し、リピータ２９は、これらのコード値ＣＰ，ＣＤを信号処理部１６に順次供給する。
　信号処理部１６は、複数の画素回路２０のそれぞれが生成したコード値ＣＰ，ＣＤに基づいて所定の画像処理を行う。この例では、コード値ＣＤは最大値であるので、信号処理部１６は、例えば、画素値を生成しないようにすることができる。
　このように、撮像装置１では、画素回路２０に、フォトダイオードＰＤと、フォトダイオードＰＤにより生成された電荷を蓄積可能なフローティングディフュージョンＦＤと、オン状態になることによりフォトダイオードＰＤとフローティングディフュージョンＦＤとを接続可能なトランジスタＭＮ２と、フローティングディフュージョンＦＤにおける電圧に応じた画素信号ＳＩＧ１を生成可能であり、画素信号ＳＩＧ１の電圧が制限電圧を超えないように制限可能な電圧制限回路３０と、参照信号ＲＥＦと画素信号ＳＩＧ１とを比較可能な比較回路２２とを設けるようにした。具体的には、この電圧制限回路３０は、例えば、フローティングディフュージョンＦＤに接続されたゲートを有するトランジスタＭＮ２１と、制限電圧に対応する電圧ＶＮ２が供給されることが可能なゲートを有するトランジスタＭＮ２２と、トランジスタＭＮ２１，ＭＮ２２のソースに接続された定電流源ＣＵＲを有することができる。これにより、画素回路２０では、参照信号ＲＥＦと、制限電圧を超えないように制限された画素信号ＳＩＧ１とが比較されるので、例えば、太陽光のような強い光が入射した場合において、画素値が小さくなる、いわゆる黒沈みが生じる可能性を低減することができる。その結果、撮像装置１では、高輝度時における画質の低下を抑えることができる。
　また、撮像装置１では、電圧制限回路３０は、オン状態になることにより、第１のトランジスタ（トランジスタＭＮ２１）のソースおよび第２のトランジスタ（トランジスタＭＮ２）のソースと第２のトランジスタ（トランジスタＭＮ２２）のゲートとを接続可能なスイッチＳＷ１と、第２のトランジスタ（トランジスタＭＮ２２）のゲートに接続された第１の端子、および第２の端子を有するキャパシタＣ１と、キャパシタＣ１の第２の端子の電圧を変更可能な電圧設定回路（スイッチＳＷ２）とを有するようにした。これにより、例えば図７に示したように、タイミングｔ３１～ｔ３３の期間において、スイッチＳＷ１をオン状態にすることにより、ノードＮ１およびノードＮ２を互いに接続し、タイミングｔ３３において、このスイッチＳＷ１をオフ状態にするととともに、スイッチＳＷ２を動作させることにより、ノードＮ２の電圧ＶＮ２を所定の電圧ΔＶ（＝Ｖ１－Ｖ２）だけ変更することができる。これにより、撮像装置１では、例えば、タイミングｔ１３，ｔ３３において、電圧がばらついている場合でも、そのばらついた電圧を基準として動作することができるので、電圧のばらつきの影響を受けにくいため、効果的に黒沈みを抑えることができる。すなわち、例えば、タイミングｔ１３，ｔ３３では、例えばフローティングディフュージョンＦＤの電圧である画素信号ＳＩＧの電圧、画素信号ＳＩＧ１の電圧、およびノードＮ２の電圧ＶＮ２が、ばらつく可能性がある。撮像装置１では、このようなばらついた電圧を基準として動作する。例えば、ノードＮ２の電圧ＶＮ２は、ばらついた電圧を基準に、電圧ΔＶだけ変化する。そして、電圧制限回路３０は、画素信号ＳＩＧの電圧およびこの電圧ＶＮ２に基づいて、画素信号ＳＩＧ１を生成する。そして、比較回路２２は、参照信号ＲＥＦの電圧とこの画素信号ＳＩＧ１の電圧とを比較することにより信号ＣＭＰを生成する。その結果、これらの電圧のばらつきの影響を受けにくいので、高輝度時における画質の低下を効果的に抑えることができる。
　また、撮像装置１では、電圧制限回路３０は、オン状態になることにより第２のトランジスタ（トランジスタＭＮ２２）のゲートに電圧Ｖ３を供給可能なスイッチＳＷ３を有するようにした。これにより、撮像装置１は、例えばＤ相期間ＴＤにおいて、画素信号ＳＩＧ１の電圧を制限し、低くなりすぎないようにすることができるので、画質の低下を抑えることができる。すなわち、画素信号ＳＩＧ１が低くなりすぎる場合には、この画素信号ＳＩＧ１に起因して、電源電圧や接地電圧に変化が生じ、その結果、複数の画素回路２０における画素値が変化し得る。その結果、いわゆるストリーキングと呼ばれる、画質の低下が生じ得る。撮像装置１では、Ｄ相期間ＴＤにおいて、トランジスタＭＮ２２のゲートに電圧Ｖ３を印加することにより、画素信号ＳＩＧ１の電圧を制限し、低くなりすぎないようにすることができる。これにより、撮像装置１では、電源電圧や接地電圧への影響を抑えることができるので、高輝度時における画質の低下を抑えることができる。
［効果］
　以上のように本実施の形態では、画素回路に、フォトダイオードと、フォトダイオードにより生成された電荷を蓄積可能なフローティングディフュージョンと、オン状態になることによりフォトダイオードとフォローティングディフュージョンとを接続可能なトランジスタと、フローティングディフュージョンＦＤにおける電圧に応じた画素信号を生成可能であり、画素信号の電圧が制限電圧を超えないように制限可能な電圧制限回路と、参照信号ＲＥＦと画素信号ＳＩＧ１とを比較可能な比較回路とを設けるようにしたので、高輝度時における画質の低下を抑えることができる。
　本実施の形態では、オン状態になることにより、第１のトランジスタのソースおよび第２のトランジスタのソースと第２のトランジスタのゲートとを接続可能なスイッチと、第２のトランジスタのゲートに接続された第１の端子、および第２の端子を有するキャパシタと、キャパシタの第２の端子の電圧を変更可能な電圧設定回路とを有するようにしたので、高輝度時における画質の低下を効果的に抑えることができる。
　本実施の形態では、オン状態になることにより第２のトランジスタのゲートに電圧を供給可能なスイッチを有するようにしたので、高輝度時における画質の低下を抑えることができる。
［変形例１］
　上記実施の形態では、スイッチＳＷ２は、キャパシタＣ１に供給する電圧を、電圧Ｖ１から電圧Ｖ２に切り替えるようにしたが、これに限定されるものではない。これに代えて、例えば、図８に示すように、スイッチＳＷ２は、キャパシタＣ１に供給する電圧を、参照信号ＲＥＦの電圧から電圧Ｖ２に切り替えるようにしてもよい。本変形例に係る撮像装置は、受光回路２１Ａを有している。受光回路２１Ａは、電圧制限回路３０Ａを有している。電圧制限回路３０ＡのスイッチＳＷ２は、画素駆動部１５（図１）から供給された制御信号ＣＴＬ２に基づいて、参照信号ＲＥＦおよび電圧Ｖ２のうちの一方をキャパシタＣ１の第２の端子に供給するように構成される。スイッチＳＷ２は、図６の例では、タイミングｔ１１～ｔ１３の期間において、参照信号ＲＥＦの電圧をキャパシタＣ１に供給する。このタイミングｔ１１～ｔ１３の期間は、参照信号ＲＥＦにおけるランプ波形を有する期間（タイミングｔ１４～ｔ１６の期間、タイミングｔ１９～ｔ２１の期間）以外の期間のうちの一部の期間である。このタイミングｔ１１～ｔ１３の期間では、参照信号ＲＥＦの電圧は、電圧Ｖｘまたは電圧ＶＡである。例えば、電圧Ｖ２を、電圧ＶＡよりも低い電圧に設定することにより、上記実施の形態の場合と同様に動作することができる。また、このタイミングｔ１１～ｔ１３の期間では、キャパシタＣ１の第１の端子の電圧ＶＮ２は、電圧Ｖｘ付近である。すなわち、このタイミングｔ１１～ｔ１３の期間において、キャパシタＣ１の両端間の電圧差は十分に低い。よって、本変形例では、キャパシタＣ１のチャージ時間を短くすることができる。
［変形例２］
　上記実施の形態では、トランジスタＭＮ２１のサイズおよびトランジスタＭＮ２２のサイズを互いに等しくしたが、これに限定されるものではなく、これに代えて、例えば図９に示すように、トランジスタＭＮ２１のサイズおよびトランジスタＭＮ２２のサイズを互いに異ならせてもよい。本変形例に係る撮像装置は、受光回路２１Ｂを有している。受光回路２１Ｂは、電圧制限回路３０Ｂを有している。この電圧制限回路３０Ｂでは、トランジスタＭＮ２２のサイズを、トランジスタＭＮ２１のサイズよりも大きくしている。具体的には、トランジスタＭＮ２２のゲート幅をトランジスタＭＮ２１のゲート幅よりも大きくすることができる。この場合には、電圧制限回路３０Ｂは、ノードＮ２の電圧ＶＮ２に基づいて画素信号ＳＩＧ１の電圧を制限電圧に設定するまでの時間を短くすることができる。なお、この例では、トランジスタＭＮ２２のサイズをトランジスタＭＮ２１のサイズよりも大きくしたが、これに代えて、例えば、トランジスタＭＮ２１のサイズをトランジスタＭＮ２２のサイズよりも大きくしてもよい。
［変形例３］
　上記実施の形態では、図５に示したように、電圧制限回路３０に２つのトランジスタＭＮ２１，ＭＮ２２を設けたが、これに限定されるものではなく、これに代えて、例えば図１０に示すように、さらに他のトランジスタを設けてもよい。本変形例に係る撮像装置は、受光回路２１Ｃを有している。受光回路２１Ｃは、電圧制限回路３０Ｃを有している。この電圧制限回路３０Ｃは、トランジスタＭＰ２３，ＭＰ２４を有している。トランジスタＭＰ２３，ＭＰ２４はＰ型のＭＯＳトランジスタである。トランジスタＭＰ２３のゲートには、例えばバイアス生成部１４（図１）からバイアス電圧Ｖｂ２が供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭＮ２２のドレインおよびトランジスタＭＰ２４のゲートに接続される。このトランジスタＭＰ２３は、定電流源を構成する。このトランジスタＭＰ２３が流す電流の電流値は、定電流源ＣＵＲが流す電流の電流値よりも小さい値に設定される。トランジスタＭＰ２４のゲートはトランジスタＭＮ２２，ＭＰ２３のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ１に接続される。ここで、トランジスタＭＰ２３は、本開示における「第２の電流源」の一具体例に対応する。トランジスタＭＰ２４は、本開示における「第３のトランジスタ」の一具体例に対応する。この構成により、例えば、画素信号ＳＩＧがノードＮ２の電圧ＶＮ２よりも低くなり、トランジスタＭＮ２２に電流が流れ始めると、トランジスタＭＰ２４のゲート電圧が低下し、トランジスタＭＰ２４がオン状態になる。その結果、画素信号ＳＩＧ１の電圧を制限電圧に設定するまでの時間を短くすることができる。
［変形例４］
　上記実施の形態では、図５に示したように、電圧制限回路３０に、画素信号ＳＩＧが供給されるトランジスタＭＮ２１、およびノードＮ２の電圧ＶＮ２が供給されるトランジスタＭＮ２２を設けたがこれに限定されるものではない。これに代えて、例えば図１１に示すように、複数のトランジスタを設け、その複数のトランジスタのうちの一部を、画素信号ＳＩＧが供給されるトランジスタとして用い、複数のトランジスタのうちの他の一部を電圧ＶＮ２が供給されるトランジスタとして用いてもよい。本変形例に係る撮像装置は、電圧制限回路３０Ｄを有している。この電圧制限回路３０Ｄは、トランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４と、選択回路３１とを有している。
　トランジスタＭＮ３１～ＭＮ３４は、Ｎ型のＭＯＳトランジスタである。この例では、トランジスタＭＮ３１～ＭＮ３４のサイズは、互いに等しい。トランジスタＭＮ３１のゲートには電圧ＶＧ１が供給され、ドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ１に接続される。トランジスタＭＮ３２のゲートには電圧ＶＧ２が供給され、ドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ１に接続される。トランジスタＭＮ３３のゲートには電圧ＶＧ３が供給され、ドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ１に接続される。トランジスタＭＮ３４のゲートには電圧ＶＧ４が供給され、ドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ１に接続される。
　選択回路３１は、例えば画素駆動部１５（図１）から供給された制御信号ＳＥＬに基づいて、画素信号ＳＩＧを４つのトランジスタＭＮ３１～ＭＮ３４のうちの１以上のトランジスタのゲートに供給し、電圧ＶＮ２を４つのトランジスタＭＮ３１～ＭＮ３４のうちの１以上のトランジスタのゲートに供給するように構成される。
　ここで、トランジスタＭＮ３１～ＭＮ３４は、本開示における「複数のトランジスタ」の一具体例に対応する。選択回路３１は、本開示における「第１の選択回路」の一具体例に対応する。
　例えば、選択回路３１は、画素信号ＳＩＧをトランジスタＭＮ３１，ＭＮ３２のゲートに供給し、電圧ＶＮ２をトランジスタＭＮ３３，ＭＮ３４のゲートに供給することができる。この場合には、トランジスタＭＮ３１，ＭＮ３２は、上記実施の形態に係るトランジスタＭＮ２１に対応し、トランジスタＭＮ３３，ＭＮ３４は、上記実施の形態に係るトランジスタＭＮ２２に対応する。よって、トランジスタＭＮ２１，ＭＮ２２のサイズは互いに等しい。
　また、例えば、選択回路３１は、画素信号ＳＩＧをトランジスタＭＮ３１のゲートに供給し、電圧ＶＮ２をトランジスタＭＮ３２～ＭＮ３４のゲートに供給することができる。この場合には、トランジスタＭＮ３１は、上記実施の形態に係るトランジスタＭＮ２１に対応し、トランジスタＭＮ３２～ＭＮ３４は、上記実施の形態に係るトランジスタＭＮ２２に対応する。よって、トランジスタＭＮ２２のサイズは、トランジスタＭＮ２１のサイズよりも大きい。この場合には、電圧制限回路３０Ｄは、ノードＮ２の電圧ＶＮ２に基づいて画素信号ＳＩＧ１の電圧を制限電圧に設定するまでの時間を短くすることができる。
　また、例えば、選択回路３１は、画素信号ＳＩＧをトランジスタＭＮ３１，ＭＮ３２のゲートに供給し、電圧ＶＮ２をトランジスタＭＮ３４のゲートに供給することができる。この場合には、トランジスタＭＮ３１，ＭＮ３２は、上記実施の形態に係るトランジスタＭＮ２１に対応し、トランジスタＭＮ３４は、上記実施の形態に係るトランジスタＭＮ２２に対応する。この例では、トランジスタＭＮ３３は使用されていない。この場合には、選択回路３１は、このトランジスタＭＮ３３のゲートに“０Ｖ”を供給することができる。
　このように構成することにより、本変形例に係る撮像装置では、電圧制限回路３０Ｄの特性を調節することができる。
［変形例５］
　上記実施の形態では、図５に示したように、受光回路２１は１つのフォトダイオードＰＤを有するようにしたが、これに限定されるものではない。これに代えて、例えば図１２に示すように、複数のフォトダイオードＰＤ（この例では３つのフォトダイオードＰＤ）を有するようにしてもよい。本変形例に係る撮像装置は、受光回路２１Ｅを有している。受光回路２１Ｅは、３つの回路３２と、３つのトランジスタＭＮ３と、画素選択回路３３と、電圧制限回路３０と、トランジスタＭＮ４とを有している。
　３つの回路３２のそれぞれは、フォトダイオードＰＤと、トランジスタＭＮ１，ＭＮ２と、フローティングディフュージョンＦＤとを有している。３つのトランジスタＭＮ３は、これらの３つの回路３２にそれぞれ対応して設けられる。
　画素選択回路３３は、例えば画素駆動部１５（図１）から供給された制御信号ＳＥＬ２に基づいて、３つの回路３２のうちの１つを電圧制限回路３０のトランジスタＭＮ２１のゲートに接続するように構成される。ここで、画素選択回路３３は、本開示における「第２の選択回路」の一具体例に対応する。
　この構成により、本変形例に係る撮像装置では、電圧制限回路３０、比較回路２２、およびラッチ２３が、３つの回路３２により生成される３つの画素信号ＳＩＧに基づいて、これらの３つの回路３２にそれぞれ対応する３つの画素値を生成することができる。このように、この撮像装置では、３つの電圧制限回路３０、３つの比較回路２２、および３つのラッチ２３を設ける必要がないので、回路構成をシンプルにすることができる。
［変形例６］
　上記実施の形態では、図２，４に示したように、電圧制限回路３０を半導体基板１０２に設けるようにしたが、これに限定されるものではない。これに代えて、例えば、図１３に示すように、電圧制限回路３０を、半導体基板１０１，１０２とは異なる半導体基板１１３に設けてもよい。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．撮像装置の使用例＞
　図１４は、上記実施の形態に係る撮像装置１の使用例を表すものである。上述した撮像装置１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１６は、撮像部１２０３１の設置位置の例を示す図である。
　図１６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、高輝度時において、撮像部１２０３１により得られた撮像画像の画質を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等を、高い精度で実現できる。
　以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記実施の形態では、撮像装置１を２枚の半導体基板１０１，１０２に設けたが、これに限定されるものではなく、撮像装置１を１枚の半導体基板に設けてもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、高輝度時に画質の低下を抑えることができる。
（１）
　受光量に応じた電荷を生成する第１の受光素子と、前記第１の受光素子により生成された前記電荷を蓄積可能な第１の蓄積部と、オン状態になることにより前記第１の受光素子と前記第１の蓄積部とを接続可能な第１の転送スイッチと、前記第１の蓄積部における蓄積電圧に応じた画素信号を生成可能であり前記画素信号の電圧が制限電圧を超えないように制限可能な制限回路と、ランプ波形を有する参照信号と前記画素信号とを比較可能な比較回路とを有する画素回路を備えた
　撮像装置。
（２）
　前記制限回路は、
　前記第１の蓄積部に接続されたゲートと、ドレインと、ソースとを有する第１のトランジスタと、
　前記制限電圧に対応する電圧が供給されることが可能なゲートと、ドレインと、ソースとを有する第２のトランジスタと、
　前記第１のトランジスタの前記ソースおよび前記第２のトランジスタの前記ソースに接続された第１の電流源と
　を有する
　前記（１）に記載の撮像装置。
（３）
　前記第１のトランジスタのサイズおよび前記第２のトランジスタのサイズは、同じである
　前記（２）に記載の撮像装置。
（４）
　前記第２のトランジスタのゲート幅は、前記第１のトランジスタのゲート幅より大きい
　前記（２）に記載の撮像装置。
（５）
　前記第１のトランジスタおよび前記第２のトランジスタは、第１の導電型のトランジスタであり、
　前記制限回路は、
　前記第２のトランジスタの前記ドレインに接続された第２の電流源と、
　前記第２のトランジスタの前記ドレインに接続されたゲートと、前記第２のトランジスタの前記ソースに接続されたドレインと、ソースとを有する、第２の導電型の第３のトランジスタと
　をさらに有する
　前記（２）から（４）のいずれかに記載の撮像装置。
（６）
　前記制限回路は、
　複数のトランジスタと、
　前記複数のトランジスタのうちの１以上のトランジスタを前記第１のトランジスタとして用い、前記複数のトランジスタのうちの他の１以上のトランジスタを前記第２のトランジスタとして用いることが可能な第１の選択回路と
　を有する
　前記（２）または（３）に記載の撮像装置。
（７）
　前記複数のトランジスタのうちの、前記第２のトランジスタとして用いられるトランジスタの数は、前記第１のトランジスタとして用いられるトランジスタの数より多い
　前記（６）に記載の撮像装置。
（８）
　前記画素回路は、
　第２の受光素子と、
　前記第２の受光素子により生成された電荷を蓄積可能な第２の蓄積部と、
　オン状態になることにより前記第２の受光素子と前記第２の蓄積部とを接続可能な第２の転送スイッチと、
　前記第１の蓄積部および前記第２の蓄積部のうちの１つを前記第１のトランジスタのゲートに接続する第２の選択回路と
　をさらに有する
　前記（２）から（７）のいずれかに記載の撮像装置。
（９）
　前記制限回路は、
　オン状態になることにより、前記第１のトランジスタの前記ソースおよび前記第２のトランジスタの前記ソースと、前記第２のトランジスタの前記ゲートとを接続可能な第１のスイッチと、
　前記第２のトランジスタの前記ゲートに接続された第１の端子、および第２の端子を有するキャパシタと、
　前記キャパシタの前記第２の端子の電圧を変更可能な電圧設定回路と
　をさらに有する
　前記（２）から（８）のいずれかに記載の撮像装置。
（１０）
　前記電圧設定回路は、第１の直流電圧および第２の直流電圧のうちの一方を前記キャパシタの前記第２の端子に選択的に供給する第２のスイッチを含む
　前記（９）に記載の撮像装置。
（１１）
　前記電圧設定回路は、前記参照信号および第２の直流電圧のうちの一方を前記キャパシタの前記第２の端子に選択的に供給する第２のスイッチを含み、
　前記第２のスイッチは、前記参照信号がランプ波形を示す期間以外の期間のうちの一部の期間において、前記参照信号を前記キャパシタの前記第２の端子に選択的に供給する
　前記（９）に記載の撮像装置。
（１２）
　前記比較回路は、
　前記画素信号が供給されることが可能なゲートと、ドレインと、ソースとを有する第４のトランジスタと、
　前記参照信号が供給されることが可能なゲートと、ドレインと、ソースとを有する第５のトランジスタと、
　前記第４のトランジスタの前記ソースおよび前記第５のトランジスタの前記ソースに接続された第３の電流源と
　を有し、
　前記画素回路は、
　オン状態になることにより、前記第４のトランジスタの前記ドレインと前記第１の蓄積部とを接続可能な第３のスイッチと、
　オン状態になることにより、前記第４のトランジスタの前記ドレインと前記第４のトランジスタの前記ゲートとを接続可能な第４のスイッチと
　をさらに有する
　前記（９）から（１１）のいずれかに記載の撮像装置。
（１３）
　前記画素回路の動作を制御する制御部をさらに備え、
　前記制御部は、
　第１の期間において、前記第１のスイッチ、前記第３のスイッチ、および前記第４のスイッチをオン状態にすることが可能であり、
　前記第１の期間の終了タイミングである第１のタイミングにおいて、前記第３のスイッチおよび前記第４のスイッチをオン状態からオフ状態に変更可能であり、
　前記第１のタイミングの後の第２のタイミングにおいて、前記第１のスイッチをオン状態からオフ状態に変更可能であり、前記電圧設定回路が前記キャパシタの前記第２の端子の電圧を変更するように制御可能である
　前記（１２）に記載の撮像装置。
（１４）
　前記制限回路は、オン状態になることにより前記第２のトランジスタの前記ゲートに所定の電圧を供給可能な第５のスイッチをさらに有する
　前記（９）から（１３）のいずれかに記載の撮像装置。
（１５）
　前記第１の受光素子、前記第１の蓄積部、前記第１の転送スイッチ、および前記比較回路は第１の基板に設けられ、
　前記制限回路は、前記第１の基板に重ね合わされた第２の基板に設けられた
　前記（１）から（１４）のいずれかに記載の撮像装置。
（１６）
　時間の経過に応じて変化するタイムコードを生成するタイムコード生成回路をさらに備え、
　前記画素回路は、前記比較回路における比較結果に基づいて前記タイムコードをラッチするラッチ回路をさらに有する
　前記（１）から（１５）のいずれかに記載の撮像装置。
　本出願は、日本国特許庁において２０２１年４月２６日に出願された日本特許出願番号２０２１－０７４３５８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
 

Claims (16)

  1. 　受光量に応じた電荷を生成する第１の受光素子と、前記第１の受光素子により生成された前記電荷を蓄積可能な第１の蓄積部と、オン状態になることにより前記第１の受光素子と前記第１の蓄積部とを接続可能な第１の転送スイッチと、前記第１の蓄積部における蓄積電圧に応じた画素信号を生成可能であり前記画素信号の電圧が制限電圧を超えないように制限可能な電圧制限回路と、ランプ波形を有する参照信号と前記画素信号とを比較可能な比較回路とを有する画素回路を備えた
    　撮像装置。
  2. 　前記電圧制限回路は、
    　前記第１の蓄積部に接続されたゲートと、ドレインと、ソースとを有する第１のトランジスタと、
    　前記制限電圧に対応する電圧が供給されることが可能なゲートと、ドレインと、ソースとを有する第２のトランジスタと、
    　前記第１のトランジスタの前記ソースおよび前記第２のトランジスタの前記ソースに接続された第１の電流源と
    　を有する
    　請求項１に記載の撮像装置。
  3. 　前記第１のトランジスタのサイズおよび前記第２のトランジスタのサイズは、同じである
    　請求項２に記載の撮像装置。
  4. 　前記第２のトランジスタのゲート幅は、前記第１のトランジスタのゲート幅より大きい
    　請求項２に記載の撮像装置。
  5. 　前記第１のトランジスタおよび前記第２のトランジスタは、第１の導電型のトランジスタであり、
    　前記電圧制限回路は、
    　前記第２のトランジスタの前記ドレインに接続された第２の電流源と、
    　前記第２のトランジスタの前記ドレインに接続されたゲートと、前記第２のトランジスタの前記ソースに接続されたドレインと、ソースとを有する、第２の導電型の第３のトランジスタと
    　をさらに有する
    　請求項２に記載の撮像装置。
  6. 　前記電圧制限回路は、
    　複数のトランジスタと、
    　前記複数のトランジスタのうちの１以上のトランジスタを前記第１のトランジスタとして用い、前記複数のトランジスタのうちの他の１以上のトランジスタを前記第２のトランジスタとして用いることが可能な第１の選択回路と
    　を有する
    　請求項２に記載の撮像装置。
  7. 　前記複数のトランジスタのうちの、前記第２のトランジスタとして用いられるトランジスタの数は、前記第１のトランジスタとして用いられるトランジスタの数より多い
    　請求項６に記載の撮像装置。
  8. 　前記画素回路は、
    　第２の受光素子と、
    　前記第２の受光素子により生成された電荷を蓄積可能な第２の蓄積部と、
    　オン状態になることにより前記第２の受光素子と前記第２の蓄積部とを接続可能な第２の転送スイッチと、
    　前記第１の蓄積部および前記第２の蓄積部のうちの１つを前記第１のトランジスタのゲートに接続する第２の選択回路と
    　をさらに有する
    　請求項２に記載の撮像装置。
  9. 　前記電圧制限回路は、
    　オン状態になることにより、前記第１のトランジスタの前記ソースおよび前記第２のトランジスタの前記ソースと、前記第２のトランジスタの前記ゲートとを接続可能な第１のスイッチと、
    　前記第２のトランジスタの前記ゲートに接続された第１の端子、および第２の端子を有するキャパシタと、
    　前記キャパシタの前記第２の端子の電圧を変更可能な電圧設定回路と
    　をさらに有する
    　請求項２に記載の撮像装置。
  10. 　前記電圧設定回路は、第１の直流電圧および第２の直流電圧のうちの一方を前記キャパシタの前記第２の端子に選択的に供給する第２のスイッチを含む
    　請求項９に記載の撮像装置。
  11. 　前記電圧設定回路は、前記参照信号および第２の直流電圧のうちの一方を前記キャパシタの前記第２の端子に選択的に供給する第２のスイッチを含み、
    　前記第２のスイッチは、前記参照信号がランプ波形を示す期間以外の期間のうちの一部の期間において、前記参照信号を前記キャパシタの前記第２の端子に選択的に供給する
    　請求項９に記載の撮像装置。
  12. 　前記比較回路は、
    　前記画素信号が供給されることが可能なゲートと、ドレインと、ソースとを有する第４のトランジスタと、
    　前記参照信号が供給されることが可能なゲートと、ドレインと、ソースとを有する第５のトランジスタと、
    　前記第４のトランジスタの前記ソースおよび前記第５のトランジスタの前記ソースに接続された第３の電流源と
    　を有し、
    　前記画素回路は、
    　オン状態になることにより、前記第４のトランジスタの前記ドレインと前記第１の蓄積部とを接続可能な第３のスイッチと、
    　オン状態になることにより、前記第４のトランジスタの前記ドレインと前記第４のトランジスタの前記ゲートとを接続可能な第４のスイッチと
    　をさらに有する
    　請求項９に記載の撮像装置。
  13. （動作、図６，７）
    　前記画素回路の動作を制御する制御部をさらに備え、
    　前記制御部は、
    　第１の期間において、前記第１のスイッチ、前記第３のスイッチ、および前記第４のスイッチをオン状態にすることが可能であり、
    　前記第１の期間の終了タイミングである第１のタイミングにおいて、前記第３のスイッチおよび前記第４のスイッチをオン状態からオフ状態に変更可能であり、
    　前記第１のタイミングの後の第２のタイミングにおいて、前記第１のスイッチをオン状態からオフ状態に変更可能であり、前記電圧設定回路が前記キャパシタの前記第２の端子の電圧を変更するように制御可能である
    　請求項１２に記載の撮像装置。
  14. 　前記電圧制限回路は、オン状態になることにより前記第２のトランジスタの前記ゲートに所定の電圧を供給可能な第５のスイッチをさらに有する
    　請求項９に記載の撮像装置。
  15. 　前記第１の受光素子、前記第１の蓄積部、前記第１の転送スイッチ、および前記比較回路は第１の基板に設けられ、
    　前記電圧制限回路は、前記第１の基板に重ね合わされた第２の基板に設けられた
    　請求項１に記載の撮像装置。
  16. 　時間の経過に応じて変化するタイムコードを生成するタイムコード生成回路をさらに備え、
    　前記画素回路は、前記比較回路における比較結果に基づいて前記タイムコードをラッチするラッチ回路をさらに有する
    　請求項１に記載の撮像装置。
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