KR20220069001A - 광 검출 장치 및 시스템 - Google Patents

Abstract

광 검출 장치는, 제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와, 제2 화소 회로를 포함하며, 제2 화소 회로는, 제2 애벌런치 포토다이오드와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 입력을 갖는 제1 지연 회로와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 제1 입력 및 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비한다. 광 검출 장치는, 제1 회로의 출력에 접속되고, 제1 회로의 출력에 기초하여 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 포함한다. 제어 회로는, 제1 회로의 출력에 기초하여 제2 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된다.

Description

광 검출 장치 및 시스템

본 기술은 광 검출 장치에 관한 것이다. 구체적으로는, 본 기술은 물체까지의 거리를 측정하기 위한 광 검출 장치 및 시스템에 관한 것이다.

종래부터, 측거 기능을 갖는 전자 장치와 관련하여 ToF(Time of Flight)라고 불리는 측거 방식이 알려져 있다. ToF는, 전자 장치가 조사광을 물체에 방출하게 하고, 반사된 조사광이 전자 장치에 되돌아올 때까지의 왕복 시간을 산출함으로써 거리를 측정하는 방식이다. 조사광에 대응하는 반사광을 검출할 때에는 광전 변환 소자로서 SPAD(Single-Photon Avalanche Diode)가 사용되는 경우가 많다. 그러나, SPAD를 사용할 때에는, 초과 바이어스(excess bias)가 때때로 온도에 따라 변한다. 초과 바이어스는, 애노드와 캐소드 간의 전압으로부터 브레이크다운 전압(breakdown voltage)을 뺀 값이다. 그리하여, 초과 바이어스가 너무 작아져서 포토다이오드의 감도가 저하될 가능성과, 반대로 초과 바이어스가 너무 커져서 암전류 노이즈가 증대될 가능성이 있다. 따라서, 광전류가 흐를 때의 SPAD의 캐소드 전위를 감시하며, 캐소드 전위가 높을수록 SPAD의 애노드 전위를 낮게 하는 고체 이미지 센서가 제공되어 있다.

특허문헌 1: 일본특허공개 제2019-75394호 공보

전술한 종래 기술에서는, 애노드 전위를 제어하여, 온도 변화에 기인한 초과 바이어스의 변동을 억제하고 있다. 그러나, 애노드 전위를 제어하기 위한 모니터 전압(캐소드 전압)은 온도에 기인한 초과 바이어스의 변동을 추종하는 것 외에, 모니터 전압은 입사광량의 증감에 따라서도 변동된다. 전술한 고체 이미지 센서는, 온도 변화에 기인한 초과 바이어스의 변동을 억제할 수 있더라도, 그러한 고체 이미지 센서에는 입사광량의 증감에 따른 모니터 전압의 변동에 기인한 초과 바이어스의 변동 문제가 있다.

광전 변환 소자의 애노드 전위 및 캐소드 전위 중 일방에 기초하여 애노드 전위 및 캐소드 전위 중 타방을 제어하는 고체 이미지 센서를 사용함으로써 입사광량의 증감에 따른 초과 바이어스의 변동을 억제하는 것이 바람직하다.

본 기술의 제1 실시형태에 따르면, 고체 이미지 센서가 제공되며, 고체 이미지 센서는, 미리 정해진 노드에 애노드 및 캐소드 중 일방이 접속된 광전 변환 소자와, 미리 정해진 노드에 제1 전위를 공급하도록 구성된 전위 공급 소자와, 미리 정해진 노드의 전위가 제1 전위로부터 증가 또는 감소하기 시작한 이후로 미리 정해진 기간이 경과한 타이밍을 검출하도록 구성된 타이밍 검출 회로와, 타이밍 검출 회로로부터의 출력에 기초하여 미리 정해진 노드의 전위를 캡처하고 그 전위를 제2 전위로서 보유하도록 구성된 샘플 홀드 회로(sample and hold circuit)와, 제2 전위에 기초하여 애노드 및 캐소드 중 타방의 전위를 제어하도록 구성된 제어부를 포함한다. 이에 의해, 초과 바이어스의 변동을 억제할 수 있다.

또한, 제1 실시형태에 따르면, 타이밍 검출 회로는, 미리 정해진 노드의 전위의 신호를 반전시켜 반전 신호를 출력하도록 구성된 인버터를 구비할 수 있다. 이에 의해, 반전 신호에 기초하여 타이밍을 검출할 수 있다.

또한, 제1 실시형태에 따르면, 타이밍 검출 회로는, 반전 신호를 미리 정해진 지연 시간만큼 지연시킴으로써 얻어진 신호에 기초하여 펄스 신호를 생성하도록 구성된 펄스 신호 생성 회로를 더 구비할 수 있고, 샘플 홀드 회로는, 펄스 신호의 펄스 폭의 기간 내에 미리 정해진 노드의 전위를 캡처할 수 있다. 이에 의해, 펄스 신호를 사용하여 캐소드 전위를 샘플링할 수 있다.

또한, 제1 실시형태에 따르면, 타이밍 검출 회로는, 반전 신호를 미리 정해진 지연 시간만큼 지연시켜 지연 신호를 출력하도록 구성된 지연 회로를 더 구비할 수 있고, 샘플 홀드 회로는, 지연 신호가 서로 다른 2개의 값 중 하나인 경우에 미리 정해진 노드의 전위를 캡처하고, 지연 신호가 2개의 값 중 다른 하나인 경우에 캡처된 전위를 보유할 수 있다. 이에 의해, 지연 신호를 사용하여 캐소드 전위를 샘플링할 수 있다.

또한, 제1 실시형태에 따르면, 광전 변환 소자, 타이밍 검출 회로, 및 샘플 홀드 회로는, 복수의 화소의 각각에 설치될 수 있고, 제어부는, 복수의 화소의 각각의 제2 전위의 평균을 화소간 평균으로서 산출하도록 구성된 화소간 평균 취득부와, 화소간 평균의 시간 평균을 산출하도록 구성된 시간 평균 취득부와, 시간 평균이 높을수록 전위가 낮아지는 방식으로 애노드 및 캐소드 중 타방의 전위를 제어하도록 구성된 전위 제어부를 구비할 수 있다. 이에 의해, 제2 전위의 변동에 기인한 악영향을 억제할 수 있다.

또한, 제1 실시형태에 따르면, 시간 평균 취득부는, 시간 평균을 생성하도록 구성된 아날로그 필터를 구비할 수 있다. 이에 의해, 아날로그 회로를 사용하여 시간 평균을 획득할 수 있다.

또한, 제1 실시형태에 따르면, 시간 평균 취득부는, 시간 평균을 생성하도록 구성된 디지털 필터를 구비할 수 있다. 이에 의해, 실장면적을 삭감할 수 있다.

또한, 제1 실시형태에 따르면, 전위 제어부는, 시간 평균과 미리 정해진 전원 전위를 비교하고, 해당 비교 결과를 애노드 및 캐소드 중 타방에 출력하도록 구성된 증폭기를 구비할 수 있다. 이에 의해, 아날로그 회로를 사용하여 전위를 제어할 수 있다.

또한, 제1 실시형태에 따르면, 전위 제어부는, 시간 평균이 높을수록 전위가 낮아지는 방식으로 애노드 및 캐소드 중 타방의 전위를 제어하도록 구성된 파워 반도체를 구비할 수 있다. 이에 의해, 실장면적을 삭감할 수 있다.

또한, 제1 실시형태에 따르면, 화소간 평균 취득부는, 용량과, 복수의 화소와 용량의 사이에서 병렬로 접속된 복수의 저항을 구비할 수 있다. 이에 의해, 아날로그 회로를 사용하여 화소간 평균을 획득할 수 있다.

또한, 제1 실시형태에 따르면, 화소간 평균 취득부는, 제2 전위를 디지털 신호로 변환하도록 구성된 아날로그-디지털 변환부와, 디지털 신호의 평균을 화소간 평균으로서 산출하도록 구성된 평균화 필터를 구비할 수 있다. 이에 의해, 실장면적을 삭감할 수 있다.

또한, 제1 실시형태에 따르면, 아날로그-디지털 변환부는, 서로 다른 화소의 제2 전위를 디지털 신호로 변환하도록 구성된 복수의 아날로그-디지털 변환기를 구비할 수 있다. 이에 의해, 복수의 제2 전위를 동시에 디지털 신호로 변환할 수 있다.

또한, 제1 실시형태에 따르면, 아날로그-디지털 변환부는, 복수의 화소의 각각의 제2 전위 중 어느 하나를 선택하도록 구성된 선택기와, 선택된 제2 전위를 디지털 신호로 변환하도록 구성된 아날로그-디지털 변환기를 구비할 수 있다. 이에 의해, 아날로그-디지털 변환기의 개수를 삭감할 수 있다.

또한, 제1 실시형태에 따르면, 샘플 홀드 회로와 제어부의 사이에 삽입된 출력측 버퍼를 더 구비할 수 있다. 이에 의해, 출력측 버퍼를 통해 제2 전위를 출력할 수 있다.

또한, 제1 실시형태에 따르면, 출력측 버퍼는, 제2 전위에 기초하여 차동 신호를 생성하고, 생성된 차동 신호를 출력할 수 있다. 이에 의해, 보다 정확한 출력 값을 획득할 수 있다.

또한, 제1 실시형태에 따르면, 미리 정해진 노드와 샘플 홀드 회로의 사이에 삽입된 입력측 버퍼를 더 구비할 수 있다. 이는 모니터 화소와 이미징 화소 둘 모두가 동일한 브레이크다운 전압(VBO)을 갖게 할 수 있다.

또한, 제1 실시형태에 따르면, 입력측 버퍼는, 제2 전위에 기초하여 차동 신호를 생성하고, 생성된 차동 신호를 출력할 수 있다. 이에 의해, 보다 정확한 출력 값을 획득할 수 있다.

또한, 제1 실시형태에 따르면, 광전 변환 소자 및 전위 공급 소자는, 이미징 화소 회로와 이미징 화소 회로 주위의 모니터 화소 회로의 각각에 설치될 수 있고, 타이밍 검출 회로 및 샘플 홀드 회로는, 모니터 화소 회로에 설치될 수 있다. 이에 의해, 모니터 화소 회로에 의해 보유되는 전위에 기초하여 애노드 또는 캐소드의 전위를 제어할 수 있다.

또한, 제1 실시형태에 따르면, 캐소드가 미리 정해진 노드에 접속될 수 있고, 제어부는 애노드의 전위를 제어할 수 있다. 이에 의해, 캐소드 전위에 응답하여 애노드 전위를 제어할 수 있다.

또한, 제1 실시형태에 따르면, 애노드가 미리 정해진 노드에 접속될 수 있고, 제어부는 캐소드의 전위를 제어할 수 있다. 이에 의해, 애노드 전위에 응답하여 캐소드 전위를 제어할 수 있다.

또한, 본 기술의 제2 실시형태에 따르면, 측거 시스템이 제공되며, 측거 시스템은, 조사광을 공급하도록 구성된 발광부와, 고체 이미지 센서를 포함하고, 고체 이미지 센서는, 미리 정해진 노드에 애노드 및 캐소드 중 일방이 접속된 광전 변환 소자와, 미리 정해진 노드에 제1 전위를 공급하도록 구성된 전위 공급 소자와, 미리 정해진 노드의 전위가 제1 전위로부터 증가 또는 감소하기 시작한 이후로 미리 정해진 기간이 경과한 타이밍을 검출하도록 구성된 타이밍 검출 회로와, 타이밍 검출 회로로부터의 출력에 기초하여 미리 정해진 노드의 전위를 캡처하고 그 전위를 제2 전위로서 보유하도록 구성된 샘플 홀드 회로와, 제2 전위에 기초하여 애노드 및 캐소드 중 타방의 전위를 제어하도록 구성된 제어부와, 조사광의 발광 타이밍부터 조사광에 대응하는 반사광의 수광 타이밍까지의 왕복 시간에 기초하여 거리를 측정하도록 구성된 측거부를 구비한다. 이에 의해, 초과 바이어스의 변동을 억제하고 측거 정밀도를 향상시킬 수 있다.

본 기술의 일 실시형태에 따르면, 광 검출 장치는, 제1 애벌런치 포토다이오드(avalanche photodiode)를 구비하는 제1 화소 회로와, 제2 화소 회로를 포함하고, 제2 화소 회로는, 제2 애벌런치 포토다이오드와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 입력을 갖는 제1 지연 회로와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 제1 입력 및 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비한다. 광 검출 장치는, 제1 회로의 출력에 접속되고, 제1 회로의 출력에 기초하여 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 포함한다. 제어 회로는, 제1 회로의 출력에 기초하여 제2 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된다. 광 검출 장치는 제3 화소 회로를 더 포함하고, 제3 화소 회로는, 제3 애벌런치 포토다이오드와, 제3 애벌런치 포토다이오드의 캐소드의 전위에 접속되는 입력을 갖는 제2 지연 회로와, 제3 애벌런치 포토다이오드의 캐소드에 접속되는 제3 입력 및 제2 지연 회로의 출력에 접속되는 제4 입력을 갖는 제2 회로를 구비한다. 제어 회로는, 제1 회로의 출력 및 제2 회로의 출력에 접속되고, 제1 회로의 출력과 제2 회로의 출력을 평균화하여 화소간 평균 신호를 출력하도록 구성된 평균화 회로를 구비한다. 제어 회로는, 평균화 회로의 출력에 접속되는 입력을 가지며 화소간 평균 신호에 기초하여 시간 평균 신호를 출력하도록 구성된 시간 평균화 회로를 구비한다. 제어 회로는, 제1 애벌런치 포토다이오드의 애노드에 접속되는 전위 제어기를 구비한다. 전위 제어기는, 시간 평균 신호가 높아질수록 제1 애벌런치 포토다이오드의 애노드의 전위를 더 낮게 제어하도록 구성되고, 전위 제어기는, 시간 평균 신호가 낮아질수록 제1 애벌런치 포토다이오드의 애노드의 전위를 더 높게 제어하도록 구성된다. 제어 회로는, 시간 평균 신호를 디지털 신호로 변환하도록 구성된 아날로그-디지털 변환기를 구비하고, 전위 제어기는, 디지털 신호에 기초하여 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 파워 전자기기(power electronics)를 구비한다. 평균화 회로는, 용량, 용량과 제1 지연 회로 사이에 접속되는 제1 저항, 및 용량과 제2 지연 회로 사이에 접속되는 제2 저항을 구비한다. 제1 회로는, 스위치와 용량을 갖는 홀딩 회로(holding circuit)를 구비한다. 제1 회로는 제1 버퍼 회로와 제2 버퍼 회로를 구비한다. 제1 버퍼 회로는 제2 애벌런치 포토다이오드의 캐소드와 홀딩 회로의 사이에 접속되고, 홀딩 회로는 제1 버퍼 회로와 제2 버퍼 회로의 사이에 접속된다. 제1 버퍼 회로는, 제2 애벌런치 포토다이오드의 캐소드의 전위를 버퍼링하여, 제1 정 신호(positive signal)와 제1 부 신호(negative signal)를 갖는 제1 차동 신호 쌍을 출력하도록 구성되고, 홀딩 회로는 제1 지연 신호에 따라 제1 정 신호를 출력하도록 구성되고, 제2 버퍼 회로는, 제1 부 신호와 제1 정 신호를 버퍼링하여, 제2 정 신호와 제2 부 신호를 갖는 제2 차동 신호 쌍을 출력하도록 구성된다. 제어 회로는 평균화 회로를 구비하고, 평균화 회로는, 제2 정 신호를 수신하도록 구성된 제1 입력, 제2 부 신호를 수신하도록 구성된 제2 입력, 및 제2 정 신호와 제2 부 신호에 기초하여 디지털 신호를 출력하도록 구성된 출력을 갖는 아날로그-디지털 변환기(ADC)를 포함한다. 제어 회로는, ADC의 제1 입력에 접속되는 제1 용량과, ADC의 제2 입력에 접속되는 제2 용량을 구비한다. 제1 버퍼 회로는, 제1 전류원 및 제1 전류원에 접속되는 제1 트랜지스터와, 제2 전류원 및 제2 전류원에 접속되는 제2 트랜지스터를 구비한다. 제1 트랜지스터는 제2 애벌런치 포토다이오드의 캐소드의 전위를 수신하도록 구성된 노드에 접속되고, 제1 전류원으로부터의 전류에 따라 제1 정 신호를 출력하도록 구성되고, 제2 트랜지스터는 접지 신호를 수신하도록 구성된 노드에 접속되고, 제2 전류원으로부터의 전류에 따라 제1 부 신호를 출력하도록 구성된다. 제2 버퍼 회로는, 제3 전류원 및 제3 전류원에 접속되는 제3 트랜지스터와, 제4 전류원 및 제4 전류원에 접속되는 제4 트랜지스터를 구비한다. 제3 트랜지스터는, 제1 정 신호를 수신하고, 제3 전류원으로부터의 전류에 따라 제2 정 신호를 출력하도록 구성되고, 제4 트랜지스터는, 제1 부 신호를 수신하고, 제4 전류원으로부터의 전류에 따라 제2 부 신호를 출력하도록 구성된다. 본 기술의 일 실시형태에 따르면, 광 검출 장치는, 제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와, 제2 화소 회로를 포함하고, 제2 화소 회로는, 제2 애벌런치 포토다이오드와, 제2 애벌런치 포토다이오드의 캐소드의 제1 전위에 기초하여 제1 지연 신호를 생성하도록 구성된 제1 지연 회로와, 제2 애벌런치 포토다이오드의 캐소드의 제2 전위를 샘플링하고 샘플링된 제2 전위를 제1 지연 신호에 기초하여 출력하도록 구성된 제1 회로를 구비한다. 광 검출 장치는, 제1 회로에 의해 출력되는 샘플링된 제2 전위에 기초하여 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 포함한다. 본 기술의 일 실시형태에 따르면, 시스템은 광원과, 광 검출 장치를 포함하고, 광 검출 장치는, 제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와, 제2 화소 회로를 구비하고, 제2 화소 회로는, 제2 애벌런치 포토다이오드와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 입력을 갖는 제1 지연 회로와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 제1 입력 및 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비한다. 시스템은, 제1 회로의 출력에 접속되고, 제1 회로의 출력에 기초하여 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 구비한다. 본 기술의 일 실시형태에 따르면, 광 검출 장치는 제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와, 제2 화소 회로로서, 제2 애벌런치 포토다이오드와, 제2 애벌런치 포토다이오드의 애노드에 접속되는 입력을 갖는 제1 지연 회로와, 제2 애벌런치 포토다이오드의 애노드에 접속되는 제1 입력 및 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비하는 제2 화소 회로와, 제1 회로의 출력에 접속되고, 제1 회로의 출력에 기초하여 제1 애벌런치 포토다이오드의 캐소드의 전위를 제어하도록 구성된 제어 회로를 포함한다.

모니터 화소는, 캐소드 전위가 감소한 이후로 미리 정해진 기간이 경과한 타이밍을 검출하고, 그 타이밍에서의 캐소드 전위를 캡처하여 보유한다. 이에 의해, 광량에 의존하지 않는 전위를 보유할 수 있다. 제어부가 보유 전위에 응답하여 애노드 전위를 제어할 때, 광량의 증감으로부터 야기되는 바이어스 전압의 변동을 억제할 수 있다.

도 1은 본 기술의 제1 실시형태에 따른 측거 모듈의 일 구성예를 나타내는 블록도이다.
도 2는 본 기술의 제1 실시형태에 따른 고체 이미지 센서의 적층 구조의 일례를 나타내는 도면이다.
도 3은 본 기술의 제1 실시형태에 따른 화소 칩의 일 구성예를 나타내는 평면도이다.
도 4는 본 기술의 제1 실시형태에 따른 회로 칩의 일 구성예를 나타내는 블록도이다.
도 5는 본 기술의 제1 실시형태에 따른 회로 블록의 일 구성예를 나타내는 블록도이다.
도 6은 본 기술의 제1 실시형태에 따른 모니터 화소의 일 구성예를 나타내는 블록도이다.
도 7은 본 기술의 제1 실시형태에 따른 모니터 화소의 일 구성예를 나타내는 회로도이다.
도 8은 본 기술의 제1 실시형태에 따른 펄스 생성 회로의 일 구성예를 나타내는 회로도이다.
도 9는 본 기술의 제1 실시형태에 따른 펄스 생성 회로의 동작의 일례를 나타내는 타이밍도이다.
도 10은 본 기술의 제1 실시형태에 따른 이미징 화소의 일 구성예를 나타내는 회로도이다.
도 11은 본 기술의 제1 실시형태에 따른 화소 어레이부의 일 구성예를 나타내는 평면도이다.
도 12는 본 기술의 제1 실시형태에 따른 모니터 화소, 이미징 화소, 및 제어부의 일 구성예를 나타내는 블록도이다.
도 13은 본 기술의 제1 실시형태에 따른 제어부의 일 구성예를 나타내는 회로도이다.
도 14는 본 기술의 제1 실시형태에 따른 캐소드 전위 및 애노드 전위의 변동의 일례를 나타내는 도면이다.
도 15a는 제1 실시형태에 따른 초과 바이어스(VEX) 및 애노드 전위(VSPAD)의 변동의 일례를 나타내는 도면이다.
도 15b는 애노드 전위(VSPAD)가 제어되지 않은 비교예에 따른 초과 바이어스(VEX)의 변동의 일례를 나타내는 도면이다.
도 16a는 광량이 비교적 적은 경우에 얻어지는 캐소드 전위(Vs)의 변동을 나타내는 타이밍도이다.
도 16b는 광량이 비교적 많은 경우에 얻어지는 캐소드 전위(Vs)의 변동을 나타내는 타이밍도이다.
도 17a는 광량이 적은 경우에 얻어지는 보텀 전위(VBT)의 요동의 일례를 나타내는 타이밍도이다.
도 17b는 광량이 많은 경우에 얻어지는 보텀 전위(VBT)의 요동의 일례를 나타내는 타이밍도이다.
도 18은 본 기술의 제1 실시형태에 따른 브레이크다운 전압의 변동 범위의 일례를 나타내는 분포도이다.
도 19는 본 기술의 제1 실시형태에 따른 모니터 화소 및 제어부의 동작의 일례를 나타내는 타이밍도이다.
도 20은 본 기술의 제1 실시형태에 따른 고체 이미지 센서의 동작의 일례를 나타내는 플로우차트이다.
도 21은 본 기술의 제1 실시형태의 제1 변형예에 따른 모니터 화소의 일 구성예를 나타내는 블록도이다.
도 22는 본 기술의 제1 실시형태의 제2 변형예에 따른 제어부의 일 구성예를 나타내는 블록도이다.
도 23은 본 기술의 제1 실시형태의 제3 변형예에 따른 화소간 평균 취득부의 일 구성예를 나타내는 블록도이다.
도 24는 본 기술의 제1 실시형태의 제4 변형예에 따른 제어부의 일 구성예를 나타내는 블록도이다.
도 25는 본 기술의 제1 실시형태의 제5 변형예에 따른 제어부의 일 구성예를 나타내는 블록도이다.
도 26은 본 기술의 제1 실시형태의 제6 변형예에 따른 모니터 화소의 일 구성예를 나타내는 회로도이다.
도 27은 본 기술의 제1 실시형태의 제6 변형예에 따른 화소간 평균 취득부의 일 구성예를 나타내는 회로도이다.
도 28은 본 기술의 제2 실시형태에 따른 모니터 화소의 일 구성예를 나타내는 블록도이다.
도 29는 본 기술의 제2 실시형태에 따른 모니터 화소의 일 구성예를 나타내는 회로도이다.
도 30은 본 기술의 제2 실시형태에 따른 모니터 화소 및 제어부의 동작의 일례를 나타내는 타이밍도이다.
도 31은 본 기술의 제2 실시형태의 변형예에 따른 모니터 화소의 일 구성예를 나타내는 회로도이다.
도 32는 본 기술의 제2 실시형태의 변형예에 따른 버퍼의 일 구성예를 나타내는 회로도이다.
도 33은 차량 제어 시스템의 개략적인 구성의 일례를 나타내는 블록도이다.
도 34는 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 나타내는 설명도이다.

이하, 본 기술을 구현하기 위한 실시형태(이하, 실시형태라고 지칭됨)에 대해 설명한다. 설명은 다음의 순서로 주어진다.

1. 제1 실시형태(검출된 타이밍에서의 캐소드 전위를 보유하는 예)

2. 제2 실시형태(버퍼를 생략하지만, 검출된 타이밍의 캐소드 전위를 보유하는 예)

3. 이동체에의 응용예

<1. 제1 실시형태>

"측거 모듈의 구성예"

도 1은 본 기술의 제1 실시형태에 따른 측거 모듈(100)의 일 구성예를 나타내는 블록도이다. 측거 모듈(100)은 물체까지의 거리를 측정하도록 구성된다. 측거 모듈(100)은, 발광부(110), 동기 제어부(120), 및 고체 이미지 센서(또는 광 검출 장치)(200)를 구비한다. 측거 모듈(100)은, 스마트폰, 퍼스널 컴퓨터, 차량용 기기 등에 설치되며, 거리를 측정하기 위해 사용된다.

동기 제어부(120)는, 발광부(110) 및 고체 이미지 센서(200)를 서로 동기하여 동작시킨다. 동기 제어부(120)는, 미리 정해진 주파수(10 내지 20 MHz 등)의 클록 신호를 동기 신호(CLKp)로서, 신호선(128 및 129)을 통해 발광부(110) 및 고체 이미지 센서(200)에 공급한다.

발광부(110)는, 동기 제어부(120)로부터의 동기 신호(CLKp)에 동기하여 간헐 광을 조사광으로서 공급한다. 예를 들면, 조사광으로서 근적외광이 사용된다.

고체 이미지 센서(200)는, 조사광의 반사광을 수광하고, 동기 신호(CLKp)에 의해 나타내는 발광 타이밍과 반사광의 수광 타이밍 사이의 왕복 시간을 측정하도록 구성된다. 고체 이미지 센서(200)는, 왕복 시간으로부터 물체까지의 거리를 산출하고, 그 거리를 나타내는 거리 데이터를 생성하고, 거리 데이터를 출력한다.

한편, 발광부(110), 고체 이미지 센서(200), 및 동기 제어부(120)가 동일한 측거 모듈(100) 내에 설치되어 있지만, 이들을 서로 다른 장치에 설치할 수도 있다. 발광부(110), 고체 이미지 센서(200), 및 동기 제어부(120)를 포함하는 시스템은, 본 기술의 일 실시형태에 따른 측거 시스템의 일례이다.

"고체 이미지 센서의 구성예"

도 2는 본 기술의 제1 실시형태에 따른 고체 이미지 센서(200)의 적층 구조의 일례를 나타내는 도면이다. 고체 이미지 센서(200)는 회로 칩(202)과, 그 회로 칩(202) 위에 적층된 화소 칩(201)을 구비한다. 이들 칩은, 비아(via) 등의 접속부를 통해 전기적으로 접속된다. 한편, 이들 칩은, 비아 대신에, Cu-Cu 접합 또는 범프를 통해 접속될 수도 있다.

도 3은 본 기술의 제1 실시형태에 따른 화소 칩(201)의 일 구성예를 나타내는 평면도이다. 화소 칩(201)은 사각형의 수광부(210)를 구비한다. 수광부(210) 내에는, 복수의 광전 변환 소자(211)와 복수의 광전 변환 소자(212)가 배열된다.

광전 변환 소자(211)는 수광부(210)의 경계를 따라 선 형상으로 배열된다. 예를 들면, 수광부(210)의 상단에서, 광전 변환 소자(211)가 한 줄로 배열된다. 한편, 광전 변환 소자(212)는 2차원 격자 형태로 배열된다. 광전 변환 소자(211 및 212) 중에서, 광전 변환 소자(212)는 화상 데이터의 화소 데이터를 생성하기 위해 사용된다. 한편, 광전 변환 소자(211)는, 캐소드 및 애노드 중 어느 하나의 전위(예를 들면, 캐소드의 전위)를 감시하기 위해 사용된다.

도 4는 본 기술의 제1 실시형태에 따른 회로 칩(202)의 일 구성예를 나타내는 블록도이다. 회로 칩(202)은, 타이밍 생성부(220), 회로 블록(300), 히스토그램 생성부(250), 출력 인터페이스(260), 멀티플렉서(231 및 232), 및 시간-디지털 변환기(241 및 242)를 구비한다.

타이밍 생성부(220)는, 동기 신호(CLKp)에 동기하여 제어 신호(RCH)를 생성하도록 구성된다. 타이밍 생성부(220)는, 제어 신호(RCH)를 회로 블록(300)에 공급한다.

회로 블록(300) 내에는, 복수의 모니터 화소와 복수의 이미징 화소의 각각의 화소 회로(도시하지 않음)가 배열된다. 모니터 화소 및 이미징 화소의 각각의 회로 구성의 상세에 대해서는 후술한다. 이미징 화소는, 광자의 입력에 응답하여 펄스 신호를 생성하고, 생성된 펄스 신호를 멀티플렉서(231 또는 232)에 공급한다.

멀티플렉서(231)는, 이미징 화소의 홀수 행을 순차적으로 선택하고, 선택된 행의 펄스 신호를 시간-디지털 변환기(241)에 공급한다. 멀티플렉서(232)는, 이미징 화소의 짝수 행을 순차적으로 선택하고, 선택된 행의 펄스 신호를 시간-디지털 변환기(242)에 공급한다.

시간-디지털 변환기(241)는, 홀수 행에 있어서 펄스 신호의 상승까지의 시간을 디지털 신호로 변환하도록 구성된다. 이 디지털 신호는 광자의 검출 타이밍을 나타낸다. 시간-디지털 변환기(241)는 디지털 신호를 히스토그램 생성부(250)에 공급한다. 시간-디지털 변환기(242)는, 짝수 행에 있어서 펄스 신호의 상승까지의 시간을 디지털 신호로 변환하도록 구성된다. 시간-디지털 변환기(242)는 디지털 신호를 히스토그램 생성부(250)에 공급한다.

멀티플렉서(231 및 232)와 시간-디지털 변환기(241 및 242)에 의해, 2행의 펄스 신호를 동시에 처리할 수 있다. 한편, 고체 이미지 센서(200)는, 펄스 신호를 1행씩 처리할 수도 있다. 이 경우에, 회로 칩은 멀티플렉서(231/232)의 일방과 시간-디지털 변환기(241/242)의 일방을 구비한다.

히스토그램 생성부(250)는, 시간-디지털 변환기(241 및 242)로부터의 디지털 신호에 기초하여 히스토그램을 생성하도록 구성된다. 여기서, 히스토그램은, 디지털 신호에 의해 나타내는 각각의 검출 타이밍의 검출 빈도를 도수로서 나타내는 그래프이다. 히스토그램 생성부(250)는, 이미징 화소마다 히스토그램을 생성하고, 각각의 피크 값의 타이밍을 반사광의 수광 타이밍으로서 구한다. 다음으로, 이미징 화소마다, 히스토그램 생성부(250)는, 동기 신호에 의해 나타내는 조사광의 발광 타이밍과 반사광의 수광 타이밍 사이의 왕복 시간을, 물체까지의 거리로 변환한다. 히스토그램 생성부(250)는, 산출된 거리를 나타내는 거리 데이터를 이미징 화소마다 생성하고, 거리 데이터를 출력 인터페이스(260)를 통해 외부로 출력한다.

도 5는 본 기술의 제1 실시형태에 따른 회로 블록(300)의 일 구성예를 나타내는 블록도이다. 회로 블록(300)은, 복수의 모니터 화소 회로(310)와, 복수의 이미징 화소 회로(380)와, 제어부(제어 회로)(500)를 구비한다.

모니터 화소 회로(310)는 광전 변환 소자(211)마다 제공되며, 대응하는 광전 변환 소자(211)에 접속된다. 광전 변환 소자(211)와, 그 광전 변환 소자(211)에 접속된 모니터 화소 회로(310)는, 하나의 모니터 화소로서 기능한다. 모니터 화소는, 광전 변환 소자(211 및 212)의 캐소드 및 애노드 중 어느 하나의 전위(예를 들면, 캐소드의 전위)를 감시하기 위한 화소이다.

이미징 화소 회로(380)는 광전 변환 소자(212)마다 제공되며, 대응하는 광전 변환 소자(212)에 접속된다. 광전 변환 소자(212)와, 그 광전 변환 소자(212)에 대응하는 이미징 화소 회로(380)는, 하나의 이미징 화소로서 기능한다. 이미징 화소는, 광자의 입력에 응답하여 펄스 신호를 생성하기 위한 화소이다.

제어부(500)는, 모니터 화소의 감시 대상의 전위(캐소드 등)에 기초하여 광전 변환 소자(211 및 212)의 캐소드 및 애노드 중 어느 하나의 전위(예를 들면, 애노드의 전위)를 제어하도록 구성된다.

"모니터 화소의 구성예"

도 6은 본 기술의 제1 실시형태에 따른 모니터 화소(또는 제1 화소 회로)(401)의 일 구성예를 나타내는 블록도이다. 전술한 바와 같이, 화소 칩(201)의 광전 변환 소자(211)와, 회로 칩(202)의 모니터 화소 회로(310)를 구비하는 회로는, 하나의 모니터 화소(401)로서 기능한다. 또한, 모니터 화소 회로(310)는, pMOS(p-channel Metal Oxide Semiconductor) 트랜지스터(311)와, 타이밍 검출 회로(또는 지연 회로)(320)와, 샘플 홀드 회로(또는 홀딩 회로)(330)와, 버퍼(또는 버퍼 회로)(340 및 350)를 구비한다.

pMOS 트랜지스터(311)는 전원 전위(VE)와 광전 변환 소자(211)의 사이에 삽입된다. 또한, pMOS 트랜지스터(311)의 게이트에는, 타이밍 생성부(220)로부터의 제어 신호(RCH)가 입력된다. 로우 레벨의 제어 신호(RCH)가 입력될 때, pMOS 트랜지스터(311)는, 전원 전위(VE)를, 광전 변환 소자(211)와의 접속 노드(312)에 공급한다. 한편, 전원 전위(VE)는, 본 기술의 일 실시형태에 따른 미리 정해진 전위의 일례이며, pMOS 트랜지스터(311)는, 본 기술의 일 실시형태에 따른 전위 공급 소자의 일례이다. 또한, 접속 노드(312)는, 본 기술의 일 실시형태에 따른 미리 정해진 노드의 일례이다.

광전 변환 소자(211)는, 입사 광자에 응답하여 광전 변환을 통해 광전류를 출력하도록 구성된다. 예를 들면, SPAD가 광전 변환 소자(211)로서 사용된다. 광전 변환 소자(211)의 캐소드는 접속 노드(312)에 접속되고, 그 캐소드의 캐소드 전위(Vs)가 감시 대상의 전위가 된다. 한편, 광전 변환 소자(211)의 애노드는 제어부(500)에 접속되고, 제어부(500)가 그 애노드의 애노드 전위(VSPAD)를 제어한다.

버퍼(340)는 접속 노드(312)와 샘플 홀드 회로(330)의 사이에 삽입된다. 한편, 버퍼(340)는 본 기술의 일 실시형태에 따른 입력측 버퍼의 일례이다.

타이밍 검출 회로(320)는, 캐소드 전위(Vs)를 감시하고, 캐소드 전위(Vs)가, pMOS 트랜지스터(311)에 의해 공급되는 전위(즉, 전원 전위(VE))로부터 감소하기 시작한 이후로 미리 정해진 기간이 경과한 타이밍을 검출하도록 구성된다. 캐소드 전위(Vs)가 감시 대상인 경우에는, 입사 광자에 응답하여 광전류가 흐를 때에 캐소드 전위(Vs)는 전원 전위(VE)보다 더 낮아진다. 한편, 후술하는 바와 같이, 모니터 화소(401)는 애노드 전위를 감시할 수도 있다. 애노드 전위가 감시되는 경우에, 타이밍 검출 회로(320)는, 애노드 전위가 증가하기 시작한 이후로 미리 정해진 기간이 경과한 타이밍을 검출한다.

샘플 홀드 회로(330)는, 타이밍 검출 회로(320)에 의해 검출된 타이밍에 기초하여 캐소드 전위(Vs)를 캡처하여 보유하도록 구성된다. 샘플 홀드 회로(330)는, 보유된 전위를 보유 전위(Vs_SH)로서 버퍼(350)에 출력한다.

버퍼(350)는 샘플 홀드 회로(330)와 제어부(500)의 사이에 삽입된다. 한편, 버퍼(350)는 본 기술의 일 실시형태에 따른 출력측 버퍼의 일례이다. 한편, 버퍼(250)는 필수가 아니며, 버퍼(250)를 생략할 수 있다. 또한, 2개 이상의 버퍼(340/350)를 설치할 수도 있다.

도 7은 본 기술의 제1 실시형태에 따른 모니터 화소(401)의 일 구성예를 나타내는 회로도이다. 타이밍 검출 회로(320)는 인버터(321) 및 펄스 생성 회로(370)를 구비한다. 또한, 샘플 홀드 회로(330)는 샘플 스위치(331) 및 용량(332)을 구비한다. 버퍼(350)는 nMOS 트랜지스터(351) 및 전류원(352)을 구비한다.

타이밍 검출 회로(320)에서의 인버터(321)는, 캐소드 전위(Vs)의 신호를 반전시키고, 반전 신호를 펄스 생성 회로(370)에 출력하도록 구성된다. 또한, 펄스 생성 회로(370)는, 인버터(321)로부터의 반전 신호를 미리 정해진 지연 시간만큼 지연시키고, 지연 신호에 기초하여 펄스 신호(SW)를 생성하도록 구성된다. 펄스 생성 회로(370)는 펄스 신호(SW)를 샘플 스위치(331)에 공급한다.

샘플 홀드 회로(330)에서의 샘플 스위치(331)는, 펄스 신호(SW)의 펄스 폭의 기간 내에서 캐소드 전위(Vs)를 버퍼(340)를 통해 캡처하도록(다시 말하면, 샘플링하도록) 구성된다. 용량(332)은, 샘플링된 캐소드 전위(Vs)를 보유 전위(Vs_SH)로서 보유하도록 구성된다.

버퍼(350)에 있어서, nMOS 트랜지스터(351)는 전원 전위와 전류원(352)의 사이에 삽입된다. 또한, nMOS 트랜지스터(351)의 게이트에, 샘플 홀드 회로(330)로부터의 보유 전위(Vs_SH)가 입력된다. 또한, nMOS 트랜지스터(351)의 백 게이트(back gate)는, nMOS 트랜지스터(351)와 전류원(352) 사이의 접속 노드에 접속된다. 이 접속 노드는 제어부(500)에 접속된다.

한편, 버퍼(340)의 회로 구성은 버퍼(350)와 마찬가지이다.

도 8은 본 기술의 제1 실시형태에 따른 펄스 생성 회로(370)의 일 구성예를 나타내는 회로도이다. 펄스 생성 회로(370)는, 지연 회로(371), 인버터(376), 지연 회로(377), NAND(부정 논리곱) 게이트(378) 및 인버터(379)를 구비한다. 지연 회로(371)는, 전류원(372), pMOS 트랜지스터(373), nMOS(n-channel Metal Oxide Semiconductor) 트랜지스터(374) 및 용량(375)을 구비한다.

지연 회로(371)는, 인버터(321)로부터의 반전 신호(VA)를 미리 정해진 지연 시간만큼 지연시키도록 구성된다. 지연 회로(371)에 있어서, pMOS 트랜지스터(373), nMOS 트랜지스터(374), 및 전류원(372)은, 전원 전위와 접지 전위의 사이에서 직렬로 접속된다. 또한, pMOS 트랜지스터(373) 및 nMOS 트랜지스터(374)의 게이트는, 인버터(321)의 출력 단자에 공통으로 접속된다. 용량(375)은, pMOS 트랜지스터(373)를 nMOS 트랜지스터(374)에 접속시키는 접속 노드와 접지 전위의 사이에 삽입된다. 또한, 이 접속 노드는, 반전 신호(VA)를 지연시킴으로써 얻어지는 지연 신호(VB)를 출력한다.

인버터(376)는 지연 신호(VB)를 반전시키도록 구성된다. 인버터(376)는, 반전 신호(VC)를 지연 회로(377) 및 NAND 게이트(378)에 출력한다.

지연 회로(377)는, 반전 신호(VC)를 미리 정해진 지연 시간만큼 지연시키도록 구성된다. 지연 회로(377)의 회로 구성은 지연 회로(371)와 마찬가지이다. 지연 회로(377)는 지연 신호(VD)를 NAND 게이트(378)에 출력한다.

NAND 게이트(378)는, 반전 신호(VC)와 지연 신호(VD) 간의 부정 논리곱의 신호를 출력 신호로서 인버터(379)에 출력하도록 구성된다.

인버터(379)는, NAND 게이트(378)로부터의 출력 신호를 반전시키도록 구성된다. 인버터(379)는, 반전 신호를 펄스 신호(SW)로서 샘플 홀드 회로(330)에 출력한다.

도 9는 본 기술의 제1 실시형태에 따른 펄스 생성 회로(370)의 동작의 일례를 나타내는 타이밍도이다.

타이밍(T1)에서, 인버터(321)로부터의 반전 신호(VA)가 로우 레벨로부터 하이 레벨로 상승하는 것으로 가정된다. 지연 회로(371)는 반전 신호(VA)를 지연시켜, 지연 신호(VB)를 출력한다.

또한, 인버터(376)는 지연 신호(VB)를 반전시킨다. 반전 신호(VC)는 타이밍(T2)에서 상승한다. 지연 회로(377)는 반전 신호(VC)를 지연시켜, 지연 신호(VD)를 출력한다.

또한, 타이밍(T2)에서, 인버터(379)는, 반전 신호(VC)와 지연 신호(VD) 간의 부정 논리곱을 반전시켜, 펄스 신호(SW)를 생성한다. 펄스 신호(SW)의 펄스 폭은, 타이밍(T2)과 타이밍(T3) 사이의 기간이 된다.

"이미징 화소의 구성예"

도 10은 본 기술의 제1 실시형태에 따른 이미징 화소(402)의 일 구성예를 나타내는 회로도이다. 전술한 바와 같이, 화소 칩(201)의 광전 변환 소자(212)와, 회로 칩(202)의 이미징 화소 회로(380)를 구비하는 회로는, 하나의 이미징 화소(402)로서 기능한다. 이미징 화소 회로(380)는 pMOS 트랜지스터(381) 및 인버터(382)를 구비한다.

pMOS 트랜지스터(381)와 광전 변환 소자(212) 간의 접속 구성은, 모니터 화소(401)에서의 pMOS 트랜지스터(311)와 광전 변환 소자(211) 간의 접속 구성과 마찬가지이다.

인버터(382)는, 광전 변환 소자(212)의 캐소드 전위의 신호를 반전시키고, 반전 신호를 이미징 화소(402)의 펄스 신호로서 멀티플렉서(231)(또는 멀티플렉서(232))에 공급하도록 구성된다.

도 11은 본 기술의 제1 실시형태에 따른 화소 어레이부(400)의 일 구성예를 나타내는 평면도이다. 화소 어레이부(400)는 화소 칩(201)의 수광부(210)와, 회로 칩(202)의 회로 블록(300)을 구비한다.

화소 어레이부(400)에는, 복수의 모니터 화소(401)와 복수의 이미징 화소(402)가 배열된다. 모니터 화소(401)는 화소 어레이부(400)의 경계를 따라 선 형상으로 배열된다. 예를 들면, 화소 어레이부(400)의 상단에서, 모니터 화소(401)가 한 줄로 배열된다. 한편, 이미징 화소(402)는 2차원 격자 형태로 배열된다.

도 12는 본 기술의 제1 실시형태에 따른 모니터 화소(401), 이미징 화소(402), 및 제어부(500)의 일 구성예를 나타내는 블록도이다. 제어부(500)는, 화소간 평균 취득부(또는 평균화 회로)(510), 시간 평균 취득부(또는 시간 평균화 회로)(520), 및 전위 제어부(또는 전위 제어기)(530)를 구비한다.

복수의 모니터 화소(401)의 각각은 보유 전위(Vs_SH)를 화소간 평균 취득부(510)에 공급한다. m번째의 모니터 화소(401)의 보유 전위는 Vs_SHm이라고 지칭된다(m은 정수이다).

화소간 평균 취득부(510)는, 복수의 모니터 화소(401)의 각각의 보유 전위(Vs_SHm)의 평균을 화소간 평균(Vs_SHAVp)으로서 구하도록 구성된다. 화소간 평균 취득부(510)는, 화소간 평균(Vs_SHAVp)을 시간 평균 취득부(520)에 공급한다.

시간 평균 취득부(520)는, 화소간 평균(Vs_SHAVp)의 시간 평균(Vs_SHAVt)을 구하도록 구성된다. 시간 평균 취득부(520)는 시간 평균(Vs_SHAVt)을 전위 제어부(530)에 공급한다.

전위 제어부(530)는, 보유된 캐소드 전위의 시간 평균(Vs_SHAVt)이 높을수록 애노드 전위(VSPAD)가 낮아지는 방식으로 애노드 전위(VSPAD)를 제어하도록 구성된다. 복수의 모니터 화소(401)와 복수의 이미징 화소(402)의 모든 애노드는 전위 제어부(530)에 공통으로 접속되어 있고, 전위 제어부(530)는 애노드의 전위를 제어한다. 한편, 모니터 화소(401)가 애노드 전위를 감시하는 경우, 전위 제어부(530)는 캐소드 전위를 제어한다.

또한, 모니터 화소(401)에 있어서, 광전 변환 소자(211)의 애노드 및 캐소드 중 일방(예를 들면, 캐소드)이 접속 노드(312)에 접속된다. pMOS 트랜지스터(311)는, 제어 신호(RCH)에 응답하여 접속 노드(312)에 전원 전위(VE)를 공급한다.

타이밍 검출 회로(320)는, 접속 노드(312)의 캐소드 전위(Vs)가, 전원 전위(VE)로부터 감소하기 시작한 이후로 미리 정해진 기간이 경과한 타이밍을 검출한다. 이 타이밍은, 캐소드 전위가 인버터(321)의 임계치 미만으로 떨어진 이후로 미리 정해진 지연 시간이 경과한 타이밍에 해당한다.

샘플 홀드 회로(330)는, 타이밍 검출 회로(320)에 의해 검출된 타이밍에 기초하여 캐소드 전위(Vs)를 캡처하여 보유 전위(Vs_SH)로서 보유한다.

다음으로, 제어부(500)는, 보유 전위(Vs_SH)가 높을수록 전위가 낮아지는 방식으로 광전 변환 소자(211)의 애노드 및 캐소드 중 타방(예를 들면, 애노드)을 제어한다.

또한, 모니터 화소(401)에 있어서, 버퍼(340)가 샘플 홀드 회로(330)의 이전 스테이지에 설치된다. 이에 의해, 모니터 화소(401) 및 이미징 화소(402)의 각각의 접속 노드의 용량을 균일하게 할 수 있다. 이 접속 노드는, 광전 변환 소자와 pMOS 트랜지스터의 사이의 접속 노드이다. 이에 의해, 모니터 화소(401) 및 이미징 화소(402)의 각각의 브레이크다운 전압(VBD)을 균일하게 할 수 있다.

"제어부의 구성예"

도 13은 본 기술의 제1 실시형태에 따른 제어부(500)의 일 구성예를 나타내는 회로도이다. 화소간 평균 취득부(510)는, 복수의 저항(511)과, 용량(512)을 구비한다. 저항(511)은 모니터 화소(401)마다 제공된다. 시간 평균 취득부(520)는 가변 저항(521) 및 가변 용량(522)을 구비한다. 전위 제어부(530)는 증폭기(531)를 구비한다.

화소간 평균 취득부(510)에서의 저항(511)의 일단부는, 대응하는 모니터 화소(401)에 접속되고, 타단부는 용량(512)의 일단부와 시간 평균 취득부(520)에 접속된다. 즉, 복수의 저항(511)은, 복수의 모니터 화소(401)와, 용량(512)의 사이에서 병렬로 접속된다. 용량(512)의 타단부는 접지 전위에 접속된다. 저항(511)에 의해, 복수의 모니터 화소(401)의 보유 전위(Vs_SHm)의 평균 전위를 화소간 평균(Vs_SHAVp)으로서 생성할 수 있고, 용량(512)은 화소간 평균(Vs_SHAVp)을 보유한다. 화소간 평균을 취득함으로써, 화소 간의 보유 전위(Vs_SH)의 편차에 의한 악영향을 억제할 수 있다.

또한, 시간 평균 취득부(520)에서의 가변 저항(521)의 일단부는, 화소간 평균 취득부(510)에 접속되고, 타단부는, 가변 용량(522)의 일단부와 전위 제어부(530)에 접속된다. 가변 용량(522)의 타단부는 접지 전위에 접속된다. 가변 저항(521) 및 가변 용량(522)을 구비하는 회로는, 화소간 평균(Vs_SHAVp)의 시간 평균(Vs_SHAVt)을 생성하는 아날로그 로우패스 필터(low-pass filter)로서 기능한다. 한편, 가변 저항(521) 및 가변 용량(522)을 구비하는 회로는, 본 기술의 일 실시형태에 따른 아날로그 필터의 일례이다.

전위 제어부(530)에서의 증폭기(531)의 반전 입력 단자(-)에는 시간 평균(Vs_SHAVt)이 입력되고, 비반전 입력 단자(+)에는 미리 정해진 전원 전위가 입력된다. 증폭기(531)는, 다음 식을 사용하여, 시간 평균(Vs_SHAVt)과 미리 정해진 전원 전위 간의 비교 결과를 VSPAD로서 생성하고, VSPAD를 모니터 화소(401) 및 이미징 화소(402)의 애노드에 공급한다.

VSPAD=Av(VREF-Vs_SHAVt)

상기 식에서, Av는 증폭기(531)의 이득을 나타내고, VREF는 VSPAD의 목표값을 나타낸다.

도 14는 본 기술의 제1 실시형태에 따른 캐소드 전위(Vs) 및 애노드 전위(VSPAD)의 변동의 일례를 나타내는 도면이다. pMOS 트랜지스터(311)는 전원 전위(VE)를 공급하고, 이어서 캐소드 전위(Vs)는 전원 전위(VE)가 된다. 광자가 입사하면, 캐소드 전위(Vs)는 보텀 전위(VBT)까지 감소하고, 리차지(recharge)를 통해 초기의 전원 전위(VE)로 증가한다.

여기서, 전원 전위(VE)와 보텀 전위(VBT)의 사이의 전압은 초과 바이어스(VEX)라고 지칭된다. 또한, 보텀 전위(VBT)와 애노드 전위(VSPAD)의 사이의 전압은 브레이크다운 전압(VBD)이라고 지칭된다. 전원 전위(VE) 및 애노드 전위(VSPAD)가 일정한 경우에, 초과 바이어스(VEX)는, 브레이크다운 전압(VBD)의 편차 및 온도에 의해 변동된다.

초과 바이어스(VEX)가 작아지는 경우에, 광자가 입사하면, 이미징 화소(402)에 있어서의 포토다이오드의 감도가 저하된다. 그러한 경우에, 광자가 입사하더라도, 이미징 화소(402)의 펄스 신호가 생성되지 않고, 광자 검출 효율(PDE: Photon Detection Efficiency)이 저하된다. 그리하여, 제어부(500)는, 캐소드 전위(Vs)가 감소될 때의 보유 전위가 높을수록 애노드 전위(VSPAD)를 낮게 한다. 이에 의해, 브레이크다운 전압(VBD)이 높아지고, 초과 바이어스(VEX)를 증가시켜, PDE를 향상시킬 수 있다.

도 15a 및 도 15b는 본 기술의 제1 실시형태와 비교예에 따른 초과 바이어스(VEX) 및 애노드 전위(VSPAD)의 변동의 예를 나타내는 도면이다. 도 15a는 제1 실시형태에 따른 초과 바이어스(VEX) 및 애노드 전위(VSPAD)의 변동의 일례를 나타내는 도면이다. 도 15b는 애노드 전위(VSPAD)를 제어하지 않은 비교예에 따른 초과 바이어스(VEX)의 변동의 일례를 나타내는 도면이다. 도 15a 및 도 15b에서, 종축은 전위를 나타내고, 횡축은 온도를 나타낸다. 또한, 도 15a 및 도 15b에서, 입사광량은 일정하고, 보유 전위(Vs_SH)는 보텀 전위(VBT)와 실질적으로 일치하는 것으로 가정된다.

온도가 높을수록 보유 전위(보텀 전위(VBT))가 증가한다. 따라서, 도 15a에 예시하는 바와 같이, 제어부(500)는, 그 증가에 대응하는 값만큼, 애노드 전위(VSPAD)를 낮게 한다. 그 결과, 초과 바이어스(VEX)를 온도 변동에 의존하지 않고 일정한 값으로 유지할 수 있다. 이에 의해, 온도 변동에 기인하는 PDE의 저하를 억제할 수 있다.

한편, 도 15b에 예시하는 바와 같이, 애노드 전위(VSPAD)가 제어되지 않은 비교예에서는, 온도가 높을수록 보텀 전위(VBT)가 증가하고, 이에 의해, 초과 바이어스(VEX)가 감소한다. 이에 의해, PDE가 저하된다.

도 15a 및 도 15b에 예시한 바와 같이, 제어부(500)의 제어 하에서, 온도 변동에 기인한 PDE의 저하를 억제할 수 있다. 그러나, 보텀 전위(VBT)를 관측하기 위한 모니터 전압(캐소드 전위 등)이 온도에 기인한 초과 바이어스의 변동을 추종하는 것 외에, 모니터 전압은 입사광량의 증감에 따라서도 변동한다.

도 16a 및 도 16b는, 본 기술의 제1 실시형태에 따른 광량이 많은 경우에 얻어지는 캐소드 전위(Vs)의 변동 및 광량이 적은 경우에 얻어지는 캐소드 전위(Vs)의 변동을 나타내는 타이밍도이다. 도 16a는 광량이 비교적 적은 경우에 얻어지는 캐소드 전위(Vs)의 변동을 나타내는 타이밍도이다. 도 16b는 광량이 비교적 많은 경우에 얻어지는 캐소드 전위(Vs)의 변동을 나타내는 타이밍도이다. 도 16a 및 도 16b에서, 온도는 일정한 것으로 가정된다.

도 16a에 예시하는 바와 같이, 광량이 적은 경우에, 타이밍(T1)에서 리차지가 행해지고, 캐소드 전위(Vs)가 전원 전위(VE)가 된다. 다음으로, 타이밍(T10)에서 광자가 입사하면, 캐소드 전위(Vs)가 감소하기 시작한다. 타이밍(T12) 이후, 캐소드 전위(Vs)는 일정하게 된다. 타이밍(T12)에서 얻어지는 전위가 보텀 전위(VBT1)가 된다.

한편, 도 16b에 예시하는 바와 같이, 광량이 많은 경우에, 타이밍(T12)까지의 캐소드 전위(Vs)는 도 16a에서와 동일한 궤적을 갖는다. 그러나, 타이밍(T12) 이후에는, 광량에 따라 누설 전류(leakage current)가 증대하여, 캐소드 전위(Vs)가 더욱 저하된다. 그리고, 리차지가 다시 행해지는 타이밍(T2)의 직전에 캐소드 전위(Vs)가 보텀 전위(VBT2)에 도달한다. 보텀 전위(VBT2)는, 광량이 적은 경우에 얻어지는 보텀 전위(VBT1)보다 낮다.

전술한 바와 같이, 온도가 일정한 경우라 하더라도, 입사광량의 증감 때문에, 보텀 전위(VBT)가 변동된다. 따라서, 제어부(500)가 보텀 전위(VBT)에 기초하여 애노드 전위(VSPAD)를 제어하는 경우, 이는 광량의 증감에 기인한 초과 바이어스의 변동을 억제하는 전압 값을 변동시키게 된다.

따라서, 모니터 화소(401) 내의 타이밍 검출 회로(320)는, 타이밍(T11) 이후부터 지연 시간이 경과한 타이밍이 타이밍(T12)가 되도록, 지연 시간과 임계치(VT)를 조정하고, 타이밍(T12)을 검출한다. 다음으로, 샘플 홀드 회로(330)는 타이밍(T12)의 캐소드 전위(Vs)를 캡처하여, 그것을 보유 전위(Vs_SH)로서 보유한다. 도 16a 및 도 16b에 예시한 바와 같이, 타이밍(T12)까지는, 광량의 증감에 관계없이, 도 16a에서의 캐소드 전위(Vs)의 궤적이 도 16b에서의 캐소드 전위(Vs)의 궤적과 동일하다. 따라서, 제어부(500)가 어떤 소정 시간에서의 보유 전위(Vs_SH)에 응답하여 애노드 전위(VSPAD)를 제어할 때, 광량의 증감에 기인한 초과 바이어스의 변동을 균일하게 억제할 수 있다. 이에 의해, PDE를 더욱 향상시킬 수 있다. 한편, 타이밍(T10)부터 타이밍(T12)까지의 기간은, 본 기술의 일 실시형태에 따른 미리 정해진 기간의 일례이다.

도 17a 및 도 17b은, 본 기술의 제1 실시형태에 따른 광량이 많은 경우에 얻어지는 보텀 전위(VBT)의 요동 및 광량이 적은 경우에 얻어지는 보텀 전위(VBT)의 요동을 나타내는 타이밍도이다. 도 17a는 광량이 적은 경우에 얻어지는 보텀 전위(VBT)의 요동의 일례를 나타내는 타이밍도이다. 도 17b는 광량이 많은 경우에 얻어지는 보텀 전위(VBT)의 요동의 일례를 나타내는 타이밍도이다. 또한, 일점쇄선은 보텀 전위(VBT)의 시간 평균을 나타낸다.

도 18은 본 기술의 제1 실시형태에 따른 브레이크다운 전압(VBD)의 변동 범위의 일례를 나타내는 분포도이다. 도 18에서, 종축은 브레이크다운 전압(VBD)의 전압을 나타내고, 횡축은 화소(모니터 화소와 이미징 화소)의 개수를 나타낸다. 또한, 각각 플롯된 점은 하나의 화소의 브레이크다운 전압(VBD)을 나타내고, 실선의 곡선은 플롯된 점들의 집합의 경계를 나타낸다. 도 18에 예시하는 바와 같이, 브레이크다운 전압(VBD)의 분포는 정규 분포와 마찬가지이다.

도 19는 본 기술의 제1 실시형태에 따른 모니터 화소(401) 및 제어부(500)의 동작의 일례를 나타내는 타이밍도이다. 타이밍(T1)에서, 모니터 화소(401)가 리차지되고, 캐소드 전위(Vs)는 전원 전위(VE)가 된다. 다음으로, 타이밍(T10)에서 광자가 입사하면, 캐소드 전위(Vs)가 감소하기 시작한다.

타이밍(T11)에서, 캐소드 전위(Vs)가 인버터(321)의 임계치(VT) 미만으로 떨어지면, 인버터(321)의 반전 신호가 상승하고, 펄스 생성 회로(370)는, 반전 신호를 지연 시간만큼 지연시킨 후의 타이밍(T12)에서 펄스 신호(SW)를 생성한다.

샘플 홀드 회로(330)는, 펄스 신호(SW)의 펄스 폭의 기간 내의 캐소드 전위(Vs)를 캡처하여, 그것을 보유 전위(Vs_SH)로서 보유한다.

또한, 타이밍(T1)에서, 접속 노드(312)는, 리차지를 통해 하이 임피던스(Hi-Z)의 상태로부터 로우 임피던스(Low-Z)의 상태로 이행한다. 그리고, 타이밍(T12) 이전에 접속 노드(312)는 하이 임피던스의 상태로 이행한다.

타이밍(T12) 이후의 캐소드 전위(Vs)의 감소량은, 광량에 따라 변동된다. 그러나, 타이밍(T12)에서, 샘플 홀드 회로(330)가 캐소드 전위(Vs)를 보유한다. 이에 의해, 보유 전위(Vs_SH)를 광량에 관계없이 일정한 값으로 유지할 수 있다. 따라서, 제어부(500)가 보유 전위(Vs_SH)에 따라 애노드 전위(VSPAD)를 제어할 때, 광량의 증감에 기인한 초과 바이어스의 변동을 억제할 수 있다.

"고체 이미지 센서의 동작 예"

도 20은 본 기술의 제1 실시형태에 따른 고체 이미지 센서(200)의 동작의 일례를 나타내는 플로우차트이다. 이 동작은, 예를 들면, 거리를 측정하기 위한 미리 정해진 애플리케이션이 실행될 때에 개시된다.

모니터 화소(401)는, 캐소드 전위(Vs)가 임계치(VT) 미만으로 떨어진 이후로 지연 시간이 경과한 타이밍을 검출한다(스텝(S901)). 다음으로, 모니터 화소(401)는 그 타이밍에 기초하여 캐소드 전위(Vs)를 캡처하여 보유한다(스텝(S902)). 제어부(500)는, 보유 전위가 높을수록 애노드 전위(VSPAD)가 감소하는 방식으로, 애노드 전위(VSPAD)를 제어한다(스텝(S903)). 스텝(S903) 이후에, 모니터 화소(401)는, 스텝(S901) 및 그 이후의 스텝을 반복하여 실행한다.

전술한 바와 같이, 본 기술의 제1 실시형태에 따르면, 캐소드 전위의 감소 이후로 미리 정해진 기간이 경과한 타이밍을 모니터 화소(401)가 검출하고, 그 타이밍에서의 캐소드 전위를 캡처하여 보유한다. 이에 의해, 광량에 의존하지 않는 전위를 보유할 수 있다. 제어부(500)가 그 보유 전위에 응답하여 애노드 전위를 제어할 때, 광량의 증감에 기인하는 바이어스 전압의 변동을 억제할 수 있다.

"제1 변형예"

전술한 제1 실시형태에서는, 모니터 화소(401)가 광전 변환 소자(211)의 캐소드 전위(Vs)를 감시하고, 캐소드 전위(Vs)에 기초하여 애노드 전위를 제어하고 있다. 그러나, 모니터 화소(401)는, 캐소드 전위 대신에 애노드 전위를 감시할 수도 있다. 제1 실시형태의 제1 변형예에 따른 이러한 모니터 화소(401)는, 제1 변형예에 따른 모니터 화소(401)가 광전 변환 소자(211)의 애노드 전위를 감시하고, 애노드 전위에 기초하여 캐소드 전위를 제어한다는 점에서 제1 실시형태에 따른 모니터 화소(401)와 다르다.

도 21은 본 기술의 제1 실시형태의 제1 변형예에 따른 모니터 화소(401)의 일 구성예를 나타내는 블록도이다. 제1 실시형태의 제1 변형예에 따른 모니터 화소(401)에 있어서, 광전 변환 소자(211)의 애노드가 접속 노드(312)에 접속되고, 캐소드가 제어부(500)에 접속된다. 또한, pMOS 트랜지스터(311)는, 접속 노드(312)와 접지 전위(VS)의 사이에 삽입된다.

한편, 이미징 화소(402)에 있어서의 광전 변환 소자(212) 및 pMOS 트랜지스터(381) 사이의 접속 구성은, 모니터 화소(401)의 그것과 마찬가지이다.

타이밍 검출 회로(320)는, 애노드 전위가 접지 전위(VS)보다 더 높게 된 이후로 미리 정해진 기간이 경과한 타이밍을 검출한다. 이 경우에, 예를 들면, 타이밍 검출 회로(320)는, 인버터를 2 스테이지로 포함하거나 또는 인버터 대신에 버퍼를 포함하면 된다.

전술한 바와 같이, 본 기술의 제1 실시형태의 제1 변형예에 따르면, 애노드 전위의 증가 이후로 미리 정해진 기간이 경과한 타이밍을 모니터 화소(401)가 검출하고, 그 타이밍에서의 애노드 전위를 캡처하여 보유한다. 이에 의해, 광량에 의존하지 않는 전위를 보유할 수 있다. 제어부(500)가 그 보유 전위에 응답하여 캐소드 전위를 제어할 때, 광량의 증감에 기인하는 바이어스 전압의 변동을 억제할 수 있다.

"제2 변형예"

전술한 제1 실시형태에서는, 제어부(500)의 기능이 아날로그 회로에 의해 구현되어 있다. 그러나, 일반적으로, 아날로그 회로는 디지털 회로보다 회로 규모가 더 크다. 따라서, 이는 실장면적의 증대를 가져올 수 있다. 제1 실시형태의 제2 변형예에 따른 제어부(500)는, 제2 변형예에 따른 제어부(500)가 디지털 회로를 구비한다는 점에서 제1 실시형태에 따른 제어부(500)와 다르다.

도 22는 본 기술의 제1 실시형태의 제2 변형예에 따른 제어부(500)의 일 구성예를 나타내는 블록도이다. 제1 실시형태의 제2 변형예에 따른 제어부(500)에 있어서, 화소간 평균 취득부(510)는 아날로그-디지털 변환부(513) 및 평균화 필터(515)를 구비한다. 또한, 시간 평균 취득부(520)는 디지털 로우패스 필터(524)를 구비한다. 전위 제어부(530)는 파워 IC(Integrated Circuit)(533)를 구비한다.

아날로그-디지털 변환부(513)는, 복수의 모니터 화소(401)의 각각의 보유 전위를 디지털 신호로 변환하도록 구성된다. 아날로그-디지털 변환부(513)는 복수의 ADC(Analog to Digital Converter)(514)를 구비한다. ADC(514)는, 모니터 화소(401)마다 설치된다. ADC(514)는, 대응하는 모니터 화소(401)의 보유 전위(Vs_SHm)를 디지털 신호로 변환하고, 디지털 신호를 평균화 필터(515)에 공급한다.

평균화 필터(515)는, 복수의 모니터 화소(401)의 각각의 디지털 신호의 평균값을 화소간 평균(Vs_SHAVp)으로서 산출하기 위한 디지털 필터이다.

디지털 로우패스 필터(524)는 저주파수 성분을 통과시키는 디지털 필터이다. 저주파수 성분은 미리 정해진 차단 주파수보다 더 낮다. 이에 의해, 화소간 평균(Vs_SHAVp)의 시간 평균(Vs_SHAVt)을 얻을 수 있다.

파워 IC(533)는, 시간 평균(Vs_SHAVt)이 높을수록 애노드 전위(VSPAD)가 낮아지는 방식으로 애노드 전위(VSPAD)를 제어하도록 구성된다. 한편, 파워 IC(533)는, 본 기술의 일 실시형태에 따른 파워 반도체의 일례이다.

도 22에 예시한 바와 같이, 제어부(500)의 기능이 디지털 회로에 의해 구현될 때, 제어부(500)의 실장면적을 삭감할 수 있다.

전술한 바와 같이, 본 기술의 제1 실시형태의 제2 변형예에 따르면, 제어부(500)는 디지털 회로를 구비한다. 이에 의해, 아날로그 회로의 경우와 비교하여 실장면적을 삭감할 수 있다.

"제3 변형예"

전술한 제1 실시형태의 제2 변형예에서는, 화소간 평균 취득부(510)는 각각의 모니터 화소(401)에 대응하는 ADC(514)를 구비한다. 그러나, 이 경우에, 모니터 화소(401)의 수가 많아질수록, ADC(514)의 개수가 증대된다. 제1 실시형태의 제3 변형예에 따른 화소간 평균 취득부(510)는, 제3 변형예에 따른 복수의 모니터 화소(401)가 단일 ADC(514)를 공유한다는 점에서 제1 실시형태의 제2 변형예에 따른 화소간 평균 취득부(510)와 다르다.

도 23은 본 기술의 제1 실시형태의 제3 변형예에 따른 화소간 평균 취득부(510)의 일 구성예를 나타내는 블록도이다. 제1 실시형태의 제3 변형예에 따른 화소간 평균 취득부(510)는, 제3 변형예에 따른 아날로그-디지털 변환부(513)가 단일 선택기(516) 및 단일 ADC(514)를 구비한다는 점에서 제1 실시형태의 제2 변형예에 따른 화소간 평균 취득부(510)와 다르다.

선택기(516)는 복수의 모니터 화소(401)의 각각의 보유 전위(Vs_SHm) 중 어느 하나를 순차적으로 선택하도록 구성된다. 선택기(516)는 선택된 보유 전위를 ADC(514)에 공급한다. 보유 전위가 선택될 때마다, ADC(514)는 보유 전위를 디지털 신호로 변환하고, 디지털 신호를 평균화 필터(515)에 공급한다.

도 23에 예시하는 바와 같이, 선택기(516)가 설치되기 때문에, 복수의 모니터 화소(401)가 단일 ADC(514)를 공유할 수 있다. 이에 의해, 모니터 화소(401)마다 ADC(514)가 배치되는 경우와 비교하여, 회로 규모를 삭감할 수 있다.

전술한 바와 같이, 본 기술의 제1 실시형태의 제3 변형예에 따르면, 복수의 모니터 화소(401)의 각각의 보유 전위(Vs_SHm) 중 어느 하나를 선택하기 위해 선택기(516)가 설치되어 있다. 이는 복수의 모니터 화소(401)가 단일 ADC(514)를 공유할 수 있게 한다.

"제4 변형예"

전술한 제1 실시형태에서는, 제어부(500)의 기능이 아날로그 회로에 의해 구현되어 있다. 그러나, 일반적으로, 아날로그 회로는 디지털 회로보다 회로 규모가 더 크다. 따라서, 이는 실장면적의 증대를 가져올 수 있다. 제1 실시형태의 제4 변형예에 따른 제어부(500)는, 제4 변형예에 따른 제어부(500)가 디지털 회로를 구비한다는 점에서 제1 실시형태에 따른 제어부(500)와 다르다.

도 24는 본 기술의 제1 실시형태의 제4 변형예에 따른 제어부(500)의 일 구성예를 나타내는 블록도이다. 제1 실시형태의 제4 변형예에 따른 제어부(500)에 있어서, 시간 평균 취득부(520)는 ADC(523) 및 디지털 로우패스 필터(524)를 구비하고, 전위 제어부(530)는 파워 IC(533)를 구비한다. 또한, 제1 실시형태의 제4 변형예에 따른 화소간 평균 취득부(510)의 회로 구성은, 제1 실시형태의 그것과 마찬가지이다.

ADC(523)는, 아날로그의 화소간 평균(Vs_SHAVp)을 디지털 신호로 변환하고, 디지털 신호를 디지털 로우패스 필터(524)에 공급하도록 구성된다.

전술한 바와 같이, 본 기술의 제1 실시형태의 제4 변형예에서는, 시간 평균 취득부(520) 및 전위 제어부(530)는 디지털 회로를 구비한다. 이에 의해, 아날로그 회로의 경우와 비교하여 실장면적을 삭감할 수 있다.

"제5 변형예"

전술한 제1 실시형태에서는, 제어부(500)의 기능이 아날로그 회로에 의해 구현되어 있다. 그러나, 일반적으로, 아날로그 회로는 디지털 회로보다 회로 규모가 더 크다. 따라서, 이는 실장면적의 증대를 가져올 수 있다. 제1 실시형태의 제5 변형예에 따른 제어부(500)는, 제5 변형예에 따른 제어부(500)가 디지털 회로를 구비한다는 점에서 제1 실시형태에 따른 제어부(500)와 다르다.

도 25는 본 기술의 제1 실시형태의 제5 변형예에 따른 제어부(500)의 일 구성예를 나타내는 블록도이다. 제1 실시형태의 제5 변형예에 따른 제어부(500)에 있어서, 전위 제어부(530)는 ADC(532) 및 파워 IC(533)를 구비한다. 또한, 제1 실시형태의 제5 변형예에 따른 화소간 평균 취득부(510) 및 시간 평균 취득부(520)의 회로 구성은 제1 실시형태의 그것들과 마찬가지이다.

ADC(532)는, 아날로그의 시간 평균(Vs_SHAVt)을 디지털 신호로 변환하고, 디지털 신호를 파워 IC(533)에 공급하도록 구성된다.

전술한 바와 같이, 본 기술의 제1 실시형태의 제5 변형예에 따르면, 전위 제어부(530)는 디지털 회로를 구비한다. 이에 의해, 아날로그 회로의 경우와 비교하여 실장면적을 삭감할 수 있다.

"제6 변형예"

전술한 제1 실시형태에서는, 버퍼(340 및 350)는 싱글 엔드 신호(single-ended signal)를 출력하고 있다. 그러나, 모니터 화소(401)의 수가 증대되고, 그리하여 싱글 엔드 신호를 전송하는 신호선의 배선 길이가 길어지는 경우, 배선 저항이 커진다. 이는 버퍼(340 및 350)의 구동력의 부족을 야기할 수 있다. 제1 실시형태의 제6 변형예에 따른 버퍼(340 및 350)는, 제6 변형예에 따른 버퍼(340 및 350)가 차동 신호를 출력한다는 점에서 제1 실시형태에 따른 버퍼(340 및 350)와 다르다.

도 26은 본 기술의 제1 실시형태의 제6 변형예에 따른 모니터 화소(401)의 일 구성예를 나타내는 회로도이다. 제1 실시형태의 제6 변형예에 따른 모니터 화소(401)에 있어서, 버퍼(340)는 전류원(341 및 343)과, pMOS 트랜지스터(342 및 344)를 구비한다. 또한, 버퍼(350)는 전류원(352 및 354)과, nMOS 트랜지스터(351 및 353)를 구비한다.

버퍼(340)에 있어서, 전류원(341) 및 pMOS 트랜지스터(342)는, 전원 전위와 접지 전위의 사이에서 직렬로 접속된다. 전류원(341)은 전원측에 접속되고, pMOS 트랜지스터(342)의 게이트는 접속 노드(312)에 접속된다. 또한, 전류원(341)과 pMOS 트랜지스터(342) 사이의 접속 노드는 샘플 스위치(331)에 접속된다.

전류원(343) 및 pMOS 트랜지스터(344)는, 전원 전위와 접지 전위의 사이에서 직렬로 접속된다. 전류원(343)은 전원측에 접속되고, pMOS 트랜지스터(344)의 게이트는 접지 전위에 접속된다. 또한, 전류원(343)과 pMOS 트랜지스터(344) 사이의 접속 노드는 버퍼(350)에 접속된다.

버퍼(350)에 있어서, nMOS 트랜지스터(351) 및 전류원(352)은, 전원 전위와 접지 전위의 사이에서 직렬로 접속된다. 전류원(352)은 접지측에 접속되고, nMOS 트랜지스터(351)의 게이트는 샘플 스위치(331)에 접속된다. 또한, nMOS 트랜지스터(351)와 전류원(352) 사이의 접속 노드는 신호선(358)을 통해 제어부(500)에 접속된다.

nMOS 트랜지스터(353) 및 전류원(354)은 전원 전위와 접지 전위의 사이에서 직렬로 접속된다. 전류원(354)은 접지측에 접속되고, nMOS 트랜지스터(353)의 게이트는 버퍼(340)에 접속된다. 또한, nMOS 트랜지스터(353)와 전류원(354) 사이의 접속 노드는 신호선(359)을 통해 제어부(500)에 접속된다.

도 26에 예시한 접속 구성은, 버퍼(340)가, 캐소드 전위(Vs)에 기초하여 차동 신호를 생성하고 생성된 차동 신호를 출력하게 할 수 있고, 버퍼(350)가, 보유 전위(Vs_SH)에 기초하여 차동 신호를 생성하고 생성된 차동 신호를 출력하게 할 수 있다.

도 27은 본 기술의 제1 실시형태의 제6 변형예에 따른 화소간 평균 취득부(510)의 일 구성예를 나타내는 회로도이다. 제1 실시형태의 제6 변형예에 따른 화소간 평균 취득부(510)는 용량(518 및 519)과 ADC(517)를 구비한다.

복수의 모니터 화소(401)의 각각의 차동 신호의 정측(positive side)은, 용량(518)과 ADC(517)의 정측의 입력 단자에 공통으로 접속된다. 또한, 복수의 모니터 화소(401)의 각각의 차동 신호의 부측(negative side)은, 용량(519)과 ADC(517)의 정측의 입력 단자에 공통으로 접속된다. ADC(517)는 차동 신호를 디지털 신호로 변환하고, 디지털 신호를 시간 평균 취득부(520)에 출력한다.

전술한 바와 같이, 본 기술의 제1 실시형태의 제6 변형예에 있어서, 버퍼(340 및 350)는 차동 신호를 출력한다. 이에 의해, 싱글 엔드 신호를 출력하는 경우보다 더 정확한 출력 값을 획득할 수 있다.

<2. 제2 실시형태>

전술한 제1 실시형태에서는, 모니터 화소(401)가 2 스테이지의 버퍼(340 및 350)를 구비하고 있다. 그러나, 이러한 모니터 화소는, 단일 스테이지의 버퍼를 구비하는 경우보다, 더 많은 전력을 소비하고 더 긴 응답 시간이 필요하다. 여기서, 응답 시간은, 광자가 입사할 때부터 캐소드 전위가 보유될 때까지의 시간을 의미한다. 제2 실시형태에 따른 모니터 화소(401)는, 제2 실시형태에 따른 모니터 화소(401)로부터 버퍼가 생략된다는 점에서 제1 실시형태에 따른 모니터 화소(401)와 다르다.

도 28은 본 기술의 제2 실시형태에 따른 모니터 화소(401)의 일 구성예를 나타내는 블록도이다. 제2 실시형태에 따른 모니터 화소(401)는, 제2 실시형태에 따른 모니터 화소(401)가 버퍼(340)를 구비하지 않는다는 점에서 제1 실시형태에 따른 모니터 화소(401)와 다르다.

도 29는 본 기술의 제2 실시형태에 따른 모니터 화소(401)의 일 구성예를 나타내는 회로도이다. 제2 실시형태에 따른 모니터 화소(401)에 있어서, 타이밍 검출 회로(320)는, 펄스 생성 회로(370) 대신에, 지연 회로(371)를 구비한다. 또한, 버퍼(350)는 전류원(355)과 pMOS 트랜지스터(356 및 357)를 구비한다.

제2 실시형태에 따른 지연 회로(371)의 회로 구성은 제1 실시형태의 그것과 마찬가지이다. 지연 회로(371)는, 인버터(321)로부터의 반전 신호를 미리 정해진 지연 시간만큼 지연시키고, 지연 신호(SW')를 샘플 스위치(331)에 공급한다.

샘플 홀드 회로(330)는, 지연 신호(SW')가 하이 레벨인 경우에, 캐소드 전위(Vs)를 캡처하고, 지연 신호(SW')가 로우 레벨인 경우에, 캡처된 전위를 보유한다.

또한, 버퍼(350)에 있어서, 전류원(355)과 pMOS 트랜지스터(356 및 357)는 전원 전위와 접지 전위의 사이에서 직렬로 접속된다. pMOS 트랜지스터(356)의 게이트에는 트리거 신호(Tr)가 입력되고, pMOS 트랜지스터(357)의 게이트에는 샘플 홀드 회로(330)의 보유 전위(Vs_SH)가 입력된다. 트리거 신호(Tr)는 지연 신호(SW')와 동일한 신호이다. 샘플 홀드 회로(330)가 온으로 될 때 pMOS 트랜지스터(357)가 오프로 되고, 샘플 홀드 회로(330)가 오프로 될 때 pMOS 트랜지스터(357)가 온으로 된다. 또한, pMOS 트랜지스터들(356 및 357) 사이의 접속 노드가 제어부(500)에 접속된다.

도 29에 예시한 바와 같이, 버퍼(340)가 생략되어 있다. 따라서, 버퍼(340)에 의해 소비될 전력량만큼 소비 전력을 저감할 수 있고, 버퍼(340)에 의해 소비될 시간량만큼 응답 시간을 단축시킬 수 있다. 또한, 버퍼가 2 스테이지로 설치되는 경우보다, 캐소드 전위(Vs)에 대한 전압 범위를 더 넓게 설계할 수 있다. 이에 의해, 넓어진 전압 범위만큼 다이나믹 레인지(dynamic range)를 크게 할 수 있다.

도 30은 본 기술의 제1 실시형태에 따른 모니터 화소(401) 및 제어부(500)의 동작의 일례를 나타내는 타이밍도이다.

리차지 직후의 타이밍(T1)부터 지연 시간이 경과한 타이밍(T12)까지의 기간 내에, 타이밍 검출 회로(320)는 반전 신호를 지연시켜, 하이 레벨의 지연 신호(SW')를 출력한다. 또한, 타이밍(T12)부터, 다음 리차지의 타이밍(T2)까지의 기간 내에, 타이밍 검출 회로(320)는 반전 신호를 지연시켜, 로우 레벨의 지연 신호(SW')를 출력한다.

샘플 홀드 회로(330)는, 하이 레벨의 지연 신호(SW')의 경우에, 캐소드 전위(Vs)를 샘플링한다. 이 하이 레벨의 기간 동안, 캐소드 전위(Vs)가 감소하고, 이 캐소드 전위(Vs)의 변동이 트랙된다. 한편, 샘플 홀드 회로(330)는, 로우 레벨의 지연 신호(SW')의 경우에, 캐소드 전위(Vs)를 보유한다. 지연 신호(SW')는 타이밍(T12)에서 하강한다. 따라서, 제1 실시형태와 마찬가지로, 타이밍(T12)에서의 전위가 보유된다.

한편, 제2 실시형태에, 제1 실시형태의 제1 내지 제5 변형예가 적용 가능하다.

전술한 바와 같이, 본 기술의 제2 실시형태에 있어서, 버퍼(340)가 생략되어 있다. 따라서, 버퍼가 2 스테이지로 설치되는 경우와 비교하여, 소비 전력을 저감하고, 응답 시간을 단축시킬 수 있다.

"변형예"

전술한 제2 실시형태에서는, 버퍼(350)는 싱글 엔드 신호를 출력하고 있다. 그러나, 모니터 화소(401)의 수가 증대되고, 그리하여 싱글 엔드 신호를 전송하는 신호선의 배선 길이가 길어지는 경우, 배선 저항이 커진다. 이는 버퍼(350)의 구동력의 부족을 야기할 수 있다. 제2 실시형태의 변형예에 따른 버퍼(350)는, 이 변형예에 따른 버퍼(350)가 차동 신호를 출력한다는 점에서 제1 실시형태에 따른 버퍼(350)와 다르다.

도 31은 본 기술의 제2 실시형태의 변형예에 따른 모니터 화소(401)의 일 구성예를 나타내는 회로도이다. 제2 실시형태의 변형예에 따른 모니터 화소(401)에 있어서, 타이밍 검출 회로(320)는 D 플립플롭(322)을 더 구비한다.

플립플롭(322)의 클록 단자에는 지연 회로(371)로부터의 지연 신호가 입력된다. 또한, 플립플롭(322)의 세트 단자에는 제어 신호(RCH)의 반전 신호가 입력되고, 리셋 단자에는 로우 레벨이 입력된다. 플립플롭(322)의 출력 단자는, 샘플 스위치(331)와 버퍼(350)에 접속된다.

도 32는 본 기술의 제2 실시형태의 변형예에 따른 버퍼(350)의 일 구성예를 나타내는 회로도이다. 제2 실시형태의 변형예에 따른 버퍼(350)는, 이 변형예에 따른 버퍼(350)가 전류원(361)과 pMOS 트랜지스터(362 및 363)를 더 구비한다는 점에서 제2 실시형태에 따른 버퍼(350)와 다르다.

전류원(361)과 pMOS 트랜지스터(362 및 363)는, 전원 전위와 접지 전위의 사이에서 직렬로 접속된다. 또한, pMOS 트랜지스터(356 및 362)의 게이트는, 타이밍 검출 회로(320)에 공통으로 접속된다. 또한, pMOS 트랜지스터(357)의 게이트는 샘플 스위치(331)에 접속되고, pMOS 트랜지스터363의 게이트는 접지 전위에 접속된다.

pMOS 트랜지스터들(356 및 357) 사이의 접속 노드와, pMOS 트랜지스터들(362 및 363) 사이의 접속 노드는, 신호선(358 및 359)을 통해 제어부(500)에 접속된다.

도 32에 예시한 구성은, 버퍼(350)가, 보유 전위(Vs_SH)에 기초하여 차동 신호를 생성하고 생성된 차동 신호를 제어부(500)에 출력하게 할 수 있다.

전술한 바와 같이, 본 기술의 제2 실시형태의 변형예에 따르면, 버퍼(350)는 차동 신호를 출력한다. 이에 의해, 싱글 엔드 신호를 출력하는 경우보다 더 정확한 출력 값을 획득할 수 있다.

<3. 이동체에의 응용예>

본 개시에 따른 기술(본 기술)은 다양한 제품에 적용될 수 있다. 예를 들면, 본 개시의 실시형태에 따른 기술은 자동차, 전기 자동차, 하이브리드 자동차, 자동이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등 어느 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.

도 33은 본 개시의 실시형태에 따른 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.

차량 제어 시스템(12000)은 통신 네트워크(12001)를 거쳐 서로 접속된 복수의 전자 제어 유닛을 구비한다. 도 33에 나타낸 예에서는, 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(Interface)(12053)가 도시되어 있다.

구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.

보디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드 램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프의 제어장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 수신하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.

차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은 촬상부(12031)에 차 밖의 화상을 촬상시키고, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.

촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 대응하는 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있거나, 또는 전기 신호를 측정된 거리에 관한 정보로서 출력할 수 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.

차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면, 운전자를 촬상하는 카메라를 포함한다. 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.

마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 차선 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.

또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.

또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.

음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 33의 예에서는, 출력장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되고 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.

도 34는 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.

도 34에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.

촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어범퍼, 백 도어 및 차실내의 프런트 글래스의 상부 등의 위치에 설치된다. 프런트 노즈에 구비되는 촬상부(12101) 및 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.

또한, 도 34에는 촬상부(12101 내지 12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는, 프런트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타낸다. 촬상 범위(12112, 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상을 얻을 수 있다.

촬상부(12101 내지 12104) 중 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101 내지 12104) 중 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 가지는 촬상 소자여도 된다.

예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로, 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로컴퓨터(12051)는, 선행차와의 사이에서 미리 확보해야 하는 차간거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.

예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형차량, 보행자, 전신주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량(12100) 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.

촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면, 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 아닌지를 판별하는 절차에 의해 행해진다. 마이크로컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하여, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.

이상, 본 개시의 일 실시형태에 따른 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대해 설명하였다. 본 개시의 일 실시형태에 따른 기술은, 전술한 구성 중에서 차외 정보 검출 유닛(12030)에 적용될 수 있다. 구체적으로는, 도 1의 측거 모듈(100)을 차외 정보 검출 유닛(12030)에 적용할 수 있다. 차외 정보 검출 유닛(12030)에 본 개시의 일 실시형태에 따른 기술을 적용함으로써, 광량의 증감에 기인하는 초과 바이어스의 변동을 억제하고, 정확한 거리 정보를 취득할 수 있다.

한편, 전술한 실시형태는 단지 본 기술을 구현화하기 위한 예일 뿐이며, 실시형태에 있어서의 사항은, 청구범위에 있어서의 각각의 기술 특정 사항과 대응 관계를 갖는다. 마찬가지로, 청구범위에 있어서의 기술 특정 사항은, 청구범위에 있어서의 기술 특정 사항과 동일한 명칭이 부여되어 있는 본 기술의 실시형태에 있어서의 각각 사항과 대응 관계를 갖는다. 그러나, 본 기술은 실시형태에 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 한, 실시형태에 다양한 변형을 가함으로써 구현화될 수 있다.

한편, 본 명세서에 기재된 효과는 어디까지나 예시이며, 본 기술은 거기에 한정되는 것이 아니다. 또한, 다른 효과가 있을 수도 있다.

한편, 본 기술은 이하와 같이 구성될 수도 있다.

(1)

미리 정해진 노드에 애노드 및 캐소드 중 일방이 접속된 광전 변환 소자와,

미리 정해진 노드에 제1 전위를 공급하도록 구성된 전위 공급 소자와,

미리 정해진 노드의 전위가 제1 전위로부터 증가 또는 감소하기 시작한 이후로 미리 정해진 기간이 경과한 타이밍을 검출하도록 구성된 타이밍 검출 회로와,

타이밍 검출 회로로부터의 출력에 기초하여 미리 정해진 노드의 전위를 캡처하고 그 전위를 제2 전위로서 보유하도록 구성된 샘플 홀드 회로와,

제2 전위에 기초하여 애노드 및 캐소드 중 타방의 전위를 제어하도록 구성된 제어부를 포함하는 고체 이미지 센서.

(2)

타이밍 검출 회로는, 미리 정해진 노드의 전위의 신호를 반전시켜 반전 신호를 출력하도록 구성된 인버터를 구비하는, (1)에 따른 고체 이미지 센서.

(3)

타이밍 검출 회로는, 반전 신호를 미리 정해진 지연 시간만큼 지연시킴으로써 얻어진 신호에 기초하여 펄스 신호를 생성하도록 구성된 펄스 신호 생성 회로를 더 구비하고,

샘플 홀드 회로는, 펄스 신호의 펄스 폭의 기간 내에 미리 정해진 노드의 전위를 캡처하는, (1) 또는 (2)에 따른 고체 이미지 센서.

(4)

타이밍 검출 회로는, 반전 신호를 미리 정해진 지연 시간만큼 지연시켜 지연 신호를 출력하도록 구성된 지연 회로를 더 구비하고,

샘플 홀드 회로는, 지연 신호가 서로 다른 2개의 값 중 하나인 경우에 미리 정해진 노드의 전위를 캡처하고, 지연 신호가 2개의 값 중 다른 하나인 경우에 캡처된 전위를 보유하는, (1) 내지 (3) 중 어느 하나에 따른 고체 이미지 센서.

(5)

광전 변환 소자, 타이밍 검출 회로, 및 샘플 홀드 회로는, 복수의 화소의 각각에 설치되고,

제어부는,

복수의 화소의 각각의 제2 전위의 평균을 화소간 평균으로서 산출하도록 구성된 화소간 평균 취득부와,

화소간 평균의 시간 평균을 산출하도록 구성된 시간 평균 취득부와,

시간 평균이 높을수록 전위가 낮아지는 방식으로 애노드 및 캐소드 중 타방의 전위를 제어하도록 구성된 전위 제어부를 구비하는, (1) 내지 (4) 중 어느 하나에 따른 고체 이미지 센서.

(6)

시간 평균 취득부는, 시간 평균을 생성하도록 구성된 아날로그 필터를 구비하는, (1) 내지 (5) 중 어느 하나에 따른 고체 이미지 센서.

(7)

시간 평균 취득부는, 시간 평균을 생성하도록 구성된 디지털 필터를 구비하는, (1) 내지 (6) 중 어느 하나에 따른 고체 이미지 센서.

(8)

전위 제어부는, 시간 평균과 미리 정해진 전원 전위를 비교하고, 해당 비교 결과를 애노드 및 캐소드 중 타방에 출력하도록 구성된 증폭기를 구비하는, (1) 내지 (7) 중 어느 하나에 따른 고체 이미지 센서.

(9)

전위 제어부는, 시간 평균이 높을수록 전위가 낮아지는 방식으로 애노드 및 캐소드 중 타방의 전위를 제어하도록 구성된 파워 반도체를 구비하는, (1) 내지 (8) 중 어느 하나에 따른 고체 이미지 센서.

(10)

화소간 평균 취득부는,

용량과,

복수의 화소와 용량의 사이에서 병렬로 접속된 복수의 저항을 구비하는, (1) 내지 (9) 중 어느 하나에 따른 고체 이미지 센서.

(11)

화소간 평균 취득부는,

제2 전위를 디지털 신호로 변환하도록 구성된 아날로그-디지털 변환부와,

디지털 신호의 평균을 화소간 평균으로서 산출하도록 구성된 평균화 필터를 구비하는, (1) 내지 (10) 중 어느 하나에 따른 고체 이미지 센서.

(12)

아날로그-디지털 변환부는, 서로 다른 화소의 제2 전위를 디지털 신호로 변환하도록 구성된 복수의 아날로그-디지털 변환기를 구비하는, (1) 내지 (11) 중 어느 하나에 따른 고체 이미지 센서.

(13)

아날로그-디지털 변환부는,

복수의 화소의 각각의 제2 전위 중 어느 하나를 선택하도록 구성된 선택기와,

선택된 제2 전위를 디지털 신호로 변환하도록 구성된 아날로그-디지털 변환기를 구비하는, (1) 내지 (12) 중 어느 하나에 따른 고체 이미지 센서.

(14)

샘플 홀드 회로와 제어부의 사이에 삽입된 출력측 버퍼를 더 구비하는, (1) 내지 (13) 중 어느 하나에 따른 고체 이미지 센서.

(15)

출력측 버퍼는, 제2 전위에 기초하여 차동 신호를 생성하고, 생성된 차동 신호를 출력하는, (1) 내지 (14) 중 어느 하나에 따른 고체 이미지 센서.

(16)

미리 정해진 노드와 샘플 홀드 회로의 사이에 삽입된 입력측 버퍼를 더 구비하는, (1) 내지 (15) 중 어느 하나에 따른 고체 이미지 센서.

(17)

입력측 버퍼는, 제2 전위에 기초하여 차동 신호를 생성하고, 생성된 차동 신호를 출력하는, (1) 내지 (16) 중 어느 하나에 따른 고체 이미지 센서.

(18)

광전 변환 소자 및 전위 공급 소자는, 이미징 화소 회로와 이미징 화소 회로 주위의 모니터 화소 회로의 각각에 설치되고,

타이밍 검출 회로 및 샘플 홀드 회로는, 모니터 화소 회로에 설치되는, (1) 내지 (17) 중 어느 하나에 기재된 고체 이미지 센서.

(19)

캐소드가 미리 정해진 노드에 접속되고,

제어부는 애노드의 전위를 제어하는, (1) 내지 (18) 중 어느 하나에 따른 고체 이미지 센서.

(20)

애노드가 미리 정해진 노드에 접속되고,

제어부는 캐소드의 전위를 제어하는, (1) 내지 (19) 중 어느 하나에 따른 고체 이미지 센서.

(21)

측거 시스템으로서,

조사광을 공급하도록 구성된 발광부와,

고체 이미지 센서를 포함하고,

고체 이미지 센서는, 미리 정해진 노드에 애노드 및 캐소드 중 일방이 접속된 광전 변환 소자와, 미리 정해진 노드에 제1 전위를 공급하도록 구성된 전위 공급 소자와, 미리 정해진 노드의 전위가 제1 전위로부터 증가 또는 감소하기 시작한 이후로 미리 정해진 기간이 경과한 타이밍을 검출하도록 구성된 타이밍 검출 회로와, 타이밍 검출 회로로부터의 출력에 기초하여 미리 정해진 노드의 전위를 캡처하고 그 전위를 제2 전위로서 보유하도록 구성된 샘플 홀드 회로와, 제2 전위에 기초하여 애노드 및 캐소드 중 타방의 전위를 제어하도록 구성된 제어부와, 조사광의 발광 타이밍부터 조사광에 대응하는 반사광의 수광 타이밍까지의 왕복 시간에 기초하여 거리를 측정하도록 구성된 측거부를 구비하는 측거 시스템.

(22)

광 검출 장치로서,

제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와,

제2 애벌런치 포토다이오드와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 입력을 갖는 제1 지연 회로와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 제1 입력 및 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비하는 제2 화소 회로와,

제1 회로의 출력에 접속되고, 제1 회로의 출력에 기초하여 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 포함하는, 광 검출 장치.

(23)

제어 회로는, 제1 회로의 출력에 기초하여 제2 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성되는, (22)에 따른 광 검출 장치.

(24)

제3 화소 회로를 더 포함하고,

제3 화소 회로는,

제3 애벌런치 포토다이오드와,

제3 애벌런치 포토다이오드의 캐소드의 전위에 접속되는 입력을 갖는 제2 지연 회로와,

제3 애벌런치 포토다이오드의 캐소드에 접속되는 제3 입력 및 제2 지연 회로의 출력에 접속되는 제4 입력을 갖는 제2 회로를 구비하는, (22) 또는 (23)에 따른 광 검출 장치.

(25)

제어 회로는, 제1 회로의 출력 및 제2 회로의 출력에 접속되고, 제1 회로의 출력과 제2 회로의 출력을 평균화하여 화소간 평균 신호를 출력하도록 구성된 평균화 회로를 구비하는, (22) 내지 (24) 중 어느 하나에 따른 광 검출 장치.

(26)

제어 회로는, 평균화 회로의 출력에 접속되는 입력을 가지며 화소간 평균 신호에 기초하여 시간 평균 신호를 출력하도록 구성된 시간 평균화 회로를 구비하는, (22) 내지 (25) 중 어느 하나에 따른 광 검출 장치.

(27)

제어 회로는, 제1 애벌런치 포토다이오드의 애노드에 접속되는 전위 제어기를 구비하는, (22) 내지 (26) 중 어느 하나에 따른 광 검출 장치.

(28)

전위 제어기는, 시간 평균 신호가 높아질수록 제1 애벌런치 포토다이오드의 애노드의 전위를 더 낮게 제어하도록 구성되고, 전위 제어기는, 시간 평균 신호가 낮아질수록 제1 애벌런치 포토다이오드의 애노드의 전위를 더 높게 제어하도록 구성되는, (22) 내지 (27) 중 어느 하나에 따른 광 검출 장치.

(29)

제어 회로는, 시간 평균 신호를 디지털 신호로 변환하도록 구성된 아날로그-디지털 변환기를 구비하고,

전위 제어기는 디지털 신호에 기초하여 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 파워 전자기기를 구비하는, (22) 내지 (28) 중 어느 하나에 따른 광 검출 장치.

(30)

평균화 회로는, 용량, 용량과 제1 지연 회로 사이에 접속되는 제1 저항, 및 용량과 제2 지연 회로 사이에 접속되는 제2 저항을 구비하는, (22) 내지 (29) 중 어느 하나에 따른 광 검출 장치.

(31)

제1 회로는, 스위치와 용량을 갖는 홀딩 회로를 구비하는, (22) 내지 (30) 중 어느 하나에 따른 광 검출 장치.

(32)

제1 회로는 제1 버퍼 회로와 제2 버퍼 회로를 구비하고,

제1 버퍼 회로는 제2 애벌런치 포토다이오드의 캐소드와 홀딩 회로의 사이에 접속되고,

홀딩 회로는 제1 버퍼 회로와 제2 버퍼 회로의 사이에 접속되는, (22) 내지 (31) 중 어느 하나에 따른 광 검출 장치.

(33)

제1 버퍼 회로는, 제2 애벌런치 포토다이오드의 캐소드의 전위를 버퍼링하여, 제1 정 신호와 제1 부 신호를 갖는 제1 차동 신호 쌍을 출력하도록 구성되고,

홀딩 회로는 제1 지연 신호에 따라 제1 정 신호를 출력하도록 구성되고,

제2 버퍼 회로는, 제1 부 신호와 제1 정 신호를 버퍼링하여, 제2 정 신호와 제2 부 신호를 갖는 제2 차동 신호 쌍을 출력하도록 구성되는, (22) 내지 (32) 중 어느 하나에 따른 광 검출 장치.

(34)

제어 회로는 평균화 회로를 구비하고,

평균화 회로는,

제2 정 신호를 수신하도록 구성된 제1 입력, 제2 부 신호를 수신하도록 구성된 제2 입력, 및 제2 정 신호와 제2 부 신호에 기초하여 디지털 신호를 출력하도록 구성된 출력을 갖는 아날로그-디지털 변환기(ADC)와,

ADC의 제1 입력에 접속되는 제1 용량과,

ADC의 제2 입력에 접속되는 제2 용량을 구비하는, (22) 내지 (33) 중 어느 하나에 따른 광 검출 장치.

(35)

제1 버퍼 회로는, 제1 전류원 및 제1 전류원에 접속되는 제1 트랜지스터와, 제2 전류원 및 제2 전류원에 접속되는 제2 트랜지스터를 구비하는, (22) 내지 (34) 중 어느 하나에 따른 광 검출 장치.

(36)

제1 트랜지스터는 제2 애벌런치 포토다이오드의 캐소드의 전위를 수신하도록 구성된 노드에 접속되고, 제1 전류원으로부터의 전류에 따라 제1 정 신호를 출력하도록 구성되고,

제2 트랜지스터는 접지 신호를 수신하도록 구성된 노드에 접속되고, 제2 전류원으로부터의 전류에 따라 제1 부 신호를 출력하도록 구성되는, (22) 내지 (35) 중 어느 하나에 따른 광 검출 장치.

(37)

제2 버퍼 회로는, 제3 전류원 및 제3 전류원에 접속되는 제3 트랜지스터와, 제4 전류원 및 제4 전류원에 접속되는 제4 트랜지스터를 구비하는, (22) 내지 (36) 중 어느 하나에 따른 광 검출 장치.

(38)

제3 트랜지스터는, 제1 정 신호를 수신하고, 제3 전류원으로부터의 전류에 따라 제2 정 신호를 출력하도록 구성되고,

제4 트랜지스터는, 제1 부 신호를 수신하고, 제4 전류원으로부터의 전류에 따라 제2 부 신호를 출력하도록 구성되는, (22) 내지 (37) 중 어느 하나에 따른 광 검출 장치.

(39)

광 검출 장치로서,

제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와,

제2 애벌런치 포토다이오드와, 제2 애벌런치 포토다이오드의 캐소드의 제1 전위에 기초하여 제1 지연 신호를 생성하도록 구성된 제1 지연 회로와, 제2 애벌런치 포토다이오드의 캐소드의 제2 전위를 샘플링하고 샘플링된 제2 전위를 제1 지연 신호에 기초하여 출력하도록 구성된 제1 회로를 구비하는 제2 화소 회로와,

제1 회로에 의해 출력되는 샘플링된 제2 전위에 기초하여 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 포함하는, 광 검출 장치.

(40)

시스템으로서,

광원과,

광 검출 장치를 포함하고,

광 검출 장치는,

제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와,

제2 애벌런치 포토다이오드와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 입력을 갖는 제1 지연 회로와, 제2 애벌런치 포토다이오드의 캐소드에 접속되는 제1 입력 및 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비하는 제2 화소 회로와,

제1 회로의 출력에 접속되고, 제1 회로의 출력에 기초하여 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 구비하는, 시스템.

(41)

광 검출 장치로서,

제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와,

제2 애벌런치 포토다이오드와, 제2 애벌런치 포토다이오드의 애노드에 접속되는 입력을 갖는 제1 지연 회로와, 제2 애벌런치 포토다이오드의 애노드에 접속되는 제1 입력 및 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비하는 제2 화소 회로와,

제1 회로의 출력에 접속되고, 제1 회로의 출력에 기초하여 제1 애벌런치 포토다이오드의 캐소드의 전위를 제어하도록 구성된 제어 회로를 포함하는, 광 검출 장치.

당업자는, 첨부된 청구범위 또는 그 등가물의 범주 내에 있는 한, 설계 요건 및 다른 요인에 따라 다양한 변형, 조합, 하위 조합 및 변경이 이루어질 수 있다는 것을 이해해야 한다.

100: 측거 모듈
110: 발광부
120: 동기 제어부
200: 고체 이미지 센서
201: 화소 칩
202: 회로 칩
210: 수광부
211, 212: 광전 변환 소자
220: 타이밍 생성부
231, 232: 멀티플렉서
241, 242: 시간-디지털 변환기
250: 히스토그램 생성부
260: 출력 인터페이스
300: 회로 블록
310: 모니터 화소 회로
311, 342, 344, 356, 357, 362, 363, 373, 381: pMOS 트랜지스터
320: 타이밍 검출 회로
321, 376, 379, 382: 인버터
322: 플립플롭
330: 샘플 홀드 회로
331: 샘플 스위치
332, 375, 512, 518, 519: 용량
340, 350: 버퍼
341, 343, 352, 354, 355, 361, 372: 전류원
370: 펄스 생성 회로
371, 377: 지연 회로
351, 353, 374: nMOS 트랜지스터
378: NAND(부정 논리곱) 게이트
380: 이미징 화소 회로
400: 화소 어레이부
401: 모니터 화소
402: 이미징 화소
500: 제어부
510: 화소간 평균 취득부
511: 저항
513: 아날로그-디지털 변환부
514, 517, 523, 532: ADC
515: 평균화 필터
516: 선택기
520: 시간 평균 취득부
521: 가변 저항
522: 가변 용량
524: 디지털 로우패스 필터
530: 전위 제어부
531: 증폭기
533: 파워 IC
12031: 촬상부

Claims (20)

1. 광 검출 장치로서,
   제1 애벌런치 포토다이오드(avalanche photodiode)를 구비하는 제1 화소 회로와,
   제2 애벌런치 포토다이오드와, 상기 제2 애벌런치 포토다이오드의 캐소드에 접속되는 입력을 갖는 제1 지연 회로와, 상기 제2 애벌런치 포토다이오드의 상기 캐소드에 접속되는 제1 입력 및 상기 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비하는 제2 화소 회로와,
   상기 제1 회로의 출력에 접속되고, 상기 제1 회로의 상기 출력에 기초하여 상기 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 포함하는, 광 검출 장치.
2. 제1항에 있어서,
   상기 제어 회로는, 상기 제1 회로의 상기 출력에 기초하여 상기 제2 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성되는, 광 검출 장치.
3. 제1항에 있어서,
   제3 화소 회로를 더 포함하고,
   상기 제3 화소 회로는,
   제3 애벌런치 포토다이오드와,
   상기 제3 애벌런치 포토다이오드의 캐소드의 전위에 접속되는 입력을 갖는 제2 지연 회로와,
   상기 제3 애벌런치 포토다이오드의 상기 캐소드에 접속되는 제3 입력 및 상기 제2 지연 회로의 출력에 접속되는 제4 입력을 갖는 제2 회로를 구비하는, 광 검출 장치.
4. 제3항에 있어서,
   상기 제어 회로는, 상기 제1 회로의 출력 및 상기 제2 회로의 출력에 접속되고, 상기 제1 회로의 출력과 상기 제2 회로의 출력을 평균화하여 화소간 평균 신호를 출력하도록 구성된 평균화 회로를 구비하는, 광 검출 장치.
5. 제4항에 있어서,
   상기 제어 회로는, 상기 평균화 회로의 출력에 접속되는 입력을 가지며 상기 화소간 평균 신호에 기초하여 시간 평균 신호를 출력하도록 구성된 시간 평균화 회로를 구비하는, 광 검출 장치.
6. 제5항에 있어서,
   상기 제어 회로는, 상기 제1 애벌런치 포토다이오드의 상기 애노드에 접속되는 전위 제어기를 구비하는, 광 검출 장치.
7. 제6항에 있어서,
   상기 전위 제어기는, 상기 시간 평균 신호가 높아질수록 상기 제1 애벌런치 포토다이오드의 상기 애노드의 전위를 더 낮게 제어하도록 구성되고, 상기 전위 제어기는, 상기 시간 평균 신호가 낮아질수록 상기 제1 애벌런치 포토다이오드의 상기 애노드의 전위를 더 높게 제어하도록 구성되는, 광 검출 장치.
8. 제6항에 있어서,
   상기 제어 회로는, 상기 시간 평균 신호를 디지털 신호로 변환하도록 구성된 아날로그-디지털 변환기를 구비하고,
   상기 전위 제어기는, 상기 디지털 신호에 기초하여 상기 제1 애벌런치 포토다이오드의 상기 애노드의 전위를 제어하도록 구성된 파워 전자기기(power electronics)를 구비하는, 광 검출 장치.
9. 제6항에 있어서,
   상기 평균화 회로는, 용량, 상기 용량과 상기 제1 지연 회로 사이에 접속되는 제1 저항, 및 상기 용량과 상기 제2 지연 회로 사이에 접속되는 제2 저항을 구비하는, 광 검출 장치.
10. 제1항에 있어서,
    상기 제1 회로는, 스위치와 용량을 갖는 홀딩 회로(holding circuit)를 구비하는, 광 검출 장치.
11. 제10항에 있어서,
    상기 제1 회로는 제1 버퍼 회로와 제2 버퍼 회로를 구비하고,
    상기 제1 버퍼 회로는 상기 제2 애벌런치 포토다이오드의 상기 캐소드와 상기 홀딩 회로의 사이에 접속되고,
    상기 홀딩 회로는 상기 제1 버퍼 회로와 상기 제2 버퍼 회로의 사이에 접속되는, 광 검출 장치.
12. 제11항에 있어서,
    상기 제1 버퍼 회로는, 상기 제2 애벌런치 포토다이오드의 상기 캐소드의 전위를 버퍼링하여, 제1 정 신호(positive signal)와 제1 부 신호(negative signal)를 갖는 제1 차동 신호 쌍을 출력하도록 구성되고,
    상기 홀딩 회로는 제1 지연 신호에 따라 상기 제1 정 신호를 출력하도록 구성되고,
    상기 제2 버퍼 회로는, 상기 제1 부 신호와 상기 제1 정 신호를 버퍼링하여, 제2 정 신호와 제2 부 신호를 갖는 제2 차동 신호 쌍을 출력하도록 구성되는, 광 검출 장치.
13. 제12항에 있어서,
    상기 제어 회로는 평균화 회로를 구비하고,
    상기 평균화 회로는,
    상기 제2 정 신호를 수신하도록 구성된 제1 입력, 상기 제2 부 신호를 수신하도록 구성된 제2 입력, 및 상기 제2 정 신호와 상기 제2 부 신호에 기초하여 디지털 신호를 출력하도록 구성된 출력을 갖는 아날로그-디지털 변환기(ADC)와,
    상기 ADC의 상기 제1 입력에 접속되는 제1 용량과,
    상기 ADC의 상기 제2 입력에 접속되는 제2 용량을 구비하는, 광 검출 장치.
14. 제12항에 있어서,
    상기 제1 버퍼 회로는, 제1 전류원 및 상기 제1 전류원에 접속되는 제1 트랜지스터와, 제2 전류원 및 상기 제2 전류원에 접속되는 제2 트랜지스터를 구비하는, 광 검출 장치.
15. 제14항에 있어서,
    상기 제1 트랜지스터는 상기 제2 애벌런치 포토다이오드의 상기 캐소드의 전위를 수신하도록 구성된 노드에 접속되고, 상기 제1 전류원으로부터의 전류에 따라 상기 제1 정 신호를 출력하도록 구성되고,
    상기 제2 트랜지스터는 접지 신호를 수신하도록 구성된 노드에 접속되고, 상기 제2 전류원으로부터의 전류에 따라 상기 제1 부 신호를 출력하도록 구성되는, 광 검출 장치.
16. 제14항에 있어서,
    상기 제2 버퍼 회로는, 제3 전류원 및 상기 제3 전류원에 접속되는 제3 트랜지스터와, 제4 전류원 및 상기 제4 전류원에 접속되는 제4 트랜지스터를 구비하는, 광 검출 장치.
17. 제16항에 있어서,
    상기 제3 트랜지스터는, 상기 제1 정 신호를 수신하고, 상기 제3 전류원으로부터의 전류에 따라 상기 제2 정 신호를 출력하도록 구성되고,
    상기 제4 트랜지스터는, 상기 제1 부 신호를 수신하고, 상기 제4 전류원으로부터의 전류에 따라 상기 제2 부 신호를 출력하도록 구성되는, 광 검출 장치.
18. 광 검출 장치로서,
    제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와,
    제2 애벌런치 포토다이오드와, 상기 제2 애벌런치 포토다이오드의 캐소드의 제1 전위에 기초하여 제1 지연 신호를 생성하도록 구성된 제1 지연 회로와, 상기 제2 애벌런치 포토다이오드의 상기 캐소드의 제2 전위를 샘플링하고 상기 샘플링된 제2 전위를 상기 제1 지연 신호에 기초하여 출력하도록 구성된 제1 회로를 구비하는 제2 화소 회로와,
    상기 제1 회로에 의해 출력되는 상기 샘플링된 제2 전위에 기초하여 상기 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 포함하는, 광 검출 장치.
19. 시스템으로서,
    광원과,
    광 검출 장치를 포함하고,
    상기 광 검출 장치는
    제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와,
    제2 애벌런치 포토다이오드와, 상기 제2 애벌런치 포토다이오드의 캐소드에 접속되는 입력을 갖는 제1 지연 회로와, 상기 제2 애벌런치 포토다이오드의 상기 캐소드에 접속되는 제1 입력 및 상기 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비하는 제2 화소 회로와,
    상기 제1 회로의 출력에 접속되고, 상기 제1 회로의 상기 출력에 기초하여 상기 제1 애벌런치 포토다이오드의 애노드의 전위를 제어하도록 구성된 제어 회로를 구비하는, 시스템.
20. 광 검출 장치로서,
    제1 애벌런치 포토다이오드를 구비하는 제1 화소 회로와,
    제2 애벌런치 포토다이오드와, 상기 제2 애벌런치 포토다이오드의 애노드에 접속되는 입력을 갖는 제1 지연 회로와, 상기 제2 애벌런치 포토다이오드의 상기 애노드에 접속되는 제1 입력 및 상기 제1 지연 회로의 출력에 접속되는 제2 입력을 갖는 제1 회로를 구비하는 제2 화소 회로와,
    상기 제1 회로의 출력에 접속되고, 상기 제1 회로의 상기 출력에 기초하여 상기 제1 애벌런치 포토다이오드의 캐소드의 전위를 제어하도록 구성된 제어 회로를 포함하는, 광 검출 장치.

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